WO2021241903A1 - 집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법 Download PDF

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transistor
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송윤흡
김봉석
남인호
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한양대학교 산학협력단
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Definitions

  • the following embodiments relate to a three-dimensional flash memory, and describe a three-dimensional flash memory for integration in more detail and a method of manufacturing the same.
  • Flash memory is an electrically erasable and programmable read only memory (EEPROM), which electrically controls input and output of data by means of Fowler-Nordheimtunneling (FN tunneling) or hot electron injection. .
  • EEPROM electrically erasable and programmable read only memory
  • the three-dimensional flash memory 100 includes a channel layer 121 formed in a vertical direction on a substrate 110 and a charge storage layer formed to surround the channel layer 121 .
  • the charge storage layer 122 and the channel layer 121 which are components directly related to storage and reading of data, may be referred to as a memory cell string 120 .
  • the peripheral circuit refers to a circuit related to operations other than the data storage and reading operations of the memory cell string during the operation of the 3D flash memory 100 .
  • the source line 123 used by at least one memory cell string 120 and the source line 152 used by at least one transistor 150 of a peripheral circuit are complicated and has the disadvantage that the area cannot be used efficiently in the layout design.
  • the memory cell string 120 is separated from the substrate 110 by an insulating layer 151 covering at least one transistor 150 of a peripheral circuit. and blocking, the bulk erase operation cannot be supported when the bulk erase voltage is applied to the substrate 110 .
  • the three-dimensional flash memory 200 is a first memory cell array 205 , a second memory cell array 235 , a row decoder 260 , and two column decoders 270 and 280 (memory cells included in the 3D flash memory 200 ) arrays 205 and 235), and a three-dimensional structure may be applied to the first memory cell array 205 and the second memory cell array 235 .
  • the row decoder 260 is positioned above the stepped portion 223 of the first memory cell array 205 and the stepped portion 253 of the second memory cell array 235 . 2 is indicated by a dotted line.
  • the first memory cell array 205 is orthogonal to at least one first memory cell string 210 and at least one first memory cell string 210 extending in a vertical direction (Z direction).
  • the plurality of first word lines 220 are connected and formed to extend in the horizontal direction (X direction) and are stacked.
  • the second memory cell string 240 includes a plurality of second word lines 250 that are formed to extend in a horizontal direction (X direction) and are stacked while being orthogonal to and connected to at least one second memory cell string 240 . can be configured to
  • each of the at least one first memory cell string 210 and the at least one second memory cell string 240 includes at least one channel layer 211 and 241 extending in the vertical direction (Z direction) and at least one It may include at least one charge storage layer 212 and 242 formed to surround the channel layers 211 and 241 , and a plurality of first insulating layers 225 are interposed between the plurality of first word lines 220 . ) may be alternately interposed, and a plurality of second insulating layers (not shown) may be alternately interposed between the plurality of second word lines 250 .
  • a contact 221-1 to be connected to the control wirings 261 of the row decoder 260 should be formed in each of the word lines 221 and 222 constituting the first word lines 220 , Since the word lines 251 and 252 constituting the second word lines 250 must also be formed with a contact 251-1 to be connected to the control lines of the row decoder 260, the first word lines
  • Each of 220 and second word lines 250 constitutes a step shape on the side including step portions 223 and 253 and planar portions 224 and 254 as shown in the drawing.
  • the stepped portion 223 of the first word lines 220 and the stepped portion 253 of the second word lines 250 occupy the total area of the memory. Since the specific gravity is large, the degree of integration may be lowered.
  • control wires 261 of the row decoder 260 are connected to the contacts 221- of the first memory cell array 205 to be respectively connected to the first memory cell array 205 and the second memory cell array 235 , respectively. Since the number of 1) and the number of contacts 251-1 of the second memory cell array 235 should be provided, the complexity of the wiring process increases and the process cost is high.
  • One embodiment proposes a three-dimensional flash memory to which a COP structure including a memory cell string and a common source line for transistors of a peripheral circuit is applied, and a method of manufacturing the same.
  • embodiments include a common source line commonly used by at least one transistor of a peripheral circuit and at least one memory cell string, thereby reducing manufacturing cost, simplifying layout design, and efficient layout design.
  • a common source line commonly used by at least one transistor of a peripheral circuit and at least one memory cell string, thereby reducing manufacturing cost, simplifying layout design, and efficient layout design.
  • One embodiment proposes a 3D flash memory to which a COP structure supporting a bulk erase operation is applied and a method of manufacturing the same.
  • embodiments provide a three-dimensional flash memory to which a COP structure supporting a bulk erase operation is applied by including a connection part for connecting a substrate to at least one memory cell string, and a method of manufacturing the same.
  • each of the word line control wires of the row decoder is configured to simultaneously share the first memory cell array and the second memory cell array through different contacts, thereby reducing the area of the step portion of each of the memory cell arrays.
  • a three-dimensional flash memory to which a COP (Cell on Peripheral circuit) structure is applied includes: a substrate on which at least one transistor of a peripheral circuit is formed according to the COP structure; at least one memory cell string extending in one direction from an upper portion of the at least one transistor; and a common source line commonly used by the at least one transistor and the at least one memory cell string.
  • a COP Cell on Peripheral circuit
  • the common source line may include at least one horizontal portion and at least one vertical portion to be commonly used by the at least one transistor and the at least one memory cell string.
  • the common source line may be characterized in that the at least one horizontal portion and the at least one vertical portion are integrally formed through a single process.
  • the at least one horizontal portion and the at least one vertical portion may be formed of the same material.
  • the at least one horizontal portion may be connected to the at least one memory cell string, and the at least one vertical portion may be connected to the at least one transistor.
  • a three-dimensional flash memory to which a COP (Cell on Peripheral circuit) structure is applied includes: a substrate on which at least one transistor of a peripheral circuit is formed according to the COP structure; at least one memory cell string extending in one direction from an upper portion of the at least one transistor; and a connector connecting the substrate to the at least one memory cell string.
  • a COP Cell on Peripheral circuit
  • connection unit may be characterized in that it is responsible for transferring the bulk erase voltage applied to the substrate to the at least one memory cell string.
  • the connecting portion may include: at least one horizontal portion positioned parallel to the substrate between an upper portion of the at least one transistor and a lower portion of the at least one memory cell string; and at least one vertical portion positioned perpendicular to the substrate in a space between the at least one transistor.
  • connection part may be characterized in that the at least one horizontal portion and the at least one vertical portion are integrally formed through an epitaxial growth process.
  • the at least one horizontal portion may be formed to have an area corresponding to an area in which the at least one memory cell string is formed and an area in which the at least one transistor is formed.
  • the 3D flash memory for integration includes at least one first memory cell string extending in a vertical direction and extending in a horizontal direction while being orthogonally connected to the at least one first memory cell string a first memory cell array including a plurality of formed and stacked first word lines, the first word lines extending to have different lengths to form a stepped portion and a flat portion; At least one second memory cell string extending in a vertical direction and a plurality of second word lines extending and stacked in a horizontal direction while being orthogonally connected to the at least one second memory cell string-the second word a second memory cell array including lines in which the lines are extended to have different lengths to form a stepped portion and a planar portion; and a row decoder formed between the first memory cell array and the second memory cell array, wherein each of the word line control wires of the row decoder is configured to form the first memory cell through a different contact. It is characterized in that the array and the second memory cell array are shared at the same time.
  • each of the word line control wirings of the row decoder may include any one of a step contact among steps constituting a step portion of the first word lines and a step difference constituting a step portion of the second word lines. It may be characterized in that it is connected to all of the contacts of one step.
  • the stepped portions of the first word lines and the stepped portions of the second word lines are respectively formed in a triangular shape in plan view and are rotationally symmetrically adjacent to each other and disposed.
  • the stepped portions of the first word lines and the stepped portions of the second word lines may be rotationally symmetrically adjacent to each other to form a single rectangular shape.
  • the stepped portion of the first word lines and the stepped portion of the second word lines may be positioned below the row decoder.
  • Embodiments may propose a 3D flash memory to which a COP structure including a memory cell string and a common source line for transistors of a peripheral circuit is applied, and a method of manufacturing the same.
  • embodiments include a common source line commonly used by at least one transistor of a peripheral circuit and at least one memory cell string, thereby reducing manufacturing cost, simplifying layout design, and efficient layout design. It is possible to propose a three-dimensional flash memory using an area and a method for manufacturing the same.
  • Embodiments may propose a 3D flash memory to which a COP structure supporting a bulk erase operation is applied and a method of manufacturing the same.
  • embodiments may propose a three-dimensional flash memory to which a COP structure supporting a bulk erase operation is applied by including a connection part for connecting a substrate to at least one memory cell string, and a method of manufacturing the same.
  • each of the word line control wires of the row decoder is configured to simultaneously share the first memory cell array and the second memory cell array through different contacts, thereby reducing the area of the step portion of each of the memory cell arrays.
  • 1 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory.
  • FIG. 2 is an X-Y plan view illustrating a conventional three-dimensional flash memory.
  • FIG. 3 is an X-Z cross-sectional view illustrating a conventional three-dimensional flash memory taken along the A-A' axis shown in FIG. 2 .
  • FIG. 4 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 6A to 6C are X-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 7 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 8 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 9A to 9D are X-Z cross-sectional views illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 10 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 11 is an enlarged X-Y plan view of regions of the stepped portions of the first word lines and the stepped portions of the second word lines illustrated in FIG. 10 .
  • FIG. 12 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • FIG. 4 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 400 includes a substrate 410 , at least one memory cell string 420 , and a common source line 430 .
  • At least one transistor 411 and 412 of a peripheral circuit is formed on the substrate 410 according to the COP structure, and may be formed of single crystal silicon or poly-silicon.
  • the at least one memory cell string 420 is formed to extend in one direction (eg, the Z direction) from the top of the at least one transistor 411 and 412 of the peripheral circuit, and includes a drain line (not shown) disposed thereon. It may include at least one channel layer 421 and at least one charge storage layer 422 surrounding the at least one channel layer 421 .
  • the at least one channel layer 421 may be formed of single crystalline silicon or polysilicon, and the at least one charge storage layer 422 stores charges from current flowing through the plurality of electrode layers (not shown).
  • it may be formed in a structure of Oxide-Nitride-Oxide (ONO).
  • the at least one charge storage layer 422 includes only a vertical element extending in one direction (eg, Z-direction) perpendicular to the substrate 410 (eg extending perpendicularly to the substrate 410 ).
  • the present invention is not limited thereto and may further include a horizontal element parallel to the substrate 410 and in contact with the plurality of electrode layers.
  • the plurality of electrode layers not shown in the drawing are W (tungsten), Ti (titanium), Ta ( Tantalum), Au (copper), or Au (gold) may be formed of a conductive material to serve as a word line.
  • a plurality of insulating layers (not shown) may be formed of various materials having insulating properties and may be alternately interposed between the plurality of electrode layers.
  • the common source line 430 is commonly used by at least one transistor 411 , 412 and at least one memory cell string 420 of a peripheral circuit, and includes at least one horizontal portion 431 and at least one vertical portion. 432 .
  • the common source line 430 is formed in a space between at least one horizontal portion 431 positioned parallel to the substrate 410 and at least one transistor 411 and 412 of the peripheral circuit between the substrate 410 and the at least one vertical portion 432 positioned vertically.
  • At least one horizontal portion 431 and at least one vertical portion 432 of the common source line 430 having such a structure may be integrally formed through a single process. That is, at least one horizontal portion 431 and at least one vertical portion 432 of the common source line 430 may have an integrated structure by being formed through a single process.
  • the at least one horizontal portion 431 and the at least one vertical portion 432 of the common source line 430 are formed of the same material (eg, W (tungsten), Ti (titanium), Ta (tantalum), Au (a conductive material such as copper) or Au (gold), wherein at least one horizontal portion 431 is connected to at least one memory cell string 420 and at least one vertical portion 432 is formed around the periphery. It may be formed to be connected to at least one transistor 411 and 412 of a circuit. Accordingly, the common source line 430 may be electrically connected to at least one memory cell string 420 and at least one transistor 411 and 412 of a peripheral circuit, respectively.
  • W tungsten
  • Ti titanium
  • Ta tantalum
  • Au a conductive material such as copper
  • Au gold
  • the at least one horizontal portion 431 when the at least one horizontal portion 431 is connected to the at least one memory cell string 420 , the at least one horizontal portion 431 directly contacts the at least one memory cell string 420 , of course. It may mean indirectly connected through other components.
  • the at least one vertical portion 432 is coupled with at least one transistor 411 , 412 of the peripheral circuit means that the at least one vertical portion 432 is coupled with at least one transistor 411 , 412 of the peripheral circuit Direct contact may also mean indirect connection through other components.
  • At least one horizontal portion 431 of the common source line 430 may be formed to have an area corresponding to an area in which the at least one memory cell string 420 is formed.
  • at least one horizontal portion 431 of the common source line 430 must be usable as a source line by the entirety of the at least one memory cell string 420 .
  • the entire lower portion of the at least one memory cell string 420 may be formed to have an area equal to or greater than that of the entire lower portion to be in contact with the entire lower portion.
  • at least one horizontal portion 431 of the common source line 430 may be positioned between at least one transistor 411 and 412 of a peripheral circuit and at least one memory cell string 420 .
  • the at least one vertical portion 432 of the common source line 430 may be formed based on the arrangement position of the at least one transistor 411 and 412 in the peripheral circuit. For example, at least one vertical portion 432 of the common source line 430 must be connected with at least one transistor 411 , 412 of the peripheral circuit, so that at least one transistor 411 , 412 of the peripheral circuit is It may be formed to be positioned in a space between the at least one transistor 411 and 412 of a peripheral circuit in consideration of a location disposed on the substrate 410 .
  • the 3D flash memory 400 includes a common source line commonly used by at least one transistor 411 and 412 and at least one memory cell string 420 of a peripheral circuit, thereby manufacturing It can reduce cost, simplify layout design, and achieve technical effects of efficiently using area in layout design.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment
  • FIGS. 6A to 6C are cross-sectional views taken along X-Z illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • the manufacturing method described with reference to FIGS. 5 and 6A to 6C is for manufacturing the 3D flash memory 400 illustrated in FIG. 4 , and is assumed to be performed by an automated and mechanized manufacturing system.
  • step S510 in the manufacturing system according to an embodiment, at least one transistor 611, 612 of a peripheral circuit according to the COP structure as shown in FIG. 6A is formed on a substrate 610.
  • step S520 the manufacturing system at least one memory cell string 620 to be positioned above at least one transistor 611 , 612 and at least one transistor 611 , 612 of the peripheral circuit as shown in FIG. 6B . ) to form a common source line 630 for common use.
  • the manufacturing system includes at least one horizontal portion 631 and at least one A common source line 630 consisting of vertical portions 632 may be formed.
  • the manufacturing system is such that at least one horizontal portion 631 is coupled to at least one memory cell string 620 , and at least one vertical portion 632 is connected to at least one transistor 611 , 612 of a peripheral circuit. At least one horizontal portion 631 and at least one vertical portion 632 may be respectively formed to be connected to.
  • the manufacturing system may be characterized in that the at least one horizontal portion 631 and the at least one vertical portion 632 are integrally formed through a single process.
  • the manufacturing system may fabricate at least one horizontal portion 631 and at least one vertical portion 632 of the common source line 630 from the same material (eg, W (tungsten) ), a conductive material such as Ti (titanium), Ta (tantalum), Au (copper), or Au (gold)) may be integrally formed.
  • W tungsten
  • a conductive material such as Ti (titanium), Ta (tantalum), Au (copper), or Au (gold)
  • the manufacturing system may form at least one horizontal portion 631 of the common source line 630 with an area corresponding to an area in which at least one memory cell string 620 is formed.
  • the manufacturing system requires at least one memory cell string ( At least one horizontal portion 631 of the common source line 630 may be formed to have an area equal to or greater than an area of the entire lower portion of the at least one memory cell string 620 so as to be in contact with the entire lower portion of the memory cell string 620 .
  • the manufacturing system may form the at least one vertical portion 632 of the common source line 630 based on the placement location of the at least one transistor 611 , 612 in the peripheral circuit. For example, at least one vertical portion 632 of the common source line 630 must be connected with at least one transistor 611, 612 of the peripheral circuit, so that the manufacturing system requires at least one transistor 611, 612 of the peripheral circuit. At least one vertical portion 632 of the common source line 630 is formed in the space between the at least one transistor 611 and 612 of the peripheral circuit in consideration of the position where the 612 is disposed on the substrate 610 . can do.
  • step S530 the manufacturing system forms at least one memory cell string 620 on the common source line 630 to extend in one direction as shown in FIG. 6C .
  • the manufacturing system includes a plurality of electrode layers (not shown) stacked vertically on at least one memory cell string 620 and a plurality of insulating layers (not shown) interposed alternately between the plurality of electrode layers.
  • FIG. 7 is an X-Z cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 700 includes a substrate 710 , at least one memory cell string 720 , and a connection unit 730 .
  • At least one transistor 711 , 712 of a peripheral circuit is formed according to the COP structure, and a bulk erase voltage applied through a P+ contact (not shown) is applied to at least one memory cell through a connection unit 730 .
  • It may be formed of single crystal silicon to be transmitted to the string 720 . That is, a silicon substrate may be used as the substrate 710 .
  • a silicon substrate may be used as the substrate 710 .
  • Wiring such as a source line and a drain line used by the , may be further formed. However, for convenience of explanation, wiring is omitted in the drawings, and the like,
  • the at least one memory cell string 720 is formed to extend in one direction (eg, the Z direction) from the upper portion of the at least one transistor 711 and 712 of the peripheral circuit, and includes a drain line (not shown) disposed thereon. It may include at least one channel layer 721 and at least one charge storage layer 722 surrounding the at least one channel layer 721 .
  • the at least one channel layer 721 may be formed of single-crystalline silicon or poly-silicon, and the at least one charge storage layer 722 includes a current flowing through a plurality of electrode layers (not shown).
  • As a component that stores electric charge from the for example, it may be formed in a structure of oxide-nitride-oxide (ONO).
  • the at least one charge storage layer 722 will be described as including only a vertical element extending in one direction (eg, Z direction) perpendicular to the substrate 710 (eg, extending perpendicularly to the substrate 710 ).
  • the present invention is not limited thereto and may further include a horizontal element parallel to the substrate 710 and in contact with the plurality of electrode layers.
  • the plurality of electrode layers not shown in the drawing are W (tungsten), Ti (titanium), Ta ( Tantalum), Au (copper), or Au (gold) may be formed of a conductive material to serve as a word line.
  • a plurality of insulating layers (not shown) may be formed of various materials having insulating properties and may be alternately interposed between the plurality of electrode layers.
  • connection unit 730 connects the substrate 710 to the at least one memory cell string 720 , thereby transferring the bulk erase voltage applied to the substrate 710 to the at least one memory cell string 720 .
  • connection part 730 may be formed of single-crystalline silicon, which is the same material as the material forming the substrate 710 , and may include upper portions of at least one transistor 711 and 712 of a peripheral circuit and at least one memory cell string. At least one horizontal portion 731 positioned parallel to the substrate 710 between the lower portions of the 720, and at least one transistor 711 and 712 of the peripheral circuit, positioned perpendicular to the substrate 710 at least one vertical portion 732 .
  • At least one horizontal portion 731 and at least one vertical portion 732 of the connecting portion 730 having such a structure may be characterized in that it is integrally formed through an epitaxial growth process. That is, the at least one horizontal portion 731 and the at least one vertical portion 732 of the connection portion 730 may be formed through a single epitaxial growth process to have an integrated structure.
  • the at least one horizontal portion 731 of the connection part 730 corresponds to an area in which at least one memory cell string 720 is formed and an area in which at least one transistor 711 and 712 of a peripheral circuit is formed. area can be formed.
  • at least one horizontal portion 731 of the connection unit 730 must transfer the bulk erase voltage applied to the substrate 710 to the entire at least one memory cell string 720 , and thus at least one memory cell string
  • the entire lower portion of the at least one memory cell string 720 may be formed to have an area equal to or greater than that of the entire lower portion of the memory cell string 720 so as to be in contact with the entire lower portion of the 720 .
  • the at least one horizontal portion 731 of the connection portion 730 may cover the entire upper portion of the at least one transistor 711 , 712 of the peripheral circuit of at least one transistor 711 , 712 of the peripheral circuit. It may be formed to have an area equal to or greater than the area of the entire upper part.
  • the at least one vertical portion 732 of the connection part 730 may be formed based on the arrangement position of the at least one transistor 711 and 712 in the peripheral circuit.
  • at least one vertical portion 732 of the connecting portion 730 must be located in the space between the at least one transistor 711 and 712 of the peripheral circuit, and therefore, at least one of the transistors 711 and 712 of the peripheral circuit. may be formed to be positioned in a space between the at least one transistor 711 and 712 of a peripheral circuit in consideration of a position disposed on the substrate 710 .
  • connection part 730 is not only formed of single-crystalline silicon to transfer the bulk erase voltage applied from the substrate 710 to the at least one memory cell string 720 .
  • a terminal for transferring a bulk erase voltage to the at least one memory cell string 720 may be further included.
  • the 3D flash memory 700 includes a connection unit 730 connecting the substrate 710 and at least one memory cell string 720 , thereby supporting a bulk erase operation in the COP structure.
  • the 3D flash memory 700 simplifies the manufacturing process as the connection part 730 is integrally formed of at least one horizontal part 731 and at least one vertical part 732 through a single epitaxial growth process. technical effects can be achieved.
  • the substrate 710 and the connection part 730 are formed of single-crystalline silicon, a separate wiring for transmitting the bulk erase voltage can be omitted, thereby simplifying the wiring process. can promote
  • FIGS. 9A to 9D are cross-sectional views taken along X-Z illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • the manufacturing method described with reference to FIGS. 8 and 9A to 9D is for manufacturing the 3D flash memory 700 illustrated in FIG. 7 , and is assumed to be performed by an automated and mechanized manufacturing system.
  • step S810 in the manufacturing system according to an embodiment, at least one transistor 911 and 912 of a peripheral circuit according to the COP structure as shown in FIG. 9A is formed on a substrate 910 .
  • the manufacturing system may prepare the substrate 910 made of single-crystalline silicon.
  • step S820 the manufacturing system connects the substrate 910 to at least one memory cell string 920 to be positioned above the at least one transistor 911 and 912 as shown in FIGS. 9B to 9C . (930) is formed.
  • Step S820 is to form a connection portion 930 for connecting the substrate 910 to at least one memory cell string 920 to be positioned on the at least one transistor 911 and 912, the step ( S820 may be to form a connection unit 930 responsible for transferring the bulk erase voltage applied to the substrate 910 to the at least one memory cell string 920 .
  • connection unit 930 serves to transfer the bulk erase voltage applied to the substrate 910 to the at least one memory cell string 920 .
  • the connection part 930 may be formed of phosphorus single crystalline silicon.
  • connection unit 930 serves to transfer the bulk erase voltage applied to the substrate 910 to the at least one memory cell string 920 .
  • 912 and at least one horizontal portion 931 positioned parallel to the substrate 910 between the upper portion of the memory cell string 920 and the lower portion of the at least one memory cell string 920
  • at least one transistor 911 and 912 of a peripheral circuit By forming at least one vertical portion 932 positioned perpendicular to the substrate 910 in the space between the , the connection portion 930 may be formed.
  • the manufacturing system may be characterized in that the at least one horizontal portion 931 and the at least one vertical portion 932 are integrally formed through a single epitaxial growth process.
  • the manufacturing system performs an epitaxial growth process as shown in FIG. 9B and then performs planarization through a chemical mechanical polishing (CMP) process as shown in FIG. 9C , so that at least one horizontal portion 931 of the connection part 930 is performed. and at least one vertical portion 932 may be integrally formed.
  • CMP chemical mechanical polishing
  • the area corresponding to the area in which the at least one memory cell string 920 is formed and the area in which the at least one transistor 911 and 912 of the peripheral circuit are formed is an area corresponding to the area in which the at least one horizontal connection part 930 is formed.
  • a portion 931 may be formed.
  • the manufacturing system requires at least one At least one horizontal portion 931 of the connecting portion 930 is formed to have an area equal to or larger than the entire lower portion of the at least one memory cell string 920 so as to be in contact with the entire lower portion of the memory cell string 920 .
  • the manufacturing system may be configured such that the at least one horizontal portion 931 of the connection portion 930 covers the entire upper portion of the at least one transistor 911 , 912 of the peripheral circuit, such that the at least one transistor 911 of the peripheral circuit , at least one horizontal portion 931 of the connecting portion 930 may be formed to have an area equal to or greater than the area of the entire upper portion of the 912 .
  • the manufacturing system may form the at least one vertical portion 932 of the connection portion 930 based on the arrangement position of the at least one transistor 911 and 912 of the peripheral circuit.
  • the at least one vertical portion 932 of the connection portion 930 must be located in the space between the at least one transistor 911 and 912 of the peripheral circuit, so that the manufacturing system requires at least one transistor 911 of the peripheral circuit.
  • 912 to be formed so that at least one vertical portion 932 of the connection portion 930 is located in the space between the at least one transistor 911 and 912 of the peripheral circuit in consideration of the position where the 912 is disposed on the substrate 910 can
  • the manufacturing system not only forms the connection part 930 of single crystalline silicon in order to transfer the bulk erase voltage applied from the substrate 910 to the at least one memory cell string 920 . It may be formed to further include a terminal for transferring the bulk erase voltage to the at least one memory cell string 920 .
  • step S830 of the manufacturing system as shown in FIG. 9D , at least one memory cell string 920 is formed to extend in one direction on the upper portion of the connection part 930 .
  • the manufacturing system includes a plurality of electrode layers (not shown) stacked vertically on the at least one memory cell string 920 and a plurality of insulating layers (not shown) alternately interposed between the plurality of electrode layers.
  • FIG. 10 is an X-Y plan view illustrating a three-dimensional flash memory according to an exemplary embodiment
  • FIG. 11 is an X-Y plan view showing an enlarged area of the step portion of the first word lines and the step portion of the second word lines illustrated in FIG. 10
  • the row decoder 1060 is positioned above the stepped portion 1023 of the first memory cell array 1005 and the stepped portion 1053 of the second memory cell array 1035. 10 is indicated by a dotted line.
  • the row decoder 1060 is not shown in FIG. 4 , but only the word line control wires 1061 and 1062 included in the row decoder 1060 are shown.
  • a three-dimensional flash memory 1000 includes a first memory cell array 1005 , a second memory cell array 1035 , a row decoder 1060 , It may include two column decoders 1070 and 1080.
  • the first memory cell array 1005 has at least one first memory cell string 1010 extending in the vertical direction (Z direction), and the at least one first memory cell string 1010 in a horizontal direction while being connected orthogonally to the first memory cell string 1010 . It may include a plurality of first word lines 1020 that are formed to extend in the (X direction) and are stacked, and the second memory cell array 1035 is formed to extend in the vertical direction (Z direction).
  • the memory cell string 1040 is configured to include a plurality of second word lines 1050 that are formed to extend in the horizontal direction (X direction) while being connected orthogonally to the at least one second memory cell string 1040 and stacked. can be
  • the at least one first memory cell string 1010 refers to one or more memory cell strings included in the first memory cell array 1005 , and includes the memory cell string included in the second memory cell array 1035 , and In order to distinguish, it is described as a "first memory cell string”.
  • at least one second memory cell string 1040 refers to one or more memory cell strings included in the second memory cell array 1035 , and includes the memory cell string included in the first memory cell array 1005 and In order to distinguish, it is described as a "second memory cell string”.
  • the first word lines 1020 refer to a plurality of word lines included in the first memory cell array 1005 , and to be distinguished from the word lines included in the second memory cell array 1035 , “first word” Lines”, the second word lines 1050 refer to a plurality of word lines included in the second memory cell array 1035 , and are word lines included in the first memory cell array 1005 . In order to distinguish them from the words, "second word lines" are used.
  • each of the at least one first memory cell string 1010 and the at least one second memory cell string 1040 includes at least one channel layer 1011 and 1041 extending in the vertical direction (Z direction) and at least one It may include at least one charge storage layer 1012 and 1042 formed to surround the channel layers 1011 and 1041 , and a plurality of first insulating layers (not shown) between the plurality of first word lines 1020 . city) may be alternately interposed, and a plurality of second insulating layers (not shown) may be alternately interposed between the plurality of second word lines 1050 .
  • the at least one channel layer 1011 and 1041 may be formed of single crystal silicon or poly-silicon, and a selective epitaxial growth process using a substrate (not shown) as a seed or a phase change epitaxial layer It may be formed by a taxial process or the like.
  • the at least one channel layer 1011, 1041 may be formed in the form of an empty tube inside, and may further include a buried film (not shown) therein.
  • the at least one charge storage layer 1012 and 1042 includes a current flowing through the word lines 1020 and 1050 (eg, the first word in the at least one charge storage layer 1012 of the first memory cell array 1005 ).
  • a current flows through the lines 1020 and stores charges from the at least one charge storage layer 1042 of the second memory cell array 1035 , through which a current flows through the second word lines 1050 ).
  • a component having a memory function for example, it may be formed in an oxide-nitride-oxide (ONO) structure.
  • ONO oxide-nitride-oxide
  • the at least one charge storage layer 1012 , 1042 is described as including only a vertical element, but is not limited thereto and may further include a horizontal element.
  • the at least one first memory cell string 1010 and the at least one second memory cell string 1040 surround the at least one memory cell string 1010 and 1040 in a vertical direction, respectively.
  • At least one tunneling insulating layer (not shown) extending to the .
  • the at least one tunneling insulating layer may be formed of an insulating material having a high-k characteristic (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd). 2 O 3 or an insulating material such as Y 2 O 3).
  • Each of the plurality of first word lines 1020 and the plurality of second word lines 1050 serves to apply a voltage to at least one memory cell string 1010 and 1040 (eg, the first word lines Reference numeral 1020 serves to apply a voltage to at least one first memory cell string 1010 , and the second word lines 1050 serve to apply a voltage to at least one second memory cell string 1040 . ), and may be formed of a conductive material such as W, Ti, Ta, Cu or Au.
  • Each of the plurality of first insulating layers and the plurality of second insulating layers may include an insulating material (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 ). , an insulating material such as Gd 2 O 3 or Y 2 O 3 ).
  • an insulating material eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 .
  • an insulating material such as Gd 2 O 3 or Y 2 O 3 ).
  • the first word lines 1020 have a stepped portion 1023 and a flat portion 1024 as the word lines 1021 and 1022 constituting the first word lines 1020 are formed to have different lengths.
  • the second word lines 1050 also have a step portion 1053 as the word lines 1051 and 1052 constituting the second word lines 1050 are extended to have different lengths. and a planar portion 1054 .
  • the row decoder 1060 is formed between the first memory cell array 1005 and the second memory cell array 1035, and in particular, the row decoder 1060 connects the first memory cell array 1005 and the second memory cell array 1060 through different contacts. It may be characterized in that it is formed to share two memory cell arrays 1035 at the same time.
  • each of the word line control wires 1061 and 1062 included in the row decoder 1060 includes a contact and a second step of any one of steps constituting a step portion of the first word lines 1020 .
  • the first memory cell array 1005 and the second memory cell 1035 are simultaneously shared through different contacts by being connected to all of the step contacts among the steps constituting the step portion of the word lines 1050. can
  • the first word line control wiring 1061 among the word line control wirings 1061 and 1062 of the row decoder 1060 has a step difference constituting the stepped portion 1023 of the first word lines 1020 .
  • Steps constituting the step 1053 of the contact 1021-1 of the first step (the first step corresponds to the 1-1 word line 1021) and the step 1053 of the second word lines 1050 among them.
  • the first step 1021 of the first word lines 1020 and the first step 1021 of the first word lines 1020 and The first step 1051 of the second word lines 1050 may be shared.
  • the second word line control wiring 1062 of the word line control wirings 1061 and 1062 of the row decoder 1060 is a step among the steps constituting the stepped portion 1023 of the first word lines 1020 .
  • the contact 1022-1 of the second step (the second step corresponds to the 1-2 word line 1022) and the second step among steps constituting the step portion 1053 of the second word lines 1050
  • the second step of the first word lines 1020 and the second word lines are connected to all of the contacts 1052-1 of the second step (the second step corresponds to the 2-2 word line 1052).
  • the second step of 1050 may be shared.
  • each of the stepped portion 1023 of the first word lines 1020 and the stepped portion 1053 of the second word lines 1050 includes the first word lines 1020 and the first word lines 1020 .
  • the word line control lines 1061 of the row decoder 1060 corresponds to the word lines 1021 and 1022 constituting the word lines 1021 and 1022 and the word lines 1051 and 1052 constituting the second word lines 1050.
  • the fact that 1062 shares the stepped portion 1023 of the first wordlines 1020 and the stepped portion 1053 of the second wordlines 1050 means that the wordline control wires 1061 of the row decoder 1060 are , 1062 may mean that the first word lines 1020 and the second word lines 1050 are shared.
  • the row decoder 1060 is connected to the first memory cell array 1005 and the second memory cell array 1035 through the word line control wires 1061 and 1062 .
  • a bias is applied to each of the first memory cells through any one of the column decoders 1070 and 1080 respectively provided to correspond to the first memory cell array 1005 and the second memory cell array 1035, respectively.
  • the memory cell array of either the first memory cell array 1005 or the second memory cell array 1035 can be selectively driven.
  • the stepped portion 1023 of the first word lines 1020 and the stepped portion 1053 of the second word lines 1050 are respectively formed in a triangular shape in plan view and are rotationally symmetrical to each other. Adjacent and may be placed. Specifically, the stepped portion 1023 of the first word lines 1020 and the stepped portion 1053 of the second word lines 1050 are each formed in a triangular shape in plan view, and are adjacent to each other in rotational symmetry. A square shape 1063 of can be achieved.
  • the stepped portion 1023 of the first word lines 1020 and the stepped portion 1053 of the second word lines 1050 are formed to be spaced apart from each other without contacting each other on a plane so as to be electrically insulated.
  • a single rectangular shape 1063 composed of triangles may be formed.
  • the stepped portion 1023 of the first word lines 1020 and the stepped portion 1053 of the second word lines 1050 are provided with a row decoder 1060 between the memory cell arrays 1005 and 1035 . ), and may form a rectangular shape 1063 with an area corresponding to the planar area of the row decoder 1060 .
  • the stepped portion 1023 of the first word lines 1020 and the stepped portion 1053 of the second word lines 1050 have a triangular shape in plan view and are provided between the memory cell arrays 1005 and 1035 , respectively.
  • the three-dimensional flash memory 1000 according to an exemplary embodiment is formed under the row decoder 1060 and is rotationally symmetrically adjacent to each other to form a single rectangular shape 1063.
  • the area itself can be reduced to 1/2 to promote integration, and the contacts 1021-1, 1022-1, and 1051- formed in the step portions 1023 and 1053 of the memory cell arrays 1005 and 1035, respectively. 1, 1052-1), the number of word line control wires 1061 and 1062 of the row decoder 1060 is reduced to 1/2 compared to the existing 3D flash memory, thereby simplifying the wiring process and reducing the process cost. effect can be achieved.
  • FIGS. 10 to 11 are flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • an automated and mechanized manufacturing system may be used as a subject for performing the 3D flash memory manufacturing method, and the 3D flash memory manufactured through the steps S1210 to S1230 to be described later is shown in FIGS. 10 to 11 .
  • FIGS. 10 to 11 the 3D flash memory manufactured through the steps S1210 to S1230 to be described later is shown in FIGS. 10 to 11 .
  • FIGS. 10 to 11 has the above-described structure.
  • the manufacturing system may prepare a first memory cell array and a second memory cell array in operation S1210 .
  • the first memory cell array includes at least one first memory cell string extending in a vertical direction and a plurality of first words extending in a horizontal direction and stacked while being orthogonally connected to the at least one first memory cell string.
  • the present invention is not limited thereto, and the first memory cell array may include a plurality of first insulating layers alternately interposed between the plurality of first word lines, and the second memory cell array also includes a plurality of second words. A plurality of second insulating layers may be alternately interposed between the lines.
  • step S1210 the first memory cell array and the second memory cell are arranged to be rotationally symmetrically adjacent to each other while a partial region of the first word lines and a partial region of the second word lines are respectively formed in a triangular shape in plan view. It may be a step of preparing the array.
  • the manufacturing system prepares and arranges the first memory cell array and the second memory cell array so that a partial region of the first wordlines and a partial region of the second wordlines are rotationally symmetrically adjacent to each other to form a single rectangular shape. can do.
  • the manufacturing system may prepare a first memory cell array and a second memory cell array in which a partial area of the first word lines and a partial area of the second word lines are spaced apart from each other without contacting each other on a plane.
  • a partial region of the first word lines and a partial region of the second word lines are a component in which a row decoder (a row decoder is formed in the following step S1230), and the following step (S1220) (a component to be positioned above the stepped portion to be formed by etching a partial region of the first word lines and a partial region of the second word lines to be etched to form a rectangular shape)
  • a row decoder a row decoder is formed in the following step S1230
  • the following step (S1220) a component to be positioned above the stepped portion to be formed by etching a partial region of the first word lines and a partial region of the second word lines to be etched to form a rectangular shape
  • step S1220 the manufacturing system etches the partial region of the first word lines and the partial region of the second word lines in a step shape on the side, respectively, to form a step portion of the first word lines and a step portion of the second word lines can be formed
  • the manufacturing system may simultaneously form the stepped portion of the first word lines and the stepped portion of the second word lines by simultaneously etching the partial region of the first word lines and the partial region of the second word lines in a single process.
  • the manufacturing system may form a row decoder between the first memory cell array and the second memory cell array in operation S1230 .
  • the manufacturing system may form the row decoder such that each of the word line control wires of the row decoder simultaneously shares the first memory cell array and the second memory cell array through different contacts.
  • each of the word line control wirings of the row decoder has a contact of any one step among steps constituting the step portion of the first word lines and a step of any one of the steps constituting the step portion of the second word lines.
  • each of the word line control wires of the row decoder simultaneously shares the first memory cell array and the second memory cell array through different contacts (each of the word line control wires of the row decoder has a step difference between the first word lines).
  • the first word line in step S1210 described above is connected to both the step contact among the steps constituting the sub and the step contact among the steps constituting the step portion of the second word lines. This may be possible as the first memory cell array and the second memory cell array are prepared, in which a partial region of the word lines and a partial region of the second word lines are respectively formed in a triangular shape in plan view and are rotationally symmetrically adjacent to each other.

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Abstract

집적화를 도모하는 3차원 플래시 메모리와 그 제조 방법이 개시된다. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리는, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판; 상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함한다.

Description

집적화를 도모하는 3차원 플래시 메모리 및 그 제조 방법
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게 집적화를 도모하는 3차원 플래시 메모리와 그 제조 방법에 대한 기술이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
최근 플래시 메모리에는, 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 수직적으로 셀을 적층하며 집적도를 증가시키는 3차원 구조가 적용되었다. 이러한 기존의 3차원 플래시 메모리를 나타낸 도 1을 참조하면, 3차원 플래시 메모리(100)는 기판(110)에 수직 방향으로 형성된 채널층(121), 채널층(121)을 감싸도록 형성된 전하 저장층(122), 전하 저장층(122)에 연결되며 수평 방향으로 적층된 복수의 전극층들(130) 및 복수의 전극층들(130)에 교번하며 개재되는 복수의 절연층들(140)을 포함하는 구조를 갖는다. 이하, 데이터의 저장 및 판독과 직접적으로 관련된 구성요소인 전하 저장층(122)과 채널층(121)은 메모리 셀 스트링(120)으로 명명될 수 있다.
이러한 기존의 3차원 플래시 메모리(100)는, 주변 회로의 적어도 하나의 트랜지스터(150)가 기판(110)에 형성되고 그 위에 절연층(151)이 배치됨으로써, 주변 회로의 적어도 하나의 트랜지스터(150)가 기판(110)과 절연층(151)에 매립되는 COP 구조를 갖게 될 수 있다. 이하, 주변 회로는 3차원 플래시 메모리(100)의 동작 중 메모리 셀 스트링의 데이터 저장 및 판독 동작을 제외한 나머지 동작과 관련되는 회로를 의미한다.
그러나 COP 구조가 적용된 기존의 3차원 플래시 메모리(100)는 적어도 하나의 메모리 셀 스트링(120)이 사용하는 소스 라인(123)과 주변 회로의 적어도 하나의 트랜지스터(150)가 사용하는 소스 라인(152, 153)을 독립적으로 구분되도록 구비하기 때문에, 메모리 셀 스트링 용 소스 라인(123)과 주변 회로의 트랜지스터 용 소스 라인(152, 153)이 서로 다른 공정을 통해 각기 제조되어 제조 Cost가 상승되는 단점 및 Layout 설계가 복잡하고 Layout 설계에서 효율적으로 면적을 사용하지 못하는 단점을 갖는다.
따라서, 메모리 셀 스트링 용 소스 라인과 주변 회로의 트랜지스터 용 소스 라인을 제조함에 있어, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 기술이 제안될 필요가 있다.
또한, COP 구조가 적용된 기존의 3차원 플래시 메모리(100)에서, 메모리 셀 스트링(120)은 주변 회로의 적어도 하나의 트랜지스터(150) 위를 덮는 절연층(151)에 의해 기판(110)과 분리 및 차단되기 때문에, 기판(110)에 벌크 소거 전압이 인가됨에 따른 벌크 소거 동작을 지원하지 못하는 단점을 갖는다.
이에, 벌크 소거 동작을 지원하기 위한 기술이 제안될 필요가 있다.
또한, 기존의 3차원 플래시 메모리를 나타낸 X-Y 평면도인 도 2와, 도 2에 도시된 A-A' 축을 기준으로 하는 X-Z 단면도인 도 3을 참조하면, 3차원 플래시 메모리(200)는 제1 메모리 셀 어레이(205), 제2 메모리 셀 어레이(235), 로우 디코더(Row decoder)(260) 및 두 개의 컬럼 디코더(Column decoder)들(270, 280)(3차원 플래시 메모리(200)에 포함되는 메모리 셀 어레이들(205, 235)에 각각 대응되도록 구비됨)을 포함하며, 제1 메모리 셀 어레이(205) 및 제2 메모리 셀 어레이(235)에 3차원 구조가 적용될 수 있다. 이하, 로우 디코더(260)는 제1 메모리 셀 어레이(205)의 단차부(223) 및 제2 메모리 셀 어레이(235)의 단차부(253)의 상부에 위치하는 것이나, 설명의 편의를 위해 도 2에서는 점선으로 표시된다.
보다 상세하게, 제1 메모리 셀 어레이(205)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링(210), 적어도 하나의 제1 메모리 셀 스트링(210)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제1 워드라인들(220)을 포함하고, 제2 메모리 셀 어레이(235)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링(240), 적어도 하나의 제2 메모리 셀 스트링(240)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제2 워드라인들(250)을 포함하도록 구성될 수 있다.
여기서, 적어도 하나의 제1 메모리 셀 스트링(210) 및 적어도 하나의 제2 메모리 셀 스트링(240) 각각은 수직 방향(Z 방향)으로 연장 형성된 적어도 하나의 채널층(211, 241) 및 적어도 하나의 채널층(211, 241)을 감싸도록 형성된 적어도 하나의 전하 저장층(212, 242)으로 구성될 수 있으며, 복수의 제1 워드라인들(220)의 사이에는 복수의 제1 절연층들(225)이 교번하며 개재되고 복수의 제2 워드라인들(250)의 사이에는 복수의 제2 절연층들(미도시)이 교번하며 개재될 수 있다.
이 때, 제1 워드라인들(220)을 구성하는 워드라인들(221, 222) 각각에는 로우 디코더(260)의 제어 배선들(261)과 연결되기 위한 컨택트(221-1)가 형성되어야 하고 제2 워드라인들(250)을 구성하는 워드라인들(251, 252) 역시 로우 디코더(260)의 제어 배선들과 연결되기 위한 컨택트(251-1)가 형성되어야 하기 때문에, 제1 워드라인들(220) 및 제2 워드라인들(250) 각각은 도면과 같이 단차부(223, 253) 및 평면부(224, 254)를 포함하는 측면상 계단 형상을 구성하게 된다.
이처럼 기존의 3차원 플래시 메모리(200)는, 도면과 같이 제1 워드라인들(220)의 단차부(223) 및 제2 워드라인들(250)의 단차부(253)가 메모리 전체 면적에서 차지하는 비중이 커 집적도가 떨어지는 단점을 갖게 될 수 있다.
더욱이, 로우 디코더(260)의 제어 배선들(261)은 제1 메모리 셀 어레이(205) 및 제2 메모리 셀 어레이(235)과 각각 연결되도록 제1 메모리 셀 어레이(205)의 컨택트들(221-1)의 개수와 제2 메모리 셀 어레이(235)의 컨택트들(251-1)의 개수만큼 구비되어야 하기 때문에, 배선 공정의 복잡도가 증가하고 공정 Cost가 높은 단점이 존재한다.
따라서, 기존의 3차원 플래시 메모리(200)가 갖는 단점들을 극복할 기술이 제안될 필요가 있다.
일 실시예들은 메모리 셀 스트링 및 주변 회로의 트랜지스터 용 공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 주변 회로의 적어도 하나의 트랜지스터와 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예들은 벌크 소거 동작을 지원하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
보다 상세하게, 일 실시예들은 기판을 적어도 하나의 메모리 셀 스트링에 연결시키는 연결부를 포함함으로써, 벌크 소거 동작을 지원하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예들은 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하도록 구성됨으로써, 메모리 셀 어레이들 각각의 단차부의 면적 자체를 감소시켜 접적화를 도모하고, 메모리 셀 어레이들의 컨택트와 연결되는 로우 디코더의 워드라인 제어 배선들의 개수를 줄여 배선 공정을 단순화하고 공정 Cost를 절감하는 효과를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리는, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판; 상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함한다.
일측에 따르면, 상기 공통 소스 라인은, 상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 공통 소스 라인은, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 단일 공정을 통해 일체형으로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분은, 동일한 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 메모리 셀 스트링과 연결되고, 상기 적어도 하나의 수직 부분은, 상기 적어도 하나의 트랜지스터와 연결되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리는, 상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판; 상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및 상기 기판을 상기 적어도 하나의 메모리 셀 스트링에 연결시키는 연결부를 포함한다.
일측에 따르면, 상기 연결부는, 상기 기판에 인가되는 벌크 소거 전압을 상기 적어도 하나의 메모리 셀 스트링으로 전달하는 기능을 담당하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 연결부는, 상기 적어도 하나의 트랜지스터의 상부 및 상기 적어도 하나의 메모리 셀 스트링의 하부 사이에 상기 기판과 평행하도록 위치하는 적어도 하나의 수평 부분; 및 상기 적어도 하나의 트랜지스터의 사이 공간에 상기 기판과 수직으로 위치하는 적어도 하나의 수직 부분을 포함하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 연결부는, 상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 에픽테셜(Epitaxial) 성장 공정을 통해 일체형으로 형성되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 적어도 하나의 수평 부분은, 상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적 및 상기 적어도 하나의 트랜지스터가 형성되는 면적에 대응하는 면적으로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 집적화를 도모하는 3차원 플래시 메모리는, 수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 상기 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들-상기 제1 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제1 메모리 셀 어레이; 수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 상기 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들-상기 제2 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제2 메모리 셀 어레이; 및 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 형성되는 로우 디코더(Row decoder)를 포함하고, 상기 로우 디코더의 워드라인 제어 배선들 각각은, 서로 다른 컨택트를 통해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 동시에 공유하는 것을 특징으로 한다.
일측에 따르면, 상기 로우 디코더의 워드라인 제어 배선들 각각은, 상기 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 상기 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치되는 것을 특징으로 한다.
또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 서로 회전 대칭으로 인접하여 하나의 사각 형상을 이루는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는, 상기 로우 디코더의 하부에 위치하는 것을 특징으로 할 수 있다.
일 실시예들은 메모리 셀 스트링 및 주변 회로의 트랜지스터 용 공통 소스 라인을 포함하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 주변 회로의 적어도 하나의 트랜지스터와 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
일 실시예들은 벌크 소거 동작을 지원하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 기판을 적어도 하나의 메모리 셀 스트링에 연결시키는 연결부를 포함함으로써, 벌크 소거 동작을 지원하는 COP 구조가 적용된 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
일 실시예들은 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하도록 구성됨으로써, 메모리 셀 어레이들 각각의 단차부의 면적 자체를 감소시켜 접적화를 도모하고, 메모리 셀 어레이들의 컨택트와 연결되는 로우 디코더의 워드라인 제어 배선들의 개수를 줄여 배선 공정을 단순화하고 공정 Cost를 절감하는 효과를 도모하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 2는 기존의 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 3은 도 2에 도시된 A-A' 축을 기준으로 하는 기존의 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6c는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 9a 내지 9d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이다.
도 11는 도 10에 도시된 제1 워드라인들의 단차부와 제2 워드라인들의 단차부의 영역을 확대한 X-Y 평면도이다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 4를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(400)는 기판(410), 적어도 하나의 메모리 셀 스트링(420) 및 공통 소스 라인(430)을 포함한다.
기판(410)은 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(411, 412)가 형성되며, 단결정질의 실리콘(Single crystal silicon) 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있다.
적어도 하나의 메모리 셀 스트링(420)은 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 상부로부터 일 방향(예컨대, Z 방향)으로 연장 형성되며, 그 상부에 배치되는 드레인 라인(미도시)을 포함한 채 적어도 하나의 채널층(421) 및 적어도 하나의 채널층(421)을 감싸는 적어도 하나의 전하 저장층(422)으로 구성될 수 있다. 적어도 하나의 채널층(421)은 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있으며, 적어도 하나의 전하 저장층(422)은, 복수의 전극층들(미도시)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(422)이 기판(410)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성(기판(410)과 수직으로 연장 형성)되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(410)과 평행하며 복수의 전극층들과 접촉되는 수평 요소도 더 포함할 수 있다.
여기서, 도면에 도시되지 않은 복수의 전극층들은 도 1에 도시된 기존의 3차원 플래시 메모리(100)에 포함되는 복수의 전극층들(130)과 동일하게 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어 워드라인의 기능을 담당할 수 있다. 마찬가지로, 복수의 전극층들 사이에는 복수의 절연층들(미도시)이 절연 특성을 갖는 다양한 물질로 형성되어 복수의 전극층들과 교번하며 개재될 수 있다.
공통 소스 라인(430)은 주변 회로의 적어도 하나의 트랜지스터(411, 412) 및 적어도 하나의 메모리 셀 스트링(420)에 의해 공통으로 사용되며, 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)을 포함하도록 구성될 수 있다. 일례로, 공통 소스 라인(430)은 기판(410)과 평행하도록 위치하는 적어도 하나의 수평 부분(431)과, 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 사이 공간에 기판(410)과 수직으로 위치하는 적어도 하나의 수직 부분(432)을 포함할 수 있다.
이와 같은 구조를 갖는 공통 소스 라인(430)의 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)은, 단일 공정을 통해 일체형으로 형성됨을 특징으로 할 수 있다. 즉, 공통 소스 라인(430)의 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)은, 단일 공정을 통해 형성됨으로써, 일체형의 구조를 갖게 될 수 있다.
이 때, 공통 소스 라인(430)의 적어도 하나의 수평 부분(431) 및 적어도 하나의 수직 부분(432)은, 동일한 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질)로 형성될 수 있으며, 적어도 하나의 수평 부분(431)이 적어도 하나의 메모리 셀 스트링(420)과 연결되고 적어도 하나의 수직 부분(432)이 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 연결되도록 형성될 수 있다. 이에, 공통 소스 라인(430)은 적어도 하나의 메모리 셀 스트링(420) 및 주변 회로의 적어도 하나의 트랜지스터(411, 412) 각각과 전기적으로 연결될 수 있다. 이하, 적어도 하나의 수평 부분(431)이 적어도 하나의 메모리 셀 스트링(420)과 연결된다는 것은, 적어도 하나의 수평 부분(431)이 적어도 하나의 메모리 셀 스트링(420)과 직접적으로 접촉함은 물론 다른 구성요소를 거쳐 간접적으로 연결되는 것을 의미할 수 있다. 마찬가지로, 적어도 하나의 수직 부분(432)이 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 연결된다는 것은, 적어도 하나의 수직 부분(432)이 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 직접적으로 접촉함은 물론 다른 구성요소를 거쳐 간접적으로 연결되는 것을 의미할 수 있다.
또한, 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)은 적어도 하나의 메모리 셀 스트링(420)이 형성되는 면적에 대응하는 면적으로 형성될 수 있다. 예를 들어, 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)은 적어도 하나의 메모리 셀 스트링(420) 전체에 의해 소스 라인으로 사용 가능해야 하므로, 적어도 하나의 메모리 셀 스트링(420)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(420)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 형성될 수 있다. 이에 따라, 공통 소스 라인(430)의 적어도 하나의 수평 부분(431)은 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 적어도 하나의 메모리 셀 스트링(420) 사이에 위치하게 될 수 있다.
또한, 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)은 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 배치 위치에 기초하여 형성될 수 있다. 예를 들어, 공통 소스 라인(430)의 적어도 하나의 수직 부분(432)은 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 연결되어야 하므로, 주변 회로의 적어도 하나의 트랜지스터(411, 412)가 기판(410) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(411, 412)의 사이 공간에 위치하도록 형성될 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(400)는 주변 회로의 적어도 하나의 트랜지스터(411, 412)와 적어도 하나의 메모리 셀 스트링(420)에 의해 공통으로 사용되는 공통 소스 라인을 포함함으로써, 제조 Cost를 절감하고, Layout 설계를 단순화하며 Layout 설계에서 효율적으로 면적을 사용하는 기술적 효과를 도모할 수 있다.
이와 같은 3차원 플래시 메모리(400)의 제조 공정에 대한 상세한 설명은 아래의 도 5 및 6a 내지 6c를 참조하여 기재하기로 한다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6c는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 5 및 6a 내지 6c를 참조하여 설명되는 제조 방법은 도 4에 설명된 3차원 플래시 메모리(400)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 5 및 6a 내지 6c를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S510)에서, 도 6a와 같이 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(611, 612)가 형성된 기판(610)을 준비한다.
이어서, 제조 시스템은 단계(S520)에서, 도 6b와 같이 주변 회로의 적어도 하나의 트랜지스터(611, 612)와 적어도 하나의 트랜지스터(611, 612)의 상부에 위치할 적어도 하나의 메모리 셀 스트링(620)에 의해 공통으로 사용되기 위한 공통 소스 라인(630)을 형성한다.
이처럼 공통 소스 라인(630)이 적어도 하나의 트랜지스터(611, 612)와 적어도 하나의 메모리 셀 스트링(620)에 의해 공통으로 사용될 수 있도록, 제조 시스템은 적어도 하나의 수평 부분(631)과 적어도 하나의 수직 부분(632)으로 구성되는 공통 소스 라인(630)을 형성할 수 있다.
보다 상세하게, 제조 시스템은 적어도 하나의 수평 부분(631)이 적어도 하나의 메모리 셀 스트링(620)과 연결되고, 적어도 하나의 수직 부분(632)이 주변 회로의 적어도 하나의 트랜지스터(611, 612)와 연결되도록 적어도 하나의 수평 부분(631)과 적어도 하나의 수직 부분(632)을 각각 형성할 수 있다.
특히, 제조 시스템은 적어도 하나의 수평 부분(631) 및 적어도 하나의 수직 부분(632)을 형성함에 있어, 단일 공정을 통해 일체형으로 형성함을 특징으로 할 수 있다. 예를 들어, 제조 시스템은 도 6b 내지 6c와 같은 단일 공정을 통해 공통 소스 라인(630)의 적어도 하나의 수평 부분(631) 및 적어도 하나의 수직 부분(632)을 동일한 물질(예컨대, W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질)로 일체형으로 형성할 수 있다.
이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(620)이 형성되는 면적에 대응하는 면적으로 공통 소스 라인(630)의 적어도 하나의 수평 부분(631)을 형성할 수 있다. 예를 들어, 공통 소스 라인(630)의 적어도 하나의 수평 부분(631)은 적어도 하나의 메모리 셀 스트링(620) 전체에 의해 소스 라인으로 사용 가능해야 하므로, 제조 시스템은 적어도 하나의 메모리 셀 스트링(620)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(620)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 공통 소스 라인(630)의 적어도 하나의 수평 부분(631)을 형성할 수 있다.
또한, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(611, 612)의 배치 위치에 기초하여 공통 소스 라인(630)의 적어도 하나의 수직 부분(632)을 형성할 수 있다. 예를 들어, 공통 소스 라인(630)의 적어도 하나의 수직 부분(632)은 주변 회로의 적어도 하나의 트랜지스터(611, 612)와 연결되어야 하므로, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(611, 612)가 기판(610) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(611, 612)의 사이 공간에 공통 소스 라인(630)의 적어도 하나의 수직 부분(632)이 위치하도록 형성할 수 있다.
그 다음, 제조 시스템은 단계(S530)에서, 도 6c와 같이 공통 소스 라인(630)의 상부에 적어도 하나의 메모리 셀 스트링(620)을 일 방향으로 연장 형성한다.
이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(620)에 수직 방향으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들 사이에 교번하며 개재되는 복수의 절연층들(미도시)을 형성할 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Z 단면도이다.
도 7을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(700)는 기판(710), 적어도 하나의 메모리 셀 스트링(720) 및 연결부(730)를 포함한다.
기판(710)은 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(711, 712)가 형성되며, P+ 콘택(미도시)을 통해 인가되는 벌크 소거 전압이 연결부(730)를 통해 적어도 하나의 메모리 셀 스트링(720)으로 전달될 수 있도록 단결정질의 실리콘(Single crystal silicon)으로 형성될 수 있다. 즉, 기판(710)으로는 실리콘 기판이 사용될 수 있다. 이하, 도면에는 기판(710)에 주변 회로의 적어도 하나의 트랜지스터(711, 712)만이 형성되어 있는 것으로 도시되나, 이에 제한되거나 한정되지 않고, 기판(710)에는 적어도 하나의 트랜지스터(711, 712)에 의해 사용되는 소스 라인과 드레인 라인 등의 배선 등이 더 형성될 수 있다. 그러나 설명의 편의를 위해 도면에는 배선 등이 생략되어 도시된다,
적어도 하나의 메모리 셀 스트링(720)은 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 상부로부터 일 방향(예컨대, Z 방향)으로 연장 형성되며, 그 상부에 배치되는 드레인 라인(미도시)을 포함한 채 적어도 하나의 채널층(721) 및 적어도 하나의 채널층(721)을 감싸는 적어도 하나의 전하 저장층(722)으로 구성될 수 있다. 적어도 하나의 채널층(721)은 단결정질의 실리콘 또는 폴리 실리콘(Poly-silicon)으로 형성될 수 있으며, 적어도 하나의 전하 저장층(722)은, 복수의 전극층들(미도시)을 통해 유입되는 전류로부터 전하를 저장하는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로도 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(722)이 기판(710)에 대해 직교하는 일 방향(예컨대, Z 방향)으로 연장 형성(기판(710)과 수직으로 연장 형성)되는 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 기판(710)과 평행하며 복수의 전극층들과 접촉되는 수평 요소도 더 포함할 수 있다.
여기서, 도면에 도시되지 않은 복수의 전극층들은 도 1에 도시된 기존의 3차원 플래시 메모리(100)에 포함되는 복수의 전극층들(130)과 동일하게 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Au(구리) 또는 Au(금)과 같은 도전성 물질로 형성되어 워드라인의 기능을 담당할 수 있다. 마찬가지로, 복수의 전극층들 사이에는 복수의 절연층들(미도시)이 절연 특성을 갖는 다양한 물질로 형성되어 복수의 전극층들과 교번하며 개재될 수 있다.
연결부(730)는 기판(710)을 적어도 하나의 메모리 셀 스트링(720)에 연결시킴으로써, 기판(710)에 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(720)으로 전달하는 기능을 담당할 수 있다.
이를 위해, 연결부(730)는 기판(710)을 형성하는 물질과 동일한 물질인 단결정질의 실리콘으로 형성될 수 있으며, 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 상부 및 적어도 하나의 메모리 셀 스트링(720)의 하부 사이에 기판(710)과 평행하도록 위치하는 적어도 하나의 수평 부분(731)과, 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 사이 공간에 기판(710)과 수직으로 위치하는 적어도 하나의 수직 부분(732)을 포함할 수 있다.
이와 같은 구조를 갖는 연결부(730)의 적어도 하나의 수평 부분(731) 및 적어도 하나의 수직 부분(732)은, 에픽테셜(Epitaxial) 성장 공정을 통해 일체형으로 형성됨을 특징으로 할 수 있다. 즉, 연결부(730)의 적어도 하나의 수평 부분(731) 및 적어도 하나의 수직 부분(732)은, 단일 에픽테셜 성장 공정을 통해 형성됨으로써, 일체형의 구조를 갖게 될 수 있다.
이 때, 연결부(730)의 적어도 하나의 수평 부분(731)은 적어도 하나의 메모리 셀 스트링(720)이 형성되는 면적 및 주변 회로의 적어도 하나의 트랜지스터(711, 712)가 형성되는 면적에 대응하는 면적으로 형성될 수 있다. 예를 들어, 연결부(730)의 적어도 하나의 수평 부분(731)은 기판(710)에 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(720) 전체에 전달해야 하므로, 적어도 하나의 메모리 셀 스트링(720)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(720)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 형성될 수 있다. 다른 예를 들면, 연결부(730)의 적어도 하나의 수평 부분(731)은 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 상부 전체를 덮도록 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 상부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 형성될 수 있다.
또한, 연결부(730)의 적어도 하나의 수직 부분(732)은 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 배치 위치에 기초하여 형성될 수 있다. 예를 들어, 연결부(730)의 적어도 하나의 수직 부분(732)은 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 사이 공간에 위치해야 하므로, 주변 회로의 적어도 하나의 트랜지스터(711, 712)가 기판(710) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(711, 712)의 사이 공간에 위치하도록 형성될 수 있다.
또한, 연결부(730)는 기판(710)으로부터 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(720)으로 전달하기 위해 단결정질의 실리콘으로 형성될 뿐만 아니라. 적어도 하나의 메모리 셀 스트링(720)으로 벌크 소거 전압을 전달하기 위한 단자를 더 포함할 수 있다.
이처럼 일 실시예에 따른 3차원 플래시 메모리(700)는 기판(710)과 적어도 하나의 메모리 셀 스트링(720)을 연결시키는 연결부(730)을 포함함으로써, COP 구조에서 벌크 소거 동작을 지원하는 기술적 효과를 도모할 수 있다. 또한, 3차원 플래시 메모리(700)는 연결부(730)가 단일 에픽테셜 성장 공정을 통해 적어도 하나의 수평 부분(731) 및 적어도 하나의 수직 부분(732)의 일체형으로 형성됨에 따라, 제조 공정을 단순화하는 기술적 효과를 도모할 수 있다. 또한, 3차원 플래시 메모리(700)는 기판(710) 및 연결부(730)가 단결정질의 실리콘으로 형성됨에 따라 벌크 소거 전압을 전달하기 위한 별도의 배선을 생략할 수 있어 배선 공정을 단수화하는 기술적 효과를 도모할 수 있다.
이와 같은 3차원 플래시 메모리(700)의 제조 공정에 대한 상세한 설명은 아래의 도 8 및 9a 내지 9d를 참조하여 기재하기로 한다.
도 8은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 9a 내지 9d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위한 X-Z 단면도이다. 이하, 도 8 및 9a 내지 9d를 참조하여 설명되는 제조 방법은 도 7에 설명된 3차원 플래시 메모리(700)를 제조하기 위한 것으로서, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다.
도 8 및 9a 내지 9d를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S810)에서, 도 9a와 같이 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터(911, 912)가 형성된 기판(910)을 준비한다. 이 때, 제조 시스템은, 단결정질의 실리콘으로 구성된 기판(910)을 준비할 수 있다.
이어서, 제조 시스템은 단계(S820)에서, 도 9b 내지 9c와 같이 기판(910)을 적어도 하나의 트랜지스터(911, 912)의 상부에 위치할 적어도 하나의 메모리 셀 스트링(920)에 연결시키기 위한 연결부(930)를 형성한다.
단계(S820)는 기판(910)을 적어도 하나의 트랜지스터(911, 912)의 상부에 위치할 적어도 하나의 메모리 셀 스트링(920)에 연결시키기 위한 연결부(930)를 형성하는 것인 바, 단계(S820)는 기판(910)에 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(920)으로 전달하는 기능을 담당하는 연결부(930)를 형성하는 것일 수 있다.
이처럼 연결부(930)가 기판(910)에 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(920)으로 전달하는 기능을 담당할 수 있도록, 제조 시스템은 기판(210)을 형성하는 물질과 동일한 물질인 단결정질의 실리콘으로 연결부(930)를 형성할 수 있다.
보다 상세하게, 제조 시스템은 연결부(930)가 기판(910)에 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(920)으로 전달하는 기능을 담당할 수 있도록 주변 회로의 적어도 하나의 트랜지스터(911, 912)의 상부 및 적어도 하나의 메모리 셀 스트링(920)의 하부 사이에 기판(910)과 평행하도록 위치하는 적어도 하나의 수평 부분(931)과, 주변 회로의 적어도 하나의 트랜지스터(911, 912)의 사이 공간에 기판(910)과 수직으로 위치하는 적어도 하나의 수직 부분(932)을 형성함으로써, 연결부(930)를 형성할 수 있다.
특히, 제조 시스템은 적어도 하나의 수평 부분(931) 및 적어도 하나의 수직 부분(932)을 형성함에 있어, 단일 에픽테셜 성장 공정을 통해 일체형으로 형성함을 특징으로 할 수 있다. 예를 들어, 제조 시스템은 도 9b와 같이 에픽테셜 성장 공정을 수행한 뒤 도 9c와 같이 CMP(Chemical mechanical polishing) 공정을 통해 평탄화를 수행하여, 연결부(930)의 적어도 하나의 수평 부분(931) 및 적어도 하나의 수직 부분(932)을 일체형으로 형성할 수 있다.
이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(920)이 형성되는 면적 및 주변 회로의 적어도 하나의 트랜지스터(911, 912)가 형성되는 면적에 대응하는 면적으로 연결부(930)의 적어도 하나의 수평 부분(931)을 형성할 수 있다. 예를 들어, 연결부(930)의 적어도 하나의 수평 부분(931)은 기판(910)에 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(920) 전체에 전달해야 하므로, 제조 시스템은 적어도 하나의 메모리 셀 스트링(920)의 하부 전체와 맞닿을 수 있도록 적어도 하나의 메모리 셀 스트링(920)의 하부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 연결부(930)의 적어도 하나의 수평 부분(931)을 형성할 수 있다. 다른 예를 들면, 제조 시스템은 연결부(930)의 적어도 하나의 수평 부분(931)이 주변 회로의 적어도 하나의 트랜지스터(911, 912)의 상부 전체를 덮도록, 주변 회로의 적어도 하나의 트랜지스터(911, 912)의 상부 전체의 면적과 동일하거나 더 큰 면적을 갖도록 연결부(930)의 적어도 하나의 수평 부분(931)을 형성할 수 있다.
또한, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(911, 912)의 배치 위치에 기초하여 연결부(930)의 적어도 하나의 수직 부분(932)을 형성할 수 있다. 예를 들어, 연결부(930)의 적어도 하나의 수직 부분(932)은 주변 회로의 적어도 하나의 트랜지스터(911, 912)의 사이 공간에 위치해야 하므로, 제조 시스템은 주변 회로의 적어도 하나의 트랜지스터(911, 912)가 기판(910) 상에 배치되는 위치를 고려하여 주변 회로의 적어도 하나의 트랜지스터(911, 912)의 사이 공간에 연결부(930)의 적어도 하나의 수직 부분(932)이 위치하도록 형성할 수 있다.
또한, 제조 시스템은 기판(910)으로부터 인가되는 벌크 소거 전압을 적어도 하나의 메모리 셀 스트링(920)으로 전달하기 위해 연결부(930)를 단결정질의 실리콘으로 형성할 뿐만 아니라. 적어도 하나의 메모리 셀 스트링(920)으로 벌크 소거 전압을 전달하기 위한 단자를 더 포함하도록 형성할 수도 있다.
그 다음, 제조 시스템은 단계(S830)에서, 도 9d와 같이 연결부(930)의 상부에 적어도 하나의 메모리 셀 스트링(920)을 일 방향으로 연장 형성한다.
이 때, 제조 시스템은 적어도 하나의 메모리 셀 스트링(920)에 수직 방향으로 적층되는 복수의 전극층들(미도시) 및 복수의 전극층들 사이에 교번하며 개재되는 복수의 절연층들(미도시)을 형성할 수 있다.
도 10은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 X-Y 평면도이고, 도 11은 도 10에 도시된 제1 워드라인들의 단차부와 제2 워드라인들의 단차부의 영역을 확대한 X-Y 평면도이다. 이하, 로우 디코더(1060)는 제1 메모리 셀 어레이(1005)의 단차부(1023) 및 제2 메모리 셀 어레이(1035)의 단차부(1053)의 상부에 위치하는 것이나, 설명의 편의를 위해 도 10에서는 점선으로 표시된다. 또한, 로우 디코더(1060)는 설명의 편의를 위해 도 4에서는 도시되지 않고 로우 디코더(1060)에 포함되는 워드라인 제어 배선들(1061, 1062)만이 도시된다.
도 10 내지 11을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1000)는, 제1 메모리 셀 어레이(1005), 제2 메모리 셀 어레이(1035), 로우 디코더(Row decoder)(1060), 두 개의 컬럼 디코더들(1070, 1080)을 포함할 수 있다.
제1 메모리 셀 어레이(1005)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링(1010)과 적어도 하나의 제1 메모리 셀 스트링(1010)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제1 워드라인들(1020)을 포함할 수 있으며, 제2 메모리 셀 어레이(1035)는 수직 방향(Z 방향)으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링(1040), 적어도 하나의 제2 메모리 셀 스트링(1040)에 대해 직교하며 연결된 채 수평 방향(X 방향)으로 연장 형성되며 적층되는 복수의 제2 워드라인들(1050)을 포함하도록 구성될 수 있다.
이하, 적어도 하나의 제1 메모리 셀 스트링(1010)은 제1 메모리 셀 어레이(1005)에 포함되는 하나 이상의 메모리 셀 스트링을 지칭하는 것으로, 제2 메모리 셀 어레이(1035)에 포함되는 메모리 셀 스트링과 구분하기 위하여 "제1 메모리 셀 스트링"이라는 표현으로 기재된다. 마찬가지로, 적어도 하나의 제2 메모리 셀 스트링(1040)은 제2 메모리 셀 어레이(1035)에 포함되는 하나 이상의 메모리 셀 스트링을 지칭하는 것으로, 제1 메모리 셀 어레이(1005)에 포함되는 메모리 셀 스트링과 구분하기 위하여 "제2 메모리 셀 스트링"이라는 표현으로 기재된다.
또한, 이하,. 제1 워드라인들(1020)은 제1 메모리 셀 어레이(1005)에 포함되는 복수의 워드라인들을 지칭하는 것으로 제2 메모리 셀 어레이(1035)에 포함되는 워드라인들과 구분하기 위하여 "제1 워드라인들"이라는 표현으로 기재되며, 제2 워드라인들(1050)은 제2 메모리 셀 어레이(1035)에 포함되는 복수의 워드라인들을 지칭하는 것으로 제1 메모리 셀 어레이(1005)에 포함되는 워드라인들과 구분하기 위하여 "제2 워드라인들"이라는 표현으로 기재된다.
여기서, 적어도 하나의 제1 메모리 셀 스트링(1010) 및 적어도 하나의 제2 메모리 셀 스트링(1040) 각각은 수직 방향(Z 방향)으로 연장 형성된 적어도 하나의 채널층(1011, 1041) 및 적어도 하나의 채널층(1011, 1041)을 감싸도록 형성된 적어도 하나의 전하 저장층(1012, 1042)으로 구성될 수 있으며, 복수의 제1 워드라인들(1020)의 사이에는 복수의 제1 절연층들(미도시)이 교번하며 개재되고 복수의 제2 워드라인들(1050)의 사이에는 복수의 제2 절연층들(미도시)이 교번하며 개재될 수 있다.
적어도 하나의 채널층(1011, 1041)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 적어도 하나의 채널층(1011, 1041)은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다.
적어도 하나의 전하 저장층(1012, 1042)은 워드라인들(1020, 1050)을 통해 유입되는 전류(예컨대, 제1 메모리 셀 어레이(1005)의 적어도 하나의 전하 저장층(1012)에는 제1 워드라인들(1020)을 통해 전류가 유입되고, 제2 메모리 셀 어레이(1035)의 적어도 하나의 전하 저장층(1042)에는 제2 워드라인들(1050)을 통해 전류가 유입됨)로부터 전하를 저장하는 메모리 기능을 갖는 구성요소로서, 일례로, ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있다. 이하, 적어도 하나의 전하 저장층(1012, 1042)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 수평 요소도 더 포함할 수 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 제1 메모리 셀 스트링(1010) 및 적어도 하나의 제2 메모리 셀 스트링(1040) 각각의 외측에는 적어도 하나의 메모리 셀 스트링(1010, 1040)을 감싸며 수직 방향으로 연장 형성되는 적어도 하나의 터널링 절연막(미도시)이 배치될 수 있다. 적어도 하나의 터널링 절연막은 고유전율(High-k) 특성을 갖는 절연 물질(일례로, Al 2O 3, HfO 2, TiO 2, La 2O 5, BaZrO 3, Ta 2O 5, ZrO 2, Gd 2O 3 또는 Y 2O 3와 같은 절연 물질)로 구성될 수 있다.
복수의 제1 워드라인들(1020) 및 복수의 제2 워드라인들(1050) 각각은 적어도 하나의 메모리 셀 스트링(1010, 1040)으로 전압을 인가하는 역할을 하며(예컨대, 제1 워드라인들(1020)은 적어도 하나의 제1 메모리 셀 스트링(1010)으로 전압을 인가하는 역할을 하고, 제2 워드라인들(1050)은 적어도 하나의 제2 메모리 셀 스트링(1040)으로 전압을 인가하는 역할을 함), W, Ti, Ta, Cu 또는 Au 등의 도전성 물질로 형성될 수 있다. 복수의 제1 절연층들 및 복수의 제2 절연층들 각각은, 절연 물질(일례로, Al 2O 3, HfO 2, TiO 2, La 2O 5, BaZrO 3, Ta 2O 5, ZrO 2, Gd 2O 3 또는 Y 2O 3와 같은 절연 물질)로 구성될 수 있다.
이 때, 제1 워드라인들(1020)은 제1 워드라인들(1020)을 구성하는 워드라인들(1021, 1022)이 서로 다른 길이로 연장 형성됨에 따라 단차부(1023) 및 평면부(1024)를 구성할 수 있으며, 마찬가지로 제2 워드라인들(1050) 역시 제2 워드라인들(1050)을 구성하는 워드라인들(1051, 1052)이 서로 다른 길이로 연장 형성됨에 따라 단차부(1053) 및 평면부(1054)를 구성할 수 있다.
로우 디코더(1060)는 제1 메모리 셀 어레이(1005) 및 제2 메모리 셀 어레이(1035) 사이에 형성되며, 특히 로우 디코더(1060)는 서로 다른 컨택트를 통해 제1 메모리 셀 어레이(1005) 및 제2 메모리 셀 어레이(1035)를 동시에 공유하도록 형성됨을 특징으로 할 수 있다. 보다 상세하게, 로우 디코더(1060)에 포함되는 워드라인 제어 배선들(1061, 1062) 각각이, 제1 워드라인들(1020)의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 제2 워드라인들(1050)의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결됨으로써, 서로 다른 컨택트를 통해 제1 메모리 셀 어레이(1005) 및 제2 메모리 셀(1035)를 동시에 공유할 수 있다.
예를 들어, 로우 디코더(1060)의 워드라인 제어 배선들(1061, 1062) 중 제1 워드라인 제어 배선(1061)은, 제1 워드라인들(1020)의 단차부(1023)를 구성하는 단차들 중 제1 단차(제1 단차는 제1-1 워드라인(1021)에 대응됨)의 컨택트(1021-1)와 제2 워드라인들(1050)의 단차부(1053)를 구성하는 단차들 중 제1 단차(제1 단차는 제2-1 워드라인(1051)에 대응됨)의 컨택트(1051-1) 모두와 연결됨으로써, 제1 워드라인들(1020)의 제1 단차(1021)와 제2 워드라인들(1050)의 제1 단차(1051)를 공유할 수 있다. 마찬가지로, 로우 디코더(1060)의 워드라인 제어 배선들(1061, 1062) 중 제2 워드라인 제어 배선(1062)은, 제1 워드라인들(1020)의 단차부(1023)를 구성하는 단차들 중 제2 단차(제2 단차는 제1-2 워드라인(1022)에 대응됨)의 컨택트(1022-1)와 제2 워드라인들(1050)의 단차부(1053)를 구성하는 단차들 중 제2 단차(제2 단차는 제2-2 워드라인(1052)에 대응됨)의 컨택트(1052-1) 모두와 연결됨으로써, 제1 워드라인들(1020)의 제2 단차와 제2 워드라인들(1050)의 제2 단차를 공유할 수 있다.
즉, 제1 워드라인들(1020)의 단차부(1023) 및 제2 워드라인들(1050)의 단차부(1053) 각각은 제1 워드라인들(1020)은 제1 워드라인들(1020)을 구성하는 워드라인들(1021, 1022)과 제2 워드라인들(1050)을 구성하는 워드라인들(1051, 1052)에 대응되는 바, 로우 디코더(1060)의 워드라인 제어 배선들(1061, 1062)이 제1 워드라인들(1020)의 단차부(1023) 및 제2 워드라인들(1050)의 단차부(1053)를 공유한다는 것은, 로우 디코더(1060)의 워드라인 제어 배선들(1061, 1062)이 제1 워드라인들(1020) 및 제2 워드라인들(1050)을 공유하는 것을 의미할 수 있다.
이러한 공유 구조에서, 3차원 플래시 메모리(1000)는, 로우 디코더(1060)가 워드라인 제어 배선들(1061, 1062)을 통해 제1 메모리 셀 어레이(1005) 및 제2 메모리 셀 어레이(1035)에 각각 바이어스를 인가하는 동시에, 제1 메모리 셀 어레이(1005) 및 제2 메모리 셀 어레이(1035)에 각각 대응되도록 구비된 컬럼 디코더들(1070, 1080) 중 어느 하나의 컬럼 디코더를 통해 제1 메모리 셀 어레이(1005) 또는 제2 메모리 셀 어레이(1035) 중 어느 하나의 메모리 셀 어레이에 바이어스를 인가함으로써, 제1 메모리 셀 어레이(1005) 또는 제2 메모리 셀 어레이(1035) 중 어느 하나의 메모리 셀 어레이를 선택적으로 구동할 수 있다.
이와 같은 공유 구조를 위하여, 제1 워드라인들(1020)의 단차부(1023) 및 제2 워드라인들(1050)의 단차부(1053)는 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치될 수 있다. 구체적으로, 제1 워드라인들(1020)의 단차부(1023) 및 제2 워드라인들(1050)의 단차부(1053)는 각각 평면상 삼각 형상으로 형성되는 가운데, 서로 회전 대칭으로 인접하여 하나의 사각 형상(1063)을 이룰 수 있다. 여기서, 제1 워드라인들(1020)의 단차부(1023) 및 제2 워드라인들(1050)의 단차부(1053)는, 전기적으로 절연되도록 평면상 서로 접촉되지 않고 이격되도록 형성됨으로써, 분리된 삼각형들로 구성된 하나의 사각 형상(1063)을 이룰 수 있다.
여기서, 제1 워드라인들(1020)의 단차부(1023) 및 제2 워드라인들(1050)의 단차부(1053)는, 메모리 셀 어레이들(1005, 1035) 사이에 구비되는 로우 디코더(1060)의 하부에 위치하게 되며, 로우 디코더(1060)의 평면상 면적에 대응되는 면적으로 사각 형상(1063)을 이루게 될 수 있다.
이처럼 제1 워드라인들(1020)의 단차부(1023) 및 제2 워드라인들(1050)의 단차부(1053)가 각각 평면상 삼각 형상으로, 메모리 셀 어레이들(1005, 1035) 사이에 구비되는 로우 디코더(1060)의 하부에 형성된 채 서로 회전 대칭으로 인접하여 하나의 사각 형상(1063)을 이룸으로써, 일 실시예에 따른 3차원 플래시 메모리(1000)는 기존의 3차원 플래시 메모리 대비 단차부의 면적 자체를 1/2로 감소시켜 집적화를 도모할 수 있으며, 메모리 셀 어레이들(1005, 1035) 각각의 단차부(1023, 1053)에 형성되는 컨택트들(1021-1, 1022-1, 1051-1, 1052-1)과 연결되는 로우 디코더(1060)의 워드라인 제어 베선들(1061, 1062)의 개수를 기존의 3차원 플래시 메모리 대비 1/2로 줄여 배선 공정을 단순화하고 공정 Cost를 절감하는 효과를 도모할 수 있다.
설명된 3차원 플래시 메모리(1000)의 제조 방법에 대한 상세한 설명은 아래의 도 12를 참조하여 기재하기로 한다.
도 12는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다. 이하, 3차원 플래시 메모리 제조 방법을 수행하는 주체로는, 자동화 및 기계화된 제조 시스템이 사용될 수 있으며, 후술되는 단계들(S1210 내지 S1230)를 통해 제조되는 3차원 플래시 메모리는 도 10 내지 11을 참조하여 상술된 구조를 갖게 된다.
도 12를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S1210)에서 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비할 수 있다.
여기서, 제1 메모리 셀 어레이는 수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들을 포함할 수 있으며, 제2 메모리 셀 어레이는 수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들을 포함할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 제1 메모리 셀 어레이는 복수의 제1 워드라인들 사이에 교번하며 개재되는 복수의 제1 절연층들을 포함할 수 있으며, 제2 메모리 셀 어레이 역시 복수의 제2 워드라인들 사이에 교번하며 개재되는 복수의 제2 절연층들을 포함할 수 있다.
특히, 단계(S1210)는 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비하는 단계일 수 있다. 보다 상세하게, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 서로 회전 대칭으로 인접하여 하나의 사각 형상을 이루도록 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비하여 배치할 수 있다.
이 때, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 평면상 서로 접촉되지 않고 이격되도록 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비할 수 있다.
또한, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 로우 디코더(Row decoder)(로우 디코더는 아래의 단계(S1230)에서 형성되는 구성요소로서, 아래의 단계(S1220)에서 제1 워드라인들의 일부 영역이 식각되어 형성될 단차부 및 제2 워드라인들의 일부 영역이 식각되어 형성될 단차부의 상부에 위치하게 될 구성요소임)의 평면상 대응되는 면적으로 사각 형상을 이루는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 준비할 수 있다.
그 다음, 제조 시스템은 단계(S1220)에서 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역을 각각 측면상 계단 형상으로 식각하여 제1 워드라인들의 단차부 및 제2 워드라인들의 단차부를 형성할 수 있다. 이 때, 제조 시스템은 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역을 단일 공정으로 동시에 식각함으로써, 1 워드라인들의 단차부 및 제2 워드라인들의 단차부를 동시에 형성할 수 있다.
그 후, 제조 시스템은 단계(S1230)에서 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이 사이에 로우 디코더를 형성할 수 있다. 특히, 제조 시스템은, 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하도록 로우 디코더를 형성할 수 있다. 구체적으로 제조 시스템은 로우 디코더의 워드라인 제어 배선들 각각이 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되도록 로우 디코더를 형성함으로써, 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하게 될 수 있다.
이와 같이 로우 디코더의 워드라인 제어 배선들 각각이 서로 다른 컨택트를 통해 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이를 동시에 공유하는 것(로우 디코더의 워드라인 제어 배선들 각각이 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되는 것)은, 전술된 단계(S1210)에서 제1 워드라인들의 일부 영역 및 제2 워드라인들의 일부 영역이 각각 평면상 삼각 형상으로 형성된 채 서로 회전 대칭으로 인접하며 배치되는 제1 메모리 셀 어레이 및 제2 메모리 셀 어레이가 준비됨에 따라 가능할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
    상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판;
    상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되는 공통 소스 라인
    을 포함하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 공통 소스 라인은,
    상기 적어도 하나의 트랜지스터 및 상기 적어도 하나의 메모리 셀 스트링에 의해 공통으로 사용되도록 적어도 하나의 수평 부분 및 적어도 하나의 수직 부분을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 공통 소스 라인은,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 단일 공정을 통해 일체형으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제3항에 있어서,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분은,
    동일한 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제2항에 있어서,
    상기 적어도 하나의 수평 부분은,
    상기 적어도 하나의 메모리 셀 스트링과 연결되고,
    상기 적어도 하나의 수직 부분은,
    상기 적어도 하나의 트랜지스터와 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. COP(Cell on Peripheral circuit) 구조가 적용된 3차원 플래시 메모리에 있어서,
    상기 COP 구조에 따라 주변 회로의 적어도 하나의 트랜지스터가 형성된 기판;
    상기 적어도 하나의 트랜지스터의 상부로부터 일 방향으로 연장 형성되는 적어도 하나의 메모리 셀 스트링; 및
    상기 기판을 상기 적어도 하나의 메모리 셀 스트링에 연결시키는 연결부
    를 포함하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 연결부는,
    상기 기판에 인가되는 벌크 소거 전압을 상기 적어도 하나의 메모리 셀 스트링으로 전달하는 기능을 담당하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 연결부는,
    상기 적어도 하나의 트랜지스터의 상부 및 상기 적어도 하나의 메모리 셀 스트링의 하부 사이에 상기 기판과 평행하도록 위치하는 적어도 하나의 수평 부분; 및
    상기 적어도 하나의 트랜지스터의 사이 공간에 상기 기판과 수직으로 위치하는 적어도 하나의 수직 부분
    을 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제8항에 있어서,
    상기 연결부는,
    상기 적어도 하나의 수평 부분 및 상기 적어도 하나의 수직 부분이 에픽테셜(Epitaxial) 성장 공정을 통해 일체형으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제8항에 있어서,
    상기 적어도 하나의 수평 부분은,
    상기 적어도 하나의 메모리 셀 스트링이 형성되는 면적 및 상기 적어도 하나의 트랜지스터가 형성되는 면적에 대응하는 면적으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 집적화를 도모하는 3차원 플래시 메모리에 있어서,
    수직 방향으로 연장 형성되는 적어도 하나의 제1 메모리 셀 스트링과 상기 적어도 하나의 제1 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제1 워드라인들-상기 제1 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제1 메모리 셀 어레이;
    수직 방향으로 연장 형성되는 적어도 하나의 제2 메모리 셀 스트링과 상기 적어도 하나의 제2 메모리 셀 스트링에 대해 직교하며 연결된 채 수평 방향으로 연장 형성되며 적층되는 복수의 제2 워드라인들-상기 제2 워드라인들은 서로 다른 길이로 연장 형성되어 단차부 및 평면부를 구성함-을 포함하는 제2 메모리 셀 어레이; 및
    상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이 사이에 형성되는 로우 디코더(Row decoder)
    를 포함하고,
    상기 로우 디코더의 워드라인 제어 배선들 각각은,
    서로 다른 컨택트를 통해 상기 제1 메모리 셀 어레이 및 상기 제2 메모리 셀 어레이를 동시에 공유하는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 로우 디코더의 워드라인 제어 배선들 각각은,
    상기 제1 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 및 상기 제2 워드라인들의 단차부를 구성하는 단차들 중 어느 하나의 단차의 컨택트 모두와 연결되는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제11항에 있어서,
    상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는,
    각각 평면상 삼각 형상으로 형성된 채, 서로 회전 대칭으로 인접하며 배치되는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 제13항에 있어서,
    상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는,
    서로 회전 대칭으로 인접하여 하나의 사각 형상을 이루는 것을 특징으로 하는 3차원 플래시 메모리.
  15. 제13항에 있어서,
    상기 제1 워드라인들의 단차부와 상기 제2 워드라인들의 단차부는,
    상기 로우 디코더의 하부에 위치하는 것을 특징으로 하는 3차원 플래시 메모리.
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