WO2022149721A1 - 다층막 구조의 채널층을 포함하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

다층막 구조의 채널층을 포함하는 3차원 플래시 메모리 및 그 제조 방법 Download PDF

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WO2022149721A1
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layer
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charge storage
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송윤흡
정재경
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한양대학교 산학협력단
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Definitions

  • the following embodiments relate to a 3D flash memory, and more particularly, a technology for improving electron mobility in a cell string.
  • a flash memory element is an Electrically Erasable Programmable Read Only Memory (EEPROM), the memory of which is, for example, in a computer, digital camera, MP3 player, game system, memory stick. ) can be commonly used.
  • EEPROM Electrically Erasable Programmable Read Only Memory
  • Such a flash memory device electrically controls input/output of data through Fowler-Nordheimtunneling or hot electron injection.
  • the three-dimensional flash memory array includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL.
  • ) may include a plurality of cell strings (CSTR) disposed between.
  • the bit lines are two-dimensionally arranged, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and the plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to the bit line BL, and ground and string select transistors GST and SST. ) may be formed of a plurality of memory cell transistors MCT disposed between. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be commonly connected to sources of the ground select transistors GST.
  • the ground select line GSL, the plurality of word lines WL0 - WL3 and the plurality of string select lines SSL disposed between the common source line CSL and the bit line BL are ground selectable. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively.
  • each of the memory cell transistors MCT includes a memory element.
  • the string selection line SSL may be expressed as an upper selection line USL
  • the ground selection line GSL may be expressed as a lower selection line LSL.
  • the conventional 3D flash memory increases the degree of integration by vertically stacking cells in order to satisfy the excellent performance and low price demanded by consumers.
  • interlayer insulating layers 211 and horizontal structures 250 are alternately formed on a substrate 200 .
  • Repeatedly formed electrode structures 215 are disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be, for example, a silicon oxide layer, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness smaller than that of the other interlayer insulating layers 211 .
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245 .
  • a plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed to face each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and the y-axis of FIG. 2 , respectively.
  • Trenches 240 separating the plurality of electrode structures 215 may extend in the first direction.
  • Highly doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 , so that a common source line CSL may be disposed.
  • isolation insulating layers filling the trenches 240 may be further disposed.
  • Vertical structures 230 penetrating the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form by being aligned along the first and second directions in a plan view.
  • the vertical structures 230 may be arranged in the second direction, and may be arranged in a zigzag shape in the first direction.
  • Each of the vertical structures 230 may include a passivation layer 224 , a charge storage layer 225 , a tunnel insulating layer 226 , and a channel layer 227 .
  • the channel layer 227 may be disposed in the form of a hollow tube therein. In this case, a buried film 228 (formed of oxide) filling the inside of the channel layer 227 may be further disposed.
  • a drain region D may be disposed on the channel layer 227 , and a conductive pattern 229 may be formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250 , for example, in a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are the three-dimensional flash memory. It can be defined as an oxide-nitride-oxide (ONO) layer that is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230 , and others may be included in the horizontal structures 250 . For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230 , and the first and second blocking insulating layers 242 and 243 are the horizontal structures 250 . can be included in
  • Epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 may contact the horizontal structures 250 of at least one layer. That is, the epitaxial patterns 222 may be disposed to be in contact with the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be disposed to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to be in contact with the lowermost horizontal structure 250a , the lowermost horizontal structure 250a may be disposed to be thicker than the remaining horizontal structures 250 .
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the 3D flash memory array described with reference to FIG. 1 , and the vertical structures 230 .
  • the remaining horizontal structures 250 in contact with may correspond to a plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in a convex shape inward along the recessed sidewalls 222a of the epitaxial patterns 222 .
  • the conventional 3D flash memory having such a structure, poly-silicon is used as the channel layer 227 .
  • polycrystalline silicon has very low electron mobility due to the grain boundary effect, the conventional 3D flash memory does not meet the electron mobility requirement according to the length of the heightened channel layer 227, and thus the operation speed There is a problem in that memory performance is deteriorated, such as a decrease in .
  • the embodiments propose a three-dimensional flash memory including a channel layer having a double structure and a method of manufacturing the same.
  • a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and at least one cell string extending in a vertical direction on the substrate through the plurality of word lines.
  • the at least one cell string includes a channel layer extending in the vertical direction and charges formed to surround the channel layer.
  • a first channel for improving electron mobility in an inversion region that is a contact interface with the charge storage layer while the channel layer is formed to be in contact with the charge storage layer It may be characterized in that it has a double structure including a layer and a second channel layer formed on an inner wall of the first channel layer.
  • the first channel layer has higher electron mobility than the second channel layer or has higher electron mobility than a threshold value in order to improve electron mobility in an inversion region that is a contact interface with the charge storage layer. It may be characterized in that it is formed of a high material.
  • the first channel layer may be formed of any one of a polycrystalline Group III-V compound (Poly 3-5) and polycrystalline silicon germanium (Poly Si-Ge).
  • the second channel layer may be used as a protection layer or an electron transfer assist layer for the first channel layer.
  • the second channel layer may be formed of a material having superior durability and thermal performance than the first channel layer.
  • the second channel layer may be formed of polysilicon (Poly Si).
  • a method of manufacturing a 3D flash memory includes: a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and preparing a semiconductor structure including at least one hole extending in a vertical direction on the substrate through the plurality of word lines; forming a charge storage layer including an internal hole in the at least one hole of the semiconductor structure; and extending the channel layer of the double structure in the vertical direction within the inner hole, wherein the extending of the channel layer comprises electron mobility (electron mobility) in an inversion region that is a contact interface with the charge storage layer. forming a first channel layer to improve mobility) so as to be in contact with the charge storage layer; and forming the second channel layer on an inner wall of the first channel layer.
  • a method of manufacturing a 3D flash memory includes: a plurality of sacrificial layers extending in a horizontal direction on a substrate and sequentially stacked; and preparing a semiconductor structure including at least one hole extending in a vertical direction on the substrate through the plurality of sacrificial layers; forming a charge storage layer including an internal hole in the at least one hole of the semiconductor structure; forming a channel layer having a double structure in the vertical direction in the inner hole; removing the plurality of sacrificial layers; and forming a plurality of word lines in spaces from which the plurality of sacrificial layers have been removed, wherein the extending of the channel layer includes electron mobility ( forming a first channel layer for improving electron mobility to contact the charge storage layer; and forming the second channel layer on an inner wall of the first channel layer.
  • a 3D flash memory may include a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and at least one string extending in a vertical direction on the substrate through the plurality of word lines.
  • the at least one string includes a channel layer extending in the vertical direction and a charge storage layer formed to surround the channel layer. and, wherein the channel layer has a dual structure including an outer first channel layer and a second channel layer formed on an inner wall of the first channel layer, the first channel layer and the It is characterized in that a heterojunction is formed by a junction between the second channel layers.
  • the first channel layer and the second channel layer are made of a metal oxide to form the heterojunction by a junction between the first channel layer and the second channel layer.
  • the first channel layer and the second channel layer may be characterized in that it is composed of a metal oxide containing at least one of In, Zn, or Ga or a metal oxide containing a group 4 semiconductor material. have.
  • the first channel layer and the second channel layer may be each made of a different material from among the metal oxides.
  • a quantum well is implemented as the heterojunction so that charge mobility at the junction between the first channel layer and the second channel layer is improved. It can be characterized in that it improves.
  • a method of manufacturing a 3D flash memory includes: a plurality of word lines extending in a horizontal direction on a substrate and sequentially stacked; and at least one string extending in a vertical direction on the substrate through the plurality of word lines.
  • the at least one string includes a channel layer extending in the vertical direction and a charge storage layer formed to surround the channel layer.
  • preparing a semiconductor structure comprising; forming an N+ doping on the top of the at least one string; and generating at least one interconnection in contact with the N+ doping, wherein the preparing the semiconductor structure comprises forming the first channel layer on the outer side of the channel layer and the first channel layer on the inner wall of the first channel layer. It characterized in that it comprises the step of forming a heterojunction (Heterojunction) by a junction between the first channel layer and the second channel layer by implementing a double structure including a two-channel layer.
  • Heterojunction heterojunction
  • the embodiments provide a three-dimensional flash memory including a channel layer having a double structure and a method of manufacturing the same, thereby improving electron mobility in the channel layer, thereby improving operation speed and memory performance.
  • FIG. 1 is a simplified circuit diagram illustrating an array of a conventional three-dimensional flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional three-dimensional flash memory.
  • FIG. 3 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 5A to 5E are side cross-sectional views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 4 .
  • FIG. 6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment.
  • 7A to 7G are side cross-sectional views illustrating a 3D flash memory to explain the manufacturing method illustrated in FIG. 6 .
  • FIG. 8 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 9 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 10A to 10E are side cross-sectional views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 9 .
  • the 3D flash memory may be illustrated and described while omitting components such as a source line positioned below the plurality of cell strings for convenience of description.
  • the 3D flash memory to be described later is not limited thereto, and may further include additional components based on the structure of the existing 3D flash memory illustrated with reference to FIG. 2 .
  • FIG. 3 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 300 includes a plurality of word lines 310 and at least one cell string 320 .
  • the plurality of word lines 310 are sequentially stacked in a vertical direction while extending in the horizontal direction on the substrate 305, respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), Memory operation ( a read operation, a program operation, an erase operation, etc.).
  • a plurality of insulating layers 311 formed of an insulating material may be interposed between the plurality of word lines 310 .
  • a String Selection Line may be disposed at the upper end of the plurality of word lines 310
  • GSL Ground Selection Line
  • At least one cell string 320 passes through a plurality of word lines 310 to extend in a vertical direction on the substrate 305 , and each includes a channel layer 321 and a charge storage layer 322 . , a plurality of memory cells corresponding to the plurality of word lines 310 may be configured.
  • the charge storage layer 322 is formed to extend to surround the channel layer 321 , and traps charges or holes due to voltages applied through the plurality of word lines 310 , or states of charges (eg, electric charges). As a component that maintains their polarization state), it may serve as a data storage in the three-dimensional flash memory 300 .
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 322 .
  • the charge storage layer 322 is not limited or limited to being extended to surround the channel layer 321 , and may have a structure that surrounds the channel layer 321 and is separated for each memory cell.
  • the channel layer 321 is a component that performs a memory operation by a voltage applied through the plurality of word lines 310, SSL, GSL, and bit lines, and is formed in contact with the charge storage layer 322. It may have a double structure including a first channel layer 321-1 and a second channel layer 321-2 formed on an inner wall of the first channel layer 321-1.
  • the first channel layer 321-1 among the channel layers 321 having the dual structure improves electron mobility in the inversion region 323 that is the contact interface with the charge storage layer 322 .
  • the first channel layer 321-1 has a higher electron mobility than the second channel layer 321-2 or a threshold value (hereinafter, the threshold value is the electron mobility required in the three-dimensional flash memory 300 ).
  • the threshold value is the electron mobility required in the three-dimensional flash memory 300 .
  • the first channel layer 321-1 may be formed of any one of a polycrystalline Group III-V compound (Poly 3-5) or polycrystalline silicon germanium (Poly Si-Ge).
  • the first channel layer 321-1 improves electron mobility in the inversion region 323, which is the contact interface with the charge storage layer 322, but is not limited thereto and the first channel layer ( 321-1) can improve electron mobility in the entire region.
  • the second channel layer 321 - 2 of the channel layer 321 of the double structure is to be used as a protection layer or an electron transfer assist layer for the first channel layer 321-1 .
  • the second channel layer 321 - 2 may be formed of a material having superior durability and thermal performance than the first channel layer 321-1 .
  • the second channel layer 321 - 2 may be formed of polycrystalline silicon.
  • the present invention is not limited thereto, and the second channel layer 321 - 2 may be formed of single crystal silicon.
  • the second channel layer 321-2 is formed of a material having excellent leakage current characteristics (eg, a metal oxide containing at least one of silver In, Zn, or Ga, or a metal oxide containing a group 4 semiconductor material), It may also serve to block and suppress leakage current in the first channel layer 321-1.
  • a material having excellent leakage current characteristics eg, a metal oxide containing at least one of silver In, Zn, or Ga, or a metal oxide containing a group 4 semiconductor material.
  • a buried layer 324 may be formed inside the channel layer 321 having the above-described double structure.
  • a buried layer 324 of oxide may be formed in the inner space of the second channel layer 321 - 2 among the channel layers 321 having a double structure.
  • the buried layer 324 may be omitted depending on the embodiment, and in this case, the second channel layer 321 - 2 may be formed in the form of a columnar column with a full interior, not the form of macaroni with an empty interior.
  • FIG. 4 is a flowchart illustrating a manufacturing method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 5A to 5E are side cross-sectional views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 4 .
  • the manufacturing method described below is performed by an automated and mechanized manufacturing system, and the 3D flash memory manufactured through the manufacturing method may have the structure described with reference to FIG. 3 .
  • the semiconductor structure 500 may be prepared as shown in FIG. 5A .
  • the semiconductor structure 500 extends in the horizontal direction on the substrate 505 and penetrates the plurality of word lines 510 and the plurality of word lines 510 sequentially stacked in the vertical direction on the substrate 505 . It may include at least one hole 520 that is formed to extend to. Also, a plurality of insulating layers 511 formed of an insulating material may be interposed between the plurality of word lines 510 .
  • the manufacturing system may vertically extend the charge storage layer 530 including the internal hole 531 in the at least one hole 520 of the semiconductor structure 500 in the step S420 , as shown in FIG. 5B . have.
  • step S410 the semiconductor structure 500 in which at least one hole 520 including the internal hole 531 is formed is prepared, thereby preparing the semiconductor structure 500 and the charge storage layer 530 .
  • Forming the elongated can be performed in one step (S410).
  • the manufacturing system may extend the channel layer 540 having a double structure in the vertical direction in the inner hole 531 as shown in FIGS. 5C to 5D in step S430 .
  • the manufacturing system uses the charge storage layer 530 and the first channel layer 541 to improve electron mobility in the inversion region that is the contact interface with the charge storage layer 530 as shown in FIG. 5C .
  • the channel layer 540 having a double structure may be extended.
  • the manufacturing system has higher electron mobility than the second channel layer 542 in order to improve electron mobility in the inversion region that is the contact interface with the charge storage layer 530 .
  • the first channel layer 541 may be formed of a material having high ⁇ or higher electron mobility than a threshold value.
  • the manufacturing system may form the first channel layer 541 using any one of a polycrystalline Group III-V compound (Poly 3-5) or polycrystalline silicon germanium (Poly Si-Ge).
  • the manufacturing system is configured to use the first channel layer 541 as a protection layer or an electron transfer assist layer for the first channel layer 541 .
  • the second channel layer 542 may be formed of a material having superior durability and thermal performance.
  • the fabrication system may form the second channel layer 542 of polycrystalline silicon.
  • the manufacturing system may form a buried layer 550 in the channel layer 540 as shown in FIG. 5E .
  • the manufacturing system may form the buried layer 550 of oxide in the inside of the second channel layer 542 .
  • the present invention is not limited thereto, and since the second channel layer 542 is formed in a columnar shape with the interior all filled in in step S430 , the process of forming the buried layer 550 may be omitted.
  • FIG. 6 is a flowchart illustrating a method of manufacturing a 3D flash memory according to another exemplary embodiment
  • FIGS. 7A to 7E are side cross-sectional views illustrating the manufacturing method illustrated in FIG. 6 .
  • the manufacturing method described below is performed by an automated and mechanized manufacturing system, and the 3D flash memory manufactured through the manufacturing method may have the structure described with reference to FIG. 3 .
  • the semiconductor structure 700 may be prepared as shown in FIG. 7A .
  • the semiconductor structure 700 extends in the horizontal direction on the substrate 705 and penetrates the plurality of sacrificial layers 710 and the plurality of sacrificial layers 710 sequentially stacked in the vertical direction on the substrate 705 . It may include at least one hole 720 that is formed to extend to. Also, a plurality of insulating layers 711 formed of an insulating material may be interposed between the plurality of sacrificial layers 710 .
  • the manufacturing system may vertically extend the charge storage layer 730 including the internal hole 731 in the at least one hole 720 of the semiconductor structure 700 as shown in FIG. 7B in step S620. have.
  • step S610 the semiconductor structure 700 in which at least one hole 720 including the internal hole 731 is formed is prepared, thereby preparing the semiconductor structure 700 and the charge storage layer 730 .
  • Forming the elongated can be performed in one step (S610).
  • the manufacturing system may extend the channel layer 740 of the double structure in the vertical direction in the inner hole 731 as shown in FIGS. 7C to 7D in step S630 .
  • the manufacturing system uses the charge storage layer 730 and the first channel layer 741 to improve electron mobility in the inversion region, which is the contact interface with the charge storage layer 730, as shown in FIG. 7C.
  • the second channel layer 742 By forming the second channel layer 742 on the inner wall of the first channel layer 741 as shown in FIG. 7D , the channel layer 740 having a double structure may be extended.
  • the manufacturing system has higher electron mobility than the second channel layer 742 in order to improve electron mobility in the inversion region that is the contact interface with the charge storage layer 730 .
  • the first channel layer 741 may be formed of a material having high ⁇ or higher electron mobility than a threshold value.
  • the manufacturing system may form the first channel layer 741 using any one of a polycrystalline Group III-V compound (Poly 3-5) or polycrystalline silicon germanium (Poly Si-Ge).
  • the manufacturing system is configured to use the first channel layer 741 as a protection layer or an electron transfer assist layer for the first channel layer 741 .
  • the second channel layer 742 may be formed of a material having superior durability and thermal performance.
  • the fabrication system may form the second channel layer 742 of polycrystalline silicon.
  • the manufacturing system may form a buried layer 750 in the channel layer 740 as shown in FIG. 7E .
  • the manufacturing system may form the buried layer 750 of oxide in the inside of the second channel layer 742 .
  • the present invention is not limited thereto, and since the second channel layer 742 is formed in a columnar shape with the interior all filled in in step S630 , the process of forming the buried layer 750 may be omitted.
  • the manufacturing system may remove the plurality of sacrificial layers 710 as shown in FIG. 7F in step S640 .
  • the manufacturing system may form a plurality of word lines 760 in the spaces 712 from which the plurality of sacrificial layers 710 are removed as shown in FIG. 7G .
  • FIG. 8 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 800 includes a plurality of word lines 810 and at least one string 820 .
  • the plurality of word lines 810 are sequentially stacked while extending in the horizontal direction on the substrate 805 , respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), Mo (molybdenum). ), Ru (ruthenium), or Au (gold) such as conductive material (all metal materials capable of forming an ALD are included in addition to the described metal materials) and applying a voltage to the corresponding memory cells to perform a memory operation (read operation, program operation and erase operation, etc.) may be performed.
  • a plurality of insulating layers 811 formed of an insulating material may be interposed between the plurality of word lines 810 .
  • a String Selection Line may be disposed at the upper end of the plurality of word lines 810
  • a Ground Selection Line may be disposed at the lower end of the plurality of word lines 810 .
  • At least one string 820 is formed extending in the vertical direction on the substrate 805 through the plurality of word lines 810, and each includes a channel layer 821 and a charge storage layer 822, A plurality of memory cells corresponding to the plurality of word lines 810 may be configured.
  • the charge storage layer 822 is formed to extend to surround the channel layer 821 , and traps charges or holes caused by voltages applied through the plurality of word lines 810 , or states (eg, charges). As a component that maintains their polarization state), it may serve as a data storage in the three-dimensional flash memory 800 .
  • an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 822 .
  • the charge storage layer 822 is not limited or limited to being extended to surround the channel layer 821 , and may have a structure that surrounds the channel layer 821 and is separated for each memory cell.
  • the channel layer 821 is a component that performs a memory operation by a voltage applied through the plurality of word lines 810, SSL, GSL, and bit lines, and includes the outer first channel layer 821-1 and the second channel layer 821-1. It may have a double structure including the second channel layer 821-2 formed on the inner wall of the first channel layer 821-1.
  • the double-structured channel layer 821 forms a heterojunction as a junction between the first channel layer 821-1 and the second channel layer 821-2, thereby forming a quantum well (
  • a quantum well By implementing a quantum well, electron mobility at the junction between the first channel layer 821-1 and the second channel layer 821-2 may be improved.
  • the first channel layer 821-1 and the second channel layer 821-2 may be composed of this metal oxide.
  • the first channel layer 821-1 and the second channel layer 821-2 may be formed of a metal oxide including at least one of In, Zn, or Ga or a metal oxide including a Group 4 semiconductor material.
  • the first channel layer 821-1 and the second channel layer 821-2 are not limited or limited to those made of the described metal oxide, and the first channel layer 821-1 and the second channel layer (821-1) 821-2) may be composed of various materials capable of forming a heterojunction by junctions between them.
  • the first channel layer 821-1 and the second channel layer 821-2 may be each made of a different material among metal oxides.
  • the first channel layer 821-1 may be made of an IGZO material
  • the second channel layer 821-2 may be made of a ZnO material.
  • first channel layer 821-1 and the second channel layer 821-2 are not limited or limited to being each made of a different material from among metal oxides, and may be made of the same material from among metal oxides.
  • each of the first channel layer 821-1 and the second channel layer 821-2 may be formed of an IGZO material.
  • the process of forming the first channel layer 821-1 and the second channel layer 821-2 with the same material is the first channel layer 821-1 and the second channel layer 821-2. ) can be controlled so that a heterojunction can be formed by the junction between them.
  • a buried layer 823 may be formed inside the channel layer 821 having the above-described double structure.
  • a buried layer 823 of oxide may be formed in the inner space of the second channel layer 821 - 2 among the channel layers 821 having a double structure.
  • the buried film 823 may be omitted depending on the embodiment, and in this case, the second channel layer 821 - 2 may be formed in the form of a column with a full interior, not in the form of an empty macaroni.
  • An N+ doping 824 may be formed as a drain junction at an upper end of the at least one string 820 . Accordingly, a wiring 825 such as a drain line may be disposed on the N+ doping 824 .
  • FIG. 9 is a flowchart illustrating a manufacturing method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 10A to 10E are side cross-sectional views illustrating a 3D flash memory to explain the manufacturing method shown in FIG. 9 .
  • the manufacturing method described below is performed by an automated and mechanized manufacturing system, and the 3D flash memory manufactured through the manufacturing method may have the structure described with reference to FIG. 3 .
  • the semiconductor structure 1000 may be prepared as shown in FIG. 10A .
  • the semiconductor structure 1000 extends in a horizontal direction on the substrate 1005 and passes through a plurality of word lines 1010 and a plurality of word lines 1010 sequentially stacked in a vertical direction on the substrate 1005 . It may include at least one string 1020 that is formed to extend to.
  • the at least one string 1020 may include a channel layer 1021 extending in a vertical direction and a charge storage layer 1022 extending in a vertical direction to surround the channel layer 1021 .
  • the channel layer 1021 is implemented in a double structure including an outer first channel layer 1021-1 and a second channel layer 1021-2 formed on an inner wall of the first channel layer 1021-1.
  • a heterojunction may be formed by a junction between the first channel layer 1021-1 and the second channel layer 1021-2. Accordingly, since a quantum well is implemented as a heterojunction, electron mobility at the junction between the first channel layer 1021-1 and the second channel layer 1021-2 may be improved. .
  • the manufacturing system may form a heterojunction by a junction between the first channel layer 1021-1 and the second channel layer 1021-2 while preparing the semiconductor structure 1000 .
  • charge mobility at the junction between the first channel layer 1021-1 and the second channel layer 1021-2 can be improved.
  • the manufacturing system performs the first channel layer 1021-1 and the second channel layer 1021.
  • -2) may be composed of a metal oxide.
  • the manufacturing system uses the first channel layer 1021-1 and the second channel layer 1021-2 as a metal oxide including at least one of In, Zn, or Ga or a metal oxide including a group 4 semiconductor material. configurable.
  • the manufacturing system may respectively configure the first channel layer 1021-1 and the second channel layer 1021-2 using different materials among metal oxides.
  • the first channel layer 1021-1 may be formed of an IGZO material
  • the second channel layer 1021-2 may be formed of a ZnO material.
  • a buried layer 1023 may be formed inside the channel layer 1021 .
  • an oxide buried layer 1023 may be formed in the inner space of the second channel layer 1021 - 2 .
  • step S920 the manufacturing system etches the upper portion of the at least one string 1020 as shown in FIG. 10B, and then in the etched space 1030, as shown in FIG.
  • the manufacturing system etches the upper portion of the at least one string 1020 as shown in FIG. 10B, and then in the etched space 1030, as shown in FIG.
  • the same material 1031 or a capping material independent of the first channel layer 1021-1) and performing N+ doping on the upper portion of at least one string 1020 as shown in FIG. 10D
  • at least one An N+ doping 1040 may be formed on the upper end of the string 1020 .
  • the manufacturing system may generate at least one interconnection 1050 in contact with the N+ doping 1040 in operation S930 .

Abstract

다층막 구조의 채널층을 포함하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 채널층은 전하 저장층과 맞닿도록 형성된 채, 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도를 향상시키는 제1 채널층 및 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 갖는다. 또는, 채널층은 외곽의 제1 채널층 및 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 가진 채, 제1 채널층 및 제2 채널층 사이의 접합으로 헤테로 접합을 형성한다.

Description

다층막 구조의 채널층을 포함하는 3차원 플래시 메모리 및 그 제조 방법
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는 셀 스트링에서의 전자 이동도(Electron mobility)를 개선하기 위한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다. 이하, 스트링 선택 라인(SSL)은 상부 선택 라인(Upper Selection Line; USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인(Lower Selection Line; LSL)으로 표현될 수 있다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브 형태로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)(산화물(Oxide)로 형성됨)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
이와 같은 구조를 갖는 기존의 3차원 플래시 메모리는, 채널층(227)으로 다결정 실리콘(Poly-silicon)을 사용하고 있다. 그러나 다결정 실리콘은 Grain boundary 영향으로 실질적인 전자 이동도(Electron mobility)가 매우 낮기 때문에, 기존의 3차원 플래시 메모리는 고단화된 채널층(227)의 길이에 따른 전자 이동도 요구를 충족하지 못하여 동작 속도가 저하되는 등의 메모리 성능이 열화되는 문제를 갖는다.
따라서, 기존의 3차원 플래시 메모리가 갖는 전자 이동도 문제를 해결하기 위한 기술이 제안될 필요가 있다.
일 실시예들은 채널층에서의 전자 이동도를 개선하고자, 이중 구조를 갖는 채널층을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 셀 스트링-상기 적어도 하나의 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하고, 상기 채널층은, 상기 전하 저장층과 맞닿도록 형성된 채, 상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층 및 상기 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 갖는 것을 특징으로 할 수 있다.
일 측면에 따르면, 상기 제1 채널층은, 상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도를 향상시키기 위하여, 상기 제2 채널층보다 전자 이동도가 높거나 임계값보다 전자 이동도가 높은 물질로 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 제1 채널층은, 다결정 3-5족 화합물(Poly 3-5) 또는 다결정 실리콘 게르마늄(Poly Si-Ge 중 어느 하나의 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제2 채널층은, 상기 제1 채널층에 대한 보호층(Protection layer) 또는 전자 이동 어시스트층(Assist layer)으로 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제2 채널층은, 상기 제1 채널층보다 내구성 및 열적 성능이 뛰어난 물질로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제2 채널층은, 다결정 실리콘(Poly Si)으로 형성되는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 홀을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체의 상기 적어도 하나의 홀 내에 내부 홀을 포함하는 전하 저장층을 형성하는 단계; 및 상기 내부 홀 내에 상기 수직 방향으로 이중 구조의 채널층을 연장 형성하는 단계를 포함하고, 상기 채널층을 연장 형성하는 단계는, 상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층을 상기 전하 저장층과 맞닿도록 형성하는 단계; 및 상기 제1 채널층의 내벽에 상기 제2 채널층을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
다른 일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들; 및 상기 복수의 희생층들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 홀을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체의 상기 적어도 하나의 홀 내에 내부 홀을 포함하는 전하 저장층을 형성하는 단계; 상기 내부 홀 내에 상기 수직 방향으로 이중 구조의 채널층을 연장 형성하는 단계; 상기 복수의 희생층들을 제거하는 단계; 및 상기 복수의 희생층들이 제거된 공간들에 복수의 워드 라인들을 형성하는 단계를 포함하고, 상기 채널층을 연장 형성하는 단계는, 상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층을 상기 전하 저장층과 맞닿도록 형성하는 단계; 및 상기 제1 채널층의 내벽에 상기 제2 채널층을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하고, 상기 채널층은, 외곽의 제1 채널층 및 상기 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 가진 채, 상기 제1 채널층 및 상기 제2 채널층 사이의 접합으로 헤테로 접합(Heterojunction)을 형성하는 것을 특징으로 한다.
일 측면에 따르면, 상기 제1 채널층 및 상기 제2 채널층은, 상기 제1 채널층 및 상기 제2 채널층 사이의 접합으로 상기 헤테로 접합을 형성하기 위하여, 금속 산화물(Metal oxide)로 구성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 제1 채널층 및 상기 제2 채널층은, In, Zn 또는 Ga 중 적어도 하나를 포함하는 금속 산화물 또는 4족 반도체 물질을 포함하는 금속 산화물로 구성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 제1 채널층 및 상기 제2 채널층은, 상기 금속 산화물 중 서로 다른 물질로 각기 구성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 헤테로 접합으로 양자 우물(Quantum well)을 구현하여 상기 제1 채널층 및 상기 제2 채널층 사이의 접합에서의 전하 이동도(Electron mobility)를 향상시키는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 적어도 하나의 스트링의 상단에 N+ 도핑을 형성하는 단계; 및 상기 N+ 도핑과 접촉되는 적어도 하나의 배선을 생성하는 단계를 포함하고, 상기 반도체 구조체를 준비하는 단계는, 상기 채널층을 외곽의 제1 채널층 및 상기 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조로 구현하여, 상기 제1 채널층 및 상기 제2 채널층 사이의 접합으로 헤테로 접합(Heterojunction)을 형성하는 단계를 포함하는 것을 특징으로 한다.
일 실시예들은 이중 구조를 갖는 채널층을 포함하는 3차원 플래시 메모리 및 그 제조 방법을 제안함으로써, 채널층에서의 전자 이동도를 개선하여 동작 속도 및 메모리 성능을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 5a 내지 5e는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 6은 다른 일 실시예에 다른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 7a 내지 7g는 도 6에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
도 8은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 10a 내지 10e는 도 9에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 3차원 플래시 메모리를 나타낸 측면 단면도에서는 설명의 편의를 위해 복수의 셀 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 3차원 플래시 메모리가 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드 라인들(310) 및 적어도 하나의 셀 스트링(320)을 포함한다.
복수의 워드 라인들(310)은 기판(305) 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(310)의 사이에는 절연 물질로 형성되는 복수의 절연층들(311)이 개재될 수 있다.
이러한 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 셀 스트링(320)은 복수의 워드 라인들(310)을 관통하여 기판(305) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(321) 및 전하 저장층(322)을 포함함으로써, 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(322)은 채널층(321)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(310)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(322)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다. 전하 저장층(322)은 채널층(321)을 감싸도록 연장 형성되는 것에 제한되거나 한정되지 않고 채널층(321)을 감싸며 메모리 셀 별로 분리된 구조를 가질 수도 있다.
채널층(321)은 복수의 워드 라인들(310), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, 전하 저장층(322)과 맞닿도록 형성되는 외곽의 제1 채널층(321-1) 및 제1 채널층(321-1)의 내벽에 형성되는 제2 채널층(321-2)을 포함하는 이중 구조를 가질 수 있다.
이러한 이중 구조의 채널층(321) 중 제1 채널층(321-1)은, 전하 저장층(322)과의 접촉 계면인 반전(Inversion) 영역(323)에서 전자 이동도(Electron mobility)를 향상시키는 역할을 한다. 이를 위해, 제1 채널층(321-1)은 제2 채널층(321-2)보다 전자 이동도가 높거나 임계값(이하, 임계값은 3차원 플래시 메모리(300)에서 요구되는 전자 이동도를 달성하기 위한 유효한 값을 의미함)보다 전자 이동도가 높은 물질로 형성될 수 있다. 일례로, 제1 채널층(321-1)은 다결정 3-5족 화합물(Poly 3-5) 또는 다결정 실리콘 게르마늄(Poly Si-Ge) 중 어느 하나의 물질로 형성될 수 있다. 이상, 제1 채널층(321-1)이 전하 저장층(322)과의 접촉 계면인 반전 영역(323)에서 전자 이동도를 향상시키는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 채널층(321-1)의 전체 영역에서 전자 이동도를 향상시킬 수 있다.
반면, 이중 구조의 채널층(321) 중 제2 채널층(321-2)은, 제1 채널층(321-1)에 대한 보호층(Protection layer) 또는 전자 이동 어시스트층(Assist layer)으로 사용될 수 있다. 이를 위해, 제2 채널층(321-2)은 제1 채널층(321-1)보다 내구성 및 열적 성능이 뛰어난 물질로 형성될 수 있다. 일례로, 제2 채널층(321-2)은 다결정 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 제2 채널층(321-2)은 단결정질의 실리콘(Single crystal silicon)으로 형성될 수도 있다.
또한, 제2 채널층(321-2)은 누설 전류 특성이 우수한 물질(예컨대, 은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 금속 산화물 또는 4족 반도체 물질을 포함하는 금속 산화물)로 형성되어, 제1 채널층(321-1)에서의 누설 전류를 차단 및 억제하는 역할을 할 수도 있다.
이상 설명된 이중 구조의 채널층(321)의 내부에는 매립막(324)이 형성될 수 있다. 일례로, 이중 구조의 채널층(321) 중 제2 채널층(321-2)의 내부 공간에는 산화물(Oxide)의 매립막(324)이 형성될 수 있다. 그러나 매립막(324)은 실시 예에 따라 생략 가능하며, 이러한 경우, 제2 채널층(321-2)은 내부가 빈 마카로니 형태가 아닌 내부가 모두 채워진 원 기둥 형태로 형성될 수 있다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 5a 내지 5e는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 3을 참조하여 설명된 구조를 갖게 될 수 있다.
도 4를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S410)에서, 도 5a와 같이 반도체 구조체(500)를 준비할 수 있다.
여기서, 반도체 구조체(500)는 기판(505) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(510) 및 복수의 워드 라인들(510)을 관통하여 기판(505) 상 수직 방향으로 연장 형성되는 적어도 하나의 홀(520)을 포함할 수 있다. 또한, 복수의 워드 라인들(510)의 사이에는 절연 물질로 형성되는 복수의 절연층들(511)이 개재될 수 있다.
이어서 제조 시스템은 단계(S420)에서, 도 5b와 같이 반도체 구조체(500)의 적어도 하나의 홀(520) 내에 내부 홀(531)을 포함하는 전하 저장층(530)을 수직 방향으로 연장 형성할 수 있다.
이상, 반도체 구조체(500)를 준비하는 것과 전하 저장층(530)을 연장 형성하는 것이 구분되는 단계로 수행되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 하나의 단계로 수행될 수 있다. 예를 들어, 단계(S410)에서 내부 홀(531)을 포함하는 적어도 하나의 홀(520)이 형성된 반도체 구조체(500)가 준비됨으로써, 반도체 구조체(500)를 준비하는 것과 전하 저장층(530)을 연장 형성하는 것이 하나의 단계(S410)로 수행될 수 있다.
그 후 제조 시스템은 단계(S430)에서, 도 5c 내지 5d와 같이 내부 홀(531) 내에 수직 방향으로 이중 구조의 채널층(540)을 연장 형성할 수 있다. 보다 상세하게, 제조 시스템은 도 5c와 같이 전하 저장층(530)과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층(541)을 전하 저장층(530)과 맞닿도록 형성하고, 도 5d와 같이 제1 채널층(541)의 내벽에 제2 채널층(542)을 형성함으로써, 이중 구조의 채널층(540)을 연장 형성할 수 있다.
제1 채널층(541)을 형성하는 것과 관련하여 제조 시스템은, 전하 저장층(530)과의 접촉 계면인 반전 영역에서 전자 이동도를 향상시키기 위하여, 제2 채널층(542)보다 전자 이동도가 높거나 임계값보다 전자 이동도가 높은 물질로 제1 채널층(541)을 형성할 수 있다. 예를 들어, 제조 시스템은 다결정 3-5족 화합물(Poly 3-5) 또는 다결정 실리콘 게르마늄(Poly Si-Ge 중 어느 하나의 물질로 제1 채널층(541)을 형성할 수 있다.
제2 채널층(542)을 형성하는 것과 관련하여 제조 시스템은, 제1 채널층(541)에 대한 보호층(Protection layer) 또는 전자 이동 어시스트층(Assist layer)으로 사용되도록 제1 채널층(541)보다 내구성 및 열적 성능이 뛰어난 물질로 제2 채널층(542)을 형성할 수 있다. 예를 들어, 제조 시스템은 다결정 실리콘으로 제2 채널층(542)을 형성할 수 있다.
또한, 별도의 단계로 도시되지는 않았으나, 단계(S430)이후 제조 시스템은, 도 5e와 같이 채널층(540)의 내부에 매립막(550)을 형성할 수 있다. 일례로, 제조 시스템은 제2 채널층(542)의 내부에 산화물(Oxide)의 매립막(550)을 형성할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 단계(S430)에서 제2 채널층(542)이 내부가 모두 채워진 원 기둥 형태로 형성됨으로써, 매립막(550)이 형성되는 공정이 생략될 수도 있다.
도 6은 다른 일 실시예에 다른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 7a 내지 7e는 도 6에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리는 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 3을 참조하여 설명된 구조를 갖게 될 수 있다.
도 6을 참조하면, 일 실시예에 따른 제조 시스템은 단계(S610)에서, 도 7a와 같이 반도체 구조체(700)를 준비할 수 있다.
여기서, 반도체 구조체(700)는 기판(705) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들(710) 및 복수의 희생층들(710)을 관통하여 기판(705) 상 수직 방향으로 연장 형성되는 적어도 하나의 홀(720)을 포함할 수 있다. 또한, 복수의 희생층들(710)의 사이에는 절연 물질로 형성되는 복수의 절연층들(711)이 개재될 수 있다.
이어서 제조 시스템은 단계(S620)에서, 도 7b와 같이 반도체 구조체(700)의 적어도 하나의 홀(720) 내에 내부 홀(731)을 포함하는 전하 저장층(730)을 수직 방향으로 연장 형성할 수 있다.
이상, 반도체 구조체(700)를 준비하는 것과 전하 저장층(730)을 연장 형성하는 것이 구분되는 단계로 수행되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 하나의 단계로 수행될 수 있다. 예를 들어, 단계(S610)에서 내부 홀(731)을 포함하는 적어도 하나의 홀(720)이 형성된 반도체 구조체(700)가 준비됨으로써, 반도체 구조체(700)를 준비하는 것과 전하 저장층(730)을 연장 형성하는 것이 하나의 단계(S610)로 수행될 수 있다.
그 다음 제조 시스템은 단계(S630)에서, 도 7c 내지 7d와 같이 내부 홀(731) 내에 수직 방향으로 이중 구조의 채널층(740)을 연장 형성할 수 있다. 보다 상세하게, 제조 시스템은 도 7c와 같이 전하 저장층(730)과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층(741)을 전하 저장층(730)과 맞닿도록 형성하고, 도 7d와 같이 제1 채널층(741)의 내벽에 제2 채널층(742)을 형성함으로써, 이중 구조의 채널층(740)을 연장 형성할 수 있다.
제1 채널층(741)을 형성하는 것과 관련하여 제조 시스템은, 전하 저장층(730)과의 접촉 계면인 반전 영역에서 전자 이동도를 향상시키기 위하여, 제2 채널층(742)보다 전자 이동도가 높거나 임계값보다 전자 이동도가 높은 물질로 제1 채널층(741)을 형성할 수 있다. 예를 들어, 제조 시스템은 다결정 3-5족 화합물(Poly 3-5) 또는 다결정 실리콘 게르마늄(Poly Si-Ge 중 어느 하나의 물질로 제1 채널층(741)을 형성할 수 있다.
제2 채널층(742)을 형성하는 것과 관련하여 제조 시스템은, 제1 채널층(741)에 대한 보호층(Protection layer) 또는 전자 이동 어시스트층(Assist layer)으로 사용되도록 제1 채널층(741)보다 내구성 및 열적 성능이 뛰어난 물질로 제2 채널층(742)을 형성할 수 있다. 예를 들어, 제조 시스템은 다결정 실리콘으로 제2 채널층(742)을 형성할 수 있다.
또한, 별도의 단계로 도시되지는 않았으나, 단계(S630)이후 제조 시스템은, 도 7e와 같이 채널층(740)의 내부에 매립막(750)을 형성할 수 있다. 일례로, 제조 시스템은 제2 채널층(742)의 내부에 산화물(Oxide)의 매립막(750)을 형성할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 단계(S630)에서 제2 채널층(742)이 내부가 모두 채워진 원 기둥 형태로 형성됨으로써, 매립막(750)이 형성되는 공정이 생략될 수도 있다.
그 다음 제조 시스템은 단계(S640)에서, 도 7f와 같이 복수의 희생층들(710)을 제거할 수 있다.
그 후 제조 시스템은 단계(S650)에서, 도 7g와 같이 복수의 희생층들(710)이 제거된 공간들(712)에 복수의 워드 라인들(760)을 형성할 수 있다.
도 8은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 8을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(800)는 복수의 워드 라인들(810) 및 적어도 하나의 스트링(820)을 포함한다.
복수의 워드 라인들(810)은 기판(805) 상 수평 방향으로 연장 형성된 채 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다. 이러한 복수의 워드 라인들(810)의 사이에는 절연 물질로 형성되는 복수의 절연층들(811)이 개재될 수 있다.
이러한 복수의 워드 라인들(810)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
적어도 하나의 스트링(820)은 복수의 워드 라인들(810)을 관통하여 기판(805) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(821) 및 전하 저장층(822)을 포함함으로써, 복수의 워드 라인들(810)에 대응하는 복수의 메모리 셀들을 구성할 수 있다.
전하 저장층(822)은 채널층(821)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(810)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 3차원 플래시 메모리(800)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(822)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다. 전하 저장층(822)은 채널층(821)을 감싸도록 연장 형성되는 것에 제한되거나 한정되지 않고 채널층(821)을 감싸며 메모리 셀 별로 분리된 구조를 가질 수도 있다.
채널층(821)은 복수의 워드 라인들(810), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 메모리 동작을 수행하는 구성요소로서, 외곽의 제1 채널층(821-1) 및 제1 채널층(821-1)의 내벽에 형성되는 제2 채널층(821-2)을 포함하는 이중 구조를 가질 수 있다.
특히, 이중 구조의 채널층(821)은, 제1 채널층(821-1) 및 제2 채널층(821-2) 사이의 접합으로 헤테로 접합(Heterojunction)을 형성함으로써, 헤테로 접합으로 양자 우물(Quantum well)을 구현하여 제1 채널층(821-1) 및 제2 채널층(821-2) 사이의 접합에서의 전하 이동도(Electron mobility)를 향상시킬 수 있다.
이처럼 제1 채널층(821-1) 및 제2 채널층(821-2) 사이의 접합이 헤테로 접합을 형성하기 위해서는, 제1 채널층(821-1) 및 제2 채널층(821-2)이 금속 산화물(Metal oxide)로 구성될 수 있다. 예를 들어, 제1 채널층(821-1) 및 제2 채널층(821-2)은 In, Zn 또는 Ga 중 적어도 하나를 포함하는 금속 산화물 또는 4족 반도체 물질을 포함하는 금속 산화물로 구성될 수 있다. 그러나 제1 채널층(821-1) 및 제2 채널층(821-2)은 설명된 금속 산화물로 구성되는 것으로 제한되거나 한정되지 않고, 제1 채널층(821-1) 및 제2 채널층(821-2) 사이의 접합으로 헤테로 접합을 형성할 수 있는 다양한 물질로 구성될 수 있다.
이 때, 제1 채널층(821-1) 및 제2 채널층(821-2)은 금속 산화물 중 서로 다른 물질로 각기 구성될 수 있다. 예를 들어, 제1 채널층(821-1)은 IGZO 물질로 구성될 수 있으며, 제2 채널층(821-2)은 ZnO 물질로 구성될 수 있다.
그러나 제1 채널층(821-1) 및 제2 채널층(821-2)은 금속 산화물 중 서로 다른 물질로 각기 구성되는 것으로 제한되거나 한정되지 않고, 금속 산화물 중 동일한 물질로 구성될 수 있다. 예를 들어, 제1 채널층(821-1) 및 제2 채널층(821-2) 각각은 IGZO 물질로 구성될 수 있다. 다만, 이러한 경우 제1 채널층(821-1) 및 제2 채널층(821-2)을 동일한 물질로 구성하는 공정은, 제1 채널층(821-1) 및 제2 채널층(821-2) 사이의 접합으로 헤테로 접합이 형성될 수 있도록 조절될 수 있다.
이상 설명된 이중 구조의 채널층(821)의 내부에는 매립막(823)이 형성될 수 있다. 일례로, 이중 구조의 채널층(821) 중 제2 채널층(821-2)의 내부 공간에는 산화물(Oxide)의 매립막(823)이 형성될 수 있다. 그러나 매립막(823)은 실시 예에 따라 생략 가능하며, 이러한 경우, 제2 채널층(821-2)은 내부가 빈 마카로니 형태가 아닌 내부가 모두 채워진 원 기둥 형태로 형성될 수 있다.
적어도 하나의 스트링(820)의 상단에는, 드레인 정션으로 N+ 도핑(824)이 형성될 수 있다. 이에, N+ 도핑(824)의 상부에는 드레인 라인과 같은 배선(825)이 배치될 수 있다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 10a 내지 10e는 도 9에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 3을 참조하여 설명된 구조를 갖게 될 수 있다.
도 9를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S910)에서, 도 10a와 같이 반도체 구조체(1000)를 준비할 수 있다.
여기서, 반도체 구조체(1000)는 기판(1005) 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들(1010) 및 복수의 워드 라인들(1010)을 관통하여 기판(1005) 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링(1020)을 포함할 수 있다. 적어도 하나의 스트링(1020)은 수직 방향으로 연장 형성되는 채널층(1021) 및 채널층(1021)을 감싸도록 수직 방향으로 연장 형성되는 전하 저장층(1022)을 포함할 수 있다.
특히, 채널층(1021)은 외곽의 제1 채널층(1021-1) 및 제1 채널층(1021-1)의 내벽에 형성되는 제2 채널층(1021-2)을 포함하는 이중 구조로 구현되어 제1 채널층(1021-1) 및 제2 채널층(1021-2) 사이의 접합으로 헤테로 접합(Heterojunction)을 형성할 수 있다. 이에, 헤테로 접합으로 양자 우물(Quantum well)이 구현되어 제1 채널층(1021-1) 및 제2 채널층(1021-2) 사이의 접합에서의 전하 이동도(Electron mobility)가 향상될 수 있다.
즉, 단계(S910)에서 제조 시스템은, 반도체 구조체(1000)를 준비하는 가운데, 제1 채널층(1021-1) 및 제2 채널층(1021-2) 사이의 접합으로 헤테로 접합을 형성할 수 있으며, 헤테로 접합으로 양자 우물을 구현하여 제1 채널층(1021-1) 및 제2 채널층(1021-2) 사이의 접합에서의 전하 이동도를 향상시킬 수 있다.
이처럼 제1 채널층(1021-1) 및 제2 채널층(1021-2) 사이의 접합으로 헤테로 접합을 형성하기 위하여, 제조 시스템은 제1 채널층(1021-1) 및 제2 채널층(1021-2)을 금속 산화물(Metal oxide)로 구성할 수 있다. 일례로, 제조 시스템은 제1 채널층(1021-1) 및 제2 채널층(1021-2)을 In, Zn 또는 Ga 중 적어도 하나를 포함하는 금속 산화물 또는 4족 반도체 물질을 포함하는 금속 산화물로 구성할 수 있다.
이 때, 제조 시스템은 제1 채널층(1021-1) 및 제2 채널층(1021-2)을 금속 산화물 중 서로 다른 물질로 각기 구성할 수 있다. 예컨대, 제조 시스템은 제1 채널층(1021-1)을 IGZO 물질로 구성할 수 있으며, 제2 채널층(1021-2)을 ZnO 물질로 구성할 수 있다.
또한, 반도체 구조체(1000)에서 채널층(1021)의 내부에는 매립막(1023)이 형성되어 있을 수 있다. 일례로, 제2 채널층(1021-2)의 내부 공간에는 산화물(Oxide)의 매립막(1023)이 형성되어 있을 수 있다.
이어서 제조 시스템은 단계(S920)에서, 도 10b와 같이 적어도 하나의 스트링(1020)의 상단 일부분을 식각한 뒤, 식각된 공간(1030)에 도 10c와 같이 제1 채널층(1021-1)과 동일한 물질(1031)(또는 제1 채널층(1021-1)과 무관한 캡핑 물질)을 충진하고, 도 10d와 같이 적어도 하나의 스트링(1020)의 상단 일부분에 N+ 도핑을 수행함으로써, 적어도 하나의 스트링(1020)의 상단에 N+ 도핑(1040)을 형성할 수 있다.
그 후 제조 시스템은 단계(S930)에서 N+ 도핑(1040)과 접촉되는 적어도 하나의 배선(1050)을 생성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다
.

Claims (14)

  1. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 셀 스트링-상기 적어도 하나의 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-
    을 포함하고,
    상기 채널층은,
    상기 전하 저장층과 맞닿도록 형성된 채, 상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층 및 상기 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 갖는 것을 특징으로 하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 제1 채널층은,
    상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도를 향상시키기 위하여, 상기 제2 채널층보다 전자 이동도가 높거나 임계값보다 전자 이동도가 높은 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 제1 채널층은,
    다결정 3-5족 화합물(Poly 3-5) 또는 다결정 실리콘 게르마늄(Poly Si-Ge 중 어느 하나의 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 제2 채널층은,
    상기 제1 채널층에 대한 보호층(Protection layer) 또는 전자 이동 어시스트층(Assist layer)으로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제4항에 있어서,
    상기 제2 채널층은,
    상기 제1 채널층보다 내구성 및 열적 성능이 뛰어난 물질로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 제5항에 있어서,
    상기 제2 채널층은,
    다결정 실리콘(Poly Si)으로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  7. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 홀을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체의 상기 적어도 하나의 홀 내에 내부 홀을 포함하는 전하 저장층을 형성하는 단계; 및
    상기 내부 홀 내에 상기 수직 방향으로 이중 구조의 채널층을 연장 형성하는 단계
    를 포함하고,
    상기 채널층을 연장 형성하는 단계는,
    상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층을 상기 전하 저장층과 맞닿도록 형성하는 단계; 및
    상기 제1 채널층의 내벽에 상기 제2 채널층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  8. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 희생층들; 및 상기 복수의 희생층들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 홀을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체의 상기 적어도 하나의 홀 내에 내부 홀을 포함하는 전하 저장층을 형성하는 단계;
    상기 내부 홀 내에 상기 수직 방향으로 이중 구조의 채널층을 연장 형성하는 단계;
    상기 복수의 희생층들을 제거하는 단계; 및
    상기 복수의 희생층들이 제거된 공간들에 복수의 워드 라인들을 형성하는 단계
    를 포함하고,
    상기 채널층을 연장 형성하는 단계는,
    상기 전하 저장층과의 접촉 계면인 반전 영역에서 전자 이동도(Electron mobility)를 향상시키는 제1 채널층을 상기 전하 저장층과 맞닿도록 형성하는 단계; 및
    상기 제1 채널층의 내벽에 상기 제2 채널층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  9. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및
    상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-
    을 포함하고,
    상기 채널층은,
    외곽의 제1 채널층 및 상기 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조를 가진 채, 상기 제1 채널층 및 상기 제2 채널층 사이의 접합으로 헤테로 접합(Heterojunction)을 형성하는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제9항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층은,
    상기 제1 채널층 및 상기 제2 채널층 사이의 접합으로 상기 헤테로 접합을 형성하기 위하여, 금속 산화물(Metal oxide)로 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 제10항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층은,
    In, Zn 또는 Ga 중 적어도 하나를 포함하는 금속 산화물 또는 4족 반도체 물질을 포함하는 금속 산화물로 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제10항에 있어서,
    상기 제1 채널층 및 상기 제2 채널층은,
    상기 금속 산화물 중 서로 다른 물질로 각기 구성되는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제9항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 헤테로 접합으로 양자 우물(Quantum well)을 구현하여 상기 제1 채널층 및 상기 제2 채널층 사이의 접합에서의 전하 이동도(Electron mobility)를 향상시키는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 기판 상 수평 방향으로 연장 형성되며 순차적으로 적층되는 복수의 워드 라인들; 및 상기 복수의 워드 라인들을 관통하여 상기 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 스트링-상기 적어도 하나의 스트링은 상기 수직 방향으로 연장 형성되는 채널층 및 상기 채널층을 감싸도록 형성되는 전하 저장층을 포함함-을 포함하는 반도체 구조체를 준비하는 단계;
    상기 적어도 하나의 스트링의 상단에 N+ 도핑을 형성하는 단계; 및
    상기 N+ 도핑과 접촉되는 적어도 하나의 배선을 생성하는 단계
    를 포함하고,
    상기 반도체 구조체를 준비하는 단계는,
    상기 채널층을 외곽의 제1 채널층 및 상기 제1 채널층의 내벽에 형성되는 제2 채널층을 포함하는 이중 구조로 구현하여, 상기 제1 채널층 및 상기 제2 채널층 사이의 접합으로 헤테로 접합(Heterojunction)을 형성하는 단계
    를 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
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