WO2022177109A1 - 플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법 - Google Patents

플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법 Download PDF

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송윤흡
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한양대학교 산학협력단
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Definitions

  • the following embodiments relate to a three-dimensional flash memory, and more particularly, a technology for a three-dimensional flash memory including a floating device and a method of manufacturing the same.
  • the three-dimensional flash memory array includes a common source line CSL, a bit line BL, and a common source line CSL and a bit line BL.
  • ) may include a plurality of cell strings (CSTR) disposed between.
  • the bit lines are two-dimensionally arranged, and a plurality of cell strings CSTR are connected in parallel to each of the bit lines.
  • the cell strings CSTR may be commonly connected to the common source line CSL. That is, a plurality of cell strings CSTR may be disposed between the plurality of bit lines and one common source line CSL. In this case, there may be a plurality of common source lines CSL, and the plurality of common source lines CSL may be two-dimensionally arranged.
  • the same voltage may be applied to the plurality of common source lines CSL, or each of the plurality of common source lines CSL may be electrically controlled.
  • Each of the cell strings CSTR includes a ground select transistor GST connected to the common source line CSL, a string select transistor SST connected to the bit line BL, and ground and string select transistors GST and SST. ) may be formed of a plurality of memory cell transistors MCT disposed between. In addition, the ground select transistor GST, the string select transistor SST, and the memory cell transistors MCT may be connected in series.
  • the common source line CSL may be commonly connected to sources of the ground select transistors GST.
  • the ground select line GSL, the plurality of word lines WL0 - WL3 and the plurality of string select lines SSL disposed between the common source line CSL and the bit line BL are ground selectable. It may be used as electrode layers of the transistor GST, the memory cell transistors MCT, and the string select transistors SST, respectively.
  • each of the memory cell transistors MCT includes a memory element.
  • the conventional 3D flash memory increases the degree of integration by vertically stacking cells in order to satisfy the excellent performance and low price demanded by consumers.
  • interlayer insulating layers 211 and horizontal structures 250 are alternately formed on a substrate 200 .
  • Repeatedly formed electrode structures 215 are disposed and manufactured.
  • the interlayer insulating layers 211 and the horizontal structures 250 may extend in the first direction.
  • the interlayer insulating layers 211 may be, for example, a silicon oxide layer, and the lowermost interlayer insulating layer 211a of the interlayer insulating layers 211 may have a thickness smaller than that of the other interlayer insulating layers 211 .
  • Each of the horizontal structures 250 may include first and second blocking insulating layers 242 and 243 and an electrode layer 245 .
  • a plurality of electrode structures 215 may be provided, and the plurality of electrode structures 215 may be disposed to face each other in a second direction crossing the first direction.
  • the first and second directions may correspond to the x-axis and the y-axis of FIG. 2 , respectively.
  • Trenches 240 separating the plurality of electrode structures 215 may extend in the first direction.
  • Highly doped impurity regions may be formed in the substrate 200 exposed by the trenches 240 , so that a common source line CSL may be disposed.
  • isolation insulating layers filling the trenches 240 may be further disposed.
  • Vertical structures 230 penetrating the electrode structure 215 may be disposed.
  • the vertical structures 230 may be arranged in a matrix form by being aligned along the first and second directions in a plan view.
  • the vertical structures 230 may be arranged in the second direction, and may be arranged in a zigzag shape in the first direction.
  • Each of the vertical structures 230 may include a passivation layer 224 , a charge storage layer 225 , a tunnel insulating layer 226 , and a channel layer 227 .
  • the channel layer 227 may be disposed in a hollow tube shape therein, and in this case, a buried film 228 filling the inside of the channel layer 227 may be further disposed.
  • a drain region D may be disposed on the channel layer 227 , and a conductive pattern 229 may be formed on the drain region D to be connected to the bit line BL.
  • the bit line BL may extend in a direction crossing the horizontal electrodes 250 , for example, in a second direction.
  • the vertical structures 230 aligned in the second direction may be connected to one bit line BL.
  • the first and second blocking insulating layers 242 and 243 included in the horizontal structures 250 and the charge storage layer 225 and the tunnel insulating layer 226 included in the vertical structures 230 are the three-dimensional flash memory. It can be defined as an oxide-nitride-oxide (ONO) layer that is an information storage element. That is, some of the information storage elements may be included in the vertical structures 230 , and others may be included in the horizontal structures 250 . For example, among the information storage elements, the charge storage layer 225 and the tunnel insulating layer 226 are included in the vertical structures 230 , and the first and second blocking insulating layers 242 and 243 are the horizontal structures 250 . can be included in However, the present invention is not limited thereto, and the charge storage layer 225 and the tunnel insulating layer 226 defined as the ONO layer may be implemented to be included only in the vertical structures 230 .
  • ONO oxide-nitride-oxide
  • Epitaxial patterns 222 may be disposed between the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 connect the substrate 200 and the vertical structures 230 .
  • the epitaxial patterns 222 may contact the horizontal structures 250 of at least one layer. That is, the epitaxial patterns 222 may be disposed to be in contact with the lowermost horizontal structure 250a.
  • the epitaxial patterns 222 may be disposed to contact the horizontal structures 250 of a plurality of layers, for example, two layers. Meanwhile, when the epitaxial patterns 222 are disposed to be in contact with the lowermost horizontal structure 250a , the lowermost horizontal structure 250a may be disposed to be thicker than the remaining horizontal structures 250 .
  • the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 may correspond to the ground selection line GSL of the 3D flash memory array described with reference to FIG. 1 , and the vertical structures 230 .
  • the remaining horizontal structures 250 in contact with ? may correspond to a plurality of word lines WL0-WL3.
  • Each of the epitaxial patterns 222 has a recessed sidewall 222a. Accordingly, the lowermost horizontal structure 250a in contact with the epitaxial patterns 222 is disposed along the profile of the recessed sidewall 222a. That is, the lowermost horizontal structure 250a may be disposed in a convex shape inward along the recessed sidewalls 222a of the epitaxial patterns 222 .
  • the conventional structure including floating devices has a disadvantage in that vertical scaling is very difficult because blocking oxide and polycrystalline silicon must be disposed in a "U"-shaped structure surrounding the floating device.
  • One embodiment proposes a three-dimensional flash memory including a floating device and having a simplified structure to facilitate vertical scaling, and a method of manufacturing the same.
  • a method of manufacturing a 3D flash memory including a floating device includes: a plurality of word lines and a plurality of interlayer insulating layers alternately stacked in a vertical direction while extending in a horizontal direction; at least one memory cell string extending through the word lines and the plurality of interlayer insulating layers in the vertical direction, the at least one memory cell string comprising: a channel layer extending in the vertical direction; Preparing a semiconductor structure comprising: configuring a plurality of memory cells corresponding to the plurality of word lines while including a charge storage layer formed to surround the charge storage layer and a floating device layer formed to extend to surround the charge storage layer ; removing the plurality of interlayer insulating layers from the semiconductor structure; and removing regions of the floating device layer corresponding to the plurality of interlayer insulating layers to form a plurality of floating devices isolated from each other.
  • the step of removing regions corresponding to the plurality of interlayer insulating layers among the floating device layer may include passing through a plurality of air gaps that are spaces from which the plurality of interlayer insulating layers are removed. It may be characterized in that the step of removing regions corresponding to the plurality of interlayer insulating layers among the layers.
  • the removing of the regions corresponding to the plurality of interlayer insulating layers in the floating device layer may include removing regions corresponding to the plurality of interlayer insulating layers in the floating device layer by using a thermal oxidation process. It may be characterized in that it is a step of removing.
  • removing the plurality of interlayer insulating layers and removing regions corresponding to the plurality of interlayer insulating layers among the floating device layers may be performed through a single process.
  • the floating device layer in order to isolate the plurality of memory cells from each other, the floating device layer is floated in spaces from which regions corresponding to the plurality of interlayer insulating layers are removed.
  • the method may further include forming a gate oxide layer.
  • One embodiment may propose a three-dimensional flash memory including a floating device and a simplified structure to facilitate vertical scaling, and a method of manufacturing the same.
  • FIG. 1 is a simplified circuit diagram illustrating an array of a conventional three-dimensional flash memory.
  • FIG. 2 is a perspective view showing the structure of a conventional three-dimensional flash memory.
  • FIG. 3 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 4 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 5A to 5D are side cross-sectional views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 4 .
  • the 3D flash memory may be illustrated and described while components such as a source line positioned below the plurality of memory cell strings are omitted.
  • the 3D flash memory to be described later is not limited thereto, and may further include additional components based on the structure of the existing 3D flash memory illustrated with reference to FIG. 2 .
  • FIG. 3 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 300 includes a plurality of word lines 310 , a plurality of air gaps 320 , and at least one memory cell string 330 .
  • the plurality of word lines 310 are sequentially stacked in a vertical direction while extending in the horizontal direction on the substrate 305, respectively, W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), Memory operation ( a read operation, a program operation, an erase operation, etc.).
  • a String Selection Line may be disposed at the upper end of the plurality of word lines 310
  • GSL Ground Selection Line
  • the plurality of air gaps 320 may extend in a horizontal direction between the plurality of word lines 310 and may be maintained in a vacuum state, or may maintain a state in which a normal atmosphere or a preset gas is injected. As such, the state maintained by the plurality of air gaps 320 may be variously implemented on the premise that insulation between the plurality of word lines 310 is possible.
  • the plurality of word lines 310 and the plurality of air gaps 320 may be alternately stacked in a vertical direction.
  • At least one memory cell string 330 extends in a vertical direction on the substrate 305 through a plurality of word lines 310 and a plurality of air gaps 320 , each of which includes a channel layer 331 ;
  • a plurality of memory cells corresponding to the plurality of word lines 310 (a plurality of memory cells corresponding to the plurality of floating devices 333 ) can be configured.
  • the channel layer 331 extends in a vertical direction and is formed of single crystal silicon or poly-silicon, and is applied through a plurality of word lines 310, SSL, GSL, and bit lines. Charges or holes may be transferred to the charge storage layer 332 by the voltage.
  • the channel layer 331 may include an oxide buried layer 334 therein as the inside of the channel layer 331 is formed in the form of an empty macaroni.
  • the charge storage layer 332 is formed to extend to surround the channel layer 331 , and traps charges or holes caused by voltages applied through the plurality of word lines 310 , or states of charges (eg, electric charges). As a component that maintains the polarization state of It can act as a repository. For example, an oxide-nitride-oxide (ONO) layer or a ferroelectric layer may be used as the charge storage layer 332 .
  • the charge storage layer 332 is not limited or limited to being extended to surround the channel layer 331 , and may have a structure that surrounds the channel layer 331 and is separated for each memory cell.
  • the plurality of floating devices 333 may surround the charge storage layer 332 and may be disposed to be spaced apart from each other, and may be formed of polycrystalline silicon. That is, each of the plurality of floating devices 333 may be formed in a tube shape, and may include a charge storage layer 332 and a channel layer 331 therein.
  • the floating devices 333 having such a structure may be formed by removing some regions from the integrated floating device layer extending in the vertical direction, such as the channel layer 331 and the charge storage layer 332 .
  • the plurality of floating devices 333 are formed through a simplified removal process, the three-dimensional flash memory 300 may have a simplified structure despite including the floating device, thereby facilitating vertical scaling. have.
  • removing some regions from the integrated floating device layer to form the plurality of floating devices 333 may be performed through the plurality of air gaps 320 , and a thermal oxidation process may be used as the removal method.
  • the at least one memory cell string 330 may further include a floating gate oxide layer 335 for isolating the plurality of memory cells from each other.
  • FIG. 4 is a flowchart illustrating a manufacturing method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 5A to 5D are side cross-sectional views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 4 .
  • the manufacturing method described below is performed by an automated and mechanized manufacturing system, and the 3D flash memory manufactured through the manufacturing method may have the structure described with reference to FIG. 3 .
  • the semiconductor structure 500 may be prepared as shown in FIG. 5A .
  • the semiconductor structure 500 includes a plurality of word lines 510 and a plurality of interlayer insulating layers 520 that are alternately stacked in a vertical direction while extending in a horizontal direction on a substrate 505 , and a plurality of words
  • At least one memory cell string 530 extending through the lines 510 and the plurality of interlayer insulating layers 520 in a vertical direction may be included.
  • the at least one memory cell string 530 extends to surround the channel layer 531 extending in the vertical direction, the charge storage layer 532 extending to surround the channel layer 531 , and the charge storage layer 532 . and a floating device layer 533 formed thereon.
  • the at least one memory cell string 530 may further include a buried layer 534 inside the channel layer 531 , and a floating gate oxide layer 535 extending to surround the floating device layer 533 is provided. more may be included.
  • the manufacturing system may remove the plurality of interlayer insulating layers 520 from the semiconductor structure 500 as shown in FIG. 5B . Accordingly, a plurality of air gaps 521 may be formed in a space from which the plurality of interlayer insulating layers 520 are removed.
  • the manufacturing system performs a plurality of interlayer insulating layers 520 among the floating device layer 533 to form a plurality of floating devices 540 isolated from each other as shown in FIG. 5C . Areas corresponding to (areas corresponding to the plurality of air gaps 521 ) may be removed. In more detail, the manufacturing system removes regions corresponding to the plurality of air gaps 521 of the floating device layer 533 through the plurality of air gaps 521 which are spaces from which the plurality of interlayer insulating layers 520 have been removed. By doing so, a plurality of floating devices 540 may be formed.
  • the manufacturing system may use a thermal oxidation process in a manner of removing regions corresponding to the plurality of air gaps 521 of the floating device layer 533 .
  • the steps S420 to S430 are separate steps, but it is not limited thereto and may be performed as a single step performed through a single removal process.
  • the manufacturing system removes the plurality of interlayer insulating layers 520 from the semiconductor structure 500 through a single removal process, and at the same time removes the plurality of interlayer insulating layers 520 from among the floating device layers 533 . Even regions (regions corresponding to the plurality of air gaps 521) may be removed together.
  • some regions of the floating gate oxide layer 535 included in the at least one memory cell string 530 are removed together with some regions of the floating device layer 533 in operation S430 . can be removed. Accordingly, in order for a plurality of memory cells formed by regions corresponding to the plurality of word lines 510 in the at least one memory cell string 530 to be isolated from each other, some regions removed from the floating gate oxide layer 535 are must be restored again.
  • regions corresponding to the plurality of word lines 510 in at least one memory cell string 530 form a plurality of memory cells.
  • an additional floating gate is added to spaces in which regions corresponding to the plurality of interlayer insulating layers 520 (regions corresponding to the plurality of air gaps 521 ) of the floating device layer 533 are removed.
  • An oxide layer 550 may be formed.

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Abstract

플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따른 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층, 상기 채널층을 감싸도록 형성되는 전하 저장층 및 상기 전하 저장층을 감싸도록 연장 형성되는 플로팅 디바이스층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 복수의 층간 절연층들을 제거하는 단계; 및 서로 격리된 복수의 플로팅 디바이스들을 형성하기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계를 포함할 수 있다.

Description

플로팅 디바이스를 포함하는 3차원 플래시 메모리 및 그 제조 방법
아래의 실시예들은 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 플로팅 디바이스(Floating device)를 포함하는 3차원 플래시 메모리 및 그 제조 방법에 대한 기술이다.
플래시 메모리 소자는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 그 메모리는, 예를 들어, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다. 이러한, 플래시 메모리 소자는 F-N 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
구체적으로, 기존의 3차원 플래시 메모리의 어레이를 나타낸 도 1을 참조하면, 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 비트 라인(BL) 및 공통 소스 라인(CSL)과 비트라인(BL) 사이에 배치되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들은 2차원적으로 배열되고, 그 각각에는 복수 개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 이 때, 공통 소스 라인들(CSL)은 복수 개일 수 있으며, 복수 개의 공통 소스 라인들(CSL)이 2차원적으로 배열될 수 있다. 여기서, 복수 개의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 복수 개의 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소스 라인(CSL)과 비트 라인(BL) 사이에 배치되는, 접지 선택 라인(GSL), 복수 개의 워드 라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 전극층들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 메모리 요소(memory element)를 포함한다.
한편, 기존의 3차원 플래시 메모리는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 수직적으로 셀을 적층함으로써, 집적도를 증가시키고 있다.
예를 들어, 기존의 3차원 플래시 메모리의 구조를 나타낸 도 2를 참조하면, 기존의 3차원 플래시 메모리는 기판(200) 상에 층간 절연층들(211) 및 수평 구조체들(250)이 교대로 반복적으로 형성된 전극 구조체(215)가 배치되어 제조된다. 층간 절연층들(211) 및 수평 구조체들(250)은 제1 방향으로 연장될 수 있다. 층간 절연층들(211)은 일례로 실리콘 산화막일 수 있으며, 층간 절연층들(211) 중 최하부의 층간 절연층(211a)은 나머지 층간 절연층들(211)보다 얇은 두께를 가질 수 있다. 수평 구조체들(250) 각각은 제1 및 제2 블로킹 절연막들(242, 243) 및 전극층(245)을 포함할 수 있다. 전극 구조체(215)는 복수 개로 제공되며, 복수 개의 전극 구조체들(215)은 제1 방향에 교차하는 제2 방향으로 서로 마주보며 배치될 수 있다. 제1 및 제2 방향은 각각 도 2의 x축 및 y축에 해당할 수 있다. 복수 개의 전극 구조체들(215) 사이에는 이들을 이격시키는 트렌치들(240)이 제1 방향으로 연장될 수 있다. 트렌치들(240)에 의해 노출된 기판(200) 내에는 고농도로 도핑된 불순물 영역들이 형성되어 공통 소스 라인(CSL)이 배치될 수 있다. 도시하지 않았으나, 트렌치들(240)을 채우는 분리 절연막들이 더 배치될 수 있다.
전극 구조체(215)를 관통하는 수직 구조체들(230)이 배치될 수 있다. 일례로, 수직 구조체들(230)은 평면적 관점에서, 제1 및 제2 방향을 따라 정렬되어 매트릭스 형태로 배치될 수 있다. 다른 예로, 수직 구조체들(230)은 제2 방향으로 정렬되되, 제1 방향으로 지그재그 형태로 배치될 수도 있다. 수직 구조체들(230) 각각은 보호막(224), 전하 저장막(225), 터널 절연막(226), 및 채널층(227)을 포함할 수 있다. 일례로, 채널층(227)은 그 내부의 속이 빈 튜브형으로 배치될 수 있으며, 이 경우 채널층(227)의 내부를 채우는 매립막(228)이 더 배치될 수 있다. 채널층(227)의 상부에는 드레인 영역(D)이 배치되고, 드레인 영역(D) 상에 도전 패턴(229)이 형성되어, 비트 라인(BL)과 연결될 수 있다. 비트 라인(BL)은 수평 전극들(250)과 교차하는 방향, 예를 들어 제2 방향으로 연장될 수 있다. 일례로, 제2 방향으로 정렬된 수직 구조체들(230)은 하나의 비트 라인(BL)에 연결될 수 있다.
수평 구조체들(250)에 포함된 제1 및 제2 블로킹 절연막들(242, 243) 및 수직 구조체들(230)에 포함된 전하 저장막(225) 및 터널 절연막(226)은 3차원 플래시 메모리의 정보 저장 요소인 ONO(Oxide-Nitride-Oxide)층으로 정의될 수 있다. 즉, 정보 저장 요소 중 일부는 수직 구조체들(230)에 포함되고, 나머지 일부는 수평 구조체들(250)에 포함될 수 있다. 일례로, 정보 저장 요소 중 전하 저장막(225) 및 터널 절연막(226)은 수직 구조체들(230)에 포함되고, 제1 및 제2 블로킹 절연막들(242, 243)은 수평 구조체들(250)에 포함될 수 있다. 그러나 이에 제한되거나 한정되지 않고 ONO층으로 정의되는 전하 저장막(225) 및 터널 절연막(226)은, 수직 구조체들(230)에만 포함되도록 구현될 수 있다.
기판(200) 및 수직 구조체들(230) 사이에 에피택시얼 패턴들(222)이 배치될 수 있다. 에피택시얼 패턴들(222)은 기판(200)과 수직 구조체들(230)을 연결한다. 에피택시얼 패턴들(222)은 적어도 한 층의 수평 구조체들(250)과 접할 수 있다. 즉, 에피택시얼 패턴들(222)은 최하부의 수평 구조체(250a)와 접하도록 배치될 수 있다. 다른 실시예에 따르면, 에피택시얼 패턴들(222)은 복수 개의 층, 예를 들어 두 개의 층의 수평 구조체들(250)과 접하도록 배치될 수도 있다. 한편, 에피택시얼 패턴들(222)이 최하부의 수평 구조체(250a)와 접하도록 배치되는 경우, 최하부의 수평 구조체(250a)는 나머지 수평 구조체들(250)보다 두껍게 배치될 수 있다. 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 도 1을 참조하여 기재한 3차원 플래시 메모리의 어레이의 접지 선택 라인(GSL)에 해당할 수 있으며, 수직 구조체들(230)에 접하는 나머지 수평 구조체들(250)은 복수 개의 워드 라인들(WL0-WL3)에 해당할 수 있다.
에피택시얼 패턴들(222) 각각은 리세스된 측벽(222a)을 갖는다. 그에 따라, 에피택시얼 패턴들(222)에 접하는 최하부의 수평 구조체(250a)는 리세스된 측벽(222a)의 프로파일을 따라 배치된다. 즉, 최하부의 수평 구조체(250a)는 에피택시얼 패턴들(222)의 리세스된 측벽(222a)을 따라 안쪽으로 볼록한 형태로 배치될 수 있다.
한편, 최근 3차원 플래시 메모리에 대해 다치화 구현 및 신뢰성 향상을 위하여 플로팅 디바이스들을 포함하는 구조가 제안되었다. 그러나 기존의 플로팅 디바이스들을 포함하는 구조는, 플로팅 디바이스를 감싸는 "ㄷ"자 형상의 구조물 내에 블로킹 옥사이드 및 다결정 실리콘이 배치되어야 하므로 수직 스케일링이 매우 힘든 단점을 갖는다.
따라서, 플로팅 디바이스들을 포함하는 구조에서 수직 스케일링을 용이하게 구현하는 기술이 요구된다.
일 실시예들은 플로팅 디바이스를 포함하는 가운데 수직 스케일링이 용이하도록 간단화된 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안한다.
일 실시예에 따르면, 플로팅 디바이스를 포함하는 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층, 상기 채널층을 감싸도록 형성되는 전하 저장층 및 상기 전하 저장층을 감싸도록 연장 형성되는 플로팅 디바이스층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에서 상기 복수의 층간 절연층들을 제거하는 단계; 및 서로 격리된 복수의 플로팅 디바이스들을 형성하기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계를 포함할 수 있다.
일측에 따르면, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는, 상기 복수의 층간 절연층들이 제거된 공간들인 복수의 에어 갭(Air gap)들을 통해 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계인 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는, 열 산화 공정을 이용하여 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계인 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 복수의 층간 절연층들을 제거하는 단계 및 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는, 단일 공정을 통해 수행되는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리의 제조 방법은, 상기 복수의 메모리 셀들을 서로 격리시키기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들이 제거된 공간들에 플로팅 게이트 산화물층을 형성하는 단계를 더 포함하는 것을 특징으로 할 수 있다.
일 실시예들은 플로팅 디바이스를 포함하는 가운데 수직 스케일링이 용이하도록 간단화된 구조를 갖는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
도 1은 기존의 3차원 플래시 메모리의 어레이를 나타낸 간략 회로도이다.
도 2는 기존의 3차원 플래시 메모리의 구조를 나타낸 사시도이다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 5a 내지 5d는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.
이하, 3차원 플래시 메모리를 나타낸 측면 단면도에서는 설명의 편의를 위해 복수의 메모리 셀 스트링들의 하부에 위치하는 소스 라인 등의 구성요소가 생략된 채 3차원 플래시 메모리가 도시 및 설명될 수 있다. 그러나 후술되는 3차원 플래시 메모리는 이에 제한되거나 한정되지 않고 도 2를 참조하여 도시된 기존의 3차원 플래시 메모리의 구조에 기초하여 추가적인 구성요소를 더 포함할 수 있다.
도 3은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 3을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(300)는 복수의 워드 라인들(310), 복수의 에어 갭들(320) 및 적어도 하나의 메모리 셀 스트링(330)을 포함한다.
복수의 워드 라인들(310)은 기판(305) 상 수평 방향으로 연장 형성된 채 수직 방향으로 순차적으로 적층되며, 각각이 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리), Mo(몰리브덴), Ru(루테늄) 또는 Au(금)과 같은 도전성 물질(설명된 금속 물질 이외에도 ALD 형성 가능한 모든 금속 물질이 포함됨)로 형성되어 각각에 대응하는 메모리 셀들로 전압을 인가하여 메모리 동작(판독 동작, 프로그램 동작 및 소거 동작 등)을 수행할 수 있다.
이러한 복수의 워드 라인들(310)의 상단에는 SSL(String Selection Line)이 배치될 수 있으며, 하단에는 GSL(Ground Selection Line)이 배치될 수 있다.
복수의 에어 갭들(320)은 복수의 워드 라인들(310)의 사이에 수평 방향으로 연장되며 진공 상태로 유지되거나, 통상의 대기 또는 기 설정된 가스가 주입된 상태를 유지할 수 있다. 이처럼 복수의 에어 갭들(320)이 유지하는 상태는, 복수의 워드 라인들(310) 사이의 절연이 가능하도록 하는 것을 전제로 다양하게 구현될 수 있다.
이에, 복수의 워드 라인들(310) 및 복수의 에어 갭들(320)은 수직 방향으로 교번하며 적층되어 있을 수 있다.
적어도 하나의 메모리 셀 스트링(330)은 복수의 워드 라인들(310) 및 복수의 에어 갭들(320)을 관통하여 기판(305) 상 수직 방향으로 연장 형성되는 가운데, 각각이 채널층(331), 전하 저장층(332) 및 복수의 플로팅 디바이스들(333)을 포함함으로써, 복수의 워드 라인들(310)에 대응하는 복수의 메모리 셀들(복수의 플로팅 디바이스들(333)에 대응하는 복수의 메모리 셀들)을 구성할 수 있다.
채널층(331)은 수직 방향으로 연장되며 단결정질의 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성된 채, 복수의 워드 라인들(310), SSL, GSL, 비트 라인을 통해 인가되는 전압에 의해 전하 또는 홀을 전하 저장층(332)으로 전달할 수 있다. 이러한 채널층(331)은 내부가 빈 마카로니 형태로 구성됨에 따라 그 내부에 산화물(Oxide)의 매립막(334)을 포함할 수 있다.
전하 저장층(332)은 채널층(331)을 감싸도록 연장 형성된 채, 복수의 워드 라인들(310)을 통해 인가되는 전압에 의한 전하 또는 홀을 트랩하거나, 전하들의 상태(예를 들어, 전하들의 분극 상태)를 유지하는 구성요소로서, 복수의 워드 라인들(310)에 대응하는 영역들로 구분되며 채널층(331)과 함께 복수의 메모리 셀들을 구성하여 3차원 플래시 메모리(300)에서 데이터 저장소의 역할을 할 수 있다. 일례로, 전하 저장층(332)으로는 ONO(Oxide-Nitride-Oxide)층 또는 강유전체층이 사용될 수 있다. 전하 저장층(332)은 채널층(331)을 감싸도록 연장 형성되는 것에 제한되거나 한정되지 않고 채널층(331)을 감싸며 메모리 셀 별로 분리된 구조를 가질 수도 있다.
복수의 플로팅 디바이스들(333)은 전하 저장층(332)을 감싸며 서로 이격된 채 배치될 수 있으며, 다결정 실리콘으로 형성될 수 있다. 즉, 복수의 플로팅 디바이스들(333)은 각각이 튜브 형태로 형성되어, 그 내부에 전하 저장층(332)과 채널층(331)을 포함할 수 있다.
특히, 이와 같은 구조의 플로팅 디바이스들(333)은 채널층(331) 및 전하 저장층(332)과 같이 수직 방향으로 연장 형성된 일체형 플로팅 디바이스층에서 일부 영역들이 제거되어 형성될 수 있다. 이처럼 복수의 플로팅 디바이스들(333)이 단순화된 제거 공정을 통해 형성됨으로써, 3차원 플래시 메모리(300)는 플로팅 디바이스를 포함함에도 불구하고, 간단화된 구조를 가질 수 있어 수직 스케일링을 용이하게 할 수 있다.
이 때, 복수의 플로팅 디바이스들(333)이 형성되기 위해 일체형 플로팅 디바이스층에서 일부 영역들이 제거되는 것은 복수의 에어 갭들(320)을 통해 수행될 수 있으며, 제거 방식으로는 열 산화 공정이 이용될 수 있다.
또한, 적어도 하나의 메모리 셀 스트링(330)에는 복수의 메모리 셀들을 서로 격리시키기 위한 플로팅 게이트 산화물층(335)이 더 포함될 수 있다.
이하에서는 단순화된 제거 공정에 기반하여, 간단화된 구조를 갖는 플로팅 디바이스를 포함하는 3차원 플래시 메모리를 제조하는 방법에 대해 설명하기로 한다.
도 4는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 5a 내지 5d는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 후술되는 제조 방법은 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 하며, 제조 방법을 통해 제조 완료되는 3차원 플래시 메모리는 도 3을 참조하여 설명된 구조를 갖게 될 수 있다.
도 4를 참조하면, 일 실시예에 따른 제조 시스템은 단계(S410)에서, 도 5a에 도시된 바와 같이 반도체 구조체(500)를 준비할 수 있다.
여기서, 반도체 구조체(500)는, 기판(505) 상 수평 방향으로 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들(510) 및 복수의 층간 절연층들(520)과, 복수의 워드 라인들(510) 및 복수의 층간 절연층들(520)을 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링(530)을 포함할 수 있다. 적어도 하나의 메모리 셀 스트링(530)은 수직 방향으로 연장 형성되는 채널층(531), 채널층(531)을 감싸도록 연장 형성되는 전하 저장층(532) 및 전하 저장층(532)을 감싸도록 연장 형성되는 플로팅 디바이스층(533)을 포함할 수 있다. 또한, 적어도 하나의 메모리 셀 스트링(530)에는 채널층(531) 내부의 매립막(534)이 더 포함될 수 있으며, 플로팅 디바이스층(533)을 감싸도록 연장 형성되는 플로팅 게이트 산화물층(535)이 더 포함될 수 있다.
이어서 단계(S420)에서 제조 시스템은, 도 5b에 도시된 바와 같이 반도체 구조체(500)에서 복수의 층간 절연층들(520)을 제거할 수 있다. 이에, 복수의 층간 절연층들(520)이 제거된 공간에 복수의 에어 갭들(521)이 형성될 수 있다.
그 다음 단계(S430)에서 제조 시스템은, 도 5c에 도시된 바와 같이 서로 격리된 복수의 플로팅 디바이스들(540)을 형성하기 위하여, 플로팅 디바이스층(533) 중 복수의 층간 절연층들(520)에 대응하는 영역들(복수의 에어 갭들(521)에 대응하는 영역들)을 제거할 수 있다. 보다 상세하게, 제조 시스템은 복수의 층간 절연층들(520)이 제거된 공간들인 복수의 에어 갭들(521)을 통해 플로팅 디바이스층(533) 중 복수의 에어 갭들(521)에 대응하는 영역들을 제거함으로써, 복수의 플로팅 디바이스들(540)을 형성할 수 있다.
이 때, 제조 시스템은 플로팅 디바이스층(533) 중 복수의 에어 갭들(521)에 대응하는 영역들을 제거하는 방식으로 열 산화 공정을 이용할 수 있다.
이상, 단계들(S420 내지 S430)이 구분되는 단계들인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 단일 제거 공정을 통해 수행되는 하나의 단계로 수행될 수도 있다. 일례로, 제조 시스템은 단일 제거 공정을 통해 반도체 구조체(500)에서 복수의 층간 절연층들(520)을 제거하는 동시에, 플로팅 디바이스층(533) 중 복수의 층간 절연층들(520)에 대응하는 영역들(복수의 에어 갭들(521)에 대응하는 영역들)까지 함께 제거할 수 있다.
반도체 구조체(500)에서 적어도 하나의 메모리 셀 스트링(530)에 포함되어 있던 플로팅 게이트 산화물층(535) 중 일부 영역들은, 단계(S430)에서 플로팅 디바이스층(533) 중 일부 영역들이 제거됨에 따라 함께 제거될 수 있다. 따라서, 적어도 하나의 메모리 셀 스트링(530)에서 복수의 워드 라인들(510)에 대응하는 영역들이 형성하는 복수의 메모리 셀들이 서로 격리되기 위해서는, 플로팅 게이트 산화물층(535) 중 제거된 일부 영역들이 다시 복구되어야 한다.
이를 위해 별도의 단계로 도시되지는 않았으나, 제조 시스템은 도 5d에 도시된 바와 같이 적어도 하나의 메모리 셀 스트링(530)에서 복수의 워드 라인들(510)에 대응하는 영역들이 형성하는 복수의 메모리 셀들을 서로 격리시키기 위하여, 플로팅 디바이스층(533) 중 복수의 층간 절연층들(520)에 대응하는 영역들(복수의 에어 갭들(521)에 대응하는 영역들)이 제거된 공간들에 추가적인 플로팅 게이트 산화물층(550)을 형성할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (5)

  1. 플로팅 디바이스를 포함하는 3차원 플래시 메모리의 제조 방법에 있어서,
    수평 방향으로 각각 연장 형성된 채 수직 방향으로 교번하며 적층된 복수의 워드 라인들 및 복수의 층간 절연층들과, 상기 복수의 워드 라인들 및 상기 복수의 층간 절연층들을 상기 수직 방향으로 관통하며 연장 형성되는 적어도 하나의 메모리 셀 스트링-상기 적어도 하나의 메모리 셀 스트링은 상기 수직 방향으로 연장 형성되는 채널층, 상기 채널층을 감싸도록 형성되는 전하 저장층 및 상기 전하 저장층을 감싸도록 연장 형성되는 플로팅 디바이스층을 포함한 채 상기 복수의 워드 라인들에 대응하는 복수의 메모리 셀들을 구성함-을 포함하는 반도체 구조체를 준비하는 단계;
    상기 반도체 구조체에서 상기 복수의 층간 절연층들을 제거하는 단계; 및
    서로 격리된 복수의 플로팅 디바이스들을 형성하기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계
    를 포함하는 3차원 플래시 메모리의 제조 방법.
  2. 제1항에 있어서,
    상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는,
    상기 복수의 층간 절연층들이 제거된 공간들인 복수의 에어 갭(Air gap)들을 통해 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  3. 제1항에 있어서,
    상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는,
    열 산화 공정을 이용하여 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계인 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  4. 제1항에 있어서,
    상기 복수의 층간 절연층들을 제거하는 단계 및 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들을 제거하는 단계는,
    단일 공정을 통해 수행되는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.
  5. 제1항에 있어서,
    상기 복수의 메모리 셀들을 서로 격리시키기 위하여, 상기 플로팅 디바이스층 중 상기 복수의 층간 절연층들에 대응하는 영역들이 제거된 공간들에 플로팅 게이트 산화물층을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법
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