KR100313200B1 - 이중구조의전하전송전극들을구비한ccd형고체촬상소자의제조방법 - Google Patents
이중구조의전하전송전극들을구비한ccd형고체촬상소자의제조방법 Download PDFInfo
- Publication number
- KR100313200B1 KR100313200B1 KR1019980029708A KR19980029708A KR100313200B1 KR 100313200 B1 KR100313200 B1 KR 100313200B1 KR 1019980029708 A KR1019980029708 A KR 1019980029708A KR 19980029708 A KR19980029708 A KR 19980029708A KR 100313200 B1 KR100313200 B1 KR 100313200B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- conductive layer
- insulating layer
- patterned
- type solid
- Prior art date
Links
- 239000007787 solid Substances 0.000 title description 2
- 238000006243 chemical reaction Methods 0.000 claims abstract description 37
- 238000003384 imaging method Methods 0.000 claims abstract description 35
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 144
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 75
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 75
- 229910052751 metal Inorganic materials 0.000 claims description 65
- 239000002184 metal Substances 0.000 claims description 65
- 238000000034 method Methods 0.000 claims description 64
- 238000005530 etching Methods 0.000 claims description 52
- 238000004519 manufacturing process Methods 0.000 claims description 34
- 229910052782 aluminium Inorganic materials 0.000 claims description 30
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 30
- 238000002844 melting Methods 0.000 claims description 12
- 230000008018 melting Effects 0.000 claims description 12
- 239000000126 substance Substances 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 7
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 9
- 238000007517 polishing process Methods 0.000 claims 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims 1
- 238000005137 deposition process Methods 0.000 claims 1
- 229910052731 fluorine Inorganic materials 0.000 claims 1
- 239000011737 fluorine Substances 0.000 claims 1
- 239000007788 liquid Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 239000010410 layer Substances 0.000 description 336
- 239000012535 impurity Substances 0.000 description 52
- 238000009792 diffusion process Methods 0.000 description 22
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 22
- 229910052721 tungsten Inorganic materials 0.000 description 22
- 239000010937 tungsten Substances 0.000 description 22
- 229910052581 Si3N4 Inorganic materials 0.000 description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 18
- 238000002955 isolation Methods 0.000 description 17
- 230000003071 parasitic effect Effects 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 10
- 229910052796 boron Inorganic materials 0.000 description 9
- -1 boron ions Chemical class 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 6
- 229910017604 nitric acid Inorganic materials 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 229960002050 hydrofluoric acid Drugs 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000003870 refractory metal Substances 0.000 description 4
- 235000012431 wafers Nutrition 0.000 description 3
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- QZPSXPBJTPJTSZ-UHFFFAOYSA-N aqua regia Chemical compound Cl.O[N+]([O-])=O QZPSXPBJTPJTSZ-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14806—Structural or functional details thereof
- H01L27/14812—Special geometry or disposition of pixel-elements, address lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
- H01L27/14831—Area CCD imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electromagnetism (AREA)
- Ceramic Engineering (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
광전 변환부(101)를 가지는 반도체 기판(1)과 이 반도체 기판 상에 형성된 제1 절연층(7)을 포함하는 CCD형 고체 촬상 소자에 있어서, 복수개의 전하 전송 전극들(E1, E2, E3, E4)은 제1 절연층 상에 형성되며 제1 도전층(8a)과 이 제1 도전층 보다 낮은 저항값을 가진 제2 도전층(8b)에 의해 형성된 이중 구조이다. 제2 절연층(9a, 18)은 전하 전송 전극들 중 2개의 인접한 전극들 사이에 개재된다.
Description
본 발명은 전하 결합 소자(CCD)형 고체 촬상 소자에 관한 것이다.
픽업 튜브를 대신한 CCD형 고체 픽업 소자가 전자 뉴스 집적(ENG, Electronic News Gathering) 카메라 등의 가정용 비디오 카메라에 사용되어 왔다.
반도체 기판 상에 형성된 제1 절연층 및 광전 변환부들을 갖는 반도체 기판을 포함하는 종래의 CCD형 고체 픽업 소자에서, 복수의 전하 전송 전극들은 제1 절연층 상에 형성되며, 다결정 실리콘에 의해 형성된 단일 구조이다. 또한, 전하 전송 전극들 중 인접한 두 전극 사이에 제2 절연층이 끼워진다. 이것은 이하에서 상세히 설명될 것이다.
그러나, 상술한 종래 소자에서는, 다결정 실리콘이 고저항이기 때문에, 전하 전송 전극들의 기생 저항값(parasitic resistance)은 상당히 크다. 그러므로, 전하 전송 전극에 의해 형성된 상술한 큰 기생 저항값 및 기생 캐퍼시턴스에 의해 결정된 시 상수가 증가되어, 전하 전송 전극의 중심에 인가된 전압의 파형이 원형으로 되므로 전하 전송 효율이 감소된다.
전하 전송 전극들의 기생 저항을 감소시키도록, 차광층(optical shield layer)이 전하 전송 전극들에 접속될 수 있다[참조: IEDM92, 105-108면의 케이. 오리하라(K. Orihara) 등의 "고성능 HDTV CCD 화상 센서용 새로운 분로 배선법(New Shunt Wiring Technologies for High Performance HDTV CCD Image Sensors)"].
그러나, 이와 같은 경우에는, 차광 효과가 열화되어 스미어 전하들(smear charges)이 증가되므로, 화상 결함을 일으킨다. 또한, 화소들의 개수가 증가되면, 차광층의 부분들 사이의 갭도 또한 매우 좁아진다. 예를 들어, 이 갭은 약 0.2 ㎛ 이다. 그러나, 차광층은 다결정 실리콘이 아닌 텅스텐이나 알루미늄으로 만들어지기 때문에, 차광층에서는 이와 같이 0.2 ㎛ 갭을 형성하는 것은 불가능하다.
본 발명의 목적은 전하 전송 전극들의 기생 저항을 감소시켜 전하 전송 효율을 향상시킬 수 있는 CCD형 고체 촬상 소자를 제공하는 것이다.
본 발명에 따르면, 반도체 기판 상에 형성된 제1 절연층 및 광전 변환부들을 갖는 CCD형 고체 촬상 소자에서, 복수의 전하 전송 전극들이 상기 제1 절연층 상에 형성되며, 제1 도전층 및 저항값이 제1 도전층 보다 낮은 저항값을 갖는 제2 도전층에 의해 형성된 이중 구조이다. 제2 도전층은 전하 전송 전극들중 두개의 인접한 전극들 사이에 끼워진다.
이와 같이, 전하 전송 전극들이 이중 구조이기 때문에, 그 기생 저항은 감소될 수 있다.
도 1은 종래의 CCD형 고체 촬상 소자를 도시하는 평면도.
도 2는 도 1의 소자의 부분 평면도.
도 3a 및 3b는 도 2의 소자의 단면도.
도 4는 다른 종래의 CCD형 고체 촬상 소자를 도시하는 평면도.
도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 및 11b는 본 발명에 따른 CCD형 고체 촬상 소자의 제1 실시예를 설명하기 위한 단면도들.
도 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 및 18b는 본 발명에 따른 CCD형 고체 촬상 소자의 제2 실시예를 설명하기 위한 단면도들.
도 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 25a, 25b, 26a, 및 26b는 본 발명에 따른 CCD형 고체 촬상 소자의 제3 실시예를 설명하기 위한 단면도들.
도 22c는 도 22a 및 22b의 다결정 실리콘층들의 평면도.
도 23c는 도 23a 및 23b의 다결정 실리콘층들의 평면도.
도 27a, 27b, 28a, 28b, 29a, 29b, 30a, 및 30b는 본 발명에 따른 CCD형 고체 촬상 소자의 제4 실시예를 설명하기 위한 단면도들.
도 31a, 31b, 32a, 32b, 33a, 33b, 34a, 및 34b는 본 발명에 따른 CCD형 고체 촬상 소자의 제5 실시예를 설명하기 위한 단면도들.
도 35a, 35b, 36a, 36b, 37a, 37b, 38a, 38b, 39a, 39b, 40a, 40b, 41a, 및 41b는 본 발명에 따른 CCD형 고체 촬상 소자의 제6 실시예를 설명하기 위한 단면도들.
도 42a, 42b, 43a, 43b, 44a, 44b, 45a, 45b, 46a, 46b, 47a, 47b, 48a, 48b, 49a, 49b, 50a, 및 50b는 본 발명에 따른 CCD형 고체 촬상 소자의 제7 실시예를 설명하기 위한 단면도들.
도 51a, 51b, 52a, 52b, 53a, 53b, 54a, 및 54b는 제7 실시예의 변형을 도시하는 단면도들.
도 55a 및 55b는 제7 실시예의 다른 변형을 도시하는 단면도들.
도 56a, 56b, 57a, 57b, 58a, 58b, 59a, 59b, 60a, 60b, 61a, 61b, 62a, 62b, 63a, 63b, 64a, 및 64b는 본 발명에 따른 CCD형 고체 촬상 소자의 제8 실시예를 설명하기 위한 단면도들.
도 65a, 65b, 66a, 66b, 67a, 67b, 68a, 68b, 69a, 69b, 70a, 70b, 71a, 71b, 72a, 및 72b는 본 발명에 따른 CCD형 고체 촬상 소자의 제9 실시예를 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
1 : N--형 단결정 실리콘 기판
2 : P-형 웰
3 : P-형 분리 영역
4 : N-형 전하 전송 영역
5 : N-형 불순물 확산 영역
6 : P+-형 불순물 확산 영역
7 : 게이트 절연층
9 : 절연층
10 : 금속층
10a : 개구
101 : 광전 변환부
바람직한 실시예들에 대한 설명에 앞서, 종래의 CCD형 고체 촬상 소자들이 도 1, 2, 3a, 3b, 및 4와 관련하여 설명된다.
종래의 CCD형 고체 촬상 소자를 도시하는 평면도인 도 1에서, 이차원적으로 배치된 광 다이오드들로 형성된 광전 변환부들(101)로 빛이 입사하여, 그 결과 광전 변환부들(101)에 의해 얻어진 신호 전하들이 수직 시프트 레지스터들(102)로 전송된다. 이 신호 전하들은 수평 출력 레지스터(103)를 경유하여 출력 전압 Vout을 발생하는 신호 전하 출력 레지스터(104)로 더 전송된다. 수직 시프트 레지스터들(102)은 4-위상 전송 펄스 신호들(Φv1, Φv2, Φv3, 및 Φv4)에 의해 작동되며, 수평 출력 레지스터(103)는 2-위상 전송 펄스 신호들(ΦH1및 ΦH2)에 의해 작동된다.
도 1에서, 광전 변환부들(101)의 매 2 로우 마다(every two rows) 하나의 스캐닝 라인(scanning line)이 형성되는 것을 주목하라.
도 1의 소자의 부분 확대 평면도인 도 2에서, 다결정 실리콘으로 만들어진 전송 전극들(E1, E2, E3, 및 E4)이 광전 변환부들(101)의 두 칼럼에 하나씩 제공된다. 이 경우에, 전송 전극들(E1및 E3)은 리드 게이트 영역들을 위한 리드 게이트들로서도 작동하는데, 이하에서 설명한다.
또한, 알루미늄으로 만들어진 4개의 버스 라인들(105-1, 105-2, 105-3 및 105-4)이 제공되어, 각각 전송 전극들(E1, E2, E3, 및 E4)에 접속된다. 전송 펄스 신호들(Φv1, Φv2, Φv3, 및 Φv4)은 버스 라인들(105-1, 105-2, 105-3 및 105-4)에 각각 공급된다.
더욱이, 광전 변환부들(101)용 개구들을 갖는 차광층 OP가 전하 전송 전극들(E1, E2, E3, 및 E4) 상에 형성된다.
도 2의 소자는 도 3a 및 3b와 관련하여 이하에서 상세히 설명되는데, 이 도면들은 각각 선 Ⅲ-Ⅲ 및 Ⅲ′-Ⅲ′에 따른 단면도들이다.
도 3a 및 3b에서, 참조 번호 1은 P-형 웰(2)이 형성된 N--형 단결정 실리콘 기판을 표시한다. 또한, P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 확산 영역(5) 및 P+-형 불순물 확산 영역(6)이 P-형 웰(2) 내에 형성된다. 이 경우에, N-형 불순물 확산 영역(5) 및 P+-형 불순물 확산 영역(6)이 하나의 다이오드, 즉 도 2의 광전 변환부들(101) 중 하나를 형성한다.
또한, 게이트 절연층(7)이 전체 표면 상에 형성된다. 이때, 다결정 실리콘층이 게이트 절연층(7) 상에 피착되고 패터닝되어 전하 전송 전극들(E1, E2, E3, 및 E4)이 형성된다.
더욱이, 절연층(9)이 전체 표면 상에 피착된다. 이때, 텅스텐이나 알루미늄으로 만들어진 금속층(10)이 절연층(9) 상에 피착된 후 금속층(10) 내에서 광전 변환부들(101)을 위한 개구들(10a)이 형성되도록 패터닝된다. 그 결과, 차광층 OP가 형성된다.
도 1, 2, 3a, 및 3b에서, 빛이 광전 변환부들(101) 중 어느 하나에 입사할 때, 전하들이 그 안에서 생성된다. 다음으로, 광전 변환부들(101)과 전하 전송 영역(4) 사이의 리드 게이트 영역이 E3와 같은 전송 전극에 의해 역전(reversed)될 때, 전하들은 전하 전송 영역(4)으로 전송된다. 그후, 이 전하들은 도 1의 신호 전하 출력 레지스터(104)로 수직 시프트 레지스터들(102) 및 수평 출력 레지스터(103)를 경유하여 전송된다.
다수의 화소들을 갖는 고상도 텔레비젼 카메라 픽업 소자에 상기 소자가 적용될 때, 소자의 칩은 높게 집적될 필요가 있으며, 또한 모든 픽셀들의 신호 전하들을 1/30초 정도로 출력할 수 있도록 전하 전송 속도가 증가되어야 한다.
도 1, 2, 3a 및 3b의 소자에서, 전하 전송 전극들(E1, E2, E3, 및 E4)의 기생 저항(paraxitic resistance)은 상당히 크다. 예를 들어, 고상도(High Vision) 텔레비젼 카메라 픽업 소자에서, 다결정 실리콘의 면저항이 30 Ω/□ 정도라면, 그 중심 위치에서 E3와 같은 전하 전송 전극의 기생 저항은 150 × (2000/2)/2 = 75 ㏀ 이다.
그러므로, E3와 같은 전하 전송 전극 및 P+-형 불순물 영역(6)에 의해 형성된 상술한 큰 기생 저항 및 기생 캐퍼시턴스에 의해 결정되는 시상수는 증가하여 E3와 같은 전하 전송 전극의 중심에 인가된 전압의 파형이 둥글게되므로, 전하 전송 효율이 감소된다.
전하 전송 전극들의 기생 저항을 감소시키기 위하여, 도 4에 도시된 바와 같이, 차광층 OP가 전하 전송 전극들(E1, E2, E3, 및 E4)에 접속될 수 있다[참조: IEDM92, 105-108면의 케이. 오리하라(K. Orihara) 등의 "고성능 HDTV CCD 화상 센서용 새로운 분로 배선법(New Shunt Wiring Technologies for High Performance HDTV CCD Image Sensors)"]. 즉, 개구들(10a)의 형성과 동시에 금속층이 패터닝되어, 그 결과 제1, 제2, 제3, 및 제4 부분들이 형성된다. 이 경우에, 제1부(first portion)는 전하 전송 전극(E1)에 접속되고, 제2부(second portion)는 전하 전송 전극(E2)에 접속되고, 제3부(third portion)는 전하 전송 전극(E3)에 접속되고, 그리고 제4부(fourth portion)는 전하 전송 전극(E4)에 접속된다.
그러나, 도 4에 도시된 바와 같은 소자에서, 금속층(10)이 제1, 제2, 제3 및 제4부들 내로 패터닝되기 때문에, 금속층(10)은 차광층 OP 로서 충분치 않으므로,차광 효과가 열화되어 스머어 전하가 증가되므로, 화상 결함이 발생한다. 또한, 화소들의 개수가 증가될 때, 금속층(10)의 제1, 제2, 제3 및 제4부들의 갭도 또한 매우 작아진다. 예를 들어, 이 갭은 약 0.2 ㎛ 정도이다. 그러나, 금속층(10)이 다결정 실리콘이 아닌 텅스텐이나 알루미늄으로 만들어지기 때문에, 금속층(10)에서 이와 같은 0.2 ㎛ 갭을 형성하는 것은 불가능하다.
도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 및 11b는 본 발명에 따른 CCD형 고체 촬상 소자의 제1 실시예를 설명하기 위한 단면도들이다. 도 5a, 6a, 7a, 8a, 9a, 10a, 및 11a는 도 3a에 대응하며, 도 5b, 6b, 7b, 8b, 9b, 10b, 및 11b는 도 3b에 대응한다는 것에 주목하라.
우선, 도 5a 및 5b와 관련하여, p-형 불순물들이 N--형 단결정 실리콘 기판(1) 내로 주입되어 P-형 웰(2)을 형성한다. 다음으로, P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 P-형 웰(2) 내에서 이온 주입법을 사용하여 순차적으로 형성된다. 이 경우에, N-형 불순물 확산 영역(5) 및 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 이때, 실리콘 산화물 및/또는 실리콘 질화물로 형성된 다층 또는 단층으로 만들어진 대략 500 내지 1500 Å 두께의 게이트 절연층(7)이 형성된다. 이때, 인을 포함하는 대략 0.3 내지 0.8 ㎛ 두께의 다결정 실리콘층(8a)이 게이트 절연층(7) 상에 피착된다.
다음으로, 도 6a 및 6b와 관련하여, 다결정 실리콘층(8a)이 포토리소그래피및 에칭 프로세스를 사용하여 패터닝된다. 이 경우, 패터닝된 다결정 실리콘층(8a)의 갭은 대략 0.1 내지 0.3 ㎛이다. 붕소 이온들이 다결정 실리콘층(8a)의 갭을 통해 주입되어 전하 전송 영역(4)의 전위 갭을 감소시키는 것을 주목하라. 또한, 포토레지스트 패턴의 형성 전에 실리콘 산화층이 피착될 수 있으며, 이 포토레지스트 패턴을 사용하여 실리콘 산화층이 패터닝된다. 이 경우, 패터닝된 실리콘 산화층을 사용함으로써 다결정 실리콘층(8a)이 패터닝되고, 그후 실리콘 산화층이 다시 피착되고, 다결정 실리콘층(8a)의 갭 내에 측벽 실리콘 산화층이 형성되도록 에치백된다.
다음으로, 도 7a 및 7b와 관련하여, 실리콘 산화물 또는 실리콘 질화물로 만들어진 절연층(9a)이 전체 표면 상에 피착되어, 다결정 실리콘층(8a)의 갭 내에 절연층(9a)이 완전히 매립된다.
다음으로, 도 8a 및 8b와 관련하여, 다결정 실리콘층(8a)이 노출될 때까지, 화학적 기계 연마(CMP, Chemical Mechanical Polishing) 프로세스에 의해 절연층(9a)이 제거된다. 이 경우, 도 7a 및 7b에서 점선으로 도시된 다결정 실리콘층(8a)의 상부의 일부도 또한 제거된다.
다음으로, 도 9a 및 9b와 관련하여, 다결정 실리콘층(8a)의 상부가 묽은 질산을 사용하여 에칭된다. 이 경우, 에칭 전의 다결정 실리콘층(8a)이 0.6 ㎛ 였다면, 에칭량은 3500 Å 이며, 따라서 잔존하는 다결정 실리콘층(8a)은 2500 Å 두께이다.
다음으로, 도 10a 및 10b와 관련하여, 텅스텐 등의 고용융점(refractory) 금속 또는 알루미늄으로 만들어진 금속층(8b)이 다결정 실리콘층(8a) 상에서만 선택적으로 성장된다. 이 경우, 금속층(8b)의 상부면은 절연층(9a)의 최상부 보다 더 낮게 만들어진다. 그러므로, 다결정 실리콘층(8a) 및 금속층(8b)에 의해 형성된 전하 전송 전극들(E1, E2, E3, 및 E4)이 상호 전기적으로 분리된다.
최종적으로, 도 11a 및 11b와 관련하여, 실리콘 산화 등으로 만들어진 절연층(9b)이 전체 표면 상에 피착된다. 이때, 텅스텐이나 알루미늄으로 만들어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어, 광전 변환부를 위한 개구(10a)를 형성한다. 이와 같이, 소자가 완성된다.
도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 및 11b에 도시된 제1 실시예에서, 금속층(9b)이 0.4 ㎛ 두께라면, 알루미늄에 대해서는 저항이 수십 mΩ 정도이며, 텅스텐에 대해서는 저항은 수백 mΩ 정도이다. 0.4 ㎛ 두께의 다결정 실리콘의 저항이 수십 Ω인 것을 주목하라. 그러므로, 전하 전송 전극들(E1, E2, E3, 및 E4)의 기생 저항은 뚜렷하게 감소될 수 있다.
도 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 및 18b는 본 발명에 따른 CCD형 고체 촬상 소자의 제2 실시예를 설명하기 위한 단면도들이다. 도 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 및 18b는 도 5a, 6a, 7a, 8a, 9a, 10a, 및 11a에 각각 대응함을 주목하라.
우선, 도 12a 및 12b와 관련하여, 도 5a 및 5b와 동일한 방식으로, p-형 불순물들이 N--형 단결정 실리콘 기판(1) 내로 주입되어 P-형 웰(2)이 형성된다. 다음으로, P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 P-형 웰(2) 내에서 이온 주입법을 사용하여 순차적으로 형성된다. 이 경우에, N-형 불순물 확산 영역(5) 및 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 이때, 실리콘 산화물 및/또는 실리콘 질화물에 의해 형성된 다층 또는 단층으로 만들어진 대략 500 내지 1500 Å 두께의 게이트 절연층(7)이 형성된다. 이때, 인을 포함하는 대략 0.3 내지 0.8 ㎛ 두께의 다결정 실리콘층(8a)이 게이트 절연층(7) 상에 피착된다.
다음으로, 도 13a 및 13b와 관련하여, 도 6a 및 6b와 같은 방식으로, 다결정 실리콘층(8a)이 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝된다. 이 경우, 패터닝된 다결정 실리콘층(8a)의 갭은 대략 0.1 내지 0.3 ㎛ 정도이다. 붕소 이온들이 다결정 실리콘층(8a)의 갭을 통해 주입되어 전하 전송 영역(4)의 전위 갭을 감소시키는 것을 주목하라. 또한, 포토레지스트 패턴의 형성 전에 실리콘 산화층이 피착될 수 있으며, 이 포토레지스트 패턴을 사용하여 실리콘 산화층이 패터닝된다. 이 경우, 패터닝된 실리콘 산화층을 사용함으로써 다결정 실리콘층(8a)이 패터닝되고, 그후 실리콘 산화층이 다시 피착되고, 다결정 실리콘층(8a)의 갭 내에 실리콘 산화층이 형성되도록 에칭된다.
다음으로, 도 14a 및 14b와 관련하여, 도 7a 및 7b와 같은 방식으로, 실리콘 산화물 또는 실리콘 질화물로 만들어진 절연층(9a)이 전체 표면 상에 피착되어, 다결정 실리콘층(8a)의 갭 내에 절연층(9a)이 완전히 매립된다.
다음으로, 도 15a 및 15b와 관련하여, 이방성 에칭 프로세스를 사용함으로써 절연층(9a)이 에치백되어, 다결정 실리콘층(9a) 상의 절연층(9a)이 완전히 제거된다. 이 경우, 각각의 웨이퍼 내에서, 웨이퍼들의 배치(batch) 내에서, 그리고 웨이퍼들의 배치(batch) 내에서 에칭 속도가 변동하기 때문에, 도 15a 및 15b에서의 X1 및 X2에 의해 도시된 바와 같이 절연층(9a)이 약간 더 에칭된다. 또한, 도 15a에 도시된 바와 같이, 게이트 절연층(7)이 약간 에칭된다. 그러나, 게이트 절연층(7)이 실리콘 산화물로 만들어지고 절연층(9a)이 실리콘 질화물로 만들어진다면, 그들 사이의 에칭비(etching ratio)는 1과는 크게 다를 것이고, 그 결과 게이트 절연층(7)은 에칭되기 어려울 것이다.
다음으로, 도 16a 및 16b와 관련하여, 도 9a 및 9b와 같은 방식으로, 다결정 실리콘층(8a)의 상부가 묽은 질산을 사용하여 에칭된다. 이 경우, 에칭 전의 다결정 실리콘층(8a)이 0.6 ㎛ 였다면, 에칭량은 3500 Å 이며, 따라서 잔존하는 다결정 실리콘층(8a)은 2500 Å 두께이다.
다음으로, 도 17a 및 17b와 관련하여, 도 10a 및 10b와 같은 방식으로, 텅스텐 등의 고용융점(refractory) 금속 또는 알루미늄으로 만들어진 금속층(8b)이 다결정 실리콘층(8a) 상에서만 선택적으로 성장된다. 이 경우, 금속층(8b)의 상부면은 절연층(9a)의 최상부 보다 더 낮게된다. 그러므로, 다결정 실리콘층(8a) 및 금속층(8b)에 의해 형성된 전하 전송 전극들(E1, E2, E3, 및 E4)이 상호 전기적으로 분리된다.
최종적으로, 도 18a 및 18b와 관련하여, 도 11a 및 11b와 같은 방식으로, 실리콘 산화물 등으로 만들어진 절연층(9b)이 전체 표면 상에 피착된다. 이때, 텅스텐이나 알루미늄으로 만들어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어, 광전 변환부를 위한 개구(10a)를 형성한다. 이와 같이, 소자가 완성된다.
도 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 18a, 및 18b에 도시된 제2 실시예에서도, 전하 전송 전극들(E1, E2, E3, 및 E4)의 기생 저항은 뚜렷하게 감소될 수 있다.
도 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 23a, 23b, 24a, 24b, 25a, 25b, 26a, 및 26b는 본 발명에 따른 CCD형 고체 촬상 소자의 제3 실시예를 설명하기 위한 단면도들이다. 도 19a 및 19b는 도 5a 및 5b에 각각 대응하며, 도 24a, 24b, 25a, 25b, 26a, 및 26b는 도 8a, 8b, 9a, 9b, 10a, 10b, 11a, 및 11b에 각각 대응하는 것에 주목하라. 또한, 도 22c는 도 22a 및 22b의 다결정 실리콘층들의 평면도이며, 도 23c는 도 23a 및 23b의 다결정 실리콘층들의 평면도이다.
우선, 도 19a 및 19b와 관련하여, 도 5a 및 5b와 동일한 방식으로, p-형 불순물들이 N--형 단결정 실리콘 기판(1) 내로 주입되어 P-형 웰(2)을 형성한다. 다음으로, P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 P-형 웰(2) 내에서 이온 주입법을 사용하여 순차적으로 형성된다. 이 경우에, N-형 불순물 확산 영역(5) 및 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 이때, 실리콘 산화물 및/또는 실리콘 질화물에 의해 형성된 다층 또는 단층으로 만들어진 대략 500 내지 1500 Å 두께의 게이트 절연층(7)이 형성된다. 이때, 게이트 절연층(7) 상에는 인을 포함하는 대략 0.3 내지 0.8 ㎛ 두께의 다결정 실리콘층(8a-1)이 피착된다.
다음으로, 도 20a 및 20b와 관련하여, 포토리소그래피 및 에칭 프로세스를 사용함으로써 다결정 실리콘층(8a-1)이 패터닝된다.
다음으로, 도 21a 및 21b와 관련하여, 실리콘 산화물 또는 실리콘 질화물로 만들어진 대략 500 내지 3000 Å 두께의 절연층(9a)이 다결정 실리콘층(8a-1) 상에서 열적으로(thermally) 성장한다. CVD 프로세스에 의해 전체 표면 상에서 절연층(9a)이 피착될 수 있다.
다음으로, 도 22a, 22b 및 22c와 관련하여, 인을 포함하는 대략 0.3 내지 0.8 ㎛ 두께의 다결정 실리콘층(8a-2)이 게이트 절연층(7) 상에 피착된다. 이때, 포토리소그래피 및 에칭 프로세스를 사용함으로써 다결정 실리콘층(8a-2)이 패터닝된다. 이 경우, 도 22c에 도시된 바와 같이, 다결정 실리콘층(8a-2)이 다결정 실리콘층(8a-1) 상에 부분적으로 형성된다.
다음으로, 도 23a, 23b 및 23c와 관련하여, 다결정 실리콘층(8a-1)이 노출될 때까지, 다결정 실리콘층(8a-2) 및 절연층(9a)의 부분들이 CMP 프로세스에 의해 제거된다. 이 경우, 도 23a 및 23b에서 점선으로 표시된 상부의 부분도 또한 제거된다. 그 결과, 도 23b 및 23c에 도시된 바와 같이, 다결정 실리콘층들(8a-1 및 8a-2) 사이의 갭 내에 절연층(9a)이 완전히 매립된다.
다음으로, 도 24a 및 24b와 관련하여, 도 9a 및 9b와 같은 방식으로, 다결정 실리콘층들(8a-1, 8a-2)의 상부가 묽은 질산을 사용하여 에칭된다. 이 경우, 에칭 전의 다결정 실리콘층들(8a-1, 8a-2)이 0.6 ㎛ 였다면, 에칭량은 3500 Å 이며, 따라서 잔존하는 다결정 실리콘층들(8a-1, 8a-2)은 2500 Å 두께이다.
다음으로, 도 25a 및 25b와 관련하여, 도 10a 및 10b와 같은 방식으로, 텅스텐 등의 고용융점(refractory) 금속 또는 알루미늄으로 만들어진 금속층(8b)이 다결정 실리콘층들(8a-1, 8a-2) 상에서만 선택적으로 성장된다. 이 경우, 금속층(8b)의 상부면은 절연층(9a)의 최상부 보다 더 낮게된다. 그러므로, 다결정 실리콘층들(8a-1, 8a-2) 및 금속층(8b)에 의해 형성된 전하 전송 전극들(E1, E2, E3, 및 E4)이 상호 전기적으로 절연된다.
최종적으로, 도 26a 및 26b와 관련하여, 도 11a 및 11b와 같은 방식으로, 실리콘 산화 등으로 만들어진 절연층(9b)이 전체 표면 상에 피착된다. 이때, 텅스텐이나 알루미늄으로 만들어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어, 광전 변환부를 위한 개구(10a)를 형성한다. 이와 같이, 소자가 완성된다.
제3 실시예에서, 제2 실시예와 같은 에치백 프로세스가 CMP 프로세스 대신에 절연층(9a)을 에칭하기 위하여 사용될 수 있다.
도 19a, 19b, 20a, 20b, 21a, 21b, 22a, 22b, 22c, 23a, 23b, 23c, 24a, 24b, 25a, 25b, 26a 및 26b에 도시된 제3 실시예에서도, 전하 전송 전극들(E1, E2, E3, 및 E4)의 기생 저항은 뚜렷하게 감소될 수 있다. 또한, 다결정 실리콘층들(8a-1, 8a-2) 사이의 갭이 소위 이중 다결정 실리콘법에 의해 용이하게 얻어질 수 있는데, 이것이 제조가를 감소시키는데 도움을 준다.
도 27a, 27b, 28a, 28b, 29a, 29b, 30a, 및 30b는 본 발명에 따른 CCD형 고체 촬상 소자의 제4 실시예를 설명하기 위한 단면도들이다. 도 27a, 27b, 28a, 28b, 29a, 29b, 30a, 및 30b는 도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 및 8b에 각각 대응한다. 또한, 도 9a, 9b, 10a, 10b, 11a, 및 11b도 또한 본 발명의 제4 실시예를 설명하기 위한 단면도들이다.
우선, 도 27a 및 27b와 관련하여, 도 5a 및 5b와 동일한 방식으로, p-형 불순물들이 N--형 단결정 실리콘 기판(1) 내로 주입되어 P-형 웰(2)을 형성한다. 다음으로, P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 P-형 웰(2) 내에서 이온 주입법을 사용하여 순차적으로 형성된다. 이 경우에, N-형 불순물 확산 영역(5) 및 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 이때, 실리콘 산화물 및/또는 실리콘 질화물에 의해 형성된 다층 또는 단층으로 만들어진 대략 500 내지 1500 Å 두께의 게이트 절연층(7)이 형성된다. 이때, 인을 포함하는 다결정 실리콘층(8a)이 게이트 절연층(7) 상에 피착된다. 다결정 실리콘층(8a)의 두께가 시작부터 대략 0.1 내지 0.4 ㎛ 두께인 것에 주목하라.
부가적으로, 도 27a 및 27b에 도시된 바와 같이, 대략 0.2 내지 0.5 ㎛ 두께의 붕소가 포함된 실리케이티드 글래스층(BSG layer, 11)이 다결정 실리콘층(8a)상에 피착된다.
다음으로, 도 28a 및 28b와 관련하여, 도 6a 및 6b와 같은 방식으로, BSG층(11) 및 다결정 실리콘층(8a)이 포토리소그래피 및 에칭 프로세스를 사용하여 패터닝된다. 이 경우, BSG층(11)과 패터닝된 다결정 실리콘층(8a)의 갭은 대략 0.1 내지 0.3 ㎛ 정도이다. 붕소 이온들이 다결정 실리콘층(8a)의 갭을 통해 주입되어 전하 전송 영역(4)의 전위 갭을 감소시키는 것을 주목하라.
다음으로, 도 29a 및 29b와 관련하여, 도 7a 및 7b와 같은 방식으로, 실리콘 산화물 또는 실리콘 질화물로 만들어진 절연층(9a)이 전체 표면 상에 피착되어, BSG층(11) 및 다결정 실리콘층(8a)의 갭 내에 절연층(9a)이 완전히 매립된다.
다음으로, 도 30a 및 30b와 관련하여, 도 8a 및 8b와 같은 방식으로, BSG층(11)이 노출될 때까지, 절연층(9a)이 CMP 프로세스에 의해 제거된다. 이방성 에칭 프로세스가 CMP 프로세스 대신에 사용될 수 있음을 주목하라. 이 경우, 도 29a 및 29b에서 점선으로 표시된 BSG층(11)의 상부의 일부도 또한 제거된다.
다음으로, 기상 불산(HF) 에칭 프로세스에 의해 BSG층(11)이 제거된다. 그 결과, 도 30a 및 30b에 도시된 바와 같은 소자가 도 9a 및 9b에 도시된 바와 같은 소자가 된다.
그후, 도 10a, 10b, 11a 및 11b에서와 같은 방식으로, 텅스텐 등의 고용융점(refractory) 금속 또는 알루미늄으로 만들어진 금속층(8b)이 다결정 실리콘층(8a) 상에만 선택적으로 성장된다. 이때, 실리콘 산화 등으로 만들어진 절연층(9b)이 전체 기판 상에 피착된다. 이때, 텅스텐 또는 알루미늄으로 만들어진 금속층(10)이 전체 기판 상에 피착되고 패터닝되어 광전 변환부를 위한 개구(10a)가 형성된다. 그 결과, 소자가 완성된다.
도 27a, 27b, 28a, 28b, 29a, 29b, 30a, 30b, 9a, 9b, 10a, 10b, 11a, 및 11b에 도시된 바와 같은 제4 실시예에서도, 전하 전송 전극들(E1, E2, E3, 및 E4)의 기생 저항은 뚜렷하게 감소될 수 있다.
도 31a, 31b, 32a, 32b, 33a, 33b, 34a, 및 34b는 본 발명에 따른 CCD형 고체 촬상 소자의 제5 실시예를 설명하기 위한 단면도들이다. 도 31a, 31b, 32a, 32b, 33a, 33b, 34a, 및 34b는 각각 도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 및 8b에 대응한다는 것에 주목하라.
또한, 도 9a, 9b, 10a, 10b, 11a 및 11b는 본 발명의 제5 실시예에 대한 단면도들이다.
우선, 도 31a와 도 31b를 참조하면, 도 5a와 도 5b에서와 같은 방식으로, N--형 단결정 실리콘 기판(1)에 P-형 불순물들을 주입하여 P-형 웰을 형성한다. 다음으로, 이 P-형 웰(2) 내에 이온 주입 방법을 이용함으로써 P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 형성된다. 이 경우, N-형 불순물 확산 영역(5)과 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 그리고 나서, 실리콘 산화물 및/또는 실리콘 질화물로 형성된 다층 또는 단층의 약 500Å 내지 1500Å 두께의 게이트 절연층(7)이 형성된다. 다음으로, 이 게이트 절연층(7) 상에는 인을 포함하는 다결정 실리콘 층(8a)이 피착된다. 다결정 실리콘 층(8a)의 두께는 0.1 내지 0.4 ㎛, 즉 시작점으로부터 얇다는 것에 유의하라.
게다가, 도 31a와 도 31b에 도시된 바와 같이, 다결정 실리콘 층(8a) 상에는 약 50Å 두께의 산화층(12)과 약 0.2 ㎛ 내지 0.5 ㎛ 두께의 다결정 실리콘층(13)이 피착된다.
다음으로, 도 32a와 도 32b를 참조하면, 도 6a와 도 6b에서와 같은 방식으로, 다결정 실리콘 층(13), 실리콘 산화층(12) 및 다결정 실리콘 층(8a)이 포토리소그라피 및 에칭 프로세스를 이용함으로써 패터닝된다. 이 경우, 패턴된 다결정 실리콘 층(13), 패턴된 실리콘 산화층(12) 및 패턴된 다결정 실리콘 층(8a)의 갭은 약 0.1 ㎛ 내지 0.3 ㎛이다. 8a의 갭을 통하여 붕소 이온들이 침투하여 전하 전송 영역(4)의 전위 갭을 감소시킬 수 있음에 유의하라.
다음으로, 도 33a와 도 33b를 참조하면, 도 7a와 도 7b에서와 같은 방식으로, 실리콘 산화물 또는 실리콘 질화물로 이루어진 절연층(9a)이 전체 표면 상에 피착되어, 이 절연층(9a)이 다결정 실리콘 층(13), 실리콘 산화층(12) 및 다결정 실리콘 층(8a)의 갭 내에 완벽하게 매몰되게 된다.
다음으로, 도 34a와 도 34b를 참조하면, 도 8a와 도 8b에서와 같은 방식으로, 절연층(9a)은 BSG 층(11)이 노출될 때 까지, CMP 프로세스에 의해 제거된다. 이 CMP 프로세스 대신에 이방성 에칭 프로세스가 사용될 수 있음에 유의하라. 이 경우, 다결정 실리콘 층(13) 상부의 일부가 도 33a와 도 33b에 점선으로 나타난 바와 같이 제거된다.
다음으로, 절연층(9a)과 실리콘 산화층(12)을 에칭 스톱퍼로서 사용하여 에칭 프로세스에 의해 다결정 실리콘 층(13)을 제거한다. 다음으로, 실리콘 산화층(12)은 묽은 플루오르 산을 사용하는 에칭 프로세스에 의해 제거된다. 그 결과, 도 34a와 도 34b에 도시된 소자는 도 9a와 도 9b에 도시된 바와 같은 소자가 된다.
이후, 도 10a, 10b, 11a 및 11b에서와 같은 방식으로, 다결정 실리콘 층(8a) 상부에만 알루미늄 또는 텅스텐과 같은 고용융점 금속으로 이루어진 금속층(8b)이 선택적으로 성장된다. 그리고 나서, 실리콘 산화물 등으로 이루어진 절연층(9b)이 전체 표면 상에 피착된다. 다음으로, 텅스텐 또는 알루미늄으로 이루어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어 광전 변환부용 개구(10a)를 형성한다. 따라서, 장치가 완성된다.
도 31a, 31b, 32a, 32b, 33a, 33b, 34a, 34b, 9a, 9b, 10a, 10b, 11a 및 11b에 나타난 제5 실시예에서도, 전하 전송 전극들 E1, E2, E3및 E4의 기생 저항값이 현저하게 감소될 수 있다. 이와 동시에, 다결정 실리콘 층(8a)의 두께가 정확하게 제어될 수 있다.
도 35a, 35b, 36a, 36b, 37a, 37b, 38a, 38b, 39a, 39b, 40a, 40b, 41a 및 41b는 본 발명에 따른 CCD형 고체 촬상 소자의 제6 실시예를 설명하기 위한 단면도들이다. 도 35a, 35b, 36a, 36b, 37a, 37b, 38a, 38b, 40a, 40b, 41a 및 41b는 도5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 10a, 10b, 11a 및 11b에 각기 대응한다.
우선, 도 35a와 도 35b를 참조하면, 도 5a와 도 5b에서와 같은 방식으로, N--형 단결정 실리콘 기판(1)에 P-형 불순물들을 주입하여 P-형 웰(2)을 형성한다. 다음으로, 이 P-형 웰(2) 내에 이온 주입 방법을 이용함으로써 P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 순차적으로 형성된다. 이 경우, N-형 불순물 확산 영역(5)과 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 그리고 나서, 실리콘 산화물 및/또는 실리콘 질화물로 형성된 다층 또는 단층의 약 500Å 내지 1500Å 두께의 게이트 절연층(7)이 형성된다. 다음으로, 이 게이트 절연층(7) 상에는 인을 포함하는 다결정 실리콘 층(8a)이 피착된다. 다결정 실리콘 층(8a)의 두께는 약 0.1 내지 0.4 ㎛, 즉 시작점으로부터 얇다는 것에 유의하라.
다음으로, 도 36a와 도 36b를 참조하면, 도 6a와 도 6b에서와 같은 방식으로, 다결정 실리콘 층(8a)이 포토리소그라피 및 에칭 프로세스를 이용함으로써 패터닝된다. 이 경우, 패턴된 다결정 실리콘 층(8a)의 갭은 약 0.1 ㎛ 내지 0.3 ㎛이다. 8a의 갭을 통하여 붕소 이온들이 침투하여 전하 전송 영역(4)의 전위 갭을 감소시킬 수 있음에 유의하라. 또한, 실리콘 산화층이 포토레지스트 패턴의 형성 전에 피착될 수 있으며, 이 포토레지스트 패턴을 사용함으로써 실리콘 산화층이 패턴된다. 이 경우, 다결정 실리콘 층(8a)은 패턴된 실리콘 산화층을 이용함으로써 패턴되고, 이후 실리콘 산화층이 재피착되고, 에칭되어 다결정 실리콘 층(8a)의 갭내에 실리콘 산화층이 형성되게 된다.
다음으로, 도 37a와 도 37b를 참조하면, 도 7a와 도 7b에서와 같은 방식으로, 실리콘 산화물 또는 실리콘 질화물로 이루어진 절연층(9a)을 전체 표면 상에 피착하여, 이 절연층(9a)이 다결정 실리콘 층(8a)의 갭 내에 완벽하게 매몰되게 한다.
다음으로, 도 38a와 도 38b를 참조하면, 도 8a와 도 8b에서와 같은 방식으로, 절연층(9a)은 다결정 실리콘 층(8a)이 노출될 때 까지, 이방성 에칭 프로세스에 의해 제거된다. 이 경우, 도 37a와 도 37b에 점선으로 나타난 게이트 절연층(7) 상부의 일부 또한 제거된다.
다음으로, 도 39a와 도 39b를 참조하면, LPD(Liquid Phase Deposition) 프로세스에 의해 절연층(9a) 상에서만 실리콘 산화층(14)이 피착된다.
다음으로, 도 40a와 도 40b를 참조하면, 도 10a와 도 10b에서와 같은 방식으로, 다결정 실리콘 층(8a) 상부에만 알루미늄 또는 텅스텐과 같은 고용융점 금속으로 이루어진 금속층(8b)이 선택적으로 성장된다. 이 경우, 금속층(8b)의 상부 표면은 실리콘 산화층(14)의 상부 보다 낮게 형성된다. 따라서, 다결정 실리콘 층(8b)와 금속 층(8b)에 의해 형성된 전하 전송 전극들 E1, E2, E3및 E4은 서로 전기적으로 절연된다.
최종적으로, 도 41a와 도 41b를 참조하면, 도 11a와 도 11b에서와 같은 방식으로, 실리콘 산화물 등으로 이루어진 절연층(9b)이 전체 표면 상에 피착된다. 그리고 나서, 텅스텐 또는 알루미늄으로 이루어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어 광전 변환부용 개구(10a)를 형성한다. 따라서, 장치가 완성된다.
도 35a, 35b, 36a, 36b, 37a, 37b, 38a, 38b, 39a, 39b, 40a, 40b, 41a 및 41b에 나타난 제6 실시예에서도, 전하 전송 전극들 E1, E2, E3및 E4의 기생 저항값이 현저하게 감소될 수 있다.
도 42a, 42b, 43a, 43b, 44a, 44b, 45a, 45b, 46a, 46b, 47a, 47b, 48a, 48b, 49a, 49b, 50a, 50b는 본 발명에 따른 CCD형 고체 촬상 소자의 제7 실시예를 설명하기 위한 단면도들이다. 도 42a, 42b, 43a, 43b, 44a, 44b, 45a, 45b, 49a, 49b, 50a, 50b는 도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 10a, 10b, 11a 및 11b에 각기 대응한다.
우선, 도 42a와 도 42b를 참조하면, 도 5a와 도 5b에서와 같은 방식으로, N--형 단결정 실리콘 기판(1)에 P-형 불순물들을 주입하여 P-형 웰(2)을 형성한다. 다음으로, 이 P-형 웰(2) 내에 이온 주입 방법을 이용함으로써 P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 순차적으로 형성된다. 이 경우, N-형 불순물 확산 영역(5)과 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 그리고 나서, 실리콘 산화물 및/또는 실리콘 질화물로 형성된 다층 또는 단층의 약 500Å 내지 1500Å 두께의 게이트 절연층(7)이 형성된다. 다음으로, 이 게이트 절연층(7) 상에는 인을 포함하는 약0.3 내지 0.8 ㎛ 두께의 다결정 실리콘 층(8a)이 피착된다.
다음으로, 도 43a와 도 43b를 참조하면, 도 6a와 도 6b에서와 같은 방식으로, 다결정 실리콘 층(8a)이 포토리소그라피 및 에칭 프로세스를 이용함으로써 패터닝된다. 이 경우, 패턴된 다결정 실리콘 층(8a)의 갭은 약 0.1 ㎛ 내지 0.3 ㎛이다. 다결정 실리콘 층(8a)의 갭을 통하여 붕소 이온들이 침투하여 전하 전송 영역(4)의 전위 갭을 감소시킬 수 있음에 유의하라. 또한, 실리콘 산화층이 포토레지스트 패턴의 형성 전에 피착될 수 있으며, 이 포토레지스트 패턴을 사용함으로써 실리콘 산화층이 패턴된다. 이 경우, 다결정 실리콘 층(8a)은 패턴된 실리콘 산화층을 이용함으로써 패턴되고, 이후 실리콘 산화층이 재피착되고, 에치백되어 다결정 실리콘 층(8a)의 갭 내에 측벽 실리콘 산화층이 형성되게 된다.
다음으로, 도 44a와 도 44b를 참조하면, 도 7a와 도 7b에서와 같은 방식으로, 실리콘 산화물 또는 실리콘 질화물로 이루어진 절연층(9a)을 전체 표면 상에 피착하여, 이 절연층(9a)이 다결정 실리콘 층(8a)의 갭 내에 완벽하게 매몰되게 한다.
다음으로, 도 45a와 도 45b를 참조하면, 도 8a와 도 8b에서와 같은 방식으로, 절연층(9a)은 다결정 실리콘 층(8a)이 노출될 때 까지, CMP 프로세스에 의해 제거된다. 이 경우, 도 44a와 도 44b에 점선으로 나타난 다결정 실리콘 층(8a) 상부의 일부 또한 제거된다.
다음으로, 도 46a와 도 46b를 참조하면, 다결정 실리콘 층(8a)의 상부는 묽은 질산을 사용함으로써 다소 에칭된다.
다음으로, 도 47a와 도 47b를 참조하면, 플래튬 또는 텅스텐과 같은 고용융점 금속으로 이루어진 약 100Å 내지 1000Å의 두께의 금속층(15)이 전체 표면 상에 피착된다.
다음으로, 도 48a와 도 48b를 참조하면, 가열 동작을 수행하여, 금속층(15)이 다결정 실리콘 층(8a)와 반응되게 한다. 그 결과, 금속 실리사이드 층(16)이 형성된다. 이 경우, 절연층(9a) 상의 금속층(15)은 반응하지 않는다.
다음으로, 도 49a와 도 49b를 참조하면, 반응되지 않은 금속층(15)은 에칭 프로세스에 의해 제거된다. 이 경우, 금속층(15)이 플래튬이라면, 에칭 프로세스시 왕수(aqua regia)를 에칭액으로서 사용하지만, 금속층(15)이 티타늄이라면, 에칭 프로세스시 묽은 플루오르 산을 에칭액으로서 사용한다.
도 49a와 도 49b에서, 금속 실리사이드 층(16)의 상부 표면은 절연층(9a)의 상부 보다 낮게 형성된다. 따라서, 다결정 실리콘 층(8a)와 금속 실리사이드 층(16)에 의해 형성된 전하 전송 전극들 E1, E2, E3및 E4은 서로 전기적으로 절연된다.
최종적으로, 도 50a와 도 50b를 참조하면, 도 11a와 도 11b에서와 같은 방식으로, 실리콘 산화물 등으로 이루어진 절연층(9b)이 전체 표면 상에 피착된다. 그리고 나서, 텅스텐 또는 알루미늄으로 이루어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어 광전 변환부용 개구(10a)를 형성한다. 따라서, 장치가 완성된다.
도 42a, 42b, 43a, 43b, 44a, 44b, 45a, 45b, 46a, 46b, 47a, 47b, 48a,48b, 49a, 49b, 50a 및 50b에 나타난 제7 실시예에서도, 전하 전송 전극들 E1, E2, E3및 E4의 기생 저항값이 현저하게 감소될 수 있다.
제7 실시예의 변형에 따르면, 도 46a와 도 46b에 나타난 다결정 실리콘 층(8a) 상에 수행되는 에칭 프로세스가 생략되는 경우, 도 47a, 47b, 48a, 48b, 49a, 49b, 50a 및 50b는 도 51a, 51b, 52a, 52b, 53a, 53b, 54a 및 54b로 각기 교체된다. 즉, 금속 실리사이드 층(16)의 상부 표면은 거의 절연층(9a)의 상부에서와 같다.
도 51a, 51b, 52a, 52b, 53a, 53b, 54a 및 54b에 나타난 제7 실시예의 변형에서, 전하 전송 전극들 E1, E2, E3및 E4은 전하 전송 전극들 E1, E2, E3및 E4과 같은 높이를 가지는 절연층(9a)에 의해 서로 전기적으로 절연된다. 전하 전송 전극들 E1, E2, E3및 E4의 전기적 절연을 보장하기 위하여, 도 55a와 도 55b에 도시된 금속 실리사이드 층(16)용 에칭 프로세스가 도 53a와 도 53b에 나타난 프로세스 이후에 부가된다. 이 경우, 도 50a와 도 50b에 도시된 장치가 얻어질 수 있다.
도 56a, 56b, 57a, 57b, 58a, 58b, 59a, 59b, 60a, 60b, 61a, 61b, 62a, 62b, 63a, 63b, 64a 및 64b는 본 발명에 따른 CCD형 고체 촬상 소자의 제8 실시예를 설명하기 위한 단면도들이다. 도 56a, 56b, 57a, 57b, 58a, 58b, 60a, 60b, 61a, 61b, 63a, 63b, 64a 및 64b는 각기 도 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11a, 및 11b에 대응되는 것에 주목하라.
우선, 도 56a와 도 56b를 참조하면, 도 5a와 도 5b에서와 같은 방식으로, N--형 단결정 실리콘 기판(1)에 P-형 불순물들을 주입하여 P-형 웰(2)을 형성한다. 다음으로, 이 P-형 웰(2) 내에 이온 주입 방법을 이용함으로써 P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 순차적으로 형성된다. 이 경우, N-형 불순물 확산 영역(5)과 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 그리고 나서, 실리콘 산화물 및/또는 실리콘 질화물로 형성된 다층 또는 단층의 약 500Å 내지 1500Å 두께의 게이트 절연층(7)이 형성된다. 다음으로, 이 게이트 절연층(7) 상에는 인을 포함하는 약 0.3 내지 0.8 ㎛ 두께의 다결정 실리콘 층(8a)이 피착된다.
다음으로, 도 57a와 도 57b를 참조하면, 도 6a와 도 6b에서와 같은 방식으로, 다결정 실리콘 층(8a)이 포토리소그라피 및 에칭 프로세스를 이용함으로써 패터닝된다. 이 경우, 패턴된 다결정 실리콘 층(8a)의 갭은 약 0.1 ㎛ 내지 0.3 ㎛이다. 이 다결정 실리콘 층(8a)의 갭을 통하여 붕소 이온들이 침투하여 전하 전송 영역(4)의 전위 갭을 감소시킬 수 있음에 유의하라. 또한, 실리콘 산화층이 포토레지스트 패턴의 형성 전에 피착될 수 있으며, 이 포토레지스트 패턴을 사용함으로써 실리콘 산화층이 패턴된다. 이 경우, 다결정 실리콘 층(8a)은 패턴된 실리콘 산화층을 이용함으로써 패턴되고, 이후 실리콘 산화층이 재피착되고, 에치백되어 다결정 실리콘 층(8a)의 갭 내에 측벽 실리콘 산화층이 형성되게 된다.
다음으로, 도 58a와 도 58b를 참조하면, 도 7a와 도 7b에서와 같은 방식으로, 실리콘 산화물 또는 실리콘 질화물로 이루어진 절연층(9a)을 전체 표면 상에 피착하여, 이 절연층(9a)이 다결정 실리콘 층(8a)의 갭 내에 완벽하게 매몰되게 한다.
다음으로, 도 59a와 도 59b를 참조하면, BSG층(17)이 전체 표면 상에 피착된다. 이 경우, BSG층(17)은 다결정 실리콘 층(8a) 보다 두껍다. 예를 들면, 이 BSG 층(17)의 두께는 다결정 실리콘 층(8a) 두께의 약 1.5 내지 2 배이다.
다음으로, 도 60a와 도 60b를 참조하면, 도 8a와 도 8b에서와 같은 방식으로, BSG층(17)과 절연층(9a)은 다결정 실리콘 층(8a)이 노출될 때 까지 CMP 프로세스에 의해 제거된다. 이 경우, 도 59a와 도 59b에 점선으로 나타난 다결정 실리콘 층(8a) 상부의 일부 또한 제거된다. 따라서, 다결정 실리콘 층(8a)이 제거된 영역 내에는 BSG 층(17)이 잔존한다.
다음으로, 도 61a와 도 61b를 참조하면, 도 9a와 도 9b에서와 같은 방식으로, 다결정 실리콘 층(8a)의 상부가 묽은 질산을 사용함으로써 에칭된다. 이 경우, 에칭 전의 다결정 실리콘 층(8a)이 0.6 ㎛인 경우, 에칭량은 3500Å이기 때문에, 잔존하는 다결정 실리콘 층(8a)은 2500Å 두께이다.
다음으로, 도 62a와 도 62b를 참조하면, 도 10a와 도 10b에서와 같은 방식으로, 다결정 실리콘 층(8a)의 상부에만 알루미늄 또는 텅스텐과 같은 고용융점 금속으로 이루어진 금속층(8b)이 선택적으로 성장된다. 이 경우, 금속층(8b)의 상부 표면은 절연층(9a)의 상부 보다 낮게 형성된다. 따라서, 다결정 실리콘 층(8a)과금속 층(8b)에 의해 형성된 전하 전송 전극들 E1, E2, E3및 E4은 서로 전기적으로 절연된다.
다음으로, 도 63a와 도 63b를 참조하면, BSG층(17)이 기상 플루오르 산 에칭 프로세스에 의해 에칭된다.
최종적으로, 도 64a와 도 64b를 참조하면, 도 11a와 도 11b에서와 같은 방식으로, 실리콘 산화물 등으로 이루어진 절연층(9b)이 전체 표면 상에 피착된다. 그리고 나서, 텅스텐 또는 알루미늄으로 이루어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어 광전 변환부용 개구(10a)를 형성한다. 따라서, 장치가 완성된다.
도 56a, 56b, 57a, 57b, 58a, 58b, 59a, 59b, 60a, 60b, 61a, 61b, 62a, 62b, 63a 및 63b에 나타난 제8 실시예에서, 전하 전송 전극들 E1, E2, E3및 E4의 기생 저항값이 현저하게 감소될 수 있다. 게다가, BSG층(17)이 광전 변환부 상에 형성되기 때문에, CMP 프로세스에 의한 다결정 실리콘 층(8a)의 잔류부가 광전 변환부 상에 피착될 때 조차도, 이 잔류부는 도 63a와 도 63b에 나타난 바와 같이 BSG층(17)의 에칭 프로세스에 의해 완벽하게 제거된다. 따라서, 스미어(smear) 전하들은 감소될 수 있다.
도 65a, 65b, 66a, 66b, 67a, 67b, 68a, 68b, 69a, 69b, 70a, 70b, 71a, 71b, 72a 및 72b는 본 발명에 따른 CCD형 고체 촬상 소자의 제9 실시예를 설명하기 위한 단면도들이다. 도 65a, 65b, 66a, 66b, 68a, 68b, 69a, 69b, 70a, 70b, 72a 및 72b는 각기 도 5a, 5b, 6a, 6b, 8a, 8b, 9a, 9b, 10a, 10b, 11a 및 11b에 대응된다.
우선, 도 65a와 도 65b를 참조하면, 도 5a와 도 5b에서와 같은 방식으로, N--형 단결정 실리콘 기판(1)에 P-형 불순물들을 주입하여 P-형 웰(2)을 형성한다. 다음으로, 이 P-형 웰(2) 내에 이온 주입 방법을 이용함으로써 P-형 분리 영역(3), N-형 전하 전송 영역(4), N-형 불순물 영역(5) 및 P+-형 불순물 영역(6)이 순차적으로 형성된다. 이 경우, N-형 불순물 확산 영역(5)과 P+-형 불순물 확산 영역(6)은 다이오드, 즉 광전 변환부를 형성한다. 그리고 나서, 약 500Å 내지 1500Å 두께의 게이트 절연층(7)이 형성된다. 이 경우, 게이트 절연층(7)은 실리콘 질화물로 이루어진다. 다음으로, 게이트 절연층(7) 상에는 인을 포함하는 약 0.3 내지 0.8 ㎛ 두께의 다결정 실리콘 층(8a)이 피착된다.
다음으로, 도 66a와 도 66b를 참조하면, 도 6a와 도 6b에서와 같은 방식으로, 다결정 실리콘 층(8a)이 포토리소그라피 및 에칭 프로세스를 이용함으로써 패터닝된다. 이 경우, 패턴된 다결정 실리콘 층(8a)의 갭은 약 0.1 ㎛ 내지 0.3 ㎛이다. 다결정 실리콘 층(8a)의 갭을 통하여 붕소 이온들이 침투하여 전하 전송 영역(4)의 전위 갭을 감소시킬 수 있음에 유의하라. 또한, 실리콘 산화층이 포토레지스트 패턴의 형성 전에 피착될 수 있으며, 이 포토레지스트 패턴을 사용함으로써 실리콘 산화층이 패턴된다. 이 경우, 다결정 실리콘 층(8a)은 패턴된 실리콘 산화층을 이용함으로써 패턴되고, 이후 실리콘 산화층이 재피착되고, 에치백되어 다결정 실리콘 층(8a)의 갭 내에 측벽 실리콘 산화층이 형성되게 된다.
다음으로, 도 67a와 도 67b를 참조하면, 실리콘 산화층(18)은 전체 표면 상에 피착된다. 이 경우, 실리콘 산화층(18)은 다결정 실리콘 층(8a)의 두께 보다 두껍다. 예를 들면, 실리콘 산화층(18)의 두께는 다결정 실리콘 층(8a) 두께의 약 1.5 내지 2배이다.
다음으로, 도 68a와 도 68b를 참조하면, 도 8a와 도 8b에서와 같은 방식으로, 실리콘 산화층(18)은 다결정 실리콘 층(8a)이 노출될 때 까지, CMP 프로세스에 의해 제거된다. 이 경우, 도 67a와 도 67b에 점선으로 나타난 다결정 실리콘층(8a) 상부의 일부 또한 제거된다. 따라서, 다결정 실리콘층(8a)이 제거된 영역 내에는 실리콘 산화층(18)이 남겨진다.
다음으로, 도 69a와 도 69b를 참조하면, 도 9a와 도 9b에서와 같은 방식으로, 다결정 실리콘 층(8a)의 상부가 묽은 질산을 사용함으로써 에칭된다. 이 경우, 에칭 전의 다결정 실리콘 층(8a)이 0.6 ㎛인 경우, 에칭량은 3500Å이기 때문에, 잔존하는 다결정 실리콘 층(8a)은 2500Å 두께이다.
다음으로, 도 70a와 도 70b를 참조하면, 도 10a와 도 10b에서와 같은 방식으로, 다결정 실리콘 층(8a) 상부에만 알루미늄 또는 텅스텐과 같은 고용융점 금속으로 이루어진 금속층(8b)이 선택적으로 성장된다. 이 경우, 금속층(8b)의 상부 표면은 실리콘 산화층(14)의 상부 보다 낮게 형성된다. 따라서, 다결정 실리콘 층(8b)과 금속 층(8b)에 의해 형성된 전하 전송 전극들 E1, E2, E3및 E4은 서로 전기적으로 절연된다.
다음으로, 도 71a와 도 71b를 참조하면, 실리콘 산화층(18)이 묽은 플루오르 산에 의해 에칭된다.
최종적으로, 도 72a와 도 72b를 참조하면, 도 11a와 도 11b에서와 같은 방식으로, 실리콘 산화물 등으로 이루어진 절연층(9b)이 전체 표면 상에 피착된다. 그리고 나서, 텅스텐 또는 알루미늄으로 이루어진 금속층(10)이 전체 표면 상에 피착되고 패터닝되어 광전 변환부용 개구(10a)를 형성한다. 따라서, 장치가 완성된다.
도 65a, 65b, 66a, 66b, 67a, 67b, 68a, 68b, 69a, 69b, 70a, 70b, 71a, 71b, 72a 및 72b에 나타난 제9 실시예에서, 전하 전송 전극들 E1, E2, E3및 E4의 기생 저항값이 현저하게 감소될 수 있다. 게다가, 실리콘 산화층(18)이 광전 변환부 상에 형성되기 때문에, CMP 프로세스에 의한 다결정 실리콘 층(8a)의 잔류부가 광전 변환부 상에 피착될 때 조차도, 이 잔류부는 도 71a와 도 71b에 나타난 바와 같이 실리콘 산화층(18)의 에칭 프로세스에 의해 완벽하게 제거된다. 따라서, 스미어 전하들은 감소될 수 있다. 더욱이, 광전 변환부 상의 절연층의 두께는 제8 실시예 보다 제9 실시예에서 더 얇기 때문에, 스미어 전하들은 더욱 감소될 수 있다.
전술된 바와 같이, 본 발명에 따르면, 각 전하 전송 전극은 실리콘과 알루미늄 또는 고용융점 금속과 같은 저도전성 재료로 이루어진 이중 구조이기 때문에, 전하 전송 전극들의 기생 저항값은 감소되어, 전하 전송 효율이 향상된다.
Claims (44)
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 제1 절연층(7)을 형성하는 단계;상기 제1 절연층 상에 제1 도전층(8a)을 형성하는 단계;상기 제1 도전층을 패터닝하는 단계;상기 패턴된 제1 도전층과 상기 제1 절연층 상에 제2 절연층(9a)을 형성하는 단계;상기 패턴된 제1 도전층의 상부 표면 상의 상기 제2 절연층만을 제거하여 상기 패턴된 제1 도전층의 상부 표면을 노출시키는 단계;상기 패턴된 제1 도전층의 상부를 에칭하는 단계;상기 제1 도전층의 상부가 에칭된 후 상기 패턴된 제1 도전층 상에만 제2 도전층(8b)을 성장시키는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제1항에 있어서, 상기 제1 도전층은 다결정 실리콘으로 형성되고, 상기 제2 도전층은 알루미늄과 고용융점 금속 중 하나로 형성되는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제1항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제1항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제1항에 있어서, 상기 제2 절연층의 상부는 상기 제2 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 제1 절연층(7)을 형성하는 단계;상기 제1 절연층 상에 제1 도전층(8a-1)을 형성하는 단계;상기 제1 도전층을 패터닝하는 단계;상기 패턴된 제1 도전층과 상기 제1 절연층 상에 제2 절연층(9a)을 형성하는 단계;상기 제1 및 제2 절연층들 상에 제2 도전층(8a-2)을 형성하는 단계;상기 제2 도전층을 패터닝하는 단계;상기 제2 절연층 상의 상기 패턴된 제2 도전층만을 그리고 상기 패턴된 제1 도전층의 상부 표면 상의 상기 제2 절연층만을 제거하여 상기 패턴된 제1 도전층의상부 표면을 노출시키는 단계;상기 패턴된 제1 및 제2 도전층들의 상부를 에칭하는 단계;상기 제1 및 제2 도전층들의 상부가 에칭된 후 상기 패턴된 제1 및 제2 도전층들 상에만 제3 도전층을 성장시키는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제6항에 있어서, 상기 제1 및 제2 도전층들은 다결정 실리콘으로 형성되고, 상기 제3 도전층은 알루미늄과 고용융점 금속 중 하나로 형성되는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제6항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제6항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제6항에 있어서, 상기 제2 절연층의 상부는 상기 제3 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 제1 절연층(7)을 형성하는 단계;상기 제1 절연층 상에 제1 도전층(8a)을 형성하는 단계;상기 제1 도전층 상에 더미층(dummy layer; 11)을 형성하는 단계;상기 더미층과 상기 제1 도전층을 패터닝하는 단계;상기 패턴된 더미층과 상기 제1 절연층 상에 제2 절연층(9a)을 형성하는 단계;상기 패턴된 더미층의 상부 표면 상의 상기 제2 절연층만을 제거하여 상기 패턴된 더미층의 상부 표면을 노출시키는 단계;상기 패턴된 더미층을 에칭하는 단계;상기 패턴된 더미층이 에칭된 후 상기 패턴된 제1 도전층 상에만 제2 도전층(8b)을 성장시키는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제11항에 있어서, 상기 더미층은 BSG로 형성되고, 상기 더미 에칭 단계는 기상 플루오르 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제11항에 있어서, 상기 제1 도전층은 다결정 실리콘으로 형성되고, 상기 제2 도전층은 알루미늄과 고용융점 금속 중 하나로 형성되는 것을 특징으로 하는 CCD형고체 촬상 소자의 제조 방법.
- 제11항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제11항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제11항에 있어서, 상기 제2 절연층의 상부는 상기 제2 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 제1 절연층(7)을 형성하는 단계;상기 제1 절연층 상에 제1 도전층(8a)을 형성하는 단계;상기 제1 도전층 상에 제1 더미층(12)을 형성하는 단계;상기 제1 더미층 상에 제2 더미층(13)을 형성하는 단계;상기 제1 및 제2 더미층과 상기 제1 도전층을 패터닝하는 단계;상기 패턴된 제2 더미층과 상기 제1 절연층 상에 제2 절연층(9a)을 형성하는 단계;상기 패턴된 제2 더미층의 상부 표면 상의 상기 제2 절연층만을 제거하여 상기 패턴된 제2 더미층의 상부 표면을 노출시키는 단계;상기 패턴된 제2 더미층을 에칭하는 단계;상기 패턴된 제2 더미층이 에칭된 후 상기 패턴된 제1 더미층을 에칭하는 단계;상기 패턴된 제1 더미층이 에칭된 후 상기 패턴된 제1 도전층 상에만 제2 도전층(8b)을 성장시키는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제17항에 있어서, 상기 제1 더미층은 실리콘 산화물로 형성되고, 상기 제2 더미층은 다결정 실리콘으로 형성되는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제17항에 있어서, 상기 제1 도전층은 다결정 실리콘으로 형성되고, 상기 제2 도전층은 알루미늄과 고용융점 금속 중 하나로 형성되는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제17항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제17항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제17항에 있어서, 상기 제2 절연층의 상부는 상기 제2 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 제1 절연층(7)을 형성하는 단계;상기 제1 절연층 상에 제1 도전층(8a)을 형성하는 단계;상기 제1 도전층을 패터닝하는 단계;상기 패턴된 제1 도전층과 상기 제1 절연층 상에 제2 절연층(9a)을 형성하는 단계;상기 패턴된 제1 도전층의 상부 표면 상의 상기 제2 절연층만을 제거하여 상기 패턴된 제1 도전층의 상부 표면을 노출시키는 단계;상기 제2 절연층 상에만 액상 증착 프로세스에 의해 제3 절연층(14)을 성장시키는 단계;상기 제3 절연층이 성장된 후 상기 패턴된 제1 도전층 상에만 제2 도전층을 성장시키는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제23항에 있어서, 상기 제1 도전층은 다결정 실리콘으로 형성되고, 상기 제2 도전층은 알루미늄과 고용융점 금속 중 하나로 형성되며, 상기 제3 절연층은 실리콘 산화물로 형성되는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제23항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제23항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제23항에 있어서, 상기 제3 절연층의 상부는 상기 제2 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 제1 절연층(7)을 형성하는 단계;상기 제1 절연층 상에 다결정 실리콘으로 이루어진 제1 도전층(8a)을 형성하는 단계;상기 제1 도전층을 패터닝하는 단계;상기 패턴된 제1 도전층과 상기 제1 절연층 상에 제2 절연층(9a)을 형성하는 단계;상기 패턴된 제1 도전층의 상부 표면 상의 상기 제2 절연층만을 제거하여 상기 패턴된 제1 도전층의 상부 표면을 노출시키는 단계;상기 제2 절연층이 제거된 후 상기 패턴된 제1 도전층과 상기 제2 절연층 상에 금속으로 이루어진 제2 도전층(15)을 성장시키는 단계;상기 제1 및 제2 도전층들 상에 가열 동작을 수행하여, 금속 실리사이드로 이루어진 제3 도전층(16)이 상기 제1 및 제2 도전층들의 반응에 의해 형성되게 하는 단계;상기 가열 동작이 수행된 후 상기 제2 도전층의 비반응부를 제거하는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제28항에 있어서, 상기 금속은 알루미늄과 고용융점 금속 중 하나인 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제28항에 있어서, 상기 제2 절연층이 제거된 후 상기 제1 도전층 상부의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제28항에 있어서, 상기 제2 도전층의 상기 비반응부가 제거된 후 상기 제3도전층 상부의 일부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제28항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제28항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제28항에 있어서, 상기 제3 절연층의 상부는 상기 제2 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 제1 절연층(7)을 형성하는 단계;상기 제1 절연층 상에 제1 도전층(8a)을 형성하는 단계;상기 제1 도전층을 패터닝하는 단계;상기 패턴된 제1 도전층과 상기 제1 절연층 상에 제2 절연층(9a)을 형성하는 단계;상기 제2 절연층 상에 더미층(17)을 형성하는 단계;상기 패턴된 제1 도전층의 상부 표면 상의 상기 더미층과 상기 제2 절연층만을 제거하여 상기 패턴된 제1 도전층의 상부 표면을 노출시키는 단계;상기 패턴된 제1 도전층의 상부를 에칭하는 단계;상기 제1 도전층의 상부가 에칭된 후 상기 패턴된 제1 도전층 상에만 제2 도전층(8b)을 성장시키는 단계;상기 제2 도전층이 성장된 후 상기 더미층을 제거하는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제35항에 있어서, 상기 제1 도전층은 다결정 실리콘으로 형성되고, 상기 제2 도전층은 알루미늄과 고용융점 금속 중 하나로 형성되며, 상기 더미층은 BSG로 형성되는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제35항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제35항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제35항에 있어서, 상기 제2 절연층의 상부는 상기 제2 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- CCD형 고체 촬상 소자를 제조하는 방법에 있어서,반도체 기판(1) 내에 전하 전송 영역(5)을 형성하는 단계;상기 반도체 기판 상에 절연층(7)을 형성하는 단계;상기 절연층 상에 제1 도전층(8a)을 형성하는 단계;상기 제1 도전층을 패터닝하는 단계;상기 패턴된 제1 도전층과 상기 절연층 상에 더미층(18) -상기 더미층은 상기 절연층과는 다른 재료로 형성됨- 을 형성하는 단계;상기 패턴된 제1 도전층의 상부 표면 상의 상기 더미층만을 제거하여 상기 패턴된 제1 도전층의 상부 표면을 노출시키는 단계;상기 패턴된 제1 도전층의 상부를 에칭하는 단계;상기 제1 도전층의 상부가 에칭된 후 상기 패턴된 제1 도전층 상에만 제2 도전층(8b)을 성장시키는 단계;상기 제2 도전층이 성장된 후 상기 더미층을 제거하는 단계를 포함하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제40항에 있어서, 상기 제1 도전층은 다결정 실리콘으로 형성되고, 상기 제2 도전층은 알루미늄과 고용융점 금속 중 하나로 형성되는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제40항에 있어서, 상기 제거 단계는 화학적 기계 연마 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제40항에 있어서, 상기 제거 단계는 이방성 에칭 프로세스를 이용하는 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
- 제40항에 있어서, 상기 제2 절연층의 상부는 상기 제2 도전층 보다 높은 것을 특징으로 하는 CCD형 고체 촬상 소자의 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP97-196688 | 1997-07-23 | ||
| JP19668897A JP3204169B2 (ja) | 1997-07-23 | 1997-07-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990014115A KR19990014115A (ko) | 1999-02-25 |
| KR100313200B1 true KR100313200B1 (ko) | 2001-12-12 |
Family
ID=16361951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980029708A KR100313200B1 (ko) | 1997-07-23 | 1998-07-23 | 이중구조의전하전송전극들을구비한ccd형고체촬상소자의제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6194749B1 (ko) |
| JP (1) | JP3204169B2 (ko) |
| KR (1) | KR100313200B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101084720B1 (ko) | 2009-03-18 | 2011-11-22 | 전남대학교산학협력단 | 3차원 입체 전자기 구동장치 |
| KR101084722B1 (ko) | 2009-06-18 | 2011-11-22 | 전남대학교산학협력단 | 3차원 전자기 구동장치 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000196060A (ja) * | 1998-12-24 | 2000-07-14 | Nec Corp | 固体撮像装置およびその製造方法 |
| WO2001062378A2 (en) | 2000-02-22 | 2001-08-30 | Genospectra, Inc. | Microarray fabrication techniques and apparatus |
| US20040014102A1 (en) * | 2000-02-22 | 2004-01-22 | Shiping Chen | High density parallel printing of microarrays |
| KR20020097181A (ko) * | 2000-02-22 | 2002-12-31 | 제노스펙트라 인코포레이티드 | 마이크로어레이 제작 기술 및 장치 |
| US20030087309A1 (en) * | 2001-08-27 | 2003-05-08 | Shiping Chen | Desktop drug screening system |
| WO2003042697A1 (en) * | 2001-11-14 | 2003-05-22 | Genospectra, Inc. | Biochemical analysis system with combinatorial chemistry applications |
| US6830632B1 (en) | 2002-07-24 | 2004-12-14 | Lucas Milhaupt, Inc. | Flux cored preforms for brazing |
| JP2004335801A (ja) * | 2003-05-08 | 2004-11-25 | Fuji Photo Film Co Ltd | 固体撮像素子およびその製造方法 |
| JP4341421B2 (ja) | 2004-02-04 | 2009-10-07 | ソニー株式会社 | 固体撮像装置 |
| US8445944B2 (en) * | 2004-02-04 | 2013-05-21 | Sony Corporation | Solid-state image pickup device |
| US8274014B2 (en) | 2006-05-25 | 2012-09-25 | Bellman-Melcor Development, Llc | Filler metal with flux for brazing and soldering and method of making and using same |
| EP2091686B1 (en) | 2006-12-11 | 2016-06-15 | Lucas-Milhaupt, Inc. | Low and non-silver filler metals and alloys and corresponding joinder systems and methods |
| JP5207777B2 (ja) * | 2008-03-06 | 2013-06-12 | パナソニック株式会社 | 固体撮像装置及びその製造方法 |
| JP5192277B2 (ja) * | 2008-04-14 | 2013-05-08 | シャープ株式会社 | 固体撮像装置の製造方法 |
| US9157134B2 (en) | 2009-10-26 | 2015-10-13 | Lucas-Milhaupt, Inc. | Low silver, low nickel brazing material |
| US10744601B2 (en) | 2015-08-07 | 2020-08-18 | Bellman-Melcor Development, Llc | Bonded brazing ring system and method for adhering a brazing ring to a tube |
| JP7426883B2 (ja) | 2020-04-02 | 2024-02-02 | 株式会社Uacj | アルミニウム製組み付け体及びろう付体の製造方法 |
| JP7426882B2 (ja) | 2020-04-02 | 2024-02-02 | 株式会社Uacj | アルミニウム製組み付け体及びろう付体の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025440A (ja) * | 1988-06-22 | 1990-01-10 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725872A (en) * | 1985-02-25 | 1988-02-16 | Tektronix, Inc. | Fast channel single phase buried channel CCD |
| JPH04147651A (ja) | 1990-04-02 | 1992-05-21 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR940009601B1 (ko) | 1991-09-14 | 1994-10-15 | 금성일렉트론 주식회사 | 전하전송장치의 제조방법 |
| JPH05114617A (ja) | 1991-10-21 | 1993-05-07 | Oki Electric Ind Co Ltd | 電荷結合素子 |
| JP3394308B2 (ja) | 1994-01-25 | 2003-04-07 | 株式会社日立製作所 | 固体撮像装置 |
| KR0136933B1 (ko) * | 1994-05-21 | 1998-04-24 | 문정환 | 씨씨디(ccd) 영상소자 및 제조방법 |
-
1997
- 1997-07-23 JP JP19668897A patent/JP3204169B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-23 KR KR1019980029708A patent/KR100313200B1/ko not_active IP Right Cessation
- 1998-07-23 US US09/120,466 patent/US6194749B1/en not_active Expired - Fee Related
-
2000
- 2000-08-09 US US09/635,336 patent/US6312970B1/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH025440A (ja) * | 1988-06-22 | 1990-01-10 | Mitsubishi Electric Corp | 電荷転送素子の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101084720B1 (ko) | 2009-03-18 | 2011-11-22 | 전남대학교산학협력단 | 3차원 입체 전자기 구동장치 |
| KR101084722B1 (ko) | 2009-06-18 | 2011-11-22 | 전남대학교산학협력단 | 3차원 전자기 구동장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1140793A (ja) | 1999-02-12 |
| KR19990014115A (ko) | 1999-02-25 |
| US6194749B1 (en) | 2001-02-27 |
| JP3204169B2 (ja) | 2001-09-04 |
| US6312970B1 (en) | 2001-11-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100313200B1 (ko) | 이중구조의전하전송전극들을구비한ccd형고체촬상소자의제조방법 | |
| US6960795B2 (en) | Pixel sensor cell for use in an imaging device | |
| JP3792628B2 (ja) | 固体撮像装置及び画像読み出し方法 | |
| US7211848B2 (en) | Masked spacer etching for imagers | |
| EP1897141B1 (en) | Buried conductor for imagers | |
| US20170012068A1 (en) | Solid-state image pickup device | |
| JP4304927B2 (ja) | 固体撮像素子及びその製造方法 | |
| US5895944A (en) | Charge coupled device image sensor and method of driving the same | |
| TW202005068A (zh) | 像素感測器、其形成方法及影像感測器 | |
| KR100350753B1 (ko) | 실리콘전극과금속전극사이에배리어금속층을갖는반도체장치및그의제조방법 | |
| KR100688589B1 (ko) | 필 팩터가 증대된 이미지 센서 및 그의 제조방법 | |
| JPH04333828A (ja) | 液晶表示装置 | |
| US8105864B2 (en) | Method of forming barrier regions for image sensors | |
| KR20100004961A (ko) | 고체촬상소자, 고체촬상장치 및 그 제조방법 | |
| JP2002043555A (ja) | 固体撮像装置 | |
| KR100595899B1 (ko) | 이미지 센서 및 그 제조방법 | |
| US8105858B2 (en) | CMOS imager having a nitride dielectric | |
| JPH0745806A (ja) | 固体撮像装置およびその製造方法 | |
| WO2022113830A1 (ja) | 撮像素子及び撮像装置 | |
| US20240222401A1 (en) | Semiconductor device, image sensor | |
| US20050145889A1 (en) | Solid state image pickup device and its manufacture method | |
| WO2022145138A1 (ja) | 固体撮像装置及びその製造方法、並びに電子機器 | |
| JP3298259B2 (ja) | 電荷転送素子 | |
| JP2024072796A (ja) | イメージセンサ及びその製造方法 | |
| JP2024032663A (ja) | イメージセンサー |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |