KR102618492B1 - 3차원 반도체 소자 - Google Patents

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Abstract

3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되며, 서로 이격되는 제1 연장 영역 및 제2 연장 영역; 상기 하부 구조물 상에 배치되며, 상기 제1 연장 영역과 상기 제2 연장 영역 사이에 배치되는 메모리 블록; 및 상기 하부 구조물 상에 배치되며, 서로 이격되는 제1 주 분리 구조물 및 제2 주 분리 구조물을 포함한다. 상기 제1 연장 영역, 상기 메모리 블록 및 상기 제2 연장 영역은 상기 제1 및 제2 주 분리 구조물들 사이에 배치되고, 상기 메모리 블록은 정보 저장 영역들 및 워드라인들을 포함하고, 상기 제1 및 제2 연장 영역들은 상기 워드라인들이 상기 메모리 블록으로부터 연장된 영역이고, 상기 제1 연장 영역 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 거리는 상기 메모리 블록 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 거리 보다 크다.

Description

3차원 반도체 소자{THREE-DIMENSIONAL SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 게이트들을 분리시키는 분리 구조물들을 포함하는 3차원 반도체 소자에 관한 것이다.
반도체 기판의 표면으로부터 수직한 방향으로 적층되는 게이트 전극들을 포함하는 반도체 소자가 개발되고 있다. 반도체 소자의 고집적화를 위하여, 상기 적층되는 게이트 전극들의 수를 증가시키고 있다. 이와 같이, 반도체 기판의 표면과 수직한 방향으로 적층되는 게이트 전극들의 수가 점점 증가하면서, 예상치 못한 불량이 증가하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 3차원 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 고집적화할 수 있는 3차원 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되며, 서로 이격되는 제1 연장 영역 및 제2 연장 영역; 상기 하부 구조물 상에 배치되며, 상기 제1 연장 영역과 상기 제2 연장 영역 사이에 배치되는 메모리 블록; 및 상기 하부 구조물 상에 배치되며, 서로 이격되는 제1 주 분리 구조물 및 제2 주 분리 구조물을 포함한다. 상기 제1 연장 영역, 상기 메모리 블록 및 상기 제2 연장 영역은 상기 제1 및 제2 주 분리 구조물들 사이에 배치되고, 상기 메모리 블록은 정보 저장 영역들 및 워드라인들을 포함하고, 상기 제1 및 제2 연장 영역들은 상기 워드라인들이 상기 메모리 블록으로부터 연장된 영역이고, 상기 제1 연장 영역 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 거리는 상기 제1 메모리 블록 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 거리 보다 크다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되며 서로 이격되는 제1 주 분리 구조물, 제2 주 분리 구조물 및 제3 주 분리 구조물; 상기 하부 구조물 상에 배치되며 상기 제1 주 분리 구조물과 상기 제2 주 분리 구조물 사이에 배치되는 제1 적층 구조물; 및 상기 하부 구조물 상에 배치되며 상기 제2 주 분리 구조물과 상기 제3 주 분리 구조물 사이에 배치되는 제2 적층 구조물을 포함한다. 상기 제1 및 제3 주 분리 구조물들은 서로 평행한 라인 모양이고, 상기 제2 주 분리 구조물은 상기 제1 및 제3 주 분리 구조물들 사이에 배치되고, 상기 제2 주 분리 구조물은 상기 제1 및 제3 주 분리 구조물들과 평행한 제1 부분 및 제2 부분을 포함하고, 상기 제2 주 분리 구조물의 상기 제2 부분과 상기 제1 주 분리 구조물 사이의 거리는 상기 제2 주 분리 구조물의 상기 제1 부분과 상기 제1 주 분리 구조물 사이의 거리 보다 크다.
본 발명의 기술적 사상의 일 실시 예에 따른 3차원 반도체 소자를 제공한다. 이 3차원 반도체 소자는 하부 구조물 상에 배치되는 제1 주 분리 구조물 및 제2 주 분리 구조물; 상기 하부 구조물 상에 배치되는 제1 연장 영역, 제2 연장 영역, 및 상기 제1 및 제2 연장 영역 사이의 메모리 블록, 상기 제1 및 제2 연장 영역들 및 상기 메모리 블록은 상기 제1 및 제2 주 분리 구조물들 사이에 배치되고; 상기 메모리 블록 내에서 상기 하부 구조물의 상부면과 수직한 방향으로 이격되면서 적층되는 워드라인들을 포함하는 적층 구조물, 상기 워드라인들은 상기 메모리 블록 내로부터 상기 제1 및 제2 연장 영역들 내로 연장되고; 상기 메모리 블록 내에서 상기 하부 구조물의 상부면과 수직한 방향으로 상기 워드라인들을 관통하는 채널 반도체 층; 및 상기 메모리 블록 내에서 상기 채널 반도체 층과 상기 워드라인들 사이에 배치되는 정보 저장 영역들을 포함한다. 상기 메모리 블록 내에서의 상기 워드라인들의 폭은 상기 제1 연장 영역 내에서의 상기 워드라인들의 폭 보다 작고, 상기 제2 연장 영역 내에서의 상기 워드라인들의 폭 보다 크다.
본 발명의 실시예 들에 따르면, 게이트 전극들을 수평 방향으로 분리시킬 수 있는 분리 구조물들을 포함하는 3차원 반도체 소자를 제공할 수 있다. 본 발명의 실시예 들에 따르면, 메모리 블록 내에의 분리 구조물들 사이의 이격거리와, 게이트 패드들이 형성되는 연장 영역들 내에서의 분리 구조물들 사이의 이격거리를 다르게 하는 구조를 제공할 수 있다. 이와 같은 분리 구조물들을 제공함으로써, 게이트 전극들의 적층 수를 더욱 증가시키면서, 게이트 패드들을 보다 효율적으로 배치 및 형성할 수 있다. 따라서, 반도체 소자의 집적도를 향상시킬 수 있다.
도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 메모리 어레이 영역을 개념적으로 나타낸 회로도이다.
도 2는 는 본 발명의 일 실시예에 따른 3차원 반도체 소자를 개략적으로 나타낸 블록도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 반도체 소자를 개략적으로 나타내는 평면도이다.
도 4a 및 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6d, 도 7a, 도 7b, 도 8a, 도 8b 및 도 9는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 나타내는 도면들이다.
도 10은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 부분 확대 단면도이다.
도 11은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 단면도이다.
도 12a 내지 도 13b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 변형 예를 나타내는 도면들이다.
도 14는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법을 나타내는 공정 흐름도이다.
도 15a 내지 도 17b는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법을 나타내는 단면도들이다.
도 1a를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 1a는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적인 블록 다이어그램이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자(1)는 메모리 어레이 영역(MA), 로우 디코더(3), 페이지 버퍼(4), 컬럼 디코더(5) 및 제어 회로(6)를 포함할 수 있다. 상기 메모리 어레이 영역(MA)은 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 어레이 영역(MA)은 복수의 행과 열을 따라 배열된 메모리 셀들을 포함할 수 있다. 상기 메모리 어레이 영역(MA)에 포함되는 상기 메모리 셀들은, 워드 라인들(WL), 적어도 하나의 공통 소스 라인(CSL), 스트링 선택 라인들(SSL), 적어도 하나의 접지 선택 라인(GSL) 등을 통해 로우 디코더(3)와 전기적으로 연결될 수 있으며, 비트 라인들(BL)을 통해 페이지 버퍼(4) 및 컬럼 디코더(5)와 전기적으로 연결될 수 있다.
일 실시예에서, 상기 메모리 셀들 중에서, 동일한 행을 따라 배열되는 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 메모리 셀들은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록들(BLK)의 워드 라인들(WL)에 구동 신호를 제공할 수 있다. 예를 들어, 상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 블록들(BLK)에 전기적으로 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 페이지 버퍼(4)는 상기 비트 라인들(BL)을 통해 상기 메모리 어레이 영역(MA)과 전기적으로 연결될 수 있다. 상기 페이지 버퍼(4)는 상기 컬럼 디코더(5)로부터 디코딩된 어드레스에 따라 선택된 비트 라인(BL)과 연결될 수 있다. 상기 페이지 버퍼(4)는 동작 모드에 따라, 메모리 셀들에 저장될 데이터를 임시로 저장하거나, 메모리 셀들에 저장된 데이터를 감지할 수 있다. 예를 들어, 상기 페이지 버퍼(4)는 프로그램 동작 모드시 기입 드라이버(write driver) 회로로 동작하며, 읽기 동작 모드시 감지 증폭기(sense amplifier) 회로로서 동작할 수 있다. 상기 페이지 버퍼(4)는 제어 로직으로부터 파워(예를 들어, 전압 또는 전류)를 수신하고 선택된 비트 라인(BL)에 이를 제공할 수 있다.
상기 컬럼 디코더(5)는 상기 페이지 버퍼(4)와 외부 장치(예를 들면, 메모리 컨트롤러) 사이에 데이터 전송 경로를 제공할 수 있다. 상기 컬럼 디코더(5)는 외부에서 입력된 어드레스를 디코딩하여, 상기 비트 라인들(BL) 중 어느 하나를 선택할 수 있다.
상기 컬럼 디코더(5)는 상기 메모리 블록들(BLK)에 공통으로 연결될 수 있으며, 블록 선택 신호에 따라 선택된 상기 메모리 블록(BLK)의 상기 비트 라인들(BL)에 데이터 정보를 제공할 수 있다.
상기 제어 회로(6)는 3차원 반도체 소자(1)의 전반적인 동작을 제어할 수 있다. 상기 제어 회로(6)는 제어 신호 및 외부 전압을 수신하고, 수신된 제어 신호에 따라 동작할 수 있다. 상기 제어 회로(6)는 외부 전압을 이용하여 내부 동작에 필요한 전압들(예를 들어, 프로그램 전압, 읽기 전압, 소거 전압 등)을 생성하는 전압 발생기를 포함할 수 있다. 상기 제어 회로(6)는 제어 신호들에 응답하여 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
도 1b를 참조하여 도 1a에서 설명한 3차원 반도체 소자(1)의 상기 메모리 어레이 영역(도 1a의 MA)의 회로의 예시적인 예를 설명하기로 한다. 도 1b는 상기 메모리 어레이 영역(도 1a의 MA)을 개념적으로 나타낸 회로도이다.
도 1b를 참조하면, 본 발명의 일 실시예에 따른 3차원 반도체 소자는 공통 소스 라인(CSL), 비트라인들(BL0 ~ BL2), 상기 공통 소스 라인(CSL)과 상기 비트라인들(BL0 ~ BL2) 사이에 배치되는 복수의 셀 스트링(CSTR)을 포함할 수 있다. 상기 복수의 셀 스트링(CSTR)은 각각의 상기 비트라인들(BL0 ~ BL2)에 병렬로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)은 상기 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 상기 복수의 셀 스트링(CSTR)의 각각은 직렬로 연결될 수 있는 하부 선택 트랜지스터(GST), 메모리 셀들(MCT) 및 상부 선택 트랜지스터(SST)를 포함할 수 있다.
상기 메모리 셀들(MCT)은 상기 하부 선택 트랜지스터(GST)와 상기 상부 선택 트랜지스터(SST) 사이에서 직렬 연결될 수 있다. 상기 메모리 셀들(MCT)의 각각은 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다.
상기 상부 선택 트랜지스터(SST)는 상기 비트라인들(BL0 ~ BL2)과 전기적으로 연결될 수 있고, 상기 하부 선택 트랜지스터(GST)는 상기 공통 소스 라인(CSL)과 전기적으로 연결될 수 있다.
상기 상부 선택 트랜지스터(SST)는 복수개가 배치될 수 있으며, 스트링 선택 라인들(SSL1 ~ SSL2)에 의해 제어될 수 있다. 상기 메모리 셀들(MCT)은 복수개의 워드라인들(WL0~WLn)에 의해 제어될 수 있다.
상기 하부 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 상기 공통 소스 라인(CSL)은 상기 접지 선택 트랜지스터(GST)의 소스에 공통으로 연결될 수 있다.
예시적인 예에서, 상기 상부 선택 트랜지스터(SST)는 스트링 선택 트랜지스터일 수 있고, 상기 하부 선택 트랜지스터(GST)는 접지 선택 트랜지스터일 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 소자에서, 도 1에서 설명한 메모리 블록들(BLK)를 설명하기 위하여 개략적으로 나타낸 블록도이다.
도 2를 참조하면, 도 1에서 설명한 상기 메모리 어레이 영역(MA)의 상기 복수의 메모리 블록들(BLK)은 제1 방향(X)으로 연장되며 제2 방향(Y)으로 차례로 배열될 수 있다. 상기 제2 방향(Y)은 상기 제1 방향(X)과 수직한 방향일 수 있다.
상기 메모리 블록들(BLK)을 포함하는 상기 메모리 어레이 영역(MA)은 하부 구조물(103) 상에 배치될 수 있다. 상기 메모리 블록들(BLK)은 상기 하부 구조물(103) 상에 배치되는 주 분리 구조물들(MS) 사이에 배치될 수 있다. 상기 메모리 블록들(BLK)의 각각은 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에 배치될 수 있다. 따라서, 상기 메모리 블록들(BLK)은 상기 주 분리 구조물들(MS)에 의해 상기 제2 방향(Y)으로 분리 및 이격될 수 있다.
다음으로, 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 상술한 도 2와 함께, 도 3을 참조하여 설명하기로 한다. 도 3은 본 발명의 일 실시예에 따른 3차원 반도체 소자의 개략적으로 나타내는 평면도이다.
도 2 및 도 3을 참조하면, 도 2에서 상술한 바와 같이, 상기 메모리 어레이 영역(MA)은 상기 주 분리 구조물들(MS)에 의해 상기 제2 방향(Y)으로 서로 분리되는 상기 메모리 블록들(BLK)을 포함할 수 있다.
상기 메모리 블록들(BLK)의 일측에 제1 연장 영역들(EA1)이 배치될 수 있고, 상기 메모리 블록들(BLK)의 타측에 제2 연장 영역들(EA2)이 배치될 수 있다. 따라서, 상기 메모리 블록들(BLK)은 상기 제1 연장 영역들(EA1)과 상기 제2 연장 영역들(EA2) 사이에 배치될 수 있다. 상기 제1 연장 영역들(EA1), 상기 메모리 블록들(BLK) 및 상기 제2 연장 영역들(EA2)은 상기 제1 방향(X)으로 차례로 배열될 수 있다.
상기 제1 연장 영역들(EA1), 상기 메모리 블록들(BLK) 및 상기 제2 연장 영역들(EA2)은 상기 주 분리 구조물들(MS) 사이에 배치될 수 있다. 따라서, 상기 제1 연장 영역들(EA1)은 상기 메모리 블록들(BLK)와 마찬가지로, 상기 제2 방향(Y)으로 이격될 수 있다. 또한, 상기 제2 연장 영역들(EA2)은 상기 메모리 블록들(BLK)와 마찬가지로, 상기 제2 방향(Y)으로 이격될 수 있다.
상기 메모리 블록들(BLK) 중 어느 하나의 메모리 블록은 어느 하나의 제1 연장 영역과 어느 하나의 제2 연장 영역 사이에 배치될 수 있다. 상기 메모리 블록들(BLK)은 제1 메모리 블록(BLK1) 및 제2 메모리 블록(BLK2)을 포함할 수 있다.
상기 제1 연장 영역들(EA1)은 제1 확장 영역(EA1a) 및 제1 축소 영역(EA1b)을 포함할 수 있고, 상기 제2 연장 영역들(EA2)은 제2 확장 영역(EA2a) 및 제2 축소 영역(EA2b)을 포함할 수 있다. 상기 제1 메모리 블록(BLK1)은 상기 제1 연장 영역들(EA1) 중 상기 제1 확장 영역(EA1a)과 상기 제2 연장 영역들(EA2) 중 상기 제2 축소 영역(EA1b) 사이에 배치될 수 있고, 상기 제2 메모리 블록(BLK2)은 상기 제1 연장 영역들(EA1) 중 상기 제1 축소 영역(EA1b)과 상기 제2 연장 영역들(EA2) 중 상기 제2 확장 영역(EA2a) 사이에 배치될 수 있다.
상기 제1 확장 영역(EA1a) 및 상기 제2 확장 영역(EA2b)은 실질적으로 동일한 크기, 예를 들어 실질적으로 동일한 상기 제2 방향(Y)의 폭을 가질 수 있다. 상기 제1 축소 영역(EA1b) 및 상기 제2 축소 영역(EA2a)은 실질적으로 동일한 크기, 예를 들어 실질적으로 동일한 상기 제2 방향(Y)의 폭을 가질 수 있다. 상기 메모리 블록들(BLK)은 실질적으로 동일한 크기, 에를 들어 실질적으로 동일한 상기 제2 방향(Y)의 폭을 가질 수 있다.
각각의 상기 메모리 블록들(BLK)의 상기 제2 방향(Y)의 폭은 각각의 상기 제1 및 제2 확장 영역들(EA1a, EA2b)의 상기 제2 방향(Y)으로의 폭 보다 작을 수 있으며, 각각의 상기 제1 및 제2 축소 영역들(EA1b, EA2a)의 상기 제2 방향(Y)으로의 폭 보다 클 수 있다. 각각의 상기 제1 및 제2 확장 영역들(EA1a, EA2b)의 상기 제2 방향(Y)으로의 폭은 각각의 상기 제1 및 제2 축소 영역들(EA1b, EA2a)의 상기 제2 방향(Y)으로의 폭 보다 클 수 있다.
상기 복수의 주 분리 구조물들(MS)은 제1 주 분리 구조물(MS1), 제2 주 분리 구조물들(MS2) 및 제3 주 분리 구조물들(MS3)을 포함할 수 있다. 상기 제2 주 분리 구조물들(MS2)은 상기 제1 주 분리 구조물(MS1) 양 옆에 배치될 수 있다. 상기 제1 및 제2 주 분리 구조물들(MS1, MS2)은 상기 제3 주 분리 구조물들(MS3) 사이에 배치될 수 있다. 이와 같이 배치될 수 있는 상기 제1 내지 제3 주 분리 구조물들(MS1 ~ MS3)은 상기 제2 방향(Y)으로 미러 대칭되면서 반복적으로 배열될 수 있다.
서로 인접하는 어느 하나의 제2 주 분리 구조물(MS2)과 상기 제1 주 분리 구조물(MS1) 사이에, 상기 제1 방향(X)으로 차레로 배열되는 상기 제1 확장 영역(EA1a), 상기 제1 메모리 블록(BLK1) 및 상기 제2 축소 영역(EA2a)이 배치될 수 있다. 서로 인접하는 어느 하나의 제2 주 분리 구조물(MS2)과 어느 하나의 상기 제3 주 분리 구조물(MS3) 사이에 상기 제1 방향(X)으로 차례로 배열되는 상기 제2 축소 영역(EA1b), 상기 제2 메모리 블록(BLK2) 및 상기 제2 확장 영역(EA2b)가 배치될 수 있다.
따라서, 도 3과 같은 평면에서, 상기 제1 연장 영역들(EA1)은, 두 개의 제3 주 분리 구조물들(MS3) 사이에서 상기 제2 방향(Y)으로 차례로 배열되는 하나의 제1 축소 영역(EA1b), 하나의 제1 확장 영역(EA1a), 하나의 제1 확장 영역(EA1b), 및 하나의 제1 축소 영역(EA1b)을 포함할 수 있다. 이와 마찬가지로, 도 3과 같은 평면에서, 상기 제2 연장 영역들(EA2)은, 두 개의 제3 주 분리 구조물들(MS3) 사이에서 상기 제2 방향(Y)으로 차례로 배열되는 하나의 제1 확장 영역(EA2b), 하나의 제2 축소 영역(EA2a), 하나의 제2 축소 영역(EA2a), 및 하나의 제2 확장 영역(EA2b)을 포함할 수 있다.
상기 복수의 주 분리 구조물들(MS) 사이의 이격 거리는 각각의 상기 메모리 블록들(BLK)의 상기 제2 방향(Y)의 폭, 각각의 상기 제1 및 제2 확장 영역들(EA1a, EA2b)의 상기 제2 방향(Y)으로의 폭, 및 각각의 상기 제1 및 제2 축소 영역들(EA1b, EA2a)의 상기 제2 방향(Y)으로의 폭에 의해서 결정될 수 있다. 따라서, 서로 인접하는 상기 제1 및 제2 주 분리 구조물들(MS1, MS2) 사이에서, 상기 제1 메모리 블록(BLK1) 양 옆에 위치하는 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이의 이격 거리는 상기 제1 연장 영역(EA1)의 상기 제1 확장 영역(EA1a) 양 옆에 위치하는 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이의 이격 거리 보다 작을 수 있고, 상기 제2 연장 영역(EA2)의 상기 제2 축소 영역(EA2a) 양 옆에 위치하는 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이의 이격 거리 보다 클 수 있다. 상기 제1 연장 영역(EA1)의 상기 제1 확장 영역(EA1a) 양 옆에 위치하는 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이의 이격 거리는 상기 제2 연장 영역(EA2)의 상기 제2 축소 영역(EA2a) 양 옆에 위치하는 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이의 이격 거리 보다 클 수 있다.
서로 인접하는 상기 제2 및 제3 주 분리 구조물들(MS2, MS3) 사이에서, 상기 제2 메모리 블록(BLK2) 양 옆에 위치하는 상기 제2 주 분리 구조물(MS2)과 상기 제3 주 분리 구조물(MS3) 사이의 이격 거리는 상기 제1 연장 영역(EA1)의 상기 제1 축소 영역(EA1b) 양 옆에 위치하는 상기 제2 주 분리 구조물(MS2)과 상기 제3 주 분리 구조물(MS3) 사이의 이격 거리 보다 클 수 있고, 상기 제2 연장 영역(EA2)의 상기 제2 확장 영역(EA2b) 양 옆에 위치하는 상기 제2 주 분리 구조물(MS2)과 상기 제3 주 분리 구조물(MS3) 사이의 이격 거리 보다 작을 수 있다. 상기 제1 연장 영역(EA1)의 상기 제1 축소 영역(EA1b) 양 옆에 위치하는 상기 제2 주 분리 구조물(MS2)과 상기 제3 주 분리 구조물(MS3) 사이의 이격 거리는 상기 제2 연장 영역(EA2)의 상기 제2 확장 영역(EA2a) 양 옆에 위치하는 상기 제2 주 분리 구조물(MS2)과 상기 제3 주 분리 구조물(MS3) 사이의 이격 거리 보다 작을 수 있다.
상술한 바와 같은 상기 주 분리 구조물들(MS) 사이의 이격 거리는 상기 제2 주 분리 구조물들(MS2)의 변곡 부들(MS2v)에 의해 변화될 수 있다. 예를 들어, 상기 제2 주 분리 구조물들(MS2)의 각각은 제1 부분(MS2a), 제2 부분(MS2b) 및 제3 부분(MS2c)을 포함할 수 있다. 상기 제1 메모리 블록들(BLK1)은 상기 제2 주 분리 구조물들(MS2)의 상기 제1 부분들(MS2a)과 상기 제1 주 분리 구조물(MS1) 사이에 배치될 수 있다. 상기 제1 연장 영역(EA1)의 상기 제1 확장 영역(EA1a)은 상기 제2 주 분리 구조물들(MS2)의 상기 제2 부분들(MS2b)과 상기 제1 주 분리 구조물(MS1) 사이에 배치될 수 있다. 상기 제2 연장 영역(EA2)의 상기 제1 축소 영역(EA2a)은 상기 제2 주 분리 구조물들(MS2)의 상기 제3 부분들(MS2c)과 상기 제1 주 분리 구조물(MS1) 사이에 배치될 수 있다. 상기 제2 주 분리 구조물들(MS2)에서, 상기 변곡 부들(MS2v)은 상기 제1 부분들(MS2a)과 상기 제2 부분들(MS2b) 사이, 및 상기 제1 부분들(MS2a)과 상기 제3 부분들(MS2c) 사이에 배치될 수 있다.
예를 들어, 상기 제1 확장 영역(EA1a) 양 옆에 위치하는 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제1 주 분리 구조물(MS1)은 일정한 거리를 유지하고, 상기 제1 확장 영역(EA1a)으로부터 상기 제1 메모리 블록(BLK1)을 향하는 방향, 즉 상기 제1 방향(X)으로 향하면서 상기 제1 메모리 블록(BLK1) 양 옆에 위치하는 상기 제2 주 분리 구조물(MS2)의 상기 제1 부분(MS2a)과 상기 제1 주 분리 구조물(MS1) 사이의 거리가 좁아질수 있다. 이 경우에, 상기 제1 주 분리 구조물(MS1)은 곧은 직선 모양으로 상기 제1 방향(X)으로 연장될 수 있고, 상기 제2 주 분리 구조물(MS2)은 상기 제1 주 분리 구조물(MS1)과 거리가 좁아지도록 구부러지면서 상기 제1 주 분리 구조물(MS1)과 가까워질 수 있다. 따라서, 상기 제2 주 분리 구조물(MS2)에서, 상기 제1 부분(MS2a)과 상기 제2 부분(MS2b) 사이에서 구부러지는 부분을 상기 변곡 부(MS2v)로 정의할 수 있다.
상기 복수의 주 분리 구조물들(MS) 사이에 적층 구조물들(GS)이 배치될 수 있다. 상기 적층 구조물들(GS)의 각각은 상기 복수의 주 분리 구조물들(MS) 중에서 서로 인접하는 한 쌍의 주 분리 구조물들(MS) 사이에 배치될 수 있다.
상기 적층 구조물들(GS)은 서로 인접하는 어느 하나의 제2 주 분리 구조물(MS2)과 상기 제1 주 분리 구조물(MS1) 사이에 배치되는 제1 적층 구조물(GS1), 및 서로 인접하는 어느 하나의 제2 주 분리 구조물(MS2)과 어느 하나의 상기 제3 주 분리 구조물(MS3) 사이에 배치되는 제2 적층 구조물(GS2)을 포함할 수 있다.
각각의 상기 복수의 주 분리 구조물들(MS)의 상기 제1 방향(X)으로의 길이(L1)는 각각의 상기 적층 구조물들(GS)의 상기 제1 방향(X)으로의 길이(L2) 보다 클 수 있다.
다음으로, 앞에서 설명한 도 2 및 도 3의 내용과 함께, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 7a, 도 7b, 도 8a, 도 8b 및 도 9를 참조하여 본 발명의 일 실시예에 따른 3차원 반도체 소자의 예시적인 예를 설명하기로 한다. 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 7a, 도 7b, 도 8a, 도 8b 및 도 9에서, 도 4a는 도 3의 'A'로 표시된 부분을 확대하여 나타낸 부분 확대 평면도이고, 도 4b는 이해를 돕기 위하여 도 4a의 구성요소들 중 일부 구성요소들을 나타내는 평면도이고, 도 5a는 도 4a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5b는 도 5a의 'B'로 표시된 부분을 나타내는 부분 확대도이고, 도 6a 내지 도 6d은 도 5b의 차례로 적층되는 워드라인들을 설명하기 위한 평면도들이고, 도 7a는 도 4a의 II-II'선을 따라 취해진 영역을 나타내는 단면도이고, 도 7b는 도 4a의 III-III'선을 따라 취해진 영역을 나타내는 단면도이고, 도 8a는 도 4a의 IV-IV'선을 따라 취해진 영역을 나타내는 단면도이고, 도 8b는 도 8a의 일부 구성요소를 설명하기 위하여 개념적으로 나타내는 단면도이고, 도 9는 도 4a의 V-V'선을 따라 취해진 영역을 나타내는 단면도이다.
이하에서, 도 2 및 도 3을 참조하여 설명한 내용과 함께, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a, 도 6b, 도 6c, 도 6d, 도 7a, 도 7b, 도 8a, 도 8b 및 도 9를 참조하여 설명하되, 일부 도면을 인용하여 설명하는 것이 보다 이해하는데 도움이 되는 경우에는 도 2 내지 도 9 중 일부 도면을 참조하여 설명하기로 한다.
도 2 내지 도 9를 참조하면, 도 2 및 도 3을 참조하여 설명한 것과 같이, 상기 하부 구조물(103) 상에 상기 주 분리 구조물들(MS) 및 상기 적층 구조물들(GS)이 배치될 수 있다. 상기 하부 구조물(103) 상에 보조 분리 구조물들(SS)이 배치될 수 있다. 상기 보조 분리 구조물들(SS)은 상기 제1 방향(X)으로 연장되는 라인 모양 또는 바 모양일 수 있다. 상기 하부 구조물(103)은 실리콘 등과 같은 반도체 물질로 형성될 수 있는 반도체 기판일 수 있다.
각각의 상기 보조 분리 구조물들(SS)의 상기 제1 방향(X)의 길이는 각각의 상기 주 분리 구조물들(MS)의 상기 제1 방향(X)의 길이(도 3의 L1) 보다 작을 수 있다.
상기 보조 분리 구조물들(SS)은 상기 제1 방향(X)으로 배열되며 상기 제1 방향(X)으로 서로 마주보는 끝 부분들을 가질 수 있다. 상기 보조 분리 구조물들(SS)의 서로 마주보는 끝 부분들 사이는 연결 영역(IR)으로 정의할 수 있다.
예시적인 예에서, 상기 연결 영역(IR)은 지그재그로 배열될 수 있다.
상기 보조 분리 구조물들(SS)은 상기 주 분리 구조물들(MS) 사이에 배치될 수 있다.
도 5a, 도 5b, 도 7a, 도 7b 및 도 8a를 참조하면, 상기 적층 구조물들(GS)의 각각은 상기 하부 구조물(103)의 상부면(103s)과 수직한 수직 방향으로 서로 이격되면서 적층될 수 있는 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)을 포함할 수 있다. 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U) 사이에 층간 절연 층들(106)이 배치될 수 있다. 또한, 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U) 중 최하위 게이트 전극(G_L)과 상기 하부 구조물(103) 사이에도 층간 절연 층(106)이 배치될 수 있다. 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN), 금속 실리사이드(e.g., WSi, TiSi, TaSi 등) 또는 금속(e.g., W) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 도우프트 폴리 실리콘은 N형 불순물(e.g., P, As 등) 또는 P형 불순물(e.g., B 등)을 포함하는 폴리 실리콘일 수 있다.
상기 적층 구조물들(GS)의 각각은 하나 또는 복수의 하부 게이트 전극들(G_L, G_B1), 상기 하나 또는 복수의 하부 게이트 전극들(G_L, G_B1) 상에 배치되는 복수의 중간 게이트 전극들(G_M), 및 상기 복수의 중간 게이트 전극들(G_M) 상에 배치되는 복수의 상부 게이트 전극들(G_B2, G_U)을 포함할 수 있다.
예시적인 예에서, 상기 하나 또는 복수의 하부 게이트 전극들(G_L, G_B1)은 복수개가 배치될 수 있다. 상기 복수의 하부 게이트 전극들(G_L, G_B1)은 하부 선택 게이트 전극(G_L) 및 상기 하부 선택 게이트 전극(G_L) 상에 배치되는 하나 또는 복수의 하부 버퍼 게이트 전극들(G_B1)을 포함할 수 있다. 상기 하부 선택 게이트 전극(G_L)은 도 1a 및 도 1b에서 설명한 상기 접지 선택 라인(도 1a 및 도 1b의 GSL)일 수 있다. 다른 예에서, 상기 하나 또는 복수의 하부 버퍼 게이트 전극들(G_B1) 중 상대적으로 아래에 위치하는 하부 버퍼 게이트 전극도 상기 접지 선택 라인(도 1a 및 도 1b의 GSL)으로 이용될 수도 있다.
예시적인 예에서, 상기 복수의 중간 게이트 전극들(G_M)은 도 1a 및 도 1b에서 설명한 상기 워드라인들(도 1a의 WL 및 도 1b의 WL0~WLn)일 수 있다.
예시적인 예에서, 상기 하나 또는 복수의 상부 게이트 전극들(G_B2, G_U)은 복수개가 배치될 수 있다. 상기 복수개의 상부 게이트 전극들(G_B2, G_U) 중에서, 최상위 상부 게이트 전극 및/또는 차상위 게이트 전극은 상부 선택 게이트 전극(G_U)일 수 있고, 상기 상부 선택 게이트 전극(G_U)과 상기 복수의 중간 게이트 전극들(G_M) 사이에 위치하는 하나 또는 복수의 상부 게이트 전극들은 상부 버퍼 게이트 전극들(G_B2)일 수 있다. 상기 상부 선택 게이트 전극(G_U)은 도 1a 및 도 1b에서 설명한 상기 스트링 선택 라인들(도 1의 SSL 및 도 2의 SSL1 ~ SSL2)일 수 있다. 다른 예에서, 상기 상부 버퍼 게이트 전극들(G_B2) 중 상대적으로 하부에 위치하는 상부 버퍼 게이트 전극은 상술한 워드라인으로 이용될 수도 있다.
상기 적층 구조물들(GS)의 상기 상부 선택 게이트 전극(G_U) 상에 캐핑 절연 층(115)이 배치될 수 있다.
상기 상부 선택 게이트 전극(G_U)을 상기 제2 방향(Y)으로 분리하기 위한 절연성 패턴들(ISP)이 배치될 수 있다. 상기 절연성 패턴들(ISP)은 상기 중간 게이트 전극들(G_M) 보다 높은 위치에 배치될 수 있다. 상기 절연성 패턴들(ISP)은 상기 캐핑 절연 층(115) 및 상기 상부 선택 게이트 전극(G_U)을 관통하며 상기 제1 방향(X)으로 연장되어 상기 상부 선택 게이트 전극(G_U)을 가로지르면서 상기 상부 선택 게이트 전극(G_U)을 상기 제2 방향(Y)으로 분리시킬 수 있다. 이와 마찬가지로, 상기 보조 분리 구조물들(SS) 중 몇몇은 상기 상부 선택 게이트 전극(G_U)을 가로지르면서 상기 상부 선택 게이트 전극(G_U)을 상기 제2 방향(Y)으로 분리시킬 수 있다. 따라서, 서로 인접하는 두 개의 주 분리 구조물들(MS), 예를 들어 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물(MS2) 사이에서, 상기 상부 선택 게이트 전극(G_U)은 상기 보조 분리 구조물들(SS) 및 상기 절연성 패턴들(ISP)에 의해서 상기 제2 방향(Y)으로 복수개로 분리될 수 있다.
상기 주 분리 구조물들(MS)은 상기 적층 구조물들(GS)을 상기 수직 방향으로 관통하며, 상기 제1 방향(X)으로 연장되어 상기 적층 구조물들(GS)을 도 3에서 설명한 것과 같은 상기 제1 및 제2 적층 구조물들(GS1, GS2)로 분리시킬 수 있다. 도 3에서와 같이, 각각의 상기 주 분리 구조물들(MS)의 상기 제1 방향(X)의 길이(L1)는 상기 적층 구조물들(GS)의 상기 제1 방향(X)의 길이(L2) 보다 클 수 있다.
상기 적층 구조물들(GS)의 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)은 상기 메모리 어레이 영역(MA)의 상기 메모리 블록들(BLK) 내에서 상기 수직 방향으로 차례로 적층되면서 이격될 수 있고, 상기 메모리 블록들(BLK)으로부터 상기 제1 연장 영역(EA1) 및 제2 연장 영역(EA2)으로 연장될 수 있다.
도 7a를 참조하면, 상기 제1 및 제2 연장 영역들(EA1, EA2)의 상기 제1 및 제2 확장 영역들(EA1a, EA2a) 내에서, 상기 복수의 중간 게이트 전극들(G_M) 상에 배치되며 상기 상부 게이트 전극들(G_U, G_B2) 중 일부와 마주보는 플로팅 더미 게이트 전극들(G_F)이 배치될 수 있다. 상기 플로팅 더미 게이트 전극들(G_F)은 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)과 동일한 물질로 형성될 수 있다. 상기 플로팅 더미 게이트 전극들(G_F)은 상기 상부 게이트 전극들(G_U, G_B2)을 향하는 방향으로 차례로 낮아지는 계단 모양으로 배열되는 패드들(P)을 포함할 수 있다.
상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)은 상기 제1 및 제2 연장 영역들(EA1, EA2) 내에서 계단 모양으로 배열되는 패드들(P)을 가질 수 있다. 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U) 중에서, 상기 제1 및 제2 연장 영역들(EA1, EA2) 내에 위치하고 상대적으로 상부에 위치하는 게이트 전극과 중첩하지 않는 부분들을 상기 패드들(P)로 정의할 수 있다.
예시적인 예에서, 상기 제1 및 제2 확장 영역들(EA1a, EA2a)은 서로 동일한 구조 또는 미러 대칭 구조일 수 있다. 따라서, 상기 제1 및 제2 확장 영역들(EA1a, EA2a) 중 어느 하나의 확장 영역으로부터 나머지 확장 영역의 구조를 알 수 있다. 이와 마찬가지로, 상기 제1 및 제2 축소 영역들(EA1b, EA2b)은 서로 동일한 구조 또는 미러 대칭 구조일 수 있다. 따라서, 이하에서 도 3, 도 4a, 도 5a, 도 5b, 도 7a 및 도 7b를 중심으로 참조하여 상기 제1 주 분리 구조물(MS1)과 상기 제2 주 분리 구조물들(MS2) 사이에 위치하는 상기 제1 연장 영역들(EA1) 및 상기 제1 확장 영역들(EA1a) 내에서 배열되는 패드들(P)의 배열 모양, 즉 상기 제1 주 분리 구조물(MS1) 양 옆에 위치하는 상기 제1 연장 영역들(EA1) 내에서의 패드들(P)의 배열 모양과 함께, 상기 제2 주 분리 구조물(MS2)과 상기 제3 주 분리 구조물(MS3) 사이에 위치하는 상기 제1 연장 영역(EA1) 및 상기 제1 축소 영역(EA1b) 내에서 배열되는 패드들(P)의 배열 모양을 중심으로 설명하기로 한다.
우선, 도 3, 도 4a 및 도 7a를 참조하면, 상기 상부 게이트 전극들(G_U, G_B2)의 패드들(P)은 상기 제1 메모리 블록(BLK1)으로부터 상기 제1 연장 영역(EA1)을 향하는 방향으로 갈수록 제1 단차(또는 높이)로 낮아지는 계단 모양으로 배열될 수 있다. 상기 중간 게이트 전극들(G_M)의 패드들(P)은 상기 제1 확장 영역(EA1a) 내에서, 상기 제1 메모리 블록(BLK1)으로부터 멀어지는 방향으로 갈수록 상기 제1 단차 보다 큰 제2 단차(또는 높이)로 낮아지는 계단 모양으로 배열될 수 있다. 상기 하부 게이트 전극들(G_L, G_B1)의 패드들(P)은 상기 제1 확장 영역(EA1a) 내에서, 상기 제1 메모리 블록(BLK1)으로 멀어지는 방향으로 갈수록 상기 제1 단차로 낮아지는 계단 모양으로 배열될 수 있다.
도 3, 도 4a 및 도 7b를 참조하면, 상기 상부 게이트 전극들(G_U, G_B2)의 패드들(P)은 상기 제2 메모리 블록(BLK2)으로부터 상기 제1 연장 영역(EA1)을 향하는 방향, 즉 상기 제 방향(X)으로 갈수록 상기 제1 단차(또는 높이)로 낮아지는 계단 모양으로 배열될 수 있다. 상기 중간 게이트 전극들(G_M)의 패드들(P)은 상기 제1 축소 영역(EA1b) 내에서, 상기 제2 메모리 블록(BLK2)으로 멀어지는 방향으로 갈수록 상기 제1 단차 보다 큰 상기 제2 단차로 낮아지는 계단 모양으로 배열될 수 있다. 상기 하부 게이트 전극들(G_L, G_B1)의 패드들(P)은 상기 제1 축소 영역(EA1b) 내에서, 상기 제1 메모리 블록(BLK1)으로 멀어지는 방향, 즉 상기 제1 방향(X)으로 갈수록 상기 제2 단차로 낮아지고, 상기 하부 게이트 전극들(G_L, G_B1) 중 최하위 하부 게이트 전극(G_L)의 패드(P)가 노출될 수 있다.
도 3, 도 4a, 도 5a 및 도 5b를 참조하면, 상기 제1 확장 영역(EA1a)내에서, 상기 중간 게이트 전극들(G_M)의 패드들(P)은 상기 제1 확장 영역(EA1a)에서 상기 제1 축소 영역(EA1b)을 향하는 방향, 즉 상기 제2 방향(Y)으로 갈수록 상기 제1 단차로 낮아지는 계단 모양으로 배열 될 수 있다. 상기 제1 확장 영역(EA1a)은 상기 제1 주 분리 구조물(MS1)의 양 옆에 배치될 수 있다. 따라서, 상기 제1 확장 영역들(EA1a)은 상기 제1 주 분리 구조물(MS1)을 중심으로 하여 미러 대칭 구조로 형성될 수 있다. 따라서, 상기 제1 확장 영역들(EA1a) 내에서, 상기 중간 게이트 전극들(G_M)의 패드들(P)은 상기 제1 주 분리 구조물(MS1)을 중심으로 하여, 상기 제2 주 분리 구조물들(MS2)을 향하는 방향으로 상기 제1 단차로 낮아지는 계단 모양으로 배열될 수 있다.
상기 중간 게이트 전극들(G_M)의 패드들(P)은 상기 제1 확장 영역(EA1a)에서 상기 제1 축소 영역(EA1b)을 향하는 상기 제2 방향(Y)으로 상기 제1 단차로 낮아지는 계단 모양으로 배열될 수 있고, 상기 제2 방향(Y)으로 상기 제1 단차로 낮아지는 상기 중간 게이트 전극들(G_M)의 패드들(P) 중 최하위의 패드들은 상기 제1 축소 영역(EA1b)으로 연장될 수 있다. 따라서, 상기 제1 축소 영역(EA1b) 내에서, 상기 중간 게이트 전극들(G_M)의 패드들(P)은 상기 제2 방향(Y)에서 계단 모양으로 배열되지 않고, 평평한 패드로 형성될 수 있다.
도 3, 도 4a, 도 5a, 도 5b, 도 7a 및 도 7b를 참조하면, 상기 중간 게이트 전극들(G_M)은 상기 제1 확장 영역(EA1a) 내에서 상기 중간 게이트 전극들(G_M)의 적층 개수에 대응하는 수의 패드들(P)을 가질 수 있다. 상기 중간 게이트 전극들(G_M)은 상기 제1 축소 영역(EA1b) 내에서 상기 중간 게이트 전극들(G_M)의 적층 개수 보다 작은 수의 패드들(P)을 가질 수 있다. 이와 같은 내용으로부터, 상기 제1 적층 구조물(GS1)의 상기 중간 게이트 전극들(G_M)은 상기 제1 확장 영역(EA1a) 내에서 상기 중간 게이트 전극들(G_M)의 적층 개수에 대응하는 수의 패드들(P)를 가질 수 있고, 상기 제2 축소 영역(EA2a)내에서 상기 중간 게이트 전극들(G_M)의 적층 개수 보다 작은 수의 패드들(P)를 가질 수 있다는 것을 알 수 있다. 상기 제2 적층 구조물(GS2)의 상기 중간 게이트 전극들(G_M)은 상기 제2 확장 영역(EA2a) 내에서 상기 중간 게이트 전극들(G_M)의 적층 개수에 대응하는 수의 패드들(P)를 가질 수 있고, 상기 제1 축소 영역(EA1b)내에서 상기 중간 게이트 전극들(G_M)의 적층 개수 보다 작은 수의 패드들(P)를 가질 수 있다는 것을 알 수 있다.
상기 제1 캐핑 절연 층(115)과 중첩하지 않는 상기 적층 구조물(GS)을 덮으며 상기 제1 캐핑 절연 층(115)의 상부면과 실질적으로 동일한 상부면을 갖는 제1 절연 층(130)이 배치될 수 있다. 상기 제1 절연 층(130) 및 상기 제1 캐핑 절연 층(115)을 덮는 제2 절연 층(150) 및 제3 절연 층(170)이 차례로 배치될 수 있다.
상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)의 상기 패드들(P) 상에 콘택 플러그들(180)이 배치될 수 있다. 상기 콘택 플러그들(180)은 상기 패드들(P)과 접촉하며 상기 수직 방향으로 연장되어 상기 제3 절연 층(170)까지 관통할 수 있다.
상기 콘택 플러그들(180) 중에서, 상기 스트링 선택 라인들(도 1의 SSL 및 도 2의 SSL1 ~ SSL2)으로 이용될 수 있는 상기 상부 선택 게이트 전극(G_U)의 패드들(P), 상기 워드라인들(도 1a의 WL 및 도 1b의 WL0~WLn)으로 이용될 수 있는 상기 복수의 중간 게이트 전극들(G_M)의 패드들(P), 및 상기 접지 선택 라인(도 1a 및 도 1b의 GSL)으로 이용될 수 있는 상기 하부 선택 게이트 전극(G_L)의 패드(P)와 연결되는 콘택 플러그들(180)은 전기적 신호가 인가될 수 있는 활성 콘택 플러그들일 수 있고, 나머지 콘택 플러그들은 더미 콘택 플러그들일 수 있다.
도 3, 도 4a, 도 5a 및 도 5b 및 도 6a 내지 도 6d를 참조하면, 앞에서 설명한 바와 같이, 상기 제1 확장 영역(EA1a)내에서, 상기 중간 게이트 전극들(G_M)의 패드들(P)은 상기 제1 확장 영역(EA1a)에서 상기 제1 축소 영역(EA1b)을 향하는 방향, 즉 상기 제2 방향(Y)으로 갈수록 상기 제1 단차로 낮아지는 계단 모양으로 배열 될 수 있다.
상기 중간 게이트 전극들(G_M)은 차례로 적층되는 제1 워드라인(G_M1), 제2 워드라인(G_M2), 제3 워드라인(G_M3) 및 제4 워드라인(G_M4)을 포함할 수 있다.
상기 제1 내지 제4 워드라인들(G_M1~G_M4)은 상기 제1 메모리 블록(BLK1) 내에서 상기 수직 방향으로 이격되면서 적층될 수 있고, 상기 제1 메모리 블록(BLK1)으로부터 상기 제1 연장 영역(EA1) 내로 연장되면서 계단 모양의 배열되는 패드들(P)을 포함할 수 있다. 상기 제1 내지 제4 워드라인들(G_M1~G_M4)은 상기 제1 확장 영역(EA1a)에서 상기 제1 축소 영역(EA1b)을 향하는 방향으로 갈수록 상기 제1 단차로 낮아지는 계단 모양으로 배열되는 패드들을(P)을 포함할 수 있다.
상기 제1 내지 제4 워드라인들(G_M1~G_M4)의 각각은 상기 제1 메모리 블록(BLK1) 내에서의 상기 제2 방향(Y)의 폭 보다 상기 제1 확장 영역(EA1a) 내에서의 상기 제2 방향(Y)의 폭이 클 수 있다.
이와 마찬가지로, 상기 제1 내지 제4 워드라인들(G_M1~G_M4)을 포함하는 상기 적층 구조물들(GS)은 상기 제1 메모리 블록(BLK1) 내에서의 상기 제2 방향(Y)의 폭 보다 상기 제1 확장 영역(EA1a) 내에서의 상기 제2 방향(Y)의 폭이 더 클 수 있다. 또한, 상기 적층 구조물들(GS)은 상기 제1 메모리 블록(BLK1) 내에서의 상기 제2 방향(Y)의 폭 보다 상기 제1 축소 영역(EA2a) 내에서의 상기 제2 방향(Y)의 폭이 더 작을 수 있다. 상기 적층 구조물들(GS)의 상기 제1 확장 영역(EA1a) 내에서의 상기 제2 방향(Y)의 폭은 상기 제1 축소 영역(EA2a) 내에서의 상기 제2 방향(Y)의 폭 보다 더 클 수 있다. 도 6a 내지 도 6d에서, 도면부호 153은 상기 제1 내지 제4 워드라인들(G_M1~G_M4)을 관통하는 상기 보조 분리 구조물들(SS)이 위치하는 영역을 나타낼 수 있다.
도 8a 및 도 9를 참조하면, 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)의 각각은 상기 하부 구조물(103) 상에 배치되는 분리 패턴(164) 및 상기 분리 패턴(164)의 측면을 둘러싸는 스페이서(162)를 포함할 수 있다. 일 예에서, 상기 분리 패턴(164)은 도전성의 소스 플러그일 수 있다. 예를 들어, 상기 분리 패턴(164)은 도우프트 폴리 실리콘, 금속 질화물(e.g., TiN), 금속 실리사이드(e.g., WSi, TiSi, TaSi 등) 또는 금속(e.g., W) 중 적어도 하나를 포함하는 도전성 물질로 형성될 수 있다. 상기 스페이서(162)는 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
도 3, 도 4a, 도 8a 및 도 8b를 참조하면, 상기 메모리 블록들(BLK) 내에 위치하는 상기 적층 구조물들(GS)을 상기 수직 방향으로 관통하는 수직 구조물들(VS)이 배치될수 있다. 상기 수직 구조물들(VS)은 상기 하부 구조물(103) 상에 배치될 수 있다. 한편, 상기 하부 구조물(103) 상에 상기 적층 구조물들(GS)을 관통하며 상기 수직 구조물들(VS)과 동일한 구조로 형성될 수 있는 더미 수직 구조물들(VSd)이 배치될 수 있다.
상기 수직 구조물들(VS)의 각각은 상기 수직 방향으로 연장되는 채널 반도체 층(130) 및 상기 채널 반도체 층(130)과 적층 구조물들(GS) 사이에 배치되는 게이트 유전체 구조물(128)을 포함할 수 있다.
예시적인 예에서, 상기 수직 구조물들(VS)의 각각은 반도체 패턴(122), 상기 반도체 패턴(122) 상의 코어 패턴(132), 상기 코어 패턴(132) 상의 패드 패턴(134)을 더 포함할 수 있다.
상기 채널 반도체 층(130)은 상기 반도체 패턴(122)과 접촉하며 상기 코어 패턴(132)의 외측면을 둘러싸도록 배치될 수 있다. 상기 게이트 유전체 구조물(128)은 상기 채널 반도체 층(130)의 외측면을 둘러싸도록 배치될 수 있다. 상기 반도체 패턴(122)은 에스이지(SEG) 공정에 의해 형성될 수 있는 에피택시얼 물질 층일 수 있다. 상기 코어 패턴(132)은 절연성 물질(e.g., 실리콘 산화물 등)로 형성될 수 있다. 상기 패드 패턴(134)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있으며, 드레인 영역일 수 있다. 상기 패드 패턴(134)은 상기 게이트 구조물들(GS) 보다 높은 레벨에 배치될 수 있다.
상기 채널 반도체 층(130)은 상기 하부 구조물(103)의 표면과 수직한 방향으로 연장되며 상기 적층 구조물(GS)의 상기 중간 게이트 전극들(G_M) 및 상기 상부 게이트 전극(G_U)을 관통할 수 있다. 상기 채널 반도체 층(30)은 폴리 실리콘 층으로 형성될 수 있다.
상기 게이트 유전체 구조물(128)은 터널 유전체(126), 정보 저장 층(125) 및 블로킹 유전체(124)을 포함할 수 있다. 상기 정보 저장 층(125)은 상기 터널 유전체(126) 및 상기 블로킹 유전체(1124) 사이에 배치될 수 있다. 상기 블로킹 유전체(124)는 상기 정보 저장 층(163)과 상기 적층 구조물(GS) 사이에 배치될 수 있다. 상기 터널 유전체(126)는 상기 정보 저장 층(125)과 상기 채널 반도체 층(130) 사이에 배치될 수 있다. 상기 터널 유전체(126)는 실리콘 산화물 및/또는 불순물 도핑된 실리콘 산화물을 포함할 수 있다. 상기 블로킹 유전체(126)는 실리콘 산화물 및/또는 고유전체를 포함할 수 있다. 상기 정보 저장 층(125)은 정보를 저장할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 정보 저장 층(125)은 상기 채널 반도체 층(130)과 워드라인들일 수 있는 상기 중간 게이트 전극들(G_M) 사이에서, 정보를 저장할 수 있는 정보 저장 영역들(125d)을 포함할 수 있다. 예를 들어, 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 반도체 층(130)으로부터 상기 터널 유전체(126)를 통하여 상기 정보 저장 영역들(125d) 내로 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 정보 저장 층(125)의 상기 정보 저장 영역들(125d) 내에 트랩된 전자를 소거할 수 있다. 따라서, 도 1b에서 상술한 상기 메모리 셀들(도 1b의 MCT)은 상기 정보 저장 영역들(125d)을 포함할 수 있다.
상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)과 상기 수직 구조물들(VS) 사이에 배치되며 각각의 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)의 상부면 및 하부면으로 연장되는 추가 게이트 유전체(155)가 배치될 수 있다. 상기 추가 게이트 유전체(155)는 알루미늄 산화물 등과 같은 고유전체로 형성될 수 있다.
상기 수직 구조물들(VS)의 상기 패드 패턴들(134) 상에 비트라인 콘택 플러그들(175)이 배치될 수 있다. 따라서, 상기 수직 구조물들(VS)은 상기 비트라인 콘택 플러그들(175)을 통하여, 도 1a 및 도 1b에서 설명한 비트라인들(도 1a의 BL 및 도 1b의 BL1~BL2)과 전기적으로 연결될 수 있다.
도 5a, 도 5b, 도 7a 및 도 7b를 참조하면, 각각의 상기 중간 게이트 전극들(G_M)의 패드들(P)의 상기 수직 방향의 두께는 각각의 상기 중간 게이트 전극들(G_M)의 상기 수직 방향의 두께 보다 클 수 있다. 상기 상부 게이트 전극들(G_U, G_B2)의 패드들(P) 중 적어도 일부는 각각의 상기 상부 게이트 전극들(G_U, G_B2)의 두께 보다 두꺼울 수 있다. 상기 하부 게이트 전극들(G_L, G_B1)의 패드들(P) 중 적어도 일부는 각각의 상기 하부 게이트 전극들(G_L, G_B1)의 두께 보다 두꺼울 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다.
변형 예에서, 도 10을 참조하면, 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)의 패드들(P')은 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)과 동일한 두께일 수 있다. 여기서, 도 10은 도 5b에 대응하는 부분을 나타내는 부분 확대도이다.
예시적인 예에서, 상기 하부 구조물(103)은 벌크 반도체 기판 일 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 변형 예에서, 도 11을 참조하면, 상기 하부 구조물(103)은 하부 기판(103a), 상기 하부 기판(103a) 상에 배치되는 주변 회로 구조물(103b), 상기 하부 기판(103a) 상에 배치되어 상기 주변 회로 구조물(103b), 및 상기 주변 회로 구조물(103b) 상의 상부 기판(103d)을 포함할 수 있다. 상기 하부 기판(103a)은 단결정 실리콘 기판일 수 있고, 상기 상부 기판(103d)은 폴리 실리콘 기판일 수 있다. 여기서, 도 11은 도 4a의 I-I'선을 따라 취해진 영역을 나타낸 단면도이다.
다시, 도 3, 도 4a 및 도 4b를 참조하면, 상기 확장 및 축소 영역들(EA1a, EA1b, EA2a, EA2b)에서, 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)을 포함하는 구조물들은 상기 제2 방향(Y)으로 일정한 간격을 갖도록 배열될 수 있다.
상기 확장 및 축소 영역들(EA1a, EA1b, EA2a, EA2b)에서, 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제1 주 분리 구조물(MS1) 사이에서 상기 제2 방향(Y)으로 배열되는 제1 보조 분리 구조물들(SS1)의 개수는 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제3 주 분리 구조물(MS3) 사이에서 상기 제2 방향(Y)으로 배열되는 제2 보조 분리 구조물들(SS2)의 개수 보다 많을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 12a, 도 12b, 도 13a 및 도 13b와 같이 변형될 수 있다. 도 12a 내지 도 13b에서, 도 12a는 도 3의 'A'로 표시된 부분을 확대하여 나타낸 부분 확대 평면도이고, 도 12b는 이해를 돕기 위하여 도 12a의 구성요소들 중 일부 구성요소들을 나타내는 평면도이고, 도 13a는 도 12a의 VI-VI'선을 따라 취해진 영역을 나타낸 단면도이고, 도 13b는 도 13a의 'C'로 표시된 부분을 나타내는 부분 확대도이다.
도 3, 도 12a 내지 도 13d를 참조하면, 상기 확장 및 축소 영역들(EA1a, EA1b, EA2a, EA2b)에서, 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제1 주 분리 구조물(MS1) 사이에서 상기 제2 방향(Y)으로 배열되는 제1 보조 분리 구조물들(SS1)의 개수는 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제3 주 분리 구조물(MS3) 사이에서 상기 제2 방향(Y)으로 배열되는 제2 보조 분리 구조물들(SS)의 개수와 동일할 수 있다.
예시적인 예에서, 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제1 주 분리 구조물(MS1) 사이에서 상기 제2 방향(Y)으로 배열되는 상기 제1 보조 분리 구조물들(SS1) 사이의 제1 간격(L1)은 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제3 주 분리 구조물(MS3) 사이에서 상기 제2 방향(Y)으로 배열되는 상기 제2 보조 분리 구조물들(SS2) 사이의 제3 간격(L3) 보다 클 수 있다.
예시적인 예에서, 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 상기 제1 주 분리 구조물(MS1) 사이에서 상기 제2 방향(Y)으로 배열되는 상기 제1 보조 분리 구조물들(SS1) 중에서 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b)과 인접하는 제1 보조 분리 구조물(SS1)과, 상기 제2 주 분리 구조물(MS2)의 상기 제2 부분(MS2b) 사이의 제2 간격(L2)은 상기 제1 간격(L1) 및 상기 제2 간격(L2) 보다 클 수 있다.
다음으로, 도 14 내지 도 17b를 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법의 예시적인 예를 설명하기로 한다. 도 14 내지 도 17b에서, 도 14는 본 발명의 일 실시예에 따른 3차원 반도체 소자의 형성 방법을 나타내는 공정 흐름도이고, 도 15a, 도 16a 및 도 17a는 도 4a의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 15b, 도 16b 및 도 17b는 도 4a의 II-II'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 14, 도 15a 및 도 15b를 참조하면, 교대로 반복적으로 적층되는 층간 절연 층들(106) 및 게이트 층들(109)을 포함하는 몰드 구조물(112)을 형성할 수 있다 (S10). 상기 몰드 구조물(112)은 하부 구조물(103) 상에 형성될 수 있다. 상기 층간 절연 층들(106)은 실리콘 산화물로 형성될 수 있고, 상기 게이트 층들(109)은 실리콘 질화물로 형성될 수 있다.
상기 게이트 층들(109)의 패드 영역들(Pa)을 형성할 수 있다 (S20). 상기 패드 영역들(Pa)을 형성하는 것은 상기 몰드 구조물(112) 상에 메모리 블록들이 형성될 영역을 보호할 수 있는 캐핑 절연 층(115)을 형성하고, 사진 및 식각 공정을 이용하여 상기 게이트 층들(109)을 패터닝하여 계단 모양의 패드 영역들을 형성하고, 계단 모양으로 형성된 패드 영역들의 두께를 증가시키는 공정을 진행할 수 있다. 여기서, 상기 패드 영역들의 두께를 증가시키는 공정을 진행하는 것은 평면에서 두껍게 형성되며 측면에서 얇게 형성되는 패드 층을 형성하고, 패드 층을 등방성 식각을 진행하여 평면에서 잔존하는 패드 층을 형성하는 것을 포함할 수 있다. 여기서, 잔존하는 패드 층은 상기 게이트 층들(109)과 동일한 물질로 형성할 수 있다.
도 14, 도 16a 및 도 16b를 참조하면, 상기 패드 영역들(Pa)이 형성된 상기 몰드 구조물(112) 상에 제1 절연 층을 증착하고, 상기 제1 캐핑 절연 층(115)의 상부면이 노출될 때가지 상기 제1 절연 층을 평탄화하여, 평탄화된 제1 절연 층(130)을 형성할 수 있다. 상기 몰드 구조물(112)을 관통하는 수직 구조물들(VS)을 형성할 수 있다 (S30). 상기 수직 구조물들(VS)은 도 8b를 참조하여 설명한 수직 구조물들(VS)일 수 있다. 예를 들어, 상기 수직 구조물들(VS)을 형성하는 것은 상기 제1 캐핑 절연 층(115) 및 상기 몰드 구조물들(112)을 관통하는 채널 홀들을 형성하고, 상기 채널 홀들 내에 상기 수직 구조물들(VS)을 채우는 것을 포함할 수 있다.
도 14, 도 17a 및 도 17b를 참조하면, 상기 제1 캐핑 절연 층(115) 및 상기 제1 절연 층(130) 상에 제2 절연 층(150)을 형성할 수 있다. 분리 트렌치들(153)을 형성할 수 있다 (S40). 상기 분리 트렌치들(153)을 형성하는 것은 상기 제1 캐핑 절연 층(115), 상기 제1 절연 층(130), 상기 제2 절연 층(150) 및 상기 몰드 구조물(112)을 패터닝하여, 상기 하부 구조물(103)을 노출시키는 것을 포함할 수 있다. 상기 분리 트렌치들(153)은 도 3, 도 4b, 및 도 12b에서 설명한 상기 주 분리 구조물들(MS) 및 상기 보조 분리 구조물들(SS)의 평면 모양으로 형성될 수 있다.
도 14와 함께, 다시, 도 2 내지 도 9를 참조하면, 상기 게이트 층들(109)을 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)로 대체할 수 있다 (S50) 상기 게이트 층들(109)을 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)로 대체하는 것은 상기 분리 트렌치들(153)에 의해 노출되는 상기 게이트 층들(109)을 제거하여 빈 공간들을 형성하고, 상기 빈 공간들 내에 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)을 형성하는 것을 포함할 수 있다. 이어서, 상기 분리 트렌치들(153)을 채우는 주 분리 구조물들(MS) 및 보조 분리 구조물들(SS)을 형성할 수 있다. 상기 제2 절연 층(150) 상에 제3 절연 층(170)을 형성할 수 있다. 상기 제2 및 제3 절연 층들(150, 170)을 관통하며 상기 수직 구조물들(VS)과 전기적으로 연결되는 비트라인 플러그들(175)을 형성할 수 있다. 이어서, 콘택 플러그들(180)을 형성할 수 있다 (S70) 상기 콘택 플러그들(180)은 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)의 패드들과 전기적으로 연결될 수 있다.
본 발명의 실시예 들에 따르면, 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)을 수평 방향, 예를 들어 상기 제2 방향(Y)으로 분리시킬 수 있는 분리 구조물들(MS)을 포함하는 3차원 반도체 소자(1)를 제공할 수 있다. 본 발명의 실시예 들에 따르면, 각각의 메모리 블록들(BLK) 내에의 상기 분리 구조물들(MS) 사이의 이격거리와, 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)의 패드들(P)이 형성되는 연장 영역들(EA1, EA2) 내에서의 분리 구조물들(MS) 사이의 이격거리를 다르게 하는 구조를 제공할 수 있다. 이와 같은 분리 구조물들(MS)을 제공함으로써, 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)의 적층 수를 더욱 증가시키면서, 상기 게이트 전극들(G_L, G_B1, G_M, G_B2, G_U)의 패드들(P)을 보다 효율적으로 배치 및 형성할 수 있다. 따라서, 반도체 소자의 집적도를 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
103 : 하부 구조물 MS : 주 분리 구조물
SS : 보조 분리 구조물 BLK : 메모리 블록
MA : 메모리 어레이 영역 EA1, EA2 : 연장 영역
EA1a, EA2b : 확장 영역 EA1b, EA2a : 축소 영역
GS : 게이트 구조물
G_L, G_B1, G_M, G_B2, G_U : 게이트 전극들
106 : 층간 절연 층 130 : 채널 반도체 층
128 : 게이트 유전체 구조물 124 : 블록킹 유전체
125 : 정보 저장 층 125d : 정보 저장 영역
126 : 터널 유전체 175 : 비트라인 콘택 플러그
180 : 콘택 플러그 VS : 수직 구조물

Claims (20)

  1. 하부 구조물 상에 배치되며, 서로 이격되는 제1 연장 영역 및 제2 연장 영역;
    상기 하부 구조물 상에 배치되며, 상기 제1 연장 영역과 상기 제2 연장 영역 사이에 배치되는 메모리 블록; 및
    상기 하부 구조물 상에 배치되며, 서로 이격되는 제1 주 분리 구조물 및 제2 주 분리 구조물을 포함하되,
    상기 제1 연장 영역, 상기 메모리 블록 및 상기 제2 연장 영역은 상기 제1 및 제2 주 분리 구조물들 사이에 배치되고,
    상기 메모리 블록은 정보 저장 영역들 및 워드라인들을 포함하고,
    상기 제1 및 제2 연장 영역들은 상기 워드라인들이 상기 메모리 블록으로부터 연장된 영역이고,
    상기 제1 연장 영역 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 거리는 상기 메모리 블록 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 거리 보다 큰 3차원 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 연장 영역 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 이격 거리는 상기 메모리 블록 양 옆에 위치하는 상기 제1 및 제2 주 분리 구조물들 사이의 이격 거리 보다 작은 3차원 반도체 소자.
  3. 제 1 항에 있어서,
    상기 메모리 블록은 채널 반도체 층을 더 포함하고,
    상기 워드라인들은 상기 하부 구조물의 상부면과 수직한 수직 방향으로 서로 이격되면서 적층되고,
    상기 채널 반도체 층은 상기 워드라인들을 관통하며 상기 워드라인들과 이격되고,
    상기 정보 저장 영역들은 상기 채널 반도체 층과 상기 워드라인들 사이에 배치되는 3차원 반도체 소자.

  4. 제 1 항에 있어서,
    상기 워드라인들은 상기 제1 연장 영역 내에서 제1 계단 모양으로 배열되는 제1 워드라인 패드들 및 상기 제2 연장 영역 내에서 제2 계단 모양으로 배열되는 제2 워드라인 패드들을 포함하되,
    상기 제1 및 제2 계단 모양들은 제1 방향으로 제1 단차로 낮아지는 계단을 포함하고,
    상기 제1 계단 모양은 상기 제2 계단 모양 보다 제2 방향으로 제2 단차로 낮아지는 계단을 더 포함하고,
    상기 제2 방향은 상기 제1 방향과 수직한 방향인 3차원 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 단차는 상기 제2 단차 보다 큰 3차원 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 및 제2 주 분리 구조물들 사이에서, 상기 워드라인들을 수직 방향으로 관통하며 제1 방향으로 연장되는 라인 모양의 보조 분리 구조물들을 더 포함하되,
    상기 수직 방향은 상기 하부 구조물의 상부면과 수직한 방향이고,
    상기 제1 방향은 상기 하부 구조물의 상부면과 평행한 방향인 3차원 반도체 소자.
  7. 제 6 항에 있어서,
    각각의 상기 제1 및 제2 주 분리 구조물들의 상기 제1 방향의 길이는 각각의 상기 보조 분리 구조물들의 상기 제1 방향의 길이 보다 큰 3차원 반도체 소자.
  8. 하부 구조물 상에 배치되며 서로 이격되는 제1 주 분리 구조물, 제2 주 분리 구조물 및 제3 주 분리 구조물;
    상기 하부 구조물 상에 배치되며 상기 제1 주 분리 구조물과 상기 제2 주 분리 구조물 사이에 배치되는 제1 적층 구조물; 및
    상기 하부 구조물 상에 배치되며 상기 제2 주 분리 구조물과 상기 제3 주 분리 구조물 사이에 배치되는 제2 적층 구조물을 포함하되,
    상기 제1 및 제3 주 분리 구조물들은 서로 평행한 라인 모양이고,
    상기 제2 주 분리 구조물은 상기 제1 및 제3 주 분리 구조물들 사이에 배치되고,
    상기 제2 주 분리 구조물은 상기 제1 및 제3 주 분리 구조물들과 평행한 제1 부분 및 제2 부분을 포함하고,
    상기 제2 주 분리 구조물의 상기 제2 부분과 상기 제1 주 분리 구조물 사이의 거리는 상기 제2 주 분리 구조물의 상기 제1 부분과 상기 제1 주 분리 구조물 사이의 거리 보다 큰 3차원 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제2 주 분리 구조물의 상기 제1 부분은 상기 제1 및 제3 주 분리 구조물들 사이의 가운데에 위치하고,
    상기 제2 주 분리 구조물의 상기 제2 부분은 상기 제1 주 분리 구조물 보다 상기 제3 주 분리 구조물에 더 가까운 3차원 반도체 소자.
  10. 제 9 항에 있어서,
    상기 제2 주 분리 구조물은 상기 제1 및 제3 주 분리 구조물들과 평행한 제3 부분을 더 포함하되,
    상기 제2 주 분리 구조물의 상기 제3 부분은 상기 제3 주 분리 구조물 보다 상기 제1 주 분리 구조물에 더 가까운 3차원 반도체 소자.
  11. 제 8 항에 있어서,
    상기 제2 주 분리 구조물은 상기 제1 및 제2 부분들을 연속적으로 연결시키는 변곡 부를 더 포함하는 3차원 반도체 소자.
  12. 제 8 항에 있어서,
    상기 제1 및 제2 적층 구조물들의 각각은 상기 하부 구조물 상에 배치되며 상기 하부 구조물의 상부면과 수직한 방향으로 이격되면서 적층되는 게이트 전극들을 포함하는 3차원 반도체 소자.
  13. 제 8 항에 있어서,
    상기 제1 적층 구조물의 게이트 전극들은 상기 제1 주 분리 구조물과 상기 제2 주 분리 구조물의 상기 제2 부분 사이에서 제1 계단 모양으로 배열되는 패드들을 갖고,
    상기 제2 적층 구조물의 게이트 전극들은 상기 제3 주 분리 구조물과 상기 제2 주 분리 구조물의 상기 제2 부분 사이에서 상기 제1 계단 모양과 다른 제2 계단 모양으로 배열되는 패드들을 갖는 3차원 반도체 소자.
  14. 제 8 항에 있어서,
    상기 제2 주 분리 구조물의 상기 제2 부분과 상기 제1 주 분리 구조물 사이에 배치되는 제1 보조 분리 구조물들; 및
    상기 제2 주 분리 구조물의 상기 제2 부분과 상기 제3 주 분리 구조물 사이에 배치되는 제2 보조 분리 구조물들을 더 포함하는 3차원 반도체 소자.
  15. 제 14 항에 있어서,
    상기 제2 주 분리 구조물의 상기 제2 부분에서 상기 제1 주 분리 구조물을 향하는 방향으로 배열되는 상기 제1 보조 분리 구조물들의 개수는 상기 제2 주 분리 구조물의 상기 제2 부분에서 상기 제3 주 분리 구조물을 향하는 방향으로 배열되는 상기 제2 보조 분리 구조물들의 개수 보다 많은 3차원 반도체 소자.
  16. 제 14 항에 있어서,
    상기 제2 주 분리 구조물의 상기 제2 부분에서 상기 제1 주 분리 구조물을 향하는 방향으로 배열되는 상기 제1 보조 분리 구조물들의 개수는 상기 제2 주 분리 구조물의 상기 제2 부분에서 상기 제3 주 분리 구조물을 향하는 방향으로 배열되는 상기 제2 보조 분리 구조물들의 개수와 동일한 3차원 반도체 소자.
  17. 제 16 항에 있어서,
    상기 제1 보조 분리 구조물들 사이의 간격은 상기 제2 보조 분리 구조물들 사이의 간격 보다 큰 3차원 반도체 소자.
  18. 제 17 항에 있어서,
    상기 제1 보조 분리 구조물들 중에서 상기 제2 주 분리 구조물의 상기 제2 부분과 인접하는 제1 보조 분리 구조물과, 상기 제2 주 분리 구조물의 상기 제2 부분 사이의 간격은 상기 제1 보조 분리 구조물들 사이의 간격 및 상기 제2 보조 분리 구조물들 사이의 간격 보다 큰 3차원 반도체 소자.
  19. 하부 구조물 상에 배치되는 제1 주 분리 구조물 및 제2 주 분리 구조물;
    상기 하부 구조물 상에 배치되는 제1 연장 영역, 제2 연장 영역, 및 상기 제1 및 제2 연장 영역 사이의 메모리 블록, 상기 제1 및 제2 연장 영역들 및 상기 메모리 블록은 상기 제1 및 제2 주 분리 구조물들 사이에 배치되고;
    상기 메모리 블록 내에서 상기 하부 구조물의 상부면과 수직한 방향으로 이격되면서 적층되는 워드라인들을 포함하는 적층 구조물, 상기 워드라인들은 상기 메모리 블록 내로부터 상기 제1 및 제2 연장 영역들 내로 연장되고;
    상기 메모리 블록 내에서 상기 하부 구조물의 상부면과 수직한 방향으로 상기 워드라인들을 관통하는 채널 반도체 층; 및
    상기 메모리 블록 내에서 상기 채널 반도체 층과 상기 워드라인들 사이에 배치되는 정보 저장 영역들을 포함하되,
    상기 워드라인들은 제1 워드라인을 포함하고,
    상기 제1 워드라인은 상기 메모리 블록 내에서 제1 폭을 갖는 제1 영역 및 상기 제1 연장 영역 내에서 상기 제1 폭과 다른 제2 폭을 갖는 제2 영역을 포함하고,
    상기 제2 주 분리 구조물은,
    상기 제1 워드라인의 상기 제1 폭을 갖는 상기 제1 영역과 인접하는 제1 부분;
    상기 제1 워드라인의 상기 제2 폭을 갖는 상기 제2 영역과 인접하는 제2 부분; 및
    상기 제1 부분과 상기 제2 부분 사이에서 상기 제1 부분과 상기 제2 부분으로부터 연장되며 구부러진 제3 부분을 포함하는 3차원 반도체 소자.
  20. 제 19 항에 있어서,
    상기 메모리 블록 내에서의 상기 워드라인들의 폭은 상기 제1 연장 영역 내에서의 상기 워드라인들의 폭 보다 작고,
    상기 제1 연장 영역 내에서의 상기 워드라인들의 폭은 상기 제2 연장 영역 내에서의 상기 워드라인들의 폭 보다 크고,
    상기 메모리 블록 내에서의 상기 워드라인들의 폭은 상기 제2 연장 영역 내에서의 상기 워드라인들의 폭 보다 큰 3차원 반도체 소자.
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