CN110504269B - 三维半导体装置 - Google Patents

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Abstract

本公开提供了一种三维半导体装置。所述三维半导体装置包括：第一延伸区域和第二延伸区域，彼此分隔开地设置在基底上；存储器块，在第一延伸区域与第二延伸区域之间设置在基底上；以及第一主分离结构和第二主分离结构，彼此分隔开地设置在基底上。第一延伸区域、存储器块和第二延伸区域设置在第一主分离结构与第二主分离结构之间。存储器块包括数据存储区域和字线。字线从存储器块延伸并且穿过第一延伸区域和第二延伸区域。位于第一延伸区域的两侧上的第一主分离结构与第二主分离结构之间的距离大于位于存储器块的两侧上的第一主分离结构与第二主分离结构之间的距离。

Description

三维半导体装置
本申请要求于2018年5月18日在韩国知识产权局提交的第10-2018-0057306号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思的示例性实施例涉及一种半导体装置，更具体地，涉及一种包括分离栅极的分离结构的三维半导体装置。
背景技术
半导体装置是利用半导体材料的电特性的电子组件。半导体装置既可以制造为单个离散装置也可以制造为可以由在单个半导体基底上制造并互连的许多器件组成的集成电路(IC)。
金属氧化物半导体场效应晶体管(MOSFET)是一种广泛使用的半导体装置。MOSFET包括被充电以产生控制两个端子(称为源极和漏极)之间的沟道的导电性的电场的栅电极。
已经开发了包括在与半导体基底的表面垂直的方向上堆叠的这种栅电极的半导体装置。可以增加堆叠的栅电极的数量以获得高度集成的半导体装置。然而，随着在与半导体基底的表面垂直的方向上堆叠的栅电极的数量的增加，不期望的缺陷的数量也增加。
发明内容
本发明构思的至少一个实施例提供了一种三维半导体装置。
本发明构思的至少一个实施例提供了一种具有高集成度的三维半导体装置和一种形成该三维半导体装置的方法。
根据本发明构思的示例性实施例，提供了一种三维半导体装置。该三维半导体装置包括：第一延伸区域和第二延伸区域，彼此分隔开地设置在基底上；存储器块，在第一延伸区域与第二延伸区域之间设置在基底上；以及第一主分离结构和第二主分离结构，彼此分隔开地设置在基底上。第一延伸区域、存储器块和第二延伸区域设置在第一主分离结构与第二主分离结构之间。存储器块包括数据存储区域和字线。字线从存储器块延伸并且穿过第一延伸区域和第二延伸区域。位于第一延伸区域的两侧上的第一主分离结构与第二主分离结构之间的距离大于位于存储器块的两侧上的第一主分离结构与第二主分离结构之间的距离。
根据本发明构思的示例性实施例，提供了一种三维半导体装置。该三维半导体装置包括：第一主分离结构、第二主分离结构和第三主分离结构，彼此分隔开地设置在基底上；第一堆叠结构，在第一主分离结构与第二主分离结构之间设置在基底上；以及第二堆叠结构，在第二主分离结构与第三主分离结构之间设置在基底上。第一主分离结构和第三主分离结构具有彼此平行的线性形状。第二主分离结构设置在第一主分离结构与第三主分离结构之间。第二主分离结构包括与第一主分离结构和第三主分离结构平行的第一部分和第二部分。第二主分离结构的第二部分与第一主分离结构之间的距离大于第二主分离结构的第一部分与第一主分离结构之间的距离。
根据本发明构思的示例性实施例，提供了一种三维半导体装置。该三维半导体装置包括：第一主分离结构和第二主分离结构，设置在基底上；第一延伸区域、第二延伸区域和设置在第一延伸区域与第二延伸区域之间的存储器块，第一延伸区域、第二延伸区域和存储器块设置在基底上，第一延伸区域、第二延伸区域和存储器块设置在第一主分离结构与第二主分离结构之间；堆叠结构，包括在存储器块中在与基底的上表面垂直的方向上彼此堆叠并彼此分隔开的字线，字线从存储器块的内部延伸到第一延伸区域和第二延伸区域中；沟道半导体层，在存储器块中在与基底的上表面垂直的方向上穿过字线；以及数据存储区域，在存储器块中设置在沟道半导体层与字线之间。字线在存储器块中的宽度小于字线在第一延伸区域中的宽度，并且大于字线在第二延伸区域中的宽度。
根据发明构思的示例性实施例，提供了一种三维半导体装置。该三维半导体装置包括：基底；第一分离结构、第二分离结构和第三分离结构，彼此分隔开地设置在基底上；第一延伸区域和第二延伸区域，在第一分离结构与第二分离结构之间设置在基底上；第三延伸区域和第四延伸区域，在第二分离结构与第三分离结构之间设置在基底上；第一存储器块，在第一分离结构与第二分离结构之间并且在第一延伸区域与第二延伸区域之间设置在基底上；以及第二存储器块，在第二分离结构与第三分离结构之间并且在第三延伸区域与第四延伸区域之间设置在基底上。第二分离结构设置在第一分离结构与第三分离结构之间。第一分离结构和第三分离结构具有线性形状。第二分离结构包括第一弯曲部分和第二弯曲部分以及位于第一弯曲部分与第二弯曲部分之间的第一线性部分。第一存储器块包括延伸到第一延伸区域和第二延伸区域中的字线。第二存储器块包括延伸到第三延伸区域和第四延伸区域中的字线。
附图说明
通过下面结合附图的详细描述，将更清楚地理解本发明构思的示例性实施例，在附图中：
图1A是根据本发明构思的示例性实施例的三维半导体装置的示意性框图；
图1B是概念性地示出根据本发明构思的示例性实施例的三维半导体装置的存储器阵列区域的电路图；
图2是根据本发明构思的示例性实施例的三维半导体装置的示意性框图；
图3是根据本发明构思的示例性实施例的三维半导体装置的示意性平面图；
图4A、图4B、图5A、图5B、图6A、图6B、图6C、图6D、图7A、图7B、图8A、图8B和图9是示出根据本发明构思的示例性实施例的三维半导体装置的示例的图；
图10是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的局部放大的剖视图；
图11是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的剖视图；
图12A至图13B是示出根据本发明构思的示例性实施例的三维半导体装置的修改示例的视图；
图14是示出根据本发明构思的示例性实施例的形成三维半导体装置的方法的工艺流程图；以及
图15A至图17B是示出根据本发明构思的示例性实施例的形成三维半导体装置的方法的剖视图。
具体实施方式
将参照图1A描述根据发明构思的示例性实施例的三维半导体装置的示例。图1A是根据发明构思的示例性实施例的三维半导体装置的示意性框图。
参照图1A，根据示例性实施例的三维半导体装置1包括存储器阵列区域MA、行解码器3(例如，行解码电路)、页缓冲器4、列解码器5(例如，列解码电路)和控制电路6。存储器阵列区域MA包括多个存储器块BLK。
存储器阵列区域MA可以包括以多个行和多个列布置的存储器单元。包括在存储器阵列区域MA中的存储器单元可以通过字线WL、至少一条共源极线CSL、串选择线SSL、至少一条地选择线GSL电连接到行解码器3，并且可以通过位线BL电连接到页缓冲器4和列解码器5。
在示例性实施例中，在存储器单元之中，以单行布置的存储器单元连接到单条字线WL，并且以单列布置的存储器单元连接到单条位线BL。
行解码器3可以公共地连接到存储器块BLK，并且可以将驱动信号提供给响应于块选择信号而选择的存储器块BLK的字线WL。例如，行解码器3可以从外部源接收地址信息ADDR并且解码接收的地址信息ADDR。行解码器3可以使用解码的地址来确定要供应给电连接到存储器块BLK的字线WL、共源极线CSL、串选择线SSL和地选择线GSL中的至少一部分的电压。
页缓冲器4可以通过位线BL电连接到存储器阵列区域MA。页缓冲器4可以连接到由通过列解码器5解码的地址选择的位线BL。页缓冲器4可以根据操作模式临时存储要写入存储器单元的数据，或者可以临时存储从存储器单元读取的数据。例如，页缓冲器4可以在编程操作模式下用作写入驱动器电路，并且可以在读取操作模式下用作感测放大器电路。页缓冲器4可以从控制电路6接收电力(例如，电压或电流)，并且可以将接收的电力提供给选择的位线BL。
列解码器5可以在页缓冲器4与外部装置(例如，存储器控制器)之间提供数据传输路径。列解码器5可以解码外部输入地址以选择位线BL中的一条。
列解码器5可以公共地连接到存储器块BLK，并且可以将数据信息提供给由块选择信号选择的存储器块BLK的位线BL。
控制电路6可以控制三维半导体装置1的全部操作。控制电路6可以接收控制信号和外部电压，并且可以响应于所接收的控制信号而操作。控制电路6可以包括使用外部电压产生内部操作所需的电压(例如，编程电压、读取电压和擦除电压)的电压发生器。控制电路6可以响应于控制信号控制读取操作、写入操作和/或擦除操作。
将参照图1B描述上面参照图1A描述的三维半导体装置1的存储器阵列区域(见图1A中的MA)的电路的示例。图1B是概念性地示出存储器阵列区域(见图1A中的MA)的电路图。
参照图1B，根据发明构思的示例性实施例的三维半导体装置包括共源极线CSL、位线BL0至BL2以及设置在共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。多个单元串CSTR并联连接到相应的位线BL0至BL2。多个单元串CSTR共同连接到共源极线CSL。多个单元串CSTR中的每个包括串联连接的下选择晶体管GST、存储器单元MCT和上选择晶体管SST。
存储器单元MCT串联连接在下选择晶体管GST与上选择晶体管SST之间。存储器单元MCT中的每个可以包括可以存储信息的数据存储区域。
上选择晶体管SST可以电连接到位线BL0至BL2，下选择晶体管GST可以电连接到共源极线CSL。
可以设置多个上选择晶体管作为上选择晶体管SST，并且所述多个上选择晶体管可以由串选择线SSL1和SSL2控制。存储器单元MCT由多条字线WL0至WLn控制。
下选择晶体管GST由地选择线GSL控制。共源极线CSL可以公共地连接到下选择晶体管GST的源极。
在示例中，上选择晶体管SST可以是串选择晶体管，下选择晶体管GST可以是地选择晶体管。
图2是根据发明构思的示例性实施例的三维半导体装置中的图1A中示出的存储器块BLK的示意性框图。
参照图2，图1A中示出的存储器阵列区域MA的多个存储器块BLK在第一方向X上延伸，并且在第二方向Y上顺序地布置。在实施例中，第二方向Y垂直于第一方向X。
包括存储器块BLK的存储器阵列区域MA设置在下结构103上。存储器块BLK设置在主分离结构MS之间，主分离结构MS设置在下结构103上。存储器块BLK中的每个设置在一对相邻的主分离结构MS之间。因此，存储器块BLK通过主分离结构MS在第二方向Y上彼此分离并且分隔开。
将参照图3和图2描述根据发明构思的示例实施例的三维半导体装置。图3是根据发明构思的示例性实施例的三维半导体装置的示意性平面图。
参照图2和图3，存储器阵列区域MA包括如图2中所示通过主分离结构MS在第二方向Y上彼此分离的存储器块BLK。
第一延伸区域EA1设置在存储器块BLK的一侧上，第二延伸区域EA2设置在存储器块BLK的另一侧上。因此，存储器块BLK设置在第一延伸区域EA1与第二延伸区域EA2之间。第一延伸区域EA1、存储器块BLK和第二延伸区域EA2可以在第一方向X上顺序地布置。
第一延伸区域EA1、存储器块BLK和第二延伸区域EA2设置在主分离结构MS之间。因此，与存储器块BLK相似，第一延伸区域EA1在第二方向Y上彼此分隔开。此外，与存储器块BLK相似，第二延伸区域EA2在第二方向Y上彼此分隔开。
存储器块BLK中的任何一个可以设置在第一延伸区域中的对应的一个与第二延伸区域中的对应的一个之间。存储器块BLK可以包括第一存储器块BLK1和第二存储器块BLK2。
第一延伸区域EA1包括第一扩大区域EA1a和第一缩小区域EA1b。第二延伸区域EA2包括第二扩大区域EA2b和第二缩小区域EA2a。第一存储器块BLK1设置在第一延伸区域EA1的第一扩大区域EA1a与第二延伸区域EA2的第二缩小区域EA2a之间。第二存储器块BLK2设置在第一延伸区域EA1的第一缩小区域EA1b与第二延伸区域EA2的第二扩大区域EA2b之间。
在实施例中，第一扩大区域EA1a和第二扩大区域EA2b具有相同或基本相同的尺寸。例如，第一扩大区域EA1a和第二扩大区域EA2b在第二方向Y上具有相同或基本相同的宽度。在实施例中，第一缩小区域EA1b和第二缩小区域EA2a具有相同或基本相同的尺寸。例如，第一缩小区域EA1b和第二缩小区域EA2a在第二方向Y上具有相同或基本相同的宽度。在实施例中，存储器块BLK具有相同或基本相同的尺寸。例如，存储器块BLK在第二方向Y上具有相同或基本相同的宽度。
在实施例中，存储器块BLK中的每个在第二方向Y上的宽度小于第一扩大区域EA1a和第二扩大区域EA2b中的每个在第二方向Y上的宽度，并且大于第一缩小区域EA1b和第二缩小区域EA2a中的每个在第二方向Y上的宽度。在实施例中，第一扩大区域EA1a和第二扩大区域EA2b中的每个在第二方向Y上的宽度大于第一缩小区域EA1b和第二缩小区域EA2a中的每个在第二方向Y上的宽度。
多个主分离结构MS包括第一主分离结构MS1、第二主分离结构MS2和第三主分离结构MS3。第二主分离结构MS2设置在第一主分离结构MS1的两侧上。第一主分离结构MS1和第二主分离结构MS2设置在第三主分离结构MS3之间。上述的第一主分离结构MS1至第三主分离结构MS3可以在第二方向Y上重复布置同时镜面对称。
在第一方向X上顺序地布置的第一扩大区域EA1a、第一存储器块BLK1和第二缩小区域EA2a设置在彼此相邻的一个第二主分离结构MS2与一个第一主分离结构MS1之间。在第一方向X上顺序地布置的第一缩小区域EA1b、第二存储器块BLK2和第二扩大区域EA2b设置在彼此相邻的一个第二主分离结构MS2与一个第三主分离结构MS3之间。
因此，当如图3的平面图中所示从上方观看时，第一延伸区域EA1包括在两个第三主分离结构MS3之间在第二方向Y上顺序地布置的一个第一缩小区域EA1b、一个第一扩大区域EA1a、一个第一扩大区域EA1a以及一个第一缩小区域EA1b。与第一延伸区域EA1相似，当如图3的平面图中所示从上方观看时，第二延伸区域EA2包括在两个第三主分离结构MS3之间在第二方向Y上顺序地布置的一个第二扩大区域EA2b、一个第二缩小区域EA2a、一个第二缩小区域EA2a以及一个第二扩大区域EA2b。
多个主分离结构MS之间的距离可以由存储器块BLK中的每个在第二方向Y上的宽度、第一扩大区域EA1a和第二扩大区域EA2b中的每个在第二方向Y上的宽度以及第一缩小区域EA1b和第二缩小区域EA2a中的每个在第二方向Y上的宽度确定。因此，在实施例中，在彼此相邻的第一主分离结构MS1与第二主分离结构MS2之间，位于第一存储器块BLK1的两侧上的第一主分离结构MS1和第二主分离结构MS2之间的分离距离小于位于第一延伸区域EA1的第一扩大区域EA1a的两侧上的第一主分离结构MS1和第二主分离结构MS2之间的分离距离，并且大于位于第二延伸区域EA2的第二缩小区域EA2a的两侧上的第一主分离结构MS1和第二主分离结构MS2之间的分离距离。在实施例中，位于第一延伸区域EA1的第一扩大区域EA1a的两侧上的第一主分离结构MS1和第二主分离结构MS2之间的分离距离大于位于第二延伸区域EA2的第二缩小区域EA2a的两侧上的第一主分离结构MS1和第二主分离结构MS2之间的分离距离。
在彼此相邻的第二主分离结构MS2与第三主分离结构MS3之间，位于第二存储器块BLK2的两侧上的第二主分离结构MS2与第三主分离结构MS3之间的分离距离大于位于第一延伸区域EA1的第一缩小区域EA1b的两侧上的第二主分离结构MS2与第三主分离结构MS3之间的分离距离，并且小于位于第二延伸区域EA2的第二扩大区域EA2b的两侧上的第二主分离结构MS2与第三主分离结构MS3之间的分离距离。在实施例中，位于第一延伸区域EA1的第一缩小区域EA1b的两侧上的第二主分离结构MS2与第三主分离结构MS3之间的分离距离小于位于第二延伸区域EA2的第二扩大区域EA2b的两侧上的第二主分离结构MS2与第三主分离结构MS3之间的分离距离。
如上所述的主分离结构MS之间的分离距离可以通过第二主分离结构MS2的弯曲部分MS2v来改变。例如，第二主分离结构MS2中的每个包括第一部分MS2a、第二部分MS2b和第三部分MS2c。第一存储器块BLK1设置在第二主分离结构MS2的第一部分MS2a与第一主分离结构MS1之间。第一延伸区域EA1的第一扩大区域EA1a设置在第二主分离结构MS2的第二部分MS2b与第一主分离结构MS1之间。第二延伸区域EA2的第二缩小区域EA2a设置在第二主分离结构MS2的第三部分MS2c与第一主分离结构MS1之间。在第二主分离结构MS2的实施例中，弯曲部分MS2v设置在第一部分MS2a与第二部分MS2b之间并且设置在第一部分MS2a与第三部分MS2c之间。
例如，位于第一存储器块BLK1的两侧上的第二主分离结构MS2的第一部分MS2a与第一主分离结构MS1可以保持为在它们之间具有恒定的距离，位于第一扩大区域EA1a的两侧上的第二主分离结构MS2的第二部分MS2b与第一主分离结构MS1之间的距离在从第一扩大区域EA1a朝向第一存储器块BLK1的方向上(例如，在第一方向上)可以变窄。在这种情况下，第一主分离结构MS1可以延伸为在第一方向X上具有直的线性形式，并且第二主分离结构MS2可以在弯曲的同时延伸为以第二主分离结构MS2与第一主分离结构MS1之间的距离减小这样的方式与第一主分离结构MS1相邻。因此，在第二主分离结构MS2中，第一部分MS2a与第二部分MS2b之间弯曲的部分可以被定义为弯曲部分MS2v。
在实施例中，堆叠结构GS设置在多个主分离结构MS之间。在实施例中，堆叠结构GS中的每个设置在多个主分离结构MS之中的彼此相邻的一对主分离结构MS之间。
堆叠结构GS包括设置在彼此相邻的第二主分离结构MS2和第一主分离结构MS1之间的第一堆叠结构GS1以及设置在彼此相邻的第二主分离结构MS2和第三主分离结构MS3之间的第二堆叠结构GS2。
在实施例中，多个主分离结构MS中的每个在第一方向X上的长度LL1大于堆叠结构GS中的每个在第一方向X上的长度LL2。
下面参照图4A、图4B、图5A、图5B、图6A、图6B、图6C、图6D、图7A、图7B、图8A、图8B和图9讨论根据示例性实施例的三维半导体装置的示例。图4A是图3的部分'A'的放大的平面图。图4B是示出图4A的组件的部分的平面图。图5A是示出沿图4A的线I-I'截取的区域的剖视图。图5B是示出图5A的部分'B'的局部放大图。图6A至图6D是示出顺序堆叠的图5B的字线的平面图。图7A是沿图4A的线II-II'截取的区域的剖视图。图7B是沿图4A的线III-III'截取的区域的剖视图。图8A是示出沿图4A的线IV-IV'截取的区域的剖视图。图8B是概念性地示出图8A的组件的部分的剖视图。图9是示出沿图4A的线V-V'截取的区域的剖视图。
下面将提供关于图4A、图4B、图5A、图5B、图6A、图6B、图6C、图6D、图7A、图7B、图8A、图8B和图9的描述以及关于图2和图3的描述，同时根据需要参照图2至图9的部分。
参照图2至图9，如上面参照图2和图3所描述的，主分离结构MS和堆叠结构GS设置在下结构103上。在实施例中，辅助分离结构SS设置在下结构103上。辅助分离结构SS可以具有在第一方向X上延伸的线性形状或条形形状。在实施例中，下结构103是由诸如硅的半导体材料形成的半导体基底。
在实施例中，辅助分离结构SS中的每个在第一方向X上的长度小于主分离结构MS中的每个在第一方向X上的长度LL1(见图3)。
在实施例中，辅助分离结构SS具有在第一方向X上布置并且在第一方向X上彼此面对的端部。辅助分离结构SS的在第一方向X上彼此面对的端部之间的间隙可以被定义为连接区域IR。
在示例中，连接区域IR以之字形式布置。
在实施例中，辅助分离结构SS设置在主分离结构MS之间。
参照图5A、图5B、图7A、图7B和图8A，堆叠结构GS中的每个包括在垂直于下结构103的上表面103s的方向上堆叠同时彼此分隔开的栅电极G_L、G_B1、G_M、G_B2和G_U。层间绝缘层106可以设置在栅电极G_L、G_B1、G_M、G_B2和G_U之间。层间绝缘层106也可以设置在栅电极G_L、G_B1、G_M、G_B2和G_U中的最下面的栅电极G_L与下结构103之间。栅电极G_L、G_B1、G_M、G_B2和G_U可以由导电材料形成，所述导电材料包括掺杂的多晶硅、诸如氮化钛(TiN)的金属氮化物、诸如硅化钨(WSi)、硅化钛(TiSi)或硅化钽(TaSi)的金属硅化物和诸如钨(W)的金属中的至少一种。掺杂的多晶硅可以是包括诸如磷(P)或砷(As)的N型杂质或者诸如硼(B)的P型杂质的多晶硅。
在实施例中，堆叠结构GS中的每个包括一个或多个下栅电极G_L和G_B1、设置在一个或更多个下栅电极G_L和G_B1上的多个中间栅电极G_M以及设置在多个中间栅电极G_M上的一个或多个上栅电极G_B2和G_U。
在示例中，一个或更多个栅电极设置为一个或多个下栅电极G_L和G_B1。多个下栅电极G_L和G_B1可以包括下选择栅电极G_L和设置在下选择栅电极G_L上的一个或多个下缓冲栅电极G_B1。在实施例中，下选择栅电极G_L是上面参照图1A和图1B描述的地选择线(图1A和图1B中的GSL)。在另一实施例中，一个或多个下缓冲栅电极G_B1之中的位于相对低的位置中的下缓冲栅电极用作地选择线(图1A和图1B中的GSL)。
在示例性实施例中，多个中间栅电极G_M是上面参照图1A和图1B描述的字线(图1A中的WL和图1B中的WL0到WLn)。
在示例中，一个或更多个栅电极设置为一个或多个上栅电极G_B2和G_U。在多个上栅电极G_B2和G_U之中，最上面的上栅电极和/或下一个上栅电极可以是上选择栅电极G_U，设置在上选择栅电极G_U与多个中间栅电极之间的一个或多个上栅电极可以是上缓冲栅电极G_B2。在实施例中，上选择栅电极G_U是上面参照图1A和图1B描述的串选择线(图1A中的SSL和图1B中的SSL1至SSL2)之一。在另一示例中，上缓冲栅电极G_B2之中的位于相对低的位置中的上缓冲栅电极可以用作上述的字线。
在实施例中，覆盖绝缘层115设置在堆叠结构GS的上选择栅电极G_U上。
在实施例中，设置用于在第二方向Y上划分上选择栅电极G_U的绝缘图案ISP。绝缘图案ISP可以设置在比中间栅电极G_M的位置高的位置中。绝缘图案ISP可以在第一方向X上延伸，同时穿透覆盖绝缘层115和上选择栅电极G_U，以横穿上选择栅电极G_U，从而在第二方向Y上划分上选择栅电极G_U。与绝缘图案ISP相似，辅助分离结构SS的部分可以在横穿上选择栅电极G_U的同时在第二方向Y上将上选择栅电极G_U划分为多个区域。因此，在两个相邻的主分离结构MS之间，例如，在第一主分离结构MS1和第二主分离结构MS2之间，上选择栅电极G_U在第二方向Y上可以通过辅助分离结构SS和绝缘图案ISP分离成多个区域。
在实施例中，与上面参照图3描述的相似，主分离结构MS在竖直方向上穿透堆叠结构GS，并且在第一方向X上延伸以将堆叠结构GS划分为第一堆叠结构GS1和第二堆叠结构GS2。如关于图3所描述的，在实施例中，主分离结构MS中的每个在第一方向X上的长度LL1大于堆叠结构GS中的每个在第一方向X上的长度LL2。
堆叠结构GS的栅电极G_L、G_B1、G_M、G_B2和G_U可以在在竖直方向上顺序堆叠在存储器阵列区域MA的存储器块BLK中的同时彼此分隔开，并且可以从存储器块BLK延伸到第一延伸区域EA1和第二延伸区域EA2。
参照图7A，在第一延伸区域EA1的第一扩大区域EA1a和第二延伸区域EA2的第二扩大区域EA2b中，浮置虚设栅电极G_F设置在多个中间栅电极G_M上，以面对上栅电极G_U和G_B2的部分。在实施例中，浮置虚设栅电极G_F由与栅电极G_L、G_B1、G_M、G_B2和G_U的材料相同的材料形成。在实施例中，浮置虚设栅电极G_F包括以在朝向上栅电极G_U和G_B2的方向上顺序地降低的台阶形状布置的垫P。
栅电极G_L、G_B1、G_M、G_B2和G_U可以在第一延伸区域EA1和第二延伸区域EA2中具有以台阶形状布置的垫P。在栅电极G_L、G_B1、G_M、G_B2和G_U中，栅电极G_L、G_B1、G_M、G_B2和G_U的位于第一延伸区域EA1和第二延伸区域EA2中并且不与位于相对高的上位置中的栅电极叠置的部分可以被定义为垫。
在示例性实施例中，第一扩大区域EA1a和第二扩大区域EA2b具有相同的结构或镜面对称结构。因此，从第一扩大区域EA1a和第二扩大区域EA2b中的一个，可以确定剩余的扩大区域的结构。在示例性实施例中，第一缩小区域EA1b和第二缩小区域EA2a具有相同的结构或镜面对称结构。在下文中，主要参照图3、图4A、图5A、图5B、图7A和图7B，与布置在第一延伸区域EA1中的垫P的布置形式以及设置在第一主分离结构MS1与第二主分离结构MS2之间的第一扩大区域EA1a(例如，位于第一主分离结构MS1的两侧上的第一延伸区域EA1中的垫P的布置形状)的描述一起，将主要描述布置在第一延伸区域EA1中的垫P的布置形式以及设置在第二主分离结构MS2与第三主分离结构MS3之间的第一缩小区域EA1b。
参照图3、图4A和图7A，在实施例中，上栅电极G_U和G_B2的垫P以在从第一存储器块BLK1到第一延伸区域EA1的方向上逐渐降低第一台阶高度的台阶形状布置。在实施例中，中间栅电极G_M的垫P以在远离第一存储器块BLK1的方向上逐渐降低第二台阶高度的台阶形状布置在第一扩大区域EA1a中。在实施例中，下栅电极G_L和G_B1的垫P以在远离第一存储器块BLK1的方向上逐渐降低第一台阶高度的台阶形状布置在第一扩大区域EA1a中。
参照图3、图4A和图7B，在实施例中，上栅电极G_U和G_B2的垫P以在从第二存储器块BLK2到第一延伸区域EA1的方向上(例如，在第一方向X上)逐渐降低第一台阶高度的台阶形状布置。在实施例中，中间栅电极G_M的垫P以在远离第二存储器块BLK2的方向上逐渐降低大于第一台阶高度的第二台阶高度的台阶形状布置在第一缩小区域EA1b中。在实施例中，下栅电极G_L和G_B1的垫P在第一缩小区域EA1b中在远离第一存储器块BLK1的方向上(例如，在第一方向X上)降低第二台阶高度，并且下栅电极G_L和G_B1之中的最下面的下栅电极G_L的垫P可以被暴露。
参照图3、图4A、图5A和图5B，在实施例中，在第一扩大区域EA1a中，中间栅电极G_M的垫P以在从第一扩大区域EA1a到第一缩小区域EA1b的方向上(例如，在第二方向Y上)逐渐降低第一台阶高度的台阶形状布置。第一扩大区域EA1a可以设置在第一主分离结构MS1的两侧上。因此，第一扩大区域EA1a可以形成为具有以第一主分离结构MS1为中心的镜面对称结构。因此，在第一扩大区域EA1a中，中间栅电极G_M的垫P可以以第一主分离结构MS1为中心以在朝向第二主分离结构MS2的方向上降低第一台阶高度的台阶形状布置。
在实施例中，中间栅电极G_M的垫P以在从第一扩大区域EA1a到第一缩小区域EA1b的方向(例如，第二方向Y)上降低第一台阶高度的台阶形状布置。中间栅电极G_M的在第二方向Y上降低第一台阶高度的垫P之中的最下面的垫可以在第一缩小区域EA1b中延伸。因此，在第一缩小区域EA1b中，中间栅电极G_M的垫P可以形成为平坦垫，而不在第二方向Y上以台阶形状布置。
参照图3、图4A、图5A、图5B、图7A和图7B，在实施例中，中间栅电极G_M在第一扩大区域EA1a中包括与堆叠的中间栅电极G_M的数量对应的数量的垫P。在实施例中，中间栅电极G_M在第一缩小区域EA1b中包括数量小于堆叠的中间栅电极G_M的数量的垫P。因此，第一堆叠结构GS1的中间栅电极G_M可以在第一扩大区域EA1a中包括与堆叠的中间栅电极G_M的数量对应的数量的垫，并且可以在第二缩小区域EA2a中包括数量小于堆叠的中间栅电极G_M的数量的垫。在实施例中，第二堆叠结构GS2的中间栅电极G_M在第二扩大区域EA2b中包括与堆叠的中间栅电极G_M的数量对应的数量的垫P，并且在第一缩小区域EA1b中包括数量小于堆叠的中间栅电极G_M的数量的垫P。
在实施例中，第一绝缘层130设置为覆盖堆叠结构GS，不与第一覆盖绝缘层115叠置，并且具有与第一覆盖绝缘层115的上表面基本相同的上表面，例如，与第一覆盖绝缘层115的上表面共面。可以顺序地设置第一绝缘层130、覆盖第一覆盖绝缘层115的第二绝缘层150和第三绝缘层170。
在实施例中，接触插塞180设置在栅电极G_L、G_B1、G_M、G_B2和G_U的垫P上。在实施例中，接触插塞180在接触垫P的同时在竖直方向上延伸，以穿透第三绝缘层170。
在接触插塞180之中，连接到可以用作串选择线(见图1A中的SSL和图1B中的SSL1至SSL2)的上选择栅电极G_U的垫P、可以用作字线(见图1A中的WL和图1B中的WL0至WLn)的多个中间栅电极G_M的垫P以及可以用作地选择线(见图1A和图1B的GSL)的下选择栅电极G_L的垫P的接触插塞180可以是被施加电信号的有效接触插塞，并且剩余的接触插塞可以是虚设接触插塞。
参照如上所述的图3、图4A、图5A、图5B和图6A至图6D，在实施例中，在第一扩大区域EA1a中，中间栅电极G_M的垫P以在从第一扩大区域EA1a到第一缩小区域EA1b的方向上(例如，在第二方向Y上)逐渐降低第一台阶高度的台阶形状布置。
在实施例中，中间栅电极G_M包括顺序地堆叠的第一字线G_M1、第二字线G_M2、第三字线G_M3和第四字线G_M4。
第一字线G_M1至第四字线G_M4可以在在竖直方向上在第一存储器块BLK1中彼此分隔开的同时堆叠，并且可以包括以台阶形状布置的垫P，同时从第一存储器块BLK1延伸到第一延伸区域EA1中。在实施例中，第一字线G_M1至第四字线G_M4包括以在从第一扩大区域EA1a到第一缩小区域EA1b的方向上逐渐降低第一台阶高度的台阶形状布置的垫P。
在第一字线G_M1至第四字线G_M4的实施例中，其在第一扩大区域EA1a中在第二方向Y上的每个宽度大于其在第一存储器块BLK1中在第二方向Y上的每个宽度。
相似地，在包括第一字线G_M1至第四字线G_M4的堆叠结构GS的实施例中，堆叠结构GS中的每个在扩大区域EA1a中在第二方向Y上的宽度大于堆叠结构GS中的每个在第一存储器块BLK1中在第二方向Y上的宽度。例如，字线在第一存储器块BLK中的宽度可以小于字线在扩大区域EA1a中的宽度。在实施例中，堆叠结构GS中的每个在第二缩小区域EA2a中在第二方向Y上的宽度小于堆叠结构GS中的每个在第一存储器块BLK1中在第二方向Y上的宽度。例如，字线在第一存储器块BLK1中的宽度大于字线在第二缩小区域EA2a中的宽度。在实施例中，堆叠结构GS在第一扩大区域EA1a中在第二方向Y上的宽度大于堆叠结构GS在第二缩小区域EA2a中在第二方向Y上的宽度。例如，字线在第一扩大区域EA1a中的宽度大于字线在第二缩小区域EA2a中的宽度。在图6A至图6D中，附图标记153表示设置有穿过第一字线G_M1至第四字线G_M4的辅助分离结构SS的区域。
参照图8A和图9，主分离结构MS和辅助分离结构SS中的每个包括设置在下结构103上的分离图案164以及围绕分离图案164的侧面的分隔件162。在示例中，分离图案164可以是导电源插塞。例如，分离图案164可以由包括掺杂的多晶硅、诸如TiN的金属氮化物、诸如WSi、TiSi或TaSi的金属硅化物和诸如W的金属中的至少一种的导电材料形成。分隔件162可以由诸如氧化硅的绝缘材料形成。
参照图3、图4A、图8A和图8B，竖直结构VS可设置为在竖直方向上穿过位于存储器块BLK中的堆叠结构GS。在实施例中，竖直结构VS设置在下结构103上。在实施例中，虚设竖直结构VSd设置在下结构103上。在实施例中，虚设竖直结构VSd在穿过堆叠结构GS的同时形成为具有与竖直结构VS的结构相同的结构。
在实施例中，竖直结构VS中的每个包括在竖直方向上延伸的沟道半导体层130以及置于沟道半导体层130与堆叠结构GS之间的栅极电介质结构128。
在实施例中，竖直结构VS中的每个还包括半导体图案122、位于半导体图案122上的芯图案132以及位于芯图案132上的垫图案134。
沟道半导体层130可以设置为围绕芯图案132的外侧，同时与半导体图案122接触。栅极电介质结构128可以设置为围绕沟道半导体层130的外侧。半导体图案122可以是通过选择性外延生长(SEG)工艺形成的外延材料层。芯图案132可以由诸如氧化硅的绝缘材料形成。垫图案134可以由具有N型导电性的多晶硅形成，或者可以是漏区。垫图案134可以设置在比栅极结构GS的水平高的水平上。
在实施例中，沟道半导体层130在垂直于下结构103的表面的方向上延伸，并穿透堆叠结构GS的中间栅电极G_M和上栅电极G_U。沟道半导体层130可以由多晶硅层形成。
在实施例中，栅极电介质结构128包括隧道电介质126、数据存储层125和阻挡电介质124。数据存储层125可以设置在隧道电介质126与阻挡电介质124之间。阻挡电介质124可以设置在数据存储层125与堆叠结构GS之间。隧道电介质126可以设置在数据存储层125与沟道半导体层130之间。隧道电介质126可以包括氧化硅和/或掺杂杂质的氧化硅。阻挡电介质124可以包括氧化硅和/或高电介质。数据存储层125可以由能够存储信息的材料(例如，氮化硅)形成。
数据存储层125可以包括位于沟道半导体层130与可以作为字线的中间栅电极G_M之间的存储信息的数据存储区域125d。在这种情况下，例如，根据诸如闪存装置的非易失性存储器装置的操作条件，从沟道半导体层130通过隧道电介质126注入到数据存储区域125d中的电子可以被捕获以被保留，或者数据存储层125的数据存储区域125d中捕获的电子可以被擦除。因此，上面参照图1B描述的存储器单元(见图1B的MCT)可以包括数据存储区域125d。
在实施例中，附加栅极电介质155设置在栅电极G_L、G_B1、G_M、G_B2和G_U与竖直结构VS之间，以延伸到栅电极G_L、G_B1、G_M、G_B2和G_U的相应的上表面和下表面上。附加栅极电介质155可以由诸如氧化铝的高电介质形成。
在实施例中，位线接触插塞175设置在竖直结构VS的垫图案134上。因此，竖直结构VS可以通过位线接触插塞175电连接到上面参照图1A和图1B描述的位线(见图1A中的BL以及图1B中的BL1和BL2)。
参照图5A、图5B、图7A和图7B，在实施例中，中间栅电极G_M的每个垫P在竖直方向上的厚度大于中间栅电极G_M中的每个在竖直方向上的厚度。在实施例中，上栅电极G_U和G_B2的垫P的至少一部分的厚度大于上栅电极G_U和G_B2中的每个的厚度。在实施例中，下栅电极G_L和G_B1的垫P的至少一部分的厚度大于下栅电极G_L和G_B1中的每个的厚度。然而，其示例性实施例不限于此。
在修改的示例中，参照图10，栅电极G_L、G_B1、G_M、G_B2和G_U的垫P'具有与栅电极G_L、G_B1、G_M、G_B2和G_U的厚度相同的厚度。在这种情况下，图10是示出与图5B对应的部分的局部放大图。
在示例性实施例中，下结构103是体半导体基底，但是发明构思不限于此。在修改的示例中，参照图11，下结构103包括下基底103a、设置在下基底103a上的外围电路结构103b和设置在外围电路结构103b上的上基底103d。下基底103a可以是单晶硅基底，上基底103d可以是多晶硅基底。在这种情况下，图11是沿图4A的线I-I'截取的区域的剖视图。
再次参照图3、图4A和图4B，在扩大区域EA1a和EA2b以及缩小区域EA1b和EA2a中，在实施例中，包括主分离结构MS和辅助分离结构SS的结构被布置为在第二方向Y上在其间具有恒定的间隔。
在扩大区域EA1a和EA2b以及缩小区域EA1b和EA2a中，在实施例中，在第二方向Y上布置在第二主分离结构MS2的第二部分MS2b与第一主分离结构MS1之间的第一辅助分离结构SS1的数量大于在第二方向Y上布置在第二主分离结构MS2的第二部分MS2b与第三主分离结构MS3之间的第二辅助分离结构SS2的数量。然而，发明构思不限于此，并且可以如图12A、图12B、图13A和图13B所示修改。图12A是示出图3的部分'A'的局部放大平面图。图12B是示出图12A中的组件的部分的平面图。图13A是沿图12A的线VI-VI'截取的区域的剖视图。图13B是示出图13A的部分'C'的局部放大图。
参照图3和图12A至图13B，在扩大区域EA1a和EA2b以及缩小区域EA1b和EA2a中，在实施例中，在第二方向Y上布置在第二主分离结构MS2的第二部分MS2b与第一主分离结构MS1之间的第一辅助分离结构SS1的数量与在第二方向Y上布置在第二主分离结构MS2的第二部分MS2b与第三主分离结构MS3之间的第二辅助分离结构SS2的数量相同。
在实施例中，在第二方向Y上布置在第二主分离结构MS2的第二部分MS2b与第一主分离结构MS1之间的第一辅助分离结构SS1之间的第一间隔L1(例如，空间或节距)大于在第二方向Y上布置在第二主分离结构MS2的第二部分MS2b与第三主分离结构MS3之间的第二辅助分离结构SS2之间的第三间隔L3。
在实施例中，在第二方向Y上布置在第二主分离结构MS2的第二部分MS2b与第一主分离结构MS1之间的第一辅助分离结构SS1之中，相邻于第二主分离结构MS2的第二部分MS2b的第一辅助分离结构SS1与第二主分离结构MS2的第二部分MS2b之间的第二间隔L2大于第一间隔L1和第三间隔L3。
接下来，参照图14至图17B，下面将描述根据发明构思的示例性实施例的形成三维半导体装置的方法的示例。图14是示出根据发明构思的示例性实施例的形成三维半导体装置的方法的工艺流程图。图15A、图16A和图17A是沿图4A的线I-I'截取的区域的剖视图，图15B、图16B和图17B是示出沿图4A的线II-II'截取的区域的剖视图。
参照图14、图15A和图15B，在S10中，将成型结构112形成为包括交替且重复堆叠的层间绝缘层106和栅极层109。可以在下结构103上形成成型结构112。层间绝缘层106可以由氧化硅形成，栅极层109可以由氮化硅形成。
在S20中，形成栅极层109的垫区域Pa。垫区域Pa的形成可以包括：在成型结构112上形成覆盖绝缘层115以保护将形成存储器块的区域；通过利用光刻和蚀刻工艺对栅极层109进行图案化形成台阶形状的垫区域；以及执行增大以台阶形状形成的垫区域的厚度的工艺。在这种情况下，增大垫区域的厚度的工艺可以包括：形成在平面上具有相对厚的厚度并且在侧面上具有相对薄的厚度的垫层；以及通过各向同性地蚀刻垫层而形成保留在平面上的垫层。在这种情况下，保留的垫层可以由与栅极层109的材料相同的材料形成。
参照图14、图16A和图16B，在形成有垫区域Pa的成型结构112上沉积第一绝缘层。可以对第一绝缘层进行平坦化直至暴露第一覆盖绝缘层115的上表面，从而形成平坦化的第一绝缘层130。在S30中，将竖直结构VS形成为穿过成型结构112。竖直结构VS可以是上面参照图8B描述的竖直结构VS。例如，形成竖直结构VS的步骤可以包括：形成穿透第一覆盖绝缘层115和成型结构112的沟道孔；以及填充沟道孔以形成竖直结构VS。
参照图14、图17A和图17B，可以在第一覆盖绝缘层115和第一绝缘层130上形成第二绝缘层150。在S40中，形成隔离沟槽153。隔离沟槽153的形成可以包括对第一覆盖绝缘层115、第一绝缘层130、第二绝缘层150和成型结构112进行图案化，以暴露下结构103。隔离沟槽153可以形成为与上面参照图3、图4B和图12B描述的主分离结构MS和辅助分离结构SS的平面形状相似的平面形状。
再次参照图2至图9以及图14，在S50中，用栅电极G_L、G_B1、G_M、G_B2和G_U代替栅极层109。用栅电极G_L、G_B1、G_M、G_B2和G_U代替栅极层109的步骤可以包括：去除由隔离沟槽153暴露的栅极层109以形成空隙；以及在空隙中形成栅电极G_L、G_B1、G_M、G_B2和G_U。随后，在S60中，形成主分离结构MS和辅助分离结构SS以填充隔离沟槽153。可以在第二绝缘层150上形成第三绝缘层170。可以将位线插塞175形成为穿透第二绝缘层150和第三绝缘层170并且电连接到竖直结构VS。然后，在S70中，形成接触插塞180。接触插塞180可以电连接到栅电极G_L、G_B1、G_M、G_B2和G_U的垫。
根据发明构思的示例性实施例，提供了一种包括由分离结构MS在水平方向上(例如，在第二方向Y上)划分的栅电极G_L、G_B1、G_M、G_B2和G_U的三维半导体装置1。根据示例性实施例，三维半导体装置设置为具有各个存储器块BLK中的分离结构MS之间的距离与形成有栅电极G_L、G_B1、G_M、G_B2和G_U的垫P的延伸区域EA1和EA2中的分离结构MS之间的距离彼此不同的结构。通过设置分离结构MS，可以进一步增加栅电极G_L、G_B1、G_M、G_B2和G_U的堆叠数量，并且可以更有效地布置和形成栅电极G_L、G_B1、G_M、G_B2和G_U的垫P。因此，可以提高半导体装置的集成度。
如上面所阐述的，根据示例性实施例，提供了一种包括分离结构的三维半导体装置，通过所述分离结构在水平方向上划分栅电极。根据示例性实施例，提供了一种其中存储器块中的分离结构之间的分离距离与形成有栅极垫的延伸区域中的分离结构之间的分离距离彼此不同的结构。通过设置这样的分离结构，可以进一步增加堆叠栅电极的数量，并且可以更有效地设置和形成栅极垫。因此，可以提高半导体装置的集成度。
虽然上面已经示出并描述了发明构思的示例性实施例，但是对本领域技术人员而言将明显的是，在不脱离本发明构思的范围的情况下，可以做出修改和变化。

Claims (23)

1.一种三维半导体装置，所述三维半导体装置包括：
第一延伸区域和第二延伸区域，彼此分隔开地设置在基底上；
存储器块，在所述第一延伸区域与所述第二延伸区域之间设置在所述基底上；以及
第一主分离结构和第二主分离结构，彼此分隔开地设置在所述基底上，
其中，所述第一延伸区域、所述存储器块和所述第二延伸区域设置在所述第一主分离结构与所述第二主分离结构之间，
所述存储器块包括数据存储区域和字线，
所述字线从所述存储器块延伸并且穿过所述第一延伸区域和所述第二延伸区域，并且
位于所述第一延伸区域的两侧上的所述第一主分离结构与所述第二主分离结构之间的距离大于位于所述存储器块的两侧上的所述第一主分离结构与所述第二主分离结构之间的距离。
2.根据权利要求1所述的三维半导体装置，其中，位于所述第二延伸区域的两侧上的所述第一主分离结构与所述第二主分离结构之间的距离小于位于所述存储器块的两侧上的所述第一主分离结构与所述第二主分离结构之间的距离。
3.根据权利要求1所述的三维半导体装置，其中，所述存储器块还包括沟道半导体层，
所述字线在与所述基底的上表面垂直的方向上彼此堆叠并且彼此分隔开，
所述沟道半导体层与所述字线分隔开，并且穿过所述字线，并且
所述数据存储区域设置在所述沟道半导体层与所述字线之间。
4.根据权利要求1所述的三维半导体装置，其中，所述字线包括以第一台阶形状布置在所述第一延伸区域中的第一字线垫和以第二台阶形状布置在所述第二延伸区域中的第二字线垫，
所述第一台阶形状和所述第二台阶形状包括在第一方向上降低第一台阶高度的台阶，
所述第一台阶形状还包括在第二方向上降低第二台阶高度的台阶，并且
所述第二方向是垂直于所述第一方向的方向。
5.根据权利要求4所述的三维半导体装置，其中，所述第一台阶高度大于所述第二台阶高度。
6.根据权利要求1所述的三维半导体装置，所述三维半导体装置还包括具有线性形状并在第一方向上延伸的辅助分离结构，所述辅助分离结构在所述第一主分离结构和所述第二主分离结构之间在竖直方向上穿过所述字线，
其中，所述竖直方向是与所述基底的上表面垂直的方向，所述第一方向是与所述基底的所述上表面平行的方向。
7.根据权利要求6所述的三维半导体装置，其中，所述第一主分离结构和所述第二主分离结构中的每个在所述第一方向上的长度大于所述辅助分离结构中的每个在所述第一方向上的长度。
8.一种三维半导体装置，所述三维半导体装置包括：
第一主分离结构、第二主分离结构和第三主分离结构，彼此分隔开地设置在基底上；
第一堆叠结构，在所述第一主分离结构与所述第二主分离结构之间设置在所述基底上；以及
第二堆叠结构，在所述第二主分离结构与所述第三主分离结构之间设置在所述基底上，
其中，所述第一主分离结构和所述第三主分离结构具有彼此平行的线性形状，
所述第二主分离结构设置在所述第一主分离结构与所述第三主分离结构之间，
所述第二主分离结构包括与所述第一主分离结构和所述第三主分离结构平行的第一部分和第二部分，并且
所述第二主分离结构的所述第二部分与所述第一主分离结构之间的距离大于所述第二主分离结构的所述第一部分与所述第一主分离结构之间的距离。
9.根据权利要求8所述的三维半导体装置，其中，所述第二主分离结构的所述第一部分位于所述第一主分离结构与所述第三主分离结构之间的中心，所述第二主分离结构的所述第二部分与所述第一主分离结构之间的距离大于所述第二主分离结构的所述第二部分与所述第三主分离结构之间的距离。
10.根据权利要求9所述的三维半导体装置，其中，所述第二主分离结构还包括与所述第一主分离结构和所述第三主分离结构平行的第三部分，所述第二主分离结构的所述第三部分与所述第一主分离结构之间的距离小于所述第二主分离结构的所述第三部分与所述第三主分离结构之间的距离。
11.根据权利要求8所述的三维半导体装置，其中，所述第二主分离结构还包括将所述第一部分和所述第二部分彼此连接的弯曲部分。
12.根据权利要求8所述的三维半导体装置，其中，所述第一堆叠结构和所述第二堆叠结构中的每个包括栅电极，所述栅电极设置在所述基底上，在与所述基底的上表面垂直的方向上彼此堆叠并彼此分隔开。
13.根据权利要求8所述的三维半导体装置，其中，所述第一堆叠结构的栅电极包括以第一台阶形状布置在所述第一主分离结构与所述第二主分离结构的所述第二部分之间的垫，并且
所述第二堆叠结构的栅电极包括以与所述第一台阶形状不同的第二台阶形状布置在所述第三主分离结构与所述第二主分离结构的所述第二部分之间的垫。
14.根据权利要求8所述的三维半导体装置，所述三维半导体装置还包括：
第一辅助分离结构，设置在所述第二主分离结构的所述第二部分与所述第一主分离结构之间；以及
第二辅助分离结构，设置在所述第二主分离结构的所述第二部分与所述第三主分离结构之间。
15.根据权利要求14所述的三维半导体装置，其中，在从所述第二主分离结构的所述第二部分到所述第一主分离结构的方向上布置的所述第一辅助分离结构的数量大于在从所述第二主分离结构的所述第二部分到所述第三主分离结构的方向上布置的所述第二辅助分离结构的数量。
16.根据权利要求14所述的三维半导体装置，其中，在从所述第二主分离结构的所述第二部分到所述第一主分离结构的方向上布置的所述第一辅助分离结构的数量等于在从所述第二主分离结构的所述第二部分到所述第三主分离结构的方向上布置的所述第二辅助分离结构的数量。
17.根据权利要求16所述的三维半导体装置，其中，所述第一辅助分离结构之间的间隔大于所述第二辅助分离结构之间的间隔。
18.根据权利要求17所述的三维半导体装置，其中，所述第一辅助分离结构之中的与所述第二主分离结构的所述第二部分相邻的第一辅助分离结构与所述第二主分离结构的所述第二部分之间的间隔大于所述第一辅助分离结构之间的所述间隔以及所述第二辅助分离结构之间的所述间隔。
19.一种三维半导体装置，所述三维半导体装置包括：
第一主分离结构和第二主分离结构，设置在基底上；
第一延伸区域、第二延伸区域和设置在所述第一延伸区域与所述第二延伸区域之间的存储器块，所述第一延伸区域、所述第二延伸区域和所述存储器块设置在所述基底上，所述第一延伸区域、所述第二延伸区域和所述存储器块设置在所述第一主分离结构与所述第二主分离结构之间；
堆叠结构，包括在所述存储器块中在与所述基底的上表面垂直的方向上彼此堆叠并彼此分隔开的字线，所述字线从所述存储器块的内部延伸到所述第一延伸区域和所述第二延伸区域中；
沟道半导体层，在所述存储器块中在与所述基底的所述上表面垂直的所述方向上穿过所述字线；以及
数据存储区域，在所述存储器块中设置在所述沟道半导体层与所述字线之间，
其中，所述字线在所述存储器块中的宽度小于所述字线在所述第一延伸区域中的宽度。
20.根据权利要求19所述的三维半导体装置，其中，所述字线在所述第一延伸区域中的所述宽度大于所述字线在所述第二延伸区域中的宽度，所述字线在所述存储器块中的所述宽度大于所述字线在所述第二延伸区域中的所述宽度。
21.一种三维半导体装置，所述三维半导体装置包括：
基底；
第一分离结构、第二分离结构和第三分离结构，彼此分隔开地设置在所述基底上，所述第二分离结构设置在所述第一分离结构与所述第三分离结构之间，所述第一分离结构和所述第三分离结构具有线性形状，所述第二分离结构包括第一弯曲部分和第二弯曲部分以及位于所述第一弯曲部分与所述第二弯曲部分之间的第一线性部分；
第一延伸区域和第二延伸区域，在所述第一分离结构与所述第二分离结构之间设置在所述基底上；
第三延伸区域和第四延伸区域，在所述第二分离结构与所述第三分离结构之间设置在所述基底上；
第一存储器块，在所述第一分离结构与所述第二分离结构之间并且在所述第一延伸区域与所述第二延伸区域之间设置在所述基底上；以及
第二存储器块，在所述第二分离结构与所述第三分离结构之间并且在所述第三延伸区域与所述第四延伸区域之间设置在所述基底上，
其中，所述第一存储器块包括延伸到所述第一延伸区域和所述第二延伸区域中的字线，并且
其中，所述第二存储器块包括延伸到所述第三延伸区域和所述第四延伸区域中的字线。
22.根据权利要求21所述的三维半导体装置，其中，所述第一弯曲部分与所述第一延伸区域和所述第三延伸区域接触，所述第二弯曲部分与所述第二延伸区域和所述第四延伸区域接触。
23.根据权利要求22所述的三维半导体装置，所述第二分离结构包括第二线性部分和第三线性部分，所述第二线性部分与所述第一延伸区域和所述第三延伸区域接触，所述第三线性部分与所述第二延伸区域和所述第四延伸区域接触。
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