KR20100094386A - 비휘발성 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

제1 영역은 원주형부를 포함하는 제1 반도체 층과, 전하 축적층과, 복수의 제1 도전층을 포함한다. 제2 영역은 복수의 제1 도전층과 동일한 층에 형성된 복수의 제2 도전층을 포함한다. 복수의 제1 도전층은 제1 영역의 단부 근방에서 단차부를 구성한다. 단차부는 복수의 제1 도전층의 단부의 위치가 서로 상이하도록 단차형으로 형성된다. 복수의 제2 도전층은 제1 영역을 둘러싸는 제2 영역의 단부 근방에서의 그 단부의 위치가 기판에 대략 수직인 방향으로 정렬되도록 형성된다.

Description

비휘발성 반도체 메모리 장치 및 그 제조 방법{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 출원은 2009년 2월 17일자로 출원된 일본 우선권 특허 출원 제2009-33974호에 기초하여 그 우선권을 주장하며, 그 전체 내용은 본 명세서에 참조로서 원용된다.
최근, 메모리의 집적도를 증가시키기 위해 메모리 셀을 3차원적으로 배치한 많은 반도체 메모리 장치가 제안되었다.
메모리셀을 3차원적으로 배치한 종래의 하나의 반도체 메모리 장치는 원통형의 원주형 구조를 갖는 트랜지스터를 사용한다(일본 미심사 특허 출원공개 제2007-266143호, 미국 특허공개 제5,599,724호 및 미국 특허공개 제5,707,885호 참조). 원통형의 원주형 구조를 갖는 트랜지스터를 사용하는 반도체 메모리 장치에는, 다층으로 적층되고 게이트 전극 및 기둥형의 원주형 반도체를 형성하도록 구성된 적층형 도전층이 제공된다. 원주형 반도체는 트랜지스터의 채널(바디)부로서 기능한다. 원주형 반도체의 근방에는 전하를 축적할 수 있는 메모리 게이트 절연층이 제공된다. 이러한 적층형 도전층, 원주형 반도체 및 메모리 게이트 절연층을 포함하는 구성을 메모리 스트링이라고 한다.
상술된 메모리 스트링을 구비하는 반도체 메모리 장치의 주변 회로와의 도전성을 획득하기 위해, 적층형 도전층으로부터 적층 방향(기판에 수직인 방향)으로 연장하여 접촉 플러그가 형성된다. 접촉 플러그를 형성하기 위해, 적층형 도전층은 단차형으로 형성된다. 그러나, 제조 공정 수를 제한할 이유로, 종래의 반도체 메모리 장치의 적층형 도전층은 또한 단차형으로 형성된 메모리 스트링으로서 기능하는 영역 이외의 영역을 구비하게 되어, 반도체 메모리 장치의 점유 면적의 감소를 어렵게 한다.
본 발명의 제1 태양에 따르면, 비휘발성 반도체 메모리 장치는 직렬 연결된 복수의 전기적 재기록 가능한 메모리 셀을 각각이 구비하는 복수의 메모리 스트링으로서 기능하도록 구성된 제1 영역과, 상기 제1 영역의 주변부에 제공된 제2 영역을 포함하며, 상기 제1 영역은 기판에 대해 수직인 방향으로 연장하는 원주형부를 포함하는 반도체 층과, 상기 원주형부의 측면 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성되고, 메모리 셀의 제어 전극으로서 기능하도록 구성된 복수의 제1 도전층을 포함하며, 상기 제2 영역은 상기 복수의 제1 도전층과 동일한 층에 형성된 복수의 제2 도전층을 포함하며, 상기 복수의 제1 도전층은 제1 영역의 단부 근방에서 단차부를 구성하며-상기 단차부는 상기 복수의 제1 도전층의 단부의 위치가 서로 상이하도록 단차형으로 형성됨-, 상기 복수의 제2 도전층은 제1 영역을 둘러싸는 제2 영역의 단부 근방에서의 그 단부의 위치가 상기 기판에 대략 수직인 방향으로 정렬되도록 형성된다.
본 발명의 제2 태양에 따르면, 비휘발성 반도체 메모리 장치는 직렬 연결된 복수의 전기적 재기록 가능한 메모리 셀을 각각이 구비하는 복수의 메모리 스트링으로서 기능하도록 구성된 제1 영역을 포함하며, 상기 제1 영역은 기판에 대해 수직인 방향으로 연장하는 원주형부를 포함하는 반도체 층과, 상기 원주형부의 측면 상에 형성된 전하 축적층과, 상기 전하 축적층 상에 형성되고, 메모리 셀의 제어 전극으로서 기능하도록 구성된 복수의 도전층과, 상기 복수의 도전층의 단부의 위치가 서로 상이하도록 단차형으로 형성된 상기 복수의 도전층을 구비하는 단차부와, 상기 단차부에 인접하여 제공되고, 상기 복수의 도전층의 단부의 위치가 상기 기판에 대략 수직인 방향으로 정렬되도록 상기 복수의 도전층에 의해 형성된 벽부를 포함한다.
본 발명의 제3 태양에 따르면, 직렬 연결된 복수의 전기적 재기록 가능한 메모리 셀을 각각이 구비하는 복수의 메모리 스트링으로서 기능하도록 구성된 제1 영역과, 상기 제1 영역의 주변부에 제공된 제2 영역을 포함하는 비휘발성 반도체 메모리 장치를 제조하는 방법은 기판 상에 복수의 도전층을 퇴적하는 단계와, 상기 복수의 도전층을 분할하여 상기 제1 영역에 위치된 복수의 제1 도전층과 상기 제2 영역에 위치된 복수의 제2 도전층을 형성하는 단계와, 상기 복수의 제1 도전층을 관통시켜 쓰루홀을 형성하는 단계와, 상기 쓰루홀의 측면에 전하 축적층을 형성하는 단계와, 상기 쓰루홀을 채우도록 제1 반도체 층을 형성하는 단계와, 상기 제1 영역의 단부 근방에서 상기 복수의 제1 도전층은 그 단부의 위치가 서로 상이하도록 단차형으로 형성된 단차부를 구성하고, 상기 제1 영역을 둘러싸는 상기 제2 영역의 단부 근방에서 상기 복수의 제2 도전층은 그 단부의 위치가 상기 기판에 대략 수직인 방향으로 정렬되도록 상기 복수의 제1 및 제2 도전층을 형성하는 단계를 포함한다.
도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 개략적인 평면도.
도 2는 제1 실시예에 따른 메모리 영역(AR1)의 회로도.
도 3은 제1 실시예에 따른 메모리 영역(AR1)의 개략적인 사시도.
도 4는 제1 실시예에 따른 메모리 영역(AR1) 및 주변 영역(AR2)의 횡단면도.
도 5는 제1 실시예에 따른 메모리 트랜지스터층(30) 및 제1 더미층(70)을 도시하는 평면도.
도 6은 도 4의 확대도.
도 7 내지 도 15는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시하는 횡단면도.
도 16a 및 도 16b는 비교예에 따른 비휘발성 반도체 메모리 장치(200)와 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)를 비교하는 도면.
도 17은 제2 실시예에 따른 메모리 트랜지스터층(30B) 및 제1 더미층(70)을 도시하는 평면도.
도 18은 제3 실시예에 따른 메모리 트랜지스터층(30C) 및 제1 더미층(70C)을 도시하는 평면도.
도 19는 도 18의 선(A-A')을 따라 취해진 횡단면도.
도 20은 도 18의 선(B-B')을 따라 취해진 횡단면도.
도 21 내지 도 29는 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시하는 평면도.
도 30은 제4 실시예에 따른 메모리 트랜지스터층(30D) 및 제1 더미층(70D)을 도시하는 평면도.
도 31은 도 30의 화살표(C-C')의 방향으로부터 본 사시도.
도 32는 도 30의 화살표(D-D')의 방향으로부터 본 사시도.
도 33은 그 일부가 생략된 도 32의 도면.
도 34 내지 도 37은 제4 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시하는 개략적인 사시도.
도 38은 제5 실시예에 따른 메모리 트랜지스터층(30E) 및 제1 더미층(70E)을 도시하는 평면도.
도 39는 도 38의 선(E-E')을 따라 취해진 횡단면도.
도 40 내지 도 45는 제5 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시하는 횡단면도.
도 46은 제6 실시예에 따른 메모리 트랜지스터층(30G) 및 제1 더미층(70)을 도시하는 평면도.
도 47은 제1 실시예의 변형예에 따른 메모리 트랜지스터층(30H) 및 제1 더미층(70)을 도시하는 평면도.
도 48은 제1 실시예의 변형예에 따른 메모리 영역(AR1)의 횡단면도.
이하, 도면을 참조하여 본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예를 설명한다.
[제1 실시예]
(제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 구성)
우선, 도 1 내지 도 4를 참조하여 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 구성을 설명한다. 도 1은 본 발명의 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 개략적인 평면도이다.
도 1에 도시된 바와 같이, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)는 메모리 영역(AR1) 및 메모리 영역(AR1)의 주변부에 제공되는 주변 영역(AR2)을 포함한다. 메모리 영역(AR1)은 각각이 직렬 연결된 복수의 전기적 재기록 가능한 메모리 셀(MC)을 구비하는 복수의 메모리 스트링(MS)을 포함한다. 주변 영역(AR2)은 감지 증폭기(AR21) 및 메모리 스트링(MS)을 제어하도록 구성된 로우 디코더(AR22) 등을 포함한다.
도 1에 도시된 바와 같이, 메모리 영역(AR1)은 행 방향 및 열 방향으로 연장되는 워드선(WL1-WL4)을 구성하는 플레이트형 층을 포함한다. 워드선(WL1-WL4)을 구성하는 층들이 하부층으로부터 순차적으로 적층되며, 이들 층이 높아질수록 행 방향의 그 길이가 더 짧아지도록 형성된다. 즉, 메모리 영역(AR1)의 단부 근방에서는, 워드선(WL1-WL4)을 구성하는 상기 층은 워드선(WL1-WL4)을 구성하는 행 방향의 층들의 단부의 위치가 서로 상이하도록 단차형으로 형성된 단차부(ST)를 구성한다.
또한, 도 1에 도시된 바와 같이, 메모리 영역(AR1)을 둘러싸는 주변 영역(AR2)의 단부 근방에서는, 로우 디코더(AR22)를 구성하는 층은 행 방향의 그 단부의 위치가 기판에 대략 수직인 방향(적층 방향)으로 정렬되도록 형성된다.
또한, 도 1에 도시된 바와 같이, 메모리 영역(AR1) 및 주변 영역(AR2)은 선(L), 플러그(P) 및 비트선(BL)을 포함한다. 선(L), 플러그(P) 및 비트선(BL)은 메모리 영역(AR1) 및 주변 영역(AR2)에 걸쳐 있도록 형성된다. 선(L)을 구성하는 층은 워드선(WL1-WL4)을 구성하는 층의 상부에서, 행 방향으로 연장되고 열 방향으로 소정의 피치를 갖는 스트라이프로 형성된다. 플러그(P)를 구성하는 층은 워드선(WL1-WL4)을 구성하는 층들의 상부면과 선(L)을 구성하는 층의 하부면을 연결하도록 단차부(ST)에 형성된다. 비트선(BL)을 구성하는 층은 메모리 스트링(MS)을 구성하는 층의 상부면에 연결되도록 형성된다. 비트선(BL)을 구성하는 층은 행 방향으로 소정의 피치를 갖고 열 방향으로 연장되는 스트라이프로 형성된다.
이제, 메모리 영역(AR1)의 회로 구성을 설명하기로 한다. 도 2는 메모리 영역(AR1)의 회로도이다. 도 2에 도시된 바와 같이, 메모리 영역(AR1)은 복수의 메모리 블록(MB)을 포함한다. 메모리 블록(MB)은 반도체 기판(Ba)(도시되지 않음) 상에 열 방향으로 배열된다. 즉, 메모리 블록(MB)은 반도체 기판(Ba) 상의 소정의 영역에 형성된다.
도 2에 도시된 바와 같이, 메모리 블록(MB)은 복수의 메모리 스트링(MS), 소스측 선택 트랜지스터(SSTr) 및 드레인측 선택 트랜지스터(SDTr)를 포함한다. 메모리 스트링(MS)은 직렬 연결된 메모리 트랜지스터(MTr1-MTr4)로 구성된다. 드레인측 선택 트랜지스터(SDTr)는 메모리 스트링(MS)의 일단(메모리 트랜지스터(MTr4))에 연결된다. 소스측 선택 트랜지스터(SSTr)는 메모리 스트링(MS)의 타단(메모리 트랜지스터(MTr1))에 연결된다. 예를 들어, 각 개별 메모리 블록(MB)은 복수의 행 및 열에 걸쳐 매트릭스 형상으로 제공된 메모리 스트링(MS)을 구비한다. 메모리 스트링(MS)은 4개 이상의 메모리 트랜지스터로 구성될 수도 있다는 것을 주목해야 한다.
도 2에 도시된 바와 같이, 메모리 블록(MB)에서는, 매트릭스 형상으로 배열된 메모리 트랜지스터(MTr1)의 제어 게이트는 워드선(WL1)에 공통으로 연결된다. 유사하게, 메모리 트랜지스터(MTr2)의 제어 게이트는 워드선(WL2)에 공통으로 연결되고, 메모리 트랜지스터(MTr3)의 제어 게이트는 워드선(WL3)에 공통으로 연결되고, 메모리 트랜지스터(MTr4)의 제어 게이트는 워드선(WL4)에 공통으로 연결된다.
도 2에 도시된 바와 같이, 메모리 블록(MB)에서는, 행 방향으로 일렬로 배열된 드레인측 선택 트랜지스터(SDTr) 각각의 제어 게이트는 드레인측 선택 게이트선(SGD)에 공통으로 연결된다. 드레인측 선택 게이트선(SGD)은 복수의 메모리 블록(MB)에 걸쳐 행 방향으로 연장하도록 형성된다. 하나의 메모리 블록(MB)에서는, 복수의 드레인측 선택 게이트선(SGD)에 열 방향의 소정의 피치가 제공된다. 또한, 열 방향으로 일렬로 배열된 드레인측 선택 트랜지스터(SDTr)의 타단은 비트선(BL)에 공통으로 연결된다. 비트선(BL)은 메모리 블록(MB)에 걸쳐 열 방향으로 연장하도록 형성된다. 복수의 비트선(BL)은 행 방향으로 제공된다.
도 2에 도시된 바와 같이, 하나의 메모리 블록(MB)의 모든 소스측 선택 트랜지스터(SSTr)의 제어 게이트는 소스측 선택 게이트선(SGS)에 공통으로 연결된다. 또한, 열 방향으로 배열된 소스측 선택 트랜지스터(SSTr)의 타단은 소스 선(SL)에 공통으로 연결된다.
상술된 메모리 영역(AR1)의 회로 구성은 도 3 및 도 4에 도시된 적층 구조로 구현된다. 도 3은 메모리 영역(AR1)의 개략적 사시도이다. 도 4는 메모리 영역(AR1) 및 주변 영역(AR2)의 횡단면도이다.
메모리 영역(AR1)은 메모리 블록(MB) 각각에 대해, 도 3 및 도 4에 도시된 바와 같이 반도체 기판(Ba) 상에 순차적으로 적층된 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30), 드레인측 선택 트랜지스터층(40) 및 배선층(50)을 포함한다.
소스측 선택 트랜지스터층(20)은 소스측 선택 트랜지스터(SSTr)로서 기능하는 층이다. 메모리 트랜지스터층(30)은 메모리 스트링(MS)(메모리 트랜지스터(MTr1-MTr4))으로서 기능하는 층이다. 드레인측 선택 트랜지스터층(40)은 드레인측 선택 트랜지스터(SDTr)로서 기능하는 층이다. 배선층(50)은 주변 영역(AR2)으로부터 연장하는 다양한 선으로서 기능하는 층이다.
소스측 선택 트랜지스터층(20)은 도 3 및 도 4에 도시된 바와 같이 반도체 기판(Ba) 상에 순차적으로 적층된 소스측 제1 절연층(21), 소스측 도전층(22) 및 소스측 제2 절연층(23)을 포함한다. 소스측 도전층(22)은 메모리 블록(MB)을 따라 행 방향 및 열 방향으로 2차원적으로 (플레이트 형상으로) 연장하도록 형성된다.
소스측 제1 절연층(21) 및 소스측 제2 절연층(23)은 예를 들어 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)로 구성된다. 소스측 도전층(22)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
또한, 도 4에 도시된 바와 같이, 소스측 선택 트랜지스터층(20)은 소스측 제1 절연층(21), 소스측 도전층(22) 및 소스측 제2 절연층(23)을 관통하도록 형성된 소스측 홀(24)을 포함한다. 소스측 홀(24)은 행 방향 및 열 방향의 매트릭스로 형성된다.
또한, 도 4에 도시된 바와 같이, 소스측 선택 트랜지스터층(20)은 소스측 홀(24)의 측벽 상에 순차적으로 형성된 소스측 게이트 절연층(25) 및 소스측 원주형 반도체 층(26)을 포함한다. 소스측 게이트 절연층(25)은 소스측 홀(24)의 측벽에 소정의 두께로 형성된다. 소스측 원주형 반도체 층(26)은 소스측 홀(24)을 채우도록 형성된다. 소스측 원주형 반도체 층(26)은 적층 방향으로 연장하는 기둥 형상으로 형성된다. 소스측 원주형 반도체 층(26)의 상부면은 이후 설명되는 원주형 메모리 반도체 층(35)의 하부면과 접촉하도록 형성된다. 소스측 원주형 반도체 층(26)은 반도체 기판(Ba) 상의 확산층(Ba1) 상에 형성된다. 확산층(Ba1)은 소스 선(SL)으로서 기능한다.
소스측 게이트 절연층(25)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 소스측 원주형 반도체 층(26)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
상술된 소스측 선택 트랜지스터층(20)의 구성에서는, 소스측 도전층(22)은 소스측 선택 트랜지스터(SSTr)의 제어 게이트로서 기능한다. 또한, 소스측 도전층(22)은 소스측 선택 게이트선(SGS)으로서 기능한다.
메모리 트랜지스터층(30)은 도 3 및 도 4에 도시된 바와 같이 소스측 선택 트랜지스터층(20) 상에 순차적으로 적층된 제1 내지 제4 워드선 도전층(31a-31d) 및 제1 내지 제4 워드선간 절연층(32a-32d)을 포함한다. 제1 내지 제4 워드선 도전층(31a-31d) 및 제1 내지 제4 워드선간 절연층(32a-32d)은 행 방향 및 열 방향으로 2차원적으로 (플레이트 형상으로) 연장하도록 형성된다. 제1 내지 제4 워드선 도전층(31a-31d) 및 제1 내지 제4 워드선간 절연층(32a-32d)은 메모리 셀 블록으로 구분된다.
제1 내지 제4 워드선 도전층(31a-31d)은 도 3 내지 도 5에 도시된 바와 같이 구성된다. 도 5는 제1 실시예에 따른 메모리 트랜지스터층(30) 및 이후에 설명되는 제1 더미층(70)을 도시하는 평면도이다. 메모리 영역(AR1)의 단부 근방에서는, 제1 내지 제4 워드선 도전층(31a-31d) 및 제1 내지 제4 워드선간 절연층(32a-32d)은 행 방향으로의 그 단부의 위치가 서로 상이하도록 단차형으로 형성된다. 즉, 제1 내지 제4 워드선 도전층(31a-31d) 및 제1 내지 제4 워드선간 절연층(32a-32d)의 행 방향으로의 단부는, 단차형으로 형성된 단차부(ST)를 구성한다. 단차부(ST)는 주변 영역(AR2)쪽으로 행 방향으로 연장하도록 형성된다. 단차부(ST)는 행 방향으로 일렬로 배열된 단차(ST1-ST4)를 포함한다.
단차(ST1-ST4)는 도 4 및 도 5에 도시된 바와 같이 메모리 영역(AR1)의 단부 근방으로부터 메모리 영역(AR1)의 중앙쪽으로 행 방향으로 인접하여 제공된다. 단차(ST1)는 단차부(ST)의 최하부에 위치되고, 단차(ST2)는 단차(ST1) 위에 제공되고, 단차(ST3)는 단차(ST2) 위에 제공되고, 단차(ST4)는 단차(ST3) 위에 제공된다.
단차(ST1-ST4)는 도 4에 도시된 바와 같이 하나의 도전층과 하나의 절연층의 적층 구조로 각각 구성된다. 즉, 단차(ST1)는 제1 워드선 도전층(31a)의 단부와 제1 워드선간 절연층(32a)의 단부로 구성되고, 단차(ST2)는 제2 워드선 도전층(31b)의 단부와 제2 워드선간 절연층(32b)의 단부로 구성되고, 단차(ST3)는 제3 워드선 도전층(31c)의 단부와 제3 워드선간 절연층(32c)의 단부로 구성되고, 단차(ST4)는 제4 워드선 도전층(31d)의 단부와 제4 워드선간 절연층(32d)의 단부로 구성된다. 단차(ST1-ST4)에서는, 제1 내지 제4 워드선간 절연층(32a-32d)의 상부면 상에 층간 절연층이 형성된다.
단차(ST1)에서는, 제1 워드선 도전층(31a)(제1 워드선간 절연층(32a))의 단부가 도 4에 도시된 바와 같이 이후에 설명되는 도전층(71a)의 단부로부터 행 방향으로 간격(D1)을 두고 형성된다. 단차(ST2)에서는, 제2 워드선 도전층(31b)(제2 워드선간 절연층(32b))의 단부가 이후에 설명되는 도전층(71b)의 단부로부터 행 방향으로 간격(D2)(D2>D1)을 두고 형성된다. 단차(ST3)에서는, 제3 워드선 도전층(31c)(제3 워드선간 절연층(32c))의 단부가 이후에 설명되는 도전층(71c)의 단부로부터 행 방향으로 간격(D3)(D3>D2)을 두고 형성된다. 단차(ST4)에서는, 제4 워드선 도전층(31d)(제4 워드선간 절연층(32d))의 단부가 이후에 설명되는 도전층(71d)의 단부로부터 행 방향으로 간격(D4)(D4>D3)을 두고 형성된다.
제1 내지 제4 워드선 도전층(31a-31d)은 예를 들어 폴리실리콘(p-Si)으로 구성된다. 제1 내지 제4 워드선간 절연층(32a-32d)은 예를 들어 실리콘 산화물(SiO2)로 구성된다.
또한, 도 4에 도시된 바와 같이, 메모리 트랜지스터층(30)은 제1 내지 제4 워드선 도전층(31a-31d) 및 제1 내지 제4 워드선간 절연층(32a-32d)을 관통하도록 형성된 메모리 홀(33)을 포함한다. 메모리 홀(33)은 행 방향 및 열 방향으로 매트릭스로 형성된다. 메모리 홀(33)은 소스측 홀(25)과 정렬된 위치에 형성된다.
또한, 도 4 및 도 6에 도시된 바와 같이, 메모리 트랜지스터층(30)은 메모리 홀(33)의 측벽 상에 순차적으로 적층된 블록 절연층(34a), 전하 축적층(34b), 터널 절연층(34c) 및 원주형 메모리 반도체 층(35)을 포함한다.
블록 절연층(34a)이 도 6에 도시된 바와 같이 메모리 홀(33)의 측벽 상에 소정의 두께로 형성된다. 전하 축적층(34b)이 블록 절연층(34a)의 측벽 상에 소정의 두께로 형성된다. 터널 절연층(34c)이 전하 축적층(34b)의 측벽 상에 소정의 두께로 형성된다. 원주형 메모리 반도체 층(35)은 메모리 홀(33)을 채우도록 형성된다. 원주형 메모리 반도체 층(35)은 적층 방향으로 연장하는 기둥 형상으로 형성된다. 원주형 메모리 반도체 층(35)의 하부면은 소스측 원주형 반도체 층(26)의 상부면과 접촉하도록 형성된다. 또한, 원주형 메모리 반도체 층(35)의 상부면은 후술되는 드레인측 원주형 반도체 층(44)의 하부면과 접촉하도록 형성된다.
블록 절연층(34a) 및 터널 절연층(34c)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 전하 축적층(34b)은 예를 들어 실리콘 질화물(SiN)로 구성된다. 원주형 메모리 반도체 층(35)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
상술된 메모리 트랜지스터층(30)의 구성에서는, 제1 내지 제4 워드선 도전층(31a-31d)은 메모리 트랜지스터(MTr1-MTr4)의 제어 게이트로서 기능한다. 또한, 제1 내지 제4 워드선 도전층(31a-31d)은 워드선(WL1-WL4)의 일부로서 기능한다.
드레인측 선택 트랜지스터층(40)은 도 3 및 도 4에 도시된 바와 같이 메모리 트랜지스터층(30) 상에 적층된 드레인측 도전층(41)을 포함한다. 드레인측 도전층(41)은 원주형 메모리 반도체 층(35)이 형성되어 있는 곳의 바로 위에 형성된다. 드레인측 도전층(41)은, 행 방향으로 연장하고 열 방향으로 소정의 피치를 갖는 스트라이프로 형성된다.
드레인측 도전층(41)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
또한, 도 4에 도시된 바와 같이, 드레인측 선택 트랜지스터층(40)은 드레인측 도전층(41)을 관통하도록 형성된 드레인측 홀(42)을 포함한다. 드레인측 홀(42)은 행 방향 및 열 방향으로 매트릭스로 형성된다. 드레인측 홀(42)은 메모리 홀(33)과 정렬되는 위치에 형성된다.
또한, 도 4에 도시된 바와 같이, 드레인측 선택 트랜지스터층(40)은 드레인측 홀(42)의 측벽 상에 순차적으로 형성된 드레인측 게이트 절연층(43) 및 드레인측 원주형 반도체 층(44)을 포함한다. 드레인측 게이트 절연층(43)은 드레인측 홀(42)의 측벽 상에 소정의 두께로 형성된다. 드레인측 원주형 반도체 층(44)은 드레인측 홀(42)을 채우도록 형성된다. 드레인측 원주형 반도체 층(44)은 적층 방향으로 연장하는 기둥 형상으로 형성된다. 드레인측 원주형 반도체 층(44)의 하부면은 원주형 메모리 반도체 층(35)의 상부면과 접촉하도록 형성된다.
드레인측 게이트 절연층(43)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 드레인측 원주형 반도체 층(44)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
상술된 드레인측 선택 트랜지스터층(40)의 구성에서는, 드레인측 도전층(41)은 드레인측 선택 트랜지스터(SDTr)의 제어 게이트로서 기능한다. 또한, 드레인측 도전층(41)은 드레인측 선택 게이트선(SGD)의 일부로서 기능한다.
배선층(50)은 도 3 및 도 4에 도시된 바와 같이 제1 배선층(51), 제2 배선층(52) 및 접촉 플러그 층(53)을 포함한다. 제1 배선층(51) 및 제2 배선층(52)은 드레인측 선택 트랜지스터층(40)의 상부 층에 제공된다. 제1 배선층(51)은 드레인측 원주형 반도체 층(44)의 상부면과 접촉하도록 형성된다. 제1 배선층(51)은 행 방향으로 소정의 피치를 가지고 열 방향으로 연장하도록 형성된다. 제1 배선층(51)은 비트선(BL)으로서 기능한다. 제2 배선층(52)은 열 방향으로 소정의 피치를 가지고 행 방향으로 연장하도록 형성된다. 접촉 플러그 층(53)은 제2 배선층(52)의 하부면과 제1 내지 제4 워드선 도전층(31a-31d) 각각의 상부면을 연결시키도록 형성된다.
제1 배선층(51), 제2 배선층(52) 및 접촉 플러그 층(53)은 예를 들어 텅스텐(W)으로 구성된다.
주변 영역(AR2)은 도 1 및 도 4에 도시된 바와 같이 주변 배선층(60), 제1 더미층(70), 제2 더미층(80) 및 배선층(50)을 포함한다. 주변 배선층(60)은 소스측 선택 트랜지스터층(20)과 동일한 층에 형성된다. 제1 더미층(70)은 메모리 트랜지스터층(30)과 동일한 층에 형성된다. 제2 더미층(80)은 드레인측 선택 트랜지스터층(40)과 동일한 층에 형성된다. 이후에 설명되는 바와 같이, 주변 배선층(60), 제1 더미층(70) 및 제2 더미층(80)은 제조 공정 동안 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30) 및 드레인측 선택 트랜지스터층(40)과 동일한 층을 공유한다. 에칭을 이용하여 소스측 선택 트랜지스터층(20), 메모리 트랜지스터층(30) 및 드레인측 선택 트랜지스터층(40)으로부터 분할함으로써 주변 배선층(60), 제1 더미층(70) 및 제2 더미층(80)을 형성한다. 배선층(50)은 메모리 영역(AR1) 및 주변 영역(AR2)에서 공통 구성을 갖는다는 것을 주목해야 한다.
주변 배선층(60)은 로우 디코더(AR22)를 구성하는 트랜지스터 및 다른 선을 형성하기 위한 것이다.
주변 배선층(60)은 반도체 기판(Ba)에 순차적으로 형성된 제1 절연층(61), 도전층(62) 및 제2 절연층(63)을 포함한다. 제1 절연층(61)은 소스측 제1 절연층(21)과 동일한 층에 형성된다. 도전층(62)은 소스측 도전층(22)과 동일한 층에 형성된다. 제2 절연층(63)은 소스측 제2 절연층(23)과 동일한 층에 형성된다.
제1 절연층(61) 및 제2 절연층(63)은 예를 들어 실리콘 산화물(SiO2)로 구성된다. 도전층(62)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
도전층(62)은 로우 디코더(AR22)를 구성하는 트랜지스터 및 다른 선으로서 기능한다.
제1 더미층(70)은 도 4에 도시된 바와 같이 주변 배선층(60) 상에 순차적으로 적층형 도전층(71a-71d) 및 절연층(72a-72d)을 포함한다. 도전층(71a-71d)은 제1 내지 제4 워드선 도전층(31a-31d)과 동일한 층에 형성된다. 절연층(72a-72d)은 제1 내지 제4 워드선간 절연층(32a-32d)과 동일한 층에 형성된다. 도전층(71a-71d) 자체는 선으로서 사용되지 않는다. 도전층(71a-71d)에는 도전층(71a-71d)을 관통하도록 구성된 쓰루홀을 채우는 층간 절연층 및 층간 절연층을 관통하도록 구성된 접촉 플러그가 제공된다. 즉, 도전층(71a-71d)은 주변 회로의 트랜지스터에 연결된 접촉 플러그를 내부에 형성하기 위한 층으로서 사용된다.
메모리 영역(AR1)을 둘러싸는 주변 영역(AR2)의 단부 근방에서는, 도전층(71a-71d) 및 절연층(72a-72d)이 행 방향으로의 그 단부의 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되도록 형성된다. 즉, 행 방향으로의 도전층(71a-71d) 및 절연층(72a-72d)의 단부는 반도체 기판(Ba)에 대략 수직인 벽면인 벽부(WA)를 구성한다. 본 명세서에서, "대략 수직"이라는 것은 벽부(WA)를 관통하여 형성된 복수의 접촉 플러그가 존재하지 않는다는 의미만으로 사용된다. 예를 들어, "대략 수직인 방향"은 반도체 기판(Ba)에 대해 85°- 91°의 각도인 것으로 간주되지만, 이는 엄격하지는 않다. 또한, 동일한 방식으로, "정렬"의 의미는 소정의 양의 비평탄함을 포함한다. 상기로부터 명확한 바와 같이, 도전층(71a-71d)은 도전층(71a-71d)의 단부가 벽부(WA)를 구성한다는 점에서 단차부(ST)를 구성하는 제1 내지 제4 워드선 도전층(31a-31d)과는 상이하다.
도전층(71a-71d)은 예를 들어 폴리실리콘(p-Si)으로 구성된다. 절연층(72a-72d)은 예를 들어 실리콘 산화물(SiO2)로 구성된다.
제2 더미층(80)은 도 4에 도시된 바와 같이 제1 더미층(70) 상에 적층형 도전층(81)을 포함한다. 도전층(81)은 드레인측 도전층(41)과 동일한 층에 형성된다. 도전층(81)은 예를 들어 폴리실리콘(p-Si)으로 구성된다.
(제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 방법)
이하, 도 7 내지 도 15를 참조하여 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)를 제조하는 방법을 설명한다. 도 7 내지 도 15는 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 제조 공정을 도시하는 횡단면도이다. 이하에 도시된 공정들은 소스측 선택 트랜지스터층(20)(주변 배선층(60))을 형성하는 공정에 후속하는 공정들을 도시한다는 것을 주목해야 한다.
우선, 도 7에 도시된 바와 같이, 층(31Aa-31Ad), 층(32Aa-32Ad) 및 층(41A)을 형성하도록 소스측 선택 트랜지스터층(20)(주변 배선층(60))의 상부 층 상에 폴리실리콘(p-Si) 및 실리콘 산화물(SiO2)이 교대로 배치된다.
그 후, 도 8에 도시된 바와 같이, 마스크 층(91)이 층(41A) 상에서 소정의 패턴으로 형성된다. 마스크 층(91)은 행 방향으로 폭(2L)을 갖고, 열 방향으로 연장하는 트렌치(91a)를 포함한다. 트렌치(91a)는 메모리 영역(AR1)의 행 방향으로의 단부 근방으로부터 주변 영역(AR2)까지 형성된다. 트렌치(91a)는 마스크 층(91)을 관통하도록 형성된다. 그 후, 마스크 층(91)을 마스크로서 사용하여 층(41A)을 소정의 패턴으로 에칭한다.
그 후, 도 9에 도시된 바와 같이, 레지스트 층(92)이 마스크 층(91)을 커버하도록 형성된다. 여기서, 열 방향으로 연장하고 행 방향으로의 길이(2D1)(D1<L)의 폭을 갖는 트렌치(92a)를 포함하도록 레지스트 층(92)을 패터닝하며, 상기 트렌치(92a)는 주변 영역(AR2)측 상의 층(41A)의 측벽을 중심으로 한다(즉, 주변 영역(AR2)측 상의 트렌치(91a)의 측벽(91aw)을 중심으로 한다). 트렌치(92a)는 레지스트 층(92)을 관통하도록 형성된다.
후속적으로, 마스크 층(91) 및 레지스트 층(92)을 마스크로서 이용하여 에칭을 행하여, 도 10에 도시된 바와 같이, 층(31Ad 및 32Ad)을 관통하도록 구성된 트렌치(93a)를 형성한다. 트렌치(93a)는 그 단부로서 주변 영역(AR2)측 상의 층(41A)의 측벽을 구비하여 형성된다. 트렌치(93a)는 행 방향으로 폭(D1)을 갖는다.
그 후, 도 11에 도시된 바와 같이, 레지스트 층(92)의 행 방향으로의 슬리밍(slimming)이 행해진다. 이러한 공정을 통해, 레지스트 층(92)은 행 방향으로 간격(2D2)(D1<D2<L)을 갖는 트렌치(92b)를 포함하며, 상기 트렌치(92b)는 주변 영역(AR2)측 상의 층(41A)의 측벽을 중심으로 한다.
그 후, 마스크 층(91) 및 레지스트 층(92)을 마스크로서 이용하여 에칭이 행해짐으로써, 도 12에 도시된 바와 같이 층(31Ad, 32Ad)을 관통하도록 구성된 트렌치(93b) 및 층(31Ac, 32Ac)을 관통하도록 구성된 트렌치(93c)를 형성한다. 트렌치(93b, 93c)는 그 단부로서 주변 영역(AR2)측 상의 층(41A)의 측벽을 구비하여 형성된다. 트렌치(93b)는 행 방향으로의 폭(D2-D1)을 갖고, 트렌치(93c)는 행 방향으로의 폭(D1)을 갖는다.
그 후, 도 13에 도시된 바와 같이, 레지스트 층(92)의 행 방향으로의 슬리밍 및 도 11 및 도 12에 도시된 에칭이 반복적으로 행해짐으로써, 층(31Aa-31Ad)은 제1 내지 제4 워드선 도전층(31a-31d) 및 도전층(71a-71d)이 되고, 층(32Aa-32Ad)은 제1 내지 제4 워드선간 절연층(32a-32d) 및 절연층(72a-72d)이 된다.
후속적으로, 도 14에 도시된 바와 같이, 레지스트 층(92) 및 마스크 층(91)이 제거된다.
그 후, 도 15에 도시된 바와 같이, 실리콘 산화물(SiO2)이 층간 절연층(94)을 형성하도록 층(41A)의 상부면까지 퇴적된다.
그 후, 도 15에 도시된 공정에 후속하여, 배선층(50)이 형성되어, 도 4에 도시된 비휘발성 반도체 메모리 장치(100)의 제조가 완료된다.
(제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 장점)
이하, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 장점을 설명한다. 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)는 상술된 적층 구조로 도시된 바와 같이 고집적화가 가능하다.
여기서, 도 16a 및 도 16b를 참조하여 비교예에 따른 비휘발성 반도체 메모리 장치(200) 및 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)를 비교한다. 비교예에 따른 비휘발성 반도체 메모리 장치(200)는 제1 실시예에서와 상이한 제1 더미층(70A)을 포함한다. 제1 더미층(70A)은 제1 실시예에서와 상이한 도전층(71Aa-71Ad) 및 절연층(72Aa-72Ad)을 포함한다. 도전층(71Aa-71Ad) 및 절연층(72Aa-72Ad)의 단부는 단차형으로 형성된다. 이제, 제1 더미층(70A)에서는, 비-단차형 영역(A')이, 하부에 위치된 주변 배선층(60)에 연결되는 접촉 플러그를 형성하기 위한 영역으로서 사용될 수 있다. 그러나, 단차형으로 형성된 단부 영역(A'')은 접촉 플러그 등이 형성될 수 없는 폐기 영역을 구성한다. 이러한 영역(A'')은 비휘발성 반도체 메모리 장치의 점유 면적을 증가시켜, 소형화를 방해한다.
이에 반해, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)에서는, 메모리 영역(AR1)을 둘러싸는 주변 영역(AR2)의 단부 근방에서, 도전층(71a-71d)이 그 단부 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되어 벽부(WA)를 구성하도록 형성된다. 즉, 도전층(71a-71d)의 단부는 비교예와 같은 단차형으로 구성되지 않는다. 결과적으로, 도 16a에 도시된 바와 같이, 제1 실시예에 따른 제1 더미층(70)의 영역(A)은 비교예의 영역(A')보다 크며, 그 전체가 접촉 플러그를 형성하기 위한 영역으로서 효과적으로 사용될 수 있다. 그 결과, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)의 점유 면적은 비교예(200)의 경우보다 더 감소될 수 있다.
또한, 도 16a에 도시된 바와 같이, 제1 실시예(100)에 따른 층간 절연층(94)은 비교예(200)의 층간 절연층(94A)보다 행 방향으로 더 짧게 형성된다. 그 결과, 층간 절연층(94)의 상부면에서의 디싱(dishing)은 층간 절연층(94A)에서의 경우보다 더 작게 될 수 있다.
여기서 도 16b에 도시된 바와 같이, 비교예(200)의 층간 절연층(94A)의 상부 층 상에 제2 배선층(52A)을 형성할 때, 상술된 디싱의 영향으로 인해, CMP 등을 실행할 때에도, 금속이 제2 배선층(52A) 등의 사이에 잔류하여 단락을 야기할 위험이 존재한다.
이에 반해, 도 16b에 도시된 바와 같이, 제1 실시예의 층간 절연층(94)의 상부 층 상에 제2 배선층(52)을 형성할 때에는, 비교예(200)에서의 디싱 유형은 존재하지 않으므로, 제2 배선층(52)은 비교예(200)의 경우보다 더 깔끔한 형상을 갖는다. 즉, 제1 실시예에 따른 비휘발성 반도체 메모리 장치(100)에서는 제2 배선층(52)에서 발생하는 단락의 위험이 비교예(200)에 비해 억제될 수 있다.
[제2 실시예]
(제2 실시예에 따른 비휘발성 반도체 메모리 장치의 구성)
이하, 도 17을 참조하여 제2 실시예에 따른 비휘발성 반도체 메모리 장치의 구성을 설명한다. 제2 실시예에 따른 비휘발성 반도체 메모리 장치는 제1 실시예(도 1 내지 도 4)와 유사한 전체적 구성을 갖는다; 그러나, 메모리 트랜지스터층(30B)의 구성은 제1 실시예에서와 상이하다. 도 17은 제2 실시예에 따른 메모리 트랜지스터층(30B) 및 제1 더미층(70)을 도시하는 평면도이다. 제2 실시예에서는 제1 실시예에서의 구성과 유사한 구성에 대해 동일한 부호를 붙이고, 그 설명을 생략한다는 것을 주목해야 한다.
도 17에 도시된 바와 같이, 메모리 트랜지스터층(30B)은 제1 내지 제4 워드선 도전층(31Ba-31Bd) 및 제1 내지 제4 워드선간 절연층(32Ba-32Bd)을 포함한다. 제1 내지 제4 워드선 도전층(31Ba-31Bd) 및 제1 내지 제4 워드선간 절연층(32Ba-32Bd)은 각 메모리 블록(MB)에 대해 행 방향으로 연장하고 열 방향으로의 소정의 피치를 갖는 스트라이프로 형성된다. 제2 실시예는 이러한 점에서, 행 방향 및 열 방향으로 2차원적으로 (플레이트 형상으로) 연장하도록 형성된 제1 내지 제4 워드선 도전층(31a-31d) 및 제1 내지 제4 워드선간 절연층(32a-32d)을 구비하는 제1 실시예와 상이하다. 제1 내지 제4 워드선 도전층(31Ba-31Bd) 및 제1 내지 제4 워드선간 절연층(32Ba-32Bd) 각각은 행 방향으로 배열된 원주형 메모리 반도체 층(35)의 하나의 선을 둘러싸도록 형성된다.
또한, 제1 내지 제4 워드선 도전층(31Ba-31Bd) 및 제1 내지 제4 워드선간 절연층(32Ba-32Bd)은 단차형으로 형성된 행 방향으로의 단부를 구비하므로, 제1 실시예와 유사하게 단차부(STb)를 구성한다. 단차부(STb)는 행 방향으로 정렬된 단차(STb1-STb4)를 포함한다.
(제2 실시예에 따른 비휘발성 반도체 메모리 장치의 장점)
제2 실시예에 따른 비휘발성 반도체 메모리 장치는 단차부(STb) 및 벽부(WA)를 포함하며, 제1 실시예와 유사한 장점을 나타낸다.
[제3 실시예]
(제3 실시예에 따른 비휘발성 반도체 메모리 장치의 구성)
이하, 도 18 내지 도 20을 참조하여 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 구성을 설명한다. 제3 실시예에 따른 비휘발성 반도체 메모리 장치는 제1 실시예(도 1 내지 도 4)와 유사한 전체적 구성을 갖는다; 그러나, 메모리 트랜지스터층(30C) 및 제1 더미층(70C 및 70C')의 구성은 제1 실시예에서와 상이하다. 도 18은 제3 실시예에 따른 메모리 트랜지스터층(30C) 및 제1 더미층(70C)을 도시하는 평면도이다. 제3 실시예에서는 제1 및 제2 실시예에서의 구성과 유사한 구성에 대해 동일한 부호를 붙이고, 그 설명을 생략한다는 것을 주목해야 한다.
이후 상세하게 설명되는 바와 같이, 제3 실시예에 따른 비휘발성 반도체 메모리 장치는 열 방향으로 정렬된 단차(STc1-STc4)를 포함하는 단차부(STc)를 포함하며, 이러한 점에서 제1 실시예와 상이하다.
제1 더미층(70C)은 도 18에 도시된 바와 같이 제1 실시예와 유사하게 주변 영역(AR2)에 형성된다. 반대로, 더미층(70C')은 메모리 영역(AR1)에서 열 방향으로 배열된 한 쌍의 메모리 트랜지스터층(30) 사이에 형성된다. 제3 실시예는 이러한 점에서, 제1 더미층(70C)이 메모리 영역(AR1)에만 포함되는 제1 실시예와 상이하다. 이후에 설명되는 바와 같이, 제1 더미층(70C 및 70C')은 제조 공정에서 메모리 트랜지스터층(30)과 동일한 층을 공유한다. 제1 더미층(70C 및 70C')은 에칭에 의해 메모리 트랜지스터층(30)으로부터 분할함으로써 형성된다.
메모리 트랜지스터층(30C)은 도 18 내지 도 20에 도시된 바와 같이 제1 내지 제4 워드선 도전층(31Ca-31Cd) 및 제1 내지 제4 워드선간 절연층(32Ca-32Cd)을 포함한다. 제1 내지 제4 워드선 도전층(31Ca-31Cd) 및 제1 내지 제4 워드선간 절연층(32Ca-32Cd)은 제1 실시예와 유사하게 메모리 블록(MB) 각각에 제공되며, 행 방향 및 열 방향으로 2차원적으로 (플레이트 형상으로) 연장하도록 형성된다.
도 18 및 도 19에 도시된 바와 같이, 메모리 영역(AR1)의 단부 근방에서, 제1 내지 제4 워드선 도전층(31Ca-31Cd) 및 제1 내지 제4 워드선간 절연층(32Ca-32Cd)은 행 방향으로의 그 단부의 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되도록 형성된다. 즉, 제1 내지 제4 워드선 도전층(31Ca-31Cd) 및 제1 내지 제4 워드선간 절연층(32Ca-32Cd)의 행 방향으로의 단부는 반도체 기판(Ba)에 대략 수직인 벽면인 벽부(WB)를 구성한다.
도 18 및 도 20에 도시된 바와 같이, 메모리 영역(AR1)의 단부 근방에서, 제1 내지 제4 워드선 도전층(31Ca-31Cd) 및 제1 내지 제4 워드선간 절연층(32Ca-32Cd)은 열 방향으로의 그 단부의 위치가 서로 상이하도록 단차형으로 형성된다. 즉, 제1 내지 제4 워드선 도전층(31Ca-31Cd) 및 제1 내지 제4 워드선간 절연층(32Ca-32Cd)의 단부는 단차형으로 형성된 단차부(STc)를 구성한다. 또한, 도 20에 도시된 바와 같이, 제1 더미층(70C')이 삽입된 열 방향으로 인접한 한 쌍의 제1 내지 제4 워드선 도전층(31Ca-31Cd) 및 제1 내지 제4 워드선간 절연층(32Ca-32Cd)은, 제1 더미층(70C')에 대해 선대칭으로 형성된 한 쌍의 단차부(STc)를 구비한다. 한 쌍의 단차부(STc)는 열 방향으로 제1 더미층(70C')쪽으로 하강하여 형성된다. 단차부(STc)는 열 방향으로 정렬된 단차(STc1-STc4)를 포함한다. 제3 실시예는 이러한 점에서 행 방향으로 정렬된 단차(ST1-ST4)를 포함하는 제1 실시예와 상이하다.
도 18 및 도 20에 도시된 바와 같이, 단차(STc1-STc4)는 메모리 트랜지스터층(30C)의 단부 근방으로부터 메모리 트랜지스터층(30C)의 중앙쪽으로 열 방향으로 인접하여 제공된다. 단차(STc1)는 단차부(STc)의 최하부에 위치되고, 단차(STc2)는 단차(STc1) 위에 제공되고, 단차(STc3)는 단차(STc2) 위에 제공되고, 단차(STc4)는 단차(STc3) 위에 제공된다.
도 20에 도시된 바와 같이, 단차(STc1-STc4)는 각각 하나의 도전층과 하나의 절연층의 적층 구조로 구성된다. 즉, 단차(STc1)는 제1 워드선 도전층(31Ca)의 단부와 제1 워드선간 절연층(32Ca)의 단부로 구성되고, 단차(STc2)는 제2 워드선 도전층(31Cb)의 단부와 제2 워드선간 절연층(32Cb)의 단부로 구성되고, 단차(STc3)는 제3 워드선 도전층(31Cc)의 단부와 제3 워드선간 절연층(32Cc)의 단부로 구성되고, 단차(STc4)는 제4 워드선 도전층(31Cd)의 단부와 제4 워드선간 절연층(32Cd)의 단부로 구성된다. 단차(STc1-STc4)에서는, 제1 내지 제4 워드선간 절연층(32Ca-32Cd)의 상부면 상에 층간 절연층이 형성된다.
도 20에 도시된 바와 같이, 단차(STc1)에서는, 행 방향의 제1 워드선 도전층(31Ca)의 단부는 제1 더미층(70C')의 측면으로부터 열 방향으로 간격(D1)을 두고 형성된다. 단차(STc2)에서는, 행 방향의 제2 워드선 도전층(31Cb)의 단부는 제1 더미층(70C')의 측면으로부터 열 방향으로 간격(D2)(D2>D1)을 두고 형성된다. 단차(STc3)에서는, 행 방향의 제3 워드선 도전층(31Cc)의 단부는 제1 더미층(70C')의 측면으로부터 열 방향으로 간격(D3)(D3>D2)을 두고 형성된다. 단차(STc4)에서는, 행 방향의 제4 워드선 도전층(31Cd)의 단부는 제1 더미층(70C')의 측면으로부터 열 방향으로 간격(D4)(D4>D3)을 두고 형성된다.
도 18 및 도 19에 도시된 바와 같이, 제1 더미층(70C)은 교대로 적층형 도전층(71Ca-71Cd) 및 절연층(72Ca-72Cd)을 포함한다. 도전층(71Ca-71Cd)은 제1 내지 제4 워드선 도전층(31Ca-31Cd)과 동일한 층에 형성된다. 절연층(72Ca-72Cd)은 제1 내지 제4 워드선간 절연층(32Ca-32Cd)과 동일한 층에 형성된다.
도 18 및 도 19에 도시된 바와 같이, 메모리 영역(AR1)을 둘러싸는 주변 영역(AR2)의 단부 근방에서는, 도전층(71Ca-71Cd) 및 절연층(72Ca-72Cd)은 행 방향으로의 그 단부의 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되도록 형성된다. 즉, 행 방향으로의 도전층(71Ca-71Cd) 및 절연층(72Ca-72Cd)의 단부는 반도체 기판(Ba)에 대략 수직인 벽면인 벽부(WC1)를 구성한다.
도 18 및 도 20에 도시된 바와 같이, 제1 더미층(70C')은 도전층(71Ca'-71Cd') 및 절연층(72Ca'-72Cd')을 포함한다. 도전층(71Ca'-71Cd')은 제1 내지 제4 워드선 도전층(31Ca-31Cd)과 동일한 층에 형성된다. 절연층(72Ca'-72Cd')은 제1 내지 제4 워드선간 절연층(32Ca-32Cd)과 동일한 층에 형성된다.
도 18 및 도 20에 도시된 바와 같이, 메모리 영역(AR1)의 메모리 트랜지스터층(30) 사이에서는, 도전층(71Ca'-71Cd') 및 절연층(72Ca'-72Cd')은 열 방향으로의 그 단부의 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되도록 형성된다. 즉, 열 방향으로의 도전층(71Ca'-71Cd') 및 절연층(72Ca'-72Cd')의 단부는 반도체 기판(Ba)에 대략 수직인 벽면인 벽부(WC2)를 구성한다. 도전층(71Ca'-71Cd') 및 절연층(72Ca'-72Cd')은 열 방향으로의 길이(D0)의 폭을 갖는다.
(제3 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법)
이하, 도 21 내지 도 29를 참조하여 제3 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 설명한다. 도 21, 도 22 및 도 24는 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시하는 평면도이다. 도 23 및 도 25 내지 도 29는 제3 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시하는 횡단면도이다.
우선, 층(31Aa-31Ad), 층(32Aa-32Ad) 및 층(41A)이 제1 실시예의 도 7과 유사하게 형성된다.
그 후, 도 21에 도시된 바와 같이, 열 방향으로 연장하는 트렌치(301)가 메모리 영역(AR1)의 행 방향으로의 양 단부를 따라 형성된다. 트렌치(301)는 메모리 영역(AR1)과 주변 영역(AR2) 사이의 행 방향의 경계부에 대응하는 위치에서 층(31Aa-31Ad) 및 층(32Aa-32Ad)을 관통하도록 형성된다.
그 후, 도 22 및 도 23에 도시된 바와 같이, 마스크 층(91C)이 층(41A) 상에 소정의 패턴으로 형성된다. 여기서 마스크 층(91C)에는 마스크 층(91C)을 관통하도록 형성된 쓰루홀(91Ca)이 제공된다. 쓰루홀(91Ca)은 메모리 영역(AR1)의 행 방향으로의 양 단부 근방의 영역(트렌치(301)에 인접한 위치)과 제1 더미층(70C')의 열 방향으로의 단부에 대응하는 영역을 연결하는 절두 U자형(truncated U-shape)으로 형성된다. 즉, 쓰루홀(91Ca)은 벽부(WC2)와 단차부(STc)에 대응하는 위치에 형성된다. 열 방향으로 인접한 한 쌍의 쓰루홀(91Ca)은 열 방향으로의 거리(D0)를 두고 형성된다. 그 후, 마스크 층(91C)을 마스크로서 사용하여 층(41A)을 에칭한다.
후속적으로, 소정의 패턴의 레지스트 층(92C)이 도 24 및 도 25에 도시된 바와 같이 형성된다. 여기서 레지스트 층(92C)에는 레지스트 층(92C)을 관통하도록 형성된 쓰루홀(91Ca)이 제공된다. 쓰루홀(91Ca)은 인접하는 쌍의 쓰루홀(91Ca)의 행 방향으로 연장하는 영역을 포함하도록 형성된다. 쓰루홀(92Ca)은 행 방향으로 길고 열 방향으로의 길이(D0+2D1)의 폭을 갖는 직사각형 형상으로 형성된다.
그 후, 마스크 층(91C) 및 레지스트 층(92C)을 마스크로서 이용하여 에칭을 행하여, 도 26에 도시된 바와 같이, 층(31Ad 및 32Ad)을 관통하도록 구성된 트렌치(93Ca)를 형성한다. 트렌치(93Ca)는 그 단부로서 쓰루홀(92Ca)측의 레지스트 층(92C)의 측벽을 구비하여 형성된다. 트렌치(93Ca)는 열 방향으로의 길이(D1)의 폭을 갖는다.
그 후, 도 27에 도시된 바와 같이, 쓰루홀(92Ca)로부터 레지스트 층(92C)의 열 방향으로의 슬리밍이 행해진다. 이러한 공정을 통해, 쓰루홀(92Ca)은 열 방향으로의 길이(D0+2D2)의 폭을 갖는다.
그 후, 마스크 층(91C) 및 레지스트 층(92C)을 마스크로서 이용하여 에칭을 행하여, 도 28에 도시된 바와 같이, 층(31Ad 및 32Ad)을 관통하도록 구성된 트렌치(93Cb) 및 유사하게 층(31Ac 및 32Ac)을 관통하도록 구성된 트렌치(93Cc)를 형성한다. 트렌치(93Cb)는 그 단부로서 쓰루홀(92Ca)측의 레지스트 층(92C)의 측벽을 구비하여 형성된다. 트렌치(93Cb)는 열 방향으로의 길이(D2)의 폭을 갖는다. 트렌치(93Cc)는 그 단부로서 쓰루홀(92Ca)측의 레지스트 층(92C)의 측면을 구비하여 형성된다. 트렌치(93Cb)는 열 방향으로의 길이(D1)의 폭을 갖는다.
그 후, 도 29에 도시된 바와 같이, 쓰루홀(92Ca)로부터 레지스트 층(92C)의 열 방향으로의 슬리밍 및 도 27 및 도 28에 도시된 에칭이 반복적으로 행해짐으로써, 층(31Aa-31Ad)은 제1 내지 제4 워드선 도전층(31Ca-31Cd)이 된다.
(제3 실시예에 따른 비휘발성 반도체 메모리 장치의 장점)
제3 실시예에 따른 비휘발성 반도체 메모리 장치는 단차부(STc) 및 벽부(WA, WB 및 WC)를 포함하며, 제1 실시예와 유사한 장점을 나타낸다. 또한, 제3 실시예에서는, 단차부(STc)는 열 방향으로 정렬된 단차(STc1-STc4)를 구비한다. 결과적으로, 제3 실시예에 따른 비휘발성 반도체 메모리 장치에서는, 행 방향으로의 점유 면적은 행 방향으로 정렬된 단차(ST1-ST4)를 구비하는 제1 실시예의 경우보다 더 감소될 수 있다.
[제4 실시예]
(제4 실시예에 따른 비휘발성 반도체 메모리 장치의 구성)
이하, 도 30 내지 도 33을 참조하여 제4 실시예에 따른 비휘발성 반도체 메모리 장치의 구성을 설명한다. 제4 실시예에 따른 비휘발성 반도체 메모리 장치는 제1 실시예(도 1 내지 도 4)와 유사한 전체적 구성을 갖는다; 그러나, 메모리 트랜지스터층(30D) 및 제1 더미층(70D)의 구성은 제1 실시예에서와 상이하다. 도 30은 제4 실시예에 따른 메모리 트랜지스터층(30D) 및 제1 더미층(70D)을 도시하는 평면도이다. 도 31은 도 30의 화살표(C-C')의 방향으로부터 본 사시도이다. 도 32는 도 30의 화살표(D-D')의 방향으로부터 본 사시도이다. 도 33은 도 32의 일부가 생략된 도면이다. 도 30 내지 도 33은 층간 절연층을 도시하지 않는다. 제4 실시예에서는 제1 내지 제3 실시예에서의 구성과 유사한 구성에 대해 동일한 부호를 붙이고, 그 설명을 생략한다는 것을 주목해야 한다.
이후 상세하게 설명되는 바와 같이, 제4 실시예에 따른 비휘발성 반도체 메모리 장치는 행 방향 및 열 방향으로 매트릭스로 배열된 단차(STd1-STd8)를 포함하는 단차부(STd)를 포함하며, 이러한 점에서 제1 실시예와 상이하다. 이후 설명되는 바와 같이, 제1 더미층(70D)은 제조 공정에서 메모리 트랜지스터층(30)과 동일한 층을 공유한다. 제1 더미층(70D)은 에칭에 의해 메모리 트랜지스터층(30)으로부터 분할함으로써 형성된다.
도 30, 도 32 및 도 33에 도시되는 바와 같이, 메모리 트랜지스터층(30D)은 교대로 적층된 제1 내지 제8 워드선 도전층(31Da-31Dh) 및 제1 내지 제8 워드선간 절연층(32Da-32Dh)을 포함한다. 제1 내지 제8 워드선 도전층(31Da-31Dh) 및 제1 내지 제8 워드선간 절연층(32Da-32Dh)은 메모리 블록(MB) 각각에 제공되며, 제1 실시예와 유사하게 행 방향 및 열 방향으로 2차원적으로 (플레이트 형상으로) 연장하도록 형성된다.
도 30 및 도 33에 도시된 바와 같이, 행 방향으로의 메모리 영역(AR1)의 단부 근방에서는, 제1 내지 제8 워드선 도전층(31Da-31Dh) 및 제1 내지 제8 워드선간 절연층(32Da-32Dh)은 행 방향 및 열 방향으로의 그 단부의 위치가 서로 상이하도록 단차형으로 형성된다. 즉, 제1 내지 제8 워드선 도전층(31Da-31Dh) 및 제1 내지 제8 워드선간 절연층(32Da-32Dh)의 단부는 단차형으로 형성된 단차부(STd)를 구성한다. 도 33에 도시된 바와 같이, 단차부(STd)는 행 방향 및 열 방향으로 주변 영역(AR2)쪽으로 하강하도록 형성된다. 단차부(STd)는 행 방향 및 열 방향으로 매트릭스로 배열된 단차(STd1-STd8)를 포함한다. 제4 실시예는 이러한 점에서, 행 방향으로 정렬된 단차(ST1-ST4)를 포함하는 제1 실시예와 상이하다.
도 30 및 도 33에 도시된 바와 같이, 단차(STd1-STd8)는 행 방향으로의 3개의 행 및 열 방향으로의 3개의 열의 매트릭스로 위치된다. 여기서, 단차(STd1)는 행 방향으로의 제2 행 및 열 방향으로의 제1 열의 위치에 배치되고, 단차(STd2)는 행 방향으로의 제3 행 및 열 방향으로의 제1 열의 위치에 배치되고, 단차(STd3)는 행 방향으로의 제1 행 및 열 방향으로의 제2 열의 위치에 배치되고, 단차(STd4)는 행 방향으로의 제2 행 및 열 방향으로의 제2 열의 위치에 배치되고, 단차(STd5)는 행 방향으로의 제3 행 및 열 방향으로의 제2 열의 위치에 배치되고, 단차(STd6)는 행 방향으로의 제1 행 및 열 방향으로의 제3 열의 위치에 배치되고, 단차(STd7)는 행 방향으로의 제2 행 및 열 방향으로의 제3 열의 위치에 배치되고, 단차(STd8)는 행 방향으로의 제3 행 및 열 방향으로의 제3 열의 위치에 배치된다.
단차(STd1)는 단차부(STd))에서 최하부에 위치되고, 단차(STd2)는 단차(STd1) 위에 제공되고, 단차(STd3)는 단차(STd2) 위에 제공되고, 단차(STd4)는 단차(STd3) 위에 제공되고, 단차(STd5)는 단차(STd4) 위에 제공되고, 단차(STd6)는 단차(STd5) 위에 제공되고, 단차(STd7)는 단차(STd6) 위에 제공되고, 단차(STd8)는 단차(STd7) 위에 제공된다.
도 33에 도시된 바와 같이, 단차(STd1-STd8)는 각각 하나의 도전층 및 하나의 절연층의 적층 구조로 구성된다. 즉, 단차(STd1)는 제1 워드선 도전층(31Da)의 단부 및 제1 워드선간 절연층(32Da)의 단부로 구성되고, 단차(STd2)는 제2 워드선 도전층(31Db)의 단부 및 제2 워드선간 절연층(32Db)의 단부로 구성되고, 단차(STd3)는 제3 워드선 도전층(31Dc)의 단부 및 제3 워드선간 절연층(32Dc)의 단부로 구성되고, 단차(STd4)는 제4 워드선 도전층(31Dd)의 단부 및 제4 워드선간 절연층(32Dd)의 단부로 구성되고, 단차(STd5)는 제5 워드선 도전층(31De)의 단부 및 제5 워드선간 절연층(32De)의 단부로 구성되고, 단차(STd6)는 제6 워드선 도전층(31Df)의 단부 및 제6 워드선간 절연층(32Df)의 단부로 구성되고, 단차(STd7)는 제7 워드선 도전층(31Dg)의 단부 및 제7 워드선간 절연층(32Dg)의 단부로 구성되고, 단차(STd8)는 제8 워드선 도전층(31Dh)의 단부 및 제8 워드선간 절연층(32Dh)의 단부로 구성된다. 단차(STd1-STd8)에서는, 제1 내지 제8 워드선간 절연층(32Da-32Dh)의 상부면 상에 층간 절연층이 형성된다.
도 30 및 도 31에 도시된 바와 같이, 제1 더미층(70D)은 교대로 적층형 도전층(71Da-71Dh) 및 절연층(72Da-72Dh)을 포함한다. 도전층(71Da-71Dh)은 제1 내지 제8 워드선 도전층(31Da-31Dh)과 동일한 층에 형성된다. 절연층(72Da-72Dh)은 제1 내지 제8 워드선간 절연층(32Da-32Dh)과 동일한 층에 형성된다.
도 30 및 도 31에 도시된 바와 같이, 메모리 영역(AR1)을 둘러싸는 주변 영역(AR2)의 단부 근방에서는, 도전층(71Da-71Dh) 및 절연층(72Da-72Dh)은 행 방향으로의 그 단부의 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되도록 형성된다. 즉, 행 방향으로의 도전층(71Da-71Dh) 및 절연층(72Da-72Dh)의 단부는 반도체 기판(Ba)에 대략 수직인 벽면인 벽부(WD)를 구성한다.
(제4 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법)
이하, 도 34 내지 도 37을 참조하여 제4 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 설명한다. 도 34 내지 도 37은 제4 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시하는 개략적인 사시도이다. 도 36 및 도 37은 단차부(STd)가 되는 영역만을 도시한다는 것을 주목해야 한다.
우선, 도 34에 도시된 바와 같이, 폴리실리콘(p-Si) 및 실리콘 산화물(SiO2)이 층(31Aa-31Ah), 층(32Aa-32Ah) 및 층(41A)을 형성하도록 교대로 퇴적된다. 그 후, 제3 실시예의 도 21에 도시된 공정과 유사하게 메모리 영역(AR1)의 행 방향으로의 단부에 트렌치(301)가 형성된다. 트렌치(301)는 층(31Aa-31Ah), 층(32Aa-32Ah) 및 층(41A)을 관통하도록 열 방향으로 연장하여 형성된다.
그 후, 도 35에 도시된 바와 같이, 단차부(STd)에 대응하는 영역을 제외하고 층(41A) 상에 마스크 층(91D)이 형성된다. 그 후, 마스크 층(91D)을 마스크로서 사용하여 층(41A) 상에 에칭이 행해진다. 이러한 공정을 통해, 층(41A)의 행 방향으로의 단부가 오목하게 리세스된 형상으로 얻어진다.
후속적으로, 레지스트 층(92Da)이 마스크 층(91D) 상에 형성된다. 그 후, 도 36에 도시된 바와 같이, 레지스트 층(92Da)의 행 방향으로의 슬리밍 및 에칭이 반복적으로 실행된다. 그 후, 레지스트 층(92Db)이 형성된다. 그 후, 도 37에 도시된 바와 같이, 레지스트 층(92Db)의 열 방향으로의 슬리밍 및 에칭이 반복적으로 실행된다. 도 36 및 도 37에서는 하나의 도전층 및 하나의 절연층을 관통하도록 한번의 에칭이 행해진다는 것을 주목해야 한다. 이러한 공정들을 통해 단차부(STd)가 형성된다.
(제4 실시예에 따른 비휘발성 반도체 메모리 장치의 장점)
제4 실시예에 따른 비휘발성 반도체 메모리 장치는 단차부(STd) 및 벽부(WD)를 포함하며, 제1 실시예와 유사한 장점을 나타낸다.
[제5 실시예]
(제5 실시예에 따른 비휘발성 반도체 메모리 장치의 구성)
이하, 도 38 및 도 39를 참조하여 제5 실시예에 따른 비휘발성 반도체 메모리 장치의 구성을 설명한다. 제5 실시예에 따른 비휘발성 반도체 메모리 장치는 제1 실시예(도 1 내지 도 4)와 유사한 전체적 구성을 갖는다; 그러나, 메모리 트랜지스터층(30E) 및 제1 더미층(70E)의 구성은 제1 실시예에서와 상이하다. 도 38은 제5 실시예에 따른 메모리 트랜지스터층(30E) 및 제1 더미층(70E)을 도시하는 평면도이다. 도 39는 도 38의 선(E-E')을 따라 취해진 횡단면도이다. 제5 실시예에서는 제1 내지 제4 실시예에서의 구성과 유사한 구성에 대해 동일한 부호를 붙이고, 그 설명을 생략한다는 것을 주목해야 한다.
도 39에 도시되고 이후 상세하게 설명되는 바와 같이, 제5 실시예에 따른 비휘발성 반도체 메모리 장치는 행 방향에서 볼 때 비대칭인 W 형상으로 형성된 단차부(STe)를 포함하고, 이러한 점에서 제1 실시예와 상이하다. 이후 설명되는 바와 같이, 제1 더미층(70E)은 메모리 트랜지스터층(30E)과 동일한 층을 공유하지만, 에칭에 의해 메모리 트랜지스터층(30E)으로부터 분할함으로써 형성된다.
도 38 및 도 39에 도시되는 바와 같이, 메모리 트랜지스터층(30E)은 교대로 적층된 제1 내지 제9 워드선 도전층(31Ea-31Ei) 및 제1 내지 제9 워드선간 절연층(32Ea-32Ei)을 포함한다. 제1 내지 제9 워드선 도전층(31Ea-31Ei) 및 제1 내지 제9 워드선간 절연층(32Ea-32Ei)은 메모리 블록(MB) 각각에 제공되며, 제1 실시예와 유사하게 행 방향 및 열 방향으로 2차원적으로 (플레이트 형상으로) 연장하도록 형성된다.
도 38에 도시된 바와 같이, 메모리 영역(AR1)의 단부 근방에서, 제1 내지 제9 워드선 도전층(31Ea-31Ei) 및 제1 내지 제9 워드선간 절연층(32Ea-32Ei)은 행 방향으로의 그 단부의 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되도록 형성된다. 즉, 행 방향으로의 제1 내지 제9 워드선 도전층(31Ea-31Ei) 및 제1 내지 제9 워드선간 절연층(32Ea-32Ei)의 단부는 반도체 기판(Ba)에 대략 수직인 벽면인 벽부(WE)를 구성한다.
도 38 및 도 39에 도시된 바와 같이, 제1 내지 제9 워드선 도전층(31Ea-31Ei) 및 제1 내지 제9 워드선간 절연층(32Ea-32Ei)은 열 방향으로의 그 단부의 위치가 서로 상이하도록 단차형으로 형성된다. 즉, 제1 내지 제9 워드선 도전층(31Ea-31Ei) 및 제1 내지 제9 워드선간 절연층(32Ea-32Ei)의 단부는 단차형으로 형성된 단차부(STe)를 구성한다. 또한, 도 39에 도시된 바와 같이, 단차부(STe)는 행 방향에서 볼 때 비대칭인 W 형상으로 형성된다.
도 39에 도시된 바와 같이, 단차부(STe)는 제1 단차부(STeA) 및 제2 단차부(STeB)를 포함한다. 제1 단차부(STeA)는 위치(P1)로부터 위치(P2)로 열 방향으로 진행하여 단차식으로 높이가 감소하고 위치(P2)로부터 위치(P3)로 열 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된다. 제2 단차부(STeB)는 위치(P3)로부터 위치(P4)로 열 방향으로 진행하여 단차식으로 높이가 감소하고 위치(P4)로부터 위치(P5)로 열 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된다. 제1 단차부(STeA) 및 제2 단차부(STeB)는 각각 비대칭 형상을 갖는다.
단차부(STe)는 열 방향으로 일렬로 배열된 단차(STe1-STe12)를 포함한다.
도 38 및 도 39에 도시된 바와 같이, 단차(STe1-STe9)는 열 방향으로 연속하여 인접하여 제공된다. 열 방향으로의 소정의 길이의 간격이 단차(STe9)와 단차(STe10) 사이에 제공된다. 단차(STe10-STe12)는 열 방향으로 차례로 인접하여 제공된다.
도 39에 도시된 바와 같이, 단차(STe1)는 단차(STe2) 위에 형성되고(최상층), 단차(STe2)는 단차(STe3) 위에 형성되고, 단차(STe3)는 단차(STe4) 위에 형성되고, 단차(STe4)는 단차(STe3) 아래에 형성되고(최하층), 단차(STe5)는 단차(STe4) 위에 형성되고, 단차(STe6)는 단차(STe5) 위에 형성되고, 단차(STe7)는 단차(STe8) 위에 형성되고, 단차(STe8)는 단차(STe9) 위에 형성되고, 단차(STe9)는 단차(STe8) 아래에 형성되고(최하층), 단차(STe10)는 단차(STe11) 아래에 형성되고(최하층), 단차(STe11)는 단차(STe10) 위에 형성되고, 단차(STe12)는 단차(STe11) 위에 형성된다.
도 39에 도시된 바와 같이, 단차(STe1, STe2, STe5-STe8, STe10-STe12)는 3개의 도전층 및 3개의 절연층의 적층 구조로 구성된다. 즉, 단차(STe1)는 제7 내지 제9 워드선 도전층(31Eg-31Ei)의 단부 및 제7 내지 제9 워드선간 절연층(32Eg-32Ei)의 단부로 구성되고, 단차(STe2)는 제4 내지 제6 워드선 도전층(31Ed-31Ef)의 단부 및 제4 내지 제6 워드선간 절연층(32Ed-32Ef)의 단부로 구성되고, 단차(STe5)는 제3 내지 제5 워드선 도전층(31Ec-31Ee)의 단부 및 제3 내지 제5 워드선간 절연층(32Ec-32Ec)의 단부로 구성되고, 단차(STe6)는 제6 내지 제8 워드선 도전층(31Ef-31Eh)의 단부 및 제6 내지 제8 워드선간 절연층(32Ef-32Eh)의 단부로 구성되고, 단차(STe7)는 제5 내지 제7 워드선 도전층(31Ee-31Eg)의 단부 및 제5 내지 제7 워드선간 절연층(32Ee-32Eg)의 단부로 구성되고, 단차(STe8)는 제2 내지 제4 워드선 도전층(31Eb-31Ed)의 단부 및 제2 내지 제4 워드선간 절연층(32Eb-32Ed)의 단부로 구성되고, 단차(STe10)는 제1 내지 제3 워드선 도전층(31Ea-31Ec)의 단부 및 제1 내지 제3 워드선간 절연층(32Ea-32Ec)의 단부로 구성되고, 단차(STe11)는 제4 내지 제6 워드선 도전층(31Ed-31Ef)의 단부 및 제4 내지 제6 워드선간 절연층(32Ed-32Ef)의 단부로 구성되고, 단차(STe12)는 제7 내지 제9 워드선 도전층(31Eg-31Ei)의 단부 및 제7 내지 제9 워드선간 절연층(32Eg-32Ei)의 단부로 구성된다.
도 39에 도시된 바와 같이, 단차(STe4)는 2개의 도전층 및 2개의 절연층의 적층된 구조로 구성된다. 즉, 단차(STe4)는 제1 및 제2 워드선 도전층(31Ea 및 31Eb)의 단부 및 제1 및 제2 워드선간 절연층(32Ea 및 32Eb)의 단부로 구성된다.
도 39에 도시된 바와 같이, 단차(STe3 및 STe9)는 하나의 도전층 및 하나의 절연층의 적층된 구조로 구성된다. 즉, 단차(STe3)는 제3 워드선 도전층(31Ec)의 단부 및 제3 워드선간 절연층(32Ec)의 단부로 구성되고, 단차(STe9)는 제1 워드선 도전층(31Ea)의 단부 및 제1 워드선간 절연층(32Ea)의 단부로 구성된다.
제1 더미층(70E)은 교대로 적층형 도전층(71Ea-71Ei) 및 절연층(72Ea-72Ei)을 포함한다. 도전층(71Ea-71Ei)은 제1 내지 제9 워드선 도전층(31Ea-31Ei)과 동일한 층에 형성된다. 절연층(72Ea-72Ei)은 제1 내지 제9 워드선간 절연층(32Ea-32Ei)과 동일한 층에 형성된다.
도 30 및 도 31에 도시된 바와 같이, 메모리 영역(AR1)을 둘러싸는 주변 영역(AR2)의 단부 근방에서는, 도전층(71Ea-71Ei) 및 절연층(72Ea-72Ei)은 행 방향으로의 그 단부의 위치가 반도체 기판(Ba)에 대략 수직인 방향으로 정렬되도록 형성된다. 즉, 행 방향으로의 도전층(71Ea-71Ei) 및 절연층(72Ea-72Ei)의 단부는 벽부(WF)를 구성한다.
(제5 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법)
이하, 도 40 내지 도 45를 참조하여 제5 실시예에 따른 비휘발성 반도체 메모리 장치를 제조하는 방법을 설명한다. 도 40 내지 도 45는 제5 실시예에 따른 비휘발성 반도체 메모리 장치의 제조 공정을 도시하는 횡단면도이다.
우선, 도 40에 도시된 바와 같이, 폴리실리콘(p-Si) 및 실리콘 산화물(SiO2)이 층(31Aa-31Ai), 층(32Aa-32Ai) 및 층(41A)을 형성하도록 순차적으로 퇴적된다. 그 후, 제3 실시예의 도 21에 도시된 공정과 유사하게 메모리 영역(AR1)의 행 방향으로의 단부에 트렌치(301)가 형성된다. 트렌치(301)는 층(31Aa-31Ai), 층(32Aa-32Ai) 및 층(41A)을 관통하도록 열 방향으로 연장하여 형성된다.
그 후, 도 41에 도시된 바와 같이, 단차부(STe)를 형성하기 위한 영역을 제외하고 층(41A) 상에 마스크 층(91E)이 형성된다. 그 후, 마스크 층(91E)을 마스크로서 사용하여 층(41A) 상에 에칭이 행해진다.
후속적으로, 도 42에 도시된 바와 같이, 레지스트 층(92Ea)이 형성된다. 그 후, 도 43에 도시된 바와 같이, 레지스트 층(92Ea)의 열 방향으로의 슬리밍 및 에칭이 반복적으로 실행된다. 여기서, 하나의 도전층 및 하나의 절연층을 관통하도록 한번의 에칭이 행해진다. 이 공정을 통해 4개의 단차(STf1-STf4)가 형성된다. 단차(STf1)는 층(31Af)의 단부 및 층(32Af)의 단부로 구성되고, 단차(STf2)는 층(31Ag)의 단부 및 층(32Ag)의 단부로 구성되고, 단차(STf3)는 층(31Ah)의 단부 및 층(32Ah)의 단부로 구성되고, 단차(STf4)는 층(31Ai)의 단부 및 층(32Ai)의 단부로 구성된다.
그 후, 도 44에 도시된 바와 같이, 레지스트 층(92Eb)이 형성된다. 레지스트 층(92Eb)은 레지스트 층(92Eb)을 관통하도록 형성된 트렌치(92Eba)를 포함하도록 구성된다. 트렌치(92Eba)는 단차(STf1)와 단차(STf2) 사이의 레벨차(B1)의 상부 및 단차(STf3)와 단차(STf4) 사이의 레벨차(B2)의 상부에 형성된다.
그 후, 도 45에 도시된 바와 같이, 트렌치(92Eba)로부터 레지스트 층(92Eb)의 열 방향으로의 슬리밍 및 에칭이 반복적으로 실행된다. 여기서, 3개의 도전층 및 3개의 절연층을 관통하도록 한번의 에칭이 행해진다. 이 공정을 통해, 층(31Aa-31Ai)이 제1 내지 제9 워드선 도전층(31Ea-31Ei)이 되고, 층(32Aa-32Ai)이 제1 내지 제9 워드선간 절연층(32Ea-32Ei)이 된다.
(제5 실시예에 따른 비휘발성 반도체 메모리 장치의 장점)
제5 실시예에 따른 비휘발성 반도체 메모리 장치는 단차부(STe) 및 벽부(WE)를 포함하며, 제1 실시예와 유사한 장점을 나타낸다. 또한, 도 44 및 도 45에 도시된 공정을 통해, 제5 실시예에 따른 비휘발성 반도체 메모리 장치는 제3 실시예에 비해 공정 수를 감소시키면서 보다 많은 단차(STe1-STe12)가 구성되게 할 수 있다.
[제6 실시예]
(제6 실시예에 따른 비휘발성 반도체 메모리 장치의 구성)
이하, 도 46을 참조하여 제6 실시예에 따른 비휘발성 반도체 메모리 장치의 구성을 설명한다. 제6 실시예에 따른 비휘발성 반도체 메모리 장치는 제1 실시예(도 1 내지 도 4)와 유사한 전체적 구성을 갖는다; 그러나, 메모리 트랜지스터층(30G)의 구성은 제1 실시예에서와 상이하다. 도 46은 제6 실시예에 따른 메모리 트랜지스터층(30G) 및 제1 더미층(70)을 도시하는 평면도이다. 제6 실시예에서는 제1 내지 제5 실시예에서의 구성과 유사한 구성에 대해 동일한 부호를 붙이고, 그 설명을 생략한다는 것을 주목해야 한다.
도 46에 도시된 바와 같이, 메모리 트랜지스터층(30G)은 제1 내지 제4 워드선 도전층(31Ga-31Gd) 및 제1 내지 제4 워드선간 절연층(32Ga-32Gd)을 포함한다. 제1 내지 제4 워드선 도전층(31Ga-31Gd) 및 제1 내지 제4 워드선간 절연층(32Ga-32Gd)은 제1 실시예와 유사하게 행 방향 및 열 방향으로 2차원적으로 (플레이트 형상으로) 연장하도록 형성된다. 메모리 영역(AR1)의 단부 근방에서의 제1 내지 제4 워드선 도전층(31Ga-31Gd) 및 제1 내지 제4 워드선간 절연층(32Ga-32Gd)의 행 방향 단부는 제1 실시예와 상이한 단차부(STg)를 구성한다. 단차부(STg)는 행 방향과 소정의 각도를 갖는 방향으로 일렬로 배열된 단차(STg1-STg4)를 포함한다.
(제6 실시예에 따른 비휘발성 반도체 메모리 장치의 장점)
제6 실시예에 따른 비휘발성 반도체 메모리 장치는 단차부(STg) 및 벽부(WA)를 포함하며, 제1 실시예와 유사한 장점을 나타낸다. 또한, 제6 실시예의 단차부(STg)는 행 방향과 소정의 각도를 갖는 방향으로 형성된다. 결과적으로, 제6 실시예의 접촉 플러그 층(53)은 각 단차(STg1-STg4)의 중앙에 배치될 수 있다.
[다른 실시예]
이것으로 본 발명에 따른 비휘발성 반도체 메모리 장치의 실시예의 설명을 마치지만, 본 발명은 상술된 실시예들에 제한되지 않고 본 발명의 범위 및 사상을 벗어나지 않는 범위 내에서 다양한 변경, 추가, 치환 등이 가능하다는 것을 주목해야 한다.
예를 들어 제1 내지 제6 실시예에서는, 단차부(ST, STb, STc, STd, STe 및 STg)가 메모리 영역(AR1)의 행 방향으로의 단부에 제공된다. 그러나, 본 발명에 따른 비휘발성 반도체 메모리 장치는 도 47 및 도 48에 도시된 제1 실시예의 변형예에 따른 구성을 가질 수도 있다. 도 47은 제1 실시예의 변형예에 따른 메모리 트랜지스터층(30H) 및 제1 더미층(70)을 도시하는 평면도이고, 도 48은 동일한 변형예에 따른 메모리 영역(AR1)의 횡단면도이다.
제1 실시예의 변형예에서는, 도 47 및 도 48에 도시된 바와 같이, 단차부(STh)가 메모리 영역(AR1)의 내부 영역(단부를 제외한 영역)에 제공된다. 메모리 영역(AR1)은 단차부(STh) 및 벽부(WG)를 포함한다. 단차부(STh)에서는 제1 내지 제4 워드선 도전층(31Ha-31Hd)(제1 내지 제4 워드선간 절연층(32Ha-32Hd))이 그 단부의 위치가 서로 상이하도록 단차형으로 형성된다. 벽부(WG)는 단차부(STh)에 인접하여 제공되고, 그 단부의 위치가 기판에 대략 수직인 방향으로 정렬되도록 제1 내지 제4 워드선 도전층(31Ha-31Hd)에 의해 형성되는 지점이다. 도 47 및 도 48에 도시된 구성은 상술된 제2 내지 제6 실시예에 또한 적용될 수도 있다는 것을 주목해야 한다.
100: 비휘발성 반도체 메모리 장치
AR1: 메모리 영역
AR2: 주변 영역
MS: 메모리 스트링
AR21: 감지 증폭기
AR22: 로우 디코더
WL1-WL4: 워드선
ST: 단차부
P: 플러그
BL: 비트선

Claims (20)

  1. 비휘발성 반도체 메모리 장치로서,
    직렬 연결된 복수의 전기적 재기록 가능한 메모리 셀을 각각이 구비하는 복수의 메모리 스트링으로서 기능하도록 구성된 제1 영역과,
    상기 제1 영역의 주변부에 제공된 제2 영역을 포함하며,
    상기 제1 영역은
    기판에 대해 수직인 방향으로 연장하는 원주형부를 포함하는 제1 반도체 층과,
    상기 원주형부의 측면 상에 형성된 전하 축적층과,
    상기 전하 축적층 상에 형성되고, 상기 메모리 셀의 제어 전극으로서 기능하도록 구성된 복수의 제1 도전층을 포함하며,
    상기 제2 영역은 상기 복수의 제1 도전층과 동일한 층에 형성된 복수의 제2 도전층을 포함하며,
    상기 복수의 제1 도전층은 상기 제1 영역의 단부 근방에서 단차부를 구성하며-상기 단차부는 상기 복수의 제1 도전층의 단부의 위치가 서로 상이하도록 단차형으로 형성됨-,
    상기 복수의 제2 도전층은 상기 제1 영역을 둘러싸는 상기 제2 영역의 단부 근방에서의 그 단부의 위치가 상기 기판에 대략 수직인 방향으로 정렬되도록 형성되는, 비휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 단차부는 상기 기판에 평행한 제1 방향으로 일렬로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  3. 제1항에 있어서,
    메모리 스트링의 일단에 연결된 선택 트랜지스터를 더 포함하며,
    상기 선택 트랜지스터는
    상기 수직인 방향으로 상기 원주형부로부터 연장하는 제2 반도체 층과,
    상기 제2 반도체 층의 측면 상에 형성된 게이트 절연층과,
    상기 게이트 절연층 상에 형성되고 상기 선택 트랜지스터의 제어 전극으로서 기능하도록 구성된 제3 도전층을 포함하며,
    상기 제3 도전층은 상기 기판에 평행한 스트라이프-상기 스트라이프는 제2 방향으로 소정의 피치를 갖고 상기 제2 방향에 직교하는 제3 방향으로 연장함-로 형성되는, 비휘발성 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 단차부는 상기 제2 방향으로 일렬로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  5. 제3항에 있어서, 상기 단차부는 상기 제3 방향으로 일렬로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 단차부는 상기 기판에 평행한 제4 방향 및 제5 방향으로 매트릭스로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  7. 제2항에 있어서,
    상기 단차부는
    제1 위치로부터 제2 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 감소하고 상기 제2 위치로부터 제3 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된 제1 단차부와,
    상기 제3 위치로부터 제4 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 감소하고 상기 제4 위치로부터 제5 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된 제2 단차부를 포함하며,
    상기 제1 단차부 및 상기 제2 단차부는 각각 비대칭 형상을 갖는, 비휘발성 반도체 메모리 장치.
  8. 비휘발성 반도체 메모리 장치로서,
    직렬 연결된 복수의 전기적 재기록 가능한 메모리 셀을 각각이 구비하는 복수의 메모리 스트링으로서 기능하도록 구성된 제1 영역을 포함하며,
    상기 제1 영역은
    기판에 대해 수직인 방향으로 연장하는 원주형부를 포함하는 반도체 층과,
    상기 원주형부의 측면 상에 형성된 전하 축적층과,
    상기 전하 축적층 상에 형성되고, 상기 메모리 셀의 제어 전극으로서 기능하도록 구성된 복수의 도전층과,
    상기 복수의 도전층의 단부의 위치가 서로 상이하도록 단차형으로 형성된 상기 복수의 도전층을 구비하는 단차부와,
    상기 단차부에 인접하여 제공되고, 상기 복수의 도전층의 단부의 위치가 상기 기판에 대략 수직인 방향으로 정렬되도록 상기 복수의 도전층에 의해 형성된 벽부를 포함하는, 비휘발성 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 단차부는 상기 기판에 평행한 제1 방향으로 일렬로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  10. 제8항에 있어서,
    상기 제1 영역은 또한 상기 메모리 스트링의 일단에 연결된 선택 트랜지스터로서 기능하며,
    상기 제1 영역은
    상기 수직인 방향으로 상기 원주형부로부터 연장하는 제2 반도체 층과,
    상기 제2 반도체 층의 측면 상에 형성된 게이트 절연층과,
    상기 게이트 절연층 상에 형성되고 상기 선택 트랜지스터의 제어 전극으로서 기능하도록 구성된 제3 도전층을 더 포함하며,
    상기 제3 도전층은 상기 기판에 평행한 스트라이프-상기 스트라이프는 제2 방향으로 소정의 피치를 갖고 상기 제2 방향에 직교하는 제3 방향으로 연장함-로 형성되는, 비휘발성 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 단차부는 상기 제2 방향으로 일렬로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  12. 제10항에 있어서, 상기 단차부는 상기 제3 방향으로 일렬로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  13. 제8항에 있어서, 상기 단차부는 상기 기판에 평행한 제4 및 제5 방향으로 매트릭스로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치.
  14. 제9항에 있어서,
    상기 단차부는
    제1 위치로부터 제2 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 감소하고 상기 제2 위치로부터 제3 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된 제1 단차부와,
    상기 제3 위치로부터 제4 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 감소하고 상기 제4 위치로부터 제5 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된 제2 단차부를 포함하며,
    상기 제1 단차부 및 상기 제2 단차부는 각각 비대칭 형상을 갖는, 비휘발성 반도체 메모리 장치.
  15. 직렬 연결된 복수의 전기적 재기록 가능한 메모리 셀을 각각이 구비하는 복수의 메모리 스트링으로서 기능하도록 구성된 제1 영역과, 상기 제1 영역의 주변부에 제공된 제2 영역을 포함하는 비휘발성 반도체 메모리 장치를 제조하는 방법으로서,
    기판 상에 복수의 도전층을 퇴적하는 단계와,
    상기 복수의 도전층을 분할하여 상기 제1 영역에 위치된 복수의 제1 도전층 및 상기 제2 영역에 위치된 복수의 제2 도전층을 형성하는 단계와,
    상기 복수의 제1 도전층을 관통시켜 쓰루홀을 형성하는 단계와,
    상기 쓰루홀의 측면에 전하 축적층을 형성하는 단계와,
    상기 쓰루홀을 채우도록 제1 반도체 층을 형성하는 단계와,
    상기 제1 영역의 단부 근방에서 상기 복수의 제1 도전층은 그 단부의 위치가 서로 상이하도록 단차형으로 형성된 단차부를 구성하고, 상기 제1 영역을 둘러싸는 상기 제2 영역의 단부 근방에서 상기 복수의 제2 도전층은 그 단부의 위치가 상기 기판에 대략 수직인 방향으로 정렬되도록 상기 복수의 제1 및 제2 도전층을 형성하는 단계를 포함하는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
  16. 제15항에 있어서, 상기 단차부는 상기 기판에 평행한 제1 방향으로 일렬로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
  17. 제15항에 있어서, 상기 단차부는 상기 기판에 평행한 제2 방향 및 제3 방향으로 매트릭스로 배열된 복수의 단차를 포함하는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
  18. 제17항에 있어서,
    상기 제1 도전층 상에 제1 레지스트 층을 형성하는 단계와,
    상기 제1 레지스트 층의 상기 제2 방향으로의 슬리밍 및 상기 제1 도전층의 에칭을 반복적으로 실행하는 단계와,
    상기 제1 도전층 상에 제2 레지스트 층을 형성하는 단계와,
    상기 제2 레지스트 층의 상기 제3 방향으로의 슬리밍 및 상기 제1 도전층의 에칭을 반복적으로 실행하는 단계를 더 포함하는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
  19. 제16항에 있어서,
    상기 단차부는
    제1 위치로부터 제2 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 감소하고 상기 제2 위치로부터 제3 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된 제1 단차부와,
    상기 제3 위치로부터 제4 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 감소하고 상기 제4 위치로부터 제5 위치로 상기 제1 방향으로 진행하여 단차식으로 높이가 증가하도록 형성된 제2 단차부를 포함하며,
    상기 제1 단차부 및 상기 제2 단차부는 각각 비대칭 형상을 갖는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
  20. 제19항에 있어서,
    상기 제1 도전층 상에 제1 레지스트 층을 형성하는 단계와,
    상기 제1 레지스트 층의 상기 제1 방향으로의 슬리밍 및 상기 제1 도전층의 에칭을 반복적으로 실행하는 단계와,
    상기 제1 도전층 상에, 트렌치를 포함하는 제2 레지스트 층을 형성하는 단계와,
    상기 트렌치로부터 상기 제2 레지스트 층의 상기 제3 방향으로의 슬리밍 및 상기 제1 도전층의 에칭을 반복적으로 실행하는 단계를 더 포함하는, 비휘발성 반도체 메모리 장치를 제조하는 방법.
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