KR20200110072A - 반도체 메모리 장치 및 그 제조방법 - Google Patents

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Abstract

본 기술은 셀 영역 및 상기 셀 영역으로부터 수평방향으로 연장된 콘택영역을 갖는 적층체, 및 상기 콘택영역에서 상기 적층체 내부에 형성되고 상기 수평방향으로 서로 이격되며 서로 다른 깊이에 배치된 바닥면들을 갖는 홈들(grooves)을 포함하고, 상기 홈들 각각이 서로 마주하는 제1 계단형 구조 및 제2 계단형 구조와, 상기 제1 계단형 구조 및 상기 제2 계단형 구조를 연결하는 상기 적층체의 연결부들에 의해 정의된 측벽으로 둘러싸이는 반도체 메모리 장치 및 그 제조방법을 포함한다.

Description

반도체 메모리 장치 및 그 제조방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 메모리 장치는 다수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다. 메모리 셀 어레이는 다양한 구조로 배치된 메모리 셀들을 포함할 수 있다. 반도체 메모리 장치의 집적도 향상을 위하여, 3차원 반도체 메모리 장치가 제안된 바 있다.
3차원 반도체 메모리 장치는 3차원으로 배열된 메모리 셀들을 포함한다. 집적도 향상을 위해, 기판 상에 수직방향으로 적층된 메모리 셀들의 수를 증가시킬수 있다. 이 경우, 3차원 반도체 메모리 장치의 구조적인 안정성과 제조공정의 안정성이 열화될 수 있다.
본 발명의 실시 예들은 구조적인 안정성과 제조공정의 안정성을 높일 수 있는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 및 제2 홈들(grooves)을 포함하는 하부 적층체를 포함할 수 있다. 상기 하부 적층체는 셀 영역 및 상기 셀 영역으로부터 수평방향으로 연장된 콘택영역을 가질 수 있다. 상기 하부 적층체는 서로 상에 적층된 하부막들을 포함하고, 상기 하부막들은 제1 패턴들 및 상기 제1 패턴들 상에 배치된 제2 패턴들을 포함할 수 있다. 상기 제1 홈은 상기 콘택영역에서 상기 제2 패턴들로 둘러싸이고, 상기 제1 패턴들에 중첩될 수 있다. 상기 제2 홈은 상기 콘택영역에서 상기 제1 패턴들 및 상기 제2 패턴들로 둘러싸일 수 있다. 상기 제1 홈은 상기 제2 패턴들의 측벽들을 따라 정의된 제1 측벽과, 상기 제1 측벽으로부터 연장되고 서로 마주하는 제2 측벽 및 제3 측벽을 가질 수 있다. 상기 제2 홈은 상기 제1 패턴들의 측벽들을 따라 정의된 제4 측벽과, 상기 제4 측벽으로부터 연장되고 서로 마주하는 제5 측벽 및 제6 측벽을 가질 수 있다. 상기 제2 측벽 및 상기 제5 측벽 각각은 제1 계단형 구조를 갖고, 상기 제3 측벽 및 상기 제6 측벽 각각은 상기 제2 계단형 구조를 가질 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 홈들(grooves)을 포함하는 적층체를 포함할 수 있다. 상기 적층체는 수직방향으로 적층된 도전막들을 포함하고, 셀 영역 및 상기 셀 영역으로부터 수평방향으로 연장된 콘택영역을 가질 수 있다. 상기 홈들은 상기 콘택영역에서 상기 적층체 내부에 형성되고, 상기 수평방향으로 서로 이격되며, 서로 다른 높이에 배치된 바닥면들을 가질 수 있다. 상기 홈들 각각은 제1 계단형 구조, 제2 계단형 구조, 및 상기 도전막들의 연결부들에 의해 정의되는 측벽으로 둘러싸일 수 있다. 상기 제1 계단형 구조와 상기 제2 계단형 구조는 서로 마주하고, 상기 연결부들은 상기 제1 계단형 구조와 상기 제2 계단형 구조를 연결할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 각각이 셀 영역 및 상기 셀 영역으로부터 수평방향으로 연장된 콘택영역을 갖는 다수의 수평막들을 적층하여 적층체를 형성하는 단계, 및 상기 콘택영역에서 상기 적층체를 식각하여 상기 적층체 내부에 서로 다른 깊이로 배치된 다수의 홈들을 형성하는 단계를 포함할 수 있다. 상기 수평막들 각각은 상기 콘택영역에서 상기 홈들 각각의 제1 내지 제4 측벽을 정의하도록 상기 홈들을 에워쌀 수 있다. 상기 제1 측벽 및 상기 제2 측벽은 제1 방향으로 서로 마주하고, 상기 제3 측벽 및 상기 제4 측벽은 상기 제1 측벽과 상기 제2 측벽 사이에서 상기 제1 방향에 교차하는 제2 방향으로 서로 마주하도록 정의될 수 있다. 상기 홈들 각각의 바닥면에 인접한 상기 제1 측벽의 하단은 제1 계단형 구조를 갖고, 상기 바닥면에 인접한 상기 제2 측벽의 하단은 상기 제1 계단형 구조에 마주하는 제2 계단형 구조를 가질 수 있다.
본 기술의 실시 예들에 따르면, 적층체의 콘택영역에서 서로 다른 깊이로 배치되는 홈들 각각이 계단형 구조를 갖는 측벽을 갖도록 함으로써, 계단형 구조를 콘택플러그에 연결되는 패드영역으로 이용할 수 있다.
본 기술의 실시 예들에 따르면, 상기 홈들은 적층체를 구성하는 박막들 내부에 국부적으로 형성된다. 이로써, 본 기술의 실시 예들은 적층체의 콘택영역 양측으로 상기 박막들을 연장하여 콘택영역 양측을 셀 영역으로 이용할 수 있다.
본 기술의 실시 예들은 적층체를 구성하는 상기 박막들 각각을 상기 콘택영역에 잔류시킴으로써 제조공정의 안정성을 확보할 수 있다. 이로써, 본 기술의 실시 예들은 3차원 반도체 메모리 장치의 구조적 안정성을 높일 수 있다.
본 기술의 실시 예들에 따르면, 상기 홈들 각각을 정의하는 측벽들 중 일부가 상기 계단형 구조로 형성되고, 나머지가 상기 계단형 구조보다 큰 경사도를 갖도록 함으로써, 상기 홈들에 할해되는 면적을 감소시켜 반도체 메모리 장치의 집적도를 증가시킬 수 있다.
본 기술의 실시 예들에 따르면, 식각 마스크로 이용되는 마스크 패턴들에 의해 개별적으로 노출되는 적층체의 영역들이 서로 중첩되도록 상기 적층체의 식각 공정을 진행할 수 있다. 이로써, 본 기술의 실시 예들은 상기 서로 다른 깊이로 배치되는 상기 홈들을 용이하게 형성할 수 있다
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 레이아웃들을 나타낸다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면들을 나타낸다.
도 3은 도 2a 및 도 2b에 도시된 하부막들과 제1 및 제2 상부막들 각각의 적층구조를 나타낸다.
도 4a 및 도 4b는 도 2a 및 도 2b에 도시된 계단형 구조들을 나타내는 단면도들이다.
도 5a 및 도 5b는 도 1a 및 도 1b에 도시된 제1 내지 제3 트렌치들과 홈들(grooves)의 구조를 나타내는 사시도들이다.
도 6은 본 발명의 일 실시 예에 따른 하부 적층체의 레이아웃을 나타낸다.
도 7a 및 도 7b, 도 8a 내지 도 8c, 도 9a 및 도 9b, 도 10a 및 도 10b, 도 11a 내지 도 11c 및 도 12a 내지 도 12c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 13a 및 도 13b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 레이아웃들을 나타낸다.
도 14a 및 도 14b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면들을 나타낸다.
도 15는 도 14a 및 도 14b에 도시된 계단형 구조들을 나타내는 단면도이다.
도 16은 도 13a 및 도 13b에 도시된 제1 및 제2 트렌치들과 홈들의 구조를 나타내는 사시도들이다.
도 17a 및 도 17b, 도 18a 및 도 18b, 도 19a 및 도 19b, 도 20a 및 도 20b, 도 21a 내지 도 21c, 도 22a 및 도 22b, 도 23, 도 24a 및 도 24b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 25는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 레이아웃을 나타낸다.
도 26a 및 도 26b는 도 25에 도시된 선 Ab-Ab' 및 선 Bb-Bb'를 따라 절취한 반도체 메모리 장치의 단면들을 나타낸다.
도 27a 및 도 27b는 도 25에 도시된 상부홈들 및 홈들의 구조를 나타내는 사시도들이다.
도 28a 및 도 28b, 도 29a 및 도 29b와 도 30a 내지 도 30d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다.
도 31은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 32는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
본 발명의 실시 예에서 제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 두께에 비해 과장되어 도시될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 레이아웃들을 나타낸다. 도 1a는 상부 적층체(UST)의 레이아웃을 나타내고, 도 1b는 상부 적층체(UST) 아래에 배치된 하부 적층체(LST)의 레이아웃을 나타낸다. 도 1a는 상부 적층체(UST)의 최상층 상부막(105[n])에 대한 레이아웃을 나타내고, 도 1b는 하부 적층체(LST)의 최상층 하부막(105[k])에 대한 레이아웃을 나타낸다.
도 1a 및 도 1b를 참조하면, 반도체 메모리 장치는 게이트 적층체들(ST1, ST2)을 포함할 수 있다. 게이트 적층체들(ST1, ST2) 각각은 셀 영역(R1) 및 셀 영역(R1)으로부터 수평방향으로 연장된 콘택영역(R2)을 가질 수 있다. 수평방향은 제1 방향(I) 및 제2 방향(Ⅱ)에 나란한 방향으로 정의될 수 있다. 제1 방향(I) 및 제2 방향(Ⅱ)은 서로 교차되는 방향으로 정의될 수 있다. 제3 방향(Ⅲ)은 수평방향에 교차하는 방향으로 정의될 수 있다. 예를 들어, 제3 방향(Ⅲ)은 수평방향에 수직교차하는 방향으로서, 수직방향으로 정의될 수 있다. 제1 내지 제3 방향들(I 내지 Ⅲ)에 대한 정의는 이후에 설명되는 실시 예들에서도 동일하게 적용될 수 있다.
게이트 적층체들(ST1, ST2) 각각은 셀 영역(R1)에 배치된 채널구조들(CH)에 의해 관통될 수 있다. 채널구조들(CH) 각각은 채널영역으로 이용되는 반도체막을 포함할 수 있다. 도면에 도시하진 않았으나, 채널구조들(CH) 각각과 게이트 적층체들(ST1, ST2) 각각의 계면을 따라 메모리막이 형성될 수 있다. 메모리막은 채널구조들(CH) 각각의 측벽으로부터 게이트 적층체들(ST1, ST2) 각각의 측벽을 향하여 적층된 터널 절연막, 데이터 저장막, 및 블로킹 절연막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다. 데이터 저장막은 전하 트랩막으로 형성되거나, 도전성 나노닷을 포함하는 물질막으로 형성되거나, 상변화 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 전하 트랩이 가능한 실리콘 질화물로 형성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화물을 포함할 수 있다.
게이트 적층체들(ST1, ST2) 각각은 상부 적층체(UST) 및 하부 적층체(LST)로 구성될 수 있다. 상부 적층체(UST)는 하부 적층체(LST)에 중첩된다. 상부 적층체(UST) 및 하부 적층체(LST)는 제3 방향(Ⅲ)으로 연장된 슬릿(151)에 의해 관통된다. 슬릿(151)은 서로 이웃한 게이트 적층체들(ST1, ST2) 사이에 배치되고, 게이트 적층체들(ST1, ST2)을 서로 분리한다. 예를 들어, 게이트 적층체들(ST1, ST2)은 슬릿(151)에 의해 분리된 제1 게이트 적층체(ST1) 및 제2 게이트 적층체(ST2)를 포함할 수 있다. 슬릿(151)은 제1 방향(I)으로 연장될 수 있고, 제1 게이트 적층체(ST1)와 제2 게이트 적층체(ST2)는 제2 방향(Ⅱ)으로 서로 이격될 수 있다. 제1 및 제2 게이트 적층체들(ST1, ST2) 각각의 콘택영역(R2)은 셀 영역(R1)으로부터 제1 방향(I)으로 연장될 수 있다. 제1 게이트 적층체(ST1)와 제2 게이트 적층체(ST2)는 슬릿(151)을 기준으로 대칭된 구조로 형성될 수 있다.
도 1a를 참조하면, 상부 적층체(UST)는 콘택영역(R2)에 배치된 제1 내지 제3 트렌치들(T11 내지 T13)에 의해 서로 분리된 셀 구조(CS)와 제1 및 제2 더미 구조들(DS1, DS2)로 구분될 수 있다. 제1 내지 제3 트렌치들(T11 내지 T13)은 서로 나란하게 연장될 수 있다. 제1 내지 제3 트렌치들(T11 내지 T13)은 제2 방향(Ⅱ)으로 연장될 수 있다. 제1 내지 제3 트렌치들(T11 내지 T13)은 제1 방향(I)으로 서로 이격되어 배열될 수 있다. 제1 내지 제3 트렌치들(T11 내지 T13)은 콘택영역(R2)에서 도 1b에 도시된 하부 적층체(LST)에 중첩될 수 있다. 슬릿(151)은 제1 내지 제3 트렌치들(T11 내지 T13)에 교차되도록 연장될 수 있다.
제1 트렌치(T11)는 셀 영역(R1)과 제2 트렌치(T12) 사이에 배치되고, 상부 적층체(UST)의 일부를 관통할 수 있다. 제2 트렌치(T12)는 제1 트렌치(T11)와 그에 인접한 제3 트렌치(T13) 사이에서 상부 적층체(UST)를 완전히 관통할 수 있다. 제3 트렌치들(T13)은 도 1b에 도시된 홈들(grooves: G11 내지 G15)을 각각 개구할 수 있다. 제3 트렌치들(T13)은 상부 적층체(UST)를 완전히 관통할 수 있다. 제1 트렌치(T11)의 폭(W11)은 제2 트렌치(T12)의 폭(W12) 및 제3 트렌치들(T13) 각각의 폭(W13)보다 좁게 형성될 수 있다.
게이트 적층체들(ST1, ST2) 각각은 셀 구조(CS)를 구성하는 상부 적층체(UST)를 포함할 수 있다. 셀 구조(CS)는 셀 영역(R1)에 배치될 수 있다. 셀 구조(CS)의 단부는 도 2a에 도시된 콘택플러그들(171)에 연결되는 패드영역을 제공할 수 있도록 콘택영역(R2)을 향해 연장될 수 있다. 셀 구조(CS)는 셀 영역(R1)에서 채널구조(CH)에 의해 관통된다.
제1 및 제2 더미 구조들(DS1, DS2)은 제2 및 제3 트렌치들(T12, T13)에 의해 수평방향으로 서로 이격될 수 있다. 셀 구조(CS)에 이웃한 제1 더미 구조(DS1)는 제1 트렌치(T11)에 의해 셀 구조(CS)로부터 수평방향으로 이격될 수 있다. 제2 더미 구조들(DS2) 중 제1 더미 구조(DS1)에 이웃한 하나는 제2 트렌치(T12)에 의해 제1 더미 구조(DS1)로부터 수평방향으로 이격될 수 있다. 제2 더미 구조들(DS2)은 제3 트렌치들(T13)에 의해 수평방향으로 서로 이격될 수 있다. 상부 적층체(UST)의 일부는 제1 및 제2 더미 구조들(DS1, DS2) 각각을 구성할 수 있다.
도 1b를 참조하면, 하부 적층체(LST)는 셀 영역(R1)으로부터 콘택영역(R2)으로 연장되어 홈들(G11 내지 G15) 각각을 감싸고, 게이트 적층체들(ST1, ST2)을 구성한다. 하부 적층체(LST)는 셀 영역(R1)에서 채널구조들(CH)에 의해 관통된다.
홈들(G11 내지 G15)은 콘택영역(R2)에서 서로 이격되어 배치된다. 홈들(G11 내지 G15)은 하부 적층체(LST) 내부에서 서로 다른 깊이로 연장될 수 있다. 홈들(G11 내지 G15)은 제1 방향(I)으로 일렬로 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 홈들(G11 내지 G15)은 수평방향에서 다양한 구조로 배열될 수 있다. 슬릿(151)은 홈들(G11 내지 G15) 각각에 중첩되도록 연장될 수 있다. 홈들(G11 내지 G15) 각각은 제1 게이트 적층체(ST1)로 둘러싸인 부분과, 제2 게이트 적층체(ST2)로 둘러싸인 부분을 포함할 수 있다.
하부 적층체(LST)는 콘택영역(R2)에 배치된 연결부들을 포함할 수 있다. 예를 들어, 하부 적층체(LST)는 제1 연결부들(LP1) 및 제2 연결부(LP2)를 포함할 수 있다. 제1 연결부들(LP1)은 서로 이웃한 홈들(G11 내지 G15) 사이에 배치되는 하부 적층체(LST)의 부분들로 정의될 수 있다. 제2 연결부(LP2)는 셀 영역(R1)으로부터 제1 연결부들(LP1)에 연결되도록 연장된 하부 적층체(LST)의 다른 부분으로 정의될 수 있다. 홈들(G11 내지 G15) 각각은 그에 대응하는 제1 연결부(LP1)와 제2 연결부(LP2)에 의해 정의된 측벽으로 둘러싸인다.
도 2a 및 도 2b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면들을 나타낸다. 도 2a는 도 1a에 도시된 선 A-A'를 따라 절취한 반도체 장치의 단면을 나타내고, 도 2b는 도 1a에 도시된 B-B'를 따라 절취한 반도체 장치의 단면을 나타낸다.
도 2a 및 도 2b를 참조하면, 하부 적층체(LST) 및 상부 적층체(UST)는 하부구조(101) 상에 배치될 수 있다.
하부구조(101)는 기판을 포함할 수 있다. 기판은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄 갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 기판은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 방식에 의해 형성된 에피택시얼 박막일 수 있다.
하부구조(101)는 상술한 기판 상에 형성된 주변회로를 포함할 수 있다. 주변회로는 로우 디코더, 페이지 버퍼, 컬럼 디코더등을 포함할 수 있다. 주변회로의 적어도 일부는 하부 적층체(LST) 및 상부 적층체(UST)에 중첩될 수 있다.
하부구조(101)는 절연막(103)으로 덮일 수 있다. 이 경우, 하부 적층체(LST) 및 상부 적층체(UST)는 절연막(103) 상에 배치될 수 있다.
하부 적층체(LST)는 서로 상에 적층된 하부막들(105[1] 내지 105[k])을 포함할 수 있다. 상부 적층체(UST)는 하부 적층체(LST) 상에 적층된 제1 상부막들(105[k+1] 내지 105[m]) 및 제1 상부막들(105[k+1] 내지 105[m]) 상에 적층된 제2 상부막들(105[m+1] 내지 105[n])을 포함할 수 있다.
홈들(G11 내지 G15)은 하부 적층체(LST)와 상부 적층체(UST)의 계면이 배치된 높이(LV)로부터 하부 적층체(LST) 내부를 향해 서로 다른 깊이로 연장될 수 있다. 즉, 홈들(G11 내지 G15)의 바닥면들은 서로 다른 높이에 배치될 수 있다. 홈들(G11 내지 G15)은 제3 트렌치들(T13)에 의해 개구될 수 있다.
제3 트렌치들(T13)은 홈들(G11 내지 G15)에 중첩되고, 하부 적층체(LST)의 최상층 하부막(105[k])을 개구할 수 있도록 도 1a에 도시된 바와 같이 수평방향으로 연장될 수 있다. 제3 트렌치들(T13)은 제2 상부막들(105[m+1] 내지 105[n]) 및 제1 상부막들(105[k+1] 내지 105[m])을 관통하도록 제3 방향(Ⅲ)으로 연장된다. 제3 트렌치들(T13)은 도 1b에 도시된 제1 연결부들(LP1)에 중첩된 측벽들과, 도 1b에 도시된 제2 연결부(LP2)에 중첩된 측벽들을 가질 수 있다. 제1 연결부들(LP1)에 중첩되는 제3 트렌치들(T13)의 측벽들은 도 2a에 나타나고, 제2 연결부(LP2)에 중첩되는 제3 트렌치(T13)의 측벽들은 도 2b에 나타난다. 도 2a에 도시된 제3 트렌치들(T13) 각각의 측벽 경사도는 도 2b에 도시된 제3 트렌치들(T13) 각각의 다른 측벽 경사도에 비해 크게 형성될 수 있다. 예를 들어, 도 2a에 도시된 제3 트렌치들(T13) 각각의 측벽 경사도는 수직 또는 수직에 가깝게 형성될 수 있다.
제1 트렌치(T11)는 도 1a에 도시된 셀 영역(R1)과 홈들(G11 내지 G15) 사이에 배치되고, 제2 상부막들(105[m+1] 내지 105[n])을 관통하도록 제3 방향(Ⅲ)으로 연장된다. 제1 트렌치(T11)는 제1 상부막들(105[k+1] 내지 105[m])에 중첩된다. 즉, 제1 트렌치(T11)의 바닥면에 의해 최상층 제1 상부막(105[m])이 개구될 수 있다.
제2 트렌치(T12)는 제1 트렌치(T11)와 홈들(G11 내지 G15) 사이에서 제2 상부막들(105[m+1] 내지 105[n]) 및 제1 상부막들(105[k+1] 내지 105[m])을 관통하도록 제3 방향(Ⅲ)으로 연장된다. 제2 트렌치(T12)는 하부 적층체(LST)에 중첩되고, 제2 트렌치(T12)의 바닥면에 의해 최상층 하부막(105[k])이 개구될 수 있다.
하부막들(105[1] 내지 105[k])은 게이트 적층체(ST1)를 구성할 수 있다. 셀 구조(CS)를 구성하는 제1 상부막들(105[k+1] 내지 105[m]) 각각의 일부와 셀 구조(CS)를 구성하는 제2 상부막들(105[m+1] 내지 105[n]) 각각의 일부가 게이트 적층체(ST1)를 구성할 수 있다. 제1 더미 구조(DS1)는 셀 구조(CS)의 제1 상부막들(105[k+1] 내지 105[m])에 중첩될 수 있다. 제1 더미 구조(DS1)는 제2 상부막들(105[m+1] 내지 105[n]) 각각의 다른 일부로 구성될 수 있다. 제2 더미 구조들(DS2) 각각은 하부 적층체(LST)에 중첩될 수 있다. 제2 더미 구조들(DS2) 각각은 제1 상부막들(105[k+1] 내지 105[m]) 각각의 다른 일부와, 제2 상부막들(105[m+1] 내지 105[n]) 각각의 또 다른 일부로 구성될 수 있다. 제1 및 제2 더미 구조들(DS1, DS2)에 의해 콘택영역에서의 평탄도가 향상될 수 있다.
홈들(G11 내지 G15), 제1 내지 제3 트렌치들(T11 내지 T13) 각각은 갭필절연막(141)으로 채워질 수 있다. X영역들, Y영역, 및 Z영역을 참조하면, 홈들(G11 내지 G15), 제1 내지 제3 트렌치들(T11 내지 T13) 각각은 계단형 구조로 형성된 측벽을 포함할 수 있다. 제1 및 제2 트렌치들(T11 및 T12)과 홈들(G11 내지 G15) 각각에 형성된 계단형 구조는 게이트 적층체(ST1)를 구성하는 막들(105[1] 내지 105[n])에 의해 정의되고, 콘택 플러그들(171)에 연결되는 패드영역들을 제공할 수 있다. 콘택 플러그들(171) 각각은 갭필 절연막(141)을 관통하도록 제3 방향(Ⅲ)으로 연장될 수 있다. X영역들 및 Y영역은 홈들(G11 내지 G15), 제1 및 제2 트렌치들(T11 내지 T12)의 바닥면들에 인접한 측벽들을 포함한다. Z영역은 제2 연결부(도 1b의 LP2)에 중첩되는 제3 트렌치들(T13)의 일부 영역들 중 어느 하나의 측벽을 포함한다. X영역들과 Z영역에 형성된 계단형 구조들은 실질적으로 동일할 수 있다. X영역들과 Z영역에 형성된 계단형 구조들 각각의 일부는 Y영역에 형성된 계단형 구조와 실질적으로 동일할 수 있다.
도 3은 도 2a 및 도 2b에 도시된 하부막들과 제1 및 제2 상부막들 각각의 적층구조를 나타낸다.
도 3을 참조하면, 도 2a 및 도 2b에 도시된 하부막들(105[1] 내지 105[k]), 제1 상부막들(105[k+1] 내지 105[m]) 및, 제2 상부막들(105[m+1] 내지 105[n]) 각각은 도전막(105A) 및 층간 절연막(105B)의 적층구조로 형성될 수 있다. 도전막(105A) 및 층간 절연막(105B)은 도 2a 및 도 2b에 도시된 제3 방향(Ⅲ)으로 교대로 적층될 수 있다. 도 2a에 도시된 콘택 플러그들(171)은 그에 대응하는 도전막(105A)에 접촉되도록 연장된다.
도 2a 및 도 2b를 참조하면, 게이트 적층체(ST1)에 포함된 막들(105[1] 내지 105[n])을 구성하는 도전막들은 도 1a 및 도 1b에 도시된 채널구조들(CH)을 감싸는 게이트 전극들을 포함할 수 있다. 게이트 전극들은 메모리 셀들에 연결된 워드 라인들 및 셀렉트 트랜지스터들에 연결된 셀렉트 라인들을 포함할 수 있다. 예를 들어, 게이트 적층체(ST1)의 제2 상부막들(105[m+1] 내지 105[n])에 포함된 도전막들은 제1 셀렉트 라인들로 이용될 수 있고, 게이트 적층체(ST1)의 제1 상부막들(105[k+1] 내지 105[m]) 및 하부막들(105[1] 내지 105[k])에 포함된 도전막들은 워드 라인들 또는 제2 셀렉트 라인들로 이용될 수 있다.
도 4a 및 도 4b는 도 2a 및 도 2b에 도시된 계단형 구조들을 나타내는 반도체 장치의 단면들이다. 도 4a는 도 2a에 도시된 X영역들 및 도 2b에 도시된 Z영역 각각에 형성되는 제1 계단형 구조(SW1) 및 제2 계단형 구조(SW2)를 나타낸다. 도 4b는 도 2a에 도시된 Y영역에 형성되는 제3 계단형 구조(SW3)를 나타낸다.
도 4a를 참조하면, 도 2a 및 도 2b에 도시된 제2 트렌치(T12), 홈들(G11 내지 G15) 및 제3 트렌치들(T13)은 서로 마주하는 제1 계단형 구조(SW1)의 측벽과 제2 계단형 구조(SW2)의 측벽을 가질 수 있다. 제1 계단형 구조(SW1)와 제2 계단형 구조(SW2)는 서로 다른 경사도를 가질 수 있다. 예를 들어, 제1 계단형 구조(SW1)는 제2 계단형 구조(SW2)보다 작은 경사도를 가질 수 있다. 상대적으로 경사도가 작은 제1 계단형 구조(SW1)가 패드영역으로 이용될 수 있다.
도 4b를 참조하면, 도 2a 및 도 2b에 도시된 제1 트렌치(T11)는 서로 대칭된 구조를 가지며 마주하는 양측벽들을 포함할 수 있다. 제1 트렌치(T11)의 양측벽들 각각은 제3 계단형 구조(SW3)로 형성될 수 있다. 제1 트렌치(T11)가 갖는 제3 계단형 구조(SW3)는 도 2a에 도시된 제1 트렌치(T11)의 측벽을 향해 연장된 제2 상부막들(105[m+1] 내지 105[n])의 단부들에 의해 정의될 수 있다.
다시 도 4a를 참조하면, 제1 계단형 구조(SW1)는 도 4b에 도시된 제3 계단형 구조(SW3)로 형성된 상단과 제4 계단형 구조(SW4)로 형성된 하단을 포함할 수 있다.
도 5a 및 도 5b는 도 1a 및 도 1b에 도시된 제1 내지 제3 트렌치들과 홈들의 구조를 나타내는 사시도들이다. 도 5a 및 도 5b는 게이트 적층체의 일부를 나타낸다.
도 5a 및 도 5b를 참조하면, 제1 내지 제3 트렌치들(T11 내지 T13)은 상부 적층체(UST) 내부에 배치되고, 홈들(G11 내지 G14)은 하부 적층체(LST) 내부에 서로 다른 깊이에 배치된다.
제1 트렌치(T11)는 도 4b를 참조하여 상술한 바와 같이 서로 대칭되게 마주하는 양측벽들을 가지며, 양측벽들 각각이 도 4b에 도시된 제3 계단형 구조(SW3)로 형성될 수 있다.
제2 트렌치(T12) 및 제3 트렌치들(T13)은 서로 동일한 깊이로 형성될 수 있다. 제2 트렌치(T12) 및 제3 트렌치들(T13) 각각은 서로 마주하고 서로 다른 경사도를 갖는 양측벽들을 가질 수 있다. 제2 트렌치(T12) 및 제3 트렌치들(T13) 각각의 양측벽들 중 하나는 도 4a에 도시된 제1 계단형 구조(SW1)를 갖고 나머지 하나는 도 4a에 도시된 제2 계단형 구조(SW2)를 가질 수 있다.
홈들(G11 내지 G14) 각각은 도 4a에 도시된 제1 계단형 구조(SW1)로 형성된 측벽과 제2 계단형 구조(SW2)로 형성된 측벽을 가질 수 있다.
예를 들어, 홈들(G11 내지 G14) 중 제1 홈(G11)은 제1 내지 제3 측벽들(S1 내지 S3)을 포함할 수 있다. 제1 홈(G11)은 하부 적층체(LST)를 구성하는 하부막들 중 일부로 형성된 제1 패턴들(P1)에 중첩되고, 하부 적층체(LST)를 구성하는 하부막들 중 다른 일부로 형성되고 제1 패턴들(P1) 상에 배치된 제2 패턴들(P2)로 둘러싸일 수 있다. 제1 홈(G11)의 제1 측벽(S1)은 제2 패턴들(P2)의 측벽들을 따라 정의되고, 제2 측벽(S2) 및 제3 측벽(S3)은 서로 마주하고 제1 측벽(S1)으로부터 연장될 수 있다. 제2 측벽(S2)은 도 4a에 도시된 제1 계단형 구조(SW1)를 갖고, 제3 측벽(S3)은 도 4a에 도시된 제2 계단형 구조(SW2)를 가질 수 있다.
홈들(G11 내지 G14) 중 제2 홈(G12)은 제4 내지 제6 측벽들(S4 내지 S6)을 포함할 수 있다. 제2 홈(G12)은 제1 패턴들(P1) 및 제2 패턴들(P2)로 둘러싸일 수 있다. 제2 홈(G12)의 제4 측벽(S4)은 제1 패턴들(P1)의 측벽들을 따라 정의되고, 제5 측벽(S5) 및 제6 측벽(S6)은 서로 마주하고 제4 측벽(S4)으로부터 연장될 수 있다. 제5 측벽(S5)은 도 4a에 도시된 제1 계단형 구조(SW1)를 갖고, 제6 측벽(S6)은 도 4a에 도시된 제2 계단형 구조(SW2)를 가질 수 있다. 제2 홈(G12)은 제4 내지 제6 측벽들(S4 내지 S6) 각각으로부터 상부 적층체(UST)를 향하여 연장된 제7 내지 제9 측벽들(S7 내지 S9)을 더 포함할 수 있다. 제7 내지 제9 측벽들(S7 내지 S9)은 제2 홈(G12)에 대응하는 제2 패턴들(P2)의 측벽들을 따라 정의된다.
상기에서 제1 측벽(S1), 제4 측벽(S4), 및 제7 측벽(S7) 각각의 경사도는 제1 계단형 구조(SW1) 및 제2 계단형 구조(SW2) 각각의 경사도에 비해 크게 형성될 수 있다. 예를 들어, 제1 측벽(S1), 제4 측벽(S4), 및 제7 측벽(S7) 각각의 경사도는 수직 또는 수직에 가깝게 형성될 수 있다. 제1 측벽(S1), 제4 측벽(S4), 및 제7 측벽(S7)은 도 1b에 도시된 제2 연결부(LP2)에 의해 정의되는 측벽들이다. 제1 측벽(S1), 제4 측벽(S4), 및 제7 측벽(S7)은 패드영역을 제공할 필요가 없으므로 계단형 구조로 형성되지 않아도 된다. 본 발명의 실시 예는 패드영역으로 이용되지 않는 제1 측벽(S1), 제4 측벽(S4), 및 제7 측벽(S7) 각각의 경사도를 크게 형성함으로써, 하부 적층체(LST)의 제2 연결부(LP2)로 인한 콘택영역의 면적증가를 줄일 수 있다.
도 6은 본 발명의 일 실시 예에 따른 하부 적층체의 레이아웃을 나타낸다. 도 6은 하부 적층체(LST)의 하부막들 중 최상층 하부막(205[k])에 대한 레이아웃을 나타낸다.
하부 적층체(LST)는 도 1b, 도 2a 및 도 2b, 도 3, 도 4a, 도 5a 및 도 5b를 참조하여 설명한 구조들을 포함할 수 있다. 이하, 중복되는 설명은 생략한다.
본 발명의 실시 예에 따른 하부 적층체(LST)의 하부막들 각각은 콘택영역(R2) 배치된 제1 및 제2 연결부들(LP1, LP2)을 포함한다. 제1 및 제2 연결부들(LP1, LP2)은 하부 적층체(LST)의 제1 셀 영역(R1A) 및 제2 셀 영역(R1B) 사이에 배치될 수 있다. 제1 셀 영역(R1A) 및 제2 셀 영역(R1B) 각각에 형성되는 구조물은 도 1b를 참조하여 상술한 셀 영역(R1)에 배치되는 구조물을 포함한다. 예를 들어, 제1 셀 영역(R1A) 및 제2 셀 영역(R1B)은 채널구조들(CH)에 의해 관통될 수 있다.
하부 적층체(LST)는 게이트 적층체들로 이용될 수 있다. 예를 들어, 하부 적층체(LST)의 하부막들은 제1 내지 제4 게이트 적층체들(ST1 내지 ST4)을 구성할 수 있다. 제1 게이트 적층체(ST1)와 제3 게이트 적층체(ST3)는 콘택영역(R2)을 공유할 수 있고, 제2 게이트 적층체(ST2)와 제4 게이트 적층체(ST4)는 콘택영역(R2)을 공유할 수 있다.
하부 적층체(LST)는 제1 방향(I)으로 연장된 슬릿(251)에 의해 관통될 수 있다. 제1 게이트 적층체(ST1)와 제2 게이트 적층체(ST2)는 슬릿(251)에 의해 제2 방향(Ⅱ)으로 서로 이격되고, 제3 게이트 적층체(ST3)와 제4 게이트 적층체(ST4)는 슬릿(251)에 의해 제2 방향(Ⅱ)으로 서로 이격될 수 있다.
하부 적층체(LST)의 콘택영역(R2)에 서로 다른 깊이의 홈들(G)이 배치될 수 있다. 홈들(G)은 도 1b, 도 2a, 도 3, 도 4a, 도 5a 및 도 5b에 도시된 홈들(G11 내지 G15)과 동일한 구조로 형성될 수 있다.
도 7a 및 도 7b, 도 8a 내지 도 8c, 도 9a 및 도 9b, 도 10a 및 도 10b, 도 11a 내지 도 11c 및 도 12a 내지 도 12c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다. 이하에서 설명되는 실시 예를 이용하여 도 1a, 도 1b, 도 2a, 도 2b, 도 3, 도 4a, 도 4b, 도 5a 및 도 5b와 도 6을 참조하여 설명된 게이트 적층체들을 형성할 수 있다.
도 7a 및 도 7b는 적층체(300) 내부에 제1 트렌치(T11) 및 제1 예비 트렌치들(PT1)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 7b는 도 7a에 도시된 선 C-C'를 따라 절취한 적층체(300)의 단면을 나타낸다.
도 7a 및 도 7b를 참조하면, 하부구조(301) 상에 다수의 수평막들(305[1] 내지 305[n])을 적층하여 적층체(300)를 형성한다. 하부구조(301)는 도 2a 및 도 2b를 참조하여 상술한 하부구조(101)와 동일하다. 적층체(300)는 하부구조(301)를 덮는 절연막(303)을 형성한 후, 절연막(303) 상에 형성될 수 있다.
적층체(300)의 수평막들(305[1] 내지 305[n]) 각각은 셀 영역(R1) 및 셀 영역(R1)으로부터 수평방향으로 연장된 콘택영역(R2)을 포함할 수 있다. 콘택영역(R2)은 셀 영역(R1)으로부터 제1 방향(I)으로 연장될 수 있다. 수평막들(305[1] 내지 305[n])은 하부막들(305[1] 내지 305[k]), 제1 상부막들(305[k+1] 내지 305[m]), 및 제2 상부막들(305[m+1] 내지 305[n])을 포함할 수 있다.
수평막들(305[1] 내지 305[n]) 각각은 제1 방향(I) 및 제2 방향(Ⅱ)으로 확장된다. 수평막들(305[1] 내지 305[n])은 제3 방향(Ⅲ)으로 제1 물질막들 및 제2 물질막들을 교대로 적층하여 형성할 수 있다. 수평막들(305[1] 내지 305[n]) 각각은 순차로 적층된 한 쌍의 제1 물질막 및 제2 물질막으로 구성될 수 있다. 일 실시 예로서, 제1 물질막들 각각은 도 3을 참조하여 상술한 도전막(105A)으로 형성되고, 제2 물질막들 각각은 도 3을 참조하여 상술한 층간 절연막(105B)으로 형성될 수 있다. 다른 일 실시 예로서, 제1 물질막들과 제2 물질막들은 서로 다른 식각률을 갖는 물질들로 형성될 수 있다. 예를 들어, 제1 물질막들 각각은 후속에서 도 3을 참조하여 상술한 도전막(105A)으로 대체되는 희생막으로 형성되고, 제2 물질막들 각각은 층간 절연막(105B)으로 형성될 수 있다. 다른 예를 들어, 제1 물질막들 각각은 도 3을 참조하여 상술한 도전막(105A)으로 형성되고, 제2 물질막들 각각은 후속에서 층간 절연막(105B)으로 대체되는 희생막으로 형성될 수 있다. 희생막으로서의 제1 물질막들은 질화막을 포함할 수 있고, 희생막으로서의 제2 물질막들은 도프트 실리콘막을 포함할 수 있다.
이어서, 적층체(300) 상에 제1 마스크 패턴(311)을 형성할 수 있다. 제1 마스크 패턴(311)을 형성하기 전, 도 1a 및 도 1b에 도시된 채널구조들(CH)을 적층체(300)의 셀 영역(R1)에 형성하기 위한 공정들이 선행될 수 있다.
제1 마스크 패턴(311)은 포토레지스트 패턴을 포함할 수 있다. 제1 마스크 패턴(311)은 콘택영역(R2)을 개구하는 제1 개구부(OP1) 및 제2 개구부들(OP2)을 포함할 수 있다. 제1 개구부(OP1)는 셀 영역(R1)과 제2 개구부들(OP2) 사이에 배치될 수 있다. 다시 말해, 제1 개구부(OP1)는 제2 개구부들(OP2)에 비해 셀 영역(R1)에 가깝게 형성될 수 있다.
제1 마스크 패턴(311)을 식각 마스크로 이용하여 제2 상부막들(305[m+1] 내지 305[n]) 각각을 식각하여 제1 트렌치(T11) 및 제1 예비 트렌치들(PT1)을 형성할 수 있다. 제1 트렌치(T11)는 제1 마스크 패턴(311)의 제1 개구부(OP1)에 대응되는 영역에 형성되고, 제1 예비 트렌치들(PT1)은 제1 마스크 패턴(311)의 제2 개구부들(OP2)에 대응되는 영역들에 형성될 수 있다.
제1 트렌치(T11)와 제1 예비 트렌치들(PT1) 각각은 서로 마주하는 양측벽들을 포함할 수 있다. 상기 양측벽들은 서로 대칭된 계단형 구조들(Sa, Sb)을 가질 수 있다. 이 때, 계단형 구조들(Sa, Sb) 각각은 도 4a 및 도 4b를 참조하여 상술한 제3 계단형 구조(SW3)일 수 있다.
제1 트렌치(T11)와 제1 예비 트렌치들(PT1) 각각이 갖는 상기 계단형 구조들(Sa, Sb)은 식각공정 및 트리밍 공정을 반복하여 형성할 수 있다. 식각공정은 제1 마스크 패턴(311)을 식각 마스크로 이용하여 제2 상부막들(305[m+1] 내지 305[n]) 중 적어도 하나의 일부를 제거하도록 수행된다. 식각공정은 제1 마스크 패턴(311)의 제1 개구부(OP1)와 제2 개구부들(OP2)을 통해 제2 상부막들(305[m+1] 내지 305[n])의 각층이 노출될 때마다 반복될 수 있다. 트리밍 공정은 제1 마스크 패턴(311)의 제1 개구부(OP1) 및 제2 개구부들(OP2) 각각의 폭이 수평방향으로 확장되도록, 제1 마스크 패턴(311)의 일부를 제거하는 공정이다. 트리밍 공정은 식각공정이 반복될 때마다 실시될 수 있다.
상술한 제1 트렌치(T11) 및 제1 예비 트렌치들(PT1) 각각의 바닥면에 의해 제1 상부막들(305[k+1] 내지 305[m]) 중 최상층 제1 상부막(305[m])이 노출될 수 있다. 불필요한 공간의 낭비를 줄이기 위해, 제1 트렌치(T11)의 폭(WA)은 제1 예비 트렌치들(PT1) 각각의 폭(WB)에 비해 좁게 형성될 수 있다.
도 8a 내지 도 8c는 적층체(300) 내부에 제2 트렌치(T12) 및 제2 예비 트렌치들(PT2)을 형성하는 단계를 나타내는 도면들이다. 도 8a는 제2 마스크 패턴(313)을 나타내는 평면도이다. 도 8b는 도 8a에 도시된 선 C-C'를 따라 절취한 적층체(300)의 단면을 나타낸다. 도 8c는 제2 트렌치(T12) 및 제2 예비 트렌치들(PT2) 각각에 포함된 계단형 구조들(Sa, Sc, Sd)을 확대한 단면도이다.
도 8a 및 도 8b를 참조하면, 적층체(300) 상에 제2 마스크 패턴(313)을 형성할 수 있다. 제2 마스크 패턴(313)을 형성하기 전, 도 7a 및 도 7b에 도시된 제1 마스크 패턴(311)을 제거할 수 있다. 제2 마스크 패턴(313)은 포토레지스트 패턴을 포함할 수 있다.
제2 마스크 패턴(313)은 도 7a 및 도 7b에 도시된 제1 트렌치(T11)를 완전히 덮고, 제1 예비 트렌치들(PT1) 각각의 계단형 구조들(Sa, Sb) 중 하나(예를 들어, Sa)를 완전히 덮도록 형성될 수 있다. 제2 마스크 패턴(313)은 제3 개구부들(OP3)을 포함할 수 있다. 제3 개구부들(OP3)은 도 7a 및 도 7b에 도시된 제2 개구부들(OP2)에 비해 좁은 폭으로 형성될 수 있다. 제3 개구부들(OP3)은 도 7a 및 도 7b에 도시된 제1 예비 트렌치들(PT1)의 일측에 치우치게 배치될 수 있다.
제2 마스크 패턴(313)을 식각 마스크로 이용하여 제1 상부막들(305[k+1] 내지 305[m]) 각각을 식각하여 제2 트렌치(T12) 및 제2 예비 트렌치들(PT2)을 형성할 수 있다. 이 때, 제3 개구부들(OP3)을 통해 도 7a 및 도 7b에 도시된 제1 예비 트렌치들(PT1) 각각의 일측벽에 형성된 계단형 구조(예를 들어, Sb)를 정의하는 제2 상부막들(305[m+1] 내지 305[n])이 식각될 수 있다.
도 8c를 참조하면, 제2 트렌치(T12) 및 제2 예비 트렌치들(PT2) 각각은 도 7a 및 도 7b를 참조하여 상술한 공정들을 통해 형성된 계단형 구조(Sa)를 포함할 수 있다. 또한, 제2 트렌치(T12) 및 제2 예비 트렌치들(PT2) 각각은 제2 마스크 패턴(313)을 식각 마스크로 이용한 식각 공정을 통해 형성된 계단형 구조들(Sc, Sd)을 포함할 수 있다. 제2 마스크 패턴(313)을 식각 마스크로 이용한 식각 공정을 통해 형성된 계단형 구조들(Sc, Sd) 각각은 도 4a를 참조하여 상술한 제2 계단형 구조(SW2) 및 제4 계단형 구조(SW4) 일 수 있다.
제2 트렌치(T12) 및 제2 예비 트렌치들(PT2) 각각이 갖는 계단형 구조들(Sc, Sd)은 식각공정 및 트리밍 공정을 반복하여 형성할 수 있다.
식각공정은 제2 마스크 패턴(313)을 식각 마스크로 이용하여 제1 상부막들(305[k+1] 내지 305[m]) 중 적어도 하나의 일부를 제거하도록 수행된다. 식각공정은 제2 마스크 패턴(313)의 제3 개구부들(OP3)을 통해 제1 상부막들(305[k+1] 내지 305[m])의 각층이 노출될 때마다 반복될 수 있다.
트리밍 공정은 제2 마스크 패턴(313)의 제3 개구부들(OP3) 각각의 폭이 수평방향으로 확장되도록, 제2 마스크 패턴(313)의 일부를 제거하는 공정이다. 트리밍 공정은 식각공정이 반복될 때마다 실시될 수 있다. 트리밍 공정이 반복될 때마다, 제3 개구부들(OP3) 각각의 폭은 증가될 수 있으며, 예를 들어, 도 8c에 도시된 바와 같이 제3 개구부들(OP3) 각각의 폭은 ①,②,③,④의 순으로 확장될 수 있다. 제3 개구부들(OP3) 각각의 폭이 증가할 때마다, 도 7a 및 도 7b에 도시된 제1 예비 트렌치들(PT1) 각각의 일측벽에 형성된 계단형 구조(예를 들어, Sb)를 정의하는 제2 상부막들(305[m+1] 내지 305[n])이 노출되어 식각될 수 있다.
상술한 공정들을 통해, 제2 트렌치(T12) 및 제2 예비 트렌치들(PT2) 각각은 도 4a를 참조하여 상술한 제1 계단형 구조(SW1) 및 제2 계단형 구조(SW2)을 가질 수 있다. 제2 트렌치(T12) 및 제2 예비 트렌치들(PT2) 각각의 바닥면에 의해 하부막들(305[1] 내지 305[k]) 중 최상층 하부막(305[k])이 노출될 수 있다.
도 9a 및 도 9b는 제1 홈(G11) 및 제1 예비홈들(PG1)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 9b는 도 9a에 도시된 선 C-C'를 따라 절취한 적층체(300)의 단면을 나타낸다.
도 9a 및 도 9b를 참조하면, 적층체(300) 상에 제3 마스크 패턴(315)을 형성할 수 있다. 제3 마스크 패턴(315)을 형성하기 전, 도 8a 및 도 8b에 도시된 제2 마스크 패턴(313)을 제거할 수 있다. 제3 마스크 패턴(315)은 포토레지스트 패턴을 포함할 수 있다.
제3 마스크 패턴(315)은 제1 트렌치(T11) 및 제2 트렌치(T12)를 완전히 덮도록 형성될 수 있다. 제3 마스크 패턴(315)은 도 8a 및 도 8b에 도시된 제2 예비 트렌치들(PT2) 중 몇몇을 완전히 덮도록 형성되고, 나머지 몇몇을 노출하는 제4 개구부들(OP4)을 포함할 수 있다. 제4 개구부들(OP4)은 서로 이격되어 형성될 수 있다.
제3 마스크 패턴(315)을 식각 마스크로 이용하여 하부막들(305[1] 내지 305[k]) 중 최상층 하부막(305[k])으로부터 그 아래에 배치된 일부의 막들을 식각한다. 이 때, 제4 개구부들(OP4)에 의해 노출된 제1 및 제2 상부막들(305[k+1] 내지 305[n])이 식각될 수 있다.
상술한 식각 공정에 의해 제4 개구부들(OP4) 각각을 통해 노출된 제1 계단형 구조(SW1)와 제2 계단형 구조(SW2)가 적층체(300) 내부에서 제1 트렌치(T11) 및 제2 트렌치(T12) 각각보다 깊은 제1 깊이(d1)로 이동된다.
상술한 식각 공정에 의해 적층체(300) 내부의 제1 깊이(d1)에 제1 홈(G11) 및 제1 예비홈들(PG1)이 정의된다. 제1 홈(G11)은 제4 개구부들(OP4) 중 어느 하나에 대응되는 영역에 정의되고, 제1 예비홈들(PG1)은 제4 개구부들(OP4) 중 나머지들에 대응되는 영역들에 각각 정의된다.
도 10a 및 도 10b는 제2 홈(G12), 제3 홈(G13), 제2 예비홈(PG2) 및 제3 예비홈(PG3)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 10b는 도 10a에 도시된 선 C-C'를 따라 절취한 적층체(300)의 단면을 나타낸다.
도 10a 및 도 10b를 참조하면, 적층체(300) 상에 제4 마스크 패턴(317)을 형성할 수 있다. 제4 마스크 패턴(317)을 형성하기 전, 도 9a 및 도 9b에 도시된 제3 마스크 패턴(315)을 제거할 수 있다. 제4 마스크 패턴(317)은 포토레지스트 패턴을 포함할 수 있다.
제4 마스크 패턴(317)은 제1 트렌치(T11), 제2 트렌치(T12), 및 제1 홈(G11)를 완전히 덮도록 형성될 수 있다. 제4 마스크 패턴(317)은 제5 개구부들(OP5) 및 제6 개구부들(OP6)을 포함할 수 있다. 제5 개구부들(OP5)은 도 9a 및 도 9b에 도시된 제2 예비 트렌치들(PT2)을 각각 노출한다. 제6 개구부들(OP6)은 도 9a 및 도 9b에 도시된 제1 예비홈들(PG1)을 각각 노출한다. 제5 개구부들(OP5)은 서로 이격되어 형성되고, 제6 개구부들(OP6)로부터 이격된다. 제6 개구부들(OP6)은 서로 이격되어 형성된다.
제4 마스크 패턴(317)을 식각 마스크로 이용하여 하부막들(305[1] 내지 305[k]) 중 적어도 일부를 식각한다. 이 때, 제5 및 제6 개구부들(OP5, OP6)에 의해 노출된 제1 및 제2 상부막들(305[k+1] 내지 305[n])이 식각될 수 있다.
상술한 식각 공정에 의해 제5 개구부들(OP5) 각각을 통해 노출된 제1 계단형 구조(SW1)와 제2 계단형 구조(SW2)가 적층체(300) 내부에서 제1 깊이(d1)보다 깊은 제2 깊이(d2)로 이동된다. 또한, 제6 개구부들(OP6) 각각을 통해 노출된 제1 계단형 구조(SW1)와 제2 계단형 구조(SW2)가 적층체(300) 내부에서 제2 깊이(d2)보다 깊은 제3 깊이(d3)로 이동된다.
상술한 식각 공정에 의해 적층체(300) 내부의 제2 깊이(d2)에 제2 홈(G12) 및 제2 예비홈(PG2)이 정의되고, 적층체(300) 내부의 제3 깊이(d3)에 제3 홈(G13) 및 제3 예비홈(PG3)이 정의된다.
도 11a 내지 도 11c는 제4 홈(G14), 제5 홈(G15)을 형성하는 단계를 나타내는 도면들이다. 도 11a는 제5 마스크 패턴(319)을 나타내는 평면도이다. 도 11b는 도 11a에 도시된 선 C-C'를 따라 절취한 적층체(300)의 단면을 나타낸다. 도 11c는 도 11a에 도시된 선 D-D'를 따라 절취한 적층체(300)의 단면을 나타낸다.
도 11a 내지 도 11c를 참조하면, 적층체(300) 상에 제5 마스크 패턴(319)을 형성할 수 있다. 제5 마스크 패턴(319)을 형성하기 전, 도 10a 및 도 10b에 도시된 제4 마스크 패턴(317)을 제거할 수 있다. 제5 마스크 패턴(319)은 포토레지스트 패턴을 포함할 수 있다.
제5 마스크 패턴(319)은 제1 트렌치(T11), 제2 트렌치(T12), 및 제1 내지 제3 홈들(G11 내지 G13)을 완전히 덮도록 형성될 수 있다. 제5 마스크 패턴(319)은 제7 개구부(OP7) 및 제8 개구부(OP8)를 포함할 수 있다. 제7 개구부(OP7)는 도 10a 및 도 10b에 도시된 제2 예비홈(PG2)을 노출하고, 제8 개구부(OP8)는 도 10a 및 도 10b에 도시된 제3 예비홈(PG3)을 노출한다. 제7 개구부(OP7) 및 제8 개구부(OP8)는 서로 이격되어 형성된다.
제5 마스크 패턴(319)을 식각 마스크로 이용하여 하부막들(305[1] 내지 305[k]) 중 적어도 일부를 식각한다. 이 때, 제7 및 제8 개구부들(OP7, OP8)에 의해 노출된 제1 및 제2 상부막들(305[k+1] 내지 305[n])이 식각될 수 있다.
상술한 식각 공정에 의해 제7 개구부(OP7)를 통해 노출된 제1 계단형 구조(SW1)와 제2 계단형 구조(SW2)가 적층체(300) 내부에서 제3 깊이(d3)보다 깊은 제4 깊이(d4)로 이동된다. 또한, 제8 개구부(OP8)를 통해 노출된 제1 계단형 구조(SW1)와 제2 계단형 구조(SW2)가 적층체(300) 내부에서 제4 깊이(d4)보다 깊은 제5 깊이(d5)로 이동된다.
상술한 식각 공정에 의해 적층체(300) 내부의 제4 깊이(d4)에 제4 홈(G14)이 정의되고, 적층체(300) 내부의 제5 깊이(d5)에 제5 홈(G15)이 정의된다.
도 11a에 도시된 점선은 제1 내지 제3 홈들(G11 내지 G13)의 레이아웃을 나타낸다.
도 11a를 참조하면, 제1 내지 제5 홈들(G11 내지 G15) 각각은 도 11b에 도시된 하부막들(305[1] 내지 305[k])로 에워싸인다. 도 11b에 도시된 하부막들(305[1] 내지 305[k])은 제1 내지 제5 홈들(G11 내지 G15) 각각의 제1 내지 제4 측벽들(1W 내지 4W)을 정의할 수 있도록 제1 내지 제5 홈들(G11 내지 G15) 각각을 에워쌀 수 있다. 제1 측벽(1W) 및 제2 측벽(2W)은 제1 방향(I)으로 서로 마주하고, 제3 측벽(3W) 및 제4 측벽(4W)은 제2 방향(Ⅱ)으로 서로 마주하는 것으로 정의될 수 있다.
도 4a를 참조하여 설명한 제1 계단형 구조(SW1)와 제2 계단형 구조(SW2)는 상술한 공정들에 의해, 서로 다른 깊이에 배치된 제1 내지 제5 홈들(G11 내지 G15)의 각각의 바닥면에 인접하게 형성될 수 있다. 예를 들어, 제1 내지 제5 홈들(G11 내지 G15) 각각의 제1 측벽(1W) 하단은 그에 대응하는 제1 계단형 구조(SW1)를 가질 수 있고, 제1 내지 제5 홈들(G11 내지 G15) 각각의 제2 측벽(2W) 하단은 그에 대응하는 제2 계단형 구조(SW2)를 가질 수 있다.
도 12a 내지 도 12c는 슬릿(335)을 형성하는 단계를 나타내는 도면들이다. 도 12a는 제6 마스크 패턴(331)을 나타내는 평면도이다. 도 12a에 도시된 점선은 제1 내지 제5 홈들(G11 내지 G15)의 레이아웃을 나타낸다. 도 12b는 도 12a에 도시된 선 C-C'를 따라 절취한 적층체(300)의 단면을 나타낸다. 도 12c는 도 12a에 도시된 선 D-D'를 따라 절취한 적층체(300)의 단면을 나타낸다.
도 12a 내지 도 12c를 참조하면, 적층체(300) 상에 제6 마스크 패턴(331)을 형성할 수 있다. 제6 마스크 패턴(331)을 형성하기 전, 제1 트렌치(T11), 제2 트렌치(T12) 및 제1 내지 제5 홈들(G11 내지 G15)이 갭필 절연막(321)으로 채워질 수 있다. 본 발명의 실시 예에 따르면, 제1 내지 제5 홈들(G11 내지 G15)이 적층체(300)의 콘택영역(R2)에 국부적으로 형성된다. 적층체(300) 표면의 평탄도는 제1 내지 제5 홈들(G11 내지 G15) 주위에 잔류되는 적층체(300)의 일부들에 의해 개선될 수 있다. 제1 내지 제5 홈들(G11 내지 G15) 주위에 잔류되는 적층체(300)의 일부들은 도 2a 및 도 2b를 참조하여 상술한 제1 및 제2 더미 구조들(DS1, DS2)일 수 있다. 적층체(300)의 평탄도가 향상됨에 따라, 갭필 절연막(321) 증착 시 단차가 개선되므로, 갭필 절연막(321) 표면 평탄도를 개선할 수 있다.
제6 마스크 패턴(331)을 형성하기 전, 갭필 절연막(321)의 표면을 평탄화하기 위한 화학적기계적연마공정(CMP: Chemical Mechanical Polishing) 등의 평탄화 공정이 더 수행될 수 있다. 또한, 제6 마스크 패턴(331)을 형성하기 전, 도 11a 내지 도 11c에 도시된 제5 마스크 패턴(319)을 제거할 수 있다.
제6 마스크 패턴(331)은 셀 영역(R1)으로부터 콘택영역(R2)으로 연장될 수 있다. 제6 마스크 패턴(331)은 적층체(300)를 노출하는 제9 개구부(OP9)를 포함할 수 있다. 제9 개구부(OP9)는 셀 영역(R1)으로부터 콘택영역(R2)으로 연장될 수 있다. 제9 개구부(OP9)는 제3 측벽(3W)과 제4 측벽(4W) 사이에 배치될 수 있다.
제6 마스크 패턴(331)을 식각 마스크로 이용하여 적층체(300)의 수평막들(305[1] 내지 305[n]) 각각의 일부를 식각한다. 이로써, 적층체(300)를 관통하는 슬릿(335)이 형성될 수 있다. 슬릿(335)에 의해 적층체(300)가 다수의 적층패턴들로 분리될 수 있다. 예를 들어, 적층패턴들은 슬릿(335)에 의해 분리된 제1 적층패턴(STa) 및 제2 적층패턴(STb)을 포함할 수 있다.
일 실시 예로서, 제1 및 제2 적층패턴들(STa, STb)은 도 1a 및 도 1b를 참조하여 설명한 제1 및 제2 게이트 적층체들(ST1, ST2)로 각각 이용될 수 있다. 다른 실시 예로서, 도 1a 및 도 1b를 참조하여 설명한 제1 및 제2 게이트 적층체들(ST1, ST2)의 형성을 위하여, 제1 및 제2 적층패턴들(STa, STb)을 구성하는 수평막들(305[1] 내지 305[n]) 각각의 희생막들을 도전막 또는 층간 절연막으로 교체할 수 있다.
이어서, 슬릿(335) 내부를 수직구조로 채우는 공정과, 도 2a에 도시된 콘택 플러그들(171)을 형성하는 공정을 실시할 수 있다.
도 13a 및 도 13b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 레이아웃들을 나타낸다. 도 13a는 상부 적층체(UST')의 레이아웃을 나타내고, 도 13b는 상부 적층체(UST') 아래에 배치된 하부 적층체(LST')의 레이아웃을 나타낸다. 도 13a는 상부 적층체(UST')의 최상층 상부막(405[n])에 대한 레이아웃을 나타내고, 도 13b는 하부 적층체(LST')의 최상층 하부막(405[k])에 대한 레이아웃을 나타낸다. 이하, 도 1a 및 도 1b와 중복되는 설명은 생략한다.
도 13a 및 도 13b를 참조하면, 반도체 메모리 장치는 게이트 적층체들(ST11, ST12)을 포함할 수 있다. 게이트 적층체들(ST11, ST12) 각각은 셀 영역(R1) 및 셀 영역(R1)으로부터 수평방향으로 연장된 콘택영역(R2)을 가질 수 있다.
게이트 적층체들(ST11, ST12) 각각은 셀 영역(R1)에 배치된 채널구조들(CH)에 의해 관통될 수 있다. 도 13a 및 도 13b에 도시되진 않았으나, 채널구조들(CH) 각각의 측벽은 메모리막으로 둘러싸일 수 있다. 채널구조들(CH)과 메모리막은 도 1a 및 도 1b를 참조하여 상술한 바와 동일한 물질막들로 형성될 수 있다.
게이트 적층체들(ST11, ST12) 각각은 상부 적층체(UST') 및 하부 적층체(LST')로 구성될 수 있다. 상부 적층체(UST')는 하부 적층체(LST')에 중첩된다. 상부 적층체(UST') 및 하부 적층체(LST')는 슬릿(451)에 의해 관통된다.
도 13a를 참조하면, 상부 적층체(UST')는 콘택영역(R2)에 배치된 제1 트렌치(T21) 및 제2 트렌치들(T22)에 의해 서로 분리된 셀 구조(CS)와 더미 구조들(DS)로 구분될 수 있다.
제1 트렌치(T21)는 셀 영역(R1)과 제2 트렌치들(T22) 사이에 배치될 수 있다. 제2 트렌치들(T22)은 도 13b에 도시된 홈들(G21 내지 G25)을 각각 개구할 수 있다. 제1 트렌치(T21) 및 제2 트렌치들(T22)은 상부 적층체(UST')를 완전히 관통할 수 있다.
게이트 적층체들(ST11, ST12) 각각은 셀 구조(CS)를 구성하는 상부 적층체(UST')를 포함할 수 있다. 셀 구조(CS)는 셀 영역(R1)에 배치될 수 있다. 셀 구조(CS)의 단부는 도 14a에 도시된 콘택플러그들(471)에 연결되는 패드영역을 제공할 수 있도록 콘택영역(R2)을 향해 연장될 수 있다. 셀 구조(CS)는 셀 영역(R1)에서 채널구조(CH)에 의해 관통된다.
더미 구조들(DS)은 제2 트렌치들(T22)에 의해 수평방향으로 서로 이격될 수 있다. 셀 구조(CS)는 제1 트렌치(T21)에 의해 더미 구조들(DS)로부터 수평방향으로 이격될 수 있다.
도 13b를 참조하면, 하부 적층체(LST')는 셀 영역(R1)으로부터 콘택영역(R2)으로 연장되어 홈들(G21 내지 G25) 각각을 감싸도록 형성되고, 게이트 적층체들(ST11, ST12)을 구성한다. 하부 적층체(LST')는 셀 영역(R1)에서 채널구조들(CH)에 의해 관통된다.
홈들(G11 내지 G15)은 콘택영역(R2)에서 서로 이격되어 배치된다. 홈들(G11 내지 G15)은 하부 적층체(LST) 내부에서 서로 다른 깊이로 연장될 수 있다. 홈들(G11 내지 G15)은 제1 방향(I)으로 일렬로 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 홈들(G11 내지 G15)은 수평방향에서 다양한 구조로 배열될 수 있다. 슬릿(451)은 홈들(G11 내지 G15) 각각에 중첩되도록 연장될 수 있다. 홈들(G11 내지 G15) 각각은 제1 게이트 적층체(ST11)로 둘러싸인 부분과, 제2 게이트 적층체(ST12)로 둘러싸인 부분을 포함할 수 있다.
하부 적층체(LST')는 콘택영역(R2)에 배치된 연결부들을 포함할 수 있다. 예를 들어, 하부 적층체(LST')는 제1 연결부들(LP1') 및 제2 연결부(LP2')를 포함할 수 있다. 제1 연결부들(LP1')은 서로 이웃한 홈들(G21 내지 G25) 사이에 배치되고, 제2 연결부(LP2')는 셀 영역(R1)으로부터 제1 연결부들(LP1')에 연결되도록 연장될 수 있다.
도 14a 및 도 14b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 단면들을 나타낸다. 도 14a는 도 13a에 도시된 선 Aa-Aa'를 따라 절취한 반도체 장치의 단면을 나타내고, 도 14b는 도 13a에 도시된 Ba-Ba'를 따라 절취한 반도체 장치의 단면을 나타낸다.
도 14a 및 도 14b를 참조하면, 하부 적층체(LST') 및 상부 적층체(UST')는 하부구조(401) 상에 배치될 수 있다.
하부구조(401)는 도 2a를 참조하여 설명한 하부구조(101)일 수 있다. 하부구조(401)는 절연막(403)으로 덮일 수 있다. 절연막(403)은 다중층의 절연물들을 포함할 수 있다.
하부 적층체(LST')는 서로 상에 적층된 하부막들(405[1] 내지 405[k])을 포함할 수 있다. 상부 적층체(UST')는 하부 적층체(LST') 상에 적층된 상부막들(405[k+1] 내지 405[n])을 포함할 수 있다.
홈들(G21 내지 G25)은 하부 적층체(LST')와 상부 적층체(UST')의 계면이 배치된 높이(LV')로부터 하부 적층체(LST') 내부를 향해 서로 다른 깊이로 연장될 수 있다. 홈들(G21 내지 G25)은 제2 트렌치들(T22)에 의해 개구될 수 있다.
제1 트렌치(T21) 및 제2 트렌치들(T22)은 상부막들(405[k+1] 내지 405[n])을 관통하도록 제3 방향(Ⅲ)으로 연장된다.
제1 트렌치(T21)는 도 13a에 도시된 셀 영역(R1)과 홈들(G21 내지 G25) 사이에 배치된다. 제1 트렌치(T21)는 하부막들(405[1] 내지 405[k])에 중첩된다. 즉, 제1 트렌치(T21)의 바닥면에 의해 최상층 하부막(405[k])이 개구될 수 있다.
제2 트렌치들(T22)은 제1 트렌치(T21)와 홈들(G21 내지 G25) 사이에 배치될 수 있다. 제2 트렌치들(T22)은 홈들(G21 내지 G25)에 중첩되고, 하부 적층체(LST')의 최상층 하부막(405[k])을 개구할 수 있도록 도 13a에 도시된 바와 같이 수평방향으로 연장될 수 있다. 제2 트렌치들(T22)은 도 13b에 도시된 제1 연결부들(LP1')에 중첩된 측벽들과, 도 13b에 도시된 제2 연결부(LP2')에 중첩된 측벽들을 가질 수 있다. 제1 연결부들(LP1')에 중첩되는 제2 트렌치들(T22)의 측벽들은 도 14a에 나타나고, 제2 연결부(LP2')에 중첩되는 제2 트렌치들(T22)의 측벽들은 도 14b에 나타난다. 도 14a에 도시된 제2 트렌치들(T22) 각각의 측벽 경사도는 도 14b에 도시된 제2 트렌치들(T22) 각각의 다른 측벽 경사도에 비해 크게 형성될 수 있다. 예를 들어, 도 14a에 도시된 제2 트렌치들(T22) 각각의 측벽 경사도는 수직 또는 수직에 가깝게 형성될 수 있다.
셀 구조(CS) 및 더미 구조들(DS) 각각은 하부 적층체(LST')에 중첩되고, 상부막들(405[k+1] 내지 405[n])의 일부로 구성될 수 있다. 셀 구조(CS) 및 하부막들(405[1] 내지 405[k])은 게이트 적층체(ST11)를 구성할 수 있다. 더미 구조들(DS)에 의해 콘택영역에서의 평탄도가 향상될 수 있다.
홈들(G21 내지 G25), 제1 및 제2 트렌치들(T21 및 T22) 각각은 갭필절연막(441)으로 채워질 수 있다. 홈들(G21 내지 G25), 제1 및 제2 트렌치들(T21 및 T22) 각각은 서로 마주하는 측벽들을 포함하고, 측벽들은 계단형 구조들로 형성될 수 있다. 제1 트렌치(T21)와 홈들(G21 내지 G25)에 형성된 계단형 구조들은 콘택 플러그들(471)에 연결되는 패드영역들을 제공할 수 있다.
상부막들(405[k+1] 내지 405[n]) 및 하부막들(405[1] 내지 405[k]) 각각은 도 3을 참조하여 상술한 바와 같이 도전막(105A) 및 층간 절연막(105B)의 적층구조로 형성될 수 있다.
상부막들(405[k+1] 내지 405[n])에 포함된 도전막들은 제1 셀렉트 트랜지스터들에 연결된 제1 셀렉트 라인들로 이용될 수 있고, 하부막들(405[1] 내지 405[k])에 포함된 도전막들은 메모리 셀들에 연결된 워드 라인들 또는 제2 셀렉트 트랜지스터들에 연결된 제2 셀렉트 라인들로 이용될 수 있다.
도 15는 도 14a 및 도 14b에 도시된 계단형 구조들을 나타내는 단면도이다. 도 15에 도시된 제1 계단형 구조(SW11)와 제2 계단형 구조(SW12)는 도 14a 및 도 도 14b에 도시된 홈들(G21 내지 G25)과 제1 및 제2 트렌치들(T21 및 T22) 각각의 서로 마주하는 측벽들에 형성될 수 있다.
도 15를 참조하면, 제1 계단형 구조(SW11)와 제2 계단형 구조(SW12)는 서로 마주하며, 서로 대칭될 수 있다.
도 16은 도 13a 및 도 13b에 도시된 제1 및 제2 트렌치들(T21, T22)과 홈들(G21 내지 G25)의 구조를 나타내는 사시도들이다.
도 16을 참조하면, 제1 및 제2 트렌치들(T21, T22)은 상부 적층체(UST') 내부에 배치되고, 홈들(G21 내지 G25)은 하부 적층체(LST') 내부에 서로 다른 깊이에 배치된다.
제1 및 제2 트렌치들(T21, T22)과 홈들(G21 내지 G25) 각각은 도 15를 참조하여 상술한 바와 같이 서로 대칭되게 마주하는 제1 계단형 구조(SW11)의 측벽 및 제2 계단형 구조(SW12)의 측벽을 갖는다.
홈들(G21 내지 G25)은 하부 적층체(LST') 내부에 국부적으로 형성될 수 있다. 예를 들어, 홈들(G21 내지 G25) 중 제1 홈(G21)은 제1 내지 제3 측벽들(S1' 내지 S3')을 포함할 수 있다. 제1 홈(G21)은 하부 적층체(LST')를 구성하는 하부막들 중 일부로 형성된 제1 패턴들(P1')에 중첩되고, 하부 적층체(LST')를 구성하는 하부막들 중 다른 일부로 형성되고 제1 패턴들(P1') 상에 배치된 제2 패턴들(P2')로 둘러싸일 수 있다. 제1 홈(G21)의 제1 측벽(S1')은 제2 패턴들(P2')의 측벽들을 따라 정의되고, 제2 측벽(S2') 및 제3 측벽(S3')은 서로 마주하고 제1 측벽(S1')으로부터 연장될 수 있다. 제2 측벽(S2')은 도 15에 도시된 제1 계단형 구조(SW11)를 갖고, 제3 측벽(S3')은 도 15에 도시된 제2 계단형 구조(SW12)를 가질 수 있다.
홈들(G21 내지 G25) 중 제2 홈(G22)은 제4 내지 제6 측벽들(S4' 내지 S6')을 포함할 수 있다. 제2 홈(G22)은 제1 패턴들(P1') 및 제2 패턴들(P2)'로 둘러싸일 수 있다. 제2 홈(G22)의 제4 측벽(S4')은 제1 패턴들(P1')의 측벽들을 따라 정의되고, 제5 측벽(S5') 및 제6 측벽(S6')은 서로 마주하고 제4 측벽(S4')으로부터 연장될 수 있다. 제5 측벽(S5')은 도 15에 도시된 제1 계단형 구조(SW11)를 갖고, 제6 측벽(S6')은 도 15에 도시된 제2 계단형 구조(SW12)를 가질 수 있다. 제2 홈(G22)은 제4 내지 제6 측벽들(S4' 내지 S6') 각각으로부터 상부 적층체(UST')를 향하여 연장된 제7 내지 제9 측벽들(S7' 내지 S9')을 더 포함할 수 있다.
상기에서 제1 측벽(S1'), 제4 측벽(S4'), 및 제7 측벽(S7') 각각의 경사도는 제1 계단형 구조(SW11) 및 제2 계단형 구조(SW12) 각각의 경사도에 비해 크게 형성될 수 있다.
도 17a 및 도 17b, 도 18a 및 도 18b, 도 19a 및 도 19b, 도 20a 및 도 20b, 도 21a 내지 도 21c, 도 22a 및 도 22b, 도 23, 도 24a, 및 도 24b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다. 이하에서 설명되는 실시 예를 이용하여 도 13a, 도 13b, 도 14a, 도 14b, 도 15 및 도 16을 참조하여 설명된 게이트 적층체들을 형성할 수 있다.
도 17a 및 도 17b는 적층체(500) 내부에 제1 트렌치(T21) 및 예비 트렌치들(PT)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 17b는 도 17a에 도시된 선 Ca-Ca'를 따라 절취한 적층체(500)의 단면을 나타낸다.
도 17a 및 도 17b를 참조하면, 하부구조(501) 상에 다수의 수평막들(505[1] 내지 505[n])을 적층하여 적층체(500)를 형성한다. 하부구조(501)는 도 2a 및 도 2b를 참조하여 상술한 하부구조(101)와 동일하다. 적층체(500)는 하부구조(501)를 덮는 절연막(503)을 형성한 후, 절연막(503) 상에 형성될 수 있다.
적층체(500)의 수평막들(505[1] 내지 505[n]) 각각은 셀 영역(R1) 및 셀 영역(R1)으로부터 수평방향으로 연장된 콘택영역(R2)을 포함할 수 있다. 수평막들(505[1] 내지 505[n])은 하부막들(305[1] 내지 305[k]) 및 상부막들(505[k+1] 내지 305[n])을 포함할 수 있다.
수평막들(505[1] 내지 505[n]) 각각은 도 7a 및 도 7b를 참조하여 상술한 바와 같이 제3 방향(Ⅲ)으로 제1 물질막들 및 제2 물질막들을 교대로 적층하여 형성할 수 있다.
이어서, 적층체(500) 상에 제1 마스크 패턴(511)을 형성할 수 있다. 제1 마스크 패턴(511)을 형성하기 전, 도 13a 및 도 13b에 도시된 채널구조들(CH)을 적층체(500)의 셀 영역(R1)에 형성하기 위한 공정들이 선행될 수 있다.
제1 마스크 패턴(511)은 포토레지스트 패턴을 포함할 수 있다. 제1 마스크 패턴(511)은 콘택영역(R2)을 개구하는 제1 개구부들(OP11)을 포함할 수 있다. 제1 개구부들(OP11)은 서로 나란하게 연장되고, 연장방향에 교차하는 방향으로 서로 이격되어 배열될 수 있다. 예를 들어, 제1 개구부들(OP11)은 제1 방향(I)으로 서로 이격되어 배열되고, 제2 방향(Ⅱ)으로 연장될 수 있다.
제1 마스크 패턴(511)을 식각 마스크로 이용하여 상부막들(505[k+1] 내지 505[n]) 각각을 식각하여 제1 트렌치(T21) 및 예비 트렌치들(PT)을 형성할 수 있다. 제1 트렌치(T21)는 셀 영역(R1)과 예비 트렌치들(PT) 사이에 배치되는 패턴으로 정의될 수 있다.
제1 트렌치(T21)와 예비 트렌치들(PT) 각각은 서로 마주하고 대칭된 양측벽들을 포함할 수 있다. 상기 양측벽은 서로 대칭된 계단형 구조들(Se)을 가질 수 있다. 이 때, 계단형 구조들(Se)은 도 15를 참조하여 상술한 제1 계단형 구조(SW11) 및 제2 계단형 구조(SW12)일 수 있다.
제1 트렌치(T21)와 예비 트렌치들(PT) 각각이 갖는 상기 계단형 구조들(Se)은 도 7a 및 도 7b를 참조하여 상술한 바와 같이 식각공정 및 트리밍 공정을 반복하여 형성할 수 있다.
도 18a 및 도 18b는 식각 정지 패턴(513)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 18b는 도 18a에 도시된 선 Ca-Ca'를 따라 절취한 적층체(500)의 단면을 나타낸다.
도 18a 및 도 18b를 참조하면, 적층체(500) 상에 식각 정지 패턴(513)을 형성할 수 있다. 식각 정지 패턴(513)을 형성하기 전, 도 17a 및 도 17b에 도시된 제1 마스크 패턴(511)을 제거할 수 있다. 식각 정지 패턴(513)은 적층체(500) 및 후속에서 형성되는 마스크 패턴들과 다른 물질로 형성될 수 있다. 예를 들어, 식각 정지 패턴(513)은 폴리 실리콘막을 포함할 수 있다.
식각 정지 패턴(513)은 셀 영역(R1)으로부터 콘택영역(R2)으로 연장될 수 있다. 식각 정지 패턴(513)은 제1 트렌치(T21) 및 예비 트렌치들(PT) 각각을 국부적으로 개구하는 제2 개구부들(OP12)을 포함할 수 있다. 제2 개구부들(OP12)은 서로 이격되어 형성될 수 있다.
도 19a 및 도 19b는 제1 홈(G21) 및 제1 예비홈들(PG21)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 19b는 도 19a에 도시된 선 Ca-Ca'를 따라 절취한 적층체(500)의 단면을 나타낸다.
도 19a 및 도 19b를 참조하면, 식각 정지 패턴(513) 상에 적층체(500)를 덮도록 제2 마스크 패턴(515)을 형성할 수 있다. 제2 마스크 패턴(515)은 포토레지스트 패턴을 포함할 수 있다.
제2 마스크 패턴(515)은 셀 영역(R1) 및 제1 트렌치(T21)를 완전히 덮도록 형성될 수 있다. 제2 마스크 패턴(515)은 도 18a 및 도 18b에 도시된 예비 트렌치들(PT) 중 몇몇을 완전히 덮도록 형성되고, 나머지 몇몇을 노출하는 제3 개구부들(OP13)을 포함할 수 있다. 제3 개구부들(OP13)은 서로 이격되어 형성될 수 있다. 제3 개구부들(OP13) 각각은 예비 트렌치들(PT)에 나란하게 수평방향으로 연장될 수 있다. 예를 들어, 제3 개구부들(OP13) 각각은 제2 방향(Ⅱ)으로 연장될 수 있다. 제3 개구부들(OP13)은 서로 이격되어 배열될 수 있다. 제3 개구부들(OP13) 각각에 의해 식각 정지 패턴(513)의 일부가 노출될 수 있다.
제2 마스크 패턴(515) 및 식각 정지 패턴(513)을 식각 마스크로 이용하여 하부막들(505[1] 내지 505[k]) 중 최상층 하부막(505[k])으로부터 그 아래에 배치된 일부의 막들을 식각한다. 이 때, 식각 정지 패턴(513)의 제2 개구부들(OP12)과 제2 마스크 패턴(515)의 제3 개구부들(OP13)이 중첩된 영역들에서 노출된 상부막들(505[k+1] 내지 505[n])이 식각될 수 있다.
상술한 식각 공정에 의해 제2 개구부들(OP12)과 제3 개구부들(OP13)이 중첩된 영역들 각각에서 노출된 계단형 구조들(Se)이 제1 트렌치(T21)보다 깊은 제1 깊이(d11)로 이동된다.
상술한 식각 공정에 의해 적층체(500) 내부의 제1 깊이(d11)에 제1 홈(G21) 및 제1 예비홈들(PG21)이 정의된다. 제1 홈(G21)은 제2 개구부들(OP12)과 제3 개구부들(OP13)이 중첩된 영역들 중 어느 하나에 대응되는 영역에 정의되고, 제1 예비홈들(PG21)은 제2 개구부들(OP12)과 제3 개구부들(OP13)이 중첩된 영역들 중 나머지들에 대응되는 영역들에 각각 정의된다.
도 20a 및 도 20b는 제2 홈(G22), 제3 홈(G23), 제2 예비홈(PG22) 및 제3 예비홈(PG23)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 20b는 도 20a에 도시된 선 Ca-Ca'를 따라 절취한 적층체(500)의 단면을 나타낸다.
도 20a 및 도 20b를 참조하면, 식각 정지 패턴(513) 상에 적층체(500)를 덮도록 제3 마스크 패턴(517)을 형성할 수 있다. 제3 마스크 패턴(517)을 형성하기 전, 도 19a 및 도 19b에 도시된 제2 마스크 패턴(515)을 제거할 수 있다. 제3 마스크 패턴(517)은 포토레지스트 패턴을 포함할 수 있다.
제3 마스크 패턴(517)은 셀 영역(R1), 제1 트렌치(T21) 및 제1 홈(G21)를 완전히 덮도록 형성될 수 있다. 제3 마스크 패턴(517)은 제4 개구부(OP14)를 포함할 수 있다. 제4 개구부(OP14)는 도 19a 및 도 19b에 도시된 예비 트렌치들(PT) 각각의 일부를 노출한다. 제4 개구부(OP14)는 예비 트렌치들(PT)에 나란하게 수평방향으로 연장될 수 있다. 예를 들어, 제4 개구부(OP14)는 제2 방향(Ⅱ)으로 연장될 수 있다. 제4 개구부(OP14)에 의해 식각 정지 패턴(513)의 일부가 노출될 수 있다.
제3 마스크 패턴(517) 및 식각 정지 패턴(513)을 식각 마스크로 이용하여 하부막들(505[1] 내지 505[k]) 중 적어도 일부를 식각한다. 이 때, 식각 정지 패턴(513)의 제2 개구부들(OP12)과 제3 마스크 패턴(517)의 제4 개구부(OP14)가 중첩된 영역들에서 노출된 상부막들(505[k+1] 내지 505[n])이 식각될 수 있다.
상술한 식각 공정에 의해 제2 개구부들(OP12)과 제4 개구부(OP14)가 중첩된 영역들 각각에서 노출된 계단형 구조들(Se)이 제1 깊이(d11) 보다 깊은 제2 깊이(d12) 및 제3 깊이(d13)로 이동된다.
상술한 식각 공정에 의해 적층체(500) 내부의 제2 깊이(d12)에 제2 홈(G22) 및 제2 예비홈들(PG22)이 정의되고, 적층체(500) 내부의 제3 깊이(d13)에 제3 홈(G23) 및 제3 예비홈(PG23)이 정의된다.
도 21a 내지 도 21c는 제4 홈(G24), 제5 홈(G25)을 형성하는 단계를 나타내는 도면들이다. 도 21a는 제4 마스크 패턴(519)을 나타내는 평면도이다. 도 21b는 도 21a에 도시된 선 Ca-Ca'를 따라 절취한 적층체(500)의 단면을 나타낸다. 도 21c는 도 21a에 도시된 선 Da-Da'를 따라 절취한 적층체(500)의 단면을 나타낸다.
도 21a 내지 도 21c를 참조하면, 식각 정지 패턴(513) 상에 적층체(500)를 덮도록 제4 마스크 패턴(519)을 형성할 수 있다. 제4 마스크 패턴(519)을 형성하기 전, 도 20a 및 도 20b에 도시된 제3 마스크 패턴(517)을 제거할 수 있다. 제4 마스크 패턴(519)은 포토레지스트 패턴을 포함할 수 있다.
제4 마스크 패턴(519)은 셀 영역(R1), 제1 트렌치(T21), 제1 내지 제3 홈들(G21 내지 G23)를 완전히 덮도록 형성될 수 있다. 제4 마스크 패턴(519)은 제5 개구부(OP15)를 포함할 수 있다. 제5 개구부(OP15)는 도 20a 및 도 20b에 도시된 제2 및 제3 예비홈들(PG22, PG23)을 노출한다. 제5 개구부(OP15)는 제1 트렌치(T21)에 나란하게 수평방향으로 연장될 수 있다. 예를 들어, 제5 개구부(OP15)는 제2 방향(Ⅱ)으로 연장될 수 있다. 제5 개구부(OP15)에 의해 식각 정지 패턴(513)의 일부가 노출될 수 있다.
제4 마스크 패턴(519) 및 식각 정지 패턴(513)을 식각 마스크로 이용하여 하부막들(505[1] 내지 505[k]) 중 적어도 일부를 식각한다. 이 때, 식각 정지 패턴(513)의 제2 개구부들(OP12)과 제4 마스크 패턴(519)의 제5 개구부(OP15)가 중첩된 영역들에서 노출된 상부막들(505[k+1] 내지 505[n])이 식각될 수 있다.
상술한 식각 공정에 의해 제2 개구부들(OP12)과 제5 개구부(OP15)가 중첩된 영역들 각각에서 노출된 계단형 구조들(Se)이 제3 깊이(d13) 보다 깊은 제4 깊이(d14) 및 제5 깊이(d15)로 이동된다.
상술한 식각 공정에 의해 적층체(500) 내부의 제4 깊이(d14)에 제4 홈(G24)이 정의되고, 적층체(500) 내부의 제5 깊이(d15)에 제5 홈(G25)이 정의된다. 제1 내지 제5 홈들(G21 내지 G25) 주위에 잔류되는 적층체(500)의 상부막들(505[k+1] 내지 505[n])은 도 14a 및 도 14b를 참조하여 상술한 더미 구조들(DS)일 수 있다.
도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 및 도 21a 내지 도 21c를 참조하여 상술한 공정들을 이용하여 적층체(500)의 최하층막(500[1])이 노출되도록 다수의 홈들을 형성할 수 있다.
도 22a 및 도 22b는 갭필 절연막(521)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 22a에 도시된 점선은 제1 내지 제5 홈들(G21 내지 G25)의 레이아웃을 나타낸다. 도 22b는 도 22a에 도시된 선 Ca-Ca'를 따라 절취한 적층체(500)의 단면을 나타낸다.
도 22a를 참조하면, 제1 내지 제5 홈들(G21 내지 G25) 각각은 도 22b에 도시된 하부막들(505[1] 내지 505[k])로 에워싸인다. 도 22b에 도시된 하부막들(505[1] 내지 505[k])은 제1 내지 제5 홈들(G21 내지 G25) 각각의 제1 내지 제4 측벽들(1W' 내지 4W')을 정의할 수 있도록 제1 내지 제5 홈들(G21 내지 G25) 각각을 에워쌀 수 있다. 제1 측벽(1W') 및 제2 측벽(2W')은 제1 방향(I)으로 서로 마주하고, 제3 측벽(3W') 및 제4 측벽(4W')은 제2 방향(Ⅱ)으로 서로 마주한다. 제1 내지 제5 홈들(G21 내지 G25) 각각의 계단형 구조들은 그에 대응하는 홈의 바닥면에 인접한 제1 측벽(1W') 하단과 제2 측벽(2W')의 하단에 각각 형성될 수 있다.
도 22a 및 도 22b를 참조하면, 식각 정지 패턴(513) 상에 제1 내지 제5 홈들(G21 내지 G25)을 포함하는 다수의 홈들과 제1 트렌치(T21)를 채우도록 갭필 절연막(521)을 형성한다. 본 발명의 실시 예에 따르면, 제1 내지 제5 홈들(G21 내지 G25)을 포함하는 다수의 홈들이 적층체(500)의 콘택영역(R2)에 국부적으로 형성되므로 갭필 절연막(521)의 평탄도를 개선할 수 있다.
도 23은 제1 평탄화 공정을 나타내는 단면도이다.
도 23을 참조하면, 도 22a 및 도 22b에 도시된 갭필 절연막(521)을 평탄화시킬 수 있다. 제1 평탄화 공정은 화학적기계적연마공정(CMP: Chemical Mechanical Polishing)으로 실시될 수 있다. 평탄화된 갭필 절연막(521a)에 의해 식각 정지 패턴(513)이 노출될 수 있고, 식각 정지 패턴(513)을 제1 평탄화 공정의 정지막으로 이용할 수 있다.
도 24a 및 도 24b는 슬릿(535)을 형성하는 단계를 나타내는 도면들이다. 도 24a는 제5 마스크 패턴(531)을 나타내는 평면도이다. 도 24a에 도시된 점선은 제1 내지 제5 홈들(G21 내지 G25)의 레이아웃을 나타낸다. 도 24b는 도 24a에 도시된 선 Ca-Ca'를 따라 절취한 적층체(500)의 단면을 나타낸다.
도 24a 및 도 24b를 참조하면, 적층체(500) 상에 제5 마스크 패턴(531)을 형성할 수 있다. 제5 마스크 패턴(531)을 형성하기 전, 도 23에 도시된 식각 정지 패턴(513)을 제거하고, 평탄화된 갭필 절연막(521a)을 제2 평탄화 공정으로 평탄화시킬 수 있다. 제2 평탄화 공정은 에치-백 또는 화학적기계적연마방식으로 실시될 수 있다.
제5 마스크 패턴(531)은 셀 영역(R1)으로부터 콘택영역(R2)으로 연장될 수 있다. 제5 마스크 패턴(531)은 적층체(500)를 노출하는 제6 개구부(OP16)를 포함할 수 있다. 제6 개구부(OP16)는 셀 영역(R1)으로부터 콘택영역(R2)으로 연장될 수 있다. 제6 개구부(OP16)는 콘택영역에서 제1 내지 제5 홈들(G21 내지 G25)을 포함하는 다수의 홈들에 중첩되지 않도록 배치될 수 있다.
제5 마스크 패턴(531)을 식각 마스크로 이용하여 적층체(500)의 수평막들(505[1] 내지 505[n]) 각각의 일부를 식각한다. 이로써, 적층체(500)를 관통하는 슬릿(535)이 형성될 수 있다. 슬릿(535)에 의해 적층체(500)가 다수의 적층패턴들로 분리될 수 있다. 예를 들어, 적층패턴들은 슬릿(535)에 의해 분리된 제1 적층패턴(STa') 및 제2 적층패턴(STb')을 포함할 수 있다.
제1 및 제2 적층패턴들(STa', STb')은 도 13a 및 도 13b를 참조하여 설명한 게이트 적층체들(ST11, ST12)로 이용될 수 있다. 다른 실시 예로서, 도 13a 및 도 13b를 참조하여 설명한 게이트 적층체들(ST11, ST12)의 형성을 위하여, 제1 및 제2 적층패턴들(STa', STb')을 구성하는 수평막들(505[1] 내지 505[n]) 각각의 희생막들을 도전막 또는 층간 절연막으로 교체할 수 있다.
이어서, 슬릿(535) 내부를 수직구조로 채우는 공정과, 도 14a에 도시된 콘택 플러그들(471)을 형성하는 후속의 공정들을 실시할 수 있다.
도 25는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 레이아웃을 나타낸다.
도 25를 참조하면, 반도체 메모리 장치는 게이트 적층체들(ST21, ST22)을 포함할 수 있다. 게이트 적층체들(ST21, ST22) 각각은 셀 영역(R1) 및 셀 영역(R1)으로부터 수평방향으로 연장된 콘택영역(R2)을 가질 수 있다.
게이트 적층체들(ST21, ST22) 각각은 셀 영역(R1)에 배치된 채널구조들(CH)에 의해 관통될 수 있다. 도 25에 도시되진 않았으나, 채널구조들(CH) 각각의 측벽은 메모리막으로 둘러싸일 수 있다. 채널구조들(CH) 각각과 메모리막을 구성하는 물질들은 도 1a 및 도 1b를 참조하여 상술한 바와 동일할 수 있다.
게이트 적층체들(ST21, ST22) 각각은 슬릿(651)에 의해 서로 분리될 수 있다. 예를 들어, 게이트 적층체들(ST21, ST22)은 슬릿(651)에 의해 분리된 제1 게이트 적층체(ST21) 및 제2 게이트 적층체(ST22)를 포함할 수 있다. 제1 게이트 적층체(ST21)와 제2 게이트 적층체(ST22)는 슬릿(651)을 기준으로 대칭된 구조로 형성될 수 있다.
게이트 적층체들(ST21, ST22)를 구성하며 제3 방향(Ⅲ)으로 적층되는 박막들(도 26a 및 도 26b에 도시된 605[1] 내지 605[n]) 각각은 셀 영역(R1)으로부터 콘택영역(R2)으로 연장되어 상부홈들(TG1, TG2) 및 홈들(G31 내지 G35) 각각을 감쌀 수 있다.
홈들(G31 내지 G35)은 콘택영역(R2)에서 서로 이격되어 배치된다. 홈들(G31 내지 G13)은 서로 다른 깊이로 형성될 수 있다. 홈들(G31 내지 G35)은 제1 방향(I)으로 일렬로 배열될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 홈들(G31 내지 G35)은 수평방향에서 다양한 구조로 배열될 수 있다. 슬릿(651)은 홈들(G31 내지 G35) 각각에 중첩되도록 연장될 수 있다.
상부홈들(TG1, TG2)은 홈들(G31 내지 G35)과 셀 영역(R1) 사이에 배치될 수 있다. 예를 들어 상부홈들은 홈들(G31 내지 G35)과 셀 영역(R1) 사이에 배치된 제1 상부홈(TG1), 및 제1 상부홈(TG1)과 홈들(G31 내지 G35) 사이에 배치되고 제1 상부홈(TG1)보다 깊은 깊이로 형성된 제2 상부홈(TG2)을 포함할 수 있다.
게이트 적층체들(ST21, ST22) 각각은 콘택영역(R2)에 배치된 연결부들을 포함할 수 있다. 예를 들어, 게이트 적층체들(ST21, ST22) 각각은 제1 연결부들(LP11) 및 제2 연결부(LP12)를 포함할 수 있다. 제1 연결부들(LP11)은 상부홈들(TG1, TG2) 사이, 홈들(G11 내지 G15) 사이들, 서로 이웃한 상부홈(TG2)과 제1 홈(G11) 사이에 각각 배치되는 게이트 적층체들(ST21, ST22) 각각의 부분들로 정의될 수 있다. 제2 연결부(LP12)는 셀 영역(R1)으로부터 제1 연결부들(LP11)에 연결되도록 연장된 게이트 적층체들(ST21, ST22) 각각의 다른 부분으로 정의될 수 있다. 상부홈들(TG1, TG2)과 홈들(G31 내지 G35) 각각은 그에 대응하는 제1 연결부(LP11)와 제2 연결부(LP12)에 의해 정의된 측벽으로 둘러싸인다.
도 26a 및 도 26b는 도 25에 도시된 선 Ab-Ab' 및 선 Bb-Bb'를 따라 절취한 반도체 장치의 단면들을 나타낸다.
도 26a 및 도 26b를 참조하면, 도 25에 도시된 게이트 적층체들(ST21, ST22)는 하부 적층체(LST) 및 상부 적층체(UST)의 적층구조로 구성될 수 있다. 하부 적층체(LST) 및 상부 적층체(UST)는 도 2a 및 도 2b를 참조하여 상술한 바와 동일한 하부구조(601) 상에 배치될 수 있다. 하부구조(601)는 절연막(603)으로 덮일 수 있다.
하부 적층체(LST)는 서로 상에 적층된 하부막들(605[1] 내지 605[k])을 포함할 수 있다. 상부 적층체(UST)는 하부 적층체(LST) 상에 적층된 제1 상부막들(605[k+1] 내지 605[m]) 및 제1 상부막들(605[k+1] 내지 605[m]) 상에 적층된 제2 상부막들(605[m+1] 내지 605[n])을 포함할 수 있다. 하부막들(605[1] 내지 605[k]), 제1 상부막들(605[k+1] 내지 605[m]) 및 제2 상부막들(605[m+1] 내지 605[n]) 각각은 도 3을 참조하여 상술한 도전막(105A) 및 층간 절연막(105B)을 포함할 수 있다.
홈들(G31 내지 G35) 각각은 상부 적층체(UST)를 완전히 관통하고 하부 적층체(LST) 내부를 향해 서로 다른 깊이로 연장될 수 있다. 즉, 홈들(G31 내지 G35)의 바닥면들은 서로 다른 높이에 배치될 수 있다.
상부홈들(TG1, TG2) 각각은 하부막들(605[1] 내지 605[k])에 중첩된다.
제2 상부홈(TG2)은 제1 상부홈(TG1)과 홈들(G31 내지 G35) 사이에서 제2 상부막들(605[m+1] 내지 605[n]) 및 제1 상부막들(605[k+1] 내지 605[m])을 관통하도록 제3 방향(Ⅲ)으로 연장된다. 제2 상부홈(TG2)은 하부 적층체(LST)에 중첩되고, 제2 상부홈(TG2)의 바닥면에 의해 최상층 하부막(605[k])이 개구될 수 있다.
제1 상부홈(TG1)은 제2 상부막들(605[m+1] 내지 605[n])을 관통하도록 제3 방향(Ⅲ)으로 연장된다. 제1 상부홈(TG1)은 제1 상부막들(605[k+1] 내지 605[m])에 중첩된다. 즉, 제1 상부홈(TG1)의 바닥면에 의해 최상층 제1 상부막(605[m])이 개구될 수 있다.
게이트 적층체(ST21)를 구성하는 하부막들(605[1] 내지 605[k]), 제1 상부막들(605[k+1] 내지 605[m]) 및 제2 상부막들(605[m+1] 내지 605[n]) 각각은 제1 연결부들(LP11) 및 제2 연결부(LP12)를 포함할 수 있다.
상부홈들(TG1, TG2) 및 홈들(G31 내지 G35) 각각은 갭필절연막(641)으로 채워질 수 있다. 상부홈들(TG1, TG2) 및 홈들(G31 내지 G35) 각각은 계단형 구조로 형성된 측벽을 포함할 수 있다. 계단형 구조는 게이트 적층체(ST21)를 구성하는 박막들(605[1] 내지 605[n])에 의해 정의되고, 콘택 플러그들(671)에 연결되는 패드영역들을 제공할 수 있다. 콘택 플러그들(671) 각각은 갭필 절연막(641)을 관통하도록 제3 방향(Ⅲ)으로 연장될 수 있다.
제2 상부홈(TG2), 및 홈들(G31 내지 G35) 각각은 서로 다른 경사도를 가지며 마주하는 제1 계단형 구조와 제2 계단형 구조를 포함할 수 있다. 제1 계단형 구조와 제2 계단형 구조는 도 4a를 참조하여 상술한 바와 동일하다.
제1 상부홈(TG1)은 서로 마주하고 대칭된 제3 계단형 구조들을 포함할 수 있다. 제3 계단형 구조는 도 4b를 참조하여 상술한 바와 동일하다.
게이트 적층체(ST21)에 포함된 막들(605[1] 내지 605[n])을 구성하는 도전막들은 메모리 셀들에 연결된 워드 라인들 및 셀렉트 트랜지스터들에 연결된 셀렉트 라인들을 포함할 수 있다. 예를 들어, 게이트 적층체(ST21)의 제2 상부막들(605[m+1] 내지 605[n])에 포함된 도전막들은 제1 셀렉트 라인들로 이용될 수 있고, 게이트 적층체(ST21)의 제1 상부막들(605[k+1] 내지 605[m]) 및 하부막들(605[1] 내지 605[k])에 포함된 도전막들은 워드 라인들 또는 제2 셀렉트 라인들로 이용될 수 있다.
도 27a 및 도 27b는 도 25에 도시된 상부홈들 및 홈들의 구조를 나타내는 사시도들이다. 도 27a 및 도 27b는 게이트 적층체의 일부를 나타낸다.
도 27a 및 도 27b를 참조하면, 상부홈들(TG1, TG2)은 상부 적층체(UST) 내부에 배치되고, 하부 적층체(LST)에 중첩된다. 홈들(G31 내지 G34)은 상부 적층체(UST)를 완전히 관통하고, 하부 적층체(LST) 내부에서 서로 다른 깊이에 배치된다.
제1 상부홈(TG1)은 제2 상부막들(605[m+1] 내지 605[n])로 둘러싸인다. 제1 상부홈(TG1)은 서로 마주하고 대칭된 측벽들을 갖는다. 제1 상부홈(TG1) 각각은 도 4b를 참조하여 상술한 제3 계단형 구조(SW3)를 가질 수 있다. 제1 상부홈(TG1)은 제1 상부막들(605[k+1] 내지 605[m])에 중첩된다.
제2 상부홈(TG2)은 제2 상부막들(605[m+1] 내지 605[n]) 및 제1 상부막들(605[k+1] 내지 605[m])로 둘러싸인다. 제2 상부홈(TG2)은 하부 적층체(LST)에 중첩된다. 제2 상부홈(TG2)은 서로 마주하고 서로 다른 경사도를 갖는 측벽들을 가질 수 있다. 제2 상부홈(TG2)의 상기 측벽들 중 하나는 도 4a에 도시된 제1 계단형 구조(SW1)를 갖고 나머지 하나는 도 4a에 도시된 제2 계단형 구조(SW2)를 가질 수 있다.
홈들(G31 내지 G34) 각각은 도 4a에 도시된 제1 계단형 구조(SW1)로 형성된 측벽과 제2 계단형 구조(SW2)로 형성된 측벽을 가질 수 있다. 예를 들어, 홈들(G31 내지 G34) 중 제1 홈(G31)은 도 5a에서 상술한 바와 동일한 제1 내지 제3 측벽들(S1 내지 S3)을 포함할 수 있고, 제2 홈(G32)은 도 5a에서 상술한 바와 동일한 제4 내지 제6 측벽들(S4 내지 S6)을 포함할 수 있다.
제1 상부막들(605[k+1] 내지 605[m]) 및 제2 상부막들(605[m+1] 내지 605[n])은 홈들(G31 내지 G34) 각각을 둘러싸도록 형성될 수 있다.
도 28a 및 도 28b, 도 29a 및 도 29b와, 도 30a 내지 도 30d는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 도면들이다. 이하에서 설명되는 실시 예를 이용하여 도 25, 도 26a, 도 26b, 도 27a 및 도 27b를 참조하여 설명된 게이트 적층체들을 형성할 수 있다.
도 28a 및 도 28b는 적층체(700) 상에 식각 정지 패턴(711)을 형성하는 단계를 나타내는 평면도 및 단면도이다. 도 28b는 도 28a에 도시된 선 Cb-Cb'를 따라 절취한 적층체(700)의 단면을 나타낸다.
도 28a 및 도 28b를 참조하면, 하부구조(701) 상에 다수의 수평막들(705[1] 내지 705[n])을 적층하여 적층체(700)를 형성한다. 하부구조(701)는 도 2a 및 도 2b를 참조하여 상술한 하부구조(101)와 동일하다. 적층체(700)는 하부구조(701)를 덮는 절연막(703)을 형성한 후, 절연막(703) 상에 형성될 수 있다.
적층체(700)의 수평막들(705[1] 내지 705[n]) 각각은 셀 영역(R1) 및 셀 영역(R1)으로부터 수평방향으로 연장된 콘택영역(R2)을 포함할 수 있다. 수평막들(705[1] 내지 705[n])은 하부막들(705[1] 내지 705[k]), 제1 상부막들(705[k+1] 내지 705[m]), 및 제2 상부막들(705[m+1] 내지 705[n])을 포함할 수 있다.
수평막들(705[1] 내지 705[n]) 각각은 도 7a 및 도 7b를 참조하여 상술한 바와 같이 제1 물질막들 및 제2 물질막들을 교대로 적층하여 형성할 수 있다.
이어서, 적층체(700) 상에 식각 정지 패턴(711)을 형성할 수 있다. 식각 정지 패턴(711)을 형성하기 전, 도 25에 도시된 채널구조들(CH)을 적층체(700)의 셀 영역(R1)에 형성하기 위한 공정들이 선행될 수 있다.
식각 정지 패턴(711)은 적층체(700) 및 후속에서 형성되는 마스크 패턴들과 다른 물질로 형성될 수 있다. 예를 들어, 식각 정지 패턴(711)은 폴리 실리콘막을 포함할 수 있다.
식각 정지 패턴(711)은 셀 영역(R1)으로부터 콘택영역(R2)으로 연장될 수 있다. 식각 정지 패턴(711)은 콘택영역(R2)에서 적층체(700)를 국부적으로 개구하는 제1 개구부(OP21) 및 제2 개구부들(OP22)을 포함할 수 있다.
제1 개구부(OP21)는 셀 영역(R1)과 제2 개구부들(OP22) 사이에 배치될 수 있다. 다시 말해, 제1 개구부(OP21)는 제2 개구부들(OP22)에 비해 셀 영역(R1)에 가깝게 형성될 수 있다. 제1 개구부(OP21)의 폭(WC)은 제2 개구부들(OP22) 각각의 폭(WD)에 비해 좁게 형성될 수 있다.
도 29a 및 도 29b는 제1 상부홈(TG1) 및 제1 예비홈들(PGa)을 형성하는 단계를 나타내는 도면들이다. 도 29a는 제1 마스크 패턴(713)을 나타내는 평면도이다. 도 29b는 도 29a에 도시된 선 Cb-Cb'를 따라 절취한 적층체(700)의 단면을 나타낸다.
도 29a 및 도 29b를 참조하면, 식각 정지 패턴(711) 상에 적층체(700)를 덮도록 제1 마스크 패턴(713)을 형성할 수 있다. 제1 마스크 패턴(713)은 포토레지스트 패턴을 포함할 수 있다. 제1 마스크 패턴(713)은 제1 개구부(OP21)를 노출하는 제3 개구부(OP23)와, 제2 개구부들(OP22)을 각각 노출하는 제4 개구부들(OP24)을 가질 수 있다.
제1 마스크 패턴(713) 및 식각 정지 패턴(711)을 식각 마스크로 이용하여 제2 상부막들(705[m+1] 내지 705[n]) 각각을 식각함으로써, 제1 상부홈(TG1) 및 제1 예비홈들(PGa)을 형성할 수 있다. 제1 상부홈(TG1)은 제1 개구부(OP21)와 제3 개구부(OP23)가 중첩된 영역에 의해 개구된 제2 상부막들(705[m+1] 내지 705[n])의 일부 영역들을 식각함으로써 정의될 수 있다. 제1 예비홈들(PGa)은 제2 개구부들(OP22)과 제4 개구부들(OP24)이 중첩된 영역들에 의해 개구된 제2 상부막들(705[m+1] 내지 705[n])의 일부 영역들을 식각함으로써 정의될 수 있다.
제1 상부홈(TG1)과 제1 예비홈들(PGa) 각각은 서로 마주하는 양측벽들을 포함할 수 있다. 상기 양측벽은 서로 대칭된 계단형 구조들을 가질 수 있다. 이 때, 계단형 구조들 각각은 도 4a 및 도 4b를 참조하여 상술한 제3 계단형 구조(SW3)일 수 있다.
제1 상부홈(TG1)과 제1 예비홈들(PGa) 각각이 갖는 상기 계단형 구조들 도 7a 및 도 7b에서 상술한 바와 같이 식각공정 및 트리밍 공정을 반복하여 형성할 수 있다.
도 30a 내지 도 30d는 도 29a 및 도 29b에 도시된 제1 예비홈들(PGa) 각각의 일부를 식각하는 공정들을 나타내는 평면도들이다.
도 30a를 참조하면, 제1 예비홈들(PGa) 각각의 일부를 덮는 제2 마스크 패턴(715)을 이용하여 도 29b에 도시된 적층체(700)을 식각할 수 있다. 제2 마스크 패턴(715)을 형성하기 전, 도 29a 및 도 29b에 도시된 제1 마스크 패턴(713)을 제거할 수 있다. 제2 마스크 패턴(715)은 포토레지스트 패턴을 포함할 수 있다.
제2 마스크 패턴(715)은 제1 상부홈(TG1) 및 셀 영역(R1)을 완전히 덮도록 연장될 수 있다. 제2 마스크 패턴(715)은 제5 개구부들(OP25)을 포함할 수 있다. 제5 개구부들(OP25)은 제2 개구부들(OP22)에 각각 중첩될 수 있다. 제5 개구부들(OP25)은 제1 예비홈들(PGa)의 일측에 치우치게 배치될 수 있다.
식각 정지 패턴(711) 및 제2 마스크 패턴(715)을 식각 마스크로 이용하여 도 29b에 도시된 제1 상부막들(705[k+1] 내지 705[m]) 각각을 식각할 수 있다. 이로써, 도 25, 도 26a 및 도 27a에 도시된 제2 상부홈(TG2)이 형성될 수 있다. 제2 상부홈(TG2)을 형성하기 위한 식각 공정동안, 제5 개구부들(OP25)와 제2 개구부들(OP22)의 중첩영역들을 통해 도 4a를 참조하여 상술한 제2 계단형 구조(SW2)가 형성될 수 있다. 제2 계단형 구조(SW2)는 도 8c를 참조하여 상술한 식각공정 및 트리밍 공정을 반복하여 형성할 수 있다.
도 30a를 참조하여 상술한 공정을 통해 제1 예비홈들(PGa) 중 하나는 도 30b에 도시된 위치에서 제2 상부홈(TG2)의 형태를 변경되고, 나머지들은 도 30b에 도시된 위치에 제2 상부홈(TG2)과 동일한 형태를 갖는 제2 예비홈들(PGb)의 형태로 변경될 수 있다.
도 30b를 참조하면, 제2 상부홈(TG2)과 제2 예비홈들(PGb)을 형성한 이 후, 도 30a에 도시된 제2 마스크 패턴(715)을 제거할 수 있다. 이 후, 제2 예비홈들(PGb) 중 몇몇을 개구하는 제6 개구부들(OP26)을 갖고, 나머지들을 완전히 덮는 제3 마스크 패턴(717)을 형성할 수 있다. 제3 마스크 패턴(717)은 식각 정지 패턴(711) 상에 형성될 수 있다. 제3 마스크 패턴(717)은 포토레지스트 패턴을 포함할 수 있다.
제3 마스크 패턴(717)은 제1 상부홈(TG1), 제2 상부홈(TG2) 및 셀 영역(R1)을 완전히 덮도록 연장될 수 있다. 제6 개구부들(OP26)은 제2 개구부들(OP22) 중 몇몇에 각각 중첩될 수 있다.
도 25, 도 26a 및 도 27a에 도시된 제1 홈(G31)이 형성되도록, 식각 정지 패턴(711) 및 제3 마스크 패턴(717)을 식각 마스크로 이용하여 도 29b에 도시된 하부막들(705[1] 내지 705[k]) 중 적어도 일부를 식각할 수 있다. 제1 홈(G31)을 형성하기 위한 식각 공정에 의해 도 9b에 도시된 적층체(300)가 갖는 단면구조와 동일한 단면구조가 형성될 수 있다.
제2 예비홈들(PGb) 중 제6 개구부들(OP26)에 의해 노출되어 깊이가 변동된 홈들은 도 30c에 도시된 바와 같이 제1 홈(G31)과 제3 예비홈들(PGc)로 정의될 수 있다.
도 30c를 참조하면, 제1 홈(G31)과 제3 예비홈들(PGc)을 형성한 이 후, 도 30b에 도시된 제3 마스크 패턴(717)을 제거할 수 있다. 이 후, 제3 예비홈들(PGc) 및 잔류하는 제2 예비홈들(PGb)을 각각 개구하는 제7 개구부들(OP27)을 갖고, 상부홈들(TG1, TG2) 및 제1 홈(G31)을 완전히 덮는 제4 마스크 패턴(719)을 형성할 수 있다. 제4 마스크 패턴(719)은 식각 정지 패턴(711) 상에 형성될 수 있다. 제4 마스크 패턴(719)은 포토레지스트 패턴을 포함할 수 있다.
제4 마스크 패턴(719)은 셀 영역(R1)을 완전히 덮도록 연장될 수 있다. 제7 개구부들(OP27)은 제2 개구부들(OP22) 중 몇몇에 각각 중첩될 수 있다.
도 25, 도 26a 및 도 27a에 도시된 제2 홈(G32) 및 제3 홈(G33)이 형성되도록, 식각 정지 패턴(711) 및 제4 마스크 패턴(719)을 식각 마스크로 이용하여 도 29b에 도시된 하부막들(705[1] 내지 705[k]) 중 적어도 일부를 식각할 수 있다. 제2 홈(G32) 및 제3 홈(G33)을 형성하기 위한 식각 공정에 의해 도 10b에 도시된 적층체(300)가 갖는 단면구조와 동일한 단면구조가 형성될 수 있다.
제2 예비홈들(PGb) 중 제7 개구부들(OP27)에 의해 노출되어 깊이가 변동된 홈들은 도 30d에 도시된 바와 같이 제2 홈(G32)과 제4 예비홈(PGd)으로 정의될 수 있다. 제3 예비홈들(PGc) 중 제7 개구부들(OP27)에 의해 노출되어 깊이가 변동된 홈들은 도 30d에 도시된 바와 같이 제3 홈(G33)과 제5 예비홈(PGe)으로 정의될 수 있다.
도 30d를 참조하면, 제2 및 제3 홈들(G32, G33)과 제4 및 제5 예비홈들(PGd, PGe)을 형성한 이 후, 도 30c에 도시된 제4 마스크 패턴(719)을 제거할 수 있다. 이 후, 제4 및 제5 예비홈들(PGd, PGe)을 각각 개구하는 제8 개구부들(OP28)을 갖고, 상부홈들(TG1, TG2) 및 제1 내지 제3 홈들(G31 내지 G33)을 완전히 덮는 제5 마스크 패턴(721)을 형성할 수 있다. 제5 마스크 패턴(721)은 식각 정지 패턴(711) 상에 형성될 수 있다. 제5 마스크 패턴(721)은 포토레지스트 패턴을 포함할 수 있다.
제5 마스크 패턴(721)은 셀 영역(R1)을 완전히 덮도록 연장될 수 있다. 제8 개구부들(OP28)은 제2 개구부들(OP22) 중 몇몇에 각각 중첩될 수 있다.
도 25, 도 26a 및 도 27a에 도시된 제4 홈(G34) 및 제5 홈(G35)이 형성되도록, 식각 정지 패턴(711) 및 제5 마스크 패턴(721)을 식각 마스크로 이용하여 도 29b에 도시된 하부막들(705[1] 내지 705[k]) 중 적어도 일부를 식각할 수 있다. 제4 홈(G34) 및 제5 홈(G35)을 형성하기 위한 식각 공정에 의해 도 11b에 도시된 적층체(300)가 갖는 단면구조와 동일한 단면구조가 형성될 수 있다.
이어서, 제5 마스크 패턴(721)을 제거하고, 도 22a 및 도 22b를 참조하여 상술한 바와 같은 갭필 절연막 형성공정, 도 23에서 상술한 바와 같은 제1 평탄화 공정, 도 24a 및 도 24b에서 상술한 바와 같은 제2 평탄화 공정 및 슬릿 형성 공정이 순차로 실시될 수 있다.
도 31은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 31을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 소자(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 소자(1120)는 도 1a, 도 1b, 도 2a, 도 2b, 도 3, 도 4a 및 도 4b, 도 5a 및 도 5b, 도 6, 도 13a 및 도 13b, 도 14a, 및 도 14b, 도 15, 도 16, 도 25, 도 26a 및 도 26b와 도 27a 및 도 27b를 참조하여 설명한 반도체 메모리 장치들 중 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 소자(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(1112), 호스트 인터페이스(1113), ECC(Error Correction Code)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(1114)는 메모리 소자(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 소자(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 소자(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 32는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 32를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 일반적으로 이해되는 의미를 가지고 있다. 본 발명에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
ST1 내지 ST4, ST11, ST12, ST21, ST22: 게이트 적층체
UST: 상부 적층체 LST: 하부 적층체
300, 500: 적층체 R1, R1A, R1B: 셀 영역
R2: 콘택 영역 151, 251, 335, 451, 535, 651: 슬릿
G11 내지 G15, G21 내지 G25, TG1, TG2, G31 내지 G35: 홈
T11 내지 T13: 트렌치 CS: 셀 구조
DS1, DS2, DS: 더미 구조
105[1]~105[k], 205[k], 405[1]~405[k], 605[1]~605[k]: 하부막
105[k+1]~105[n], 405[k+1]~405[n], 605[k+1]~605[n]: 상부막
105A: 도전막 105B: 층간 절연막
SW1 내지 SW4, SW11, SW12, Sa 내지 Se: 계단형 구조
P1 P1': 제1 패턴 P2, P2': 제2 패턴
S1 내지 S9, 1W 내지 4W, 1W' 내지 4W': 측벽
305[1]~305[n], 505[1]~ 505[n], 705[1]~705[n]: 수평막
STa, STb, STa', STb': 적층패턴
LP1, LP2, LP1', LP2', LP11, LP12: 연결부

Claims (33)

  1. 셀 영역 및 상기 셀 영역으로부터 수평방향으로 연장된 콘택영역을 갖는 하부 적층체로서, 상기 하부 적층체는 서로 상에 적층된 하부막들을 포함하고, 상기 하부막들은 제1 패턴들 및 상기 제1 패턴들 상에 배치된 제2 패턴들을 포함하고;
    상기 콘택영역에서 상기 제2 패턴들로 둘러싸이고, 상기 제1 패턴들에 중첩된 제1 홈(groove); 및
    상기 콘택영역에서 상기 제1 패턴들 및 상기 제2 패턴들로 둘러싸인 제2 홈을 포함하고,
    상기 제1 홈은 상기 제2 패턴들의 측벽들을 따라 정의된 제1 측벽과, 상기 제1 측벽으로부터 연장되고 서로 마주하는 제2 측벽 및 제3 측벽을 갖고,
    상기 제2 홈은 상기 제1 패턴들의 측벽들을 따라 정의된 제4 측벽과, 상기 제4 측벽으로부터 연장되고 서로 마주하는 제5 측벽 및 제6 측벽을 갖고,
    상기 제2 측벽 및 상기 제5 측벽 각각은 제1 계단형 구조를 갖고, 상기 제3 측벽 및 상기 제6 측벽 각각은 상기 제2 계단형 구조를 갖는
    반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 계단형 구조와 상기 제2 계단형 구조는 서로 다른 경사도를 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제1 측벽과 상기 제4 측벽 각각의 경사도는 상기 제1 계단형 구조와 상기 제2 계단형 구조의 경사도에 비해 큰 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제2 홈은 제7 내지 제9 측벽들을 포함하고,
    상기 제7 내지 제9 측벽들은 상기 제2 패턴들의 측벽들을 따라 정의되고, 상기 제4 내지 제6 측벽들 각각에 연결된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 하부 적층체 상에 적층된 제1 상부막들 및 상기 제1 상부막들 상에 적층된 제2 상부막들을 포함하는 상부 적층체를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 셀 영역과 상기 제1 홈 사이에서 상기 제2 상부막들을 관통하고, 상기 제1 상부막들에 중첩된 제1 트렌치;
    상기 제1 트렌치와 상기 제1 홈 사이에서 상기 제2 상부막들 및 상기 제1 상부막들을 관통하고 상기 하부 적층체에 중첩된 제2 트렌치; 및
    상기 제1 및 제2 홈들을 각각 개구하도록 상기 제2 상부막들 및 상기 제1 상부막들을 관통하는 제3 트렌치들을 더 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 상부 적층체는 상기 제1 트렌치, 상기 제2 트렌치 및 상기 제3 트렌치들에 의해 상기 셀 영역에 중첩된 셀 구조와 상기 콘택영역에 중첩된 더미 구조들로 분리되는 반도체 메모리 장치.
  8. 제 6 항에 있어서,
    상기 제1 트렌치는 서로 대칭되게 마주하는 측벽들을 갖고,
    상기 제2 및 상기 제3 트렌치들 각각은, 서로 마주하고 서로 다른 경사도를 갖는 측벽들을 갖는 반도체 메모리 장치.
  9. 제 6 항에 있어서,
    상기 제2 및 제3 트렌치들 각각의 양측벽들 중 하나가 상기 제1 계단형 구조를 갖고, 나머지 하나가 상기 제2 계단형 구조를 갖는 반도체 메모리 장치.
  10. 제 6 항에 있어서,
    상기 셀 영역으로부터 상기 제1 트렌치의 측벽을 향해 연장된 상기 제2 상부막들의 단부들은 제3 계단형 구조를 형성하고,
    상기 제1 계단형 구조의 상단이 상기 제3 계단형 구조를 갖는 반도체 메모리 장치.
  11. 제 5 항에 있어서,
    상기 셀 영역과 상기 제1 홈 사이에서 상기 제2 상부막들로 둘러싸이고, 서로 마주하고 대칭된 측벽들을 가지며, 상기 제1 상부막들에 중첩된 제1 상부홈; 및
    상기 제1 상부홈과 상기 제1 홈 사이에서 상기 제2 상부막들 및 상기 제1 상부막들로 둘러싸이고, 서로 마주하는 측벽들을 가지며, 상기 하부 적층체에 중첩된 제2 상부홈을 더 포함하고,
    상기 제1 상부막들과 상기 제2 상부막들은 상기 제1 및 제2 홈들 각각을 둘러싸도록 상기 셀 영역으로부터 상기 콘택영역으로 연장되는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제2 상부홈의 상기 측벽들은 서로 다른 경사도를 갖는 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제2 상부홈의 상기 측벽들 중 어느 하나가 상기 제1 계단형 구조를 갖고, 나머지 하나가 상기 제2 계단형 구조를 갖는 반도체 메모리 장치.
  14. 제 5 항에 있어서,
    상기 하부막들, 상기 제1 상부막들 및 상기 제2 상부막들 각각은 층간 절연막 및 도전막의 적층구조로 형성된 반도체 메모리 장치.
  15. 제 5 항에 있어서,
    상기 셀 영역에서 상기 상부 적층체 및 상기 하부 적층체를 관통하는 채널구조들을 더 포함하는 반도체 메모리 장치.
  16. 제 1 항에 있어서,
    상기 제1 계단형 구조와 상기 제2 계단형 구조는 서로 대칭되는 반도체 메모리 장치.
  17. 제 1 항에 있어서,
    상기 하부 적층체 상에 적층된 상부막들을 포함하는 상부 적층체; 및
    상기 셀 영역과 상기 제1 홈 사이에서 상기 상부막들을 관통하고, 상기 하부 적층체에 중첩된 제1 트렌치; 및
    상기 제1 및 제2 홈들을 각각 개구하도록 상기 상부막들을 관통하는 제2 트렌치들을 더 포함하는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 상부 적층체는, 상기 제1 트렌치 및 상기 제2 트렌치들에 의해, 상기 셀 영역에 중첩된 셀 구조와 상기 콘택영역에 중첩된 더미 구조들로 분리되는 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 제1 및 상기 제2 트렌치들 각각은 서로 대칭되게 마주하는 측벽들을 갖는 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 제1 및 제2 트렌치들 각각의 상기 측벽들 중 하나가 상기 제1 계단형 구조를 갖고, 나머지 하나가 상기 제2 계단형 구조를 갖는 반도체 메모리 장치.
  21. 제 17 항에 있어서,
    상기 하부막들 및 상기 상부막들 각각은 절연막 및 도전막의 적층구조로 형성된 반도체 메모리 장치.
  22. 제 17 항에 있어서,
    상기 셀 영역에서 상기 상부 적층체 및 상기 하부 적층체를 관통하는 채널구조들을 더 포함하는 반도체 메모리 장치.
  23. 수직방향으로 적층된 도전막들을 포함하고, 셀 영역 및 상기 셀 영역으로부터 수평방향으로 연장된 콘택영역을 갖는 적층체; 및
    상기 콘택영역에서 상기 적층체 내부에 형성되고, 상기 수평방향으로 서로 이격되며, 서로 다른 높이에 배치된 바닥면들을 갖는 홈들(grooves)을 포함하고,
    상기 홈들 각각은 제1 계단형 구조, 제2 계단형 구조, 및 상기 도전막들의 연결부들에 의해 정의되는 측벽으로 둘러싸이고,
    상기 제1 계단형 구조 및 상기 제2 계단형 구조는 서로 마주하고,
    상기 연결부들은 상기 제1 계단형 구조와 상기 제2 계단형 구조를 연결하는 는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 제1 계단형 구조와 상기 제2 계단형 구조는 서로 다른 경사도를 갖는 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    상기 측벽의 경사도는 상기 제1 계단형 구조와 상기 제2 계단형 구조의 경사도에 비해 큰 반도체 메모리 장치.
  26. 제 23 항에 있어서,
    상기 제1 계단형 구조와 상기 제2 계단형 구조는 서로 대칭되는 반도체 메모리 장치.
  27. 각각이 셀 영역 및 상기 셀 영역으로부터 수평방향으로 연장된 콘택영역을 갖는 다수의 수평막들을 적층하여 적층체를 형성하는 단계; 및
    상기 콘택영역에서 상기 적층체를 식각하여 상기 적층체 내부에 서로 다른 깊이로 배치된 다수의 홈들을 형성하는 단계를 포함하고,
    상기 수평막들 각각은 상기 콘택영역에서 상기 홈들 각각의 제1 내지 제4 측벽을 정의하도록 상기 홈들을 에워싸고, 상기 제1 측벽 및 상기 제2 측벽은 제1 방향으로 서로 마주하고, 상기 제3 측벽 및 상기 제4 측벽은 상기 제1 측벽과 상기 제2 측벽 사이에서 상기 제1 방향에 교차하는 제2 방향으로 서로 마주하도록 정의되고,
    상기 홈들 각각의 바닥면에 인접한 상기 제1 측벽의 하단은 제1 계단형 구조를 갖고, 상기 바닥면에 인접한 상기 제2 측벽의 하단은 상기 제1 계단형 구조에 마주하는 제2 계단형 구조를 갖는 반도체 메모리 장치의 제조방법.
  28. 제 27 항에 있어서,
    상기 제1 계단형 구조와 상기 제2 계단형 구조는 서로 다른 경사도를 갖도록 형성되는 반도체 메모리 장치의 제조방법.
  29. 제 27 항에 있어서,
    상기 제3 측벽 및 상기 제4 측벽 각각의 경사도는 상기 제1 계단형 구조와 상기 제2 계단형 구조의 경사도에 비해 크게 형성되는 반도체 메모리 장치의 제조방법.
  30. 제 27 항에 있어서,
    상기 제1 계단형 구조와 상기 제2 계단형 구조는 서로 대칭되게 형성되는 반도체 메모리 장치의 제조방법.
  31. 제 27 항에 있어서,
    상기 수평막들을 식각하여, 상기 적층체를 관통하고 상기 제1 방향으로 연장된 슬릿을 상기 제3 측벽과 상기 제4 측벽 사이에 형성하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
  32. 제 27 항에 있어서,
    상기 수평막들을 식각하여 상기 제3 측벽과 상기 제4 측벽 사이에 슬릿을 형성하는 단계를 포함하고,
    상기 슬릿은 상기 제1 방향으로 연장되어 상기 적층체를 제1 적층패턴과 제2 적층패턴으로 분리하는 반도체 메모리 장치의 제조방법.
  33. 제 27 항에 있어서,
    상기 다수의 홈들을 형성하는 단계 이전,
    상기 적층체의 상기 콘택영역을 국부적으로 개구하는 개구부들을 포함하는 마스크 패턴을 상기 적층체 상에 형성하는 단계를 더 포함하고,
    상기 다수의 홈들은 상기 마스크 패턴의 상기 개구부들에 의해 노출된 상기 콘택영역에 형성되는 반도체 메모리 장치의 제조방법.
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