CN111697002B - 半导体存储器装置及其制造方法 - Google Patents

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Abstract

半导体存储器装置及其制造方法。一种形成3D存储器装置的工艺包括形成具有多个层叠的层的层叠结构，蚀刻层叠结构以形成各自包括多个阶梯的阶梯沟槽，在阶梯沟槽上方形成具有多个开口的硬掩模层，在硬掩模层上方形成光致抗蚀剂层，并且使用硬掩模层和光致抗蚀剂层作为蚀刻掩模通过多个开口进行蚀刻以将阶梯沟槽的底部延伸至更低的深度。

Description

半导体存储器装置及其制造方法
技术领域
本公开总体上涉及一种半导体存储器装置及其制造方法，更具体地涉及一种三维半导体存储器装置及其制造方法。
背景技术
半导体存储器装置可以包括具有多个存储器单元的存储器单元阵列。为了提高存储器单元的集成度，已经提出了三维半导体存储器装置。
三维半导体存储器装置包括以三维布置的存储器单元。为了提高集成度，可以增加垂直层叠在基板上的存储器单元的数量。然而，随着单元层数的增加，三维半导体存储器装置的结构稳定性和三维半导体存储器装置的制造工艺的稳定性会降低。另外，当存在更多层时，用于形成单层器件或具有若干层的器件的一些工艺导致缺陷。
发明内容
在本公开的实施方式中，一种用于形成半导体装置的方法包括：形成具有多个层叠的层的层叠结构；通过蚀刻层叠结构在层叠结构中形成具有第一深度的多个阶梯沟槽，每个阶梯沟槽具有相对的第一阶梯侧壁和第二阶梯侧壁，第一阶梯侧壁和第二阶梯侧壁各自具有多个阶梯；在层叠结构的顶表面上方形成具有硬掩模材料的蚀刻停止图案，该蚀刻停止图案包括露出多个阶梯沟槽的一部分的多个开口；在蚀刻停止图案上方形成第一光致抗蚀剂图案，该光致抗蚀剂图案填充开口的第一部分并露出开口的第二部分；以及使用蚀刻停止图案作为蚀刻掩模来蚀刻开口的第二部分，以将通过开口的第二部分露出的阶梯沟槽的底部延伸到低于第一深度的第二深度。
在实施方式中，半导体装置具有单元区和接触区。蚀刻开口的第二部分形成第一凹槽，并且多个阶梯沟槽中的第一阶梯沟槽设置在第一凹槽与单元区之间。从开口的第一部分去除第一光致抗蚀剂图案；并且工艺可以还包括形成覆盖第一凹槽的第二光致抗蚀剂图案；以及使用硬掩模图案和第二光致抗蚀剂图案作为蚀刻掩模，来蚀刻开口的第三部分。蚀刻开口的第三部分包括形成与第一凹槽相邻的第二凹槽，第二凹槽的深度大于第一凹槽的深度。蚀刻开口的第三部分包括形成与第二凹槽相邻的第三凹槽，第三凹槽的深度大于第二凹槽的深度。这些步骤可以形成具有一系列具有不同深度的阶梯凹槽的装置。
在实施方式中，蚀刻停止图案的多个开口在第一方向上延伸，并且多个阶梯沟槽在垂直于第一方向的第二方向上延伸。层叠结构可以具有与多个第二层交替的多个第一层，第二层包括与第一层不同的材料，并且每个阶梯具有至少一个第一层和至少一个第二层。
在实施方式中，层叠结构包括至少32个第一层和至少32个第二层，并且蚀刻凹槽的第二部分包括蚀刻至少8个电介质层和至少8个导电材料层。在另一实施方式中，层叠结构至少包括96个电介质层和96个导电材料层，并且蚀刻凹槽的第二部分包括蚀刻至少16个电介质层和至少16个导电材料层。
光致抗蚀剂图案中的开口的边缘可以从蚀刻停止图案中的开口的边缘后退，使得具有硬掩模材料的蚀刻停止图案中的开口的边缘通过垂直蚀刻工艺限定凹槽的侧壁。第一阶梯侧壁可以与第二阶梯侧壁不对称，并且第二阶梯状侧壁可以是虚设结构。
在实施方式中，半导体装置包括单元区和接触区，并且第一阶梯侧壁的阶梯是用于接触区的接触焊盘，并且该方法包括分别在接触焊盘上形成垂直接触。蚀刻掩模图案中的开口可以用于形成具有不同深度的多个凹槽，并且该方法可以包括用绝缘材料填充多个凹槽并且使用蚀刻停止图案作为停止层来去除绝缘材料的一部分。
蚀刻停止图案中的开口可以是基本上矩形的开口，其用于通过多个蚀刻工艺来限定多个凹槽的侧壁，使得基本上矩形的开口限定多个凹槽中的每个凹槽的四个侧壁。半导体装置可以是在层叠的层中包括至少192个层的存储器装置。
附图说明
现在将在下文中参照附图来描述实施方式的示例；然而，它们可以以不同的形式实施，并且不应被解释为限于本文阐述的实施方式。而是，提供这些实施方式使得本公开将是全面和完整的，并且将向本领域技术人员充分传达实施方式的示例的范围。
在附图中，为了图示清楚，可能会夸大尺寸。将理解的是，当元件被称为在两个元件“之间”时，它可以是两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相似的附图标记始终指代相似的元件。
图1A和1B例示了根据本公开的实施方式的半导体存储器装置的布局。
图2A和图2B例示了根据本公开的实施方式的半导体存储器装置的截面。
图3例示了图2A和图2B中所示的下层以及第一上层和第二上层中的每个的层叠结构。
图4A和图4B是例示图2A和图2B所示的阶梯结构的截面。
图5A和图5B是例示图1A和图1B中所示的第一沟槽至第三沟槽以及凹槽的结构的立体图。
图6是根据本公开的实施方式的下层叠结构的布局。
图7A和图7B、图8A至图8C、图9A和图9B、图10A和图10B、图11A至图11C以及图12A至图12C是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。
图13A和图13B例示了根据本公开的实施方式的半导体存储器装置的布局。
图14A和图14B例示了根据本公开的实施方式的半导体存储器装置的截面。
图15是例示图14A和图14B所示的阶梯结构的截面。
图16是例示图13A和图13B中所示的第一沟槽和第二沟槽以及凹槽的结构的立体图。
图17A和17B、图18A和图18B、图19A和图19B、图20A和图20B、图21A至图21C、图22A和图22B、图23以及图24A和图24B是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。
图25例示了根据本公开的实施方式的半导体存储器装置的布局。
图26A和图26B例示了沿着图25所示的线Ab-Ab’和Bb-Bb’截取的半导体存储器装置的截面。
图27A和图27B是例示图25所示的上凹槽和凹槽的结构的立体图。
图28A和图28B、图29A和图29B、以及图30A至图30D是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。
图31是例示根据本公开的实施方式的存储器系统的配置的框图。
图32是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体的结构性描述或功能性描述仅仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的实施方式可以以各种形式实现，并且不限于本文阐述的实施方式。
虽然可以使用诸如“第一”和“第二”之类的术语来描述各种组件，但是这些术语仅用于将一个组件与另一组件区分开。例如，第一组件可以称为第二组件，同样，第二组件可以称为第一组件。
将理解的是，当元件被称为“连接”或“联接”到另一元件时，它可以直接连接或联接到另一元件，或者也可以存在中间元件。相反，当元件被称为“直接连接”或“直接联接”至另一元件时，则不存在中间元件。
本申请中使用的术语仅用于描述具体实施方式，并非旨在限制本公开。除非上下文另外明确指出，否则本公开中的单数形式不排除该术语的复数实例。还将理解，诸如“包括”或“具有”等的术语旨在指示说明书中公开的特征、数量、操作、动作、组件、部件或其组合的存在，并非旨在排除可以存在或可以添加一个或更多个其它特征、数量、操作、动作、组件、部件或其组合的可能性。术语“基本上”是指一种属性(例如，形状或方向)在工程容差范围内。
在附图中，为了便于说明，组件的尺寸可能被夸大。
实施方式提供了具有降低的成本和缺陷的稳定的三维(3D)半导体存储器装置及半导体存储器装置的制造方法。
图1A和图1B例示了根据本公开的实施方式的半导体存储器装置的布局。图1A例示了上层叠结构UST的布局，并且图1B例示了设置在上层叠结构UST下方的下层叠结构LST的布局。图1A例示了上层叠结构UST的最上端的上层105[n]的布局，并且图1B例示了下层叠结构LST的最上端的下层105[k]。
参照图1A和图1B，半导体存储器装置可以包括栅层叠结构ST1和ST2。栅层叠结构ST1和ST2中的每个可以具有单元区R1和从单元区R1沿水平方向I延伸的接触区R2。如图中所示，方向I、II和III对应于笛卡尔坐标系中的x方向、y方向和z方向，其中z为垂直方向，并且x和y为垂直的水平方向。栅层叠结构ST1和ST2中的每个可以被布置在单元区R1中的沟道结构CH贯穿。沟道结构CH中的每个可以包括用作沟道区的半导体层。尽管在附图中未示出，但是存储器层可以沿着每个沟道结构CH与栅层叠结构ST1和ST2中的每个之间的界面形成。存储器层可以包括从沟道结构CH的侧壁朝向栅层叠结构ST1和ST2中的每个的侧壁层叠的隧道绝缘层、数据储存层和阻挡绝缘层。隧道绝缘层可以包括电荷可以隧穿通过的硅氧化物层。数据储存层可以由电荷捕获层、包括导电纳米点的材料层或相变材料层形成。例如，数据储存层可以由其中能够捕获电荷的硅氮化物层形成。阻挡绝缘层可以包括能够阻挡电荷的氧化物。
栅层叠结构ST1和ST2中的每个可以具有与下层叠结构LST交叠的上层叠结构UST。上层叠结构UST和下层叠结构LST被在第三方向III和第一方向I上延伸的狭缝151贯穿。狭缝151设置在相邻的栅层叠结构ST1和ST2之间，并且将栅层叠结构ST1和ST2在第二方向II上彼此分离。第一栅层叠结构ST1和第二栅层叠结构ST2中的每个的接触区R2可以从单元区R1沿第一方向I延伸。第一栅层叠结构ST1和第二栅层叠结构ST2可以关于狭缝151对称。
参照图1A，上层叠结构UST可以被划分为单元结构CS以及通过第一沟槽T11至第三沟槽T13彼此分离的第一虚设结构DS1和第二虚设结构DS2。第一沟槽T11至第三沟槽T13可以在第二方向II上彼此平行地延伸，并且可以在第一方向I上彼此间隔开。第一沟槽T11至第三沟槽T13可以在接触区R2中与图1B所示的下层叠结构LST交叠。狭缝151可以对第一沟槽T11至第三沟槽T13进行分割。
第一沟槽T11可以设置在单元区R1和第二沟槽T12之间，并且穿过上层叠结构UST的一部分。第二沟槽T12可以在第一沟槽T11和第三沟槽T13之间贯穿上层叠结构UST。第三沟槽T13可以分别使图1B所示的凹槽G11至G15敞开。第三沟槽T13可以贯穿上层叠结构UST。第一沟槽T11的宽度W11可以小于第二沟槽T12的宽度W12和每个第三沟槽T13的宽度W13。
栅层叠结构ST1和ST2中的每个可以包括形成单元结构CS的上层叠结构UST。单元结构CS可以设置在单元区R1中。单元结构CS的端部可以朝向接触区R2延伸，以提供连接到图2A所示的接触插塞171的焊盘区。单元结构CS在单元区R1中被沟道结构CH贯穿。
第一虚设结构DS1和第二虚设结构DS2可以通过第二沟槽T12和第三沟槽T13在水平方向上彼此间隔开。与单元结构CS相邻的第一虚设结构DS1可以通过第一沟槽T11在水平方向上与单元结构CS间隔开。第二虚设结构DS2当中与第一虚设结构DS1相邻的一个第二虚设结构可以通过第二沟槽T12在水平方向上与第一虚设结构DS1间隔开。第二虚设结构DS2可以通过第三沟槽T13在水平方向上彼此间隔开。上层叠结构UST的一部分可以形成第一虚设结构DS1和第二虚设结构DS2中的每个。
参照图1B，下层叠结构LST从单元区R1延伸到接触区R2以围绕凹槽G11至G15中的每个，并且形成栅层叠结构ST1和ST2。下层叠结构LST在单元区R1中被沟道结构CH贯穿。
凹槽G11至G15设置在接触区R2中并且彼此间隔开。凹槽G11至G15可以在下层叠结构LST中延伸至不同的深度。凹槽G11至G15可以在第一方向I上顺序地设置。然而，本公开的实施方式不限于此。例如，凹槽G11至G15可以在水平方向上以各种构造布置。狭缝151可以延伸穿过凹槽G11至G15中的每个。凹槽G11至G15中的每个可以包括设置在第一栅层叠结构ST1中的第一部分和设置在第二栅层叠结构ST2中的第二部分。
下层叠结构LST可以包括设置在接触区R2中的连接部分。例如，下层叠结构LST可以包括第一连接部分LP1和第二连接部分LP2。第一连接部分LP1可以是下层叠结构LST中的设置在相邻凹槽G11至G15之间的部分。第二连接部分LP2可以是下层叠结构LST中的沿着第一方向I从单元区R1朝向第一连接部分LP1延伸的部分。第二连接部分LP2可以连接到第一连接部分LP1。凹槽G11至G15中的每个被第一连接部分和第二连接部分所限定的侧壁围绕。
图2A和图2B例示了根据本公开的实施方式的半导体存储器装置的截面。图2A例示了沿图1A所示的线A-A’截取的半导体存储器装置的截面，并且图2B例示了沿着图1A所示的线B-B’截取的半导体存储器装置的截面。
参照图2A和图2B，下层叠结构LST和上层叠结构UST可以设置在下部结构101上。
下部结构101可以包括基板。基板可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、铟镓砷(InGaAs)、或铝镓砷(AlGaAs)或其任意组合中的至少一种。基板可以是体硅基板、绝缘体上硅基板、锗基板、绝缘体上锗基板、硅锗基板或通过选择性外延生长工艺形成的外延薄膜。
下部结构101可以包括形成在上述基板上的外围电路。外围电路可以包括行解码器、页缓冲器、列解码器等。外围电路的至少一部分可以与下层叠结构LST和上层叠结构UST交叠。
下部结构101可以覆盖有绝缘层103。下层叠结构LST和上层叠结构UST可以设置在绝缘层103上。
下层叠结构LST可以包括彼此层叠的下层105[1]至105[k]。上层叠结构UST可以包括层叠在下层叠结构LST上的第一上层105[k+1]至105[m]和层叠在第一上层105[k+1]至105[m]上的第二上层105[m+1]至105[n]。
凹槽G11至G15可以从下层叠结构LST和上层叠结构UST之间的界面所设置于的高度LV朝向下层叠结构LST的内部延伸到不同的深度。换句话说，凹槽G11至G15的底表面可以设置在不同的水平处。凹槽G11至G15可以通过第三沟槽T13而敞开。
第三沟槽T13可以与凹槽G11至G15交叠。第三沟槽T13可以在如图1A所示的水平方向上延伸，以敞开下层叠结构LST的最上端的下层105[k]。第三沟槽T13在第三方向III上延伸并且贯穿第二上层105[m+1]至105[n]和第一上层105[k+1]至105[m]。第三沟槽T13可以具有与图1B所示的第一连接部分LP1交叠的侧壁以及与图1B所示的第二连接部分LP2交叠的侧壁。第三沟槽T13的与第二连接部分LP2交叠的侧壁在图2A中示出，并且第三沟槽T13与第二连接部分LP2交叠的侧壁在图2B中示出。每个第三沟槽T13的在图2A中所示的侧壁的梯度可以大于每个第三沟槽T13的在图2B中所示的侧壁的梯度。例如，图2A中所示的每个第三沟槽T13的与第一连接部分LP1交叠的部分可以具有垂直或基本垂直的侧壁。
第一沟槽T11设置在图1A所示的单元区R1和凹槽G11至G15之间，并且在第三方向III上延伸以贯穿第二上层105[m+1]至105[n]。第一沟槽T11与第一上层105[k+1]至105[m]交叠。最上端的第一上层105[m]可以是第一沟槽T11的底表面。
第二沟槽T12在第三方向III上延伸，以在第一沟槽T11和第二凹槽G11至G15之间贯穿第二上层105[m+1]至105[n]和第一上层105[k+1]至105[m]。第二沟槽T12可以与下层叠结构LST交叠，并且最上端的下层105[k]可以是第二沟槽T12的底表面。
下层105[1]至105[k]可以构成栅层叠结构ST1。构成单元结构CS的各个第一上层105[k+1]至105[m]的一部分和各个第二上层105[m+1]至105[n]的一部分可以构成栅层叠结构ST1。第一虚设结构DS1可以与单元结构CS的第一上层105[k+1]至105[m]交叠。第一虚设结构DS1可以配置有各个第二上层105[m+1]至105[n]的其它部分。第二虚设结构DS2中的每个可以与下层叠结构LST交叠。第二虚设结构DS2中的每个可以配置有各个第一上层105[k+1]至105[m]的其它部分以及各个第二上层105[m+1]至105[n]的其它部分。通过能够提供支撑以在抛光操作中避免凹陷的第一虚设结构DS1和第二虚设结构DS2，能够改善接触区R2中的平坦度。
凹槽G11至G15以及第一沟槽T11至第三沟槽T13中的每个可以填充有间隙填充绝缘层141。参照图2A和图2B中所示的X、Y和Z区域，凹槽G11至G15和第一沟槽T11至第三沟槽T13中的每个可以包括具有多个阶梯的阶梯结构。在第一沟槽T11和第二沟槽T12以及凹槽G11至G15中的每个中所形成的阶梯结构可以由栅层叠结构ST1的层105[1]至105[n]限定，并且阶梯的露出的顶表面可以提供连接到接触插塞171的焊盘区。接触插塞171中的每个可以在第三方向III上延伸以贯穿间隙填充绝缘层141。X区域和Y区域包括栅层叠结构ST1的与凹槽G11至G15以及第一沟槽T11和第二沟槽T12的底表面相邻的部分。Z区域包括上层叠结构UST的与图1B所示的第二连接部分LP2交叠并且与第三沟槽T13中的任何一个相邻的部分。形成于X区域和Z区域中的阶梯状结构的形状可以基本相同。
图3例示了图2A和图2B所示的每个层105的结构。
参照图3，图2A和图2B中示出的下层105[1]至105[k]、第一上层105[k+1]至105[m]和第二上层105[m+1]至105[n]中的每一层可以包括导电层105A和层间绝缘层105B。导电层105A和层间绝缘层105B可以在第三方向III上交替地层叠。图2A中所示的接触插塞171中的每个延伸以与在阶梯中露出的导电层105A接触。
参照图2A和图2B，构成栅层叠结构ST1中所包括的层105[1]至105[n]的导电层105A可以包括围绕图1A和图1B所示的沟道结构CH的栅电极。栅电极可以包括连接到存储器单元的字线和连接到选择晶体管的选择线。例如，栅层叠结构ST1的第二上层105[m+1]至105[n]中所包括的导电层105A可以用作第一选择线，并且栅层叠结构ST1的第一上层105[k+1]至105[m]和下层105[1]至105[k]中所包括的导电层105A可以用作字线或第二选择线。
图4A和图4B是例示图2A和图2B所示的阶梯结构的截面。图4A例示了形成于图2A所示的X区域和图2B所示的Z区域中的第一阶梯结构SW1和第二阶梯结构SW2。图4B例示了形成于图2A所示的Y区域中的第三阶梯结构SW3。
参照图4A，图2A和图2B所示的第二沟槽T12、凹槽G11至G15、以及第三沟槽T13中的每个可以具有彼此面对的第一阶梯结构SW1的侧壁和第二阶梯结构SW2的侧壁。第一阶梯结构SW1和第二阶梯结构SW2可以具有不同的梯度或斜率。例如，第一阶梯结构SW1的梯度可以小于第二阶梯结构SW2的梯度。具有相对小梯度的第一阶梯结构SW1可以用作焊盘区。
参照图4B，图2A和图2B中所示的第一沟槽T11可以包括具有彼此对称的结构且彼此面对的侧壁。第一沟槽T11的两个侧壁都可以具有第三阶梯结构SW3。第一沟槽T11的第三阶梯结构SW3可以包括第二上层105[M+1]至105[n]的朝向图2A所示的第一沟槽T11的侧壁延伸的端部。
返回参照图4A，第一阶梯结构SW1可以包括以图4B所示的第三阶梯结构SW3的形状形成的上部以及以第四阶梯结构SW4的形状形成的下部。
图5A和图5B是例示图1A和图1B所示的第一沟槽至第三沟槽及凹槽的结构的立体图。图5A和图5B例示了栅层叠结构的一部分。
参照图5A和图5B，第一沟槽T11至第三沟槽T13设置在上层叠结构UST中，并且凹槽G11至G14以不同深度设置在下层叠结构LST中。
第一沟槽T11具有如参照图4B描述的彼此面对的阶梯状对称侧壁，并且两个侧壁中的每一个可以具有图4B所示的第三阶梯结构SW3的形状。
第二沟槽T12和第三沟槽T13可以具有相同的深度。第二沟槽T12和第三沟槽T13中的每个可以具有彼此面对并且具有不同梯度的不对称侧壁。第二沟槽T12和第三沟槽T13中的每个的侧壁中的一个可以具有图4A所示的第一阶梯结构SW1，并且第二沟槽T12和第三沟槽T13中的每个的其它侧壁可以具有图4A所示的第二阶梯结构SW2。
凹槽G11至G14中的每个可以具有带有图4A所示的第一阶梯结构SW1的侧壁以及带有图4A所示的第二阶梯结构SW2的侧壁。
例如，第一凹槽G11可以包括第一侧壁S1至第三侧壁S3。第一凹槽G11可以与用构成下层叠结构LST的一些下层形成的第一图案P1交叠。第一凹槽G11可以由第二图案P2围绕，第二图案P2由构成下层叠结构LST的其它下层形成并且设置在第一图案P1上。第一凹槽G11的第一侧壁S1可以是第二图案P2的侧壁。第一凹槽G11的第二侧壁S2和第三侧壁S3可以彼此面对并且从第一侧壁S1延伸。第二侧壁S2可以具有图4A所示的第一阶梯结构SW1，并且第三侧壁S3可以具有图4A所示的第二阶梯结构SW2。
第二凹槽G12可以包括第四侧壁S4至第六侧壁S6。第二凹槽G12可以被第一图案P1和第二图案P2围绕。第二凹槽G12的第四侧壁S4可以包括第一图案P1的面。第二凹槽G12的第五侧壁S5和第六侧壁S6可以彼此面对并且从第四侧壁S4延伸。第五侧壁S5可以具有图4A所示的第一阶梯结构SW1，并且第六侧壁S6可以具有图4A所示的第二阶梯结构SW2。第二凹槽G12还可以包括从第四侧壁S4至第六侧壁S6分别朝向上层叠结构UST延伸的第七侧壁S7至第九侧壁S9。侧壁S7至第九侧壁S9包括第二图案P2的面。
第一侧壁S1、第四侧壁S4和第七侧壁S7中的每个可以形成为比第一阶梯结构SW1和第二阶梯结构SW2中的每个具有更大的梯度。例如，第一侧壁S1、第四侧壁S4和第七侧壁S7中的每个的梯度可以是垂直的或基本垂直的。第一侧壁S1、第四侧壁S4和第七侧壁S7是图1B所示的第二连接部分LP2的侧壁。由于第一侧壁S1、第四侧壁S4和第七侧壁S7不需要提供焊盘区，因此第一侧壁S1、第四侧壁S4和第七侧壁S7中的每个可以不形成为阶梯结构。在本公开的实施方式中，第一侧壁S1、第四侧壁S4和第七侧壁S7中的每个具有陡峭的梯度，其在芯片上占据更少的空间，从而导致更大的集成度。
图6是根据本公开的实施方式的下层叠结构的布局。图6例示了相对于下层叠结构LST的最上端的下层205[k]的布局。
下层叠结构LST可以包括参照图1B、图2A和图2B、图3、图4A、图5A和图5B描述的结构。在下文中，将省略冗余的描述。
根据本公开的实施方式的下层叠结构LST的下层中的每层包括设置在接触区R2中的第一连接部分LP1和第二连接部分LP2。第一连接部分LP1和第二连接部分LP2可以设置在下层叠结构LST的第一单元区R1A和第二单元区R1B之间。在第一单元区R1A和第二单元区R1B中的每个中所形成的结构包括参照图1B描述的设置在单元区R1中的结构。例如，第一单元区R1A和第二单元区R1B可以具有沟道结构CH。
下层叠结构LST可以是栅层叠结构。例如，下层叠结构LST的下层可以构成第一栅层叠结构ST1至第四栅层叠结构ST4。第一栅层叠结构ST1和第三层叠结构ST3可以共享相同的接触区R2，并且第二栅层叠结构ST2和第四栅层叠结构ST4可以共享相同的接触区R2。
下层叠结构LST可以被在第一方向I上延伸的狭缝251贯穿。第一栅层叠结构ST1和第二层叠结构ST2可以通过狭缝251在第二方向II上间隔开，并且第三栅极层叠结构ST3和第四栅层叠结构ST4可以通过狭缝251在第二方向II上彼此间隔开。
具有不同深度的凹槽G可以设置在下层叠结构LST的接触区R2中。凹槽G可以以与图1B、图2A、图3、图4A以及图5A和图5B所示的G11至G15相同的结构形成。
图7A和图7B、图8A至图8C、图9A和图9B、图10A和图10B、图11A至图11C以及图12A至图12C是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。参照图1A和图1B、图2A和图2B、图3、图4A和图4B以及图5A和图5B描述的栅层叠结构可以使用下面描述的实施方式形成。
图7A和图7B是例示层叠结构300中的第一沟槽T11和第一初步沟槽PT1的工艺的平面图和截面图。图7B例示了沿图7A所示的线C-C’截取的层叠结构300的截面。
参照图7A和图7B，通过在下部结构301上层叠多个水平层305[1]至305[n]来形成层叠结构300，下部结构301可以与参照图2A和图2B描述的下部结构101相同。在形成覆盖下部结构301的绝缘层303之后，可以在绝缘层303上形成层叠结构300。
层叠结构300的水平层305[1]至305[n]中的每一层可以包括单元区R1和从单元区R1在水平方向上延伸出的接触区R2。接触区R2可以从单元区R1在第一方向I上延伸。水平层305[1]至305[n]可以包括下层305[1]至305[k]、第一上层305[k+1]至305[m]和第二上层305[m+1]]至305[n]。
水平层305[1]至305[n]中的每一层在第一方向I和第二方向II上延伸。可以通过在第三方向III上交替地层叠第一材料层和第二材料层来形成水平层305[1]至305[n]。水平层305[1]至305[n]中的每一层可以由顺序层叠的一对第一材料层和第二材料层来配置。在实施方式中，第一材料层中的每个可以形成为参照图3描述的导电层105A，并且第二材料层中的每个可以形成为参照图3描述的层间绝缘层105B。在另一实施方式中，第一材料层和第二材料层可以由具有不同蚀刻速率的材料形成。在示例中，第一材料层中的每个可以形成为在后续工艺中用参照图3描述的导电层105A替换的牺牲层，并且第二材料层中的每个可以形成为层间绝缘层105B。在另一示例中，第一材料层中的每个可以形成为参照图3描述的导电层105A，并且第二材料层中的每个可以形成为在后续工艺中用层间绝缘层105B替换的牺牲层。第一牺牲层中的每个可以包括氮化物层，并且第二牺牲层中的每个可以包括掺杂硅层。
随后，可以在层叠结构300上形成第一掩模图案311。在形成第一掩模图案311之前，可以执行用于在层叠结构300的单元区R1中形成图1A和图1B所示的沟道结构CH的工艺。
第一掩模图案311可以包括光致抗蚀剂图案。第一掩模图案311可以包括使接触区R2敞开的第一开口OP1和第二开口OP2。第一开口OP1可以设置在单元区R1和第二开口OP2之间。换句话说，第一开口OP1可以形成为比第二开口OP2更靠近单元区R1。
可以通过使用第一掩模图案311作为蚀刻掩模来蚀刻第二上层305[m+1]至305[n]中的每一层来形成第一沟槽T11和第一初步沟槽PT1。可以在与第一掩模图案311的第一开口OP1相对应的区域中形成第一沟槽T11，并且可以在与第一掩模图案311的第二开口OP2相对应的区域中形成第一初步沟槽PT1。
第一沟槽T1和第一初步沟槽PT1中的每个可以包括彼此面对的相对阶梯侧壁。阶梯侧壁可以具有彼此对称的阶梯结构Sa和Sb。阶梯结构Sa和Sb中的每个可以是参照图4A和图4B描述的第三阶梯结构SW3。
第一沟槽T11和第一初步沟槽PT1中的每个的阶梯结构Sa和Sb可以通过重复蚀刻工艺和减薄工艺来形成。通过使用第一掩模图案311作为蚀刻掩模去除第二上层305[m+1]至305[n]中的至少一层的一部分来执行蚀刻工艺。可以重复蚀刻工艺，直到第二上层305[m+1]至305[n]中的每层通过第一开口OP1和第二开口OP2露出。
这里，减薄工艺可以包括从第一掩模图案311的侧壁去除材料，使得第一掩模图案311的第一开口OP1和第二开口OP2中的每个的宽度在水平方向上扩展。因此，形成初步沟槽的工艺可包括使用各向同性蚀刻工艺执行垂直蚀刻以去除材料305的层，执行减薄工艺(例如，各向同性蚀刻工艺)以扩大沟槽的宽度，并重复垂直蚀刻和减薄工艺，直到形成阶梯状的初步沟槽PT1和T11。最上端的第一上层305[m]可以通过第一沟槽T11和第一初步沟槽PT1露出。为了节省空间，第一沟槽T11的宽度WA可以形成为窄于每个第一初步沟槽PT1的宽度WB。
图8A至图8C是例示在层叠结构300中形成第二沟槽T12和第二初步沟槽PT2的工艺的图。图8A是例示第二掩模图案313的平面图。图8B例示了沿图8A所示的线C-C’截取的层叠结构300的截面。图8C是第二沟槽T12和第二初步沟槽PT2中的每个中所包括的阶梯结构Sa、Sc和Sd的放大截面图。
参照图8A和图8B，第二掩模图案313可以形成在层叠结构300上。在形成第二掩模图案313之前，可以去除图7A和图7B所示的第一掩模图案311。第二掩模图案313可以包括光致抗蚀剂图案。
第二掩模图案313可以形成为覆盖图8B所示的第一沟槽T11，并且覆盖图7A和图7B所示的每个第一初步沟槽PT1的阶梯结构Sa和Sb中的一个(例如，Sa)。第二掩模图案313可以包括第三开口OP3。第三开口OP3可以形成为具有比图7A和图7B所示的第二开口OP2的宽度窄的宽度。第三开口OP3可以偏向图7A和图7B所示的第一初步沟槽PT1的一侧。
可以通过使用第二掩模图案313作为蚀刻掩模来蚀刻第一上层305[k+1]至305[m]中的每一层，来形成第二沟槽T12和第二初步沟槽PT2。可以通过第三开口OP3蚀刻限定了在图7A和图7B所示的每个第一初步沟槽PT1的一个侧壁处所形成的阶梯结构(例如，Sb)的第二上层305[m+1]至305[n]。
参照图8C，第二沟槽T12和第二初步沟槽PT2中的每个可以包括通过参照图7A至图7B描述的工艺形成的阶梯结构Sa。此外，第二沟槽T12和第二初步沟槽PT2中的每个可以包括通过使用第二掩模图案313作为蚀刻掩模的蚀刻工艺所形成的阶梯结构Sc和Sd。通过使用第二掩模图案313作为蚀刻掩模的蚀刻工艺所形成的阶梯结构Sc和Sd可以分别是参照图4A所描述的第三阶梯结构SW3和第四阶梯结构SW4。
第二沟槽T12和第二初步沟槽PT2中的每个的阶梯结构Sc和Sd可以通过重复蚀刻工艺和减薄工艺来形成。
通过使用第二掩模图案313作为蚀刻掩模来执行蚀刻工艺以去除第一上层305[k+1]至305[m]中的至少一个的一部分。每当通过第三开口OP3露出第一上层305[k+1]至305[m]中的每一层时，可以重复蚀刻工艺。
减薄工艺是去除第二掩模图案313的一部分使得第二掩模图案313的每个第三开口OP3的宽度在水平方向上扩展的工艺。可以在执行垂直蚀刻工艺之前执行减薄工艺。当重复减薄工艺时，每个第三开口OP3的宽度可以增加。例如，如图8C所示，每个第三开口OP3的宽度可以按①、②、③和④的顺序扩展。每当每个第三开口OP3的宽度增加时，可以露出并蚀刻限定了在图7A和图7B所示的每个第一初步沟槽PT1的一个侧壁上所形成的阶梯状结构(例如，Sb)的第二上层305[m+1]至305[n]。
第二沟槽T12和第二初步沟槽PT2中的每个可以具有参照图4A所描述的第一阶梯结构SW1和第二阶梯结构SW2。最上端的下层305[k]可以是第二沟槽T12和第二初步沟槽PT2的底表面。
图9A和9B是例示形成第一凹槽G11和第一初步凹槽PG1的工艺的平面图和截面图。图9B例示了沿图9A所示的线C-C’截取的层叠结构300的截面。
参照图9A和图9B，可以在层叠结构300上形成第三掩模图案315。在形成第三掩模图案315之前，可以去除图8A和图8B中所示的第二掩模图案313。第三掩模图案315可以包括光致抗蚀剂图案。
第三掩模图案315可以形成为覆盖第一沟槽T11和第二沟槽T12。第三掩模图案315可以形成为覆盖图8A和图8B所示的第二初步沟槽PT2中的一些并且包括露出图8A和图8B中所示的其余第二初步沟槽PT2的开口OP4。第四开口OP4可以形成为彼此间隔开。
使用第三掩模图案315作为蚀刻掩模来蚀刻设置在最上端的下层305[k]下方的一些层。通过第四开口OP4露出的第一上层和第二上层305[k+1]至305[n]可以被蚀刻。
通过上述蚀刻工艺，通过每个第四开口OP4露出的第一阶梯结构SW1和第二阶梯结构SW2被移动到第一深度d1，该第一深度d1深于层叠结构300中的第一沟槽T11和第二沟槽T12中的每个的深度。换句话说，对开口OP4执行垂直蚀刻，这增加了交替的沟槽的深度。
通过上述蚀刻工艺，第一凹槽G11和第一初步凹槽PG1在层叠结构300中延伸到第一深度d1。第一凹槽G11设置在与多个第四开口OP4中的一个相对应的区域中，并且第一初步凹槽PG1设置在与其余第四开口OP4相对应的区域中。
图10A和图10B是例示形成第二凹槽G12、第三凹槽G13、第二初步凹槽PG2和第三初步凹槽PG3的工艺的平面图和截面图。图10B例示了沿图10A中所示的线C-C’截取的层叠结构300的截面。
参照图10A和图10B，可以在层叠结构300上形成第四掩模图案317。在形成第四掩模图案317之前，可以去除在图9A和图9B所示出的第三掩模图案315。第四掩模图案317可以包括光致抗蚀剂图案。
第四掩模图案317可以形成为覆盖第一沟槽T11、第二沟槽T12和第一凹槽G11。第四掩模图案317可以包括第五开口OP5和第六开口OP6。第五开口OP5分别暴露出图9A和图9B所示的第二初步沟槽PT2。第六开口OP6分别暴露出图9A和图9B所示的第一初步凹槽PG1。第五开口OP5与第六开口OP6以交替布置形成。
使用第四掩模图案317作为蚀刻掩模来蚀刻下层305[1]至305[k]中的至少一些。通过第五开口OP5和第六开口OP6露出的第一上层和第二上层305[k+1]至305[n]也可以被蚀刻。具体地，可以执行垂直蚀刻工艺(例如，各向同性蚀刻)，以将沟槽的深度向下延伸若干层，同时保持沟槽的阶梯形状。
通过上述蚀刻工艺，通过每个第五开口OP5露出的第一阶梯结构SW1和第二阶梯结构SW2被移动到层叠结构300中比第一深度d1更深的第二深度d2。另外，通过上述蚀刻工艺，通过第六开口OP6露出的第一阶梯结构SW1和第二阶梯结构SW2被移动到层叠结构300中比第二深度d2更深的第三深度d3。
通过上述蚀刻工艺，第二凹槽G12和第二初步沟槽PG2被设置在层叠结构300中的第二深度d2处，并且第三凹槽G13和第三初步沟槽PG3通过上述蚀刻工艺设置在层叠结构300中的第三深度d3处。
图11A至图11C是例示形成第四凹槽G14和第五凹槽G15的工艺的图。图11A是例示第五掩模图案319的平面图。图11B例示了沿图11A所示的线C-C’截取的层叠结构300的截面。图11C例示了沿图11A所示的线D-D’截取的层叠结构300的截面。
参照图11A至图11C，第五掩模图案319可以形成在层叠结构300上。在形成第五掩模图案319之前，可以去除图10A和图10B所示的第四掩模图案317。第五掩模图案319可以包括光致抗蚀剂图案。
第五掩模图案319可以形成为覆盖第一沟槽T11、第二沟槽T12以及第一凹槽G11至第三凹槽G13。第五掩模图案319可以包括第七开口OP7和第八开口OP8。第七开口OP7露出图10A和图10B所示的第二初步凹槽PG2，并且第八开口OP8露出图10A和图10B所示的第三初步凹槽PG3。第七开口OP7和第八开口OP8彼此间隔开。
使用第五掩模图案319作为蚀刻掩模来蚀刻下层305[1]至305[k]中的至少一些。通过第七开口OP7和第八开口OP8露出的第一上层和第二上层305[k+1]至305[n]也可以被蚀刻。具体地，可以执行垂直蚀刻工艺(例如，各向同性蚀刻)，以将沟槽的深度向下延伸若干层，同时保持沟槽的阶梯形状。
通过上述蚀刻工艺，通过第七开口OP7所露出的第一阶梯结构SW1和第二阶梯结构SW2被移动到层叠结构300中比第三深度d3更深的第四深度d4。另外，通过上述蚀刻工艺，通过第八开口OP8所露出的第一阶梯结构SW1和第二阶梯结构SW2移动到层叠结构300中比第四深度d4更深的第五深度d5。
通过上述刻蚀工艺，第四凹槽G14设置在层叠结构300中的第四深度d4处，并且通过上述刻蚀工艺，第五凹槽G15设置在层叠结构300中的第五深度d5处。
图11A所示的虚线表示第一凹槽G11至第三凹槽G13的布局。
参照图11A，第一凹槽G11至第五凹槽G15中的每个被图11B所示的下层305[1]至305[k]围绕。图11B中所示的下层305[1]至305[k]可以围绕第一凹槽G11至第五凹槽G11至G15中的每个，以限定第一凹槽G11至第五凹槽G15中的每个的第一侧壁1W至第四侧壁4W。第一侧壁1W和第二侧壁2W可以在第一方向I上彼此面对，并且第三侧壁3W和第四侧壁4W可以在第二方向II上彼此面对。
参照图4A描述的第一阶梯结构SW1和第二阶梯结构SW2可以形成为与设置在不同深度的第一凹槽G11至第五凹槽G15中的每个的底表面相邻。例如，第一凹槽G11至第五凹槽G11至G15中的每个的第一侧壁1W的下部可具有与其对应的第一阶梯结构SW1，并且第一凹槽G11至第五凹槽G15中的每个的第二侧壁2W的下部可以具有与其对应的第二阶梯结构SW2。
图12A至图12C是例示形成狭缝335的工艺的图。图12A是例示第六掩模图案331的平面图。图12A中所示的虚线表示第一凹槽G11至第五凹槽G15的布局。图12B例示了沿图12A中的线C-C’截取的层叠结构300的截面。图12C例示了沿图12A所示的线D-D’截取的层叠结构300的截面。
参照图12A至图12C，可以在层叠结构300上形成第六掩模图案331。在形成第六掩模图案331之前，可以用间隙填充绝缘层321填充第一沟槽T11、第二沟槽T12以及第一凹槽G11至第五凹槽G15。根据本公开的实施方式，第一凹槽G11至第五凹槽G15局部地形成在层叠结构300的接触区R2中。通过层叠结构300的保留在第一凹槽G11至第五凹槽G15周围的部分，能够提高层叠结构300的表面的平坦度。层叠结构300的保留在第一凹槽G11至第五凹槽G15周围的部分可以是参照图2A和图2B描述的第一虚设结构DS1和第二虚设结构DS2。当提高了层叠结构300的平坦度时，间隙填充绝缘层321中的阶梯差被最小化，并且因此能够改善间隙填充绝缘层321的表面的平坦度。
在形成第六掩模图案331之前，可以进一步执行诸如化学机械抛光(CMP)之类的用于平坦化间隙填充绝缘层321的表面的平坦化工艺。另外，在形成第六掩模图案331之前，可以去除如图11A至图11C所示的第五掩模图案319。
第六掩模图案331可以从单元区R1延伸到接触区R2。第六掩模图案331可以包括露出层叠结构300的第九开口OP9。第九开口OP9可以从单元区R1延伸到接触区R2。第九开口OP9可以设置在第三侧壁3W和第四侧壁4W之间。
使用第六掩模图案331作为蚀刻掩模来蚀刻层叠结构300的水平层305[1]至305[n]中的每一层的一部分。因此，形成贯穿层叠结构300的狭缝335。层叠结构300可以通过狭缝335被分成多个层叠图案。例如，层叠图案可以包括通过狭缝335分离的第一层叠图案STa和第二层叠图案STb。
在实施方式中，第一层叠图案STa和第二层叠图案STb可以分别用作参照图1A和图1B描述的第一栅层叠结构ST1和第二栅层叠结构ST2。在另一实施方式中，为了形成参照图1A和图1B描述的第一栅层叠结构ST1和第二栅层叠结构ST2，可以用导电层或层间绝缘层替换构成第一层叠图案STa和第二层叠图案STb的水平层305[1]至305[n]中的每一层中的牺牲层。
随后，可以执行用垂直结构填充狭缝335的工艺和形成图2A所示的接触插塞171的工艺。
图13A和图13B例示了根据本公开的实施方式的半导体存储器装置的布局。图13A例示了上层叠结构UST’的布局，而图13B例示了设置在上层叠结构UST’下方的下层叠结构LST’的布局。图13A例示了上层叠结构UST’的最上端的上层405[n]的布局，并且图13B例示了下层叠结构LST’的最上端的下层405[k]的布局。图13A和13B的实施方式类似于图1A和图1B的实施方式，因此省略了与图1A和图1B的描述冗余的一些元件的描述。
参照图13A和图13B，半导体存储器装置可以包括栅层叠结构ST11和ST12。栅层叠结构ST11和ST12中的每个可以具有单元区R1和从单元区R1在水平方向上延伸的接触区R2。
栅层叠结构ST11和ST12中的每个可以被设置在单元区R1中的沟道结构CH贯穿。尽管在图13A和图13B中未示出，但是每个沟道结构CH的侧壁可以被存储器层围绕。沟道结构CH和存储器层可以由与参照图1A和图1B所描述的相同的材料层形成。
栅层叠结构ST11和ST12中的每个可以具有与下层叠结构LST’交叠的上层叠结构UST’。上层叠结构UST’和下层叠结构LST’被狭缝451贯穿。
参照图13A，上层叠结构UST’可以被划分为通过设置在接触区R2中的第一沟槽T21和第二沟槽T22彼此分离的单元结构CS和虚设结构DS。
第一沟槽T21可以设置在单元区R1和第二沟槽T22之间。第二沟槽T22可以分别使图13B所示的凹槽G21至G25敞开。第一沟槽T21和第二沟槽T22可以贯穿上层叠结构UST’。
栅层叠结构ST11和ST12中的每个可以包括形成单元结构CS的上层叠结构UST’。单元结构CS可以设置在单元区R1中。单元结构CS的端部可以朝向接触区R2延伸，以提供连接到图14A所示的接触插塞471的焊盘区。单元结构CS被单元区R1中的沟道结构CH贯穿。
虚设结构DS可以通过第二沟槽T22在水平方向上彼此间隔开。单元结构CS可以通过第一沟槽T21在水平方向上与虚设结构DS间隔开。
参照图13B，下层叠结构LST’从单元区R1延伸到接触区R2，围绕凹槽G21至G25中的每个，并且构成栅层叠结构ST11和ST12中的每个。下层叠结构LST’在单元区R1中被沟道结构CH贯穿。
凹槽G21至G25在接触区R2中被设置为彼此间隔开。凹槽G21至G25可以延伸到下层叠结构LST’中的不同深度。凹槽G21至G25可以在第一方向I上排成一排。然而，本公开的实施方式不限于此。例如，凹槽G21至G25可以在水平方向上以各种结构布置。狭缝451可以延伸穿过凹槽G21至G25中的每一个。凹槽G21至G25中的每个可以包括被第一栅层叠结构ST11围绕的部分和被第二栅层叠结构ST12围绕的部分。
下层叠结构LST’可以包括设置在接触区R2中的连接部分。例如，下层叠结构LST’可以包括第一连接部分LP1’和第二连接部分LP2’。第一连接部分LP1’可以设置在相邻凹槽G21至G25之间。第二连接部分LP2’可以从单元区R1延伸以连接到第一连接部分LP1’。
图14A和图14B例示了根据本公开的实施方式的半导体存储器装置的截面。图14A例示了沿图13A所示的线Aa-Aa’截取的半导体存储器装置的截面，并且图14B例示了沿图13A中所示的Ba-Ba’线截取的半导体存储器装置的截面。
参照图14A和图14B，下层叠结构LST’和上层叠结构UST’可以设置在下部结构401上。
下部结构401可以与参照图2A描述的下部结构101相同。下部结构401可以覆盖有绝缘层403。绝缘层403可以包括具有多层的绝缘材料。
下层叠结构LST’可以包括彼此层叠的下层405[1]至405[k]。上层叠结构UST’可以包括层叠在下层叠结构LST’上的上层405[k+1]至405[n]。
凹槽G21至G21可以从下层叠结构LST'和上层叠结构UST'之间的界面所设置于的高度LV'处朝向下层叠结构LST'的内部延伸到不同的深度。凹槽G21至G25可以被第二沟槽T22敞开。
第一沟槽T21和第二沟槽T22在第三方向III上延伸并且贯穿上层405[k+1]至405[n]。
第一沟槽T21设置在图13A所示的单元区R1与凹槽G21至G25之间。第一沟槽T21与下层405[1]至405[k]交叠。最上端的下层405[k]可以是第一沟槽T21的底表面。
第二沟槽T22可以与凹槽GS21至G25交叠。第二沟槽T22可以如图13A所示在水平方向上延伸，并且贯穿下层叠结构LST’的最上端的下层405[k]。第二沟槽T22可以具有与图13B所示的第一连接部分LP1’交叠的侧壁以及与图13B所示的第二连接部LP2’交叠的侧壁。第二沟槽T22的与第一连接部分LP1’交叠的侧壁在图14A中示出，并且第二沟槽T22的与第二连接部分LP2’交叠的侧壁在图14B中示出。每个第二沟槽T22的侧壁可以具有图14A所示的第一部分以及图14B所示的第二部分。第一部分的梯度可以大于第二部分的梯度。每个第二沟槽T22的侧壁的在图14A中示出的部分可以是垂直的或基本垂直的。
单元结构CS和虚设结构DS中的每个可以与下层叠结构LST’交叠，并且由上层405[k+1]至405[n]中的一些来配置。单元结构CS和下层405[1]至405[k]可以构成栅层叠结构ST11。通过虚设结构DS能够提高接触区R2中的平坦度。
凹槽G21至G25以及第一沟槽T21和第二沟槽T22中的每个可以填充有间隙填充绝缘层441。凹槽G21至G25以及第一沟槽T21和第二沟槽T22中的每个可以包括彼此面对的阶梯侧壁。形成于第一沟槽T21以及凹槽G21至G25中的阶梯结构可以提供连接到接触插塞471的焊盘区。
上层405[k+1]至405[n]和下层405[1]至405[k]中的每一层可以包括如参照图3所描述的导电层105A和层间绝缘层105B。
上层405[k+1]至405[n]中所包括的导电层可以是连接至第一选择晶体管的第一选择线，并且下层405[1]至405[k]中所包括的导电层可以是连接到存储器单元的字线或连接到第二选择晶体管的第二选择线。
图15是例示图14A和图14B所示的阶梯结构的截面图。图15中所示的第一阶梯结构SW11和第二阶梯结构SW12可以形成于图14A和图14B所示的凹槽G21至G25以及第一沟槽T21和第二沟槽T22中的每个中。
参照图15，第一阶梯结构SW11和第二阶梯结构SW12可以彼此面对并且彼此对称。
图16是例示图13A和图13B所示的第一沟槽T21和第二沟槽T22以及凹槽G21至G25的结构的立体图。
参照图16，第一沟槽T21和第二沟槽T22设置在上层叠结构UST’中，并且凹槽G21至G25可以设置在下层叠结构LST’中的不同深度处。
第一沟槽T21和第二沟槽T22以及凹槽G21至G25中的每个具有与第二阶梯结构SW12的侧壁面对并且对称的第一阶梯结构SW11的侧壁。
凹槽G21至G25可以局部地形成于下层叠结构LST’中。例如，第一凹槽G21可以包括第一侧壁S1’至第三侧壁S3’。第一凹槽G21可以与用构成下层叠结构LST’的一些下层形成的第一图案P1’交叠，并且可以被设置在第一图案P1’上的第二图案P2’围绕。可以沿着第二图案P2’的侧壁来限定第一凹槽G21的第一侧壁S1’。第二侧壁S2’和第三侧壁S3’可以彼此面对并从第一侧壁S1’延伸。第二侧壁S2’可以具有图15所示的第一阶梯结构SW11，并且第三侧壁S3’可以具有图15所示的第二阶梯结构SW12。
凹槽G21至G25当中的第二凹槽G22可以包括第四侧壁S4’至第六侧壁S6’。第二凹槽G22可以被第一图案P1’和第二图案P2’围绕。第二凹槽G22的第四侧壁S4’可以包括第一图案P1’的侧壁。第五侧壁S5’和第六侧壁S6’可以彼此面对并从第四侧壁S4’延伸。第五侧壁S5’可以具有图15所示的第一阶梯结构SW11，并且第六侧壁S6’可以具有图15所示的第二阶梯结构SW12。第二凹槽G22还可以包括分别从第四侧壁S4’至第六侧壁S6’延伸的第七侧壁S7’至第九侧壁S9’。第七侧壁S7’至第九侧壁S9’可以从第四侧壁S4’至第六侧壁S6’朝向上层叠结构UST’延伸。
第一侧壁S1’、第四侧壁S4’和第七侧壁S7’中的每个的梯度可以大于第一阶梯结构SW11和第二阶梯结构SW12中的每个的梯度。
图17A和17B、图18A和图18B、图19A和图19B、图20A和图20B、图21A至图21C、图22A和图22B、图23以及图24A和图24B是例示根据本公开的实施方式的半导体存储器装置的制造方法的图。参照13A、图13B、图14A、图14B、图15和图16描述的栅层叠结构可以使用以下描述的实施方式形成。另外，使用硬掩模层和光致抗蚀剂层的组合以垂直蚀刻沟槽的以下工艺可以作为相对于图9A至图11C描述的工艺的另选工艺而应用于具有非对称沟槽的装置。
图17A和图17B是例示在层叠结构500中形成第一沟槽T21和初步沟槽PT的工艺的平面图和截面图。图17B例示了沿图17A所示的线Ca-Ca’截取的层叠结构500的截面。
参照图17A和图17B，通过在下部结构501上层叠多个水平层505[1]至505[n]来形成层叠结构500。下部结构501与参照图2A和图2B描述的下部结构101相同。在形成覆盖下部结构501的绝缘层503之后，可以在绝缘层503上形成层叠结构500。
层叠结构500的水平层505[1]至505[n]中的每一层可以包括单元区R1和从单元区R1在水平方向上延伸的接触区R2。水平层505[1]至505[n]可以包括下层505[1]至505[k]和上层505[k+1]至505[n]。
水平层505[1]至505[n]中的每一层可以通过在第三方向III上交替地层叠第一材料层和第二材料层来形成，如参照图7A和图7B所述。
随后，可以在层叠结构500上形成第一掩模图案511。在形成第一掩模图案511之前，可以形成层叠结构500的单元区R1中的图13A和图13B所示的沟道结构CH。
第一掩模图案511可以包括光致抗蚀剂图案。第一掩模图案511可以包括使接触区R2敞开的第一开口OP11。第一开口OP11可以在第一方向上彼此平行地延伸，并且可以在垂直于第一方向的第二方向上彼此间隔开。例如，第一开口OP11可以在第一方向I上彼此间隔开并且在第二方向II上延伸。
可以通过使用第一掩模图案511作为蚀刻掩模来蚀刻上层505[k+1]至505[n]中的每一层来形成第一沟槽T21和初步沟槽PT。第一沟槽T21可以是设置在单元区R1和初步沟槽PT之间的图案。
第一沟槽T21和初步沟槽PT中的每个可以包括彼此面对并且彼此对称的侧壁。两个侧壁都可以具有对称的阶梯结构Se。阶梯结构Se可以是参照图15描述的第一阶梯结构SW11和第二阶梯结构SW12。然而，实施方式不限于对称的阶梯结构，在其它实施方式中，阶梯结构可以是诸如图4A的SW1和SW2的非对称阶梯结构。
第一沟槽T21和初步沟槽PT中的每个的阶梯结构Se可以通过重复参照图7A和图7B描述的垂直蚀刻工艺和减薄工艺来形成。
图18A和图18B是例示形成蚀刻停止图案513的工艺的平面图和截面图。图18B例示了沿图18A所示的线Ca-Ca’截取的层叠结构500的截面。
参照图18A和图18B，可以在层叠结构500上形成蚀刻停止图案513。在形成蚀刻停止图案513之前，可以去除图17A和图17B中所示的第一掩模图案511。蚀刻停止图案513可以由与层叠结构500和在后续工艺中形成的掩模图案不同的材料形成。例如，蚀刻停止图案513可以是包括多晶硅层的硬掩模图案。
在各种实施方式中，硬掩模图案可以包括金属材料、硅化物材料、聚合物材料或本领域已知的其它硬掩模材料。可以例如通过以下方式形成包括硬掩模材料的蚀刻停止图案513：在基板的整个表面上沉积硬掩模材料的层，使硬掩模材料变平，并且选择性地蚀刻硬掩模材料以形成图18A所示的蚀刻停止图案513。蚀刻停止图案513可以从单元区R1延伸到接触区R2。蚀刻停止图案513可以包括分别使第一沟槽T21和初步沟槽PT局部地敞开的第二开口OP12。第二开口OP12可以彼此间隔开。
图19A和图19B是例示使用硬掩模材料和光致抗蚀剂材料的组合来形成第一凹槽G21和第一初步凹槽PG21的工艺的平面图和截面图。图19B例示了沿图19A中所示的线Ca-Ca’截取的层叠结构500的截面。
参照图19A和图19B，第二掩模图案515可以形成在蚀刻停止图案513上以覆盖层叠结构500。第二掩模图案515可以包括光致抗蚀剂图案。
第二掩模图案515可以形成为覆盖单元区R1和第一沟槽T21。第二掩模图案515可以形成为覆盖初步沟槽PT的第一部分并且包括露出初步沟槽PT的第二部分的第三开口OP13。具体地，如图19B中可以看出，开口OP13可以形成在交替沟槽上方，使得每隔一个沟槽被露出。第三开口OP13可以彼此间隔开。当第二掩模图案515形成在蚀刻停止图案513上方时，如图19B所示，第二掩模图案的边缘可以从蚀刻停止图案513的边缘偏移。
虽然蚀刻停止图案的边缘将用于限定通过蚀刻操作的沟槽的边缘，但是第二掩模图案用于在垂直蚀刻工艺期间保护装置的其余区域。因此，与蚀刻停止图案513的边缘相比，用于开口OP13的第二掩模图案515的边缘的精确位置具有相对较高的容差。当光致抗蚀剂图案多次被去除并再施加时，较宽松的容差降低了对准错误的可能性并简化了工艺。
如果使用光致抗蚀剂材料来限定被蚀刻的沟槽的边缘，则每次沉积光致抗蚀剂时必须仔细对准。相反，当存在蚀刻停止图案513时，大很多的容差能够用于第二掩模图案515的光致抗蚀剂材料，这简化并降低了工艺成本。较大的容差可以通过光致抗蚀剂材料的开口OP13的边缘与硬掩模层的开口OP12之间的差来体现，其中，光致抗蚀剂图案的开口边缘从蚀刻停止图案中的开口边缘向后退。
使用作为用于蚀刻停止图案513的硬掩模材料和用于第二掩模图案515的光致抗蚀剂图案515的组合的蚀刻掩模提供了大量优点，尤其是当蚀刻穿过多个层叠的层505时。当结合硬掩模层使用光致抗蚀剂层时，能够显著减小光致抗蚀剂层的厚度。减小的厚度花费更少的时间来形成，这提供了更高的生产量。
减小的厚度有助于光致抗蚀剂材料的固化，这减少了固化材料所需的时间量，这也导致了生产量的提高。由于厚的光致抗蚀剂层难以固化，因此减小的厚度有助于光学工艺适当聚焦，并减少未固化的光致抗蚀剂材料所带来的缺陷。能够通过多种蚀刻工艺来建立光致抗蚀剂层，从而导致单元区与接触区相比具有显著差异。尽管这些问题和其它问题能够导致光致抗蚀剂层的形状在蚀刻工艺中改变，但硬掩模材料更加稳定，这提高了工艺可靠性并降低了错误率。
将光致抗蚀剂材料和硬掩模材料彼此结合使用的好处在蚀刻深度越大处可以越明显。例如，在实施方式中，层叠结构500具有包括至少32个层105A和32个层105B的至少64层，并且蚀刻凹槽包括在单次蚀刻工艺中蚀刻至少8个层105A和8个层105B。在另一实施方式中，层叠结构500具有包括至少96个层105A和96个层105B的至少192层，并且蚀刻凹槽包括在单次蚀刻工艺中蚀刻至少16个层105A和16个层105B。
每个第三开口OP13可以平行于初步沟槽PT水平延伸。例如，每个第三开口OP13可以在第二方向II上延伸。第三开口OP13可以彼此间隔开。蚀刻停止图案513的一部分可以被每个第三开口OP13露出。
使用第二掩模图案515和蚀刻停止图案513作为蚀刻掩模，执行垂直蚀刻工艺以蚀刻初步沟槽。具体地，垂直蚀刻可以去除多个层505以使初步沟槽向下延伸，使得阶梯状的初步沟槽的最高阶梯是沟槽T21的基层下方的一层505。因此，每层505以可具有通过至少一个沟槽露出的表面部分，并且所露出的表面部分是在随后的工艺中连接至垂直接触(例如，图14A中的接触471)的接触焊盘。因此，通过使用蚀刻停止图案513中的硬掩模材料和第二掩模图案515中的光致抗蚀剂材料的组合的垂直蚀刻工艺，阶梯结构Se被移动到大于第一沟槽T21的深度的第一深度d11。
图20A和图20B是例示形成第二凹槽G22、第三凹槽G23、第二初步凹槽PG22和第三初步凹槽PG23的工艺的平面图和截面图。图20B例示了沿图20A中的线Ca-Ca’截取的层叠结构500的截面。
参照图20A和图20B，可以在蚀刻停止图案513上形成第三掩模图案517，以覆盖层叠结构500。在形成第三掩模图案517之前，可以去除图19A和图19B所示的第二掩模图案515。第三掩模图案517可以包括光致抗蚀剂图案。因为包括硬掩模材料的蚀刻停止图案513保留在原位，所以用于形成第三掩模图案517的容差可以大大低于保持与凹槽的边缘对准所需的容差。
第三掩模图案517可以形成为覆盖单元区R1、第一沟槽T21和第一凹槽G21。第三掩模图案517可以包括露出图19A和图19B所示的初步沟槽PT中的每个的一部分的第四开口OP14。第四开口OP14可以平行于初步沟槽PT在水平方向上延伸。例如，第四开口OP14可以在第二方向II上延伸。蚀刻停止图案513的一部分可以通过第四开口OP14露出。
使用第三掩模图案517和蚀刻停止图案513作为蚀刻掩模来蚀刻下层505[1]至505[k]中的至少一些层。可以执行蚀刻工艺直到凹槽G21的底部下方的层505(作为相邻凹槽G22的阶梯侧壁的最上端阶梯)被露出。
换句话说，在第二开口OP12和第四开口OP14彼此交叠的每个区域中所露出的阶梯结构Se被移动到比第一深度d11深的第二深度d12和第三深度d13。
通过上述蚀刻工艺，将第二凹槽G22和第二初步凹槽PG22蚀刻到层叠结构500中的第二深度d12，并且通过上述蚀刻工艺，将第三凹槽G23和第三初步凹槽PG23蚀刻到层叠结构500中的第三深度d13。
图21A至图21C是例示形成第四凹槽G24和第五凹槽G25的工艺的图。图21A是例示第四掩模图案519的平面图。图21B例示了沿图21A所示的线Ca-Ca’截取的层叠结构500的截面。图21C例示了沿图21A所示的线Da-Da’截取的层叠结构500的截面。
参照图21A至图21C，第四掩模图案519可以形成在蚀刻停止图案513上以覆盖层叠结构500。在形成第四掩模图案519之前，可以去除图20A和20B所示的第三掩模图案517。第四掩模图案519可以包括光致抗蚀剂图案。
第四掩模图案519可以形成为覆盖单元区R1、第一沟槽T21以及第一凹槽G21至第三凹槽G23。第四掩模图案519可以包括第五开口OP15。第五开口OP15露出图20A和图20B中所示的第二初步凹槽PG22和第三初步凹槽PG23。第五开口OP15可以在平行于第一沟槽T21的水平方向上延伸。例如，第五开口OP15可以在第二方向II上延伸。蚀刻停止图案513的一部分可以通过第五开口OP15露出。
通过使用第四掩模图案519和蚀刻停止图案513的组合作为蚀刻掩模的垂直蚀刻工艺蚀刻层505中的至少一些。在第二开口OP12和第五开口OP15彼此交叠的每个区域中露出的阶梯结构Se移动到比第三深度d13深的第四深度d14和第五深度d15。
通过上述蚀刻工艺，将第四凹槽G24蚀刻至层叠结构500中的第四深度d14，并且通过上述蚀刻工艺，将第五凹槽G25蚀刻至层叠结构500中的第五深度d15。层叠结构500的上层505[k+1]至505[n]的保留在第一凹槽G21至第五凹槽G25周围的部分可以是参照图14A和图14B更详细地描述的虚设结构DS。
可以形成多个凹槽，使得使用参照图17A、图17B、图18A、图18B、图19A、图19B和图21A至图21C描述的工艺来露出层叠结构500的最下端下层505[1]。换句话说，在实施方式中，执行关于这些图描述的一系列沉积和蚀刻工艺，直到最下端凹槽露出下层505[1]。在一些实施方式中，层叠结构可以具有例如96个层505，并且每个沟槽可以露出用于那些层中的16个层的接触焊盘，从而导致总共6个沟槽。然而，可以有许多其它示例。
与仅使用光致抗蚀剂层来创建垂直沟槽的常规工艺相比，使用硬掩模和光致抗蚀剂图案的组合提供了许多优点。如上所述，当存在蚀刻停止图案513时，开口OP13、OP14和OP15的容差变宽松很多，这极大地简化了沉积工艺。当在没有蚀刻停止图案513的情况下，使用光致抗蚀剂层时，光致抗蚀剂层相对厚以填充沟槽并保护装置的上表面。
当光致抗蚀剂层具有很大的厚度时，完全固化光致抗蚀剂层可能具有挑战性，这导致蚀刻工艺中的错误。例如，可以通过垂直蚀刻去除掩模的未固化部分，从而导致侧壁不均匀以及掩模与沟槽之间的不匹配。通常，光致抗蚀剂的较厚层在焦点深度具有限制的光固化操作中存在问题。然而，通过使用如上所述的硬掩模和光致抗蚀剂材料的组合，基本上减少了这些问题。
图22A和图22B是例示形成间隙填充绝缘层521的工艺的平面图和截面图。图22A中所示的虚线表示第一凹槽G21至第五凹槽G25的布局。图22B例示了沿图22A所示的线Ca-Ca’截取的层叠结构500的截面。
参照图22A，第一凹槽G21至第五凹槽G25中的每个被图22B所示的下层505[1]至505[k]围绕。图22B中所示的下层505[1]至505[k]可以围绕第一凹槽G21至第五凹槽G25中的每个，以限定第一凹槽G21至第五凹槽G22中的每个的第一侧壁1W’至第四侧壁4W’。第一侧壁1W’和第二侧壁2W’在第一方向I上彼此面对，并且第三侧壁3W’和第四侧壁4W’在第二方向II上彼此面对。第一凹槽G21至第五凹槽G25中的每个的阶梯结构可以分别形成在第一侧壁1W’和第二侧壁2W’的与凹槽的底表面相邻的下部。
参照图22A和22B，在蚀刻停止图案513上形成间隙填充绝缘层521，以填充包括第一凹槽G21至第五凹槽G25和第一沟槽T21的多个沟槽。根据本公开的实施方式，包括第一凹槽G21至第五凹槽G21至G25的多个凹槽局部地形成在层叠结构500的接触区R2中，从而能够改善间隙填充绝缘层521的平坦度。
图23是例示第一平坦化工艺的截面图。
参照图23，在图22A和图22B中所示的间隙填充绝缘层521可以被平坦化。可以使用化学机械抛光(CMP)来执行第一平坦化工艺。蚀刻停止图案513可以通过平坦化的间隙填充绝缘层521a露出。蚀刻停止图案513可以在第一平坦化工艺中用作停止层。在其它实施方式中，执行回蚀刻工艺以去除绝缘层521，并且蚀刻停止图案513用作回蚀刻工艺的停止层。因此，蚀刻停止图案513可以是用于去除工艺的停止层，该去除工艺可以是抛光工艺或回蚀刻工艺。
图24A和图24B是例示形成狭缝535的工艺的图。图24A中的虚线表示第一凹槽G21至第五凹槽G25的布局。图24B例示了沿图24A所示的线Ca-Ca’截取的层叠结构500的截面。
参照图24A和图24B，可以在层叠结构500上形成第五掩模图案531。在形成第五掩模图案531之前，可以去除图23所示的蚀刻停止图案513，并且经平坦化的间隙填充绝缘层521a可以通过第二平坦化工艺被平坦化。可以使用回蚀刻或CMP工艺来执行第二平坦化工艺。
第五掩模图案531可以从单元区R1延伸到接触区R2。第五掩模图案531可以包括露出层叠结构500的第六开口OP16。第六开口OP16可以从单元区R1延伸到接触区R2。第六开口OP16可以在接触区R2中与包括第一凹槽G21至第五凹槽G25的多个凹槽不交叠。
使用第五掩模图案531作为蚀刻掩模来蚀刻层叠结构500的水平层505[1]至505[n]中的每一层的一部分。因此，形成贯穿层叠结构500的狭缝535。层叠结构500可以通过狭缝535被分成多个层叠图案。例如，层叠图案可以包括通过狭缝535分离的第一层叠图案STa’和第二层叠图案STb’。
第一层叠图案STa’和第二层叠图案STb’可以用作参照图13A和图13B描述的栅层叠结构ST11和ST12。在另一实施方式中，为了形成参照图13A和图13B描述的栅层叠结构ST11和ST12，可以用导电层或层间绝缘层替换构成第一层叠图案STa’和第二层叠图案STb’的水平层505[1]至505[n]中的每层中的牺牲层。
随后，可以执行用垂直结构填充狭缝535的工艺以及形成图14A所示的接触插塞471的后续工艺。
图25例示了根据本公开的实施方式的半导体存储器装置的布局。
参照图25，半导体存储器装置可以包括栅层叠结构ST21和ST22。栅层叠结构ST21和ST22中的每个可以具有单元区R1和从单元区R1在水平方向上延伸的接触区R2。
栅层叠结构ST21和ST22中的每个可以被布置在单元区R1中的沟道结构CH贯穿。尽管在图25中未示出，每个沟道结构CH的侧壁可以与存储器层相邻。构成沟道结构CH和存储器层中的每个的材料可以与参照图1A和图1B描述的相同。
栅层叠结构ST21和ST22可以通过狭缝651彼此分离。例如，栅层叠结构ST21和ST22可以包括通过狭缝651彼此分离的第一栅层叠结构ST21和第二栅层叠结构ST22。第一栅层叠结构ST21和第二栅层叠结构ST22可以关于狭缝651彼此对称。
构成栅层叠结构ST21和ST22并在第三方向III上层叠的、图26A和图26B所示的薄膜605[1]至605[n]中的每个可以从单元区R1延伸到接触区R2，以围绕上沟槽TG1和TG2以及凹槽G31至G35中的每个。
凹槽G31至G35设置在接触区R2中并且彼此间隔开。凹槽G31至G35可以具有不同的深度。凹槽G31至G35可以在第一方向I上排成一排。然而，本公开的实施方式不限于此。例如，凹槽G31至G35可以在水平方向上以各种结构布置。狭缝651可以延伸以与凹槽G31至G35中的每个交叠。
上凹槽TG1和TG2可以设置在凹槽G31至G35与单元区R1之间。例如，上凹槽TG1和TG2可以包括设置在凹槽G31至G35与单元区R1之间的第一上凹槽TG1以及设置在第一上凹槽TG1与凹槽G31至G35之间的第二上凹槽TG2，并且第二上凹槽TG2比第一上凹槽TG1更深。
栅层叠结构ST21和ST22中的每个可以包括设置在接触区R2中的连接部分。例如，栅层叠结构ST21和ST22中的每个可以包括第一连接部分LP11和第二连接部分LP12。第一连接部分LP11可以是栅层叠结构ST21和ST22中的每个的一部分，其分别设置在彼此相邻的上凹槽TG1和TG2之间、彼此相邻的凹槽G31至G35之间以及彼此相邻的上凹槽TG2和第一凹槽G31之间。第二连接部分LP12可以是栅层叠结构ST21和ST22中的每个的从单元区R1连接第一连接部分LP11的部分。上凹槽TG1和TG2以及凹槽G31至G35中的每个具有由第一连接部分LP11和第二连接部分LP12限定的侧壁。
图26A和图26B例示了沿图25所示的线Ab-Ab’和Bb-Bb’截取的半导体存储器装置的截面。
参照图26A和图26B，图25中所示的栅层叠结构ST21和ST22可以被划分为下层叠结构LST和上层叠结构UST。下层叠结构LST和上层叠结构UST可以设置在参照图2A和图2B描述的下部结构601上。下部结构601可以覆盖有绝缘层603。
下层叠结构LST可以包括下层605[1]至605[k]的层叠体。上层叠结构UST可以包括层叠在下层叠结构LST上的第一上层605[k+1]至605[m]以及层叠在第一上层605[k+1]至605[m]上的第二上层605[m+1]至605[n]。下层605[1]至605[k]、第一上层605[k+1]至605[m]和第二上层605[m+1]至605[n]中的每一层可以包括参照图3描述的导电层105A和层间绝缘层105B。
凹槽G31至G35中的每个可以贯穿上层叠结构UST并且朝向下层叠结构LST的内部延伸到不同深度。换句话说，凹槽G31至G35的底表面可以设置在不同的高度。
上凹槽TG1和TG2中的每个与下层605[1]至605[k]交叠。
第二上凹槽TG2在第三方向III上延伸并且在第一上凹槽TG1和凹槽G31至G35之间贯穿第二上层605[m+1]至605[n]和第一上层605[k+1]至605[m]。第二上凹槽TG2可以与下层叠结构LST交叠，并且最上端的下层605[k]可以是第二上凹槽TG2的底表面。
第一上凹槽TG1在第三方向III上延伸并且贯穿第二上层605[m+1]至605[n]。第一上凹槽TG1与第一上层605[k+1]至605[m]交叠。也就是说，最上端的第一上层605[m]可以是第一上凹槽TG1的底表面。
构成栅层叠结构ST21的下层605[1]至605[k]、第一上层605[k+1]至605[m]和第二上层605[m+1]至605[n]中的每一层可以包括第一连接部分LP11和第二连接部分LP12。
上凹槽TG1和TG2以及凹槽G31至G35中的每个可以填充有间隙填充绝缘层641。上凹槽TG1和TG2以及凹槽G31至G35中的每个可以是阶梯侧壁。阶梯侧壁可具有由构成栅层叠结构ST21的薄膜605[1]至605[n]形成的阶梯，并提供连接至接触插塞671的焊盘区。接触插塞671中的每个可以在第三方向III上延伸，以贯穿间隙填充绝缘层641。
第二上凹槽TG2和凹槽G31至G35中的每个可以包括具有不同梯度并且彼此面对的第一阶梯结构和第二阶梯结构。第一阶梯结构和第二阶梯结构可以是参照图4A描述的相同结构。
第一上凹槽TG1可以包括彼此面对并且彼此对称的第三阶梯结构。第三阶梯结构可以与参照图4B描述的结构相同。
构成栅层叠结构ST21中所包括的薄膜605[1]至605[k]的导电层可以包括连接至存储器单元的字线和连接至选择晶体管的选择线。例如，栅层叠结构ST21的第二上层605[m+1]至605[n]中的导电层可以用作第一选择线，并且栅层叠结构ST21的第一上层605[k+1]至605[m]以及下层605[1]至605[k]中所包括的导电层可以用作字线或第二选择线。
图27A和27B是例示图25所示的结构的立体图。图27A和图27B例示了栅层叠结构的一部分。
参照图27A和图27B，上凹槽TG1和TG2设置在上层叠结构UST中，并且与下层叠结构LST交叠。凹槽G31至G34贯穿上层叠结构UST的所有层，并且在下层叠结构LST中具有不同深度。
第一上凹槽TG1被第二上层605[m+1]至605[n]围绕。第一上凹槽TG1具有彼此面对并且彼此对称的侧壁。第一上凹槽TG1的侧壁可以具有参照图4B描述的第三阶梯结构SW3。第一上凹槽TG1与第一上层605[k+1]至605[m]交叠。
第二上凹槽TG2被第二上层605[m+1]至605[n]和第一上层605[k+1]至605[m]围绕。第二上凹槽TG2与下层叠结构LST交叠。第二上凹槽TG2可以具有彼此面对并且具有不同梯度的不对称侧壁。第二上凹槽TG2的侧壁中的一个可以具有图4A所示的第一阶梯结构SW1，并且第二上凹槽TG2的另一侧壁可以具有图4A所示的第二阶梯结构SW2。
凹槽G31至G34中的每个可以具有带有图4A所示的第一阶梯结构SW1的侧壁以及图4A所示出的第二阶梯结构SW2的侧壁。例如，第一凹槽G31可以包括参照图5A描述的第一侧壁S1至第三侧壁S3，并且第二凹槽G32可以包括参照图5A描述的第四侧壁S4至第六侧壁S6。
第一上层605[k+1]至605[m]和第二上层605[m+1]至605[n]可以围绕凹槽G31至G34中的每个。
图28A和图28B、图29A和图29B、以及图30A至图30D是例示根据本公开的实施方式的制造半导体存储器装置的方法的图。参照图25、图26A、图26B、图27A和图27B描述的栅层叠结构可以如下所述地形成。
图28A和图28B是例示层叠结构700上的蚀刻停止图案711的平面图和截面图。图28B例示了沿图28A中所示的线Cb-Cb’截取的层叠结构700的截面。
参照图28A和图28B，通过在下部结构701上层叠多个水平层705[1]至705[n]来形成层叠结构700。下部结构701可以与参照图2A和图2B描述的下部结构101相同。在形成覆盖下部结构701的绝缘层703之后，可以在绝缘层703上形成层叠结构700。
层叠结构700的水平层705[1]至705[n]中的每一层可以包括单元区R1和从单元区R1在水平方向上延伸的接触区R2。水平层705[1]至705[n]可以包括下层705[1]至705[k]、第一上层705[k+1]至705[m]和第二上层705[m+1]]至705[n]。
水平层705[1]至705[n]中的每一层可以通过如参照图7A和图7B所描述的交替层叠第一材料层和第二材料层而形成。
随后，可以在层叠结构700上形成蚀刻停止图案711。在形成蚀刻停止图案711之前，图25中所示的沟道结构CH可以形成于层叠结构700的单元区R1中。
蚀刻停止图案711可以由与层叠结构700和在后续工艺中形成的掩模图案不同的材料形成。例如，蚀刻停止图案711可以是如上关于蚀刻停止图案513所描述的硬掩模材料。
蚀刻停止图案711可以从单元区R1延伸到接触区R2。蚀刻停止图案711可以包括在接触区R2中使层叠结构700局部敞开的第一开口OP21和第二开口OP22。
第一开口OP21可以设置在单元区R1和第二开口OP22之间。因此，第一开口OP21可以形成为比第二开口OP22更靠近单元区R1。第一开口OP21的宽度WC可以窄于每个第二开口OP22的宽度WD。
图29A和图29B是例示形成第一上凹槽TG1和第一初步凹槽PGa的工艺的图。图29A是例示第一掩模图案713的平面图。图29B例示了沿图29A所示的线Cb-Cb’截取的层叠结构700的截面。
参照图29A和图29B，第一掩模图案713可以形成在蚀刻停止图案711上以覆盖层叠结构700。第一掩模图案713可以包括光致抗蚀剂图案。第一掩模图案713可以具有露出第一开口OP21的第三开口OP23和分别露出第二开口OP22的第四开口OP24。
使用第一掩模图案713和蚀刻停止图案711作为蚀刻掩模来蚀刻第二上层705[m+1]至705[n]中的每一层，使得形成第一上凹槽TG1和第一初步凹槽PGa。可以通过蚀刻第二上层705[m+1]至705[n]中的通过第一开口OP21和第三开口OP23露出的部分来限定第一上凹槽TG1。可以通过蚀刻第二上层705[m+1]至705[n]中的通过第二开口OP22和第四开口OP24露出的部分来限定第一初步凹槽PGa。
第一上凹槽TG1和第一初步凹槽PGa中的每个可以包括相对的侧壁。两个相对的侧壁都可以具有彼此对称的阶梯结构。每个阶梯结构可以具有参照图4A至图4B描述的第三阶梯结构SW3。
第一上沟槽TG1和第一初步沟槽PGa中的每个的阶梯结构可以通过重复参照图7A和图7B描述的蚀刻工艺和减薄工艺来形成。
图30A至图30D是例示蚀刻图29A和图29B所示的第一初步凹槽PGa中的每个的一部分的工艺的平面图。
参照图30A，可以使用覆盖每个第一初步沟槽PGa的一部分的第二掩模图案715来蚀刻图29B中所示的层叠结构700。在形成第二掩模图案715之前，可以去除图29A和图29B所示的第一掩模图案713。第二掩模图案715可以包括光致抗蚀剂图案。
第二掩模图案715可以延伸以完全覆盖第一上凹槽TG1和单元区R1。第二掩模图案715可以包括第五开口OP25。第五开口OP25可以分别与第二开口OP22交叠。第五开口OP25可以偏向第一初步凹槽PGa的一侧。
可以使用蚀刻停止图案711和第二掩模图案715作为蚀刻掩模来蚀刻图29B中所示的第一上层705[k+1]至705[m]。因此，形成图25、图26A和图27A所示的第二上槽TG2。在用于形成第二上凹槽TG2的蚀刻工艺期间，可以使用开口OP25和第二开口OP22形成参照图4A描述的第二阶梯结构SW2。可以通过重复参照图8C描述的蚀刻和减薄工艺来形成第二阶梯结构SW2。
通过参照图30A描述的工艺，第一初步凹槽PGa中的一个在图30B所示的位置处可以改变为具有第二上凹槽TG2的形状，并且其余第一初步凹槽PGa在图30B所示的位置处可以改变为与第二上部凹槽TG2相同的第二初步凹槽PGb的形状。
参照图30B，在形成第二上凹槽TG2和第二初步凹槽PGb之后，可以去除图30A所示的第二掩模图案715。随后，可以形成具有第六开口OP26的第三掩模图案717，第六开口OP26使第二初步凹槽PGb中的一些敞开并且完全覆盖其余的第二初步凹槽PGb。第三掩模图案717可以形成在蚀刻停止图案711上。第三掩模图案717可以包括光致抗蚀剂图案。
第三掩模图案717可以延伸以完全覆盖第一上凹槽TG1、第二上凹槽TG2和单元区R1。第六开口OP26可以分别与第二开口OP22中的一些交叠。
为了形成图25、图26A和图27A所示的第一槽G31，可以使用蚀刻停止图案711和第三掩模图案711作为蚀刻掩模，来蚀刻图29B中所示的下层705[1]至705[k]中的至少一些层。可以通过用于形成第一凹槽G31的蚀刻工艺来形成具有与图9B中所示的层叠结构300相同结构的结构。
蚀刻后的第二初步凹槽PGb可以是如图30C所示的第一凹槽G31和第三初步凹槽PGc。
参照图30C，在形成第一凹槽G31和第三初步凹槽PGc之后，可以去除图30B中所示的第三掩模图案717。随后，可以形成具有第七开口OP27的第四掩模图案719，第七开口OP27露出第三初步凹槽PGc和其余的第二初步凹槽PGb，并且完全覆盖上凹槽TG1和TG2以及第一凹槽G31。第四掩模图案719可以形成在蚀刻停止图案711上。第四掩模图案719可以包括光致抗蚀剂图案。
第四掩模图案719可以延伸以完全覆盖单元区R1。第七开口OP27可以与第二开口OP22中的一些交叠。
为了形成图25、图26A和图27A中所示的第二凹槽G32和第三凹槽G33，可以使用蚀刻停止图案711和第四掩模图案719作为蚀刻掩模，来蚀刻图29B所示的下层705[1]至705[k]中的至少一些层。可以通过蚀刻第二凹槽G32和第三凹槽G33来形成与图10B中所示的层叠结构300具有相同的形状的截面结构。
通过第七开口OP27露出的凹槽可以是如图30D所示的第二凹槽G32和第四初步凹槽PGd。通过第七开口OP27露出的凹槽可以是如图30D所示的第三凹槽G33和第五初步凹槽PGe。
参照图30D，在形成第二凹槽G32和第三凹槽G33以及第四初步凹槽PGd和第五初步凹槽PGe之后，可以去除图30C所示的第四掩模图案719。随后，可以形成具有第八开口OP28的第五掩模图案721，第八开口OP28露出第四初步凹槽PGd和第五初步凹槽PGe并且完全覆盖上凹槽TG1和TG2以及第一凹槽G31至第三凹槽G33。第五掩模图案721可以形成在蚀刻停止图案711上。第五掩模图案721可以包括光致抗蚀剂图案。
第五掩模图案721可以延伸以完全覆盖单元区R1。第八开口OP28可以分别与第二开口OP22中的一些交叠。
为了形成图25、图26A和图27A中所示的第四凹槽34和第五凹槽35，可以使用蚀刻停止图案711和第五掩模图案721作为蚀刻掩模来蚀刻图29B中所示的下层705[1]至705[k]中的至少一些。可以通过用于形成第四凹槽G34和第五凹槽G35的蚀刻工艺来形成具有与图11B中所示的层叠结构300相同形状的截面结构。
随后，可以去除第五掩模图案721，并且可以顺序执行参照图22A和图22B描述的形成间隙填充绝缘层的工艺、参照图23描述的第一平坦化工艺、以及参照图24A和图24B描述的第二平坦化工艺和形成狭缝的工艺。
图31是例示根据本公开的实施方式的存储器系统的配置的框图。
参照图31，根据本公开的实施方式的存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是配置有多个闪存芯片的多芯片封装件。存储器装置1120可以包括参照图1A、图1B、图2A、图2B、图3、图4A和图4B、图5A和图5B、图6、图13A和图13B、图14A和图14B、图15、图16、图25、图26A和图26B以及图27A和图27B描述的半导体存储器装置中的任何一个。
存储器控制器1110被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、CPU 1112、主机接口1113、纠错码(ECC)1114和存储器接口1115。SRAM1111用作CPU 1112的操作存储器，CPU 1112执行用于存储器控制器1110的数据交换的整体控制操作，并且主机接口1113包括用于与存储器系统1100连接的主机的数据交换协议。ECC1114检测并纠正从存储器装置1120读取的数据中的错误，并且存储器接口1115与存储器装置1120接口连接。另外，存储器控制器1110还可以包括用于存储用于与主机接口连接的代码数据等的ROM。
如上所述配置的存储器系统1100可以是其中存储器装置1120与控制器1110结合的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1100可以通过诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、外围组件互连(PCI)协议、PCI–快速(PCI-E)协议、高级技术附接(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、小型计算机系统接口(SCSI)协议、增强型小磁盘接口(ESDI)协议和集成驱动电子设备(IDE)协议之类的各种接口协议与外部实体(例如，主机)进行通信。
图32是例示根据本公开的实施方式的计算系统的配置的框图。
参照图32，根据本公开的实施方式的计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200提供操作电压的电池，并且还可以包括应用芯片组、相机图像处理器(CIS)、移动D-RAM等。
在本公开的实施方式中，设置在层叠结构的接触区中的不同深度处的凹槽设置有具有阶梯结构的侧壁，使得阶梯结构能够用作连接至接触插塞的焊盘区。
在本公开的实施方式中，凹槽局部地形成于构成层叠结构的薄膜中。因此，薄膜延伸到层叠结构的接触区的两侧，使得接触区的两侧能够用作单元区。
本公开的实施方式中，构成层叠结构的每个薄膜保留在接触区中，从而能够确保制造工艺的稳定性。因此，能够提高三维半导体存储器装置的结构稳定性。
在本公开的实施方式中，限定每个凹槽的一些侧壁具有阶梯结构，而其它侧壁的梯度大于阶梯结构的梯度。因此，凹槽所占的面积减小，从而能够提高半导体存储器装置的集成度。
在本公开的实施方式中，能够执行层叠结构的蚀刻工艺，使得层叠结构的被用作蚀刻掩模的掩模图案单独暴露出的区域彼此交叠。因此，能够容易地形成设置在不同深度的凹槽。
在本公开的实施方式中，形成半导体装置包括数次施加和去除光致抗蚀剂层以形成一系列凹槽。当硬掩模层与光致抗蚀剂层一起存在时，能够大大减少光致抗蚀剂层的厚度，并且创建和去除光致抗蚀剂层的时间大大减小，从而得到更高的生产量以及更低的缺陷和成本。另外，因为使用硬掩模图案中的开口来形成凹槽，所以光致抗蚀剂掩模的容差能够更大。
已经在附图和说明书中描述了本公开的实施方式。已经使用特定术语来解释本公开的特定实施方式。然而，本公开不限于上述实施方式，并且在本公开的范围内可以有许多变型。对于本领域技术人员显而易见的是，除了本文公开的实施方式之外，还能够基于本公开的技术范围进行各种修改。
相关申请的交叉引用
本申请要求于2019年3月15日提交的韩国专利申请No.10-2019-0030157的优先权，通过引用将其合并于此。

Claims (20)

1.一种用于形成半导体装置的方法，该方法包括以下步骤：
形成具有多个层叠的层的层叠结构；
通过蚀刻所述层叠结构来在所述层叠结构中形成具有第一深度的多个阶梯沟槽，所述多个阶梯沟槽中的每一个具有相对的第一阶梯侧壁和第二阶梯侧壁，所述第一阶梯侧壁和所述第二阶梯侧壁各自具有多个阶梯；
在所述层叠结构的顶表面上方形成具有硬掩模材料的蚀刻停止图案，所述蚀刻停止图案包括露出所述多个阶梯沟槽的一部分的多个开口；
在所述蚀刻停止图案上方形成第一光致抗蚀剂图案，所述第一光致抗蚀剂图案填充所述开口的第一部分并露出所述开口的第二部分；以及
使用所述蚀刻停止图案作为蚀刻掩模来蚀刻所述开口的所述第二部分，以将通过所述开口的所述第二部分露出的所述阶梯沟槽的底部延伸到低于所述第一深度的第二深度。
2.根据权利要求1所述的方法，其中，所述半导体装置包括单元区和接触区，并且
其中，蚀刻所述开口的所述第二部分形成第一凹槽，并且所述多个阶梯沟槽中的第一阶梯沟槽设置在所述第一凹槽与所述半导体装置的所述单元区之间。
3.根据权利要求2所述的方法，该方法还包括以下步骤：
从所述开口的所述第一部分去除所述第一光致抗蚀剂图案；
形成覆盖所述第一凹槽的第二光致抗蚀剂图案；以及
使用所述蚀刻停止图案和所述第二光致抗蚀剂图案作为蚀刻掩模来蚀刻所述开口的第三部分。
4.根据权利要求3所述的方法，其中，蚀刻所述开口的第三部分的步骤包括以下步骤：形成与所述第一凹槽相邻的第二凹槽，所述第二凹槽的深度大于所述第一凹槽的深度。
5.根据权利要求4所述的方法，其中，蚀刻所述开口的第三部分的步骤包括以下步骤：形成与所述第二凹槽相邻的第三凹槽，所述第三凹槽的深度大于所述第二凹槽的深度。
6.根据权利要求1所述的方法，其中，所述蚀刻停止图案的所述多个开口在第一方向上延伸，并且所述多个阶梯沟槽在与所述第一方向垂直的第二方向上延伸。
7.根据权利要求1所述的方法，其中，所述层叠结构包括与多个第二层交替的多个第一层，所述第二层包括与所述第一层不同的材料，并且每个所述阶梯具有至少一个所述第一层和至少一个所述第二层。
8.根据权利要求7所述的方法，其中，所述层叠结构包括至少32个所述第一层和至少32个所述第二层。
9.根据权利要求8所述的方法，其中，蚀刻所述开口的所述第二部分的步骤包括以下步骤：蚀刻至少8个所述第一层和至少8个所述第二层。
10.根据权利要求7所述的方法，其中，所述层叠结构至少包括96个所述第一层和96个所述第二层。
11.根据权利要求10所述的方法，其中，蚀刻所述开口的所述第二部分的步骤包括以下步骤：蚀刻至少16个所述第一层和至少16个所述第二层。
12.根据权利要求1所述的方法，其中，所述第一光致抗蚀剂图案中的开口的边缘从所述蚀刻停止图案中的开口的边缘后退。
13.根据权利要求1所述的方法，其中，所述第一阶梯侧壁与所述第二阶梯侧壁不对称。
14.根据权利要求1所述的方法，其中，所述第二阶梯侧壁是虚设结构。
15.根据权利要求1所述的方法，其中，所述半导体装置包括单元区和接触区，并且所述第一阶梯侧壁的阶梯是用于所述接触区的接触焊盘，所述方法还包括以下步骤：
分别在所述接触焊盘上形成垂直接触。
16.根据权利要求1所述的方法，其中，所述蚀刻停止图案中的所述开口用于形成具有不同深度的多个凹槽，该方法还包括以下步骤：用绝缘材料填充所述多个凹槽。
17.根据权利要求16所述的方法，该方法还包括以下步骤：
使用所述蚀刻停止图案作为停止层来去除所述绝缘材料的一部分。
18.根据权利要求1所述的方法，其中，所述开口是基本矩形的开口，所述基本矩形的开口用于通过多个蚀刻工艺来限定多个凹槽的侧壁。
19.根据权利要求18所述的方法，其中，所述基本矩形的开口限定了所述多个凹槽中的每个凹槽的四个侧壁。
20.根据权利要求1所述的方法，其中，所述半导体装置是在所述层叠的层中包括至少192个层的存储器装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112201662B (zh) * 2020-09-24 2024-03-12 上海华力集成电路制造有限公司 一种nand阶梯结构的形成方法
US20220328512A1 (en) * 2021-04-09 2022-10-13 Sandisk Technologies Llc Three-dimensional memory device with off-center or reverse slope staircase regions and methods for forming the same
US11961801B2 (en) * 2021-07-12 2024-04-16 Micron Technology, Inc. Integrated circuitry, memory circuitry comprising strings of memory cells, and method of forming integrated circuitry
US20230063178A1 (en) * 2021-08-30 2023-03-02 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic systems and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060958A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
CN106409811A (zh) * 2015-07-31 2017-02-15 爱思开海力士有限公司 半导体器件及其制造方法
CN106711146A (zh) * 2015-11-16 2017-05-24 爱思开海力士有限公司 半导体器件及其制造方法
CN108431955A (zh) * 2016-02-15 2018-08-21 桑迪士克科技有限责任公司 具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100586165B1 (ko) * 2003-12-30 2006-06-07 동부일렉트로닉스 주식회사 바닥 반사 방지 코팅 방법
JP5330017B2 (ja) 2009-02-17 2013-10-30 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
KR101818975B1 (ko) * 2011-10-14 2018-03-02 삼성전자주식회사 수직형 반도체 소자의 제조 방법
KR101974352B1 (ko) 2012-12-07 2019-05-02 삼성전자주식회사 수직 셀을 갖는 반도체 소자의 제조 방법 및 그에 의해 제조된 반도체 소자
US8759217B1 (en) * 2013-01-07 2014-06-24 Macronix International Co., Ltd. Method for forming interlayer connectors to a stack of conductive layers
US9412753B2 (en) * 2014-09-30 2016-08-09 Sandisk Technologies Llc Multiheight electrically conductive via contacts for a multilevel interconnect structure
US9741569B2 (en) * 2014-12-16 2017-08-22 Macronix International Co., Ltd. Forming memory using doped oxide
US9905514B2 (en) 2016-04-11 2018-02-27 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
KR102415206B1 (ko) 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011060958A (ja) * 2009-09-09 2011-03-24 Toshiba Corp 半導体装置及びその製造方法
CN106409811A (zh) * 2015-07-31 2017-02-15 爱思开海力士有限公司 半导体器件及其制造方法
CN106711146A (zh) * 2015-11-16 2017-05-24 爱思开海力士有限公司 半导体器件及其制造方法
CN108431955A (zh) * 2016-02-15 2018-08-21 桑迪士克科技有限责任公司 具有虚设电介质层堆叠体下方的外围器件的三维存储器器件及其制造方法

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