KR20230142802A - 반도체 디바이스를 형성하는 방법 - Google Patents

반도체 디바이스를 형성하는 방법 Download PDF

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KR20230142802A
KR20230142802A KR1020237031570A KR20237031570A KR20230142802A KR 20230142802 A KR20230142802 A KR 20230142802A KR 1020237031570 A KR1020237031570 A KR 1020237031570A KR 20237031570 A KR20237031570 A KR 20237031570A KR 20230142802 A KR20230142802 A KR 20230142802A
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린춘 우
쿤 장
웬시 조우
질리앙 시아
종리앙 후오
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 개시 내용의 측면은 반도체 디바이스 제조 방법을 제공한다. 이 방법은 제1 다이의 제1 측면에 대한 처리에 의해 제1 층에 단부가 있는 수직 구조물을 층 스택 내에 형성하는 단계를 포함한다. 제1 층은 제2 층보다 층 스택에 대해 더 나은 식각 선택성을 갖는다. 이 방법은 제1 측면과 반대편에 있는 제1 다이의 제2 측면에 대한 처리에 의해 제1 층을 제2 층으로 대체하는 단계를 더 포함한다.

Description

반도체 디바이스를 형성하는 방법
본 출원은 일반적으로 반도체 디바이스의 제조 프로세스에 관련된 실시예를 설명한다.
반도체는 더 작은 트랜지스터를 요구하지 않으면서 더 높은 트랜지스터 밀도를 달성하기 위해 3차원(3D) NAND 플래시 메모리 기술 등과 같은 발전된 수직 디바이스 기술을 제조한다. 일부 예에서, 3D NAND 메모리 디바이스는 수직 메모리 셀 스트링의 어레이를 포함한다. 각각의 수직 메모리 셀 스트링은 직렬로 연결된 다수의 메모리 셀을 포함한다. 수직 메모리 셀 스트링의 메모리 셀 수를 늘리면 데이터 저장 밀도가 높아질 수 있다.
본 개시 내용의 일 측면은 반도체 디바이스 제조 방법을 제공한다. 이 방법은 제1 다이의 제1 측면(first side)에 대한 처리에 의해 제1 층에 단부가 있는 수직 구조물을 층 스택(stack of layers) 내에 형성하는 단계를 포함한다. 제1 층은 제2 층보다 층 스택에 대해 더 나은 식각 선택성을 갖는다. 이 방법은 제1 측면과 반대편에 있는 제1 다이의 제2 측면에 대한 처리에 의해 제1 층을 제2 층으로 대체하는 단계를 더 포함한다.
일부 예에서, 제1 층은 텅스텐을 포함하고, 제2 층은 폴리실리콘 층과 같은 반도체 층을 포함한다.
본 개시 내용의 일 측면에 따르면, 수직 구조물은 채널 구조물에 대응하고, 초기의 제1 층 스택은 코어 영역 내에 제1 층을 포함한다. 층 스택은 초기의 제2 층 스택에 대응한다. 방법은, 이후에 초기의 제1 층 스택 위에 교대로 적층된 절연층 및 희생 게이트층을 포함하는 초기의 제2 층 스택을 형성하는 단계를 더 포함한다.
일부 예에서, 방법은 초기의 제2 층 스택 내에 제1 층에 단부가 있는 채널 홀을 형성하는 단계와, 채널 홀 내에 채널 구조물을 형성하는 단계를 더 포함한다. 구체적으로, 일부 예에서, 채널 구조물은 차단 절연층, 전하 저장층 및 터널링 절연층으로 둘러싸인 채널층을 포함한다. 이후에, 제1 층을 제2 층으로 대체하는 단계는, 제2 측면에 대한 처리에 의해 제1 층을 제거하는 단계와, 제2 측면에 대한 처리에 의해 채널 구조물의 단부로부터 차단 절연층, 전하 저장층, 및 터널링 절연층을 제거하는 단계를 더 포함한다.
일부 예에서, 제1 층을 제2 층으로 대체하기 위해, 방법은 채널 구조물의 단부에서 채널층과 접촉하는 제2 층을 형성하는 단계를 포함할 수 있다. 예를 들어, 방법은 제2 측면에 대한 처리에 의해 채널 구조물의 단부에서 채널층과 접촉하는 반도체층을 형성하는 단계를 포함할 수 있다. 구체적으로 일 예에서, 방법은 반도체층의 라이너 부분을 형성하는 단계를 포함한다. 라이너 부분은 채널 구조물의 단부에서 채널층과 접촉한다. 이후에 방법은 라이너 부분을 도핑하기 위해 이온 주입을 수행하는 단계와, 반도체층의 벌크 부분을 형성하는 단계를 포함한다. 또한, 방법은 제2 측면 상에 패드 구조물을 형성하는 단계 - 패드 구조물은 반도체층과 전도성으로 연결됨 - 를 포함한다.
본 개시 내용의 다른 측면에 따르면, 수직 구조물은 더미 채널 구조물에 대응하고, 초기의 제1 층 스택은 계단 영역에 제1 층을 포함한다. 일부 예에서, 층 스택은 초기의 제2 층 스택에 대응하고, 방법은, 초기의 제1 층 스택 위에 교대로 적층된 절연층 및 희생 게이트층을 포함하는 초기의 제2 층 스택을 형성하는 단계와, 계단의 초기의 제2 층 스택에 기초하여 계단 단을 형성하는 단계를 포함한다. 또한, 방법은 절연 재료를 사용하여 계단 영역을 평탄화하는 단계를 포함한다. 이후에 방법은 절연 재료와 초기의 제2 층 스택 내에 더미 채널 홀을 형성하는 단계를 포함한다. 제1 층 내에 더미 채널 홀의 단부를 형성한다. 이후에 방법은 더미 채널 홀 내에 더미 채널 구조물을 형성하는 단계를 포함한다.
본 개시 내용의 다른 측면에 따르면, 수직 구조물은 게이트 라인 슬릿 구조물에 대응하고, 초기의 제1 층 스택은 게이트 라인 슬릿 영역 내에 제1 층을 포함한다. 상기 층 스택은 초기의 제2 층 스택에 대응하고, 방법은 초기의 제1 층 스택 위에 교대로 적층된 절연층 및 희생 게이트층을 포함하는 초기의 제2 층 스택을 형성하는 단계를 더 포함한다. 이후에 방법은 초기의 제2 층 스택에 채널 구조물을 형성하는 단계와, 제1 층에 단부가 있는 초기의 제2 층 스택 내에 트렌치를 형성하는 단계와, 트렌치를 통해 희생 게이트층을 게이트층으로 대체하는 단계와, 트렌치 내에 게이트 라인 슬릿 구조물을 형성하는 단계를 더 포함한다.
본 개시 내용의 다른 측면에 따르면, 방법은 제1 다이의 제1 측면에 대한 처리에 의해 펀치 쓰루 영역 내에 펀치 쓰루 접촉 구조물을 형성하는 단계를 한다. 일부 예에서, 방법은 제1 다이의 제1 측면 상에 본딩 구조물을 형성하는 단계와, 제1 다이의 제2 측면에 대한 처리 전에 제1 측면을 제2 다이와 본딩하는 단계를 포함한다. 예에서, 방법은 제1 다이의 제2 측면에 대한 처리에 의해 관통 실리콘 콘택을 형성하는 단계를 포함한다. 관통 실리콘 콘택은 펀치 쓰루 접촉 구조물을 제1 다이의 제2 측면의 패드 구조와 전도성 연결한다.
본 개시 내용의 일 측면은 반도체 디바이스 제조 방법에 사용하기 위한 레이아웃 설계를 제공한다.
본 개시 내용의 일 측면은 반도체 디바이스 제조 방법에 따라 제조되는 반도체 디바이스 및 메모리 디바이스 시스템을 제공한다.
본 개시 내용의 측면은 첨부된 도면과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계 표준 관행에 따라 다양한 기능은 일정한 척도로 그려지지 않는다는 점에 유의한다. 실제로, 논의의 명확성을 위해 다양한 특징의 크기가 임의로 증가 또는 감소될 수 있다.
도 1a 및 도 1b는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스(100)의 단면도를 도시한다.
도 2a 내지 2c는 정지층을 정의하기 위한 패턴의 레이아웃을 도시한다.
도 3은 일부 예에서 프로세스(300)의 개요를 설명하는 흐름도를 도시한다.
도 4a 내지 도 4p는 일부 실시예에 따라 웨이퍼 레벨 제조의 다양한 중간 단계에서 반도체 디바이스의 어레이 다이의 단면도를 도시한다.
도 5는 본 개시 내용의 일부 예에 따른 메모리 시스템 디바이스의 블록도를 도시한다.
다음 개시 내용은 제공된 발명의 대상의 다양한 특징을 구현하기 위한 다양한 실시예 또는 예를 제공한다. 본 개시 내용을 단순화하기 위해 구성요소 및 배열의 특정 예가 아래에 설명된다. 물론, 이는 단지 예시일 뿐 제한하려는 의도는 아니다. 예를 들어, 이하의 설명에서 제2 특징 상에 또는 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 또한 추가 특징이 제1 및 제2 특징 사이에 형성될 수 있어 제1 및 제2 특징이 직접 접촉되지 않을 수 있도록 하는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명확성을 위한 것이며 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 나타내지 않는다.
또한, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 설명의 용이함을 위해 도면에 예시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 기술하기 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향에 더하여 사용 또는 작동 중인 디바이스의 다양한 배향을 포함하도록 의도된다. 장치는 다르게 배향될 수 있고(90도 회전되거나 다른 배향으로), 본 명세서에서 사용된 공간적으로 관련된 설명도 마찬가지로 그에 따라 해석될 수 있다.
본 개시 내용의 일부 측면에 따르면, 수직형 디바이스 기술은 웨이퍼 상에 채널 구조, 더미 채널 구조, 3차원(3D) NAND 플래시 메모리의 게이트 라인 슬릿 구조 등과 같은 수직 구조물을 형성한다. 일부 예에서, 수직 구조물은 웨이퍼의 제1 측면(전면이라고도 함)의 층으로 식각되는 홀 또는 트렌치와 같은 개구에 형성될 수 있다. 홀 또는 트렌치를 형성하기 위한 식각 프로세스는 홀의 깊이 균일성에 영향을 미칠 수 있다. 수직 구조물의 높이가 증가하면(예를 들어, 수직 메모리 셀 스트링의 메모리 셀 수를 증가시키기 위해) 홀 또는 트렌치의 깊이를 제어하기 어렵고 홀 또는 트렌치의 깊이 균일성이 열악해질 수 있다. 홀이나 트렌치의 깊이 균일성이 좋지 않으면, 수직 구조물의 단부의 깊이 균일성이 좋지 않아 디바이스 전자 특성에 상당한 변화가 발생할 수 있다. 일부 반도체 기술은 전면 처리와 후면 처리를 사용하여 웨이퍼 양면에 구조물을 형성한다. 수직 구조물의 단부의 깊이 균일성이 좋지 않아 후면 처리가 어려울 수 있다.
본 개시 내용의 일부 측면은 수직 구조물의 단부의 깊이 제어 및 균일성을 개선하는 기술을 제공하고, 따라서 프로세스 마진을 높이고 후면 처리를 용이하게 할 수 있다.
본 개시 내용의 일부 측면에 따르면, 정지층은 수직 구조물을 형성하기 위해 영역의 층 스택 아래에 형성될 수 있다. 수직 구조물은 층 스택 내에 홀이나 트렌치를 식각하고 홀이나 트렌치를 수직 구조물용 재료로 채워서 형성될 수 있다. 홀이나 트렌치를 식각하는 것은 정지층에서 멈출 수 있다. 정지층의 식각 특성은 수직 구조물의 단부의 깊이를 제어하는 데 사용될 수 있다. 후면 처리를 사용하는 일부 예에서, 정지층은 후면 처리에 의해 제거될 수 있고, 기능층인 다른 층으로 대체될 수 있지만 정지층에 비해 열등한 식각 특성을 가질 수 있다.
예를 들어, 3차원(3D) NAND 플래시 메모리 기술에서, 채널 구조물은 반도체층에 채널 구조물의 단부를 갖는 층 스택으로 형성된다. 일부 예에서 반도체층은 어레이 공통 소스를 형성하는 데 사용될 수 있다. 그러나, 반도체층의 식각 특성은 채널 구조용 층 스택에 홀을 형성하기 위한 식각 프로세스 동안 불량한 깊이 제어 및 불량한 깊이 균일성을 유발할 수 있다. 일부 예에서, 반도체층보다 더 나은 식각 특성(가령, 반도체층보다 층 스택에 대한 더 나은 식각 선택성)을 갖는 정지층이 층 스택 아래에 형성될 수 있다. 예시에서, 반도체층은 폴리실리콘층이고, 정지층은 텅스텐을 포함한다. 폴리실리콘 층보다 층 스택에 대해 더 나은 식각 선택성을 갖는 다른 적합한 재료가 정지 층에 사용될 수 있다는 점에 유의해야 한다. 홀은 층 스택을 통해 식각될 수 있으며 더 나은 깊이 제어와 더 나은 깊이 균일성을 통해 정지층에서 끝날 수 있다. 채널 구조물을 형성한 후, 정지층은 후면 처리를 사용하여 반도체층으로 대체될 수 있다.
도 1a 및 도 1b는 본 개시 내용의 일부 실시예에 따른 반도체 디바이스(100)의 단면도를 도시한다. 도 1a는 도 1b에 도시된 반도체 디바이스(100)의 A'A 라인을 따른 단면도를 도시하고, 도 1b는 도 1a에 도시된 반도체 디바이스(100)의 B'B 라인을 따른 단면도를 도시한다. 설명의 편의를 위해 특징은 일정한 비율로 그려지지 않았다.
도 1a 및 도 1b에 도시된 바와 같이, 반도체 디바이스(100)는 다수의 영역 및 다수의 영역에 형성된 수직 구조물을 포함한다. 구체적으로, 반도체 디바이스(100)는 코어 영역(101), 및 코어 영역(101)에 형성된 채널 구조물(130)을 포함하고; 반도체 디바이스(100)는 계단 영역(102) 및 계단 영역(102)에 형성된 더미 채널 구조물(150)을 포함하며; 반도체 디바이스(100)는 게이트 라인 슬릿 영역(103)과, 게이트 라인 슬릿 영역(103)에 형성된 게이트 라인 슬릿 구조물(140)을 포함한다.
본 개시 내용의 일부 측면에 따르면, 수직 구조물의 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 정지층을 활용함으로써 적어도 한 유형의 수직 구조물이 형성될 수 있으며, 그런 다음 정지층은 기능층으로 대체된다. 예에서, 정지층은 채널 구조물(130)에서 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 코어 영역(101)에 형성된다. 다른 예에서, 정지층은 더미 채널 구조물(150)에서 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 계단 영역(102)에 형성된다. 다른 예에서, 게이트 라인 슬릿 구조물(140)에서 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 정지층이 게이트 라인 슬릿 영역(103)에 형성된다.
일부 예에서, 정지층은 여러 유형의 수직 구조물에서 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 여러 영역에 형성된다. 일 예에서, 정지층은 채널 구조물(130), 더미 채널 구조물(150) 및 게이트 라인 슬릿 영역(103)에 대해 각각 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 코어 영역(101), 계단 영역(102) 및 게이트 라인 슬릿 영역(103)에 형성된다. 다음 설명에서는 코어 영역(101), 계단 영역(102), 게이트 라인 슬릿 영역(103)에서 정지층을 활용하는 예를 사용하여 깊이 제어 및 균일성 제어 기술을 예시하고 있으나, 예시된 기술은 다른 예에 사용하기 위해 적절하게 조정될 수 있다는 점에 유의한다.
도 1a는 반도체 디바이스(100)가 하나의 다이를 포함하는 것을 도시하지만, 반도체 디바이스(100)는 도시되지 않은 추가적인 다이(들)를 포함할 수 있음에 유의한다. 일부 예에서, 반도체 디바이스(100)는 도 1a에 도시된 제1 다이 및 면대 면(예를 들어, 전면에서 전면으로)으로 접합되는 제2 다이(미도시)를 포함한다. 예를 들어, 제1 다이(도 1a 및 도 1b)는 전면 상에 형성된 메모리 셀 어레이를 포함하며, 어레이 다이로 지칭될 수 있고; 제2 다이(미도시)는 전면 상에 형성된 주변 회로를 포함하고 주변 다이로 지칭될 수 있다. 일부 예에서는 주변 회로가 CMOS(complementary metal-oxide-semiconductor) 기술을 사용하여 형성되고, 주변 다이를 CMOS 다이라고도 한다.
일부 다른 실시예에서, 반도체 디바이스는 다수의 어레이 다이 및 CMOS 다이를 포함할 수 있다는 점에 유의한다. 다수의 어레이 다이와 CMOS 다이는 서로 적층되고 결합될 수 있다. CMOS 다이는 다수의 어레이 다이에 각각 결합되고, 개개의 어레이 다이를 구동할 수 있다.
반도체 디바이스(100)는 웨이퍼 규모, 칩 규모, 패키지 규모 등과 같은 임의의 적합한 규모의 디바이스일 수 있다. 일부 예(예를 들어, 웨이퍼 스케일)에서, 반도체 디바이스(100)는 면대면으로 접합된 적어도 제1 웨이퍼 및 제2 웨이퍼를 포함한다. 어레이 다이는 제1 웨이퍼 상에 다른 어레이 다이와 함께 배치되고, CMOS 다이는 제2 웨이퍼 상에 다른 CMOS 다이와 함께 배치된다. 제1 웨이퍼와 제2 웨이퍼는 함께 접합되고, 따라서 제1 웨이퍼 상의 어레이 다이는 제2 웨이퍼 상의 해당 CMOS 다이와 접합된다. 일부 예(예를 들어, 칩 규모)에서, 반도체 디바이스(100)는 적어도 어레이 다이와 CMOS 다이가 함께 결합된 칩이다. 예에서, 칩은 함께 접합된 웨이퍼에서 다이싱된다. 또 다른 예(예: 패키지 규모)에서 반도체 디바이스(100)는 패키지 기판 상에 조립된 하나 이상의 반도체 칩을 포함하는 반도체 패키지이다.
도 1a는 코어 영역(101)의 채널 구조물(130), 게이트 라인 슬릿 영역(103)의 게이트 라인 슬릿 구조물(140), 계단 영역(102)의 더미 채널 구조물(150) 및 펀치 쓰루 영역(104)의 펀치 쓰루 접촉 구조물(160)를 도시한다.
채널 구조물(130)은 제2 층 스택(120)에 형성된 본체부(132)와, 제1 층 스택(110)에 단부 부분(131)을 포함한다. 제1 층 스택(110)은 후면 처리를 사용하여 정지층(미도시)을 대체함으로써 형성된 반도체층(111)을 포함한다. 제2 층 스택(120)은 어레이 다이의 전면 상에 교대로 적층된 게이트층(123) 및 절연층(121)을 포함한다. 전면은 후면의 반대편에 있다.
일부 실시예에서, 채널 구조물(130)은 주면 X-Y 평면의 방향에 수직인 Z 방향으로 연장되는 기둥 형태를 갖는다. 일 실시예에서, 채널 구조체(130)은 X-Y 평면에서 원형(또는 타원형 또는 다각형)의 재료로 형성되며, Z 방향으로 연장된다. 예를 들어, 채널 구조물(130)은 X-Y 평면에서 원형(또는 타원형 또는 다각형)을 갖고, Z 방향으로 연장되는 차단 절연층(133)(예: 실리콘 산화물), 전하 저장층(134)(예: 실리콘 질화물), 터널링 절연층(135)(예: 실리콘 산화물), 반도체층(136) 및 절연층(137)과 같은 기능층을 포함한다. 일 예에서는, 채널 구조물(130)의 채널 홀 측벽 상에 차단 절연층(133)(예를 들어, 실리콘 산화물)을 형성한 후, 전하 저장층(134)(예를 들어, 실리콘 질화물), 터널링 절연층(135), 반도체층(136) 및 절연층(137)은 측벽으로부터 순차적으로 적층된다. 반도체층(136)은 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적합한 반도체 재료일 수 있고, 반도체 재료는 도핑되지 않거나 p형 또는 n형 도펀트를 포함할 수 있다. 일부 예에서, 반도체 재료는 도핑되지 않은 고유 실리콘 재료이다. 그러나 결함으로 인해 고유 실리콘 재료는 일부 예에서 1010cm-3 정도의 캐리어 밀도를 가질 수 있다. 절연층(137)은 실리콘 산화물, 실리콘 질화물 등과 같은 절연 재료로 형성되거나, 에어갭으로 형성될 수도 있다.
본 개시 내용의 일부 측면에 따르면, 채널 구조물(130)과 제2 층 스택(120)은 함께 수직 메모리 셀 스트링을 형성한다. 예를 들어, 반도체층(136)은 메모리 셀 스트링의 트랜지스터에 대한 채널 부분에 대응하고, 게이트층(123)은 수직형 메모리 셀 스트링의 트랜지스터의 게이트에 대응한다. 일반적으로 트랜지스터는 채널을 제어하는 게이트(Gate)를 갖고 있으며, 채널 양 옆에 드레인(Drain)과 소스(Source)를 갖고 있다. 단순화를 위해, 도 1a에서, 도 1a의 트랜지스터용 채널의 상부 측면은 드레인으로서 지칭되고, 도 1a의 트랜지스터용 채널의 하부 측면은 소스로서 지칭된다. 특정 구동 구성에서 드레인과 소스가 전환될 수 있다는 점에 유의한다. 도 1a의 예에서, 반도체층(136)은 트랜지스터의 연결된 채널에 대응한다. 특정 트랜지스터의 경우, 특정 트랜지스터의 드레인은 특정 트랜지스터 위의 상부 트랜지스터의 소스와 연결되고, 특정 트랜지스터의 소스는 특정 트랜지스터 아래의 하부 트랜지스터의 드레인과 연결된다. 따라서, 수직형 메모리 셀 스트링의 트랜지스터는 직렬로 연결된다.
도 1a의 예에서, 단부 부분(131)은 반도체층(136) 및 절연층(137)을 포함한다. 일부 실시예에서는 단부 부분(131)에 차단 절연층(133), 전하 저장층(134) 및 터널링 절연층(135)이 후면 처리(backside processing)에 의해 제거된다. 일부 실시예에서, 단부 부분(131)에 대응하는 초기 단부 부분(initial end portion)도 차단 절연층(133), 전하 저장층(134) 및 터널링 절연층(135)을 포함한다. 초기 단부 부분은 코어 영역(101)에서 정지층(미도시)을 갖는 층의 초기의 제1 스택(initial first stack of layers) 내에 형성된다. 정지층은 후면 처리에 의해 제거될 수 있다. 초기 단부 부분의 차단 절연층(133), 전하 저장층(134) 및 터널링 절연층(135)은 후면 처리에 의해 제거될 수 있다. 또한, 반도체층(111)은 후면 처리에 의해 형성될 수도 있다.
본 개시 내용의 일부 측면에 따르면, 단부 부분(131)의 반도체층(136)은 수직 메모리 셀 스트링의 소스 단자에 대응하고, 제1 스택(110)의 반도체층(111)은 수직 메모리 셀 스트링의 어레이의 소스 단자를 P2로 도시된 바와 같은 어레이 공통 소스(array common source, ACS) 단자에 연결하도록 구성된다. 도 1a의 예에서, 반도체층(111)은 벌크 부분(112) 및 라이너 부분(113)(예를 들어 컨포멀 부분)을 포함한다. 라이너 부분(113)은 반도체층(136)과 접촉한다. 일 예에서, 라이너 부분(113)은 원하는 도핑 프로파일을 달성하기 위해 이온 주입에 의해 도핑될 수 있다. 다른 예에서, 반도체층(111)은 반도체층(136)과 접촉하는 벌크 부분(112)만을 포함한다. 일부 예에서, 반도체층(111)은 도핑된 폴리실리콘(N형 도핑된 실리콘, P형 도핑된 실리콘 등) 등과 같은 실리콘 재료이다.
도 1a 및 도 1b의 예에서, 게이트 라인 슬릿(gate line slit, GLS) 구조물(140)은 제2 층 스택(120)에 형성되고, 단부 부분은 제1 층 스택(110)에 형성된다. GLS 구조물(140)은 게이트 최종 프로세스에서 희생층을 게이트층(123)으로 대체하는 것을 용이하게 하는 데 사용될 수 있다. 일부 예에서, GLS 구조물(140)은 하나 이상의 유전체 재료로 트렌치를 채우는 것에 의해 형성된다. 일부 예에서, GLS 구조물(140)은 제2 층 스택(120)을 통해 확장되고, GLS 구조물(140)은 (채널 구조물(130)에 대응하는) 수직 메모리 셀 스트링을 개별 블록으로 분할할 수 있다. 일부 예에서, 수직형 메모리 셀 스트링은 블록별로 삭제되도록 구성된다. 또한, GLS 구조물(140) 사이의 채널 구조물(130)의 수량 및 배열이 다양할 수 있다.
GLS 구조물(140)의 단부 부분은 제1 층 스택(110)에 있다. 일부 예에서, GLS 구조물(140)의 단부 부분은 게이트 라인 슬릿 영역(103)에 정지층(미도시)을 갖는 층들의 초기의 제1 스택에 형성된다. 정지층은 후면 처리에 의해 제거될 수 있다. 또한, 반도체층(111)은 후면 처리에 의해 형성될 수도 있다.
몇몇 예(미도시)에서, GLS 구조물(140)은 전도성 물질(미도시)을 포함할 수 있고 ACS 단말로서 기능하도록 구성될 수 있다는 점에 유의한다.
도 1a의 예에서, 게이트층(123)과 절연층(121)이 계단 영역(102)에 계단 단의 형태로 배열된다. 예를 들어, 각 계단 단은 절연층(121)과 게이트층(123)의 쌍을 하나 이상 포함할 수 있다. 계단 영역(102)도 절연 재료(163)로 채워지고 다른 영역과 평탄화된다. 게이트 접촉 구조물(미도시)은 계단 단에 배치되어 개개의 게이트층(123)과 연결될 수 있다. 게이트 접촉 구조물은 개개의 게이트층(123)에 구동 회로를 연결하여 적층된 메모리 셀을 제어하고 게이트를 선택하는데 사용된다.
도 1a 및 도 1b의 예에서, 더미 채널 구조물(150)은 제1 스택(110)에 단부 부분이 있도록 계단 영역(102) 내에 형성된다. 더미 채널 구조물(150)은 게이트 최종 프로세스에서 희생층을 게이트층(123)으로 대체하는 동안 제2 층 스택(120)이 붕괴되는 것을 방지할 수 있다. 더미 채널 구조물(150)은 하나 이상의 유전 재료를 포함할 수 있다. 일 예에서, 더미 채널 구조물(150)은 GLS 구조물(140) 사이의 계단 영역(102) 내에 배치될 수 있다. 다른 예에서, 하나 이상의 더미 채널 구조물(150)은 또한 코어 영역(101) 내에 배치될 수 있다.
더미 채널 구조물(150)의 단부 부분은 제1 층 스택(110) 내에 있다. 일부 예에서, 더미 채널 구조물(150)의 단부 부분은 계단 영역(102)에 정지층(미도시)을 갖는 초기의 제1 층 스택에 형성된다. 정지층은 후면 처리에 의해 제거될 수 있다. 또한, 반도체층(111)은 후면 처리에 의해 형성될 수도 있다.
도 1a 및 도 1b의 예에서, 펀치 쓰루 접촉 구조물(160)은 펀치 쓰루 영역(104)에 형성된다. 도 1a의 예에서, 펀치 쓰루 영역(104)은 절연 재료(163)로 채워지고 다른 영역과 평탄화된다. 펀치 쓰루 접촉 구조물(160)은 어레이 다이의 전면에서 어레이 다이의 후면까지 연장될 수 있고, 어레이 다이의 전면의 전도성 상호연결 구조와 어레이 다이의 후면의 전도성 구조물을 전도성으로 상호 연결할 수 있다.
일 예에서, 펀치 쓰루 접촉 구조물(160)은 캡핑층(125), 절연층(163)을 통해 연장되고 최상부 식각 정지층(115)에서 정지한다. 일부 예에서, 펀치 쓰루 접촉 구조물(160)의 단부는 전도층(167)과 접촉할 수 있고, 패드 구조물(P2)과 전도성으로 연결된다. 전도층(167)은 알루미늄(Al), 티타늄(Ti) 등과 같은 하나 이상의 금속 재료를 포함할 수 있다. 전도층(167)은 실리콘 산화물과 같은 스페이서층(165)에 의해 반도체층(111)과 분리될 수 있다.
도 2a 내지 2c는 정지층을 정의하기 위한 패턴의 레이아웃을 도시한다. 도 2a는 채널 구조물(130)의 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 코어 영역(101) 내에 정지층을 형성하는 데 사용될 수 있는 패턴(201)을 도시한다.
도 2b는 게이트 라인 슬릿 구조물(140)의 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 게이트 라인 슬릿 영역(103)에 정지층을 형성하는 데 사용될 수 있는 패턴(203)을 도시한다.
도 2c는 더미 채널 구조물(150)의 깊이 제어 및 더 나은 깊이 균일성을 달성하기 위해 계단 영역(102) 내에 정지층을 형성하는 데 사용될 수 있는 패턴(202)을 도시한다.
일부 예에서, 정지층은 패턴화되지 않으며, 추가적인 레이아웃이나 마스크가 필요하지 않다.
도 3은 일부 예에서 프로세스(300)의 개요를 설명하는 흐름도를 도시한다. 프로세스(300)는 반도체 디바이스(100) 등과 같은 반도체 디바이스를 형성하는 데 사용될 수 있다. 프로세스는 S301에서 시작하여 S310으로 진행된다.
S310에서, 웨이퍼의 제1 측면에 대한 처리에 의해 수직 구조물이 층 스택 내에 형성된다. 수직 구조물의 단부는 제2 층보다 층 스택에 대해 더 나은 식각 선택성을 갖는 제1 층 내에 있다.
도 1a 및 도 1b의 예에서, 제1 스택(110)에 대응하는 초기의 제1 층 스택은 폴리실리콘 층보다 초기의 제1 층 스택 위의 층에 대해 더 나은 식각 선택성을 갖는 정지층을 포함할 수 있다. 예시에서, 정지층은 텅스텐(W)을 포함한다. 도 1a 및 도 1b의 예에서, 코어 영역(101)에서, 초기의 제1 층 스택 위의 층은 교대로 적층된 실리콘 산화물 층과 실리콘 질화물 층을 포함할 수 있으며, 텅스텐은 초기의 제1 스택 위의 층에 대해 폴리실리콘층 보다 나은 식각 선택성을 갖는다. 채널 구조물(130)을 위한 채널 홀은 초기의 제1 스택 위의 층을 통해 식각되고 정지 층에서 정지된다. 채널 구조물(130)은 코어 영역(101) 내의 정지층의 단부와 함께 채널 홀 내에 형성된다.
계단 영역(102)에서, 초기의 제1 층 스택 위의 층은 교대로 적층되는 실리콘 산화물 층 및 실리콘 질화물 층의 서브세트와 추가 절연 재료(163)를 포함할 수 있으며, 텅스텐은 폴리실리콘 층보다 초기의 제1 스택 위의 층에 대해 더 나은 식각 선택성을 갖는다. 더미 채널 구조물(150)을 위한 더미 채널 홀은 초기의 제1 스택 위의 층을 통해 식각되고 정지층에서 정지된다. 더미 채널 구조물(150)은 계단 영역(102) 내의 정지층의 단부를 갖는 더미 채널 홀 내에 형성된다.
게이트 라인 슬릿 영역(103)에서, 초기의 제1 층 스택 위의 층은 교대로 적층된 실리콘 산화물 층과 실리콘 질화물 층을 포함할 수 있으며, 텅스텐은 폴리실리콘 층보다 초기의 제1 스택 위의 층에 대해 더 나은 식각 선택성을 갖는다. 게이트 라인 슬릿 구조물(140)을 위한 트렌치는 초기의 제1 스택 위의 층을 통해 식각되고 정지 층에서 정지된다. 게이트 라인 슬릿 구조물(140)은 정지층의 단부를 갖는 트렌치 내에 형성된다.
S320에서, 제1 측면과 반대인 웨이퍼의 제2 측면에 대한 처리에 의해 제1 층이 제2 층으로 대체된다. 도 1a 및 도 1b의 예에서, 후면 처리를 수행하여 기판과 같은 웨이퍼의 후면, 산화물층, 정지층, 채널 구조물(130) 단부의 차단 절연층(133), 채널 구조물(130) 단부의 전하 저장층(134) 및 채널 구조물(130) 단부의 터널링 절연층(135)으로부터 일부 층을 제거한다. 이후, 웨이퍼 후면에는 폴리실리콘층과 같은 반도체층(111)이 형성될 수 있다. 일부 예에서, 관통 실리콘 접촉 구조물은 펀치 관통 접촉 구조물(160)과 전도성으로 연결되도록 형성될 수 있다.
프로세스는 제조 프로세스가 종료될 때까지 계속될 수 있다.
도 4a 내지 4p는 본 개시 내용의 일부 실시예에 따른, 웨이퍼 레벨 제조의 다양한 중간 단계에서 반도체 디바이스(100)의 어레이 다이와 같은 반도체 디바이스의 어레이 다이의 단면도이다.
도 4a는 기판(171) 상에 초기의 제1 층 스택(110')을 증착한 후의 반도체 디바이스(100)의 단면도를 도시한다. 도 4a의 예에서, 초기의 제1 스택(110')은 기판(171) 상에 순차적으로 증착되는 제1 산화물층(173), 정지층(175), 제2 산화물 층(177), 최상부 식각 정지층(115) 및 제3 산화물 층(179)을 포함한다. 예에서, 정치층(175)은 텅스텐을 포함하며, 채널 구조물을 형성하는 채널 홀의 식각, 채널 구조물의 형성, 더미 채널 구조물을 형성하기 위한 더미 채널 홀의 식각, 및 게이트 라인 슬릿 구조물을 형성하기 위한 트렌치의 식각은 정지층(175)에서 멈출 수 있다.
도 4b는 채널 구조물을 형성하기 위한 채널 홀(183)이 초기의 제2 층 스택(120')을 통해 식각된 후의 반도체 디바이스(100)의 단면도를 도시한다. 채널 홀(183)의 식각은 정지층(175)에서 중단된다. 예를 들어, 초기의 제2 층 스택(120')은 초기의 제1 층 스택(110') 위에 형성된다. 초기의 제2 층 스택(120')은 Z 방향으로 교대로 적층되는 절연층(121)(예를 들어, 실리콘 산화물) 및 희생 게이트층(122)(예를 들어, 실리콘 질화물)을 포함할 수 있다. 그 다음, 포토리소그래피 기술을 사용하여 포토레지스트 및/또는 하드 마스크 층의 채널 홀의 패턴을 정의하고, 식각 기술을 사용하여 패턴을 초기의 제2 층 스택(120') 및 초기의 제1 층 스택(110') 및 정지층(175)의 식각 정지부에 전사한다. 정지층(175)은 절연층(121)과 희생 게이트층(122)에 대해 상대적으로 큰 식각 선택성(etch selectivity)을 가지며, 정지층(175)의 채널 홀(183)의 깊이를 잘 조절할 수 있고, 채널 홀(183)은 비교적 균일한 깊이를 가질 수 있다.
도 4c는 채널 구조물(130)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일 예에서는, 채널 홀의 측벽에 차단 절연층(133)(예: 실리콘 이산화물)을 형성한 후, 전하 저장층(134)(예: 실리콘 질화물), 터널링 절연층(135), 반도체층(136) 및 절연층(137)은 측벽부터 순차적으로 적층된다.
채널 구조물(130)은 도 4c에 도시된 바와 같이 단일 데크 형태로 제한되지 않는다는 점에 유의한다. 일부 예(도시되지 않음)에서, 채널 구조물(130)은 다중 데크 기술을 사용하여 형성된다. 예를 들어, 채널 구조물(130)은 하부 데크의 하부 채널 구조물과 상부 데크의 상부 채널 구조물을 포함한다. 하부 채널 구조물과 상부 채널 구조물이 적절하게 결합되어 채널 구조물(130)을 형성한다.
도 4d는 더미 채널 구조물을 형성하기 위한 더미 채널 홀(185)이 계단 영역의 층들을 통해 식각된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 계단 영역에 계단 단이 적절하게 형성되고, 절연 재료(163)(예를 들어, 실리콘 산화물)가 채워지고 적절하게 평탄화된다. 그런 다음, 포토리소그래피 기술을 사용하여 포토레지스트 및/또는 하드 마스크 층의 더미 채널 홀의 패턴을 정의하고, 식각 기술을 사용하여 패턴을 계단 영역의 층 및 정지층(175)의 식각 정지부에 전사한다. 정지층(175)은 절연 재료(163), 절연층(121) 및 희생 게이트층(122)에 대해 상대적으로 큰 식각 선택비를 가지며, 정지층(175) 내의 더미 채널 홀의 깊이를 잘 제어할 수 있고, 더미 채널 홀의 깊이는 비교적 균일할 수 있다.
도 4e는 더미 채널 구조물(150)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 더미 채널 홀 내에는 하나 이상의 절연층이 형성된다. 예에서, 하나 이상의 절연층이 증착되고 더미 채널 홀 외부 영역의 과도한 절연 재료는 예를 들어 화학적 기계적 연마(CMP) 및/또는 식각 프로세스에 의해 제거될 수 있다.
도 4f는 게이트 라인 슬릿 구조물을 형성하기 위한 트렌치(184)가 게이트 라인 슬릿 영역의 층을 통해 식각된 후의 반도체 디바이스(100)의 단면도를 도시한다. 트렌치(184)는 게이트 라인 슬릿 또는 게이트 라인 컷으로도 지칭된다. 일부 예에서, 포토리소그래피 기술은 포토레지스트 및/또는 하드 마스크 층의 트렌치 패턴을 정의하는 데 사용되고, 식각 기술은 패턴을 초기의 제2 층 스택(120') 및 초기의 제1 층 스택(110')으로 전사하고 식각 정지부를 정지층(175)에 전사하는 데 사용된다. 정지층(175)은 절연층(121) 및 희생 게이트층(122)에 대해 상대적으로 큰 식각 선택성을 가지며, 정지층(175)의 트렌치 깊이를 잘 제어할 수 있고 트렌치는 비교적 균일한 깊이를 가질 수 있다.
도 4g는 게이트 라인 슬릿 영역(103)에 게이트 라인 슬릿 구조물(140)을 형성한 후의 반도체 디바이스(100)의 단면도를 도시한다.
일부 예에서, 트렌치를 사용하여, 희생 게이트층(122)은 게이트층(123)으로 대체될 수 있다. 예에서, 희생 게이트층(122)에 대한 식각제는 희생 게이트층을 제거하기 위해 트렌치를 통해 도포된다. 일례에서, 희생 게이트층은 실리콘 질화물로 제조되고, 희생 게이트층을 제거하기 위해 트렌치를 통해 뜨거운 황산(H2SO4)이 적용된다. 또한, 트렌치를 통해 어레이 영역의 트랜지스터에 대한 게이트 스택이 형성된다. 일 예에서, 게이트 스택은 고유전율(high-k) 유전층, 접착층(glue layer) 및 금속층으로 형성된다. 고유전율 유전층은 하프늄 산화물(HfO2), 하프늄 실리콘 이산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 티탄산스트론튬 산화물(SrTiO3), 지르코늄규소 산화물(ZrSiO4), 하프늄지르코늄 산화물(HfZrO4) 등을 포함한다. 접착제 층은 티타늄(Ti), 탄탈륨(Ta)과 같은 내화성 금속 및 TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 질화물을 포함할 수 있다. 금속층은 텅스텐(W), 구리(Cu) 등과 같이 전도성이 높은 금속을 포함한다.
또한, 트렌치를 채워 게이트 라인 슬릿 구조물(140)을 형성할 수 있다. 일부 예에서, 트렌치 내에 하나 이상의 절연층이 형성된다. 일례에서, 하나 이상의 절연층이 증착되고, 트렌치 외부 영역의 과잉 절연 재료는 예를 들어 CMP 및/또는 식각 프로세스에 의해 제거될 수 있다. 일부 예에서, 텅스텐과 같은 전도성 재료는 게이트 라인 슬릿 구조물(140)에 어레이 공통 소스 단자를 형성하는 데 사용될 수 있다.
도 4h는 펀치 쓰루 접촉 구조물을 형성하기 위한 펀치 쓰루 홀(186)이 펀치 쓰루 영역의 쓰루 층을 식각한 후의 반도체 디바이스(100)의 단면도를 도시한다. 예를 들어, 캡핑층(125)을 증착하고 평탄화한다. 또한, 포토리소그래피 기술은 포토레지스트 및/또는 하드마스크 층의 펀치 쓰루 홀 패턴을 정의하고 데 사용되고, 식각 기술은 캐핑층(125) 및 절연 재료(163)에 패턴을 전사하는 데 사용되며, 식각은 최상부 식각 정지층(115)에서 정지될 수 있다. 식각은 다른 적합한 층에서 정지될 수 있다는 점에 유의한다. 일부 예에서, 펀치 쓰루 홀(186)은 동일한 프로세스 단계에 의해 동시에 워드 라인 콘택 홀, 비트 라인 콘택 홀 등과 같은 다른 콘택 홀(미도시)과 함께 형성된다.
도 4i는 펀치 쓰루 홀 내에 펀치 쓰루 접촉 구조물(160)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 예를 들어, 적합한 라이너 층(예를 들어, 티타늄/티타늄질화물) 및 금속 층(예를 들어, 텅스텐)이 펀치 쓰루 홀 내에 채워져 펀치 쓰루 접촉 구조물을 형성할 수 있다. 일부 예에서, 펀치 쓰루 접촉 구조물은 동일한 프로세스 단계 및 동일한 시간에 의해 워드 라인 접촉 구조물(일부 예에서는 게이트 접촉 구조물라고도 함), 비트 라인 접촉 구조물 등과 같은 다른 접촉 구조물로 형성된다.
일부 실시예에서, 본딩 구조물(미도시)은 이후에 어레이 다이의 전면 상에 형성된다. 또한, 어레이 다이는 CMOS 다이(미도시)와 마주보게 접착된다. 그런 다음 어레이 다이에서 후면 처리가 수행될 수 있다.
도 4j는 정지층(175)이 후면 처리에 의해 제거된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 기판(171)은 어레이 다이의 후면에 대한 CMP 프로세스 및/또는 식각 프로세스를 적용하는 등의 후면 처리에 의해 제거된다. 이후, CMP 프로세스의 적용 및/또는 어레이 다이 후면에 대한 식각 프로세스와 같은 후면 처리에 의해 산화물 층(173)이 제거된다. 그 후, 정지층(175)은 어레이 다이의 후면에 대한 CMP 프로세스 및/또는 식각 프로세스 적용과 같은 후면 처리에 의해 제거된다.
결과적으로, 채널 구조물(130)의 단부, 게이트 라인 슬릿 구조물(140)의 단부 및 더미 채널 구조물(150)의 단부가 어레이 다이의 후면으로부터 노출될 수 있다.
도 4k는 후면 처리에 의해 채널 구조물(130)의 단부에서 차단 절연층, 전하 저장층 및 터널링 절연층을 제거한 후의 반도체 디바이스(100)의 단면도를 나타낸다. 제2 산화층(177)도 후면 처리에 의해 제거된다는 점에 유의한다.
도 4l은 후면 처리에 의해 반도체층(111)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 반도체층(111)은 벌크 부분(112) 및 라이너 부분(113)(예를 들어 컨포멀 부분)을 포함한다. 라이너 부분(113)은 예를 들어 원자층 증착에 의해 형성되고 이온 주입에 의해 도핑될 수 있다. 그 다음, 벌크 부분(112)은 예를 들어 화학 기상 증착(CVD)에 의해 형성되고 CMP에 의해 평탄화될 수 있다. 벌크 부분(112)은 CVD 동안 인시츄 도핑되거나 CVD 후에 이온 주입에 의해 도핑될 수 있다. 레이저 어닐링과 같은 사후 어닐링 단계는 도펀트를 활성화하고/하거나 결정 손상을 복구하기 위해 실행될 수 있다. 일부 예에서, 반도체층(111)은 벌크 부분(112)만을 포함한다.
도 4m은 어레이 다이의 후면으로부터 펀치 쓰루 컨택 구조물(160)의 단부를 노출시키기 위해 반도체층(111)에 관통 실리콘 홀(187)이 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다.
도 4n은 스페이서 층(165)이 어레이 다이의 후면으로부터 형성된 후의 반도체 디바이스(100)의 단면도를 도시한다.
도 4o는 스페이서 층(165)의 일부 부분이 제거된 후의 반도체 디바이스(100)의 단면도를 도시한다. 예를 들어, 관통 실리콘 홀(187) 바닥의 스페이서 층(165)을 제거하여 펀치 쓰루 접촉 구조물(160)을 노출시킨다. 반도체층(111) 상의 스페이서 층(165)의 일부가 제거되어 개구(188)를 생성한다는 점에 유의한다.
도 4p는 전도성 층(167)이 어레이 다이의 후면 상에 형성되고 예를 들어 P1 및 P2로 도시된 바와 같은 패드 구조로 패터닝된 후의 반도체 디바이스(100)의 단면도를 도시한다. 일부 예에서, 전도성 층(167)은 알루미늄을 포함한다.
반도체 디바이스(100)는 메모리 시스템에 적합하게 사용될 수 있음에 유의한다.
도 5는 본 개시 내용의 일부 예에 따른 메모리 시스템 디바이스(500)의 블록도를 도시한다. 메모리 시스템 디바이스(500)는 반도체 디바이스(100)와 유사하게 각각 구성되는 반도체 메모리 디바이스(511-514)로 도시된 바와 같은 하나 이상의 반도체 메모리 디바이스를 포함한다. 일부 예에서, 메모리 시스템 디바이스(500)는 솔리드 스테이트 드라이브(SSD)이다.
메모리 시스템 디바이스(500)는 다른 적절한 구성요소를 포함한다. 예를 들어, 메모리 시스템 디바이스(500)는 도 5에 도시된 바와 같이 함께 연결된 인터페이스(501) 및 마스터 컨트롤러(502)를 포함한다. 메모리 시스템 디바이스(500)는 마스터 컨트롤러(502)를 반도체 메모리 디바이스(511-514)와 연결하는 버스(520)를 포함할 수 있다. 또한, 마스터 컨트롤러(502)는 개개의 제어 라인(521 내지 524)으로 도시된 바와 같이 반도체 메모리 디바이스(511 내지 514)와 각각 연결된다.
인터페이스(501)는 메모리 시스템 디바이스(500)와 호스트 디바이스 사이를 연결하기 위해 기계적 및 전기적으로 적절하게 구성되며, 메모리 시스템 디바이스(500)와 호스트 디바이스 사이에서 데이터를 전송하는 데 사용될 수 있다.
마스터 컨트롤러(502)는 데이터 전송을 위해 개개의 반도체 메모리 디바이스(511-514)를 인터페이스(501)에 연결하도록 구성된다. 예를 들어, 마스터 컨트롤러(502)는 데이터 전송을 위해 하나 이상의 반도체 메모리 디바이스(511~514)를 활성화하기 위해 반도체 메모리 디바이스(511~514)에 각각 활성화/비활성화 신호를 제공하도록 구성된다.
마스터 컨트롤러(502)는 메모리 시스템 디바이스(500) 내의 다양한 명령어의 완료를 담당한다. 예를 들어, 마스터 컨트롤러(502)는 불량 블록 관리, 오류 검사 및 수정, 가비지 수집 등을 수행할 수 있다.
전술한 내용은 당업자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 예의 특징을 개괄적으로 설명한다. 당업자는 본 명세서에 소개된 예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한 그러한 동등한 구성은 본 개시 내용의 정신과 범위를 벗어나지 않으며, 본 개시 내용의 정신과 범위를 벗어나지 않고 본 명세서에서 다양한 변화, 치환 및 변경을 할 수 있다는 것을 이해할 것이다.
전술한 내용은 당업자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개괄적으로 설명한다. 당업자는 본 명세서에 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 장점을 달성하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시 내용을 쉽게 사용할 수 있음을 인식해야 한다. 당업자는 또한 그러한 등가 구성이 본 개시 내용의 정신 및 범위를 벗어나지 않으며, 본 개시 내용의 정신 및 범위를 벗어나지 않고 본 명세서에서 다양한 변화, 치환 및 변경을 할 수 있다는 것을 인식해야 한다.

Claims (33)

  1. 반도체 디바이스 제조 방법으로서,
    제1 다이의 제1 측면에 대한 처리에 의해 제1 층에 단부가 있는 수직 구조물을 층 스택(a stack of layers) 내에 형성하는 단계와,
    상기 제1 측면과 반대편에 있는 상기 제1 다이의 제2 측면에 대한 처리에 의해 상기 제1 층을 제2 층으로 대체하는 단계 - 상기 제1 층의 재료는 상기 제2 층 재료보다 상기 층 스택에 대해 더 나은 식각 선택성(etch selectivity)을 가짐 - 를 포함하는,
    방법.
  2. 제1항에 있어서,
    상기 제1 층의 재료는 텅스텐이고, 상기 제2 층의 재료는 폴리실리콘인,
    방법.
  3. 제1항에 있어서,
    상기 수직 구조물은 채널 구조물에 대응하고, 초기의 제1 층 스택(initial first stack of layers)은 코어 영역의 상기 제1 층을 포함하는,
    방법.
  4. 제3항에 있어서,
    상기 층 스택은 초기의 제2 층 스택에 대응하고,
    상기 방법은,
    상기 초기의 제1 층 스택 위에 교대로 적층된 절연층 및 희생 게이트층을 포함하는 상기 초기의 제2 층 스택을 형성하는 단계를 더 포함하는,
    방법.
  5. 제4항에 있어서,
    상기 초기의 제2 층 스택 내에 상기 제1 층에 단부가 있는 채널 홀을 형성하는 단계와,
    상기 채널 홀 내에 상기 채널 구조물을 형성하는 단계를 더 포함하는,
    방법.
  6. 제5항에 있어서,
    상기 채널 구조물은 차단 절연층, 전하 저장층 및 터널링 절연층으로 둘러싸인 채널층을 포함하는,
    방법.
  7. 제6항에 있어서,
    상기 제1 층을 상기 제2 층으로 대체하는 단계는,
    상기 제2 측면에 대한 처리에 의해 상기 제1 층을 제거하는 단계와,
    상기 제2 측면에 대한 처리에 의해 상기 채널 구조물의 단부로부터 상기 차단 절연층, 상기 전하 저장층 및 상기 터널링 절연층을 제거하는 단계를 더 포함하는,
    방법.
  8. 제7항에 있어서,
    상기 제1 층을 상기 제2 층으로 대체하는 단계는,
    상기 채널 구조물의 단부에서 상기 채널층과 접촉하는 상기 제2 층을 형성하는 단계를 더 포함하는,
    방법.
  9. 제8항에 있어서,
    상기 제1 층을 상기 제2 층으로 대체하는 단계는,
    상기 제2 측면에 대한 처리에 의해 상기 채널 구조물의 단부에서 상기 채널층과 접촉하는 반도체층을 형성하는 단계를 더 포함하는,
    방법.
  10. 제9항에 있어서,
    상기 채널층과 접촉하는 상기 반도체층을 형성하는 단계는,
    상기 반도체층의 라이너 부분을 형성하는 단계 - 상기 라이너 부분은 상기 채널 구조물의 단부에서 상기 채널층과 접촉함 - 와,
    상기 라이너 부분을 도핑하기 위해 이온 주입을 수행하는 단계와,
    상기 반도체층의 벌크 부분을 형성하는 단계를 더 포함하는,
    방법.
  11. 제9항에 있어서,
    상기 제2 측면 상에 패드 구조물을 형성하는 단계 - 상기 패드 구조물은 상기 반도체층과 전도성으로 연결됨 - 를 더 포함하는,
    방법.
  12. 제1항에 있어서,
    상기 수직 구조물은 더미 채널 구조물에 대응하고, 초기의 제1 층 스택이 계단 영역 내에 상기 제1 층을 포함하는,
    방법.
  13. 제12항에 있어서,
    상기 층 스택은 초기의 제2 층 스택에 대응하고,
    상기 방법은,
    상기 초기의 제1 층 스택 위에 교대로 적층된 절연층 및 희생 게이트층을 포함하는 상기 초기의 제2 층 스택을 형성하는 단계와,
    상기 계단 영역 내에 상기 초기의 제2 층 스택에 기초하여 계단 단(stair step)을 형성하는 단계와,
    절연 재료를 사용하여 상기 계단 영역을 평탄화하는 단계를 더 포함하는,
    방법.
  14. 제13항에 있어서,
    상기 절연 재료 및 상기 초기의 제2 층 스택 내에 더미 채널 홀을 형성하고, 상기 제1 층 내에 상기 더미 채널 홀의 단부를 형성하는 단계와,
    상기 더미 채널 홀 내에 상기 더미 채널 구조물을 형성하는 단계를 더 포함하는,
    방법.
  15. 제1항에 있어서,
    상기 수직 구조물은 게이트 라인 슬릿 구조물에 대응하고, 초기의 제1 층 스택은 게이트 라인 슬릿 영역 내에 제1 층을 포함하는,
    방법.
  16. 제15항에 있어서,
    상기 층 스택은 초기의 제2 층 스택에 대응하고,
    상기 방법은,
    상기 초기의 제1 층 스택 위에 교대로 적층된 절연층 및 희생 게이트층을 포함하는 상기 초기의 제2 층 스택을 형성하는 단계를 더 포함하는,
    방법.
  17. 제16항에 있어서,
    상기 초기의 제2 층 스택에 채널 구조물을 형성하는 단계와,
    상기 초기의 제2 층 스택 내에 제1 층에 단부가 있는 트렌치를 형성하는 단계와,
    상기 트렌치를 통해 상기 희생 게이트층을 게이트층으로 대체하는 단계와,
    상기 트렌치 내에 상기 게이트 라인 슬릿 구조물을 형성하는 단계를 더 포함하는,
    방법.
  18. 제1항에 있어서,
    상기 제1 다이의 제1 측면에 대한 처리에 의해 펀치 쓰루 영역 내에 펀치 쓰루 접촉 구조물을 형성하는 단계를 더 포함하는,
    방법.
  19. 제18항에 있어서,
    상기 제1 다이의 상기 제1 측면 상에 본딩 구조물을 형성하는 단계와,
    상기 제1 다이의 상기 제2 측면에 대한 처리 전에 상기 제1 측면을 제2 다이와 본딩하는 단계를 더 포함하는,
    방법.
  20. 제19항에 있어서,
    상기 제1 다이의 상기 제2 측면에 대한 처리에 의해 관통 실리콘 콘택을 형성하는 단계 - 상기 관통 실리콘 콘택은 상기 펀치 쓰루 접촉 구조물을 상기 제1 다이의 상기 제2 측면의 패드 구조와 연결함 - 를 더 포함하는,
    방법.
  21. 반도체 디바이스 제조 방법으로서,
    제1 다이의 제1 측면에 대한 처리에 의해 초기의 제1 층 스택을 형성하는 단계 - 상기 초기의 제1 층 스택은 제1 층을 포함함 - 와,
    상기 제1 다이의 상기 제1 측면에 대한 처리에 의해 상기 초기의 제1 층 스택 위에 초기의 제2 층 스택을 형성하는 단계 - 상기 초기의 제2 층 스택은 교대로 적층되는 절연층과 희생 게이트층을 포함함 - 와,
    상기 제1 층의 식각 정지부를 사용하여 상기 제1 다이의 상기 제1 측면에 대한 처리에 의해 상기 초기의 제2 층 스택의 개구를 식각하는 단계와,
    상기 제1 다이의 상기 제1 측면에 대한 처리에 의해 상기 개구 내에 수직 구조물을 형성하는 단계와,
    상기 제1 측면의 반대편에 있는 상기 제1 다이의 제2 측면에 대한 처리에 의해 상기 제1 층을 상기 제2 층으로 대체하는 단계 - 상기 제1 층의 재료는 상기 제2 층의 재료보다 상기 초기의 제2 층 스택에 대해 더 나은 식각 선택성을 가짐 - 를 포함하는,
    방법.
  22. 제21항에 있어서,
    상기 제1 층의 재료는 텅스텐이고, 상기 제2 층의 재료는 폴리실리콘인,
    방법.
  23. 제21항에 있어서,
    상기 수직 구조물은 채널 구조물에 대응하고, 상기 초기의 제1 층 스택은 코어 영역의 상기 제1 층을 포함하는,
    방법.
  24. 제23항에 있어서,
    상기 채널 구조물은 차단 절연층, 전하 저장층 및 터널링 절연층으로 둘러싸인 채널층을 포함하는,
    방법.
  25. 제24항에 있어서,
    상기 제1 층을 상기 제2 층으로 대체하는 단계는,
    상기 제2 측면에 대한 처리에 의해 상기 제1 층을 제거하는 단계와,
    상기 제2 측면에 대한 처리에 의해 상기 채널 구조물의 단부로부터 상기 차단 절연층, 상기 전하 저장층 및 상기 터널링 절연층을 제거하는 단계를 포함하는,
    방법.
  26. 제25항에 있어서,
    상기 제1 층을 상기 제2 층으로 대체하는 단계는,
    상기 채널 구조물의 단부에서 상기 채널층과 접촉하는 상기 제2 층을 형성하는 단계를 더 포함하는,
    방법.
  27. 제26항에 있어서,
    상기 제1 층을 상기 제2 층으로 대체하는 단계는,
    상기 제2 측면에 대한 처리에 의해 상기 채널 구조물의 단부에서 상기 채널층과 접촉하는 반도체층을 형성하는 단계를 더 포함하는,
    방법.
  28. 제27항에 있어서,
    상기 채널층과 접촉하는 상기 반도체층을 형성하는 단계는,
    상기 반도체층의 라이너 부분을 형성하는 단계 - 상기 라이너 부분은 상기 채널 구조물의 단부에서 상기 채널층과 접촉함 - 와,
    상기 라이너 부분을 도핑하기 위해 이온 주입을 수행하는 단계와,
    상기 반도체층의 벌크 부분을 형성하는 단계를 더 포함하는,
    방법.
  29. 제28항에 있어서,
    상기 제2 측면 상에 패드 구조물을 형성하는 단계 - 상기 패드 구조물은 상기 반도체층과 전도성으로 연결됨 - 를 더 포함하는,
    방법.
  30. 제21항에 있어서,
    상기 수직 구조물은 더미 채널 구조물에 대응하고, 상기 초기의 제1 층 스택은 계단 영역 내의 상기 제1 층을 포함하는,
    방법.
  31. 제30항에 있어서,
    상기 계단 영역 내에 상기 초기의 제2 층 스택에 기초하여 계단 단을 형성하는 단계와,
    상기 절연 재료를 사용하여 상기 계단 영역을 평탄화하는 단계를 더 포함하는,
    방법.
  32. 제21항에 있어서,
    상기 수직 구조물은 게이트 라인 슬릿 구조물에 대응하고, 상기 초기의 제1 층 스택은 상기 게이트 라인 슬릿 영역 내에 상기 제1 층을 포함하는,
    방법.
  33. 제32항에 있어서,
    상기 초기의 제2 층 스택 내에 채널 구조물을 형성하는 단계와,
    상기 초기의 제2 층 스택 내에 단부가 상기 제1 층에 있는 트렌치를 형성하는 단계와,
    상기 트렌치를 통해 상기 희생 게이트층을 게이트층으로 대체하는 단계와,
    상기 트렌치 내에 상기 게이트 라인 슬릿 구조물을 형성하는 단계를 더 포함하는,
    방법.
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