JP2024510229A - 半導体デバイスを形成するための方法 - Google Patents
半導体デバイスを形成するための方法 Download PDFInfo
- Publication number
- JP2024510229A JP2024510229A JP2023556531A JP2023556531A JP2024510229A JP 2024510229 A JP2024510229 A JP 2024510229A JP 2023556531 A JP2023556531 A JP 2023556531A JP 2023556531 A JP2023556531 A JP 2023556531A JP 2024510229 A JP2024510229 A JP 2024510229A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- forming
- initial
- stack
- channel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 127
- 238000000034 method Methods 0.000 title claims abstract description 93
- 238000012545 processing Methods 0.000 claims abstract description 41
- 238000004519 manufacturing process Methods 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims description 23
- 239000011810 insulating material Substances 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 14
- 230000000903 blocking effect Effects 0.000 claims description 13
- 229910052710 silicon Inorganic materials 0.000 claims description 13
- 239000010703 silicon Substances 0.000 claims description 13
- 238000003860 storage Methods 0.000 claims description 13
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical group [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 11
- 229910052721 tungsten Inorganic materials 0.000 claims description 11
- 239000010937 tungsten Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- 230000005641 tunneling Effects 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000005304 joining Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 317
- 235000012431 wafers Nutrition 0.000 description 35
- 230000008569 process Effects 0.000 description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 238000012546 transfer Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000002346 layers by function Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- -1 W2N Chemical compound 0.000 description 1
- NRVQHRXZCZWHMD-UHFFFAOYSA-N [Si](=O)=O.[Hf] Chemical compound [Si](=O)=O.[Hf] NRVQHRXZCZWHMD-UHFFFAOYSA-N 0.000 description 1
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- ZKRXZOLGLXXMEA-UHFFFAOYSA-N dioxosilane zirconium Chemical compound [Zr].[Si](=O)=O ZKRXZOLGLXXMEA-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 229910052746 lanthanum Inorganic materials 0.000 description 1
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 1
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum oxide Inorganic materials [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- KTUFCUMIWABKDW-UHFFFAOYSA-N oxo(oxolanthaniooxy)lanthanum Chemical compound O=[La]O[La]=O KTUFCUMIWABKDW-UHFFFAOYSA-N 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- VEALVRVVWBQVSL-UHFFFAOYSA-N strontium titanate Chemical compound [Sr+2].[O-][Ti]([O-])=O VEALVRVVWBQVSL-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 235000011149 sulphuric acid Nutrition 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
半導体デバイス製造の方法は、第１のダイの第１の面の処理によって垂直構造を層スタック内に形成するステップであって、垂直構造は第１の層に端部を有する、形成するステップを含む。第１の層は、第２の層よりも層スタックに対して良好なエッチング選択性を有する（Ｓ３１０）。本方法は、第１の面とは反対側の第１のダイの第２の面の処理によって第１の層を第２の層に置き換えるステップ（Ｓ３２０）をさらに含む。
Description
本発明は、一般に、半導体デバイスの製造処理に関する実施形態を説明する。
半導体製造業者は、より小さいトランジスタを必要とせずにより高いトランジスタ密度を達成するために、三次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術などの垂直デバイス技術を開発してきた。いくつかの例では、３Ｄ ＮＡＮＤメモリデバイスは、垂直メモリセルストリングのアレイを含む。各垂直メモリセルストリングは、直列に接続された複数のメモリセルを含む。垂直メモリセルストリング内のメモリセルの数を増やすと、データ配列密度を高めることができる。
本開示の態様は、半導体デバイス製造のための方法を提供する。本方法は、第１のダイの第１の面の処理によって第１の層に端部を有する垂直構造を層スタック内に形成するステップを含む。第１の層は、第２の層よりも層スタックに対して良好なエッチング選択性を有する。本方法は、第１の面とは反対側の第１のダイの第２の面の処理によって第１の層を第２の層に置き換えるステップをさらに含む。
いくつかの例では、第１の層はタングステンを含み、第２の層はポリシリコン層などの半導体層を含む。
本開示の一態様によれば、垂直構造はチャネル構造に対応し、最初の第１の層スタックはコア領域内に第１の層を含む。層スタックは、最初の第２の層スタックに対応する。次いで、本方法は、最初の第１の層スタックの上部に交互に積層された絶縁層および犠牲ゲート層を含む最初の第２の層スタックを形成するステップを含む。
いくつかの例では、本方法は、最初の第２の層スタックに第１の層に端部を有するチャネルホールを形成するステップと、チャネルホールにチャネル構造を形成するステップとを含む。具体的には、いくつかの例では、チャネル構造は、ブロッキング絶縁層、電荷蓄積層、およびトンネル絶縁層に包まれたチャネル層を含む。そして、第１の層を第２の層に置き換えるステップは、第２の面の処理によって第１の層を除去するステップと、第２の面の処理によってチャネル構造の端部から、ブロッキング絶縁層、電荷蓄積層、およびトンネル絶縁層を除去するステップと、をさらに含む。
いくつかの例では、本方法は、第１の層を第２の層で置き換えるために、チャネル構造の端部においてチャネル層に接する第２の層を形成するステップを含む。例えば、本方法は、第２の面の処理によって、チャネル構造の端部のチャネル層に接する半導体層を形成するステップを、含むことができる。具体的には、一例では、本方法は、半導体層のライナー部分を形成するステップを含む。ライナー部分は、チャネル構造の端部においてチャネル層に接触する。次いで、本方法は、ライナー部分をドープするためにイオン注入を行うステップと、半導体層のバルク部分を形成するステップと、を含む。さらに、本方法は、第２の面にパッド構造を形成するステップを含み、パッド構造は半導体層と導電的に接続される。
本開示の別の態様によれば、垂直構造はダミーチャネル構造に対応し、最初の第１の層スタックは階段領域内に第１の層を含む。いくつかの例では、層スタックは最初の第２の層スタックに対応し、本方法は、最初の第１の層スタックの上部に交互に積層された絶縁層および犠牲ゲート層を含む最初の第２の層スタックを形成するステップと、階段領域内の最初の第２の層スタックに基づいて階段を形成するステップと、を含む。さらに、本方法は、絶縁材料を使用して階段領域を平坦化するステップを含む。次いで、本方法は、絶縁材料および最初の第２の層スタックにダミーチャネルホールを形成するステップを含む。ダミーチャネルホールの端部は、第１の層内にある。次に、本方法は、ダミーチャネルホール内にダミーチャネル構造を形成するステップを含む。
本開示の別の態様によれば、垂直構造はゲート線スリット構造に対応し、最初の第１の層スタックはゲート線スリット領域内に第１の層を含む。層スタックは、最初の第２の層スタックに対応し、本方法は、最初の第１の層スタックの上部に交互に積層された絶縁層および犠牲ゲート層を含む、最初の第２の層スタックを形成するステップをさらに含む。次いで、本方法は、最初の第２の層スタック内にチャネル構造を形成するステップと、最初の第２の層スタック内に、第１の層内の端部を有するトレンチを形成するステップと、トレンチを介して、犠牲ゲート層をゲート層で置き換えるステップと、トレンチ内にゲート線スリット構造を形成するステップと、を含む。
本開示の別の態様によれば、本方法は、第１のダイの第１の面の処理によって突抜け領域内に突抜けコンタクト構造を形成するステップを含む。いくつかの例では、本方法は、第１のダイの第１の面で接合構造を形成するステップと、第１のダイの第２の面の処理の前に第１の面を第２のダイと接合するステップと、を含む。一例では、本方法は、第１のダイの第２の面の処理によってシリコン貫通コンタクトを形成するステップを含む。シリコン貫通コンタクトは、突抜けコンタクト構造を第１のダイの第２の面のパッド構造と導電的に接続する。
本開示の態様は、半導体デバイス製造のための方法において使用するためのレイアウト設計を提供する。
本開示の態様は、半導体デバイス製造の方法に従って製造される半導体デバイスおよびメモリデバイスシステムを提供する。
本開示の態様は、添付の図面と併せて読むと、以下の詳細な説明から最もよく理解される。業界の標準的な慣行によれば、様々な特徴は縮尺通りに描かれていないことに留意されたい。実際、様々な特徴の寸法は、説明を明確にするために任意に増減できる。
以下の開示は、提供される主題の異なる特徴を実装するための多くの異なる実施形態または例を提供する。本開示を簡略化するために、構成要素および配置の具体例を以下に説明する。もちろん、これらは単なる例であり、限定することを意図するものではない。例えば、以下の説明における第２の特徴の上または上部の第１の特徴の形成は、第１の特徴および第２の特徴が直接接触して形成される実施形態を含むことができ、第１の特徴および第２の特徴が直接接触しないように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態も含んでもよい。さらに、本開示は、様々な例において参照番号および／または文字を繰り返すことができる。この繰り返しは、単純化および明確化のためのものであり、それ自体は、説明した様々な実施形態および／または構成の間の関係を規定するものではない。
さらに、「の真下に（ｂｅｎｅａｔｈ）」、「の下方に（ｂｅｌｏｗ）」、「の下側に（ｌｏｗｅｒ）」、「の上方に（ａｂｏｖｅ）」、「の上側に（ｕｐｐｅｒ）」などの空間的に相対的な用語は、本明細書では、図に示すように、１つの要素または特徴と別の要素または特徴との相対関係を説明するのを容易にするために使用され得る。この空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向（９０度回転されて、または他の向きに）に向けられてもよく、本明細書で使用される空間的に相対的な記述語は、それに応じて同様に解釈され得る。
本開示のいくつかの態様によれば、垂直デバイス技術は、チャネル構造、ダミーチャネル構造、三次元（３Ｄ）ＮＡＮＤフラッシュメモリ内のゲート線スリット構造などの垂直構造をウェハ上に形成する。いくつかの例では、垂直構造は、ウェハの前面とも呼ばれる第１の面の層にエッチングされた孔またはトレンチなどの開口部に形成することができる。孔またはトレンチを形成するためのエッチング処理は、孔の深さの均一性に影響を及ぼす可能性がある。垂直構造（例えば、垂直メモリセルストリング内のメモリセルの数を増やすために）の高さが増加すると、孔またはトレンチの深さを制御することが困難になり、孔またはトレンチの深さの均一性が不十分になる可能性がある。孔またはトレンチの深さの均一性が不十分な場合、垂直構造の端部は深さの均一性が不十分であり、デバイスの電子特性に大きな変動を引き起こす可能性がある。いくつかの半導体技術は、表面処理および裏面処理を使用してウェハの両面に構造を形成する。垂直構造の端部の深さの均一性が不十分だと、裏面処理が困難になる可能性がある。
本開示のいくつかの態様は、垂直構造の端部の深さ制御および深さ均一性を改善するための技術を提供し、したがって処理の余裕が増加し、裏面処理を容易にできる。
本開示のいくつかの態様によれば、垂直構造を形成する領域内の層スタックの下に停止層を形成できる。垂直構造は、層スタックに孔またはトレンチをエッチングし、孔またはトレンチを垂直構造の材料で充填することによって形成できる。孔またはトレンチのエッチングは、停止層で停止できる。停止層のエッチング特性を使用して、垂直構造の端部の深さを制御することができる。裏面処理を使用するいくつかの例では、停止層は裏面処理によって除去することができ、機能層であるが停止層よりもエッチング特性が劣る可能性がある別の層に置き換えることができる。
例えば、三次元（３Ｄ）ＮＡＮＤフラッシュメモリ技術では、半導体層内のチャネル構造の端部を有する層スタック内にチャネル構造が形成される。半導体層は、いくつかの例では、アレイ共通ソースを形成するために使用できる。しかしながら、半導体層のエッチング特性により、チャネル構造のための層スタック内に孔を形成するためのエッチング処理中に、深さ制御が不十分になったり、均一性が不十分になったりする可能性がある。いくつかの例では、半導体層よりも層スタックに対するより良好なエッチング選択性など、半導体層よりも良好なエッチング特性を有する停止層を、層スタックの下に形成することができる。一例では、半導体層はポリシリコン層であり、停止層はタングステンを含む。ポリシリコン層よりも層スタックに対して良好なエッチング選択性を有する他の適切な材料を停止層に使用することができることに留意されたい。孔は、層スタックを貫通してエッチングされ、より良好な深さ制御およびより良好な深さ均一性で停止層内で終了できる。チャネル構造の形成後、裏面処理を使用して停止層を半導体層に置き換えることができる。
図１Ａ～図１Ｂは、本開示のいくつかの実施形態による半導体デバイス１００の断面図を示す。図１Ａは、図１Ｂに示す半導体デバイス１００のＡ’Ａ線に沿った断面図を示し、図１Ｂは、図１Ａに示す半導体デバイス１００のＢ’Ｂ線に沿った断面図を示す。説明を容易にするために、特徴は縮尺通りに描かれていないことに留意されたい。
図１Ａ～図１Ｂに示すように、半導体デバイス１００は、複数の領域と、複数の領域内に形成された垂直構造とを含む。具体的には、半導体デバイス１００は、コア領域１０１と、コア領域１０１内に形成されたチャネル構造１３０とを含む。半導体デバイス１００は、階段領域１０２と、階段領域１０２内に形成されたダミーチャネル構造１５０とを含む。半導体デバイス１００は、ゲート線スリット領域１０３と、ゲート線スリット領域１０３に形成されたゲート線スリット構造１４０とを含む。
本開示のいくつかの態様によれば、停止層を利用することによって少なくとも１つのタイプの垂直構造を形成でき、垂直構造内の深さ制御およびより良好な深さ均一性を達成し、その後、停止層は機能層によって置き換えられる。一例では、チャネル構造１３０の深さ制御およびより良好な深さ均一性を達成するために、コア領域１０１に停止層が形成される。別の例では、ダミーチャネル構造１５０における深さ制御およびより良好な深さ均一性を達成するために、階段領域１０２内に停止層が形成される。別の例では、ゲート線スリット領域１０３内に停止層が形成されて、ゲート線スリット構造１４０の深さ制御およびより良好な深さ均一性を達成する。
いくつかの例では、停止層は、複数のタイプの垂直構造における深さ制御およびより良好な深さ均一性を達成するために、複数の領域に形成される。一例では、コア領域１０１、階段領域１０２、およびゲート線スリット領域１０３に停止層を形成して、チャネル構造１３０、ダミーチャネル構造１５０、およびゲート線スリット構造１４０のそれぞれの深さ制御およびより良好な深さ均一性を達成する。なお、以下の説明では、コア領域１０１、階段領域１０２、ゲート線スリット領域１０３における停止層を利用した例について、深さ制御や均一性制御の手法を示しているが、説明した手法は他の例での利用にも適宜調整可能である。
図１Ａは、半導体デバイス１００が１つのダイを含むことを示しているが、半導体デバイス１００は、図示されていない追加のダイを含むことができることに留意されたい。いくつかの例では、半導体デバイス１００は、向かい合って接合された（例えば、前面と前面）、図１Ａに示す第１のダイおよび第２のダイ（図示せず）を含む。例えば、第１のダイ（図１Ａおよび図１Ｂに示す）は、前面に形成されたメモリセルアレイを含み、アレイダイと呼ぶことができる。第２のダイ（図示せず）は、前面に形成された周辺回路を含み、周辺ダイと呼ぶことができる。いくつかの例では、周辺回路は相補型金属酸化膜半導体（ＣＭＯＳ）技術を使用して形成され、周辺ダイはＣＭＯＳダイとも呼ばれる。
いくつかの他の実施形態では、半導体デバイスは、複数のアレイダイおよびＣＭＯＳダイを含むことができることに留意されたい。複数のアレイダイおよびＣＭＯＳダイは、互いに積層および接合され得る。ＣＭＯＳダイは、複数のアレイダイにそれぞれ結合され、それぞれのアレイダイを駆動できる。
半導体デバイス１００は、ウエハスケール、チップスケール、パッケージスケールなどの任意の適切なスケールのデバイスとすることができる。いくつかの例（例えば、ウエハスケール）では、半導体デバイス１００は、少なくとも第１のウェハと第２のウェハとが向かい合って接合されたものを含む。アレイダイは、第１のウェハ上に他のアレイダイと共に配置され、ＣＭＯＳダイは、第２のウェハ上に他のＣＭＯＳダイと共に配置される。第１のウェハおよび第２のウェハは互いに接合され、したがって第１のウェハ上のアレイダイは、第２のウェハ上の対応するＣＭＯＳダイと接合される。いくつかの例（例えば、チップスケール）では、半導体デバイス１００は、少なくともアレイダイとＣＭＯＳダイとが互いに接合されたチップである。一例では、チップは、互いに接合されたウェハからダイシングされる。別の例（例えば、パッケージスケール）では、半導体デバイス１００は、パッケージ基板上に組み立てられた１つまたは複数の半導体チップを含む半導体パッケージである。
図１Ａは、コア領域１０１内のチャネル構造１３０、ゲート線スリット領域１０３内のゲート線スリット構造１４０、階段領域１０２内のダミーチャネル構造１５０、および突抜け領域１０４内の突抜けコンタクト構造１６０を示す。
チャネル構造１３０は、第２の層スタック１２０内に形成された本体部分１３２と、第１の層スタック１１０内の端部分１３１とを含む。第１の層スタック１１０は、裏面処理を使用して停止層（図示せず）を置き換えることによって形成される半導体層１１１を含む。第２の層スタック１２０は、アレイダイの前面に交互に積層されたゲート層１２３および絶縁層１２１を含む。前面は、裏面と反対側である。
いくつかの実施形態では、チャネル構造１３０は、主面Ｘ～Ｙ平面の方向に垂直なＺ方向に延びるピラー形状を有する。一実施形態では、チャネル構造１３０は、Ｘ～Ｙ平面において円形（または楕円形もしくは多角形）の材料で形成され、Ｚ方向に延びる。チャネル構造１３０は、例えば、Ｘ～Ｙ面内において円形状（または楕円形もしくは多角形）を有しＺ方向に延びる、ブロッキング絶縁層１３３（例えば、酸化シリコン）、電荷蓄積層１３４（例えば、窒化シリコン）、トンネル絶縁層１３５（例えば、酸化シリコン）、半導体層１３６、絶縁層１３７などの機能層を含む。一例では、チャネル構造１３０のチャネルホールの側壁にブロッキング絶縁層１３３（例えば、酸化シリコン）を形成した後、側壁から電荷蓄積層１３４（例えば、窒化シリコン）、トンネル絶縁層１３５、半導体層１３６、絶縁層１３７を順次積層する。半導体層１３６は、ポリシリコンまたは単結晶シリコンなどの任意の適切な半導体材料とすることができ、半導体材料は、ドープされていなくてもよく、またはｐ型もしくはｎ型ドーパントを含んでもよい。いくつかの例では、半導体材料は、ドープされていない真性シリコン材料である。しかしながら、いくつかの例では、欠陥のために、真性シリコン材料は１０１０ｃｍ－３程度のキャリア密度を有することができる。絶縁層１３７は、酸化シリコンおよび／もしくは窒化シリコンなどの絶縁材料で形成されるか、かつ／またはエアギャップとして形成されてもよい。
本開示のいくつかの態様によれば、チャネル構造１３０および第２の層スタック１２０はともに垂直メモリセルストリングを形成する。例えば、半導体層１３６は、メモリセルストリング内のトランジスタのチャネル部に対応し、ゲート層１２３は、縦型メモリセルストリング内のトランジスタのゲートに対応する。一般に、トランジスタは、チャネルを制御するゲートを有し、チャネルの両側にドレインおよびソースを有する。簡略化のために、図１Ａの例では、図１Ａのトランジスタのチャネルの上側をドレインと呼び、図１Ａのトランジスタのチャネルの底側をソースと呼ぶ。ドレインおよびソースは、特定の駆動構成下で切り替えることができることに留意されたい。図１Ａの例では、半導体層１３６がトランジスタの接続チャネルに相当する。特定トランジスタについて、特定トランジスタのドレインは、特定トランジスタの上方に上側トランジスタのソースに接続され、特定トランジスタのソースは、特定トランジスタの下方に下側トランジスタのドレインに接続される。これにより、垂直メモリセルストリング内のトランジスタが直列に接続される。
図１Ａの例では、端部分１３１は、半導体層１３６と、絶縁層１３７とを含む。いくつかの例では、端部分１３１のブロッキング絶縁層１３３、電荷蓄積層１３４、およびトンネル絶縁層１３５は、裏面処理によって除去される。いくつかの例では、端部分１３１に対応する最初の端部分はまた、ブロッキング絶縁層１３３、電荷蓄積層１３４、およびトンネル絶縁層１３５を含む。最初の端部分は、コア領域１０１内に停止層（図示せず）を有する最初の第１の層スタック内に形成される。停止層は、裏面処理によって除去できる。裏面処理により、最初の端部分のブロッキング絶縁層１３３、電荷蓄積層１３４、およびトンネル絶縁層１３５を除去できる。また、半導体層１１１は、裏面処理より形成できる。
本開示のいくつかの態様によれば、端部分１３１の半導体層１３６は、垂直メモリセルストリングのソース端子に対応し、第１のスタック１１０内の半導体層１１１は、Ｐ２で示すように、垂直メモリセルストリングのアレイのソース端子をアレイ共通ソース（ＡＣＳ）端子に接続するように構成される。図１Ａの例では、半導体層１１１は、バルク部分１１２およびライナー部分１１３（例えば、コンフォーマル部分）を含む。ライナー部分１１３は、半導体層１３６に接している。一例では、ライナー部分１１３をイオン注入によってドープして、所望のドーピングプロファイルを達成できる。別の例では、半導体層１１１は、半導体層１３６に接するバルク部分１１２のみを含む。いくつかの例では、半導体層１１１は、ドープポリシリコン（例えば、Ｎ型ドープシリコン、Ｐ型ドープシリコン）などのシリコン材料である。
図１Ａ～図１Ｂの例では、ゲート線スリット（ＧＬＳ）構造１４０は、第２の層スタック１２０内に形成され、第１の層スタック１１０内に端部分を有する。ＧＬＳ構造１４０は、ゲートラスト処理において犠牲層とゲート層１２３との置換を容易にするために使用できる。いくつかの例では、ＧＬＳ構造１４０は、トレンチを１つまたは複数の誘電体材料で充填することによって形成される。いくつかの例では、ＧＬＳ構造１４０は、第２の層スタック１２０を貫通して延在し、ＧＬＳ構造１４０は、（チャネル構造１３０に対応する）垂直メモリセルストリングを別個のブロックに分割できる。いくつかの例では、垂直メモリセルストリングリングは、ブロックごとに消去されるように構成される。さらに、ＧＬＳ構造１４０間のチャネル構造１３０の個数および配置は、変化し得る。
ＧＬＳ構造１４０の端部分は、第１の層スタック１１０内にある。いくつかの例では、ＧＬＳ構造１４０の端部分は、ゲート線スリット領域１０３内に停止層（図示せず）を有する最初の第１の層スタック内に形成される。停止層は、裏面処理によって除去できる。また、半導体層１１１は、裏面処理により形成できる。
いくつかの例（図示せず）では、ＧＬＳ構造１４０は、導電性材料（図示せず）を含むことができ、ＡＣＳ端子として機能するように構成することができることに留意されたい。
図１Ａの例では、階段領域１０２において、ゲート層１２３および絶縁層１２１が階段の形式で配置されている。例えば、各階段は、絶縁層１２１およびゲート層１２３の一対または複数対を含むことができる。階段領域１０２も絶縁材料１６３で充填され、他の領域で平坦化される。ゲートコンタクト構造（図示せず）を階段上に配置し、それぞれのゲート層１２３に接続することができる。ゲートコンタクト構造を使用して、駆動回路をそれぞれのゲート層１２３に接続し、積層メモリセルおよび選択ゲートを制御する。
図１Ａ～図１Ｂの例では、ダミーチャネル構造１５０は、階段領域１０２内に形成され、第１のスタック１１０内に端部分を有する。ダミーチャネル構造１５０は、ゲートラスト処理おいて犠牲層をゲート層１２３で置き換える間に、第２の層スタック１２０が崩壊するのを防止することができる。ダミーチャネル構造１５０は、１つまたは複数の誘電体材料を含むことができる。一例では、ダミーチャネル構造１５０は、ＧＬＳ構造１４０の間の階段領域１０２内に配置することができる。別の例では、１つまたは複数のダミーチャネル構造１５０をコア領域１０１内に配置することもできる。
ダミーチャネル構造１５０の端部分は、第１の層スタック１１０内にある。いくつかの例では、ダミーチャネル構造１５０の端部分は、階段領域１０２内に停止層（図示せず）を有する最初の第１の層スタック内に形成される。停止層は、裏面処理によって除去できる。また、半導体層１１１は、裏面処理により形成できる。
図１Ａ～図１Ｂの例では、突抜けコンタクト構造１６０が突抜け領域１０４に形成される。図１Ａの例では、突抜け領域１０４は、絶縁材料１６３で充填され、他の領域で平坦化されている。突抜けコンタクト構造１６０は、アレイダイの前面からアレイダイの裏面まで延在し、アレイダイの前面の導電性構造をアレイダイの裏面の導電性構造と導電的に相互接続することができる。
一例では、突抜けコンタクト構造１６０は、キャップ層１２５、絶縁層１６３を貫通して延在し、上面エッチング停止層１１５で停止する。いくつかの例では、突抜けコンタクト構造１６０の端部は、導電層１６７に接することができ、パッド構造Ｐ２に導電的に接続される。導電層１６７は、アルミニウム（Ａｌ）、チタン（Ｔｉ）などの一または複数の金属材料を含むことができる。導電層１６７は、酸化シリコンなどのスペーサ層１６５によって半導体層１１１から分離することができる。
図２Ａ～図２Ｃは、停止層を画定するためのパターンのレイアウトを示す。図２Ａは、チャネル構造１３０の深さ制御およびより良好な深さ均一性を達成するために、コア領域１０１内に停止層を形成するために使用することができるパターン２０１を示す。
図２Ｂは、ゲート線スリット構造１４０の深さ制御およびより良好な深さ均一性を達成するために、ゲート線スリット領域１０３内に停止層を形成するために使用することができるパターン２０３を示す。
図２Ｃは、ダミーチャネル構造１５０の深さ制御およびより良好な深さ均一性を達成するために、階段領域１０２内に停止層を形成するために使用することができるパターン２０２を示す。
いくつかの例では、停止層はパターニングされず、追加のレイアウトまたはマスクは必要とされない。
図３は、いくつかの例における処理３００の概要を示すフローチャートを示す。処理３００を使用して、半導体デバイス１００などの半導体デバイスを形成できる。処理はＳ３０１から始まり、Ｓ３１０へ進む。
Ｓ３１０において、ウェハの第１の面の処理によって層スタック内に垂直構造が形成される。垂直構造の端部は、第２の層よりも層スタックに対してより良好なエッチング選択性を有する第１の層内にある。
図１Ａ～図１Ｂの例では、第１のスタック１１０に対応する最初の第１の層スタックは、ポリシリコン層よりも最初の第１の層スタックの上方の層に対してより良好なエッチング選択性を有する停止層を含むことができる。一例では、停止層はタングステン（Ｗ）を含む。図１Ａ～図１Ｂの例では、コア領域１０１において、最初の第１の層スタックの上方の層は、交互に積層された酸化シリコン層および窒化シリコン層を含むことができ、タングステンは、ポリシリコン層よりも最初の第１のスタックの上方の層に対してより良好なエッチング選択性を有する。チャネル構造１３０のためのチャネルホールは、最初の第１のスタックの上方の層を貫通してエッチングされ、停止層で停止する。チャネル構造１３０は、コア領域１０１内の停止層内に端部を有するチャネルホール内に形成される。
階段領域１０２において、最初の第１の層スタックの上方の層は、交互に積層された酸化シリコン層および窒化シリコン層のサブセットと、追加の絶縁材料１６３とを含むことができ、タングステンは、ポリシリコン層よりも最初の第１のスタックの上方の層に対してより良好なエッチング選択性を有する。ダミーチャネル構造１５０のためのダミーチャネルホールは、最初の第１のスタックの上方の層を介してエッチングされ、停止層で停止する。ダミーチャネル構造１５０は、階段領域１０２内の停止層内の端部を有するダミーチャネルホール内に形成される。
ゲート線スリット領域１０３では、最初の第１の層スタックの上方の層は、交互に積層された酸化シリコン層および窒化シリコン層を含むことができ、タングステンは、ポリシリコン層よりも最初の第１のスタックの上方の層に対してより良好なエッチング選択性を有する。ゲート線スリット構造１４０のトレンチは、最初の第１のスタックの上方の層を貫通してエッチングされ、停止層で停止する。ゲート線スリット構造１４０は、端部が停止層内にあるトレンチ内に形成される。
Ｓ３２０において、第１の層は、第１の面とは反対側のウェハの第２の面の処理によって、第２の層に置き換えられる。図１Ａ～図１Ｂの例では、基板、酸化物層、停止層、チャネル構造１３０の端部のブロッキング絶縁層１３３、チャネル構造１３０の端部の電荷蓄積層１３４、およびチャネル構造１３０の端部のトンネル絶縁層１３５などのいくつかの層をウェハの裏面から除去するために裏面処理が実行される。次いで、ポリシリコン層などの半導体層１１１をウェハの裏面に形成できる。いくつかの例では、シリコン貫通コンタクト構造は、突抜けコンタクト構造１６０と導電的に接続されるように形成できる。
処理は、製造プロセスの終了まで継続できる。
図４Ａ～図４Ｐは、本開示のいくつかの実施形態による、ウェハレベル製造の様々な中間ステップにおける、半導体デバイス１００内のアレイダイなどの半導体デバイス内のアレイダイの断面図である。
図４Ａは、基板１７１上に最初の第１の層スタック１１０’を堆積した後の半導体デバイス１００の断面図を示す。図４Ａの例では、最初の第１のスタック１１０’は、基板１７１上に順次堆積される第１の酸化物層１７３、停止層１７５、第２の酸化物層１７７、上面エッチング停止層１１５、および第３の酸化物層１７９を含む。一例では、停止層１７５はタングステンを含み、チャネル構造を形成するためのチャネルホールのエッチング、ダミーチャネル構造を形成するためのダミーチャネルホールのエッチング、およびゲート線スリット構造を形成するためのトレンチのエッチングを確実にするための厚さを有し、停止層１７５内で停止することができる。
図４Ｂは、チャネル構造を形成するためのチャネルホール１８３が最初の第２の層スタック１２０’を貫通してエッチングされた後の半導体デバイス１００の断面図を示す。チャネルホール１８３のエッチングは停止層１７５で停止する。例えば、最初の第２の層スタック１２０’は、最初の第１の層スタック１１０’の上部に形成される。最初の第２の層スタック１２０’は、Ｚ方向に交互に積層された絶縁層１２１（例えば、酸化シリコン）および犠牲ゲート層１２２（例えば、窒化シリコン）を含むことができる。次に、フォトリソグラフィ技術を使用して、フォトレジストおよび／またはハードマスク層内にチャネルホールのパターンを画定し、エッチング技術を使用して、パターンを最初の第２の層スタック１２０’および最初の第１の層スタック１１０’に転写し、エッチングは停止層１７５で停止する。停止層１７５は、絶縁層１２１および犠牲ゲート層１２２に対して比較的大きいエッチング選択性を有し、停止層１７５内のチャネルホール１８３の深さを良好に制御することができ、チャネルホール１８３は比較的均一な深さを有することができる。
図４Ｃは、チャネル構造１３０が形成された後の半導体デバイス１００の断面図を示す。一例では、チャネルホールの側壁にブロッキング絶縁層１３３（例えば、二酸化シリコン）を形成した後、電荷蓄積層１３４（例えば、窒化シリコン）、トンネル絶縁層１３５、半導体層１３６、絶縁層１３７を、側壁から順次積層する。
チャネル構造１３０は、図４Ｃに示すような単一デッキ形態に限定されないことに留意されたい。いくつかの例（図示せず）では、チャネル構造１３０はマルチデッキ技術を使用して形成される。例えば、チャネル構造１３０は、下側デッキ内の下側チャネル構造と、上側デッキ内の上側チャネル構造とを含む。下側チャネル構造と上側チャネル構造とは、適宜接合されてチャネル構造１３０を形成する。
図４Ｄは、ダミーチャネル構造を形成するためのダミーチャネルホール１８５が階段領域内の層を貫通してエッチングされた後の半導体デバイス１００の断面図を示す。いくつかの例では、階段領域に階段が適切に形成され、絶縁材料１６３（例えば、酸化シリコン）が充填され、適切に平坦化される。次に、フォトリソグラフィ技術を使用して、フォトレジストおよび／またはハードマスク層内にダミーチャネルホールのパターンを画定し、エッチング技術を使用して、階段領域内の層および停止層１７５内のエッチング停止部にパターンを転写する。停止層１７５は、絶縁材料１６３、絶縁層１２１および犠牲ゲート層１２２に対して比較的大きいエッチング選択性を有し、停止層１７５内のダミーチャネルホールの深さを十分に制御することができ、ダミーチャネルホールは比較的均一な深さを有することができる。
図４Ｅは、ダミーチャネル構造１５０が形成された後の半導体デバイス１００の断面図を示す。いくつかの例では、１つまたは複数の絶縁層がダミーチャネルホール内に形成される。一例では、１つまたは複数の絶縁層が堆積され、ダミーチャネルホール外の領域の余分な絶縁材料は、例えば化学機械研磨（ＣＭＰ）および／またはエッチング処理によって除去できる。
図４Ｆは、ゲート線スリット構造を形成するためのトレンチ１８４がゲート線スリット領域内の層を貫通してエッチングされた後の半導体デバイス１００の断面図を示す。トレンチ１８４は、ゲート線スリットまたはゲート線カットとも呼ばれる。いくつかの例では、フォトリソグラフィ技術を使用して、フォトレジストおよび／またはハードマスク層内のトレンチのパターンを画定し、エッチング技術を使用して、パターンを最初の第２の層スタック１２０’および最初の第１の層スタック１１０’に転写し、エッチングは停止層１７５で停止する。停止層１７５は、絶縁層１２１および犠牲ゲート層１２２に対して比較的大きいエッチング選択性を有し、停止層１７５内のトレンチの深さを良好に制御することができ、トレンチは比較的均一な深さを有することができる。
図４Ｇは、ゲート線スリット領域１０３にゲート線スリット構造１４０を形成した後の半導体デバイス１００の断面図を示す。
いくつかの例では、トレンチを使用して、犠牲ゲート層１２２をゲート層１２３で置き換えることができる。一例では、犠牲ゲート層１２２にトレンチを介してエッチング液が適用され、犠牲ゲート層を除去する。一例では、犠牲ゲート層は窒化シリコンからなり、犠牲ゲート層を除去するために高温硫酸（Ｈ２ＳＯ４）がトレンチを介して適用される。さらに、トレンチを介して、アレイ領域内のトランジスタへのゲートスタックが形成される。一例では、ゲートスタックは、高ｋ誘電体層、接着剤層、および金属層から形成される。高誘電率層は、比較的大きな誘電率を提供する任意の適切な材料、例えば、酸化ハフニウム（ＨｆＯ２）、二酸化ハフニウムシリコン（ＨｆＳｉＯ４）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ランタン（Ｌａ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、酸化イットリウム（Ｙ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、チタン酸ストロンチウム酸化物（ＳｒＴｉＯ３）、二酸化ジルコニウムシリコン（ＺｒＳｉＯ４）、酸化ハフニウムジルコニウム（ＨｆＺｒＯ４）などを含むことができる。接着層は、チタン（Ｔｉ）、タンタル（Ｔａ）などの高融点金属、および、ＴｉＮ、ＴａＮ、Ｗ２Ｎ、ＴｉＳｉＮ、ＴａＳｉＮなどのそれらの窒化物を含むことができる。金属層は、タングステン（Ｗ）、銅（Ｃｕ）等の導電性の高い金属を含む。
さらに、トレンチを充填してゲート線スリット構造１４０を形成できる。いくつかの例では、１つまたは複数の絶縁層がトレンチ内に形成される。一例では、１つまたは複数の絶縁層が堆積され、トレンチ外の領域の余分な絶縁材料は、例えばＣＭＰおよび／またはエッチング処理によって除去できる。いくつかの例では、タングステンなどの導電性材料を使用して、ゲート線スリット構造１４０内にアレイ共通ソース端子を形成できる。
図４Ｈは、突抜けコンタクト構造を形成するための突抜けホール１８６が突抜け領域内の層を貫通してエッチングされた後の半導体デバイス１００の断面図を示す。例えば、キャップ層１２５が堆積され、平坦化される。さらに、フォトリソグラフィ技術を使用して、フォトレジストおよび／またはハードマスク層に突抜けホールのパターンを画定し、エッチング技術を使用して、パターンをキャップ層１２５および絶縁材料１６３に転写し、エッチングは上面エッチング停止層１１５で停止できる。エッチングは他の適切な層で停止することができることに留意されたい。いくつかの例では、突抜けホール１８６は、ワード線コンタクトホール、ビット線コンタクトホールなどの他のコンタクトホール（図示せず）と同じ処理ステップによって同時に形成される。
図４Ｉは、突抜けコンタクト構造１６０を突抜けホールに形成した後の半導体デバイス１００の断面図を示している。例えば、適切なライナー層（例えば、チタン／窒化チタン）および金属層（例えば、タングステン）を突抜けコンタクト構造を形成するために突抜けホールに充填することができる。いくつかの例では、突抜けコンタクト構造は、ワード線コンタクト構造（いくつかの例ではゲートコンタクト構造とも呼ばれる）、ビット線コンタクト構造などの他のコンタクト構造と共に、同じ処理ステップによって同時に形成される。
いくつかの実施形態では、次に、接合構造（図示せず）がアレイダイの前面に形成される。さらに、アレイダイは、向かい合うＣＭＯＳダイ（図示せず）と接合される。その後、裏面処理をアレイダイ上で実行することができる。
図４Ｊは、裏面処理によって停止層１７５が除去された後の半導体デバイス１００の断面図を示す。いくつかの例では、基板１７１は、ＣＭＰ処理および／またはエッチング処理をアレイダイの裏面に適用するなどの裏面処理によって除去される。次いで、酸化物層１７３は、ＣＭＰ処理を適用するなどの裏面処理、および／またはアレイダイの裏面上のエッチング処理、によって除去される。次いで、停止層１７５は、ＣＭＰ処理を適用するなどの裏面処理、および／またはアレイダイの裏面上のエッチング処理、によって除去される。
これにより、チャネル構造１３０の端部、ゲート線スリット構造１４０の端部およびダミーチャネル構造１５０の端部をアレイダイの裏面から露出させることができる。
図４Ｋは、ブロッキング絶縁層、電荷蓄積層およびトンネル絶縁層が、裏面処理によってチャネル構造１３０の端部から除去された後の半導体デバイス１００の断面図を示す。なお、第２の酸化物層１７７も裏面処理により除去される。
図４Ｌは、裏面処理によって半導体層１１１が形成された後の半導体デバイス１００の断面図を示す。いくつかの例では、半導体層１１１は、バルク部分１１２およびライナー部分１１３（例えば、コンフォーマル部分）を含む。ライナー部分１１３が、例えば、原子層堆積によって形成され、イオン注入によってドープすることができる。次いで、バルク部分１１２が、例えば化学気相成長（ＣＶＤ）によって形成することができ、ＣＭＰによって平坦化できる。バルク部分１１２は、ＣＶＤ中にその場（ｉｎ ｓｉｔｕ）でドープすることができ、またはＣＶＤ後にイオン注入によってドープすることができる。レーザアニーリングなどのアニーリング後のステップを実行して、ドーパントを活性化し、および／または結晶損傷を修復することができる。いくつかの例では、半導体層１１１はバルク部分１１２のみを含む。
図４Ｍは、アレイダイの裏面から突抜けコンタクト構造１６０の端部を露出させるために半導体層１１１にシリコン貫通ホール１８７が形成された後の半導体デバイス１００の断面図を示す。
図４Ｎは、スペーサ層１６５がアレイダイの裏面から形成された後の半導体デバイス１００の断面図を示す。
図４Ｏは、スペーサ層１６５のいくつかの部分が除去された後の半導体デバイス１００の断面図を示す。例えば、突抜けコンタクト構造１６０が露出するように、シリコン貫通ホール１８７の底部からスペーサ層１６５が除去される。なお、半導体層１１１上のスペーサ層１６５の一部を除去して開口部１８８を形成する。
図４Ｐは、導電層１６７がアレイダイの裏面に形成され、例えばＰ１およびＰ２によって示されるようなパッド構造にパターニングされた後の半導体デバイス１００の断面図を示す。いくつかの例では、導電層１６７はアルミニウムを含む。
なお、半導体デバイス１００は、メモリシステムに好適に用いることができる。
図５は、本開示のいくつかの例によるメモリシステム装置５００のブロック図を示す。メモリシステム装置５００は、半導体メモリデバイス５１１～５１４によって示されるような、半導体デバイス１００とそれぞれ同様に構成される、１つまたは複数の半導体メモリデバイスを含む。いくつかの例では、メモリシステム装置５００はソリッドステートドライブ（ＳＳＤ）である。
メモリシステム装置５００は、他の適切な構成要素を含む。例えば、メモリシステム装置５００は、図５に示すように互いに結合されたインターフェース５０１およびマスタコントローラ５０２を含む。メモリシステム装置５００は、マスタコントローラ５０２を半導体メモリデバイス５１１～５１４に結合するバス５２０を含むことができる。さらに、マスタコントローラ５０２は、それぞれの制御線５２１～５２４によって示されるように、半導体メモリデバイス５１１～５１４とそれぞれ接続される。
インターフェース５０１は、メモリシステム装置５００とホストデバイスとの間を接続するために機械的および電気的に適切に構成され、インターフェース５０１を使用して、メモリシステム装置５００とホストデバイスとの間でデータを転送することができる。
マスタコントローラ５０２は、各半導体メモリデバイス５１１～５１４をデータ転送用のインターフェース５０１に接続するように構成されている。例えば、マスタコントローラ５０２は、イネーブル／ディスエーブル信号を半導体メモリデバイス５１１～５１４にそれぞれ提供して、データ転送のために１つまたは複数の半導体メモリデバイス５１１～５１４をアクティブにするように構成される。
マスタコントローラ５０２は、メモリシステム装置５００内の様々な命令の完了を担当する。例えば、マスタコントローラ５０２は、不良ブロック管理、エラーチェックおよび訂正、ガベージコレクションなどを行うことができる。
上記は、当業者が本開示の態様をよりよく理解することができるように、いくつかの例の特徴を概説している。当業者は、本明細書に導入された例と同じ目的を実行し、および／または同じ利点を達成するための他の処理および構造を設計または変更するための基礎として本開示を容易に使用することができることを理解するはずである。当業者はまた、そのような同等の構成が本開示の精神および範囲から逸脱するものではなく、本開示の精神および範囲から逸脱することなく本明細書において様々な変更、置換、および変更を行うことができることを理解すべきである。
上記は、当業者が本開示の態様をよりよく理解することができるように、いくつかの実施形態の特徴を概説している。当業者は、本明細書に導入する実施形態の同じ目的を実行し、および／または同じ利点を達成するための他の処理および構造を設計または修正するための基礎として本開示を容易に使用することができることを理解するはずである。当業者はまた、そのような同等の構成が本開示の精神および範囲から逸脱するものではなく、本開示の精神および範囲から逸脱することなく本明細書において様々な変更、置換、および変更を行うことができることを理解すべきである。
Claims (33)
- 半導体デバイス製造の方法であって、
第１のダイの第１の面の処理によって層スタック内に第１の層に端部を有する垂直構造を形成するステップと、
前記第１の面とは反対側の前記第１のダイの第２の面の処理によって前記第１の層を第２の層と置き換えるステップと、を含み、前記第１の層の材料が、前記第２の層の材料よりも前記層スタックに対してより良好なエッチング選択性を有する、
半導体デバイス製造の方法。 - 前記第１の層の前記材料がタングステンであり、前記第２の層の前記材料がポリシリコンである、請求項１に記載の方法。
- 前記垂直構造がチャネル構造に対応し、最初の第１の層スタックがコア領域内に前記第１の層を含む、請求項１に記載の方法。
- 前記層スタックが最初の第２の層スタックに対応し、
前記方法が、
前記最初の第１の層スタックの上部に交互に積層された絶縁層および犠牲ゲート層を含む前記最初の第２の層スタックを形成するステップ、
をさらに含む、請求項３に記載の方法。 - 前記最初の第２の層スタックに前記第１の層内に端部を有するチャネルホールを形成するステップと、
前記チャネルホール内に前記チャネル構造を形成するステップと、
をさらに含む、請求項４に記載の方法。 - 前記チャネル構造が、ブロッキング絶縁層、電荷蓄積層、およびトンネル絶縁層に包まれたチャネル層を含む、請求項５に記載の方法。
- 前記第１の層を前記第２の層で置き換えるステップが、
前記第２の面の処理によって前記第１の層を除去するステップと、
前記第２の面の処理によって、前記チャネル構造の端部から、前記ブロッキング絶縁層、前記電荷蓄積層、および前記トンネル絶縁層を除去するステップと、
をさらに含む、請求項６に記載の方法。 - 前記第１の層を前記第２の層で置き換えるステップが、
前記チャネル構造の前記端部において前記チャネル層に接する前記第２の層を形成するステップ、
をさらに含む、請求項７に記載の方法。 - 前記第１の層を前記第２の層で置き換えるステップが、
前記第２の面の処理によって、前記チャネル構造の前記端部において前記チャネル層に接する半導体層を形成するステップ、
をさらに含む、請求項８に記載の方法。 - 前記チャネル層に接する前記半導体層を形成するステップが、
前記半導体層の前記チャネル構造の前記端部において前記チャネル層に接触するライナー部分を形成するステップと、
前記ライナー部分をドープするためにイオン注入を実行するステップと、
前記半導体層のバルク部分を形成するステップと、
をさらに含む、請求項９に記載の方法。 - 前記第２の面に前記半導体層と導電的に接続されるパッド構造を形成するステップ、
をさらに含む、請求項９に記載の方法。 - 前記垂直構造がダミーチャネル構造に対応し、最初の第１の層スタックが階段領域内に前記第１の層を含む、請求項１に記載の方法。
- 前記層スタックが最初の第２の層スタックに対応し、
前記方法が、
前記最初の第１の層スタックの上部に交互に積層された絶縁層および犠牲ゲート層を含む、前記最初の第２の層スタックを形成するステップと、
前記階段領域内の前記最初の第２の層スタックに基づいて、階段を形成するステップと、
絶縁材料を用いて前記階段領域を平坦化するステップと、
をさらに含む、請求項１２に記載の方法。 - 前記絶縁材料および前記最初の第２の層スタック内に端部が前記第１の層内にあるダミーチャネルホールを形成するステップと、
前記ダミーチャネルホール内に前記ダミーチャネル構造を形成するステップと、
をさらに含む、請求項１３に記載の方法。 - 前記垂直構造がゲート線スリット構造に対応し、最初の第１の層スタックがゲート線スリット領域内の前記第１の層を含む、請求項１に記載の方法。
- 前記層スタックが最初の第２の層スタックに対応し、
前記方法が、
前記最初の第１の層スタックの上部に交互に積層された絶縁層および犠牲ゲート層を含む前記最初の第２の層スタックを形成するステップ、
をさらに含む、請求項１５に記載の方法。 - 前記最初の第２の層スタック内にチャネル構造を形成するステップと、
前記最初の第２の層スタック内に前記第１の層内に端部を有するトレンチを形成するステップと、
前記トレンチを介して、前記犠牲ゲート層をゲート層で置き換えるステップと、
前記トレンチ内に前記ゲート線スリット構造を形成するステップと、
をさらに含む、請求項１６に記載の方法。 - 前記第１のダイの前記第１の面の処理によって、突抜け領域内に突抜けコンタクト構造を形成するステップ、
をさらに含む、請求項１に記載の方法。 - 前記第１のダイの前記第１の面に接合構造を形成するステップと、
前記第１のダイの前記第２の面の処理の前に、前記第１の面を第２のダイと接合するステップと、
をさらに含む、請求項１８に記載の方法。 - 前記第１のダイの前記第２の面の処理によってシリコン貫通コンタクトを形成するステップをさらに含み、前記シリコン貫通コンタクトが、前記突抜けコンタクト構造を前記第１のダイの前記第２の面のパッド構造と接続する、請求項１９に記載の方法。
- 半導体デバイス製造の方法であって、
第１のダイの第１の面の処理によって第１の層を含む最初の第１の層スタックを形成するステップと、
前記第１のダイの前記第１の面の処理によって前記最初の第１の層スタックの上部に交互に積層された絶縁層および犠牲ゲート層を含む最初の第２の層スタックを形成するステップと、
前記第１の層内のエッチング停止部を用いて、前記第１のダイの前記第１の面の処理によって、前記最初の第２の層スタック内の開口部をエッチングするステップと、
前記第１のダイの前記第１の面の処理によって前記開口部内に垂直構造を形成するステップと、
前記第１の面とは反対側の前記第１のダイの第２の面の処理によって、前記第１の層を第２の層と置き換えるステップと、を含み、前記第１の層の材料が、前記第２の層の材料よりも前記最初の第２の層スタックに対してより良好なエッチング選択性を有する、
半導体デバイス製造の方法。 - 前記第１の層の前記材料がタングステンであり、前記第２の層の前記材料がポリシリコンである、請求項２１に記載の方法。
- 前記垂直構造がチャネル構造に対応し、前記最初の第１の層スタックがコア領域内に前記第１の層を含む、請求項２１に記載の方法。
- 前記チャネル構造が、ブロッキング絶縁層、電荷蓄積層、およびトンネル絶縁層に包まれたチャネル層を含む、請求項２３に記載の方法。
- 前記第１の層を前記第２の層で置き換えるステップが、
前記第２の面の処理によって前記第１の層を除去するステップと、
前記第２の面の処理によって、前記チャネル構造の端部から、前記ブロッキング絶縁層、前記電荷蓄積層、および前記トンネル絶縁層を除去するステップと、
をさらに含む、請求項２４に記載の方法。 - 前記第１の層を前記第２の層で置き換えるステップが、
前記チャネル構造の前記端部において前記チャネル層に接する前記第２の層を形成するステップをさらに含む、請求項２５に記載の方法。 - 前記第１の層を前記第２の層で置き換えるステップが、
前記第２の面の処理によって前記チャネル構造の前記端部において前記チャネル層に接する半導体層を形成するステップをさらに含む、請求項２６に記載の方法。 - 前記チャネル層に接する前記半導体層を形成するステップが、
前記半導体層の前記チャネル構造の前記端部において前記チャネル層に接触するライナー部分を形成するステップと、
前記ライナー部分をドープするためにイオン注入を実行するステップと、
前記半導体層のバルク部分を形成するステップと、
をさらに含む、請求項２７に記載の方法。 - 前記第２の面に前記半導体層と導電的に接続されるパッド構造を形成するステップ、
をさらに含む、請求項２８に記載の方法。 - 前記垂直構造がダミーチャネル構造に対応し、前記最初の第１の層スタックが階段領域内に前記第１の層を含む、請求項２１に記載の方法。
- 前記階段領域内の前記最初の第２の層スタックに基づいて、階段を形成するステップと、
絶縁材料を用いて前記階段領域を平坦化するステップと、
をさらに含む、請求項３０に記載の方法。 - 前記垂直構造がゲート線スリット構造に対応し、前記最初の第１の層スタックがゲート線スリット領域内の前記第１の層を含む、請求項２１に記載の方法。
- 前記最初の第２の層スタック内にチャネル構造を形成するステップと、
前記最初の第２の層スタック内に前記第１の層内に端部を有するトレンチを形成するステップと、
前記トレンチを介して、前記犠牲ゲート層をゲート層で置き換えるステップと、
前記トレンチ内に前記ゲート線スリット構造を形成するステップと、
をさらに含む、請求項３２に記載の方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/CN2021/127742 WO2023070611A1 (en) | 2021-10-30 | 2021-10-30 | Methods for forming semiconductor devices |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2024510229A true JP2024510229A (ja) | 2024-03-06 |
Family
ID=80490000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023556531A Pending JP2024510229A (ja) | 2021-10-30 | 2021-10-30 | 半導体デバイスを形成するための方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20230132530A1 (ja) |
| EP (1) | EP4288998A1 (ja) |
| JP (1) | JP2024510229A (ja) |
| KR (1) | KR20230142802A (ja) |
| CN (1) | CN114175256A (ja) |
| WO (1) | WO2023070611A1 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI624007B (zh) * | 2016-04-25 | 2018-05-11 | 東芝記憶體股份有限公司 | 半導體記憶裝置及製造其之方法 |
| CN109712977B (zh) * | 2019-01-15 | 2020-11-17 | 长江存储科技有限责任公司 | 三维存储器件及其制备方法 |
| CN112289803A (zh) * | 2020-10-22 | 2021-01-29 | 长江存储科技有限责任公司 | 3d存储器件及其制造方法 |
| CN112951841B (zh) * | 2021-03-23 | 2022-02-11 | 长江存储科技有限责任公司 | 三维存储器及其制备方法 |
| CN113437075B (zh) * | 2021-06-21 | 2022-07-29 | 长江存储科技有限责任公司 | 一种三维存储器及其制造方法 |
-
2021
- 2021-10-30 WO PCT/CN2021/127742 patent/WO2023070611A1/en active Application Filing
- 2021-10-30 KR KR1020237031570A patent/KR20230142802A/ko active Search and Examination
- 2021-10-30 EP EP21961963.2A patent/EP4288998A1/en active Pending
- 2021-10-30 JP JP2023556531A patent/JP2024510229A/ja active Pending
- 2021-10-30 CN CN202180003984.7A patent/CN114175256A/zh active Pending
- 2021-12-23 US US17/645,794 patent/US20230132530A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| CN114175256A (zh) | 2022-03-11 |
| US20230132530A1 (en) | 2023-05-04 |
| KR20230142802A (ko) | 2023-10-11 |
| WO2023070611A1 (en) | 2023-05-04 |
| EP4288998A1 (en) | 2023-12-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11889686B2 (en) | Vertical memory devices | |
| CN113169182B (zh) | 接合的三维存储器器件及其制造方法 | |
| US10825826B2 (en) | Three-dimensional memory device having bonding structures connected to bit lines and methods of making the same | |
| US11665899B2 (en) | Vertical memory devices with high density dummy channel structure | |
| JP7352660B2 (ja) | 半導体デバイス | |
| US12010834B2 (en) | Three-dimensional memory devices with stabilization structures between memory blocks and methods for forming the same | |
| US11696444B2 (en) | Semiconductor device and method of fabrication thereof | |
| JP2024510229A (ja) | 半導体デバイスを形成するための方法 | |
| US20240107759A1 (en) | Memory system, semiconductor device and fabrication method therefor | |
| CN114175254A (zh) | 半导体存储器设备及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230913 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20230913 |