CN109712977B - 三维存储器件及其制备方法 - Google Patents

Abstract

本发明提供了一种三维存储器件的制备方法，包括：在第一衬底上依次形成蚀刻停止层和第一堆栈及露出蚀刻停止层的第一沟道孔；在第一沟道孔内填充的第一牺牲材料层上形成第一多晶硅插塞，并在其上设置载体晶圆；去除第一衬底，在蚀刻停止层的另一面形成第二堆栈及第二沟道孔，露出蚀刻停止层；去除第一沟道孔和第二沟道孔间的蚀刻停止层，去除第一牺牲材料层；在第一沟道孔和第二沟道孔的侧壁覆盖保护层，并刻蚀第一堆栈和第二堆栈沿沟道孔的径向方向超出剩余蚀刻停止层的部分，去除保护层，形成贯通沟道孔；对贯通沟道孔填充以形成单沟道。本发明还提供了一种三维存储器件。

Description

三维存储器件及其制备方法

技术领域

本发明涉及半导体器件技术领域，具体涉及一种三维存储器件及其制备方法。

背景技术

三维(3D)结构的存储器因是将存储单元三维地布置在衬底之上而具有集成密度高、存储容量大，从而在电子产品中得到了更广泛的应用。在三维闪存器件的单沟道形成(single channel formation)中，沟道孔的刻蚀是在堆栈(deck)和堆栈之间进行，在此期间，下层堆栈的沟道孔暂时用牺牲材料填充，在上、下堆栈都刻蚀打开后，移除牺牲材料，将所形成的沟道孔一起填充。然而，通常上、下堆栈的沟道孔不易精确对准，且在对准不佳时易破坏沟道孔侧壁及其填充物等(特别是在它们的错位处)；更严重的是，当上、下堆栈的沟道孔极其对准不佳时，几乎无法进行打开沟道孔底部与衬底电性连接的刻蚀工艺，从而会导致存储单元失效。

发明内容

鉴于此，本发明提供了一种三维存储器件的制备方法，即使在上下两堆栈的沟道孔对准不佳时，也能形成结构不被破坏的沟道孔侧壁叠层结构。

第一方面，本发明提供了一种三维存储器件的制备方法，包括：

提供第一衬底，在所述第一衬底的一面依次形成蚀刻停止层和第一堆栈，以及贯穿所述第一堆栈的第一沟道孔，所述第一沟道孔露出所述蚀刻停止层；

在所述第一沟道孔内填充第一牺牲材料层，并对其进行刻蚀以形成第一凹槽，在所述第一凹槽内形成第一多晶硅插塞；在所述第一多晶硅插塞上设置载体晶圆；

去除所述第一衬底，并在所述蚀刻停止层远离所述第一堆栈的一面形成第二堆栈及第二沟道孔，所述第二沟道孔贯穿所述第二堆栈，并露出所述蚀刻停止层；

去除所述第一沟道孔和第二沟道孔之间的所述蚀刻停止层，及所述第一牺牲材料层；

在所述第一沟道孔和第二沟道孔的侧壁覆盖保护层，刻蚀所述第一堆栈和第二堆栈沿沟道孔的径向方向超出剩余的蚀刻停止层的部分，并去除所述保护层，形成贯通沟道孔；

对所述贯通沟道孔进行填充，形成单沟道。

其中，所述蚀刻停止层的材质为钨、钴、铜、铝及其硅化物中的一种或多种。

其中，沿所述第二堆栈向第一堆栈的方向，所述保护层的厚度依次减薄。

其中，所述第一牺牲材料层和所述保护层的材质独立地选自碳、含碳有机物和光阻中的至少一种。

其中，在所述第一堆栈和所述载体晶圆之间还形成有所述第一多晶硅插塞。

其中，所述单沟道包括沿其侧壁向中心依次设置的电荷存储层、沟道层和介电填充层，其中，所述沟道层与所述第一多晶硅插塞导电连通。

其中，所述制备方法还包括：形成与所述沟道层连通的第二多晶硅插塞，所述第二多晶硅插塞位于所述贯通沟道孔内，或位于所述贯通沟道孔上方的第二堆栈上。

本发明提供的三维存储器件的制备方法中，蚀刻停止层的两个相对的表面上形成有第一堆栈和第二堆栈，它作为刻蚀过程中的自对准层，能在刻蚀期间精确地控制想要刻蚀的位置，避免了当打开上下两堆栈的沟道孔时因对准不良而破坏堆栈的堆叠结构。更重要的是，在向打开的沟道孔填充侧壁叠层结构之前，在侧壁保护层的保护下，能在不扩充沟道孔关键尺寸的前提下，对上、下堆栈错位处的形貌进行修正与扩张以形成贯通沟道孔，增大了后续刻穿贯通沟道孔底部的侧壁叠层结构以实现沟道层与第一多晶硅插塞电连接的刻蚀工艺窗口，形成了结构不受损伤的贯通沟道孔侧壁叠层结构。此外，该制备方法中，无沟道孔底部外延硅结构的生长，既降低了工艺成本、缩短了工艺周期，并能绝对避免与外延硅结构相关的所有问题。

第二方面，本发明提供了一种三维存储器件，包括：

载体晶圆、依次设置在所述载体晶圆上的第一堆栈和第二堆栈，其中，所述第一堆栈和第二堆栈之间还设置有蚀刻停止层；

贯穿所述第二堆栈、蚀刻停止层和第一堆栈的多个单沟道；及

第一多晶硅插塞，位于所述单沟道靠近第一堆栈的一端。

其中，所述第一堆栈和载体晶圆之间还设置有所述第一多晶硅插塞。

其中，所述单沟道包括沿其侧壁向中心依次设置的电荷存储层、沟道层和介电填充层；所述三维存储器件还包括第二多晶硅插塞，所述第二多晶硅插塞位于所述单沟道靠近所述第二堆栈的一端；所述第一多晶硅插塞和第二多晶硅插塞通过所述沟道层导电连接。

其中，所述蚀刻停止层的材质为钨、钴、铜、铝及其硅化物中的一种或多种。

其中，所述第一堆栈和所述第二堆栈分别由金属栅极层和绝缘层交替层叠而成；所述第二多晶硅插塞的下表面高于所述第二堆栈中最上层的金属栅极层的上表面。

其中，所述三维存储器件还包括：贯穿所述第二堆栈、蚀刻停止层和第一堆栈的栅线缝隙，所述栅线缝隙的底部设置有阵列共源极，所述阵列共源极上设置有导电部；沿所述栅线缝隙的侧壁、在所述导电部的两侧还设置有栅线缝隙介电层。

本发明第二方面提供的三维存储器件中，蚀刻停止层的两个相对的表面上设置有第一堆栈和第二堆栈，该存储器件具有双重存储容量；因蚀刻停止层的存在，该存储器件的单沟道的结构良好，且所述单沟道靠近第一堆栈的一端设置有第一多晶硅插塞，无沟道孔底部外延硅结构，能绝对避免与外延硅结构相关的所有质量问题，该存储器件的良品率较高。

本发明的优点将会在下面的说明书中部分阐明，一部分根据说明书是显而易见的，或者可以通过本发明实施例的实施而获知。

附图说明

图1a-1g为业界普遍采用的单沟道形成的示意图；

图1h为图1f中上、下层沟道孔在对准不佳时填充的部分示意图；

图2为本发明实施例提供三维存储器件的制备工艺流程图；

图3a-3p为本发明一实施例制备三维存储器件的过程示意图；

图3k’、图3m-1、图3m-2、图3m-3至图3m-4是本发明的另一种实施方式中形成第二多晶硅插塞的过程示意图；

图3q为本发明另一实施例制备的三维存储器件的结构示意图。

主要附图标记：

第一衬底201，蚀刻停止层202，第一堆栈210，第一多晶硅插塞212，载体晶圆203，第二堆栈220，保护层204，贯通沟道孔200b，电荷存储层230，沟道层240，介电填充层250，第二多晶硅插塞260，阵列共源极270。

具体实施方式

下面将参照附图更详细地描述本发明的具体实施方式。虽然附图中显示了本发明的示例性实施方式，但应当理解的是，还可以采用不同于在此描述的其他方式来实施本发明，因此，本发明不受下面这些实施方式的限制。

在描述本发明的具体实施方式之前，先简单介绍下三维存储器件中业界普遍采用的单沟道制备工艺：在下层堆栈110的下层沟道孔110a底部生长外延结构12(参见图1a)，并在外延结构12上填充牺牲材料13(参见图1b)；然后在下层堆栈110上形成上层堆栈120及与下层沟道孔110a相对应的上层沟道孔120a(参见图1c)，之后再移除牺牲材料13，得到整体的沟道孔(参见图1d)；将整体的沟道孔一起填充(参见图1e-1g)。填充过程通常是沿孔的侧壁从孔中心依次填充电荷存储层130和沟道层140，再刻蚀上层堆栈120上及沟道孔底部的存储层130和沟道层140(图1f)，以露出外延结构12，之后向沟道孔底部再填充沟道层140，使侧壁的沟道层140与外延结构12连通，并在侧壁沟道层140之间形成介电填充层150。

但通常上、下层沟道孔的对准控制不易，这就导致在对准不佳的情况下对整体的沟道孔一起填充时，易破坏沟道孔及其填充物，特别是在错位处(参见图1h)，这甚至会导致最终的闪存器件失效。此外，所填充的牺牲材料不易彻底去除，易受外延结构的损坏/缺失的影响。

鉴于此，请参阅图2的流程图，本发明一实施例中提供了一种三维存储器件的制备方法，包括以下步骤。

S21：参见图3a，提供第一衬底201，在所述第一衬底201的一面依次形成蚀刻停止层202和第一堆栈210，以及贯穿所述第一堆栈210的多个第一沟道孔210a，所述第一沟道孔210a露出所述蚀刻停止层202。

步骤S21中，衬底201的材质例如为硅，当然还可以为其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si：C等。该步骤中的第一堆栈210为绝缘层2101和栅极牺牲层2102交替层叠的叠层，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积。栅极牺牲层2102例如由氮化硅构成，绝缘层2101例如由氧化硅构成，此时的第一堆栈210为NO堆叠。栅极牺牲层2102会在后续工艺中去除，并替换为金属来作为栅极层。绝缘层2101和栅极牺牲层2102的材料不限于此，也可以是其它绝缘材料，例如碳化硅、氮氧化硅、氧化铝等。此外，每个绝缘层2101的厚度可以相同，也可以不同，例如图3a中第一堆栈210顶层为绝缘层(氧化硅层)，其厚度较厚，也可把其称作第一堆栈210的掩膜层，其在沟道孔200a的形成过程中可起掩膜作用。

沿着垂直于第一衬底201的方向(堆叠方向)刻蚀第一堆栈210，形成至少一个第一沟道孔210a，第一沟道孔210a在垂直方向上贯穿第一堆栈210，并到达蚀刻停止层202，使得蚀刻停止层202从沟道孔210a中露出。其中，在进行第一沟道孔210a的刻蚀时，可以刻蚀到蚀刻停止层202时停止，也可以过刻蚀部分的蚀刻停止层202。

蚀刻停止层202，是在刻蚀过程中能控制停在何处的层。它与第一堆栈210、后续的第一牺牲材料层211等的组成及在刻蚀过程中的刻蚀选择比明显不同。可选地，蚀刻停止层202的材质为钨、钴、铜、铝及其硅化物中的一种或多种。例如，蚀刻停止层202可以为钨、硅化钨或硅化铜。

S22：在所述第一沟道孔210a内填充第一牺牲材料层211，并对其进行回刻，形成第一凹槽G1(参见图3b)，在所述第一凹槽G1内形成第一多晶硅插塞212，并在所述第一多晶硅插塞212上设置载体晶圆203(参见图3c)。

步骤S22中，对第一牺牲材料层211回刻所形成的第一凹槽G1，为第一沟道孔210a的一部分。其中，在向第一沟道孔210a内填充第一牺牲材料层211时，可能在第一堆栈210上也会形成第一牺牲材料层211，此种情况下需要将这部分的第一牺牲材料层211平坦掉，所用的平坦化方法可以为化学机械抛光工艺(CMP)等，但不限于此。

第一牺牲材料层211可以通过在一定温度下(例如温度在30-300℃)旋涂第一牺牲材料形成，但不限于此。其中，旋涂法可保障第一牺牲材料充分填充到第一凹槽G1内。可选地，第一牺牲材料层211的材料包括碳(如无定形碳、石墨等)、含碳有机物(如葡萄糖，优选为含碳聚合物，如聚丙烯酸等)聚合物、光阻等中的至少一种。第一牺牲材料层211的回刻方法优选为各向同性的干法刻蚀工艺，以形成用于多晶硅沉积的底部平整的第一凹槽。

第一多晶硅插塞212可以采用低压化学气相沉积法(LPCVD)形成，这样各沟道孔中第一多晶硅插塞212的深度一致性较好。此外，还可对其进行p类掺杂离子注入，以降低其阈值电压。

可选地，步骤S22中，在第一凹槽G1内形成第一多晶硅插塞212的过程中，还会在第一堆栈210上形成第一多晶硅插塞212，这部分的第一多晶硅插塞的存在，可进一步提高载体晶圆203与第一多晶硅插塞212的结合面积。

在第一多晶硅插塞212上设置载体晶圆203的方式，包括但不限于：热键合、粘合中的一种或多种等。载体晶圆203可以为设置有外围电路的含硅衬底(包括硅片、SOI、SiGe、Si：C等)，其中外围电路由CMOS器件组成，其包括多种工作电压的器件。载体晶圆203还可以为临时性的衬底，用于后续承载第一堆栈210、蚀刻停止层202等。例如具体为单纯的玻璃或硅片等，后续可将其与第一多晶硅插塞212相剥离。

S23：去除所述第一衬底201(参见图3d)，并在所述蚀刻停止层202远离所述第一堆栈210的一面形成第二堆栈220及第二沟道孔220a，所述第二沟道孔220a贯穿所述第二堆栈220，并露出所述蚀刻停止层202(参见图3e)。

步骤S23中，在去除第一衬底201时，为便于操作，将图3c中的结构进行上下翻转，使第一衬底201的未设置蚀刻停止层202的一面朝上，之后将述第一衬底201减薄，直至停止在蚀刻停止层202，这样就将第一衬底201去除了。此外，步骤S23中，第二堆栈220及其第二沟道孔220a可参见上述步骤S21的描述，在刻蚀形成第二沟道孔220a的过程中，基于蚀刻停止层202与第二堆栈220中的绝缘层和栅极牺牲层的材质及刻蚀选择比相差较大，可以很好地停止在蚀刻停止层202，即使最终的第二沟道孔220a和第一沟道孔210a对准不佳(即，第二沟道孔220a的底部不能与第一沟道孔210a的底部完全对齐)，也不会破坏第一堆栈210的NO堆叠结构及沟道孔内的第一牺牲材料层211。

S24：去除所述第一沟道孔210a和第二沟道孔220a之间的所述蚀刻停止层202，并去除所述第一牺牲材料层211，以将所述第一沟道孔210a和第二沟道孔220a打开(参见图3f)。

类似地，在步骤S24中，在将图3e的结构转变为图3f结构的过程中，夹在第一沟道孔210a和第二沟道孔220a之间的蚀刻停止层202能很好地被刻蚀掉，而不影响其余部分的蚀刻停止层202，及第一堆栈210和第二堆栈220。在刻蚀过程中，蚀刻停止层202与第一堆栈210或第二堆栈220中氮化物/氧化物之间的刻蚀选择比越大越好，例如大于30:1(如50:1或100:1)。如果采用的是干法刻蚀，该刻蚀选择比可以通过调节刻蚀气体(如CHx)的流量、刻蚀气压、刻蚀温度等调节；如果采用的是湿法刻蚀，则该刻蚀选择比可以通过刻蚀液及其配比、浓度、刻蚀温度及时间等调节。而第一牺牲材料层211的去除可通过氧气下灰化处理或其它高选择比的湿法刻蚀工艺来实现，这样可以较好地避免影响其下面的第一多晶硅插塞212。

S25：在所述第一沟道孔210a和第二沟道孔220a的侧壁覆盖保护层204(参见图3g)，刻蚀所述第一堆栈210和第二堆栈220沿沟道孔的径向方向(即，竖直方向)超出剩余的蚀刻停止层202的部分(见图3g中虚线框)，及去除所述保护层204，形成贯通沟道孔200b(参见图3h)。

步骤S25中，保护层204的材质可与上述第一牺牲材料层211的相同或不同。保护层204也可以为碳(如无定形碳、石墨等)、含碳有机物(如葡萄糖，优选为含碳聚合物，如聚丙烯酸等)聚合物、光阻等中的至少一种。在上、下沟道孔的侧壁覆盖保护层204时，会自然地在第二堆栈220上形成较厚的保护层204，以及在第一沟道孔210a的部分底部、第一多晶硅插塞212上形成保护层204。可选地，沿第二堆栈220向第一堆栈210的方向(即，自上向下)，保护层204的厚度依次减薄。图3g中，第二堆栈220上方的平坦区域的保护层204厚度较厚，其次是沟道尺寸较大的第二沟道孔的侧壁区域，再者是第一沟道孔的侧壁区域。

保护层204的存在，可以保护挨着两沟道孔贴合处的第二堆栈220、第一堆栈210在随后的刻蚀过程中不被过多地去除。在“刻蚀第一堆栈210和第二堆栈220沿沟道孔的径向方向超出剩余的蚀刻停止层202的部分”的过程中，可以采用高偏置电压的刻蚀工艺(例如：干法刻蚀)来进行，第二堆栈220上方的平坦区域及沟道孔尺寸较大的上部区域，被厚度可控的保护层覆盖，从而可以较好地实现对第一堆栈210和第二堆栈220沿沟道孔的径向方向超出剩余的蚀刻停止层部分的堆栈组成材料(如氮化硅、氧化硅)的刻蚀，而不撑大上下沟道孔的关键尺寸，为后续刻穿贯通沟道孔底部的不导电涂层以实现沟道层与第一多晶硅插塞的电连接提供更大的工艺窗口。随后，需要去除残留在贯通沟道孔200b内的保护层204，具体可通过灰化、剥离、湿法刻蚀中的至少一种来进行。

S26：对所述贯通沟道孔200b进行填充，形成单沟道；其中，所述单沟道包括沿其侧壁向中心依次设置的电荷存储层230、沟道层240和介电填充层250；所述沟道层240与所述第一多晶硅插塞212导电连接(参见图3l、或图3k’)。

其中，在本发明的一种实施方式中，步骤S26可以具体包括：

S261：在所述贯通沟道孔200b内沿其侧壁向孔中心依次形成电荷存储层230和沟道层240(参见图3i)；同时在第二堆栈220上也形成电荷存储层230和沟道层240；

S262：刻蚀所述贯通沟道孔200b底部的所述电荷存储层230和沟道层240，以露出所述第一多晶硅插塞212(参见图3j)；

S263：向所述贯通沟道孔200b内再次填充沟道层240，使侧壁处的沟道层240与所述第一多晶硅插塞212连通，并去除第二堆栈220上的电荷存储层230和沟道层240(参见图3k)；然后在侧壁的沟道层240之间及所述第二堆栈220上形成介电填充层250(参见图3l)。

电荷存储层230沿贯通沟道孔200b的侧壁向孔中心依次包括阻挡绝缘层231、电荷捕获层232和隧穿绝缘层233(参见图3i)。它们的俯视图形状可以为环形。阻挡绝缘层231和隧穿绝缘层233的示例性材料为氧化硅，也可以是氧化硅与氮氧化硅的混合物，电荷捕获层232的示例性材料为氮化硅，也可以是或与氮氧化硅的多层结构，因此，电荷存储层220形成了氧化硅-氮化硅-氧化硅(ONO)的叠层结构。沟道层240的示例性材料为多晶硅(poly-Si)。可以理解的是，这些层可以选择其他材料。此外，在沟道层240外还可以形成覆盖氧化物层(未示出标号)，当然，覆盖氧化物层也可以省略。电荷存储层230、沟道层240等的形成方式可以通过常用的原子层沉积工艺(ALD)、化学气相沉积工艺(CVD)等来沉积。此外，可将电荷存储层230和沟道层240的侧壁叠层结构称为“存储串”。

基于经过S25的处理，去除了上、下沟道孔错位处的堆栈部分而形成了贯通沟道孔200b，这样在进行步骤S262的刻蚀时，就基本不会损伤其侧壁上的电荷存储层230和沟道层240。其中，介电填充层250的示例性材料为氧化硅。

在步骤S263之后，对位于第二堆栈220上的介电填充层250进行图案化处理，在经图案化形成的凹槽内沉积第二多晶硅插塞260，其位于贯通沟道孔的正上方(参见图3m)。

可选地，第二多晶硅插塞260位于并行设置的电荷存储层230、沟道层240和介电填充层250之上。沟道层240在载体晶圆上203的正投影位于所述第二多晶硅插塞260在载体晶圆上203的正投影内。这样第二多晶硅插塞260的特征尺寸就较大。可选地，第二多晶硅插塞260的底部尺寸等于贯通沟道孔顶部的径向尺寸，即等于阻挡绝缘层231的外径。

在本发明的另一种实施方式中，步骤S26可以具体包括：

S261：在所述贯通沟道孔200b内沿其侧壁向孔中心依次形成电荷存储层230和沟道层240(参见图3i)，同时在第二堆栈220上也形成电荷存储层230和沟道层240；

S262：刻蚀所述贯通沟道孔200b底部的所述电荷存储层230和沟道层240，以露出所述第一多晶硅插塞212(参见图3j)；

S263’：在图3j的结构基础上，向贯通沟道孔200b内第二次填充沟道层240，(或先去除第一次填充的沟道层240后再一次性生长沟道层240)，使侧壁处的沟道层240与所述第一多晶硅插塞212连通；然后在侧壁的沟道层240之间形成介电填充层250，同时在第二堆栈220上也形成有介电填充层250(参见图3k’)。其中，图3k’与图3k的区别在于，在使侧壁处的沟道层240与所述第一多晶硅插塞212连通之后，并未去除第二堆栈220上的电荷存储层230和沟道层240。

在步骤S263’之后，还包括：

在图3k’的结构基础上，以聚合物(图未示出)保护第二堆栈220上方的涂层(即，电荷存储层230、沟道层240和介电填充层250)，对贯通沟道孔内的介电填充层250进行回刻，形成如图3m-1所示的第二凹槽。然后去除第二堆栈220上的电荷存储层230、沟道层240和介电填充层250，并对第二凹槽侧壁的电荷存储层230和沟道层24进行横向刻蚀，形成横向扩宽的第二凹槽G2(参见3m-2)。之后向拓宽的第二凹槽G2’内沉积第二多晶硅插塞260，并平坦掉第二堆栈220上的第二多晶硅插塞，形成如图3m-4所示的结构。

其中，从图3k’变到图3m-1的回刻过程中，由于第二堆栈220上方的介电填充层250的消耗速度低于贯通沟道孔内的介电填充层250的消耗速度，故而形成如图3m-1所示的结构。其中，在图3m-4中，第二多晶硅插塞260位于贯通沟道孔内，且位于并行设置的电荷存储层230、沟道层240和介电填充层250之上。这样第二多晶硅插塞260的特征尺寸也较大。当然，也可以不对图3m-1的第二凹槽G2进行横向拓宽，而是直接填充第二多晶硅插塞，并平坦掉第二堆栈220上的第二多晶硅插塞。此时的第二多晶硅插塞就夹持于沟道层240之间(未示出)，第二多晶硅插塞在载体晶圆上203的正投影位于沟道层240在载体晶圆上203的正投影。第二多晶硅插塞的底部截面宽度接近于介电填充层250的截面宽度。

由上可知，在本发明的实施例中，在步骤S26之后，还可以包括以下步骤S27。

S27：形成与所述沟道层240导电连接的第二多晶硅插塞260，其中，所述第二多晶硅插塞260位于贯通沟道孔内(在其顶部)，或位于所述贯通沟道孔200b的正上方的第二堆栈220上(参见图3m-4及图3m)。这样，第一多晶硅插塞212与第二多晶硅插塞260就通过沟道层240实现了连通。

优选地，所述第二多晶硅插塞260位于并行设置的所述电荷存储层、沟道层和介电填充层之上。可选地，第二多晶硅插塞260的俯视横截面形状为上表面截面面积大于下表面截面面积的结构，其侧向纵截面形状为上表面宽度大于下表面截面宽度的结构。例如，第二多晶硅插塞26的纵截面形状可以为T形，还可以为倒梯形或收缩喇叭形等。这样，第二多晶硅插塞260的特征尺寸就较大，后续在其上表面进行金属过孔对准沟道插塞的工艺窗口大大得到增大，且其与金属过孔内金属走线的接触电阻也大大降低。

无论是图3m还是图3m-4中，第二多晶硅插塞260的下表面(即，朝向第一堆栈210的一面)均高于第二堆栈220中最上层的栅极牺牲层的上表面(即，背离第一堆栈210的一面)。这样在将最上层的栅极牺牲层2102替换为栅极层后，第二多晶硅插塞260的下表面均高于第二堆栈220中最上层的栅极层，两者之间以介电层形成绝缘隔离(图3m和图3m-4中是以第二堆栈220上的介电填充层250隔开，图3m-4中主要以第二堆栈220中最上层的绝缘层2101隔开)，避免第二多晶硅插塞260与第二堆栈220的顶部栅极层之间电信号的相互干扰。

下面以图3m的结构为例，继续介绍三维存储器件的制备方法。在步骤S27之后，还可以包括步骤S28和S29。

S28：形成贯穿所述第二堆栈220、蚀刻停止层202和第一堆栈210的栅线缝隙S1(Gate-Line Slit，GLS)，通过所述栅线缝隙S1将所述第一堆栈210和所述第二堆栈220中的栅极牺牲层2102替换为金属栅极层2102’(参见图3n和图3o)。

S29：在所述栅线缝隙S1的底部形成阵列共源极270，在所述阵列共源极270上，沿所述栅线缝隙S1的侧壁向其中心依次形成栅线缝隙介电层280和导电部290(参见图3p)。

步骤S28中，通过栅线缝隙S1，可先将第一堆栈210和第二堆栈220中的栅极牺牲层2102去除，例如采用对绝缘层2101和栅极牺牲层2102具有高选择比的酸液(例如磷酸)，通过将酸液倒入栅线缝隙S1，而实现栅极牺牲层2102的全部去除(参见图3n中去除栅极牺牲层后的示意图)。之后，填充金属栅极层2102’，金属栅极层2102’可以为钨、铜等，可采用气相沉积法填充。在填充后，原来的栅极牺牲层处，以及栅线缝隙S1的侧壁及第二多晶硅插塞260上也被填充了金属栅极层2102’(参见图3o)；而后需要对金属进行回刻，只保留原栅极牺牲层处的金属材料(参见图3p)。

步骤S29中，阵列共源极270为常见的金属材料，如钨、铜、钴、铝等。导电部290为常见的导电材料，作用是为了将阵列共源极270引出去，便于对其加载电信号。图3p中，导电部290自下向上包括第一导电部和第二导电部，这两部分的材料可以相同或不同，例如第一导电部为金属钨，第二导电部为多晶硅。而栅线缝隙介电层280为常见的绝缘材料，如氮化硅、氧化硅、碳化硅、氮氧化硅、氧化铝等，其作用是将相邻行或列的金属层分隔开来，例如防止导电部290与第二多晶硅插塞260之间的电连接。当然，在本发明的其他实施方式中，也可以在步骤S29中先形成栅线缝隙介电层280，之后再形成阵列共源极270。至此，就基本形成了本发明实施例的三维存储器件。

本发明实施例提供的三维存储器件的制备方法中，蚀刻停止层的两个相对的表面上形成有第一堆栈和第二堆栈，它作为刻蚀过程中的自对准层，能在刻蚀期间精确地控制想要刻蚀的位置，避免了当打开上下两堆栈的沟道孔时因对准不良而破坏堆栈的NO堆叠结构。更重要的是，在向打开的沟道孔一起填充侧壁叠层结构之前，在侧壁保护层的保护下，先对所述第一堆栈和第二堆栈沿沟道孔的径向方向超出剩余的蚀刻停止层的部分进行刻蚀，能在不扩充上下沟道孔整体关键尺寸的前提下拓展沟道孔中下部(尤其是上下两堆栈之间的连接部分)的横向尺寸，形成贯通沟道孔，既增大了后续打开贯通沟道孔底部的介电层以实现沟道层与第一多晶硅插塞电性连接的刻蚀工艺窗口(例如：避免了打开贯通沟道孔底部过程中对其侧壁的损伤，也避免了因上下沟道孔对准不佳导致的底部开口过小，后续电学连接电阻过大的问题)，又扩大了贯通沟道孔一次性填充工艺(Single ChannelFormation)的窗口(例如：在依次填充电荷存储层、沟道层及介电填充层过程中的Over-hang问题的等)。

此外，三维存储器件中，贯通沟道孔的底部形成有第一多晶硅插塞，其顶部形成有第二多晶硅插塞，全程无沟道孔底部外延硅结构的生长，既降低了工艺成本，缩短了工艺周期，并能绝对避免与外延硅结构相关的所有问题，例如，预清洁、非均匀/无效生长、高温制程导致的应力及晶圆形变等问题。

如图3p所示，本发明一实施例提供的三维存储器件包括：载体晶圆203，依次设置在载体晶圆203上的第一堆栈210和第二堆栈220，其中，第一堆栈210和第二堆栈220之间还设置有蚀刻停止层202；还包括贯穿第二堆栈220、蚀刻停止层202和第一堆栈210的多个单沟道。其中，所述单沟道包括沿其侧壁向中心依次设置的电荷存储层230、沟道层240和介电填充层250。其中，该三维存储器件还包括第一多晶硅插塞212，其位于单沟道靠近第一堆栈210的一端。可选地，在第一堆栈210和载体晶圆203之间还设置有第一多晶硅插塞212。其中，该三维存储器件还包括第二多晶硅插塞260，其位于单沟道靠近第二堆栈220的一端，所述第一多晶硅插塞212和第二多晶硅插塞260通过所述沟道层240导电连接。图3p中，第二多晶硅插塞260位于第二堆栈220上，且位于并行设置的电荷存储层、沟道层和介电填充层之上。

图3p中，第一堆栈210和第二堆栈220分别由金属栅极层2102’和绝缘层2101交替层叠而成；第二多晶硅插塞260的底部高于第二堆栈220中最上层的金属栅极层2102’。其中，第二多晶硅插塞260底部的截面宽度等于所述贯通沟道孔的上端的径向尺寸。多晶硅插塞260的特征尺寸较大，后续在其上进行金属过孔对准沟道插塞的工艺窗口也较大。

所述三维存储器件还包括贯穿第二堆栈220、蚀刻停止层202和第一堆栈210的栅线缝隙S1，所述栅线缝隙S1的底部设置有阵列共源极270，阵列共源极270上设置有导电部290；沿所述栅线缝隙S1的侧壁、在导电部290的两侧还设置有栅线缝隙介电层280。至于该三维存储器件的各部件及相关作用已在上文有介绍，这里不再描述。

本发明的另一实施例提供的三维存储器件如图3q所示，与图3p的结构相比，其不同之处在于：第二多晶硅插塞260位于第二堆栈220之中，不过仍位于并行设置的电荷存储层230、沟道层240和介电填充层250之上。当然，这里第二多晶硅插塞260的底部也是高于第二堆栈220中最上层的金属栅极层2102’。

本发明实施例提供的三维存储器件中，蚀刻停止层的两个相对的表面上设置有第一堆栈和第二堆栈，该存储器件具有双重存储容量；因蚀刻停止层的存在，该存储器件的贯通沟道孔的侧壁叠层结构良好，且贯通沟道孔的底部和顶部分别设置有第一、第二多晶硅插塞，无沟道孔底部外延硅结构，能绝对避免与外延硅结构相关的所有质量问题，该存储器件的良品率较高。

以上所述是本发明的示例性实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对其做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。

Claims (12)

1.一种三维存储器件的制备方法，其特征在于，包括：

提供第一衬底，在所述第一衬底的一面依次形成蚀刻停止层和第一堆栈，以及贯穿所述第一堆栈的第一沟道孔，所述第一沟道孔露出所述蚀刻停止层；

在所述第一沟道孔内填充第一牺牲材料层，并对其进行刻蚀以形成第一凹槽，在所述第一凹槽内形成第一多晶硅插塞；在所述第一多晶硅插塞上设置载体晶圆；

去除所述第一衬底，并在所述蚀刻停止层远离所述第一堆栈的一面形成第二堆栈及第二沟道孔，所述第二沟道孔贯穿所述第二堆栈，并露出所述蚀刻停止层；

去除所述第一沟道孔和第二沟道孔之间的所述蚀刻停止层，及所述第一牺牲材料层；

在所述第一沟道孔和第二沟道孔的侧壁覆盖保护层，其中，沿所述第二堆栈向第一堆栈的方向，所述保护层的厚度依次减薄；刻蚀所述第一堆栈和第二堆栈沿沟道孔的径向方向超出剩余的蚀刻停止层的部分，并去除所述保护层，形成贯通沟道孔；

对所述贯通沟道孔进行填充，形成单沟道。

2.如权利要求1所述的制备方法，其特征在于，所述蚀刻停止层的材质为钨、钴、铜、铝及其硅化物中的一种或多种。

3.如权利要求1所述的制备方法，其特征在于，所述第一牺牲材料层和所述保护层的材质独立地选自碳、含碳有机物和光阻中的至少一种。

4.如权利要求1所述的制备方法，其特征在于，在所述第一堆栈朝向所述载体晶圆的一侧还形成有所述第一多晶硅插塞。

5.如权利要求1所述的制备方法，其特征在于，所述单沟道包括沿其侧壁向中心依次设置的电荷存储层、沟道层和介电填充层，其中，所述沟道层与所述第一多晶硅插塞导电连接。

6.如权利要求5所述的制备方法，其特征在于，所述制备方法还包括：形成与所述沟道层导电连接的第二多晶硅插塞，其中，所述二多晶硅插塞位于所述贯通沟道孔内，或位于所述贯通沟道孔上方的第二堆栈上。

7.一种如权利要求1-6任一项所述的制备方法制得的三维存储器件，其特征在于，包括：

载体晶圆、依次设置在所述载体晶圆上的第一堆栈和第二堆栈，其中，所述第一堆栈和第二堆栈之间还设置有蚀刻停止层；

贯穿所述第二堆栈、蚀刻停止层和第一堆栈的多个单沟道；及

第一多晶硅插塞，位于所述单沟道靠近第一堆栈的一端。

8.如权利要求7所述的三维存储器件，其特征在于，所述第一堆栈和载体晶圆之间还设置有所述第一多晶硅插塞。

9.如权利要求7所述的三维存储器件，其特征在于，所述单沟道包括沿其侧壁向中心依次设置的电荷存储层、沟道层和介电填充层；

所述三维存储器件还包括第二多晶硅插塞，所述第二多晶硅插塞位于所述单沟道靠近所述第二堆栈的一端；

其中，所述第一多晶硅插塞和第二多晶硅插塞通过所述沟道层导电连接。

10.如权利要求7所述的三维存储器件，其特征在于，所述蚀刻停止层的材质为钨、钴、铜、铝及其硅化物中的一种或多种。

11.如权利要求9所述的三维存储器件，其特征在于，所述第一堆栈和所述第二堆栈分别由金属栅极层和绝缘层交替层叠而成；所述第二多晶硅插塞的下表面高于所述第二堆栈中最上层的金属栅极层的上表面。

12.如权利要求7所述的三维存储器件，其特征在于，所述三维存储器件还包括：

贯穿所述第二堆栈、蚀刻停止层和第一堆栈的栅线缝隙，所述栅线缝隙的底部设置有阵列共源极，所述阵列共源极上设置有导电部；沿所述栅线缝隙的侧壁、在所述导电部的两侧还设置有栅线缝隙介电层。

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