CN111146087A - 半导体器件的形成方法、双沟道刻蚀方法及半导体器件 - Google Patents
半导体器件的形成方法、双沟道刻蚀方法及半导体器件 Download PDFInfo
- Publication number
- CN111146087A CN111146087A CN202010003005.5A CN202010003005A CN111146087A CN 111146087 A CN111146087 A CN 111146087A CN 202010003005 A CN202010003005 A CN 202010003005A CN 111146087 A CN111146087 A CN 111146087A
- Authority
- CN
- China
- Prior art keywords
- layer
- etching
- mandrel
- etched
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 151
- 238000005530 etching Methods 0.000 title claims abstract description 147
- 239000004065 semiconductor Substances 0.000 title claims abstract description 118
- 239000000463 material Substances 0.000 claims abstract description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 38
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 238000000151 deposition Methods 0.000 claims abstract description 23
- 230000008569 process Effects 0.000 claims description 84
- 125000006850 spacer group Chemical group 0.000 claims description 56
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- 229910052751 metal Inorganic materials 0.000 claims description 11
- 239000002184 metal Substances 0.000 claims description 11
- 238000001312 dry etching Methods 0.000 claims description 10
- 239000002210 silicon-based material Substances 0.000 claims description 9
- 239000007769 metal material Substances 0.000 claims description 6
- 238000001259 photo etching Methods 0.000 claims description 3
- 239000004020 conductor Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 275
- 238000010586 diagram Methods 0.000 description 31
- 238000002955 isolation Methods 0.000 description 24
- 238000000231 atomic layer deposition Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000007789 gas Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910010092 LiAlO2 Inorganic materials 0.000 description 1
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- YQNQTEBHHUSESQ-UHFFFAOYSA-N lithium aluminate Chemical compound [Li+].[O-][Al]=O YQNQTEBHHUSESQ-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请实施例公开了一种半导体器件的形成方法、双沟道刻蚀方法及半导体器件，其中，导体器件的形成方法包括：提供待处理的半导体结构，所述待处理的半导体结构包括至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔；沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层；以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成具有至少两个沟道孔的半导体器件。
Description
技术领域
本申请实施例涉及半导体器件及其制造领域，涉及但不限于一种半导体器件的形成方法、双沟道刻蚀方法及半导体器件。
背景技术
半导体器件的工艺流程分为前段制程和后段制程，其中，后段制程中包括如在晶圆上不同层的金属层间形成金属连线和沟道孔等，而随着半导体技术的发展以及对器件性能的进一步需求，要求沟道孔的特征尺寸越来越小。目前，可以通过自对准双重成像技术(Self-aligned Double Patterning，SADP)实现将光刻层的图形转移到待刻蚀层中，且在待刻蚀层中形成1/2最小尺寸(1/2Pitch)的光刻图形，从而形成高密度的半导体集成电路的要求。
相关技术中，在光刻和刻蚀完成后，是通过原子层沉积技术(Atomic LayerDeposition，ALD)沉积氧化物，作为间隔层形成于芯轴侧壁上。通过该间隔层来定义所需的最终结构，从而实现线条密度的加倍。
但是，通过沉积氧化物层作为间隔层的方案，由于所沉积的氧化物层通常与底层的待刻蚀层材料具有相近的刻蚀速率，因此，在间隔层与待刻蚀层之间还需要有用于实现隔离的掩膜层，这样会增加刻蚀工艺的步骤，使得工艺成本增加。
发明内容
有鉴于此，本申请实施例提供一种半导体器件的形成方法、双沟道刻蚀方法及半导体器件，能够减少刻蚀工艺的步骤，从而极大的降低工艺成本。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体器件的形成方法，包括：
提供待处理的半导体结构，所述待处理的半导体结构包括至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔；
沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层；
以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成具有至少两个沟道孔的半导体器件。
在一些实施例中，所述方法还包括：
提供叠层结构，所述叠层结构包括依次堆叠的待刻蚀层、牺牲层和掩膜层；
依次对所述掩膜层和所述牺牲层进行刻蚀，形成至少两个所述芯轴和位于每两个相邻芯轴之间的所述芯轴孔，以得到所述待处理的半导体结构。
在一些实施例中，所述沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层，包括：
沿所述芯轴孔的延伸方向，在所述芯轴的表面、所述芯轴的侧壁和所述芯轴孔的底部沉积多晶硅材料，形成所述间隔层。
在一些实施例中，所述方法还包括：
在以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀之前，采用第一刻蚀工艺，刻蚀掉位于所述芯轴之上的间隔层和位于所述芯轴孔底部的间隔层，以保留所述芯轴侧壁的剩余间隔层。
在一些实施例中，所述以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成具有至少两个沟道孔的半导体器件，包括：
对所述芯轴进行刻蚀，形成至少两个刻蚀孔，且保留所述剩余间隔层；
以所述剩余间隔层为掩膜，采用第二刻蚀工艺对每一刻蚀孔底部的所述待刻蚀层进行刻蚀，形成位于所述待刻蚀层的所述至少两个沟道孔；
刻蚀掉所述剩余间隔层，以形成具有所述至少两个沟道孔的半导体器件。
在一些实施例中，所述第一刻蚀工艺对所述多晶硅材料的刻蚀速率，大于对所述待刻蚀层的形成材料的刻蚀速率；所述第二刻蚀工艺对所述待刻蚀层的形成材料的刻蚀速率，大于对所述多晶硅材料的刻蚀速率。
在一些实施例中，所述叠层结构还包括位于所述掩膜层之上的光刻胶层；对应地，所述依次对所述掩膜层和所述牺牲层进行刻蚀，形成至少两个所述芯轴和位于每两个相邻芯轴之间的所述芯轴孔，以得到所述待处理的半导体结构，包括：
以所述光刻胶层为掩膜，采用光刻工艺对所述掩膜层进行刻蚀，将所述光刻胶层的刻蚀图案传递到所述掩膜层上；
以具有所述刻蚀图案的掩膜层为掩膜，采用干法刻蚀工艺对所述牺牲层进行刻蚀，形成所述至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔，以得到所述待处理的半导体结构
在一些实施例中，所述方法还包括：
在刻蚀形成所述至少两个沟道孔之后，在每一所述沟道孔中沉积金属材料，以形成在所述沟道孔中具有金属线的所述半导体器件。
第二方面，本申请实施例提供一种双沟道刻蚀方法，包括：
提供待处理的半导体结构，所述待处理的半导体结构包括至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔；
沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层；
以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成至少两个沟道孔。
第三方面，本申请实施例提供一种半导体器件，应用于上述的半导体器件的形成方法所形成的半导体器件，包括：
待刻蚀层；形成于所述待刻蚀层的至少两个沟道孔；位于任意两个相邻的沟道孔之内的存储层。
本申请实施例提供的半导体器件的形成方法、双沟道刻蚀方法及半导体器件，由于在待处理的半导体结构的芯轴上和芯轴孔内，是沿芯轴孔的延伸方向沉积多晶硅材料，将多晶硅层作为间隔层。如此，以多晶硅材料形成的间隔层为掩膜，分别对芯轴和芯轴孔底部的待刻蚀层进行刻蚀时，无需在间隔层与待刻蚀层之间再增加一层用于实现隔离的隔离层，而是直接以间隔层作为掩膜来实现刻蚀，能够减少刻蚀的步骤，从而极大的降低工艺成本。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1是相关技术中半导体器件的形成方法的实现流程示意图；
图2A是相关技术中的待处理的半导体结构的结构示意图；
图2B是相关技术中沉积氧化物层的实现过程示意图；
图2C是相关技术中对芯轴和芯轴孔底部的氧化物层进行刻蚀的实现过程示意图；
图2D是相关技术中对芯轴孔底部的隔离层进行刻蚀的实现过程示意图；
图2E是相关技术中刻蚀掉当前所剩余的隔离层顶部的氧化物层的实现过程示意图；
图2F是相关技术中刻蚀掉当前所剩余的隔离层的实现过程示意图；
图3是本申请实施例半导体器件的形成方法的实现流程示意图；
图4A是本申请实施例提供的待处理的半导体结构的结构示意图；
图4B是本申请实施例提供的形成间隔层的实现过程示意图；
图4C是本申请实施例提供的形成半导体器件的实现过程示意图；
图5是本申请实施例半导体器件的形成方法的实现流程示意图；
图6A是本申请实施例提供的叠层结构的结构示意图；
图6B是本申请实施例提供的光刻工艺的实现过程示意图；
图6C是本申请实施例提供的得到待处理的半导体结构的实现过程示意图；
图6D是本申请实施例提供的形成间隔层的实现过程示意图；
图6E是本申请实施例提供的保留剩余间隔层的实现过程示意图；
图6F是本申请实施例提供的对芯轴进行刻蚀的实现过程示意图；
图6G是本申请实施例提供的形成沟道孔的实现过程示意图；
图6H是本申请实施例提供的刻蚀掉剩余间隔层的实现过程示意图；
图6I是本申请实施例提供的形成半导体器件的实现过程示意图；
图7是本申请实施例提供的双沟道刻蚀方法的实现流程示意图。
具体实施方式
为使本申请实施例的技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般来说，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排他性的罗列，方法或者装置也可能包含其他的步骤或元素。
在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一特征和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一特征和第二特征之间的实施例，这样第一特征和第二特征可能不是直接接触。
为了更好地理解本申请实施例中提供的半导体器件的形成方法、双沟道刻蚀方法及半导体器件，首先对相关技术中的半导体器件的形成方法进行分析说明。
半导体器件的制造须历经一系列工艺流程，该流程包括诸如刻蚀和光刻等各种不同的半导体器件工艺步骤。在传统的制造流程上会包括多达300～400个步骤，其中每一步骤都会影响该半导体芯片上各器件的最终形貌，即影响器件的特征尺寸(CriticalDimension，CD)，从而影响器件的各种电特性。通常，半导体器件的工艺流程分为前段制程和后段制程，其中，后段制程中包括如在晶圆上不同层的金属层间形成金属连线和沟道孔等，而随着半导体技术的发展以及对器件性能的进一步需求，要求沟道孔的特征尺寸越来越小。
目前，可以通过SADP实现将光刻层的图形转移到待刻蚀层中，且在待刻蚀层中形成1/2最小尺寸的刻蚀图形，从而形成高密度的半导体集成电路的要求。如图1所示，是相关技术中半导体器件的形成方法的实现流程示意图，所述方法包括以下步骤：
步骤S101，提供待处理的半导体结构。
这里，待处理的半导体结构包括：待刻蚀层、隔离层、牺牲层和掩膜层，以及，贯穿于掩膜层和牺牲层的至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔。
如图2A所示，是相关技术中的待处理的半导体结构的结构示意图，该半导体结构20包括：待刻蚀层201、隔离层202、牺牲层203、掩膜层204、贯穿于掩膜层204和牺牲层203的至少两个芯轴205和位于每两个相邻芯轴之间的芯轴孔206。
步骤S102，沿芯轴孔的延伸方向沉积氧化物，形成氧化物层。
如图2B所示，是相关技术中沉积氧化物层的实现过程示意图，沿芯轴孔206的延伸方向沉积形成氧化物层207，即在半导体结构20的上表面沉积一层覆盖半导体结构20上表面的氧化物层207。
步骤S103，以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的氧化物层进行刻蚀。
如图2C所示，是相关技术中对芯轴和芯轴孔底部的氧化物层进行刻蚀的实现过程示意图，将芯轴205顶部的部分氧化物层、芯轴205和芯轴孔206底部的部分氧化物层刻蚀掉，保留芯轴205侧壁的氧化物层。
步骤S104，对芯轴孔底部的隔离层进行刻蚀，直至刻蚀到待刻蚀层的表面为止。
如图2D所示，是相关技术中对芯轴孔底部的隔离层进行刻蚀的实现过程示意图，将芯轴孔206底部的隔离层202刻蚀掉，暴露出待刻蚀层201的上表面。
步骤S105，对当前所剩余的隔离层顶部的氧化物层进行完全刻蚀。
如图2E所示，是相关技术中刻蚀掉当前所剩余的隔离层顶部的氧化物层的实现过程示意图，将当前所剩余的隔离层顶部的氧化物层完全刻蚀掉，暴露当前所剩余的隔离层的顶部，并且，在刻蚀氧化物层的同时，刻蚀部分深度的待刻蚀层。
步骤S106，刻蚀掉当前所剩余的隔离层，形成至少两个沟道孔。
如图2F所示，是相关技术中刻蚀掉当前所剩余的隔离层的实现过程示意图，将当前所剩余的隔离层完全刻蚀掉，形成至少两个沟道孔208。
相关技术中的上述方法中至少有5道刻蚀工艺，且使用ALD技术沉积氧化物进行SADP形成间隔层(spacer)，同时间隔层也是下层硬掩膜(Hard mask，HM)刻蚀的掩膜；步骤S105中对氧化物刻蚀，是以隔离层202为掩膜板进行氧化物刻蚀，具有高选择比。
但是，相关技术中的SADP技术，由于在光刻和刻蚀完成后，是通过ALD沉积氧化物层，将沉积形成的氧化物层作为间隔层形成于芯轴侧壁上，通过该间隔层来定义所需的最终结构，从而实现线条密度的加倍，解决小尺寸图形的制备问题。那么，通过沉积氧化物层作为间隔层的方案，由于所沉积的氧化物层通常与底层的待刻蚀层材料的具有相近的刻蚀速率，因此，在间隔层与待刻蚀层之间还需要有用于实现隔离的隔离层，因此，会增加刻蚀工艺的步骤，使得工艺成本增加。
基于相关技术所存在的上述至少一个问题，本申请实施例提供一种半导体器件的形成方法，通过ALD技术沉积多晶硅材料，形成位于芯轴侧壁的间隔层，如此，多晶硅材料形成的间隔层可以作为硬掩膜直接对待刻蚀层进行刻蚀，从而至少省去了一道隔离层的刻蚀工艺以及隔离层的沉积工艺，极大的降低工艺成本。
图3是本申请实施例半导体器件的形成方法的实现流程示意图，如图3所示，所述方法包括以下步骤：
步骤S301，提供待处理的半导体结构。
这里，该待处理的半导体结构包括至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔。如图4A所示，是本申请实施例提供的待处理的半导体结构的结构示意图，在该待处理的半导体结构40的一侧，包括至少两个芯轴401和位于每两个芯轴401之间的芯轴孔402。在待处理的半导体结构40远离芯轴401的一侧，包括待刻蚀层403，待刻蚀层403是要进行刻蚀，且形成至少两个具有较小尺寸的沟道孔的材料层。
本申请实施例中，待刻蚀层403可以包含任意的一种半导体材料，例如，该待刻蚀层403可以是氧化硅层、氮化硅层或者硅层等。
在一些实施例中，待刻蚀层403还可以包含任意的多种半导体材料，也就是说，待刻蚀层403是包含有多个材料层的结构，待刻蚀层403并不限于一种材料所形成的单层结构，或者，待刻蚀层403还可以是具有一定的半导体结构的最上层材料层，也就是说，在待刻蚀层403的底部还可以具有其他的部分(图中未示出)，该部分是已经经过半导体器件的工艺流程的前段制程所形成的材料层或材料层之间的金属连线或半导体结构等部分。
在一些实施例中，待刻蚀层403还可以是整个半导体器件的衬底，其中，衬底位于整个半导体器件的最底层，衬底的材料可以选择硅(Si)、硅锗合金(SiGe)、碳化硅(SiC)、氧化铝(Al2O3)、氮化铝(AlN)、氧化锌(ZnO)、氧化镓(Ga2O3)或铝酸锂(LiAlO2)等中的任意一种。
需要说明的是，本申请实施例的方法可以作为半导体器件的工艺流程的后段制程，因此，所提供的待处理的半导体结构的底层结构可以具有任意的结构和组成，本申请实施例对所提供的待处理的半导体结构的底层结构并不做限定。
步骤S302，沿芯轴孔的延伸方向沉积多晶硅材料，形成间隔层。
如图4B所示，是本申请实施例提供的形成间隔层的实现过程示意图，沿芯轴孔的延伸方向沉积多晶硅材料，形成间隔层404，其中，芯轴孔的延伸方向是指刻蚀形成芯轴孔的刻蚀方向，即垂直于待刻蚀层403且指向待刻蚀层403的方向。
本申请实施例中，可以采用ALD技术在器件的上表面沉积多晶硅材料，形成间隔层404，其中，间隔层404覆盖于芯轴401的顶部和侧壁，且覆盖于芯轴孔402的底部，形成一连续的多晶硅层。
步骤S303，以间隔层为掩膜，分别对芯轴和芯轴孔底部的待刻蚀层进行刻蚀，形成具有至少两个沟道孔的半导体器件。
如图4C所示，是本申请实施例提供的形成半导体器件的实现过程示意图，以间隔层404为掩膜，依次对芯轴401和芯轴孔402底部的待刻蚀层403进行刻蚀，形成至少两个沟道孔405。
需要说明的是，在对芯轴401进行刻蚀时，首先需要刻蚀掉芯轴401之上的间隔层404部分，以暴露出芯轴401的上表面，然后，从芯轴401的上表面开始对芯轴401进行完全刻蚀，并且，进一步地以剩余的间隔层404为掩膜对待刻蚀层403进行继续刻蚀。
本申请实施例中，在对芯轴401进行完全刻蚀之后，保留芯轴401侧壁的间隔层部分，如此，在后续对芯轴孔402底部的待刻蚀层403进行刻蚀时，可以以所保留的芯轴401侧壁的部分间隔层为掩膜，对所暴露出的待刻蚀层403的表面进行刻蚀，以形成至少两个沟道孔。
需要说明的是，在形成至少两个沟道孔之后，还可以基于该至少两个沟道孔进行后续的半导体器件的工艺流程，例如，在沟道孔内沉积形成存储层，在存储层之上沉积介质层等步骤，本申请实施例对形成至少两个沟道孔之后的步骤不做限定。
本申请实施例提供的半导体器件的形成方法，由于在待处理的半导体结构的芯轴上和芯轴孔之内，是沿芯轴孔的延伸方向沉积多晶硅材料，将多晶硅层作为间隔层。如此，以多晶硅材料形成的间隔层为掩膜，分别对芯轴和芯轴孔底部的待刻蚀层进行刻蚀时，无需在间隔层与待刻蚀层之间再增加一层用于实现隔离的隔离层，而是直接以间隔层作为掩膜来实现刻蚀，能够减少刻蚀的步骤，从而极大的降低工艺成本。
图5是本申请实施例半导体器件的形成方法的实现流程示意图，如图5所示，所述方法包括以下步骤：
步骤S501，提供叠层结构。
如图6A所示，是本申请实施例提供的叠层结构的结构示意图，叠层结构60包括依次堆叠的待刻蚀层601、牺牲层602、掩膜层603和位于掩膜层603之上的光刻胶层604。其中，光刻胶层604具有刻蚀图案。
待刻蚀层601可以包含任意的一种半导体材料，或者，可以包含任意的多种半导体材料，或者待刻蚀层601还可以是具有一定的半导体结构的最上层材料层。对于待刻蚀层601的结构和组成，本申请实施例不做限定。
牺牲层602的材料包括但不限于氧化物、氮化物、氮化硅、硅和硅锗等材料。本申请实施例以牺牲层602为氮化硅层为例进行说明。
掩膜层603用于在光刻工艺中实现将光刻胶层的刻蚀图案转移至掩膜层603上，进而实现后续步骤中向下传递刻蚀图案。本申请实施例中，掩膜层603可以选择氮氧化硅材料(SION)形成。
步骤S502，以光刻胶层为掩膜，采用光刻工艺对掩膜层进行刻蚀，将光刻胶层的刻蚀图案传递到掩膜层上。
如图6B所示，是本申请实施例提供的光刻工艺的实现过程示意图，以光刻胶层604为掩膜，采用光刻工艺对掩膜层603进行刻蚀，将光刻胶层604的刻蚀图案传递到掩膜层603上，即在掩膜层603上刻蚀出该刻蚀图案。
步骤S503，以具有刻蚀图案的掩膜层为掩膜，采用干法刻蚀工艺对牺牲层进行刻蚀，形成至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔，以得到待处理的半导体结构。
如图6C所示，是本申请实施例提供的得到待处理的半导体结构的实现过程示意图，以具有刻蚀图案的掩膜层603为掩膜，对牺牲层602进行刻蚀，将刻蚀图案进一步传递到牺牲层603上，从而形成至少两个芯轴605和位于每两个相邻芯轴605之间的芯轴孔606。
本申请实施例中，芯轴605是由部分牺牲层602和位于该部分牺牲层602之上的部分掩膜层603所形成。芯轴605的数量可以为任意数量，所述芯轴605的数量可以根据刻蚀图案进行确定，即可以根据工艺需求进行确定。芯轴孔606即是对掩膜层603和牺牲层602依次进行刻蚀后所形成的空隙，芯轴孔606位于每两个相邻的芯轴605之间。
干法刻蚀工艺可以选择任意一种类型的干法刻蚀工艺，例如，物理性刻蚀(即溅射刻蚀)、化学性刻蚀和物理化学性刻蚀，本申请实施例中的干法刻蚀工艺可以选择物理化学性刻蚀，这样可以达到较快的刻蚀速率。
步骤S504，沿芯轴孔的延伸方向，在芯轴的表面、芯轴的侧壁和芯轴孔的底部沉积多晶硅材料，形成间隔层。
如图6D所示，是本申请实施例提供的形成间隔层的实现过程示意图，沿芯轴孔606的延伸方向，在芯轴605的上表面、芯轴605的侧壁和芯轴孔606的底部沉积多晶硅材料，形成间隔层607。其中，芯轴孔606的延伸方向是指刻蚀形成芯轴孔606的刻蚀方向，即垂直于待刻蚀层601且指向待刻蚀层601的方向。
本申请实施例中，可以采用ALD技术在器件的上表面沉积多晶硅材料，形成间隔层607，其中，间隔层607覆盖于芯轴605的顶部和侧壁，且覆盖于芯轴孔606的底部，形成一连续的多晶硅层。在沉积多晶硅材料时，由于ALD技术沉积的均匀性，因此，所形成的间隔层607在芯轴605顶部的部分和在芯轴孔606底部的部分具有相同的厚度，并且，ALD技术所沉积的间隔层607在芯轴605侧壁的部分也能够保证一定的厚度要求。
步骤S505，采用第一刻蚀工艺，刻蚀掉位于芯轴之上的间隔层和位于芯轴孔底部的间隔层，以保留芯轴侧壁的剩余间隔层。
如图6E所示，是本申请实施例提供的保留剩余间隔层的实现过程示意图，刻蚀掉位于芯轴605之上的间隔层和位于芯轴孔606底部的间隔层，以保留芯轴605侧壁的剩余间隔层608。
第一刻蚀工艺是用于对间隔层进行刻蚀，即采用第一刻蚀工艺对多晶硅材料进行刻蚀，因此，第一刻蚀工艺对多晶硅材料的刻蚀速率，大于对待刻蚀层的形成材料的刻蚀速率。即第一刻蚀工艺采用对多晶硅材料选择性强的腐蚀液或者干法刻蚀气体，例如，可以选择氯气作为干法刻蚀气体对间隔层进行刻蚀。如此，能够避免在对多晶硅材料进行刻蚀时，对待刻蚀层也进行刻蚀。
步骤S506，对芯轴进行刻蚀，形成至少两个刻蚀孔，且保留剩余间隔层。
如图6F所示，是本申请实施例提供的对芯轴进行刻蚀的实现过程示意图，对芯轴605进行刻蚀，形成至少两个刻蚀孔609，且保留剩余间隔层608。
这里，刻蚀孔609是位于每两个剩余间隔层608之间的孔隙，由于在对芯轴进行刻蚀时，会对芯轴孔606也进行一定程度的刻蚀，因此，在对芯轴605进行刻蚀完成后，芯轴孔606成为刻蚀孔609，与刻蚀掉芯轴605的位置的孔隙一起，作为刻蚀孔609。
步骤S507，以剩余间隔层为掩膜，采用第二刻蚀工艺对每一刻蚀孔底部的待刻蚀层进行刻蚀，形成位于待刻蚀层的至少两个沟道孔。
如图6G所示，是本申请实施例提供的形成沟道孔的实现过程示意图，以剩余间隔层608为掩膜，对每一刻蚀孔609底部的待刻蚀层601进行刻蚀，形成位于待刻蚀层601的至少两个沟道孔610。
本申请实施例中，每一刻蚀孔609底部的待刻蚀层601被刻蚀的深度根据最终器件的性能要求来确定，可以根据最终器件的性能要求首先确定被刻蚀的深度，然后根据待刻蚀层601的形成材料确定第二刻蚀工艺所采用的腐蚀液或者干法刻蚀气体。
第二刻蚀工艺是用于对待刻蚀层601的形成材料进行刻蚀，例如，待刻蚀层601的形成材料可以是氧化硅，那么，采用第二刻蚀工艺是为了对氧化硅进行刻蚀，因此，第二刻蚀工艺对氧化硅的刻蚀速率，大于对剩余间隔层的多晶硅材料的刻蚀速率。即第二刻蚀工艺采用对氧化硅选择性强的腐蚀液或者干法刻蚀气体，例如，可以选择正硅酸乙酯(Tetraethyl orthosilicate，TEOS)加氧气作为干法刻蚀气体，对每一刻蚀孔底部的待刻蚀层进行刻蚀。如此，能够避免在对每一刻蚀孔底部的待刻蚀层进行刻蚀时，对剩余间隔层也进行刻蚀。
步骤S508，刻蚀掉剩余间隔层。
如图6H所示，是本申请实施例提供的刻蚀掉剩余间隔层的实现过程示意图，刻蚀掉剩余间隔层608，以暴露出待刻蚀层601的上表面。
步骤S509，在每一沟道孔中沉积金属材料，以形成在沟道孔中具有金属线的半导体器件。
如图6I所示，是本申请实施例提供的形成半导体器件的实现过程示意图，在刻蚀掉剩余间隔层608之后，由于待刻蚀层601的上表面和待刻蚀层601中的沟道孔610均暴露出来，因此可以在每一沟道孔610中沉积金属材料，以形成在沟道孔中具有金属线611的半导体器件612。在一些实施例中，所述金属材料可以是铜(Cu)。
需要说明的是，在其他实施例中，在沉积形成金属线611之后，还可以包括其他工艺步骤，以实现在半导体器件之上形成其他结构层。可以根据对最终半导体器件的性能需求，确定后续的工艺步骤，本申请实施例不做限定。
本申请实施例提供的半导体器件的形成方法，以多晶硅材料形成的间隔层为掩膜，分别对芯轴和芯轴孔底部的待刻蚀层进行刻蚀时，可以直接以间隔层作为掩膜来实现刻蚀，能够减少刻蚀的步骤。并且，由于间隔层的材料与待刻蚀层的材料不同，间隔层的材料与待刻蚀层的材料之间具有较高的刻蚀选择比，因此，可以采用第一刻蚀工艺对间隔层材料进行有效刻蚀，以及采用第二刻蚀工艺对待刻蚀层进行有效刻蚀。另外，由于多晶硅材料的间隔层可以直接作为掩膜，因此，所提供的叠层结构的待刻蚀层与牺牲层之间无需再增加一层用于实现隔离的隔离层，从而简化了叠层结构的形成工艺，极大的降低工艺成本。
在上述任一半导体器件的形成方法实施例的基础上，本申请实施例提供一种双沟道刻蚀方法，如图7所示，是本申请实施例提供的双沟道刻蚀方法的实现流程示意图，所述方法包括以下步骤：
步骤S701，提供待处理的半导体结构，所述待处理的半导体结构包括至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔。
步骤S702，沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层。
步骤S703，以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成至少两个沟道孔。
上述步骤S701至步骤S703与上述步骤S301至步骤S303对应，区别仅在于，上述步骤S301至步骤S303最终是形成具有至少两个沟道孔的半导体器件，而上述步骤S701至步骤S703是形成至少两个沟道孔，即在步骤S701至步骤S703形成至少两个沟道孔之后，在上述步骤S303中还包括通过在至少两个沟道孔中沉积金属材料形成金属线等步骤。
对于步骤S701至步骤S703，请参照上述步骤S301至步骤S303的对应解释，为了节约篇幅，本申请实施例不再赘述。
基于上述任意实施例所提供的半导体器件的形成方法，本申请实施例提供一种半导体器件，该半导体器件是采用上述任一实施例所提供的半导体器件的形成方法所形成的，该半导体器件至少包括：待刻蚀层；形成于所述待刻蚀层的至少两个沟道孔；位于任意两个相邻的沟道孔之内的存储层。
当然，在其他实施例中，该半导体器件还可以包括其他结构和层，可以根据对器件性能的需求进行确定，本申请实施例不再赘述。
需要说明的是，本实施例半导体器件的描述，与上述方法实施例的描述类似，具有同方法实施例相似的有益效果，因此不做赘述。对于本申请半导体器件实施例中未披露的技术细节，请参照本申请上述方法实施例的描述而理解。
本领域内的技术人员应明白，本申请实施例的半导体器件的形成方法、双沟道刻蚀方法及半导体器件的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施例不做赘述。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同限定。
Claims (10)
1.一种半导体器件的形成方法，其特征在于，包括：
提供待处理的半导体结构，所述待处理的半导体结构包括至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔；
沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层；
以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成具有至少两个沟道孔的半导体器件。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
提供叠层结构，所述叠层结构包括依次堆叠的待刻蚀层、牺牲层和掩膜层；
依次对所述掩膜层和所述牺牲层进行刻蚀，形成至少两个所述芯轴和位于每两个相邻芯轴之间的所述芯轴孔，以得到所述待处理的半导体结构。
3.根据权利要求1所述的方法，其特征在于，所述沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层，包括：
沿所述芯轴孔的延伸方向，在所述芯轴的表面、所述芯轴的侧壁和所述芯轴孔的底部沉积多晶硅材料，形成所述间隔层。
4.根据权利要求1所述的方法，其特征在于，所述方法还包括：
在以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀之前，采用第一刻蚀工艺，刻蚀掉位于所述芯轴之上的间隔层和位于所述芯轴孔底部的间隔层，以保留所述芯轴侧壁的剩余间隔层。
5.根据权利要求4所述的方法，其特征在于，所述以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成具有至少两个沟道孔的半导体器件，包括：
对所述芯轴进行刻蚀，形成至少两个刻蚀孔，且保留所述剩余间隔层；
以所述剩余间隔层为掩膜，采用第二刻蚀工艺对每一刻蚀孔底部的所述待刻蚀层进行刻蚀，形成位于所述待刻蚀层的所述至少两个沟道孔；
刻蚀掉所述剩余间隔层，以形成具有所述至少两个沟道孔的半导体器件。
6.根据权利要求5所述的方法，其特征在于，所述第一刻蚀工艺对所述多晶硅材料的刻蚀速率，大于对所述待刻蚀层的形成材料的刻蚀速率；所述第二刻蚀工艺对所述待刻蚀层的形成材料的刻蚀速率，大于对所述多晶硅材料的刻蚀速率。
7.根据权利要求2所述的方法，其特征在于，所述叠层结构还包括位于所述掩膜层之上的光刻胶层；对应地，所述依次对所述掩膜层和所述牺牲层进行刻蚀，形成至少两个所述芯轴和位于每两个相邻芯轴之间的所述芯轴孔，以得到所述待处理的半导体结构，包括：
以所述光刻胶层为掩膜，采用光刻工艺对所述掩膜层进行刻蚀，将所述光刻胶层的刻蚀图案传递到所述掩膜层上；
以具有所述刻蚀图案的掩膜层为掩膜，采用干法刻蚀工艺对所述牺牲层进行刻蚀，形成所述至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔，以得到所述待处理的半导体结构。
8.根据权利要求1至7任一项所述的方法，其特征在于，所述方法还包括：
在刻蚀形成所述至少两个沟道孔之后，在每一所述沟道孔中沉积金属材料，以形成在所述沟道孔中具有金属线的所述半导体器件。
9.一种双沟道刻蚀方法，其特征在于，包括：
提供待处理的半导体结构，所述待处理的半导体结构包括至少两个芯轴和位于每两个相邻芯轴之间的芯轴孔；
沿所述芯轴孔的延伸方向沉积多晶硅材料，形成间隔层；
以所述间隔层为掩膜，分别对所述芯轴和所述芯轴孔底部的待刻蚀层进行刻蚀，形成至少两个沟道孔。
10.一种半导体器件，其特征在于，应用于上述权利要求1至8任一项所提供的方法所形成的半导体器件，包括：
待刻蚀层；
形成于所述待刻蚀层的至少两个沟道孔；
位于任意两个相邻的沟道孔之内的存储层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010003005.5A CN111146087A (zh) | 2020-01-02 | 2020-01-02 | 半导体器件的形成方法、双沟道刻蚀方法及半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010003005.5A CN111146087A (zh) | 2020-01-02 | 2020-01-02 | 半导体器件的形成方法、双沟道刻蚀方法及半导体器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN111146087A true CN111146087A (zh) | 2020-05-12 |
Family
ID=70523344
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010003005.5A Pending CN111146087A (zh) | 2020-01-02 | 2020-01-02 | 半导体器件的形成方法、双沟道刻蚀方法及半导体器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111146087A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5922619A (en) * | 1996-10-29 | 1999-07-13 | Texas Instruments Incorporated | Patternless technique for building self-aligned floating gates |
| CN1794466A (zh) * | 2005-11-18 | 2006-06-28 | 北京大学 | 双栅垂直沟道场效应晶体管及其制备方法 |
| CN103578930A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 多重图形化的掩膜层的形成方法、半导体结构 |
| US20140220761A1 (en) * | 2013-02-07 | 2014-08-07 | Texas Instruments Incorporated | Reduction of polysilicon residue in a trench for polysilicon trench filling processes |
| CN109712977A (zh) * | 2019-01-15 | 2019-05-03 | 长江存储科技有限责任公司 | 三维存储器件及其制备方法 |
-
2020
- 2020-01-02 CN CN202010003005.5A patent/CN111146087A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5922619A (en) * | 1996-10-29 | 1999-07-13 | Texas Instruments Incorporated | Patternless technique for building self-aligned floating gates |
| CN1794466A (zh) * | 2005-11-18 | 2006-06-28 | 北京大学 | 双栅垂直沟道场效应晶体管及其制备方法 |
| CN103578930A (zh) * | 2012-07-20 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 多重图形化的掩膜层的形成方法、半导体结构 |
| US20140220761A1 (en) * | 2013-02-07 | 2014-08-07 | Texas Instruments Incorporated | Reduction of polysilicon residue in a trench for polysilicon trench filling processes |
| CN109712977A (zh) * | 2019-01-15 | 2019-05-03 | 长江存储科技有限责任公司 | 三维存储器件及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102301251B1 (ko) | 게이트 올 어라운드 반도체 장치 및 그 제조 방법 | |
| US8685859B2 (en) | Self-aligned semiconductor trench structures | |
| CN111785725B (zh) | 三维存储器的形成方法 | |
| JP2009099792A (ja) | 半導体装置の製造方法 | |
| US20090035902A1 (en) | Integrated method of fabricating a memory device with reduced pitch | |
| US9698015B2 (en) | Method for patterning a semiconductor substrate | |
| TW201921498A (zh) | 選擇性氧化鋁蝕刻的使用 | |
| CN111799273A (zh) | 一种半导体器件及其制造方法 | |
| JP5733997B2 (ja) | メモリデバイス | |
| US20220122887A1 (en) | Semiconductor Devices and Methods of Manufacture | |
| US6576537B2 (en) | Flash memory cell and method for fabricating a flash memory cell | |
| CN101339902B (zh) | 高压半导体器件及其制造方法 | |
| EP3188225A2 (en) | Semiconductor device with local interconnect structure and manufacturing method thereof | |
| CN113363203A (zh) | 半导体器件的形成方法 | |
| US8101520B2 (en) | Method of forming patterns of semiconductor device | |
| CN111863826B (zh) | 图形化掩膜的制作方法及三维nand存储器的制作方法 | |
| CN111146087A (zh) | 半导体器件的形成方法、双沟道刻蚀方法及半导体器件 | |
| US11244957B2 (en) | Multi-division staircase structure of three-dimensional memory device and method for forming the same | |
| TW202131519A (zh) | 半導體裝置 | |
| CN112447513A (zh) | 半导体结构及其形成方法 | |
| CN110797346A (zh) | 三维存储器及其制作方法 | |
| CN110364480A (zh) | 存储单元的制备方法及其存储单元 | |
| CN113725223B (zh) | 半导体工艺以及半导体结构 | |
| CN113948461B (zh) | 半导体结构的形成方法 | |
| US8329522B2 (en) | Method for fabricating semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20200512 |
|
| RJ01 | Rejection of invention patent application after publication |