CN112289803A - 3d存储器件及其制造方法 - Google Patents

Abstract

公开了一种3D存储器件及其制造方法，包括：在衬底表面形成第一蚀刻停止层；在所述第一蚀刻停止层上形成第一绝缘叠层结构，所述第一绝缘叠层结构包括交替堆叠的多个层间绝缘层和牺牲层；形成贯穿所述第一绝缘叠层结构的多个第一通道孔，其中，所述第一通道孔延伸至所述第一蚀刻停止层的表面；沿着多个第一通道孔刻蚀去除第一蚀刻停止层从而形成多个第一沟道孔，其中，所述第一沟道孔延伸至所述衬底中，以及在所述第一沟道孔中形成沟道柱。本申请通过在衬底的表面形成的第一蚀刻停止层，在形成第一沟道孔时，采用第一蚀刻停止层限制蚀刻过程，保证了形成的第一沟道孔底部的沟槽深度的均匀性。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器件技术领域，特别涉及一种3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

在3D NAND工艺中，沟道孔决定了存储层的形成及其电学性能，是最关键的一道工艺。高深宽比的沟道孔通常都是通过常温(20-80℃)等离子干法刻蚀来实现，将氮化硅/氧化硅堆叠层刻蚀开停在硅衬底上，形成大小均一，沟槽深度均匀的沟道孔。但随着氮化硅/氧化硅堆叠层数的增加，刻蚀越来越困难，刻蚀的时间也不断变长，成本增加。而采用低温刻蚀(<-30℃)工艺具有更快的刻蚀速度和更高的底部CD/顶部CD比。其主要缺点是对硅衬底的刻蚀选择比较差，导致形成的沟道孔的沟槽深度不均匀，如图1中的方框10中所示。沟槽深度不均匀会导致外延生长的外延层高度不一，进而影响电性。

期望进一步改进3D存储器件的结构及其制造方法，以控制沟道孔的蚀刻过程，从而提高3D存储器件的良率和可靠性。

发明内容

鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，通过在衬底表面增加第一蚀刻停止层，从而控制沟道孔的蚀刻过程，提高沟道孔的沟槽深度的均匀性。

根据本发明的一方面，提供一种3D存储器件的制造方法，包括：在衬底表面形成第一蚀刻停止层；在所述第一蚀刻停止层上形成第一绝缘叠层结构，所述第一绝缘叠层结构包括交替堆叠的多个层间绝缘层和牺牲层；形成贯穿所述第一绝缘叠层结构的多个第一通道孔，其中，所述第一通道孔延伸至所述第一蚀刻停止层的表面；沿着多个第一通道孔刻蚀去除第一蚀刻停止层从而形成多个第一沟道孔，其中，所述第一沟道孔延伸至所述衬底中，以及在所述第一沟道孔中形成沟道柱。

可选地，在形成多个第一沟道孔和在所述第一沟道孔中形成沟道柱的步骤之间，还包括：在所述第一沟道孔中沉积第三牺牲层；在所述第一绝缘叠层结构的表面形成第二蚀刻停止层；在所述第二蚀刻停止层的表面形成第二绝缘叠层结构；形成贯穿所述第二绝缘叠层结构的多个第三通道孔，其中，所述第三通道孔延伸至所述第二蚀刻停止层的表面；沿着多个第三通道孔刻蚀去除第二蚀刻停止层从而形成多个第二沟道孔，其中，所述第二沟道孔暴露所述第三牺牲层的表面。

可选地，沿着多个第一通道孔刻蚀去除第一蚀刻停止层从而形成多个第一沟道孔的步骤包括：去除所述第一通道孔底部的所述第一蚀刻停止层，形成暴露所述衬底第二通道孔。去除部分所述第二通道孔底部的所述衬底，形成延伸至所述衬底中第一沟道孔。

可选地，所述第一蚀刻停止层和所述第二蚀刻停止层的材料为氧化铝。

可选地，采用气相蚀刻去除所述第一蚀刻停止层。

可选地，沿着多个第三通道孔刻蚀去除第二蚀刻停止层从而形成多个第二沟道孔的步骤之后，还包括：去除所述第一沟道孔中的所述第三牺牲层。

可选地，在所述沟道孔中形成沟道柱的步骤之后，还包括：在所述绝缘叠层结构中形成栅线缝隙；经由所述栅线缝隙将所述绝缘叠层结构置换为栅叠层结构。

根据本发明的另一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上的第一蚀刻停止层；位于所述第一蚀刻停止层上的第一栅叠层结构；贯穿所述第一栅叠层结构的栅线缝隙和多个沟道柱；其中，采用第一蚀刻停止层控制所述多个第一沟道柱的形成过程。

可选地，还包括：位于所述第一栅叠层结构上的第二蚀刻停止层；位于所述第二蚀刻停止层上的第二栅叠层结构；贯穿所述第二栅叠层结构的栅线缝隙和多个第二沟道柱；其中，采用第而蚀刻停止层控制所述多个第二沟道柱的形成过程。

可选地，所述第一蚀刻停止层和所述第二蚀刻停止层的材料为氧化铝。

可选地，所述第一蚀刻停止层作为绝缘层隔离所述衬底与所述栅叠层结构。

本发明提供的3D存储器件的制造方法，在衬底的表面形成的第一蚀刻停止层，采用与层间绝缘层不同的材料，在形成第一沟道孔时，采用第一蚀刻停止层限制蚀刻过程，先形成沟槽深度均匀的第一通道孔，然后去除第一通道孔底部的第一蚀刻停止层然后再对衬底蚀刻，保证了形成的第一沟道孔底部的沟槽深度的均匀性。

本发明提供的3D存储器件，采用第一蚀刻停止层限制蚀刻过程保证了形成的沟道孔底部的沟槽深度的均匀性，从而后续在沟道孔中形成的外延层高度一致，与后续形成的沟道柱能够保持良好的电性，提高了器件的可靠性和良率。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的3D存储器件中的沟道孔；

图2a和图2b分别示出3D存储器件的存储单元串的等效电路图和结构示意图；

图3a至图3f示出了本发明实施例一的3D存储器件制造方法的各个阶段的截面图；

图4a至图4c示出了本发明实施例二的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。

如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。

图2a和图2b分别示出三维存储器结构的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图2a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储单元M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储单元M1至M4的栅极分别连接至字线WL1至WL4的相应字线。

如图2b所示，存储单元串100的选择晶体管Q1和Q2分别包括第二导体层122和第三导体层123，存储单元M1至M4分别包括第一导体层121。第一导体层121、第二导体层122和第三导体层123与存储单元串100中的晶体管的堆叠顺序一致，相邻的导体层之间彼此采用绝缘层隔开，从而形成栅叠层结构。

进一步地，存储单元串100包括存储串110。存储串110与栅叠层结构相邻或者贯穿栅叠层结构。在存储串110的中间部分，第一导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储单元M1至M4。在存储串110的两端，第二导体层122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，第一导体层121、第二导体层122和第三导体层123由金属组成，例如钨。沟道层111用于提供选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于N型的选择晶体管和控制晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，存储串110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，存储串110的芯部为附加的第三绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕半导体层的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储单元M1至M4使用公共的沟道层111和阻挡介质层114。在存储串110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储单元M1至M4的半导体层和阻挡介质层。在存储串110中，第一选择晶体管Q1和第二选择晶体管Q2的半导体层与存储单元M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储单元M1至M4中的选定存储单元。以存储单元M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的第二选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储单元M2的字线电压高于隧穿电压，因此，该存储单元M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储单元M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储单元M1至M4中的选定存储单元的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储单元M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储单元M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储单元M2的导通状态可以判断数据值。存储单元M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储单元M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储单元M2的导通状态，从而获得存储单元M2中存储的数据。

图3a至图3f示出了本发明实施例一的3D存储器件制造方法的各个阶段的截面图。

参考图3a，在衬底101的表面依次形成第一蚀刻停止层102和第一绝缘叠层结构。

在该步骤中，例如采用原子层沉积(ALD)工艺在衬底101的表面依次形成第一蚀刻停止层102和第一绝缘叠层结构，其中，第一绝缘叠层结构包括堆叠的多个牺牲层103，相邻牺牲层103之间由层间绝缘层104彼此隔开，第一绝缘叠层结构中与第一蚀刻停止层102接触的为牺牲层103。

在该实施例中，衬底101的材料可以包括硅(例如单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他适当材料。第一蚀刻停止层102例如由氧化铝组成，层间绝缘层104例如由氧化硅组成，牺牲层103例如由氮化硅组成。

如下文所示，牺牲层103将置换成栅极导体121至123(参考图2b)，栅极导体121一步连接至串选择线，栅极导体123一步连接至地选择线，栅极导体122一步连接至字线。为了形成从栅极导体121至123到达字线的导电通道，多个牺牲层103例如图案化为台阶状，即，每个牺牲层103的边缘部分相对于上方的牺牲层103暴露以提供电连接区。在多个牺牲层103的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。

进一步地，在第一绝缘叠层结构中形成第一通道孔105，如图3b所示。

在该实施例中，例如在半导体结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在第一绝缘叠层结构中形成第一通道孔105。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在该步骤中，蚀刻过程在第一蚀刻停止层102的表面停止，使得第一通道孔105的底部暴露第一蚀刻停止层102的表面。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，由于第一蚀刻停止层102的材料为氧化铝，而氧化铝只有特殊的气体才能蚀刻，因此，第一蚀刻停止层102在该步骤中可以限制蚀刻过程。

进一步地，去除第一通道孔105底部的第一蚀刻停止层102，如图3c所示。

在该步骤中，采用气相蚀刻工艺对第一蚀刻停止层102进行蚀刻，形成第二通道孔106。第二通道孔106的底部暴露衬底101。

在该实施例中，对第一蚀刻停止层102进行气相蚀刻时，采用的蚀刻气体例如为BCl3，由于BCl3对第一蚀刻停止层102的高选择性，因此在蚀刻第一蚀刻停止层102时不会对第一绝缘叠层结构造成损伤。

进一步地，对第二通道孔106底部的衬底101进行蚀刻，形成第一沟道孔107，如图3d所示。

在该步骤中，例如采用气相蚀刻对衬底101进行蚀刻，使形成的第一沟道孔107在衬底101中延伸一部分。

在该实施例中，对衬底101进行气相蚀刻时采用的蚀刻气体与蚀刻第一蚀刻停止层102时的蚀刻气体不同。例如，通过控制蚀刻时间，使得蚀刻在衬底101的下方附近停止。

在该实施例中，由于第一沟道孔107在衬底101中延伸的部分较小，因此在对衬底101进行蚀刻时，可以容易的得到在衬底101中延伸深度基本相同的多个第一沟道孔107，从而保证后续在第一沟道孔107中形成的外延层表面高度一致。

进一步的，在第一沟道孔107中形成外延层131和沟道柱110，如图3e所示。

在该步骤中，采用外延生长工艺形成选择性外延生长(Selective EpitaxyGrowth，SEG)的外延层131，采用沉积工艺形成沟道柱110。在该实施例中，外延层111的材料为单晶硅。

在该实施例中，外延生长工艺是指在单晶基底上生长一层跟单晶基底具有相同晶格排列的单晶材料。外延层可以是同质外延层(Si/Si)，也可以是异质外延层(SiGe/Si或SiC/Si等)。实现外延生长包括分子束外延(MBE)、超高真空化学气相沉积(UHV/CVD)、常压及减压外延(ATM&RP Epi)等。

进一步地，沟道柱110包括从其上部延伸至下部的沟道层111。在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或半导体层上的阻挡介质层114。沟道柱110的下端与外延层131相接触。在最终的3D存储器结构中，沟道柱110的上端将与布线层相连接，从而形成有效的存储单元。所述沟道柱110的结构例如为ONOP(氧化物-氮化物-氧化物-多晶硅)，其中，沟道层111的材料为多晶硅。

在其他实施例中，还可以包括在沟道层111内侧壁填充的绝缘层，绝缘层填充沟道层111内侧壁的剩余空间，以提高沟道柱110的支撑作用。

进一步地，形成贯穿第一绝缘叠层结构的栅线缝隙，并经由栅线缝隙将牺牲层103置换为栅极导体120，如图3f所示。

在该实施例中，在形成栅线缝隙(图中未示出)时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，由于第一蚀刻停止层102的高选择性，使得蚀刻在第一蚀刻停止层102的表面停止。在该实施例中，栅线缝隙将栅极导体分割成多条栅线。

进一步地，经由栅线缝隙去除牺牲层103，形成空腔。在该实施例中，利用栅线缝隙作为蚀刻剂通道，采用各向同性蚀刻去除第一绝缘叠层结构中的牺牲层103从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在第一绝缘叠层结构中的层间绝缘层104和牺牲层103分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C 4 F8、C 4 F 6、CH 2 F 2和O 2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙。第一绝缘叠层结构中的牺牲层103的端部暴露于栅线缝隙的开口中，因此，牺牲层103接触到蚀刻剂。蚀刻剂由栅线缝隙的开口逐渐向第二绝缘叠层结构的内部蚀刻牺牲层103。由于蚀刻剂的选择性，该蚀刻相对于第一绝缘叠层结构中的层间绝缘层104去除牺牲层103。

在形成栅极导体120时，利用栅线缝隙作为沉积物通道，例如采用原子层沉积(ALD)，在栅线缝隙和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF 6，采用的还原气体例如是硅烷SiH 4或乙硼烷B 2 H 6。在原子层沉积的步骤中，利用六氟化钨WF 6与硅烷SiH 4的反应产物的化学吸附获得钨材料实现沉积过程。

图4a至图4c示出了本发明实施例二的3D存储器件制造方法的各个阶段的截面图。与实施例一相比，实施例二的3D存储器件为双堆栈结构，且双堆栈结构之间也包括第二蚀刻停止层。

实施例二的3D存储器件例如开始于实施例一的图3d。

参考图4a，在第一沟道孔107中形成第三牺牲层208，并在第一绝缘叠层结构的表面形成第二蚀刻停止层205和第二绝缘叠层结构。

在该步骤中，采用沉积工艺在第一沟道孔107中沉积第三牺牲层208，并使用化学机械研磨工艺使第一绝缘叠层结构的表面暴露，进一步在第一绝缘叠层结构的表面形成第二蚀刻停止层205，在第二蚀刻停止层205的表面形成第二绝缘叠层结构。第二绝缘叠层结构包括堆叠的多个牺牲层206，相邻牺牲层206之间由层间绝缘层207彼此隔开，

进一步地，在第二绝缘叠层结构中形成第三通道孔208，如图4b所示。

在该实施例中，例如在第二绝缘叠层结构的表面上形成光致抗蚀剂掩模，然后进行各向异性蚀刻，在第二绝缘叠层结构中形成第而通道孔208。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。在该步骤中，蚀刻过程在第二蚀刻停止层205表面停止，使得第三通道孔208的底部暴露第二蚀刻停止层208。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。

在该实施例中，由于第二蚀刻停止层205的材料为氧化铝，而氧化铝只有特殊的气体才能蚀刻，因此，第二蚀刻停止层205在该步骤中可以限制蚀刻程度。

进一步地，去除第三通道孔208底部的第二蚀刻停止层208，如图4c所示。

在该步骤中，采用气相蚀刻工艺对第二蚀刻停止层205进行蚀刻，形成第二沟道孔209。第二沟道孔209的底部暴露第一沟道孔中的第三牺牲层208。

在该实施例中，对第二蚀刻停止层208进行气相蚀刻时，采用的蚀刻气体例如为BCl3，由于BCl3对第二蚀刻停止层208的高选择性，因此在蚀刻第二蚀刻停止层208时不会对第二绝缘叠层结构造成损伤。

进一步地，还包括去除第一沟道孔中的第三牺牲层208，以及在第一沟道孔107和第二沟道孔209中形成沟道柱，以及形成栅线缝隙，将第二绝缘叠层结构置换为第二栅叠层结构等步骤。

本发明提供的3D存储器件的制造方法，在衬底的表面形成的第一蚀刻停止层，采用与层间绝缘层不同的材料，在形成沟道孔时，第一蚀刻停止层作为第一蚀刻停止层，先形成沟槽深度均匀的第一通道孔，然后去除第一通道孔底部的第一蚀刻停止层然后再对衬底蚀刻，保证了形成的沟道孔底部的沟槽深度的均匀性。

本发明提供的3D存储器件，采用第一蚀刻停止层作为第一蚀刻停止层保证了形成的沟道孔底部的沟槽深度的均匀性，从而后续在沟道孔中形成的外延层高度一致，与后续形成的沟道柱能够保持良好的电性，提高了器件的可靠性和良率。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (11)

1.一种3D存储器件的制造方法，包括：

在衬底表面形成第一蚀刻停止层；

在所述第一蚀刻停止层上形成第一绝缘叠层结构，所述第一绝缘叠层结构包括交替堆叠的多个层间绝缘层和牺牲层；

形成贯穿所述第一绝缘叠层结构的多个第一通道孔，其中，所述第一通道孔延伸至所述第一蚀刻停止层的表面；

沿着多个第一通道孔刻蚀去除第一蚀刻停止层从而形成多个第一沟道孔，其中，所述第一沟道孔延伸至所述衬底中，以及

在所述第一沟道孔中形成沟道柱。

2.根据权利要求1所述的制造方法，其中，在形成多个第一沟道孔和在所述第一沟道孔中形成沟道柱的步骤之间，还包括：

在所述第一沟道孔中沉积第三牺牲层；

在所述第一绝缘叠层结构的表面形成第二蚀刻停止层；

在所述第二蚀刻停止层的表面形成第二绝缘叠层结构；

形成贯穿所述第二绝缘叠层结构的多个第三通道孔，其中，所述第三通道孔延伸至所述第二蚀刻停止层的表面；

沿着多个第三通道孔刻蚀去除第二蚀刻停止层从而形成多个第二沟道孔，其中，所述第二沟道孔暴露所述第三牺牲层的表面。

3.根据权利要求1所述的制造方法，其中，沿着多个第一通道孔刻蚀去除第一蚀刻停止层从而形成多个第一沟道孔的步骤包括：

去除所述第一通道孔底部的所述第一蚀刻停止层，形成暴露所述衬底第二通道孔。

去除部分所述第二通道孔底部的所述衬底，形成延伸至所述衬底中第一沟道孔。

4.根据权利要求2或3所述的制造方法，其中，所述第一蚀刻停止层和所述第二蚀刻停止层的材料为氧化铝。

5.根据权利要求4所述的制造方法，其中，采用气相蚀刻去除所述第一蚀刻停止层。

6.根据权利要求2所述的制造方法，其中，沿着多个第三通道孔刻蚀去除第二蚀刻停止层从而形成多个第二沟道孔的步骤之后，还包括：

去除所述第一沟道孔中的所述第三牺牲层。

7.根据权利要求1所述的制造方法，其中，在所述沟道孔中形成沟道柱的步骤之后，还包括：

在所述绝缘叠层结构中形成栅线缝隙；

经由所述栅线缝隙将所述绝缘叠层结构置换为栅叠层结构。

8.一种3D存储器件，包括：

衬底；

位于所述衬底上的第一蚀刻停止层；

位于所述第一蚀刻停止层上的第一栅叠层结构；

贯穿所述第一栅叠层结构的栅线缝隙和多个沟道柱；

其中，采用第一蚀刻停止层控制所述多个第一沟道柱的形成过程。

9.根据权利要求8所述的3D存储器件，其中，还包括：

位于所述第一栅叠层结构上的第二蚀刻停止层；

位于所述第二蚀刻停止层上的第二栅叠层结构；

贯穿所述第二栅叠层结构的栅线缝隙和多个第二沟道柱；

其中，采用第而蚀刻停止层控制所述多个第二沟道柱的形成过程。

10.根据权利要求8或9所述的3D存储器件，其中，所述第一蚀刻停止层和所述第二蚀刻停止层的材料为氧化铝。

11.根据权利要求10所述的3D存储器件，其中，所述第一蚀刻停止层作为绝缘层隔离所述衬底与所述栅叠层结构。

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