TWI704679B - 垂直記憶體元件與方法 - Google Patents

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Abstract

本公開內容的各方面提供了一種半導體元件。半導體元件包括閘極層和絕緣層，閘極層和絕緣層沿垂直於半導體元件的基底的第一方向交替地堆疊在基底上的第一區域中。閘極層和絕緣層在第二區域中以臺階形式堆疊。半導體元件包括設置在第一區域中的通道結構。通道結構和閘極層以串聯配置形成電晶體疊層，其中閘極層是電晶體的閘極。該半導體元件包括：觸點結構，設置在第二區域中，以及第一虛設通道結構，設置在第二區域中並圍繞觸點結構。第一虛設通道結構被圖案化為具有與通道結構的第二形狀不同的第一形狀。

Description

垂直記憶體元件與方法
本公開關於一種垂直記憶體元件與方法。
半導體製造商開發了垂直元件技術，例如三維(3D)NAND快閃記憶體技術等，以實現更高的資料儲存密度，而無需更小的儲存單元。在一些示例中，3D NAND記憶體元件包括核心區域和臺階區域。核心區域包括交替的閘極層和絕緣層的疊層。交替閘極層和絕緣層的疊層用於形成垂直堆疊的儲存單元。臺階區域包括臺階形式的相應閘極層，以便於形成到相應閘極層的觸點。觸點用於將驅動電路連接到相應閘極層，以控制堆疊的儲存單元。
本公開內容的各方面提供了一種半導體元件。半導體元件包括閘極層和絕緣層，所述閘極層和絕緣層沿垂直於半導體元件的基底的第一方向交替地堆疊在基底上的第一區域中。閘極層和絕緣層在基底上的第二區域中以臺階形式堆疊。半導體元件包括通道結構，該通道結構設置在第一區域中並沿第一方向延伸。通道結構穿過閘極層和絕緣層。通道結構和閘極層以串聯配置形成電晶體疊層，其中閘極層是電晶體的閘極。該半導體元件包括：觸點結構，設置在第二區域中，以與閘極層之一形成導電連接；以及第一虛設通道結構，設 置在第二區域中並圍繞觸點結構。第一虛設通道結構被圖案化為具有與通道結構的第二形狀不同的第一形狀。
在一些實施例中，通道結構在半導體元件的水平橫截面處具有圓形形狀，並且第一虛設通道結構在水平橫截面處具有非圓形形狀。第一虛設通道結構具有非圓形形狀，其是可透過限定非圓形形狀的兩個或更多個參數調整的。在示例中，第一虛設通道結構具有膠囊形狀、矩形形狀和圓弧形狀中的至少一種形狀。
根據一個示例，半導體元件包括第二虛設通道結構，該第二虛設通道結構被設置為相對於觸點結構與第一虛設通道結構對稱。在一些示例中，半導體元件包括多個虛設通道結構，多個虛設通道結構相對於觸點結構以非對稱配置的方式圍繞觸點結構設置。
在一些實施例中，半導體元件包括多個虛設通道結構，多個虛設通道結構圍繞觸點結構設置。多個虛設通道結構之間的最大距離短於第一限制。
在一些實施例中，第一虛設通道結構由與通道結構相同的材料形成。在一些實施例中，第一虛設通道結構由與通道結構不同的材料形成。
在一些實施例中，半導體元件包括閘狹縫結構，其在閘極層和絕緣層的疊層中延伸。閘狹縫結構與第一虛設通道結構之間的最大距離短於第二限制。
本公開內容的各方面提供了一種用於佈局設計的方法。該方法包括對蝕刻製程進行表徵，該蝕刻製程用於在半導體元件的基底上的交替的犧牲層和絕緣層的疊層中蝕刻通道孔和虛設通道孔。通道孔位於核心區域中，並且虛設通道孔位於臺階區域中。交替的犧牲層和絕緣層的疊層從核心區域延伸到臺階形式的臺階區域中。該方法還包括基於對蝕刻製程的表徵確定用於在佈局中限定虛設通道孔的第一形狀。第一形狀不同於用於限定通道孔的第二形狀。
100:半導體元件
101:基底
105(A)-105(I):閘極層
104(A)-104(I)、114:絕緣層
110、510:核心區域
111:通道結構
112:閘極介電層
113:半導體層
115:第一端部結構
116:第二端部結構
120、520:臺階區域
140、150、160:臺階
145、155、165:觸點
141、151、161:虛設通道結構
130、730:閘狹縫
D1、D2:最大距離
W:寬度
L:長度
162:彎曲變形
163:扭曲變形
210、220、230、240、250、260、310、320、330、340:佈局設計
215、225、235、245、255、265、315、325、335、345、511:圓形形狀
211、262、311、521:膠囊形狀
221、231、241、321、331:矩形形狀
251、261、341:圓弧形狀
312:骨頭形狀
400:製程
S401、S410、S420、S430、S440、S499:步驟
500:遮罩
603(A)-603(I):犧牲層
611:通道孔
651、661:虛設通道孔
X、Y、Z:方向
當結合圖式閱讀時，從以下具體實施方式中可以最好地理解本公開內容的各方面。應注意，根據業界中的一般慣例，各種特徵未按比例繪製。實際上，為了清楚地討論，可以任意增加或減少各種特徵的尺寸。
第1A圖和第1B圖示出了根據一些實施例的半導體元件的水平橫截面圖和垂直橫截面圖。
第2A-2F圖示出了根據一些實施例的對稱圖案的佈局設計示例。
第3A-3D圖示出了根據一些實施例的非對稱圖案的佈局設計示例。
第4圖示出了概述根據本公開內容的實施例的製程示例的流程圖。
第5圖示出了根據本公開內容的一些實施例的遮罩。
第6圖和第7圖示出了根據一些實施例的在製造製程期間的半導體元件的水平橫截面圖。
以下公開內容提供了用於實現所提出客體的不同特徵的許多不同實施例或示例。下文描述了部件和佈置的具體示例以簡化本公開內容。當然，這些僅僅是示例，並非旨在是限制性的。例如，隨後描述中的在第二特徵上方或上形成第一特徵可以包括其中第一和第二特徵被形成為直接接觸的實施例，並且還可以包括其中可以在第一和第二特徵之間形成附加特徵以使得第一和第二特徵可以不直接接觸的實施例。另外，本公開內容可以在各種示例中重複圖式標記數位和/或字母。該重複是為了簡單和清楚的目的，並且其本身並不規定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，可以在本文使用諸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空間相對術語來描述如圖所示的一個元件或特徵與其它(一個或多個)元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同取向。該裝置可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以相應地解釋本文使用的空間相關描述詞。
開發了各種製造技術，例如閘極首先製造技術、閘極最後製造技術等，以製造垂直記憶體元件。閘極首先製造技術先形成儲存單元的閘極，然後再形成儲存單元的通道。閘極最後製造技術使用犧牲閘極以便於儲存單元的通道的形成；並且在形成通道之後用儲存單元的真正閘極替換犧牲閘極。用真正閘極替換犧牲閘極包括去除犧牲閘極，然後形成真正閘極。當去除犧牲閘極時，儲存單元的通道可以支撐核心區域免於塌陷。此外，可以在臺階區域中形成虛設通道，以在去除犧牲閘極時支撐臺階區域免於塌陷。
本公開內容的各方面提供了臺階區域中的虛設通道的佈局設計。佈局設計滿足維持距離要求，以便在去除犧牲閘極時支撐臺階區域。此外，本公開內容提供了佈局設計的調整靈活性，以減輕蝕刻輪廓變形對於在臺階區域中蝕刻虛設通道的虛設通道孔和/或觸點的接觸孔的影響。
在相關示例中，圓形用於虛設通道的佈局設計中，並且相對於臺階區域中的觸點以對稱圖案佈置圓形。可以借助半徑調整圓形。
在本公開內容的一些實施例中，諸如膠囊形狀、矩形形狀、圓弧形狀、骨頭形狀等非圓形形狀用於虛設通道，並且非圓形形狀可以借助兩個或更多個參數來調整，例如寬度、長度、圓弧半徑、圓弧角等。此外，在一些實施例中，可以相對於梯形區域中的觸點以對稱圖案或非對稱圖案佈置非圓形形狀。根據本公開內容，可以根據臺階區域中的用於蝕刻用於形成虛設通道的虛 設通道孔的蝕刻輪廓表徵(或用於蝕刻用於形成觸點的接觸孔的蝕刻輪廓表徵)來選擇和調整虛設通道的佈局設計，以便可以減少蝕刻輪廓變形對於在臺階區域中蝕刻虛設通道孔(或蝕刻輪廓變形對於蝕刻接觸孔)的不利影響。
第1A圖示出了根據本公開內容的一些實施例的半導體元件100的水平橫截面圖，而第1B圖示出了根據本公開內容的一些實施例的半導體元件100的垂直橫截面圖。半導體元件100包括基底101和在其上形成的電路。基底101的主表面例如在X方向和Y方向上延伸。水平橫截面(例如，X-Y平面)平行於基底101的主表面，並且垂直橫截面(例如，X-Z平面)垂直於基底101的主表面。第1A圖示出了用於產生第1B圖中的垂直橫截面圖的線B-B'；並且第1B圖示出了用於產生第1A圖中的水平橫截面圖的線A-A'。
半導體元件100指的是任何合適的元件，例如，記憶體電路、半導體晶片(或管芯)(在該半導體晶片上形成記憶體電路)、半導體晶圓(在該半導體晶圓上形成多個半導體管芯)、半導體晶片疊層、包括組裝在封裝基底上的一個或多個半導體晶片的半導體封裝等。基底101可以是任何合適的基底，例如矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底和/或絕緣體上矽(SOI)基底。基底101可以包括半導體材料，例如，IV族半導體、III-V族化合物半導體或II-VI族氧化物半導體。IV族半導體可以包括Si、Ge或SiGe。基底101可以是體晶圓或磊晶層。
在各種實施例中，半導體元件100包括形成在基底101上的三維(3D)NAND記憶體電路。半導體元件100可以包括形成在基底101或其他合適的基底上的其他合適的電路(未示出)，例如邏輯電路、電源電路等，並且適當地與3D NAND記憶體電路耦合。通常，3D NAND記憶體電路包括記憶體陣列和周邊電路(例如，位址解碼器、驅動電路、讀取放大器等)。記憶體陣列在核心區域110中形成為垂直儲存單元串陣列。周邊電路形成在周邊區域(未示出)中。除了核心區域 110和周邊區域之外，半導體元件100還包括臺階區域120，以便於與垂直儲存單元串中的儲存單元的閘極形成接觸。垂直儲存單元串中的儲存單元的閘極對應於NAND記憶體架構的字元線。
具體地，在第1A圖和第1B圖的示例中，核心區域110包括閘極層105(例如，105(A)-105(I))和絕緣層104(例如，104(A)-104(I))，它們交替堆疊以形成垂直堆疊的電晶體。在一些示例中，電晶體疊層包括儲存單元和選擇電晶體，例如地選擇電晶體、串選擇電晶體等。閘極層105對應於電晶體的閘極。在示例中，閘極層105(A)對應於地選擇電晶體的閘極，閘極層105(I)對應於串選擇電晶體的閘極，並且其他閘極層105(B)-105(H)對應於與地選擇電晶體和串選擇電晶體垂直堆疊的儲存單元的閘極。閘極層105(B)-105(H)在記憶體架構中也稱為字元線。閘極層105由閘極疊層材料製成，例如高介電常數(高k)閘極絕緣體層、金屬閘極(MG)電極等。絕緣層104由絕緣材料製成，例如氮化矽、二氧化矽等。
在核心區域110中，形成多個通道結構111。在一些實施例中，每個通道結構111具有在Z方向上延伸的柱形形狀，該Z方向垂直於基底101的主表面的方向。多個通道結構111可以沿X方向和Y方向彼此分離地設置，並且多個通道結構111可以以一些合適的陣列形狀進行設置，例如沿X方向和Y方向的矩陣陣列形狀，沿X或Y方向的Z字形陣列形狀，蜂窩(例如，六邊形)陣列形狀等。在一些實施例中，每個通道結構111在X-Y平面中具有圓形形狀，並且在X-Z平面中具有柱形形狀。
在一些實施例中，每個通道結構111由在X-Y平面中的圓形形狀中的材料形成，並且在Z方向上延伸。例如，每個通道結構111包括在X-Y平面中具有圓形形狀的閘極介電層112、半導體層113和絕緣層114，並且在Y方向上延伸。閘極介電層112形成在通道結構111的側壁上，並包括多個層，例如從側壁順序 堆疊的隧道絕緣層(例如，氧化矽)、電荷儲存層(例如，氮化矽)和阻擋絕緣層(例如，氧化矽)。在示例中，閘極介電層112具有氧化物-氮化物-氧化物(ONO)疊層結構。半導體層113可以是任何合適的半導體材料，例如多晶矽或單晶矽，並且半導體材料可以是未摻雜的，或者可以包括p型或n型摻雜劑。絕緣層114由諸如氧化矽和/或氮化矽等絕緣材料形成，和/或可以形成為氣隙。
通道結構111包括其他合適的部件。例如，每個通道結構111包括第一端部結構115和第二端部結構116。在一些實施例中，第一端部結構115和第二端部結構116由任何合適的半導體材料形成，例如多晶矽或單晶矽，並且半導體材料可以是未摻雜的，或者可以包括p型或n型摻雜劑。在示例中，第一端部結構115是地選擇電晶體的源極，而第二端部結構116是串選擇電晶體的漏極。
此外，在第1A圖和第1B圖的示例中，閘極層105和絕緣層104的疊層延伸到臺階區域120中，並形成臺階(例如，臺階140、150、160)以便於形成到閘極層105的觸點(例如，觸點145、155和165)。觸點用於將周邊電路中的驅動電路(例如字元線驅動電路、地選擇驅動電路、串選擇驅動電路等)連接到疊層中的電晶體的相應閘極。
在一些示例中，在不同的臺階處選擇性地去除疊層的頂部部分。例如，在臺階140處，去除疊層在閘極層105(E)上方的頂部部分；在臺階150處，去除疊層在閘極層105(D)上方的頂部部分；在臺階160處，去除疊層在閘極層105(C)上方的頂部部分。因此，透過單個蝕刻製程形成觸點145、155和165的接觸孔。蝕刻製程被配置為在例如頂閘極層處停止。因此，用於臺階140的接觸孔在閘極層105(E)處停止；用於臺階150的接觸孔在閘極層105(D)處停止；用於臺階160的接觸孔在閘極層105(C)處停止。當用金屬填充接觸孔以形成觸點145、155和165時，觸點145與閘極層105(E)導電連接；觸點155與閘極層105(D)導電連接；並且觸點165與閘極層105(C)導電連接。
根據本公開內容，使用閘極最後製程來形成半導體元件100，並且在臺階區域120中形成虛設通道結構(例如，虛設通道結構141、151、161、……)以支撐臺階區域120。在閘極最後製程期間，首先，在閘極層105的位置使用犧牲層(第1B圖中未示出並在第6圖和第7圖中示出)，因此初始疊層包括在核心區域110和臺階區域120中交替地沉積在基底101上的犧牲層和絕緣層104。此外，臺階形成在臺階區域120中，例如透過選擇性地去除疊層在不同臺階處的頂部部分。在示例中，透過修整和蝕刻過程形成臺階。然後，在核心區域110中形成通道結構111，並且在臺階區域120中形成虛設通道結構141、151和161。
此外，犧牲層由閘極層105替代。在核心區域110中，形成到電晶體的閘極。在示例中，閘狹縫(GLS)130被蝕刻為疊層中的溝槽。經由GLS 130施加到犧牲層的蝕刻劑以去除犧牲層。在示例中，犧牲層由氮化矽製成，並且經由GLS 130施加熱硫酸(H2SO4)以去除犧牲層。此外，經由GLS 130，形成到核心區域中的電晶體的閘極。在示例中，閘極由高k介電層、膠層和金屬層形成。高k介電層可以包括提供相對大的介電常數的任何合適材料，例如氧化鉿(HfO2)、氧化鉿矽(HfSiO4)、氧氮化鉿矽(HfSiON)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鋯(ZrO2)、鈦酸鍶氧化物(SrTiO3)、氧化鋯矽(ZrSiO4)、氧化鉿鋯(HfZrO4)等。膠層可以包括難熔金屬，例如鈦(Ti)、鉭(Ta)及其氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等。金屬層包括具有高導電性的金屬，例如鎢(W)、銅(Cu)等。
應注意，當去除犧牲層時，通道結構111支撐核心區域110中的絕緣層104的疊層，並且虛設通道結構141、151、161等支撐臺階區域120中的絕緣層104的疊層。根據本公開內容的一個方面，為了提供支撐，通道結構和虛設通道結構需要滿足最大維持距離要求。在示例中，最大維持距離要求要求兩個虛設通道結構之間的最大距離(D1)小於第一限制，並且虛設通道結構與GLS之間的 最大距離(D2)小於第二限制。在示例中，預先確定第一限制和第二限制以確保足夠的支撐而不會塌陷。
在一些實施例中，利用通道結構111形成虛設通道結構141、151、161等，因此虛設通道結構141、151、161由與通道結構111相同的材料形成。在一些實施例中，虛設通道結構141、151、161等由與通道結構111不同的材料形成，例如使用遮罩層來區分核心區域110和臺階區域120。
根據本公開內容的一些方面，將虛設通道結構141、151和161圖案化以具有與通道結構111不同的形狀。在第1A圖的示例中，通道結構111在水平橫截面處具有圓形形狀，而虛設通道結構141、151和161在水平橫截面處具有膠囊形狀。圓形形狀的大小可以借助半徑來調整，而膠囊形狀可以借助寬度(W)和長度(L)來調整。注意，任何合適的非圓形形狀可以用於虛設通道結構141、151、161等。在第2A-2F圖和第3A-3D圖中示出了一些示例。
在第1A圖的示例中，將虛設通道結構141、151和161佈置為相對於觸點145、155和165具有對稱圖案。應注意，可以將虛設通道結構141、151、161等佈置為相對於觸點145、155和165具有對稱圖案或非對稱圖案。在第2A-2F圖示出了一些對稱圖案示例，而在第3A-3D圖中示出了一些非對稱圖案示例。
在一些實施例中，將虛設通道結構141、151和161設計為不與觸點結構145、155和165重疊。此外，虛設通道結構需要滿足最大維持距離要求。當圓形形狀用於虛設通道結構時，設計者對於佈置虛設通道結構具有更多限制。當使用非圓形形狀時，設計者可以使用更多可調參數進行佈局調整。
在一些實施例中，為了提高資料儲存密度，在閘極層105和絕緣層104的疊層中存在相對大量的層，因此疊層相對較厚。為了降低製造成本，在示例中，透過一步蝕刻製程形成通道結構和虛設通道結構的通道孔。在示例中，蝕刻製程可能導致蝕刻輪廓變形，例如由162所示的彎曲變形，如163所示的扭曲 變形等。蝕刻輪廓變形可能導致缺陷，例如電路短路等，並降低產量。當使用非圓形形狀時，設計者在X方向和/或Y方向上具有更大的調整靈活度以減輕蝕刻輪廓變形，因此使用非圓形形狀可以減少蝕刻輪廓變形的不利影響並提高產量。
第2A-2F圖示出了根據一些實施例的對稱圖案的佈局設計示例。
第2A圖示出了虛設通道結構和觸點的佈局設計210。佈局設計210用於製造半導體元件100。佈局設計210在佈局設計210的觸點層中包括用於觸點(例如觸點155)的圓形形狀215，並且在佈局設計210的通道層中包括用於虛設通道結構(例如虛設通道結構151)的膠囊形狀211。當佈局設計210用於製造半導體元件100時，根據膠囊形狀211限定虛設通道結構151，因此虛設通道結構151在水平橫截面處具有膠囊形狀。
第2B圖示出了虛設通道結構和觸點的佈局設計220。佈局設計220可用於替換佈局設計210以製造半導體元件。佈局設計220在佈局設計220的觸點層中包括用於觸點的圓形形狀225，並且在佈局設計220的通道層中包括用於虛設通道結構的矩形形狀221。相對於圓形形狀225以對稱圖案在四個側面上圍繞圓形形狀225佈置矩形形狀221。當佈局設計220用於製造半導體元件時，於是根據矩形形狀221來限定半導體元件的虛設通道結構。
第2C圖示出了虛設通道結構和觸點的佈局設計230。佈局設計230可用於替換佈局設計210以製造半導體元件。佈局設計230在佈局設計230的觸點層中包括用於觸點的圓形形狀235，並且在佈局設計230的通道層中包括用於虛設通道結構的矩形形狀231。相對於圓形形狀235以對稱圖案在六邊形圖案的三個側面上圍繞圓形形狀235佈置矩形形狀231。當佈局設計230用於製造半導體元件時，於是根據矩形形狀231來限定半導體元件的虛設通道結構。
第2D圖示出了虛設通道結構和觸點的佈局設計240。佈局設計240可用於替換佈局設計210以製造半導體元件。佈局設計240在佈局設計240的觸點層 中包括用於觸點的圓形形狀245，並且在佈局設計240的通道層中包括用於虛設通道結構的矩形形狀241。相對於圓形形狀245以對稱圖案圍繞圓形形狀245佈置矩形形狀241。當佈局設計240用於製造半導體元件時，於是根據矩形形狀241來限定半導體元件的虛設通道結構。
第2E圖示出了虛設通道結構和觸點的佈局設計250。佈局設計250可用於替換佈局設計210以製造半導體元件。佈局設計250在佈局設計250的觸點層中包括用於觸點的圓形形狀255，並且在佈局設計250的通道層中包括用於虛設通道結構的圓弧形狀251。相對於圓形形狀255以對稱圖案圍繞圓形形狀255佈置圓弧形狀251。當佈局設計250用於製造半導體元件時，於是根據圓弧形狀251來限定半導體元件的虛設通道結構。
第2F圖示出了虛設通道結構和觸點的佈局設計260。佈局設計260可用於替換佈局設計210以製造半導體元件。佈局設計260在佈局設計260的觸點層中包括用於觸點的圓形形狀265，並且在佈局設計260的通道層中包括用於虛設通道結構的圓弧形狀261和膠囊形狀262。相對於圓形形狀265以對稱圖案圍繞圓形形狀265佈置圓弧形狀261和膠囊形狀262。當佈局設計260用於製造半導體元件時，於是根據圓弧形狀261和膠囊形狀262來限定半導體元件的虛設通道結構。
第3A-3D圖示出了根據一些實施例的非對稱圖案的佈局設計示例。
第3A圖示出了虛設通道結構和觸點的佈局設計310。佈局設計310可用於替換佈局設計210以製造半導體元件。佈局設計310在佈局設計310的觸點層中包括用於觸點的圓形形狀315，並且在佈局設計310的通道層中包括用於虛設通道結構的膠囊形狀311和骨頭形狀312。相對於圓形形狀315以非對稱圖案圍繞圓形形狀315佈置用於虛設通道結構的膠囊形狀311和骨頭形狀312。當佈局設計310用於製造半導體元件時，於是根據膠囊形狀311和骨頭形狀312來限定半導體元件的虛設通道結構。
第3B圖示出了虛設通道結構和觸點的佈局設計320。佈局設計320可用於替換佈局設計210以製造半導體元件。佈局設計320在佈局設計320的觸點層中包括用於觸點的圓形形狀325，並且在佈局設計320的通道層中包括用於虛設通道結構的矩形形狀321。相對於圓形形狀325以非對稱圖案圍繞圓形形狀325佈置用於虛設通道結構的矩形形狀321。當佈局設計320用於製造半導體元件時，於是根據矩形形狀321來限定半導體元件的虛設通道結構。
第3C圖示出了虛設通道結構和觸點的佈局設計330。佈局設計330可用於替換佈局設計210以製造半導體元件。佈局設計330在佈局設計330的觸點層中包括用於觸點的圓形形狀335，並且在佈局設計330的通道層中包括用於虛設通道結構的矩形形狀331。相對於圓形形狀335以非對稱圖案圍繞圓形形狀335佈置用於虛設通道結構的矩形形狀331。當佈局設計330用於製造半導體元件時，於是根據矩形形狀331來限定半導體元件的虛設通道結構。
第3D圖示出了虛設通道結構和觸點的佈局設計340。佈局設計340可用於替換佈局設計210以製造半導體元件。佈局設計340在佈局設計340的觸點層中包括用於觸點的圓形形狀345，並且在佈局設計340的通道層中包括用於虛設通道結構的圓弧形狀341。相對於圓形形狀345以非對稱圖案圍繞圓形形狀345佈置用於虛設通道結構的圓弧形狀341。當佈局設計340用於製造半導體元件時，於是根據圓弧形狀341來限定半導體元件的虛設通道結構。
第4圖示出了概述根據本公開內容的實施例的製程示例400的流程圖。製程400用於生成3D NAND記憶體元件的佈局設計，並且然後根據佈局設計製造半導體元件。該製程在步驟S401處開始，並前進到步驟S410。
在步驟S410處，針對蝕刻製程表徵蝕刻輪廓變形。蝕刻製程在半導體元件的核心區域中生成用於通道結構的通道孔，並在半導體元件的臺階區域中生成用於虛設通道結構的虛設通道孔。
在步驟S420處，根據對蝕刻輪廓變形的表徵來選擇和調整虛設通道結構的形狀和圖案。在一些示例中，可以選擇各種非圓形形狀，例如膠囊形狀、矩形形狀、圓弧形狀、骨頭形狀等。可以透過X方向和/或Y方向上的兩個或更多個參數來調整形狀。可以以對稱圖案或非對稱圖案圍繞觸點形狀佈置非圓形形狀。
在步驟S430處，生成佈局。該佈局具有許多層，例如用於限定核心區域中的通道結構和臺階區域中的虛設通道結構的通道層、用於限定臺階區域中的觸點的觸點層等。通道層包括為佈局的與臺階區域對應的區域中的虛設通道結構選擇和調整的形狀和圖案。
在步驟S440處，使用佈局來製造半導體元件，例如半導體元件100。在示例中，根據佈局生成一組遮罩。然後，在閘極最後製程中使用該組遮罩來製造例如半導體元件100。然後，該製程前進到步驟S499並終止。
第5圖示出了根據本公開內容的一些實施例的遮罩500。根據佈局中的通道層生成遮罩500。遮罩500包括對應於核心區域110的核心區域510和對應於臺階區域120的臺階區域520。核心區域510包括限定通道孔和通道結構的形狀的多個圓形形狀511。臺階區域520包括限定虛設通道孔和虛設通道結構的形狀的膠囊形狀521。遮罩500用於在核心區域110中產生通道孔並在臺階區域120中產生虛設通道孔。
第6圖示出了根據本公開內容的一些實施例的在通道蝕刻製程之後的閘極最後製程期間的半導體元件100的水平橫截面圖。在示例中，通道蝕刻製程根據遮罩500產生通道孔和虛設通道孔。根據第1B圖中的線A-A'生成水平橫截面圖。
在閘極最後製程期間，首先，使用犧牲層603(例如，603(A)-603(I))代替閘極層105，因此初始疊層包括在核心區域110和臺階區域120中交替 地沉積在基底101上的犧牲層603和絕緣層104。此外，在臺階區域120中形成臺階，例如透過在不同的臺階處選擇性地去除疊層的頂部部分。在示例中，執行適當的平坦化製程以獲得相對平坦的表面。
然後，使用微影與蝕刻技術來根據遮罩500在光阻和/或硬遮罩層中限定圖案，並且使用蝕刻技術將圖案轉移到犧牲層603和絕緣層104的疊層中。因此，在核心區域110中形成通道孔611，並且在臺階區域120中形成虛設通道孔651和661。
然後，在通道孔中形成通道結構，並且在虛設通道孔中形成虛設通道結構。在一些實施例中，可以利用通道結構形成虛設通道結構，因此虛設通道結構由與通道結構相同的材料形成。在一些實施例中，虛設通道結構與通道結構的形成不同。
第7圖示出了根據本公開內容的一些實施例的在GLS蝕刻製程之後的閘極最後製程期間的半導體元件100的水平橫截面圖。根據第1B圖中的線A-A'生成水平橫截面圖。
在第7圖的示例中，形成通道結構111和虛設通道結構151和161。在核心區域110中形成通道結構111，並且在臺階區域120中形成虛設通道結構151和161。在一些實施例中，可以利用相同材料的通道結構111形成虛設通道結構151和161。在一些實施例中，虛設通道結構151和161可以由與通道結構111不同的材料形成。
在第7圖的示例中，GLS 730被蝕刻為疊層中的溝槽。使用GLS 730，犧牲層603可以由閘極層105替換。在示例中，經由GLS 730施加到犧牲層的蝕刻劑以去除犧牲層。在示例中，犧牲層由氮化矽製成，並且經由GLS 730施加熱硫酸(H2SO4)以去除犧牲層。此外，經由GLS 730，形成到核心區域中的電晶體的閘極疊層。在示例中，閘極疊層由高k介電層、膠層和金屬層形成。高k介電層可 以包括提供相對大的介電常數的任何合適材料，例如氧化鉿(HfO2)、氧化鉿矽(HfSiO4)、氧氮化鉿矽(HfSiON)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鋯(ZrO2)、鈦酸鍶氧化物(SrTiO3)、氧化鋯矽(ZrSiO4)、氧化鉿鋯(HfZrO4)等。膠層可以包括難熔金屬，例如鈦(Ti)、鉭(Ta)及其氮化物，例如TiN、TaN、W2N、TiSiN、TaSiN等。金屬層包括具有高導電性的金屬，例如鎢(W)、銅(Cu)等。
繼續閘極最後製程以例如用間隔體材料(例如，氧化矽)和共同源極材料(例如，鎢)填充閘狹縫730以形成GLS 130，形成觸點145、155、165等，形成金屬跡線等。
前面概述了幾個實施例的特徵，使得本領域技術人員可以更好地理解本公開內容的各方面。本領域技術人員應當理解，他們可以容易地使用本公開內容作為設計或修改其他製程和結構的基礎，以實現相同的目的和/或獲得本文介紹的實施例的相同優點。本領域技術人員還應該認識到，這樣的等同構造不脫離本公開內容的精神和範圍，並且在不脫離本公開內容的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
100:半導體元件
110:核心區域
111:通道結構
120:臺階區域
140、150、160:臺階
145、155、165:觸點
141、151、161:虛設通道結構
130:閘狹縫
W:寬度
L:長度
X、Y:方向

Claims (14)

  1. 一種半導體元件，包括：閘極層和絕緣層，所述閘極層和所述絕緣層沿垂直於所述半導體元件的基底的第一方向交替地堆疊在所述基底上的第一區域中，其中，所述閘極層和所述絕緣層在所述基底上的第二區域中以臺階形式堆疊；通道結構，所述通道結構設置在所述第一區域中並沿所述第一方向延伸，其中，所述通道結構穿過所述閘極層和所述絕緣層，並且所述通道結構和所述閘極層以串聯配置形成電晶體疊層，其中，所述閘極層是所述電晶體的閘極；觸點結構，所述觸點結構設置在所述第二區域中，以與所述閘極層之一形成導電連接；以及多個虛設通道結構，所述多個虛設通道結構設置在所述第二區域中並圍繞所述觸點結構，所述多個虛設通道結構被圖案化為具有與所述通道結構的第二形狀不同的第一形狀，其中所述多個虛設通道結構由與所述通道結構相同的材料形成，且所述多個虛設通道結構垂直延伸至與所述基底相接觸，且所述多個虛設通道結構在垂直於閘狹縫的延伸方向的方向上相對於所述觸點結構以非對稱方式排布，所述閘狹縫在所述閘極層和所述絕緣層的疊層中延伸。
  2. 如請求項1所述的半導體元件，其中：所述通道結構在所述半導體元件的水平橫截面處具有圓形形狀；並且所述多個虛設通道結構的其中一個在所述水平橫截面處具有非圓形形狀。
  3. 如請求項2所述的半導體元件，其中：所述多個虛設通道結構的其中一個具有所述非圓形形狀，所述非圓形形狀能夠透過限定所述非圓形形狀的兩個或更多個參數來進行調整。
  4. 如請求項3所述的半導體元件，其中：所述多個虛設通道結構的其中一個具有膠囊形狀、矩形形狀和圓弧形狀中的至少一種形狀。
  5. 如請求項1所述的半導體元件，其中：所述多個虛設通道結構圍繞所述觸點結構設置，所述多個虛設通道結構之間的最大距離短於第一限制。
  6. 如請求項1所述的半導體元件，其中：所述閘狹縫與所述多個虛設通道結構的其中一個之間的最大距離短於第二限制。
  7. 一種形成垂直記憶體元件方法，包括：對蝕刻製程進行表徵，所述蝕刻製程用於在半導體元件的基底上的交替的犧牲層和絕緣層的疊層中蝕刻多個通道孔和多個虛設通道孔，所述多個通道孔位於核心區域中，並且所述多個虛設通道孔位於臺階區域中，交替的犧牲層和絕緣層的疊層從所述核心區域延伸到臺階形式的所述臺階區域中；基於對所述蝕刻製程的表徵確定用於在佈局中限定所述多個虛設通道孔的第一形狀，所述第一形狀不同於用於限定所述多個通道孔的第二形狀，其中所述多個虛設通道孔中的多個虛設通道結構由與所述多個通道孔中的多個通道結構相同的材料形成，且所述多個虛設通道結構垂直延伸至與所述基底相接觸；以及在所述臺階區域中形成接觸孔，並在所述接觸孔中形成觸點結構，其中所 述多個虛設通道結構圍繞所述觸點結構設置，所述多個虛設通道結構在垂直於閘狹縫的延伸方向的方向上相對於所述觸點結構以非對稱方式排布，所述閘狹縫在所述閘極層和所述絕緣層的疊層中延伸。
  8. 如請求項7所述的方法，還包括：生成所述半導體元件的所述佈局，所述佈局在所述佈局的對應於所述臺階區域的第一區域中具有所述第一形狀的第一實例，並且在所述佈局的對應於所述核心區域的第二區域中具有所述第二形狀的第二實例。
  9. 如請求項7所述的方法，還包括：確定所述多個虛設通道孔的其中一個的非圓形形狀，其與所述多個通道孔的其中一個的圓形形狀不同。
  10. 如請求項9所述的方法，還包括：基於對所述蝕刻製程的表徵調整限定所述非圓形形狀的兩個或更多個參數。
  11. 如請求項9所述的方法，還包括：從至少膠囊形狀、條形形狀和圓弧形狀中選擇所述非圓形形狀。
  12. 如請求項8所述的方法，還包括：設置對應於所述多個虛設通道孔的其中一個的多個實例，所述多個實例之間的最大距離短於第一限制。
  13. 如請求項8所述的方法，還包括：在所述佈局中生成遮罩層以區分所述核心區域和所述臺階區域，所述遮罩層用於形成對應於所述臺階區域中的所述多個虛設通道孔的其中一個的多個虛設通道結構的其中一個。
  14. 如請求項8所述的方法，還包括：在所述佈局中生成用於限定所述半導體元件中的所述閘狹縫的圖案，所述圖案與所述第一實例之間的最大距離短於第二限制。
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