KR20210041078A - 수직 메모리 장치 - Google Patents

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KR20210041078A
KR20210041078A KR1020217007807A KR20217007807A KR20210041078A KR 20210041078 A KR20210041078 A KR 20210041078A KR 1020217007807 A KR1020217007807 A KR 1020217007807A KR 20217007807 A KR20217007807 A KR 20217007807A KR 20210041078 A KR20210041078 A KR 20210041078A
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미아오 선
리 홍 샤오
유시 후
치앙 타오
메이 란 구오
융 장
졘 화 쑨
?? 화 쑨
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본 개시의 측면은 반도체 장치를 제공한다. 반도체 장치는 기판 상의 제1 영역에서 반도체 장치의 기판에 수직인 제1 방향을 따라 교대로 적층되는 게이트층 및 절연층을 포함한다. 게이트층 및 절연층은 제2 영역에서 계단 스텝 형태로 적층된다. 반도체 장치는 제1 영역에 배치된 채널 구조를 포함한다. 채널 구조와 게이트층은 직렬 구성의 트랜지스터 스택을 형성하고, 게이트층은 트랜지스터에 대한 게이트이다. 반도체 장치는 제2 영역에 배치된 컨택 구조, 및 제2 영역에 그리고 컨택 구조 주위에 배치된 제1 더미 채널 구조를 포함한다. 제1 더미 채널 구조는 채널 구조의 제2 형상과 다른 제1 형상으로 패턴화된다.

Description

수직 메모리 장치
본 개시의 측면은 반도체 장치를 제공한다.
반도체는 더 작은 메모리 셀을 필요로 하지 않고 더 높은 데이터 저장 밀도를 달성하기 위해 3차원(3D) NAND 플래시 메모리 기술 등과 같이 개발된 수직 장치 기술을 제조한다. 일부 예에서, 3D NAND 메모리 장치는 코어 영역 및 계단 영역을 포함한다. 코어 영역은 교번하는 게이트층과 절연층의 스택을 포함한다. 교번하는 게이트층과 절연층의 스택은 수직으로 적층된 메모리 셀을 형성하는 데 사용된다. 계단 영역은 각각의 게이트층에 대한 컨택 형성을 용이하게 하기 위해 계단식 형태의 각각의 게이트층을 포함한다. 컨택은 적층된 메모리 셀을 제어하기 위한 각각의 게이트층에 구동 회로를 연결하는 데 사용된다.
본 개시의 측면은 반도체 장치를 제공한다. 반도체 장치는 기판 상의 제1 영역에서 반도체 장치의 기판에 수직인 제1 방향을 따라 교대로 적층되는 게이트층 및 절연층을 포함한다. 게이트층 및 절연층은 기판 위의 제2 영역에서 계단 형태로 적층된다. 반도체 장치는 제1 영역에 배치되고 제1 방향으로 연장되는 채널 구조를 포함한다. 채널 구조는 게이트층과 절연층을 통과한다. 채널 구조와 게이트층은 직렬 구성의 트랜지스터 스택을 형성하고, 게이트층은 트랜지스터에 대한 게이트이다. 반도체 장치는 게이트층 중 하나와의 전도성 연결을 형성하기 위해 제2 영역에 배치된 컨택 구조, 및 제2 영역 및 컨택 구조 주위에 배치된 제1 더미 채널 구조를 포함한다. 제1 더미 채널 구조는 채널 구조의 제2 형상과 다른 제1 형상으로 패턴화된다.
일부 실시예에서, 채널 구조는 반도체 장치의 수평 단면에서 원형 형상을 가지고 있고, 제1 더미 채널 구조는 수평 단면에서 비 원형 형상을 갖는다. 제1 더미 채널 구조는 비 원형 형상을 정의하는 둘 이상의 파라미터에 의해 조정 가능한 비 원형 형상을 갖는다. 일 예에서, 제1 더미 채널 구조는 캡슐 형상, 직사각형 형상 및 원호 형상 중 적어도 하나를 갖는다.
일 예에 따르면, 반도체 장치는 컨택 구조에 관하여 제1 더미 채널 구조와 대칭되도록 배치된 제2 더미 채널 구조를 포함한다. 일부 예에서, 반도체 장치는 컨택 구조에 관하여 비대칭 구성으로 컨택 구조 주위에 배치된 다중 더미 채널 구조를 포함한다.
일부 실시예에서, 반도체 장치는 컨택 구조 주위에 배치된 다중 더미 채널 구조를 포함한다. 다중 더미 채널 구조 사이의 최대 거리는 제1 한계보다 짧다.
일부 실시예에서, 제1 더미 채널 구조는 채널 구조와 동일한 재료로 형성된다. 일부 실시예에서, 제1 더미 채널 구조는 채널 구조와 상이한 재료로 형성된다.
일부 실시예에서, 반도체 장치는 게이트층 및 절연층의 스택에서 연장되는 게이트 라인 슬릿 구조를 포함한다. 게이트 라인 슬릿 구조와 제1 더미 채널 구조 사이의 최대 거리는 제2 한계보다 짧다.
본 개시의 측면은 레이아웃 설계를 위한 방법을 제공한다. 이 방법은 반도체 장치의 기판 상에 교대로 적층된 희생층 및 절연층 스택에서 채널 홀 및 더미 채널 홀을 식각하는 데 사용되는 식각 공정을 특성화하는 단계를 포함한다. 채널 홀은 코어 영역에 있고 더미 채널 홀은 계단 영역에 있다. 교대로 적층된 희생 게이트층과 절연층의 스택은 코어 영역에서 계단 스텝 형태의 계단 영역으로 연장된다. 이 방법은 식각 공정의 특성화에 기초하여 레이아웃에서 더미 채널 홀을 정의하기 위한 제1 형상을 결정하는 단계를 더 포함한다. 제1 형상은 채널 홀을 정의하는 제2 형상과 다르다.
본 개시의 측면은 첨부 도면과 함께 읽혀질 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따르면, 다양한 특징이 확장되지 않는다. 사실, 설명의 명확성을 위해 다양한 특징의 치수가 임의로 증가되거나 감소될 수 있다.
도 1a 및 1b는 일부 실시예에 따른 반도체 장치의 수평 단면도 및 수직 단면도를 도시한다.
2a-2f는 일부 실시예에 따른 대칭 패턴의 레이아웃 설계 예를 도시한다.
도 3a-3d는 일부 실시예에 따른 비대칭 패턴의 레이아웃 설계 예를 도시한다.
도 4는 본 개시의 실시예에 따른 공정 예를 개략적으로 설명하는 흐름도를 도시한다.
도 5는 본 개시의 일부 실시예에 따른 마스크를 도시한다.
도 6 및 도 7은 일부 실시예에 따른 제조 공정 동안 반도체 장치의 수평 단면도를 도시한다.
다음의 개시는 제공된 주제의 상이한 특징을 구현하기 위한 많은 상이한 실시예 또는 예를 제공한다. 본 개시를 단순화하기 위해 컴포넌트 및 배열의 특정 예가 아래에서 설명된다. 물론 이것들은 단지 예일 뿐이며 제한하려는 의도는 없다. 예를 들어, 이어지는 설명에서 제2 특징 위에(over) 또는 그 위에(on) 제1 특징을 형성하는 것은 제1 및 제2 특징이 직접 컨택으로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징이 직접 컨택하지 않을 수 있도록 추가 특징이 제1 특징과 제2 특징 사이에 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체로 논의된 다양한 실시예 및/또는 구성 사이의 관계를 지시하는 것은 아니다.
또한, "아래(beneath)", "아래(below)", "아래(lower)", "위(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어는 도면에서 예시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하는 설명을 쉽게하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 설명된 방향에 추가하여 사용 또는 작동중인 장치의 다른 방향을 포함하도록 의도된다. 장치는 달리 (90도 회전되거나 또는 다른 방향으로) 배향될 수 있고 여기에서 사용되는 공간적으로 상대적인 설명자는 그에 따라 유사하게 해석될 수 있다.
수직 메모리 장치를 제조하기 위해 게이트 퍼스트(gate-first) 제조 기술, 게이트 라스트(gate-last) 제조 기술 등과 같은 다양한 제조 기술이 개발되고 있다. 게이트 퍼스트 제조 기술은 메모리 셀의 채널보다 먼저 메모리 셀의 게이트를 형성한다. 게이트 라스트 제조 기술은 메모리 셀용 채널의 형성을 용이하게 하기 위해 희생 게이트를 사용하고, 채널 형성 후 메모리 셀을 위한 실제 게이트로 희생 게이트를 대체한다. 희생 게이트를 실제 게이트로 대체하는 것은 희생 게이트의 제거 후 실제 게이트의 형성을 포함한다. 희생 게이트가 제거되는 경우, 메모리 셀의 채널은 코어 영역이 붕괴되는 것을 방지할 수 있다. 또한, 희생 게이트가 제거되는 경우, 계단 영역이 붕괴되는 것을 방지하기 위해 더미 채널이 계단 영역에 형성될 수 있다.
본 개시의 측면은 계단 영역에서 더미 채널에 대한 레이아웃 설계를 제공한다. 레이아웃 설계는 희생 게이트가 제거되는 경우 계단 영역을 지원하기 위해 유지 거리 요구사항을 충족한다. 또한, 본 개시는 더미 채널을 위한 더미 채널 홀 및/또는 계단 영역의 컨택을 위한 컨택 홀을 식각하기 위한 식각 프로파일 왜곡의 영향을 완화하기 위해 레이아웃 설계에 조정 유연성을 제공한다.
관련 예에서, 원(circle)은 더미 채널의 레이아웃 설계에서 사용되며 계단 영역에서의 컨택에 대해 대칭 패턴으로 배열된다. 원은 반경으로 조정될 수 있다.
본 개시의 일부 실시예에서, 캡슐 형상, 직사각형 형상, 원호 형상, 뼈 형상 등과 같은 비 원형 형상은 더미 채널을 위해 사용되고, 비 원형 형상은 폭, 길이, 호 반경, 호 각도 등과 같은 둘 이상의 파라미터에 의해 조정될 수 있다. 또한, 일부 실시예에서, 비 원형 형상은 계단 영역의 컨택에 대해 대칭 패턴 또는 비대칭 패턴으로 배열될 수 있다. 본 개시에 따르면, 더미 채널에 대한 레이아웃 설계는 계단 영역에서 더미 채널을 형성하기 위한 더미 채널 홀을 식각하기 위한 식각 프로파일 특성화(또는 컨택을 형성하기 위한 컨택 홀을 식각하기 위한 식각 프로파일 특성화)에 따라 선택되고 조정될 수 있어서, 계단 영역에서 더미 채널 홀을 식각하기 위한 식각 프로파일 왜곡(또는 컨택 홀을 식각하기 위한 식각 프로파일 왜곡)의 부정적인 영향이 감소될 수 있다.
도 1a는 본 개시의 일부 실시예에 따른 반도체 장치(100)의 수평 단면도를 도시하고, 도 1b는 수직 단면도를 도시한다. 반도체 장치(100)는 기판(101) 및 그 위에 형성된 회로를 포함한다. 기판(101)의 메인 표면은 예를 들어 X 방향 및 Y 방향으로 연장된다. 수평 단면(예를 들어, X-Y 평면)은 기판(101)의 메인 표면에 평행하고, 수직 단면(예를 들어, X-Z 평면)은 기판(101)의 메인 표면에 수직이다. 도 1a는 도 1의 수직 단면도를 생성하기 위한 라인 B-B'를 도시하고, 도 1b는 도 1a의 수평 단면도를 생성하기 위한 라인 A-A'를 도시한다.
반도체 장치(100)는 임의의 적절한 장치, 예를 들어 메모리 회로, 반도체 칩 상에 형성된 메모리 회로를 구비한 반도체 칩(또는 다이), 다수의 반도체 다이가 위에 형성된 반도체 웨이퍼, 반도체 칩의 스택, 패키지 기판 상에 조립된 하나 이상의 반도체 칩을 포함하는 반도체 패키지 등을 지칭한다. 기판(101)은 실리콘(Si) 기판, 게르마늄(Ge) 기판, 실리콘 게르마늄(SiGe) 기판, 및/또는 SOI(silicon-on-insulator) 기판과 같은 임의의 적절한 기판일 수 있다. 기판(101)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. IV족 반도체는 Si, Ge 또는 SiGe를 포함할 수 있다. 기판(101)은 벌크 웨이퍼 또는 에피택셜층일 수 있다.
다양한 실시예에서, 반도체 장치(100)는 기판(101) 상에 형성된 3차원(three dimensional, 3D) NAND 메모리 회로를 포함한다. 반도체 장치(100)는 로직 회로, 전력 회로, 및 기판(101) 또는 기타 적절한 기판 상에 형성되어 3D NAND 메모리 회로와 적절하게 결합되는 기타와 같은 다른 적절한 회로(도시되지 않음)를 포함할 수 있다. 일반적으로, 3D NAND 메모리 회로는 메모리 어레이 및 주변 회로(예를 들어, 어드레스 디코더, 구동 회로, 감지 증폭기 등)를 포함한다. 메모리 어레이는 수직 메모리 셀 스트링의 어레이로서 코어 영역(110)에 형성된다. 주변 회로는 주변 영역(도시되지 않음)에 형성된다. 코어 영역(110) 및 주변 영역 외에, 반도체 장치(100)는 수직 메모리 셀 스트링에서 메모리 셀의 게이트에 대한 컨택 형성을 용이하게 하기 위해 계단 영역(120)을 포함한다. 수직 메모리 셀 스트링의 메모리 셀 게이트는 NAND 메모리 아키텍처의 워드 라인에 대응한다.
구체적으로, 도 1a 도 1b 예에서, 코어 영역(110)은 수직으로 적층된 트랜지스터를 형성하기 위해 교대로 적층되는 게이트층(105)(예를 들어, 105(A)-105(I)) 및 절연층(104)(예를 들어, 104(A)-104(I))을 포함한다. 일부 예에서, 트랜지스터의 적층은 메모리 셀 및 접지 선택 트랜지스터, 스트링 선택 트랜지스터 등과 같은 선택 트랜지스터를 포함한다. 게이트층(105)은 트랜지스터의 게이트에 대응한다. 예에서, 게이트층(105(A))은 접지 선택 트랜지스터의 게이트에 대응하고, 게이트층(105(I))은 스트링 선택 트랜지스터의 게이트에 대응하며, 다른 게이트층(105(B) -105(H))은 접지 선택 트랜지스터 및 스트링 선택 트랜지스터와 함께 수직으로 적층된 메모리 셀의 게이트에 대응한다. 게이트층(105(B)-105(H))은 메모리 아키텍처에서 워드 라인으로 지칭된다. 게이트층(105)은 고유전율(high dielectric constant, high-k) 게이트 절연체 층, 금속 게이트(metal gate, MG) 전극 등과 같은 게이트 스택 재료로 제조된다. 절연층(104)은 실리콘 질화물, 실리콘 이산화물 등과 같은 절연 재료(들)로 제조된다.
코어 영역(110)에서, 복수의 채널 구조(111)가 형성된다. 일부 실시예에서, 각각의 채널 구조(111)는 기판(101)의 메인 표면 방향에 수직인 Z 방향으로 연장되는 기둥 형상을 갖는다. 복수의 채널 구조(111)는 X 방향 및 Y 방향을 따라 서로 분리되어 배치될 수 있고, X 방향 및 Y 방향을 따르는 매트릭스 어레이 형상, X 또는 Y 방향을 따르는 지그재그 어레이 형상, 벌집(beehive)(예를 들어, 육각형) 어레이 형상 등과 같은 일부 적절한 어레이 형상으로 배치될 수 있다. 일부 실시예에서, 각각의 채널 구조(111)는 XY 평면에서 원형 형상, XZ 평면에서 기둥 형상을 갖는다.
일부 실시예에서, 각각의 채널 구조(111)는 XY 평면에서 원형 형상으로 재료에 의해 형성되고 Z 방향으로 연장된다. 예를 들어, 각각의 채널 구조(111)는 XY 평면에서 원형이고 Y 방향으로 연장되는 게이트 유전체층(112), 반도체층(113) 및 절연층(114)을 포함한다. 게이트 유전체층(112)은 채널 구조(111)의 측벽에 형성되고, 측벽으로부터 순차적으로 적층되는 터널 절연층(예를 들어, 실리콘 산화물), 전하 저장층(예를 들어, 실리콘 질화물) 및 차단 절연층(예를 들어, 실리콘 산화물)과 같은 다수의 층을 포함한다. 일 예에서, 게이트 유전체층(112)은 산화물-질화물-산화물(ONO) 스택 구조를 갖는다. 반도체층(113)은 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적절한 반도체 물질일 수 있고, 반도체 물질은 도핑되지 않을 수 있거나 또는 p형 또는 n형 도펀트를 포함할 수 있다. 절연층(114)은 실리콘 산화물 및/또는 실리콘 질화물과 같은 절연 물질로 형성되고, 그리고/또는 에어 갭으로 형성될 수 있다.
채널 구조(111)는 다른 적절한 컴포넌트를 포함한다. 예를 들어, 각각의 채널 구조(111)는 제1 단부 구조(115) 및 제2 단부 구조(116)를 포함한다. 일부 실시예에서, 제1 단부 구조(115) 및 제2 단부 구조(116)는 폴리실리콘 또는 단결정 실리콘과 같은 임의의 적절한 반도체 물질로 형성되고, 반도체 물질은 도핑되지 않거나 또는 p형 또는 n형 도펀트를 포함할 수 있다. 예에서, 제1 단부 구조(115)는 접지 선택 트랜지스터의 소스이고, 제2 단부 구조(116)는 스트링 선택 트랜지스터의 드레인이다.
또한, 도 1a 및 도 1b 예에서, 게이트층(105) 및 절연층(104)의 스택은 계단 영역(120)으로 연장되고, 게이트층(105)에 대한 컨택(예를 들어 컨택(145, 155, 165))의 형성을 용이하게 하기 위해 계단 스텝(stair-step)(예를 들어, 계단 스텝(140, 150, 160))을 형성한다. 컨택은 주변 회로에서 워드 라인 구동 회로, 접지 선택 구동 회로, 스트링 선택 구동 회로 등과 같은 구동 회로를 스택 내의 트랜지스터의 각각의 게이트에 연결하는 데 사용된다.
일부 예에서, 스택의 상부 부분은 상이한 계단 스텝에서 선택적으로 제거된다. 예를 들어, 계단 스텝(140)에서, 게이트층(105(E)) 위에 있는 스택의 상부 부분이 제거되고, 계단 스텝(150)에서, 게이트층(105(D)) 위에 있는 스택의 상부 부분이 제거되며, 계단 스텝(160)에서, 게이트층(105(C)) 위에 있는 스택의 상부 부분이 제거된다. 따라서, 컨택(145, 155, 165)을 위한 컨택 홀은 단일 식각 공정에 의해 형성된다. 식각 공정은 예를 들어 상부 게이트층에서 정지하도록 구성된다. 따라서, 계단 스텝(140)을 위한 컨택 홀은 게이트층(105(E))에서 정지되고, 계단 스텝(150)을 위한 컨택 홀은 게이트층(105(D))에서 정지되며, 계단 스텝(160)을 위한 컨택 홀은 게이트층(105(C))에서 정지한다. 컨택 홀이 컨택(145, 155, 165)을 형성하기 위해 금속으로 채워지는 경우, 컨택(145)은 게이트층(105(E))과 전도성으로 연결되고, 컨택(155)은 게이트층(105(D))과 전도성으로 연결되며, 컨택(165)은 게이트층(105(C))과 전도성으로 연결된다.
본 개시에 따르면, 게이트 라스트 공정은 반도체 장치(100)를 형성하는 데 사용되며, 더미 채널 구조(예를 들어, 더미 채널 구조(141, 151, 161 ...))는 계단 영역(120)을 지지하기 위해 계단 영역(120)에 형성된다. 게이트 라스트 공정 동안, 초기에, 희생층(도 1b에 도시되지 않고 도 6 및 도 7에 도시될 것임)이 게이트층(105) 대신에 사용되므로, 초기 스택은 코어 영역(110) 및 계단 영역(120)에서 기판(101) 상에 교대로 증착되는 희생층 및 절연층(104)을 포함한다. 또한, 계단 스텝은 예를 들어 상이한 계산 스텝에서 스택의 상부 부분을 선택적으로 제거함으로써 계단 영역(120)에 형성된다. 예에서, 계단 스텝은 트림(trim) 및 식각 절차에 의해 형성된다. 이후, 채널 구조(111)가 코어 영역(110)에 형성되고 더미 채널 구조(141, 151, 161)가 계단 영역(120)에 형성된다.
또한, 희생층은 게이트층(105)으로 대체된다. 코어 영역(110)에서, 트랜지스터로의 게이트가 형성된다. 일 예에서, 게이트 라인 슬릿(gate line slits, GLS)(130)은 스택에서 트렌치(trench)로서 식각된다. 희생층을 제거하기 위해 희생층에 대한 식각액이 GLS(130)를 통해 도포된다. 일 예에서, 희생층은 실리콘 질화물로 만들어지고, 뜨거운 황산(H2SO4)은 희생층을 제거하기 위해 GLS(130)를 통해 도포된다. 또한, GLS(130)를 통해, 코어 영역의 트랜지스터에 대한 게이트가 형성된다. 예에서, 게이트는 고유전율 유전체층, 접착제층 및 금속층으로 형성된다. 고유전율 유전체층은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티타네이트 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4) 등과 같은 상대적으로 큰 유전율을 제공하는 임의의 적절한 물질을 포함할 수 있다. 접착제 층은 티타늄(Ti), 탄탈(Ta) 및 TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 이들의 질화물과 같은 내화성 금속을 포함할 수 있다. 금속층은 텅스텐(W), 구리(Cu) 등과 같이 전도성이 높은 금속을 포함한다.
희생층이 제거되는 경우, 채널 구조(111)는 코어 영역(110)에서 절연층(104)의 스택을 지지하고, 더미 채널 구조(141, 151, 161 등)는 계단 영역(120)에서 절연층(104)의 스택을 지지한다. 본 개시의 측면에 따르면, 지지체를 제공하기 위해, 채널 구조 및 더미 채널 구조는 최대 유지 거리 요구사항을 만족시킬 필요가 있다. 예에서, 최대 유지 거리 요구사항은 두 개의 더미 채널 구조 사이의 최대 거리(D1)가 제1 한계보다 작아야 하고, 더미 채널 구조와 GLS 사이의 최대 거리(D2)가 제2 한계보다 작아야 하는 것을 요구한다. 예에서, 제1 한계 및 제2 한계는 붕괴없이 충분한 지지를 보장하도록 미리 결정된다.
일부 실시예에서, 더미 채널 구조(141, 151, 161 등)는 채널 구조(111)로 형성되고, 따라서 더미 채널 구조(141, 151, 161)는 채널 구조(111)와 동일한 물질로 형성된다. 일부 실시예에서, 더미 채널 구조(141, 151, 161 등)는 예를 들어 코어 영역(110)과 계단 영역(120)을 구별하기 위해 마스크층을 사용하여 채널 구조(111)와 상이한 재료로 형성된다.
본 개시의 일부 측면에 따르면, 더미 채널 구조(141, 151 및 161)는 채널 구조(111)와 상이한 형상을 갖도록 패턴화된다. 도 1a 예에서, 채널 구조(111)는 수평 단면에서 원형상을 가지고 있고, 더미 채널 구조(141, 151, 161)는 수평 단면에서 캡슐 형상을 갖는다. 원형상의 크기는 반경으로 조절이 가능하며, 캡슐 형상은 폭(W)과 길이(L)로 조절될 수 있다. 임의의 적절한 비 원형 형상이 더미 채널 구조(141, 151, 161 등)에 사용될 수 있다는 점에 유의한다. 일부 예가 도 2a-2f 및 도 3a-3d 도시되어 있다.
도 1a 예에서, 더미 채널 구조(141, 151, 161)는 컨택(145, 155, 165)에 대해 대칭 패턴을 갖도록 배열된다. 더미 채널 구조(141, 151, 161 등)는 컨택(145, 155 및 165)에 대해 대칭 패턴 또는 비대칭 패턴을 가지도록 배열될 수 있다. 일부 대칭 패턴 예가 도 2a-2f에 도시되어 있고, 일부 비대칭 패턴 예가 도 3a-3d에 도시되어 있다.
일부 실시예에서, 더미 채널 구조(141, 151 및 161)는 컨택 구조자(145, 155 및 165)와 겹치지 않도록 설계된다. 또한, 더미 채널 구조는 최대 유지 거리 요구사항을 만족시킬 필요가 있다. 더미 채널 구조에 원형상이 사용되는 경우, 설계자는 더미 채널 구조를 배열하는 데 더 많은 제한이 있다. 비 원형 형상이 사용되는 경우, 설계자는 레이아웃 조정을 위해 더 많은 조정 가능한 파라미터를 갖는다.
일부 실시예에서, 데이터 저장 밀도를 개선하기 위해, 게이트층(105) 및 절연층(104)의 스택에 비교적 많은 수의 층이 있으므로, 스택은 비교적 두껍다. 제조 비용을 줄이기 위해, 예에서, 채널 구조 및 더미 채널 구조를 위한 채널 홀은 원스텝 식각 공정에 의해 형성된다. 예에서, 식각 공정은 162로 나타낸 바와 같은 휨 왜곡, 163으로 나타낸 바와 같은 비틀림 왜곡 등과 같은 식각 프로파일 왜곡을 유발할 수 있다. 식각 프로파일 왜곡은 회로 단락 등과 같은 결함을 유발하고 생산 수율을 감소시킬 수 있다. 비 원형 형상이 사용되는 경우, 설계자는 식각 프로파일 왜곡을 완화하기 위해 X 방향 및/또는 Y 방향으로 더 많은 조정 유연성을 가지므로, 비 원형 형상을 사용하면 식각 프로파일 왜곡의 부정적인 영향을 줄일 수 있고, 생산 수율을 향상시킬 수 있다.
도 2a-2f는 일부 실시예에 따른 대칭 패턴의 레이아웃 설계 예를 도시한다.
도 2a는 더미 채널 구조 및 컨택의 레이아웃 설계(210)를 도시한다. 레이아웃 설계(210)는 반도체 장치(100)를 제조하기 위해 사용된다. 레이아웃 설계(210)는 레이아웃 설계(210)의 컨택 층에서 컨택(155)과 같은 컨택을 위한 원형 형상(215)을 포함하고, 레이아웃 설계(210)의 채널층에서, 더미 채널 구조(151)와 같은 더미 채널 구조를 위한 캡슐 형상(211)을 포함한다. 레이아웃 설계(210)가 반도체 장치(100)를 제조하는 데 사용될 때, 더미 채널 구조(151)는 캡슐 형상(211)에 따라 정의되므로, 더미 채널 구조(151)는 수평 단면에서 캡슐 형상을 갖는다.
도 2b는 더미 채널 구조 및 컨택의 레이아웃 설계(220)를 도시한다. 레이아웃 설계(220)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)을 대체하는데 사용될 수 있다. 레이아웃 설계(220)는 레이아웃 설계(220)의 컨택층에서, 컨택을 위한 원형 형상(225)을 포함하고, 레이아웃 설계(220)의 채널층에서, 더미 채널 구조를 위한 직사각형 형상(221)을 포함한다. 직사각형 형상(221)은 원형 형상(225)에 대해 대칭 패턴으로 네 개의 면 상의 원형 형상(225) 주위에 배열된다. 레이아웃 설계(220)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 직사각형 형상(221)에 따라 정의된다.
도 2c는 더미 채널 구조 및 컨택의 레이아웃 설계(230)를 도시한다. 레이아웃 설계(230)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)를 대체하는 데 사용될 수 있다. 레이아웃 설계(230)는 레이아웃 설계(230)의 컨택층에서, 컨택을 위한 원형 형상(235)을 포함하고, 레이아웃 설계(230)의 채널층에서, 더미 채널 구조를 위한 직사각형 형상(231)을 포함한다. 직사각형 형상(231)은 원형 형상(235)에 대해 대칭 패턴으로 육각형 패턴의 세 개의 면 상의 원형 형상(235) 주위에 배열된다. 레이아웃 설계(230)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 직사각형 형상(231)에 따라 정의된다.
도 2d는 더미 채널 구조 및 컨택의 레이아웃 설계(240)를 도시한다. 레이아웃 설계(240)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)를 대체하는 데 사용될 수 있다. 레이아웃 설계(240)는 레이아웃 설계(240)의 컨택층에서, 컨택을 위한 원형 형상(245)을 포함하고, 레이아웃 설계(240)의 채널층에서, 더미 채널 구조를 위한 직사각형 형상(241)을 포함한다. 직사각형 형상(241)은 원형 형상(245)에 대해 대칭 패턴으로 원형 형상(245) 주위에 배열된다. 레이아웃 설계(240)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 직사각형 형상(241)에 따라 정의된다.
도 2e는 더미 채널 구조 및 컨택의 레이아웃 설계(250)를 도시한다. 레이아웃 설계(250)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)를 대체하는 데 사용될 수 있다. 레이아웃 설계(250)는 레이아웃 설계(250)의 컨택층에서, 컨택을 위한 원형 형상(255)을 포함하고, 레이아웃 설계(250)의 채널층에서, 더미 채널 구조를 위한 원호 형상(251)을 포함한다. 원호 형상(251)은 원형 형상(255)에 대해 대칭 패턴으로 원형 형상(255) 주위에 배열된다. 레이아웃 설계(250)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 원호 형상(251)에 따라 정의된다.
도 2f는 더미 채널 구조 및 컨택의 레이아웃 설계(260)를 도시한다. 레이아웃 설계(260)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)를 대체하는데 사용될 수 있다. 레이아웃 설계(260)는 레이아웃 설계(260)의 컨택층에서, 컨택을 위한 원형 형상(265)을 포함하고, 레이아웃 설계(260)의 채널 층에서, 더미 채널 구조를 위한 원호 형상(261) 및 캡슐 형상(262)을 포함한다. 원호 형상(261) 및 캡슐 형상(262)은 원형 형상(265)에 대해 대칭 패턴으로 원형 형상(265) 주위에 배열된다. 레이아웃 설계(260)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 원호 형상(261) 및 캡슐 형상(262)에 따라 정의된다.
도 3a-3d는 일부 실시예에 따른 비대칭 패턴의 레이아웃 설계 예를 도시한다.
도 3a는 더미 채널 구조 및 컨택의 레이아웃 설계(310)를 도시한다. 레이아웃 설계(310)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)를 대체하는 데 사용될 수 있다. 레이아웃 설계(310)는 레이아웃 설계(310)의 컨택층에서, 컨택을 위한 원형 형상(315)을 포함하고, 레이아웃 설계(310)의 채널층에서, 더미 채널 구조를 위한 캡슐 형상(311) 및 뼈 형상(312)을 포함한다. 더미 채널 구조를 위한 캡슐 형상(311) 및 뼈 형상(312)은 원형 형상(315)에 대해 비대칭 패턴으로 원형 형상(315) 주위에 배열된다. 레이아웃 설계(310)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 캡슐 형상(311) 및 뼈 형상(312)에 따라 정의된다.
도 3b는 더미 채널 구조 및 컨택의 레이아웃 설계(320)를 도시한다. 레이아웃 설계(320)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)을 대체하는 데 사용될 수 있다. 레이아웃 설계(320)는 레이아웃 설계(320)의 컨택층에서, 컨택을 위한 원형 형상(325)을 포함하고, 레이아웃 설계(320)의 채널층에서, 더미 채널 구조를 위한 직사각형 형상(321)을 포함한다. 더미 채널 구조를 위한 직사각형 형상(321)은 원형 형상(325)에 대해 비대칭 패턴으로 원형 형상(325) 주위에 배열된다. 레이아웃 설계(320)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 직사각형 형상(321)에 따라 정의된다.
도 3c는 더미 채널 구조 및 컨택의 레이아웃 설계(330)를 도시한다. 레이아웃 설계(330)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)를 대체하는 데 사용될 수 있다. 레이아웃 설계(330)는 레이아웃 설계(330)의 컨택층에서, 컨택을 위한 원형 형상(335)을 포함하고, 레이아웃 설계(320)의 채널층에서, 더미 채널 구조를 위한 직사각형 형상(331)을 포함한다. 더미 채널 구조를 위한 직사각형 형상(331)은 원형 형상(335)에 대해 비대칭 패턴으로 원형 형상(335) 주위에 배열된다. 레이아웃 설계(330)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 직사각형 형상(331)에 따라 정의된다.
도 3d는 더미 채널 구조 및 컨택의 레이아웃 설계(340)를 도시한다. 레이아웃 설계(340)는 반도체 장치를 제조하기 위해 레이아웃 설계(210)를 대체하는 데 사용될 수 있다. 레이아웃 설계(340)는 레이아웃 설계(340)의 컨택층에서, 컨택을 위한 원형 형상(345)을 포함하고, 레이아웃 설계(340)의 채널층에, 더미 채널 구조를 위한 원호 형상(341)을 포함한다. 더미 채널 구조를 위한 원호 형상(341)은 원형 형상(345)에 대해 비대칭 패턴으로 원형 형상(345) 주위에 배열된다. 레이아웃 설계(340)가 반도체 장치를 제조하는 데 사용되는 경우, 반도체 장치의 더미 채널 구조는 원호 형상(341)에 따라 정의된다.
도 4는 본 개시의 실시예에 따른 공정 예(400)를 개략적으로 설명하는 흐름도를 도시한다. 공정(400)은 3D NAND 메모리 장치에 대한 레이아웃 설계를 생성하고 그 후 레이아웃 설계에 따라 반도체 장치를 제조하는 데 사용된다. 공정은 단계 S401에서 시작하여 단계 S410으로 진행된다.
단계 S410에서, 식각 프로파일 왜곡은 식각 공정에 대해 특성화된다. 식각 공정은 코어 영역에서 채널 구조를 위한 채널 홀을 생성하고 반도체 장치의 계단 영역에서 더미 채널 구조를 위한 더미 채널 홀을 생성한다.
단계 S420에서, 더미 채널 구조에 대한 형상 및 패턴이 식각 프로파일 왜곡의 특성화에 따라 선택되고 조정된다. 일부 예에서, 캡슐 형상, 직사각형 형상, 원호 형상, 뼈 형상 등과 같은 다양한 비 원형 형상이 선택될 수 있다. 형상은 X 방향 및/또는 Y 방향에서 두 개 이상의 파라미터에 의해 조정될 수 있다. 비 원형 형상은 대칭 패턴 또는 비대칭 패턴으로 컨택 형상 주위에 배열될 수 있다.
단계 S430에서, 레이아웃이 생성된다. 레이아웃은 코어 영역에서의 채널 구조 및 계단 영역에서의 더미 채널 구조를 정의하기 위한 채널층, 계단 영역에서 컨택을 정의하기 위한 컨택층 등과 같은 많은 층을 가지고 있다. 채널층은 계단 영역에 대응하는 레이아웃 영역에서 더미 채널 구조에 대해 선택되고 조정된 형상 및 패턴을 포함한다.
단계 S440에서, 레이아웃은 반도체 장치(100)와 같은 반도체 장치를 제조하는 데 사용된다. 일 예에서, 마스크 세트가 레이아웃에 따라 생성된다. 그 다음, 마스크 세트는 예를 들어 반도체 장치(100)를 제조하기 위해 게이트 라스트 공정에서 사용된다. 그 후, 공정은 단계 S499로 진행하여 종료된다.
도 5는 본 개시의 일부 실시예에 따른 마스크(500)를 도시한다. 마스크(500)는 레이아웃에서 채널층에 따라 생성된다. 마스크(500)는 코어 영역(110)에 대응하는 코어 영역(510) 및 계단 영역(120)에 대응하는 계단 영역(520)을 포함한다. 코어 영역(510)은 채널 홀 및 채널 구조의 형상을 정의하는 복수의 원형 형상(511)을 포함한다. 계단 영역(520)은 더미 채널 홀 및 더미 채널 구조의 형상을 정의하는 캡슐 형상(521)을 포함한다. 마스크(500)는 코어 영역(110)에 채널 홀을 생성하고 계단 영역(120)에 더미 채널 홀을 생성하는 데 사용된다.
도 6은 본 개시의 일부 실시예에 따른 채널 식각 공정 이후 게이트 라스트 공정 동안의 반도체 장치(100)의 수평 단면도를 도시한다. 채널 식각 공정은 예에서 마스크(500)에 따라 채널 홀 및 더미 채널 홀을 생성한다. 수평 단면도는 도 1b에서 A-A' 선에 따라 생성된다.
게이트 라스트 공정 동안, 초기에, 희생층(603)(예를 들어, 603(A)-603(I))은 게이트층(105) 대신에 사용되므로, 초기 스택은 코어 영역(110) 및 계단 영역(120)에서 기판(101) 상에 교차 증착되는 희생층(603) 및 절연층(104)을 포함한다. 또한, 계단 스텝은 예를 들어, 상이한 계단 스텝에서 스택의 상부 부분을 선택적으로 제거함으로써 계단 영역(120)에서 형성된다. 예에서, 비교적 평평한 표면을 얻기 위해 적절한 평탄화 공정이 수행된다.
그 후, 포토리소그래피 기술은 마스크(500)에 따라 포토레지스트 및/또는 하드 마크층의 패턴을 정의하는 데 사용되며, 식각 기술은 패턴을 희생층(603) 및 절연층(105)의 스택으로 전사하는 데 사용된다. 따라서, 채널 홀(611)은 코어 영역(110)에서 형성되고, 더미 채널 홀(651, 661)은 계단 영역(120)에서 형성된다.
그 다음, 채널 구조는 채널 홀에 형성되고, 더미 채널 구조는 더미 채널 홀에서 형성된다. 일부 실시예에서, 더미 채널 구조는 채널 구조로 형성될 수 있으며, 따라서 더미 채널 구조는 채널 구조와 동일한 재료로 형성된다. 일부 실시예에서, 더미 채널 구조는 채널 구조와 다르게 형성된다.
도 7은 본 개시의 일부 실시예에 따른 GLS 식각 공정 후 게이트 라스트 공정 동안 반도체 장치(100)의 수평 단면도를 도시한다. 수평 단면도는 도 1b의 A-A' 선을 따라 생성된다.
도 7 예에서, 채널 구조(111) 및 더미 채널 구조(151, 161)가 형성된다. 채널 구조(111)는 코어 영역(110)에서 형성되고 더미 채널 구조(151, 161)는 계단 영역(120)에서 형성된다. 일부 실시예에서, 더미 채널 구조(151, 161)는 동일한 재료의 채널 구조(111)로 형성될 수 있다. 일부 실시예에서, 더미 채널 구조(151, 161)는 채널 구조(111)와 상이한 재료로 형성될 수 있다.
도 7예에서, GLS(730)는 스택에서 트렌치로서 식각된다. GLS(730)를 사용하면, 희생층(603)은 게이트층(105)으로 대체될 수 있다. 일 예에서, 희생층에 대한 식각액은 희생층을 제거하기 위해 GLS(730)를 통해 도포된다. 일 예에서, 희생층은 실리콘 질화물로 만들어지고, 뜨거운 황산(H2SO4)은 희생층을 제거하기 위해 GLS(730)를 통해 도포된다. 또한, GLS(730)를 통해, 코어 영역의 트랜지스터에 대한 게이트 스택이 형성된다. 예에서, 게이트 스택은 고유전율 유전체층, 접착제층 및 금속층으로 형성된다. 고유전율 유전체층은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO4), 하프늄 실리콘 산질화물(HfSiON), 알루미늄 산화물(Al2O3), 란탄 산화물(La2O3), 탄탈륨 산화물(Ta2O5), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 스트론튬 티타네이트 산화물(SrTiO3), 지르코늄 실리콘 산화물(ZrSiO4), 하프늄 지르코늄 산화물(HfZrO4) 등과 같이 비교적 큰 유전유을 제공하는 임의의 적절한 물질을 포함할 수 있다. 접착제층은 티타늄(Ti), 탄탈(Ta) 및 TiN, TaN, W2N, TiSiN, TaSiN 등과 같은 이들의 질화물과 같은 내화성 금속을 포함할 수 있다. 금속층은 텅스텐(W), 구리(Cu) 등과 같이 전도성이 높은 금속을 포함한다.
게이트 라스트 공정은 GLS(130)를 형성하고, 컨택(145, 155, 165 등)을 형성하고, 금속 트레이스 등을 형성하기 위해, 예를 들어 게이트 라인 슬릿(730)을 스페이서 물질(예를 들어, 실리콘 산화물) 및 공통 소스 물질(예를 들어, 텅스텐)로 계속 채운다.
전술한 내용은 당업자가 본 개시의 측면을 더 잘 이해할 수 있도록 여러 실시예의 특징을 개략적으로 설명한다. 당업자는 동일한 목적을 수행하고 그리고/또는 여기에서 소개된 실시예의 동일한 이점을 달성하기 위한 다른 공정 및 구조를 설계하거나 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 당업자는 또한 그러한 균등한 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 개조를 할 수 있음을 인식해야 한다.

Claims (20)

  1. 반도체 장치로서,
    기판 상의 제1 영역에서 상기 반도체 장치의 기판에 수직인 제1 방향을 따라 교대로 적층되는 게이트층 및 절연층 ― 상기 게이트층 및 상기 절연층은 상기 기판 상의 제2 영역에서 계단 스텝(stair-step) 형태로 적층됨 ―;
    상기 제1 영역에 배치되고 상기 제1 방향으로 연장되는 채널 구조 ― 상기 채널 구조는 상기 게이트층 및 상기 절연층을 통과하고, 상기 채널 구조 및 상기 게이트층은 직렬 구성의 트랜지스터 스택(stack)을 형성하고, 상기 게이트층은 트랜지스터에 대한 게이트임 ―;
    상기 게이트층 중 하나와의 전도성 연결을 형성하기 위해 상기 제2 영역에 배치된 컨택 구조; 및
    상기 제2 영역에 그리고 상기 컨택 구조 주위에 배치된 제1 더미 채널 구조 ― 상기 제1 더미 채널 구조는 상기 채널 구조의 제2 형상과 다른 제1 형상으로 패턴화됨 ―
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 채널 구조는 상기 반도체 장치의 수평 단면에서 원형 형상을 가지고 있고,
    상기 제1 더미 채널 구조는 상기 수평 단면에서 비 원형 형상을 갖는,
    반도체 장치.
  3. 제2항에 있어서,
    상기 제1 더미 채널 구조는 상기 비 원형 형상을 정의하는 둘 이상의 파라미터에 의해 조정 가능한 비 원형 형상을 갖는,
    반도체 장치.
  4. 제3항에 있어서,
    상기 제1 더미 채널 구조는 캡슐 형상, 직사각형 형상 및 원호 형상 중 적어도 하나를 갖는,
    반도체 장치.
  5. 제1항에 있어서,
    상기 컨택 구조에 관하여 상기 제1 더미 채널 구조와 대칭되도록 배치되는 제2 더미 채널 구조
    를 더 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 컨택 구조에 관하여 비대칭 구성으로 상기 컨택 구조 주위에 배치되는 다중 더미 채널 구조
    를 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 컨택 구조 주위에 배치되는 다중 더미 채널 구조
    를 더 포함하며,
    상기 다중 더미 채널 구조 사이의 최대 거리는 제1 한계보다 짧은,
    반도체 장치.
  8. 제1항에 있어서,
    상기 제1 더미 채널 구조는 상기 채널 구조와 동일한 재료로 형성되는,
    반도체 장치.
  9. 제1항에 있어서,
    상기 제1 더미 채널 구조는 실리콘 이산화물로 형성되는,
    반도체 장치.
  10. 제1항에 있어서,
    상기 게이트층 및 상기 절연층의 스택에서 연장되는 게이트 라인 슬릿
    을 더 포함하며,
    상기 게이트 라인 슬릿과 상기 제1 더미 채널 구조 사이의 최대 거리는 제2 한계보다 짧은,
    반도체 장치.
  11. 반도체 장치의 기판 위에 희생층(sacrificial layer) 및 절연층이 교대로 적층된 스택의 채널 홀 및 더미 채널 홀을 식각하는 데 사용되는 식각 공정을 특성화하는 단계 ― 상기 채널 홀은 코어 영역에 있고 상기 더미 채널 홀은 계단 영역에 있으며, 상기 희생 게이트층 및 절연층이 교대로 적층된 스택은 상기 코어 영역으로부터 계단 스텝 형태의 계단 영역으로 연장됨 ―; 및
    상기 식각 공정의 특성화에 기초하여 레이아웃에서 상기 더미 채널 홀을 정의하기 위한 제1 형상을 결정하는 단계 ― 상기 제1 형상은 상기 채널 홀을 정의하기 위한 제2 형상과는 서로 다름 ―
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 반도체 장치에 대한 레이아웃을 생성하는 단계 ― 상기 레이아웃은 상기 계단 영역에 대응하는 레이아웃의 제1 영역에 상기 제1 형상의 제1 인스턴스를 가지고 있고, 상기 코어 영역에 대응하는 레이아웃의 제2 영역에 상기 제2 형상의 제2 인스턴스를 가지고 있음 ―
    를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 채널 홀의 원형 형상과 다른 더미 채널 홀에 대한 비 원형 형상을 결정하는 단계
    를 더 포함하는 방법.
  14. 제13항에 있어서,
    상기 식각 공정의 특성화에 기초하여 상기 비 원형 형상을 정의하는 둘 이상의 파라미터를 조정하는 단계
    를 더 포함하는 방법.
  15. 제13항에 있어서,
    적어도 캡슐 형상, 막대 형상 및 원호 형상에서 비 원형 형상을 선택하는 단계
    를 더 포함하는 방법.
  16. 제12항에 있어서,
    상기 레이아웃에서, 상기 계단 영역의 컨택을 정의하는 패턴에 관하여 대칭인 제1 형상의 제1 인스턴스 및 제2 인스턴스를 배치하는 단계
    를 더 포함하는 방법.
  17. 제12항에 있어서,
    상기 계단 영역의 컨택에 관하여 비대칭 구성에 있는 상기 더미 채널 홀에 대응하는 다중 인스턴스를 배치하는 단계
    를 더 포함하는 방법.
  18. 제12항에 있어서,
    상기 더미 채널 홀에 대응하는 다중 인스턴스를 배치하는 단계
    를 더 포함하며,
    상기 다중 인스턴스 사이의 최대 거리는 제1 한계보다 짧은,
    방법.
  19. 제12항에 있어서,
    상기 코어 영역과 상기 계단 영역을 구분하기 위해 상기 레이아웃에 마스크층을 생성하는 단계 ― 상기 마스크층은 상기 코어 영역에서 상기 채널 홀에 대응하는 채널 구조와 다른 재료를 사용하여 상기 계단 영역의 제1 더미 채널 홀에 대응하는 제1 더미 채널 구조를 형성하는 데 사용됨 ―
    를 더 포함하는 방법.
  20. 제12항에 있어서,
    상기 반도체 장치에서 게이트 라인 슬릿을 정의하기 위해 상기 레이아웃에 패턴을 생성하는 단계
    를 더 포함하며,
    상기 패턴과 상기 제1 인스턴스 사이의 최대 거리는 제2 한계보다 짧은,
    방법.
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