TWI732611B - 半導體元件及其製作方法 - Google Patents

半導體元件及其製作方法 Download PDF

Info

Publication number
TWI732611B
TWI732611B TW109122027A TW109122027A TWI732611B TW I732611 B TWI732611 B TW I732611B TW 109122027 A TW109122027 A TW 109122027A TW 109122027 A TW109122027 A TW 109122027A TW I732611 B TWI732611 B TW I732611B
Authority
TW
Taiwan
Prior art keywords
layer
common source
substrate
contact
array
Prior art date
Application number
TW109122027A
Other languages
English (en)
Other versions
TW202145524A (zh
Inventor
張坤
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Application granted granted Critical
Publication of TWI732611B publication Critical patent/TWI732611B/zh
Publication of TW202145524A publication Critical patent/TW202145524A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05025—Disposition the internal layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05547—Structure comprising a core and a coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/09181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Abstract

本發明內容的方面提供了一種半導體元件。半導體元件包括堆疊層。堆疊層包括設置在基底上的公共源極層、閘極層和絕緣層。閘極層和絕緣層是交替地堆疊的。然後，半導體元件包括在陣列區域中形成的通道結構的陣列。通道結構延伸穿過堆疊層並形成串聯配置的電晶體的堆疊。通道結構包括與公共源極層相接觸的通道層。公共源極層在陣列區域和階梯區域上方延伸。半導體元件包括在階梯區域中設置的接觸結構。接觸結構形成與公共源極層的導電性連接。

Description

半導體元件及其製作方法
本發明涉及記憶體元件，更具體地，涉及用於垂直記憶體元件的技術。
半導體製造商開發了垂直元件技術，比如，立體(3D)NAND快閃記憶體技術等，以便在不需要較小儲存單元的情況下，實現更高的資料儲存密度。在一些示例中，3D NAND記憶體元件包括核心區域和階梯區域。核心區域包括交替的閘極層和絕緣層的堆疊。交替的閘極層和絕緣層的堆疊用於形成垂直堆疊的儲存單元。階梯區域包括階梯形式的各個閘極層，以有助於形成與各個閘極層的接觸。所述接觸用於將驅動電路連接到各個閘極層，以便對堆疊的儲存單元進行控制。
本發明內容的方面提供了一種半導體元件。半導體元件包括堆疊層。所述堆疊層包括設置在基底上的公共源極層、閘極層和絕緣層。閘極層和絕緣層是交替地堆疊的。然後，半導體元件包括在陣列區域中形成的通道結構的陣列。通道結構延伸穿過堆疊層，並形成具有串聯配置的電晶體的堆疊。通道結構包括與公共源極層相接觸的通道層。公共源極層在陣列區域和階梯區域 上延伸。半導體元件包括設置在階梯區域中的接觸結構。接觸結構形成與公共源極層的導電性連接。
在一些實施例中，公共源極層包括金屬矽化合物層和矽層。金屬矽化合物層包括以下各項中的至少一項：鈦(Ti)、鈷(Co)、鎳(Ni)和鉑(Pt)。
根據本發明內容的一個方面，半導體元件包括閘極線切割結構，具有與公共源極層進行導電性連接的底部導電層。在一些實施例中，閘極線切割結構包括在底部導電層之上的上部絕緣部分。在一個實施例中，底部導電層包括金屬矽化合物層。
在一個實施例中，陣列區域是塊中的第一陣列區域，並且接觸結構設置在位於塊中的第一陣列區域和第二陣列區域之間的階梯區域中。
在另一個實施例中，接觸結構是第一接觸結構，階梯區域是位於陣列區域的第一側上的第一階梯區域。半導體元件還包括設置在第二階梯區域中的第二接觸結構，該第二階梯區域位於與陣列區域的第一側相對的陣列區域的第二側。公共源極層在第二階梯區域上延伸，並且第二接觸結構是與公共源極層進行導電性連接的。
在一些實施例中，基底是具有正面和背面的第一基底，通道結構形成在基底的正面上。半導體元件還包括具有正面和背面的第二基底。能夠在第二基底的正面上形成電晶體。第二基底具有位於正面上的、與第一基底的正面上的相應鍵合結構進行對準並鍵合的鍵合結構。在一些示例中，半導體元件具 有設置在第一基底的背面上的接觸襯墊。在一些其它示例中，半導體元件具有設置在第二基底的背面上的接觸襯墊。
本發明內容的方面提供了一種用於製造半導體元件的方法。該方法包括在基底上形成堆疊層。堆疊層包括源極犧牲層、導電層、閘極犧牲層和絕緣層。此外，該方法包括：將階梯形成為在與陣列區域相鄰的階梯區域中的堆疊層，並在陣列區域中形成通道結構，通道結構包括被一個或多個絕緣層圍繞並延伸到堆疊層中。然後，該方法包括用與通道層進行導電性連接的源極層來替換源極犧牲層，以及用閘極層來替換閘極犧牲層。源極層和導電層形成公共源極。該方法還包括在階梯區域結構中形成第一接觸結構，所述第一接觸結構形成與公共源極的導電性連接。
在一些實施例中，該方法包括將閘極線切割溝槽蝕刻到堆疊層中，並且導電層是蝕刻停止層。此外，該方法包括：透過閘極線切割溝槽，用源極層來替換源極犧牲層，在閘極線切割溝槽的底部形成具主動極層的矽化物層，並用絕緣材料填充閘極線切割溝槽。
在一些實施例中，該方法包括：蝕刻與第一接觸結構相對應的接觸孔，並且導電層是蝕刻停止層。
在一些示例中，該方法包括基於遮罩來形成第一接觸結構，所述遮罩包括用於第一接觸結構的第一圖案和用於形成與閘極層的第二接觸結構的第二圖案。此外，所述方法包括在遠離擦除塊的陣列區域的所述擦除塊的邊界處形成第二接觸結構。在一個示例中，該方法包括使用從陣列區域引出的金屬線 將第一接觸結構與其它接觸結構連接到公共源極。
100:半導體元件
101:基底
102:階梯區域
103:多晶矽阱
110:核心區域
120:階梯區域
130:儲存單元串
131:通道結構
132:阻擋絕緣層
133:電荷儲存層
134:隧道絕緣層
135:半導體層
136:絕緣層
140:公共源極層
141:高導電層
142:源極層
150:堆疊層
150(I):初始堆疊(初始層)
154:絕緣層
155:閘極層(閘極堆疊)
155(I):犧牲閘極層
155(O):開口
160:陣列公共源極接觸結構
161:接觸結構
162:通孔結構
163:金屬線
170:字元線連接結構
171:接觸結構
172:通孔結構
173:金屬線
175:台階
180:閘極線切割結構(閘極線狹縫結構)
181:閘極線切割溝槽
182:間隔層
183:底部
185:高導電層(矽化鈦)
186:絕緣材料
190:源極犧牲層
191:開口
193:底部
195:邊界區域
200:俯視圖
210:核心區域
220:階梯區域
220:階梯區域
231:圖案
231(D):圖案
240:公共源極層
261:接觸
261(B):接觸
280:圖案
300:俯視圖
310:核心區域
320:階梯區域
331:圖案
331(D):圖案
340:公共源極層
361:接觸
361(B):接觸
380:圖案
400:俯視圖
410(L):核心區域
410(R):核心區域
420:階梯區域
440:矩形區域
440(L):矩形區域
440(R):矩形區域
461(L):圖案
461(R):圖案
463:圖案
499:圖案
500:俯視圖
510:核心區域
520:階梯區域
540:矩形區域
561:圖案
563:圖案
599:圖案
600:半導體元件
601:基底
610:核心區域
620:階梯區域
630:儲存單元串
631:通道結構
640:公共源極層
650:堆疊層
660:陣列公共源極接觸結構
670:字元線連接結構
680:閘極線切割結構
700:半導體元件
701:基底
710:核心區域
720:階梯區域
730:儲存單元串
731:通道結構
740:公共源極層
750:堆疊層
760:陣列公共源極接觸結構
770:字元線連接結構
780:閘極線切割結構
800:製作流程
S801:步驟
S810:步驟
S820:步驟
S830:步驟
S840:步驟
S850:步驟
S860:步驟
S870:步驟
S880:步驟
S890:步驟
I1:鍵合結構
I2:鍵合結構
I3:鍵合結構
I4:鍵合結構
I5:鍵合結構
I6:鍵合結構
I7:鍵合結構
O1:鍵合結構
O2:鍵合結構
O3:鍵合結構
O4:鍵合結構
O5:鍵合結構
O6:鍵合結構
O7:鍵合結構
P1:接觸襯墊(襯墊輸出結構)
P2:接觸襯墊(襯墊輸出結構)
P3:接觸襯墊(襯墊輸出結構)
T1:打孔穿過通孔結構
T2:打孔穿過通孔結構
T3:打孔穿過通孔結構
當結合附圖閱讀時，根據以下詳細描述可以最好地理解本發明內容的方面。值得注意的是，根據行業中的標準實踐，各種特徵未按比例繪製。事實上，為了討論的清楚性，各種特徵的尺寸可以任意增加或減小。
被併入本文並且構成本說明書的部分的附圖說明了本發明內容的實施例，並且與本說明書一起進一步用於闡述本發明內容的原理和使本領域的技術人員能夠製作和使用本發明內容。
圖1示出了根據本發明內容的一些實施例的半導體元件的截面圖。
圖2示出了根據本發明內容的一些實施例的半導體元件的俯視圖。
圖3示出了根據本發明內容的一些實施例的半導體元件的俯視圖。
圖4示出了根據本發明內容的一些實施例的半導體元件的俯視圖。
圖5示出了根據本發明內容的一些實施例的半導體元件的俯視圖。
圖6示出了根據本發明內容的一些實施例的半導體元件的截面圖。
圖7示出了根據本發明內容的一些實施例的半導體元件的截面圖。
圖8示出了根據本發明內容的一些實施例概述製程示例的流程圖。
圖9A-圖9R示出了根據本發明內容的一些實施例的半導體元件的截面圖。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示 性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必各個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍中。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。
應當容易理解，本發明中的“在...上”、“在...上方”和“在...之上”的含義應當以最寬方式被解讀，以使得“在...上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在...上方”或“在...之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，例如“在...下”、“在...下方”、“下部”、“在...上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在附圖中所描繪的取向之外的在設備使用或操作步驟中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文所使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由例如玻璃、塑膠或藍寶石晶片的非導電材料製成。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體層和接觸層(其中形成互連線和/或過孔接觸)和一個或多個介電層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段 期間設置的用於部件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)中變化。
如本文所使用的，術語“立體(3D)NAND儲存串”是指在橫向取向的基底上的垂直取向的串聯連接的儲存單元電晶體串，以使得儲存串在相對於基底的垂直方向上延伸。如文中使用的，術語“垂直/垂直地”是指在標稱上垂直於基底的橫向表面。
下文的公開內容提供了用於實施所提供的主題的不同特徵的很多不同實施例或示例。下文描述了部件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，下文的描述當中出現的在第二特徵上或之上形成第一特徵可以包括所述第一特徵和第二特徵是所形成的可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵進而使得所述第一特徵和第二特徵可以不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的處於使用 或操作步驟中的元件的不同取向。所述裝置可以具有其他取向(旋轉90度或者處於其他取向上)，並照樣相應地解釋文中採用的空間相對描述詞。
以下公開內容提供了用於實施所提供的主題的不同特徵的許多不同的實施例或示例。下面描述組件和佈置的具體示例以便簡化本發明內容。當然，這些僅僅是示例，而不旨在進行限制。例如，在下面的描述中，在第二特徵的上方或上面的第一特徵的形成可以包括其中第一特徵和第二特徵直接接觸而形成的實施例，並且還可以包括在第一特徵與第二特徵之間形成附加特徵的實施例，使得第一特徵和第二特徵可以不直接接觸。另外，本發明內容可以在各個示例中重複附圖標記和/或字母。該重複是出於簡單和清楚的目的，並且其本身並不指示所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文中可以使用例如“在......下方”、“在......之下”、“在......的下面”、“在......的上方”、“在......之上”之類的空間相對術語，以便易於描述如圖所示的一個元件或特徵與其它元件或特徵之間的關係。除了圖中描述的方位之外，空間相對術語還旨在涵蓋元件在使用或操作步驟中的不同方位。裝置可以以其它方式取向(旋轉90度或以按照其它取向)，並且相應地，可以同樣解釋本文使用的空間相對描述。
本發明內容的方面提供了用於垂直記憶體元件的陣列公共源極(ACS)技術和用於將陣列公共源極(ACS)連接到週邊電路的陣列公共源極(ACS)接觸技術。具體地，在一些實施例中，結合垂直儲存單元串的源極形成高導電層，比如，金屬層、金屬化合物層、金屬矽化物層等。垂直儲存單元串形成作為在核心區域中的陣列，並且高導電層在核心區域中延伸並形成具有 相對較高導電率的陣列公共源極(ACS)。高導電層進一步延伸到連接區域中。連接區域包括階梯結構，所述階梯結構用於形成到垂直儲存單元串的閘極的連接。可以在連接區域中形成與高導電層的接觸結構。接觸結構能夠用於將陣列公共源極(ACS)與其它電路進行互連，比如，用於垂直記憶體元件的週邊電路。
根據本發明內容的一個方面，與相關示例相比，本發明內容中披露的陣列公共源極(ACS)和陣列公共源極(ACS)接觸技術能夠實現各種益處。例如，相關示例形成針對閘極線切割結構中的垂直儲存單元串的陣列公共源極(ACS)結構，並使用核心區域上方的導線來互連陣列公共源極(ACS)結構的接觸以進行電流分配。在相關示例中，核心區域中的導線下方的區域(將陣列公共源極(ACS)結構的接觸進行互連)是不期望用於垂直儲存單元串的操作步驟的。本發明內容使用高導電層來形成陣列公共源極(ACS)並分配電流，並且在連接區域中使用接觸結構來將陣列公共源極(ACS)連接到週邊電路，因此核心區域中的區域可以有效地用於形成垂直儲存單元串。然後，對於相同數量的儲存位元組，與相關示例相比，本發明內容能夠實現更小的核心區域。其它益處將在說明書中進一步描述。
圖1示出了根據本發明內容的一些實施例的半導體元件100的截面圖。半導體元件100包括基底101以及在其上形成的電路。為了簡單起見，將基底101的主表面稱為X-Y平面，並且將垂直於主表面的方向稱為Z方向。
半導體元件100是指任何合適的元件，例如，儲存電路、具有在半導體晶片上形成的儲存電路的半導體晶片(或裸晶(die))、具有在半導體晶圓 上形成的多個半導體裸晶(die)的半導體晶圓、半導體晶片的堆疊、包括組裝在封裝基底上的一個或多個半導體晶片的半導體封裝等。基底101可以是任何合適的基底，比如，矽(Si)基底、鍺(Ge)基底、矽鍺(SiGe)基底、和/或絕緣體上的矽(SOI)基底。基底101可以包括半導體材料，例如，第IV族半導體、第III-V族化合物半導體、或第II-VI族氧化物半導體。第IV族半導體可以包括Si、Ge或SiGe。基底101可以是塊狀晶圓或磊晶層。在圖1示例中，在基底101上形成阱102，阱102可以是N型摻雜的多晶矽或P型摻雜的多晶矽。例如，在使用P型阱的示例中，P型阱是用於儲存單元串的主體部分，並且能夠在使用主體擦除機制的擦除操作步驟期間提供孔。在讀取操作步驟期間，陣列公共源極(將詳細描述)能夠在讀取操作步驟期間將電子驅動到通道。在使用N型阱的另一示例中，能夠在擦除操作步驟中使用閘極感應的汲極洩漏(GIDL)擦除機制。具體地，高電場施加到P-N接面上，並且由於能帶間穿隧而產生空穴。
在各個實施例中，半導體元件100包括形成在基底101上的立體(3D)NAND儲存電路。半導體元件100可以包括其它合適的電路(未圖示)，比如，邏輯電路、電源電路以及在基底101或其它合適基底上形成的並且與3D NAND儲存電路適合耦接的類似電路。通常，3D NAND儲存電路包括儲存單元陣列和週邊電路(例如，位址解碼器、驅動電路、訊號放大器等)。在核心區域110中形成儲存單元陣列，作為垂直儲存單元串的陣列。週邊電路形成在週邊區域(未圖示)中。除了核心區域110和週邊區域以外，半導體元件100還包括階梯區域120(在一些示例中也稱為連接區域)，以有助於與例如垂直儲存單元串中的儲存單元的閘極進行連接。在垂直儲存單元串中的儲存單元的閘極對應於用於NAND記憶體架構的字元線。
在圖1的示例中，垂直儲存單元串130被示為形成在核心區域110中的垂直儲存單元串的陣列。垂直儲存單元串130形成在堆疊層150中。堆疊層150包括交替堆疊的閘極層155和絕緣層154。閘極層155和絕緣層154被配置為形成垂直堆疊的電晶體。在一些示例中，電晶體的堆疊包括儲存單元和選擇電晶體，比如，一個或多個底部選擇電晶體、一個或多個頂部選擇電晶體等。在一些示例中，電晶體的堆疊可以包括一個或多個虛設選擇電晶體。閘極層155對應於電晶體的閘極。閘極層155是由例如高介電常數(高k)閘極絕緣體層、金屬閘極(MG)電極等閘極堆疊材料製成的。絕緣層154是由例如氮化矽、二氧化矽等絕緣材料製成的。
根據本發明內容的一些方面，垂直儲存單元串是由垂直(Z方向)延伸到堆疊層150中的通道結構131形成的。通道結構131可以在X-Y平面中彼此分開設置。在一些實施例中，通道結構131以陣列的形式設置在閘極線切割結構180(在一些示例中也稱為閘極線狹縫結構)之間。閘極線切割結構180用於在後閘極製程(gate-last)中有助於用閘極層155來替換犧牲層。通道結構的陣列131可以具有任何合適的陣列形狀，比如，沿著X方向和Y方向的矩陣陣列形狀、沿著X或Y方向的Z字形陣列形狀、蜂巢(例如，六邊形)陣列形狀等。在一些實施例中，各個通道結構具有在X-Y平面中的圓形形狀，並且在X-Z平面和Y-Z平面中的柱形形狀。在一些實施例中，閘極線切割結構之間的通道結構的數量和佈置是不受限制的。
如圖1示例中所示，垂直儲存單元串130是由通道結構131形成的。在一些實施例中，通道結構131具有在垂直於基底101的主表面的方向的Z方向上延伸的柱形。在一個實施例中，通道結構131是由在XY平面上的圓形的材料形成 的，並且在Z方向上延伸。例如，通道結構131包括例如阻擋絕緣層132(例如，氧化矽)、電荷儲存層(例如，氮化矽)133、隧道絕緣層134(例如，氧化矽)、半導體層135和絕緣層136之類的功能層，這些功能層在X-Y平面上具有圓形形狀，並且在Z方向上延伸。在示例中，阻擋絕緣層132(例如，氧化矽)形成在用於通道結構131的孔(進入堆疊層150中)的側壁上，然後從側壁依次地堆疊電荷儲存層(例如，氮化矽)133、隧道絕緣層134、半導體層135和絕緣層136。半導體層135可以是任何合適的半導體材料，比如，多晶矽或單晶矽，並且所述半導體材料可以是未摻雜的或者可以包括p型或n型的摻雜劑。在一些示例中，半導體材料是未摻雜的本征矽(Intrinsic silicon)材料。但是，由於缺陷，在某些示例中，本征矽材料可以具有1010cm-3的載流子密度。絕緣層136是由例如氧化矽和/或氮化矽之類的絕緣材料形成的，和/或可以形成為空氣間隙。
根據本發明內容的一些方面，通道結構131和堆疊層150一起形成儲存單元串130。例如，半導體層135對應於儲存單元串130中的電晶體的通道部分，並且閘極層155對應於儲存單元串130中的電晶體的閘極。通常，電晶體具有控制通道的閘極，並且在通道的每一個側具有汲極和源極。為了簡單起見，在圖1示例中，圖1中的用於電晶體的通道的上側稱為汲極，而圖1中的電晶體的通道的底部被稱為源極。值得注意的是，可以在某些驅動配置下切換汲極和源極。在圖1示例中，半導體層135對應於電晶體的連接通道。對於具體電晶體，該具體電晶體的汲極是與該具體電晶體上方的上部電晶體的源極相連接的，並且該具體電晶體的源極是與該具體電晶體下方的下部電晶體的汲極相連接的。因此，儲存單元串130中的電晶體是串聯連接的。
根據本發明內容的一些方面，孔中的半導體層135的底部對應於垂直 儲存單元串130的源極，並且公共源極層140形成為與垂直儲存單元串130的源極進行導電性連接。公共源極層140可以包括一層或多層。在圖1示例中，公共源極層140包括高導電層141和源極層142。在一些示例中，源極層142是矽材料，比如，本征多晶矽、摻雜多晶矽(比如，N型摻雜矽、P-型摻雜矽)等。
類似地，公共源極層140是與其它垂直儲存單元串的源極進行導電性連接的，並且因此形成陣列公共源極，並且在一些示例中可以被稱為源極連接層。在一些示例中，當垂直儲存單元串130被配置為被塊擦除時，公共源極層140可以延伸並覆蓋塊的核心區域和用於該塊的階梯區域。在一些示例中，針對分別擦除的不同塊，可以對不同塊適當地絕緣公共源極層140。
高導電層141被配置為在X-Y平面中具有相對較大的導電率和廣泛的覆蓋範圍，因此公共源極層140可以具有相對較小的電阻，並提供相對有效的電流分佈。高導電層141可以由任何合適的材料形成，比如，金屬、金屬化合物、金屬矽化物等。在一些實施例中，高導電層141是由包括金屬和矽(例如，具有MxSiy的形式)的金屬矽化物形成，所述金屬可以是任何合適的金屬，例如鈦(Ti)、鈷(Co)、鎳(Ni)、鉑(Pt)等。
在一些實施例中，閘極線切割結構180的底部還包括高導電層185，比如，在某些示例中可以與高導電層141進行導電性連接的金屬矽化物層。值得注意的是，高導電層185可以包括與高導電層141相同的材料，或者可以包括與高導電層141不同的材料。高導電層185是在與高導電層141不同的製程步驟中形成的。值得注意的是，在圖1示例中，閘極線切割結構180的上部填充有例如氧化矽等絕緣材料。因此，在圖1示例中，閘極線切割結構180不用於陣列公共源 極(ACS)接觸。
在相關示例中，陣列公共源極(ACS)接觸結構形成在閘極線切割結構中並且具有各種問題，比如，字元線到陣列公共源極(ACS)洩漏、相對較大的字元線到陣列公共源極(ACS)電容、在由於閘極線切割結構中的陣列公共源極(ACS)接觸而引起的製程期間的應力等。本發明內容提供了將陣列公共源極(ACS)接觸設置成遠離陣列區域的技術，例如，在階梯區域中，塊邊界或裸晶(die)邊界的周圍等，進而能夠解決例如字元線到陣列公共源極(ACS)洩漏、相對較大的字元線到陣列公共源極(ACS)電容、在由於閘極線切割結構中的陣列公共源極(ACS)接觸而引起的製程期間的應力等問題。例如，在一些實施例中，對於陣列區域，本發明內容能夠實現字元線到陣列公共源極(ACS)無洩漏、無字元線到陣列公共源極(ACS)電容、以及無陣列公共源極(ACS)接觸相關的應力。
根據本發明內容的一個方面，公共源極層140在X-Y平面上廣泛地覆蓋，並且可以在任何合適的位置(例如，階梯區域、陣列邊界、裸晶(die)邊界等)形成與公共源極層140的接觸(在一些示例中也稱為陣列公共源極(ACS)接觸)。在一些實施例中，可以使用相同的遮罩在與其它接觸(例如，字元線接觸、位元線接觸等)相同的時間來形成對公共接觸層140的接觸，並且可以使用高導電層141作為用於與公共源極層140的接觸的蝕刻停止層。值得注意的是，在形成閘極線切割結構中的陣列公共源極(ACS)接觸的相關示例中，針對附加製程步驟，使用(與常規接觸遮罩不同的)獨立遮罩來形成陣列公共源極(ACS)接觸。因此，本發明內容中的陣列公共源極(ACS)和陣列公共源極(ACS)接觸技術具有減少數量的遮罩。
根據本發明內容的一些方面，由於使用高導電層141，能夠靈活地設置對公共源極層140的接觸(也稱為陣列公共源極(ACS)接觸)，並且本發明內容中的陣列公共源極(ACS)和陣列公共源極(ACS)接觸技術能夠用於其它垂直記憶體元件技術。在一些示例中，本發明內容中披露的陣列公共源極(ACS)和陣列公共源極(ACS)接觸技術可以用於各種階梯實施方式，比如，中央階梯實施方式、側階梯實施方式等。在一些示例中，本發明內容中披露的陣列公共源極(ACS)和陣列公共源極(ACS)接觸技術可以用於各種襯墊輸出(pad-out)實施方式，比如，陣列裸晶(array die)側襯墊輸出實施方式、CMOS裸晶(CMOS die)側接觸襯墊實施方式等。
在圖1示例中，陣列公共源極(ACS)接觸結構160被配置為將公共源極層140連接到用於垂直儲存單元串的源極端的驅動電路(未圖示)。在操作步驟期間，驅動電路能夠向陣列公共源極(ACS)(例如，公共源極層140)提供合適的驅動電壓和功率。
在圖1示例中，陣列公共源極(ACS)接觸結構160包括接觸結構161、通孔結構162和金屬線163。接觸結構161、通孔結構162和金屬線163導電地耦接在一起。在一些實施例中，陣列公共源極(ACS)接觸結構160具有與例如字元線連接結構170之類的其它連接結構相似的構造。例如，如圖1中所示，字元線連接結構170包括導電耦接在一起的接觸結構171、通孔結構172和金屬線173。在一些示例中，接觸結構161能夠與接觸結構171使用相同遮罩、相同製程步驟和相同材料來形成；通孔結構162能夠與通孔結構172使用相同遮罩、相同製程步驟和相同材料來形成；並且金屬線163和金屬線173能夠使用相同的遮 罩、相同的製程步驟和相同材料來形成。
圖2-圖5示出了根據本發明內容的一些實施例的例如半導體元件100的半導體元件的一些俯視圖。值得注意的是，為了易於說明，圖2-圖5示出了半導體元件中的層的一部分，並且省略了其它層。
圖2示出了根據本發明內容的一些實施例的用於例如半導體元件100之類的半導體元件的俯視圖200。俯視圖200包括與在X-Y平面中的半導體元件的一些元件的俯視圖相對應的圖案。在一個示例中，圖1是沿圖2所示的A-A’線的半導體元件的截面圖。
在圖2示例中，俯視圖200包括用於例如圖1中的閘極線切割結構180之類的閘極線切割結構的圖案280。圖案280具有窄的矩形形狀，並且平行於X方向進行設置。俯視圖200可以包括在核心區域210的X方向上的兩個相對側面處設置的核心區域210(在一些示例中也稱為陣列區域)和階梯區域220(在一些示例中也稱為連接區域)。
俯視圖200包括在核心區域210中用於通道結構(例如，圖1中的通道結構131)的圖案231。俯視圖200還包括階梯區域220中用於虛設通道結構的圖案231(D)。
根據本發明內容的一些方面，公共源極層240廣泛覆蓋核心區域210和階梯區域220，並且具有高導電層(未圖示)，因此能夠靈活設置與公共源極層240的接觸。在一個示例中，可以將接觸設置在階梯區域220中，如接觸261所 示。在另一示例中，接觸設置在塊的邊界處，例如，俯視圖200的接觸261(B)所示。
圖3示出了根據本發明內容的一些實施例的用於例如半導體元件100的半導體元件的俯視圖300。俯視圖300包括與在X-Y平面中的半導體元件的一些元件的俯視圖相對應的圖案。在一個示例中，圖1是沿圖3所示的B-B’線的半導體元件的截面圖。
在圖3示例中，俯視圖300包括用於例如圖1中的閘極線切割結構180之類的閘極線切割結構的圖案380。圖案380具有窄的矩形形狀並且平行於X方向進行設置。俯視圖300能夠包括兩個核心區域310(在一些示例中也稱為陣列區域)和設置在核心區域310之間的階梯區域320(在一些示例中也稱為連接區域)。
俯視圖300包括在核心區域310中用於通道結構(比如，圖1中的通道結構131)的圖案331。俯視圖300還包括用於虛設通道結構的階梯區域320中的圖案331(D)。
根據本發明內容的一些方面，公共源極層340廣泛地覆蓋核心區域310和階梯區域320，並且包括高導電層，因此可以靈活地設置與公共源極層340的接觸。在一個示例中，接觸能夠設置在階梯區域320中，如接觸361所示。在另一示例中，接觸能夠設置在塊的邊界處，比如，俯視圖300的接觸361(B)所示。
圖4示出了根據本發明內容的一些實施例的用於例如半導體元件100的半導體元件的俯視圖400。在一些示例中，俯視圖400是裸晶(die)的俯視圖，並且包括與一些組件的俯視圖相對應的圖案，比如，公共源極層140(ACS)、接觸結構161、與接觸結構的通孔結構162、用於在X-Y平面中對通孔結構163進行互連的金屬線163。
在圖4示例中，俯視圖400示出了用於公共源極層(比如，公共源極層140)的兩個矩形區域440(L和R)。此外，俯視圖示出了分別在兩個矩形區域440(L和R)中的兩個核心區域410。階梯區域420設置在兩個核心區域410(L和R)之間。矩形區域440(L和R)擴展並覆蓋了裸晶(die)的大部分區域，比如，核心區域410(L和R)和階梯區域420等，並且由於在公共源極層140中使用高導電層，因此公共源極層能夠為電流分佈提供相對較高的導電性。值得注意的是，高導電層可以包括與通道結構(和/或虛設通道結構)的底部相對應的孔(未圖示)。
俯視圖400還包括與陣列公共源極(比如，公共源極層140)進行導電性連接的接觸結構(比如，圖1中的接觸結構161)所對應的圖案461(L和R)。值得注意的是，儘管圖案461(L和R)的矩形形狀用於描繪接觸結構，但是接觸結構可以具有其它合適的形狀，比如，圓形、橢圓形等。值得注意的是，在一些實施例中，半導體元件還包括通孔圖案，其可以具有與圖案461相似但更小的俯視圖圖案。通孔圖案對應於通孔結構，例如圖1中的通孔結構162。可以使用通孔結構來將接觸結構161與金屬線進行導電性連接。
在圖4示例中，圖案461(L和R)設置在階梯區域420中，並且圍繞 矩形區域440(L和R)的邊界。例如，圖案461(L)設置在左矩形區域440(L)的邊界的周圍，並且圖案461(R)設置在右矩形區域440(R)的邊界的周圍。此外，俯視圖400包括與用於連接接觸結構161的金屬線(比如，金屬線163等)相對應的圖案463。
在兩個核心區域屬於同一塊(例如，具有要同時擦除的儲存單元的擦除塊)的示例中，如圖案463所示的金屬線163例如經由通孔結構來連接如圖案461所示的接觸結構161(L和R)。值得注意的是，當兩個核心區域屬於不同的塊時，如圖案463所示的金屬線163可以被適當地配置為將接觸結構461(L)分別連接在一起，然後將接觸結構461(R)連接在一起。
此外，在圖4的示例中，俯視圖400還示出了與用於半導體元件的接觸襯墊相對應的圖案499。在一些實施例中，半導體元件包括鍵合在一起的陣列裸晶(array die)和互補金屬氧化物半導體(CMOS)裸晶(die)。陣列裸晶(array die)包括垂直儲存單元串，並且CMOS裸晶(CMOS die)包括用於垂直儲存單元串的週邊電路。在一些實施例中，陣列裸晶(array die)提供了用於鍵合裸晶(die)的接觸襯墊。接觸襯墊可以用於將半導體元件(陣列裸晶和CMOS裸晶)連接到其它電路。
值得注意的是，圖案499是用於說明的，例如，可以基於例如針對接觸襯墊的設計要求、電源電壓要求、接觸電阻要求，來調節接觸襯墊的數量、接觸襯墊的尺寸、接觸襯墊之間的距離等。
圖5示出了根據本發明內容的一些實施例的用於半導體元件(比 如，半導體元件100)的俯視圖500。在某些示例中，俯視圖500是裸晶(die)的俯視圖，並且包括與一些組件的俯視圖相對應的圖案，比如，公共源極層140(ACS)、接觸結構161、對接觸結構的通孔結構、用於在X-Y平面中對通孔結構進行互連的金屬線。
在圖5的示例中，俯視圖500示出了與陣列公共源極(比如，公共源極層140)相對應的矩形區域540。此外，俯視圖500示出了核心區域510和分別設置在核心區域510的兩側的兩個階梯區域520。圖案540覆蓋大部分裸晶(die)，比如，核心區域510和階梯區域520等。由於在公共源極層140中使用高導電層，所以公共源極層140可以為電流分佈提供相對較高的導電性。值得注意的是，高導電層可以包括與通道結構(和/或虛設通道結構)的底部相對應的孔(未圖示)。
俯視圖500還包括與公共源極層140進行導電性連接的接觸結構所對應的圖案561，比如，圖1中的接觸結構161等。值得注意的是，儘管圖案561的矩形形狀用於示出接觸結構，但是所述接觸結構可以具有其它合適的形狀，比如，圓形、橢圓形等。值得注意的是，在一些實施例中，半導體元件還包括通孔圖案，其可以具有與圖案561相似但更小的俯視圖圖案。所述通孔圖案對應於通孔結構，比如圖1中的通孔結構162。可以使用通孔結構來將接觸結構161與金屬線進行導電性連接。
在圖5示例中，圖案561設置在階梯區域520中，並且圍繞圖案540的邊界。此外，俯視圖500包括用於對接觸結構161進行連接的與金屬線(例如，金屬線163等)相對應的圖案563。
此外，在圖5示例中，俯視圖500還示出了與半導體元件的接觸襯墊相對應的圖案599。在一些實施例中，半導體元件包括鍵合在一起的陣列裸晶(array die)和互補金屬氧化物半導體(CMOS)裸晶(die)。陣列裸晶(array die)包括垂直儲存單元串，並且CMOS裸晶(CMOS die)包括用於垂直儲存單元串的週邊電路。在一些實施例中，陣列裸晶(array die)提供了用於鍵合裸晶(die)的接觸襯墊。接觸襯墊能夠用於將半導體元件(陣列裸晶和CMOS裸晶)連接到其它電路。
值得注意的是，在圖2-圖5所示的示例中，接觸結構能夠使用從陣列區域引出的金屬線連接到公共源極層，因此陣列區域可以有效地用於資料儲存的垂直儲存單元串。
圖6示出了根據本發明內容的一些實施例的具有鍵合在一起的陣列裸晶(array die)和CMOS裸晶(CMOS die)的半導體元件600的截面圖。
陣列裸晶(array die)包括與圖1所示的半導體元件100的相應元件相似地配置的元件。例如，基底601與基底101類似地配置；核心區域610與核心區域110類似地配置；階梯區域620與階梯區域120類似地配置；垂直儲存單元串630與垂直儲存單元串130類似地配置；堆疊層650與堆疊層150類似地配置；通道結構631與通道結構131類似地配置；閘極線切割結構680與閘極線切割結構180類似地配置；公共源極層640與公共源極層140類似地配置；陣列公共源極(ACS)接觸結構660與陣列公共源極(ACS)接觸結構160類似地配置；字元線連接結構670與字元線連接結構170類似地配置。上面已經提供了對這些元件 的描述，並且此處為了清楚起見而省略。
在圖6示例中，陣列裸晶(array die)和CMOS裸晶(CMOS die)面對面地設置(電路側為正面，而基底側為背面)並且鍵合在一起。通常，CMOS裸晶(CMOS die)上的週邊電路將半導體元件600與外部電路進行對接。例如，週邊電路從外部電路接收指令，在陣列裸晶(array die)上提供控制信號，從陣列裸晶(array die)接收資料，並將資料輸出到外部電路。
在圖6示例中，CMOS裸晶(CMOS die)和陣列裸晶(array die)分別包括能夠與彼此對準的鍵合結構。例如，CMOS裸晶(CMOS die)包括鍵合結構I1-I7(包含鍵合結構I1、鍵合結構I2、鍵合結構I3、鍵合結構I4、鍵合結構I5、鍵合結構I6、鍵合結構I7)，並且陣列裸晶(array die)包括相應的鍵合結構O1-O7(包含鍵合結構O1、鍵合結構O2、鍵合結構O3、鍵合結構O4、鍵合結構O5、鍵合結構O6、鍵合結構O7)。陣列裸晶(array die)和CMOS裸晶(CMOS die)可以適合地對準，因此鍵合結構I1-I7分別與鍵合結構O1-O7進行對準。當將陣列裸晶(array die)和CMOS裸晶(CMOS die)鍵合在一起時，鍵合結構I1-I7分別被鍵合並且與鍵合結構O1-O7進行電耦接。
此外，在圖6示例中，用於半導體元件600的襯墊輸出結構(或稱為接觸襯墊)P1-P3形成在陣列裸晶(array die)的背面上，並且襯墊輸出結構P1-P3(例如，如圖6中所示透過打孔穿過通孔結構T1、打孔穿過通孔結構T2、打孔穿過通孔結構T3)電性連接到鍵合結構O1-O3。
圖7示出了根據本發明內容的一些實施例的具有鍵合在一起的陣列 裸晶(array die)和CMOS裸晶(CMOS die)的半導體元件700的截面圖。
陣列裸晶(array die)包括與圖1所示的半導體元件100的相應元件相似地配置的元件。例如，基底701與基底101類似地配置；核心區域710與核心區域110類似地配置；階梯區域720與階梯區域120類似地配置；垂直儲存單元串730與垂直儲存單元串130類似地配置；堆疊層750與堆疊層150類似地配置；通道結構731與通道結構131類似地配置；閘極線切割結構780與閘極線切割結構180類似地配置；公共源極層740與公共源極層140類似地配置；陣列公共源極(ACS)接觸結構760與陣列公共源極(ACS)接觸結構160類似地配置；字元線連接結構770與字元線連接結構170類似地配置。上面已經提供了對這些元件的描述，並且此處為了清楚起見將省略。
在圖7示例中，陣列裸晶(array die)和CMOS裸晶(CMOS die)是面對面地設置(電路側是正面，而基底側是背面)並鍵合在一起的。通常，CMOS裸晶(CMOS die)上的週邊電路將半導體元件600與外部電路進行對接。例如，週邊電路從外部電路接收指令，提供對陣列裸晶(array die)的控制信號，從陣列裸晶(array die)接收資料，並將資料輸出給外部電路。
在圖7示例中，CMOS裸晶(CMOS die)和陣列裸晶(array die)分別包括能夠彼此對準的鍵合結構。例如，CMOS裸晶(CMOS die)包括鍵合結構I1-I7，而陣列裸晶(array die)包括相應的鍵合結構O1-O7。陣列裸晶(array die)和CMOS裸晶(CMOS die)可以適當地對準，因此鍵合結構I1-I7分別與鍵合結構O1-O7對準。當將陣列裸晶(array die)和CMOS裸晶(CMOS die)鍵合在一起時，鍵合結構I1-I7分別被鍵合並且與鍵合結構O1-O7進行電耦接。
此外，在圖7示例中，在CMOS裸晶(CMOS die)的背面上形成用於半導體元件700的接觸襯墊P1-P2。在圖7示例中，輸入/輸出信號不需要經過陣列裸晶(array die)，因此，用於半導體元件700的輸入/輸出信號的信號路徑可以比圖6中的信號路徑更短。
圖8示出了根據本發明內容的一些實施例的概述用於製造例如半導體元件100之類的半導體元件的製程示例的流程圖。圖9A-圖9R示出了在製造期間的半導體元件(例如，半導體元件100、半導體元件600)的截面圖。值得注意的是，在半導體元件100和半導體元件600為例的上下文中來標記截面圖，可以在例如半導體元件700等其它合適的半導體元件的上下文中適當標記截面圖。
製作流程800開始於步驟S801，在步驟S810處，在基底上形成初始堆疊層。初始堆疊層包括源極犧牲層、高導電層、絕緣層和閘極犧牲層。
圖9A示出了在基底101上形成源極犧牲層和高導電層之後的半導體元件100的截面圖。
在圖9A示例中，在基底101上形成多晶矽阱103，然後依次沉積源極犧牲層190和高導電層141。在一些示例中，源極犧牲層190是合適犧牲層的堆疊。在一個示例中，源極犧牲層190包括，例如，自下到上，氧化矽層、氮化矽層、多晶矽層、氮化矽層和氧化矽層。多晶矽層夾在兩個氮化矽層之間，然後夾在兩個氧化矽層之間。
在一些示例中，高導電層141是由鈦層形成的，該鈦層隨後與多晶矽層(例如，源極層)接觸以在相對較高的溫度(例如，高於500℃)下形成矽化鈦。
回過來參照圖8，在步驟S820處，在與陣列區域相鄰的階梯區域中形成階梯。
在步驟S830處，在陣列區域中形成通道結構。
圖9B示出了在形成通道結構之後的半導體元件100的截面圖。
在圖9B示例中，層的初始堆疊150(I)被沉積在高導電層141上。堆疊層150的初始堆疊(I)包括交替堆疊的犧牲閘極層155(I)和絕緣層154。在基底上定義了幾個區域，例如，核心區域110、階梯區域120和邊界區域195。
在圖9B的示例中，台階175形成在階梯區域中。任何合適製程都可以用於形成步驟。在一些示例中，使用蝕刻修剪製程。在一個示例中，形成遮罩層，該遮罩層覆蓋陣列區域110以及階梯區域120中的與陣列區域110相鄰的部分。該遮罩層可以包括微影膠或碳基聚合物材料，並且可以使用例如微影等圖案化製程而形成。在一些實施例中，遮罩層還可以包括硬遮罩，比如，氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽或多晶矽。可以使用例如使用O2或CF4化學物質的反應-離子-蝕刻(RIE)之類的蝕刻製程對硬遮罩進行圖案化。
在一些實施例中，可以透過使用遮罩層應用重複的蝕刻-修剪製程來形成台階175。蝕刻修整製程包括蝕刻製程和修整製程。在蝕刻製程期間，可以去除初始堆疊層中的具有曝露表面的一部分。在一個示例中，蝕刻深度等於作為犧牲閘極層和絕緣層的厚度的層對。在一個示例中，用於絕緣層的蝕刻製程能夠在犧牲層上具有高選擇性，和/或反之亦然。
在一些實施例中，透過異向性蝕刻(比如，反應離子蝕刻(RIE)或其它乾式蝕刻製程)來執行對堆疊的蝕刻。在一些實施例中，絕緣層是氧化矽。在本示例中，對氧化矽的蝕刻可以包括使用基於氟的氣體(例如，碳氟(CF4)、六氟乙烷(C2F6)、CHF3或C3F6和/或任何其它合適的氣體)的RIE。在一些實施例中，可以透過濕化學，例如氫氟酸與乙二醇的混合物或者氫氟酸來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方法。在一些實施例中，犧牲層是氮化矽。在本示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3和/或其組合的RIE。去除單層堆疊的方法和蝕刻劑不應當受到本發明內容的實施例的限制。
修整製程包括對遮罩層上施加合適的蝕刻製程(例如，各向同性乾式蝕刻或濕式蝕刻)，使得可以在x-y平面中從邊緣側向拉回(例如，向內收縮)遮罩層。在一些實施例中，修整製程可以包括乾式蝕刻，比如，使用O2、Ar、N2等的RIE。
修整遮罩層之後，初始疊層的最頂層的一部分被曝露，並且初始堆疊層的最頂層的另一部分保持被遮罩層覆蓋。蝕刻-修整製程的下一週期以蝕刻製程重新開始。
此外，在陣列區域110中形成通道結構131。在一些實施例中，在階梯區域120中形成台階175之後，執行適當平坦化製程以獲得相對平坦表面。然後，微影技術用於定義微影膠和/或硬遮罩層中的通道孔和虛設通道孔(未圖示)的圖案，並且蝕刻技術用於將圖案轉移到初始層150(I)、高導電層141、源極犧牲層190的堆疊中並且轉移到多晶矽阱103中。因此，可以在核心區域110和階梯區域120中形成通道孔(圖中未示出階梯區域中的通道孔)。
然後，在通道孔中形成通道結構131。在一些實施例中，虛設通道結構可以與通道結構一起形成，因此虛設通道結構是由與通道結構相同的材料形成的。在一個示例中，阻擋絕緣層形成在通道孔和虛設通道孔的側壁上。然後，從側壁順序地堆疊電荷儲存層、隧道絕緣層、半導體層和絕緣層。
回過來參照圖8，在步驟S840處，形成閘極線切割溝槽。在一些實施例中，將閘極線切割溝槽蝕刻到源極犧牲層。在一些實施例中，高導電層141用作用於蝕刻製程的蝕刻停止層，以形成閘極線切割溝槽。
圖9C示出了在形成閘極線切割溝槽181之後的半導體元件100的截面圖。
回過來參照圖8，在步驟S850處，使用透過閘極線切割溝槽將源極犧牲層替換為源極層。
在一個示例中，在閘極線切割結構的側壁上形成間隔物結構，該間 隔物結構可以在替換源極犧牲層期間保護閘極犧牲層。
圖9D示出了在將間隔層182沉積在閘極線切割溝槽181的側壁上之後的半導體元件100的截面圖。在一些示例中，間隔層182包括氮化物層、氧化物層和另一氮化物層。
然後，在一個示例中，執行間隔體蝕刻製程，以去除位於閘極線切割溝槽181的底部的多餘間隔體材料。間隔體蝕刻製程還可以去除位於半導體元件100的上表面處的間隔體材料。
圖9E示出了在間隔體蝕刻製程之後的半導體元件100的截面圖。如底部183所示，去除位於閘極線切割溝槽181的底部的間隔體材料，並且間隔體層182保留在閘極線切割溝槽181的側壁上。值得注意的是，間隔體蝕刻製程去除位於半導體元件100的上表面處的間隔體材料。在一些示例中，間隔體蝕刻製程是異向性蝕刻製程。
此外，透過閘極線切割溝槽來去除源極犧牲層。去除源極犧牲層形成了開口。
圖9F示出了在去除源極犧牲層之後的半導體元件100的截面圖。如圖所示，在源極犧牲層的位置形成開口191，並且通道結構131的底部曝露於開口191。
在一些實施例中，通道結構131包括阻擋絕緣層、電荷儲存層、隧道 絕緣層，其具有圍繞半導體層的氧化物-氮化物-氧化物(ONO)結構。然後，隨後，執行ONO去除製程以將通道結構131中的半導體層的底部曝露於開口191。
圖9G示出了在ONO去除製程之後的半導體元件100的截面圖。如底部193所示，已去除通道結構131底部的阻擋絕緣層、電荷儲存層、隧道絕緣層，因此通道結構131中的半導體層的底部曝露於開口191。值得注意的是，可以在ONO去除製程期間去除一部分間隔體。
隨後，經由閘極線切割溝槽181在開口191中沉積多晶矽。在一些實施例中，執行側壁選擇性磊晶生長，以生長磊晶層並用例如摻雜或未摻雜的矽、摻雜或未摻雜的多晶矽、摻雜或未摻雜的非晶矽等源極材料142來填充開口191。
圖9H示出了在一些實施例中在多晶矽沉積之後的半導體元件100的截面圖。然後，源極材料142在通道結構131的底部與半導體層相接觸(用於形成儲存單元和選擇電晶體的通道)。源極材料142是與高導電層141進行導電性連接(直接接觸)的。在一個示例中，高導電層141包括與矽相接觸的鈦，並且能夠形成矽化鈦。然後，高導電層141和源極材料142形成公共源極層140。
回過來參照圖8，在步驟S860處，透過閘極線切割溝槽將犧牲閘極層替換為閘極層。在一些實施例中，使用閘極線切割溝槽181，能夠將閘極犧牲層155(I)替換為閘極層155。在一個示例中，經由閘極線切割溝槽向閘極犧牲層施加蝕刻劑，以去除閘極犧牲層。在一個示例中，閘極犧牲層是由氮化矽製成的，並且經由閘極線切割溝槽施加熱硫酸(H2SO4)，以去除閘極犧牲層。
圖9I示出在去除閘極犧牲層155(I)之後的半導體元件100的截面圖。去除閘極犧牲層155(I)留下開口155(O)。
而且，經由閘極線切割溝槽，形成到陣列區域中的電晶體的閘極堆疊層155。在一個示例中，閘極堆疊155是由高k介電層、粘合層和金屬層形成的。高k介電層可以包括提供相對較大介電常數的任何合適材料，比如，二氧化鉿(HfO2)、矽氧化鉿(HfSiO4)、鉿氧氮化矽(HfSiON)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鋯(ZrO2)，氧化鈦酸鍶(SrTiO3)、氧化鋯矽(ZrSiO4)、氧化鋯鉿(HfZrO4)等。粘合層可以包括例如鈦(Ti)、鉭(Ta)之類的難熔金屬及其氮化物(比如，TiN、TaN、W2N、TiSiN、TaSiN等)。金屬層包括具有高導電性的金屬，比如，鎢(W)、銅(Cu)等。
圖9J示出了當閘極堆疊155被填充到開口中時的半導體元件100的截面圖。
值得注意的是，閘極堆疊155的沉積製程可以沉積過多的材料，比如，位於半導體元件100的上表面和閘極線切割溝槽181的底部上的高k介電層、黏合層(例如，TiN)和金屬層(例如，鎢)。在圖9J示例中，例如透過異向性蝕刻製程來去除半導體元件100的上表面和閘極線切割溝槽181的底部上的黏合層(例如，TiN)和金屬層(例如，鎢)。可以例如使用異向性蝕刻製程來進一步去除半導體元件100的上表面和閘極線切割溝槽181的底部上的高K介電層。
圖9K示出了在去除了位於半導體元件100的上表面和閘極線切割溝槽181的底部上的高K介電層之後的半導體元件100的截面圖。
回過來參照圖8，在步驟S870處，填充閘極線切割溝槽。在一些實施例中，閘極線切割溝槽填充有底部導電層和上部絕緣部分，以形成閘極線切割結構。底部導電層是與高導電層141進行導電性連接的。
在一個示例中，在去除閘極線切割溝槽181的底部上的高K介電層之後，曝露源極層142。然後，可以沉積例如鈦之類的金屬層。
圖9L示出了在沉積金屬層(例如，鈦)之後的半導體元件100的截面圖。鈦沉積在閘極線切割溝槽181的底部和半導體元件100的上表面上。可以選擇性地去除沉積在半導體元件100的上表面上的鈦。
圖9M示出了在去除半導體元件100的上表面上的多餘的鈦之後的半導體元件100的截面圖。在一個示例中，在閘極線切割溝槽181的底表面上沉積的鈦可以與源極層142的多晶矽進行反應以形成矽化鈦185。在一些示例中，矽化鈦185是與高導電層141進行導電性連接的。
此外，可以沉積例如氧化矽之類的絕緣材料，以填充閘極線切割溝槽181。
圖9N示出了在閘極線切割溝槽181填充有絕緣材料(如絕緣材料186)之後的半導體元件100的截面圖。
回過來參照圖8，在步驟S880處，在階梯區域中，形成與公共源極層的接觸結構。在一些實施例中，與公共源極層的接觸結構形成有與垂直儲存單元串的其它部分的接觸結構，例如，與閘極層的接觸結構等。在一些示例中，相同遮罩包括用於到公共源極層140的接觸結構的圖案，以及用於其它接觸結構的圖案，比如，到閘極層的接觸結構等。遮罩用於形成用於接觸結構的接觸孔。蝕刻製程可以用於形成接觸孔。高導電層141可以用作用於形成與公共源極層140的接觸孔的蝕刻停止層。
在步驟S890處，製造製程繼續例如後端制程(後段(BEOL)互連)製程。後端制程用於形成各種連接結構，比如，通孔結構、金屬線、透過通孔結構進行打孔等。
圖9O示出了根據本發明內容的一些實施例的在後段(BEOL)互連製程之後的半導體元件100的截面圖。各種連接結構形成在半導體元件100上，比如，到公共源極層140的接觸結構161、到閘極層的接觸結構171、通孔結構162和172、導線163和173、鍵合結構B、透過通孔結構T進行打孔等。在一些示例中，具有在半導體裸晶(die)的基底上形成的記憶體陣列的半導體裸晶被稱為陣列裸晶(array die)。
在一些實施例中，半導體元件100是可以與CMOS裸晶(CMOS die)相耦接的陣列裸晶(array die)。可以使用例如鍵合製程、變薄製程、接觸襯墊製程等附加製程來對陣列裸晶(array die)和CMOS裸晶(CMOS die)進行電耦接。
圖9P示出了半導體元件600的截面圖，並且陣列裸晶(array die)(例如，半導體元件100)與CMOS裸晶(CMOS die)進行鍵合。在一個示例中，將陣列裸晶(array die)和CMOS裸晶(CMOS die)面對面地設置，使相應鍵合結構進行對準，然後將其鍵合在一起。
在一些示例中，接觸襯墊是來自陣列裸晶(array die)的背面。
圖9Q示出了根據本發明內容的一些實施例的半導體元件600的截面圖。例如，使用化學機械拋光製程來使陣列晶圓的背面變薄。
圖9R示出半導體元件100的截面圖，並且具有形成在陣列裸晶(array die)的背面上的接觸襯墊P1、接觸襯墊P2、接觸襯墊P3。
值得注意的是，圖9O-9R示出了在陣列裸晶(array die)的背面上形成接觸襯墊的製程示例，可以使用類似製程在CMOS裸晶(CMOS die)的背面上形成接觸襯墊。
根據本發明的一個實施例，本發明提供一種半導體元件，包括一堆疊層，其包括設置在一基底上的一公共源極層、一閘極層和絕一緣層，所述閘極層和所述絕緣層是交替地堆疊的，在一陣列區域中形成的一通道結構的陣列，所述通道結構延伸穿過所述堆疊層，形成具有串聯配置的一電晶體的堆疊，所述通道結構包括與所述公共源極層進行導電性連接的一通道層，所述公共源極層在所述陣列區域和一階梯區域上方延伸，以及設置在所述階梯區域中的一 接觸結構，其中所述接觸結構與所述公共源極層導電性連接。
在本發明的其中一些實施例中，所述公共源極層包括一金屬矽化合物層和一矽層。
在本發明的其中一些實施例中，其中，所述金屬矽化合物層包括以下各項中的至少一項：鈦(Ti)、鈷(Co)、鎳(Ni)和鉑(Pt)。
在本發明的其中一些實施例中，還包括：一閘極線切割結構，具有與所述公共源極層導電性連接的一底部導電層。
在本發明的其中一些實施例中，所述閘極線切割結構包括：位於所述底部導電層上方的一上部絕緣部分。
在本發明的其中一些實施例中，所述底部導電層包括：與所述公共源極層的所述金屬矽化合物層導電性連接的一矽化物層。
在本發明的其中一些實施例中，所述陣列區域是一塊中的一第一陣列區域，並且所述接觸結構設置在位於所述塊中的所述第一陣列區域和一第二陣列區域之間的所述階梯區域中。
在本發明的其中一些實施例中，所述接觸結構是一第一接觸結構，並且所述階梯區域是位於所述陣列區域的一第一側上的一第一階梯區域，並且所述半導體元件還包括：一第二接觸結構，設置在一第二階梯區域中，所述第 二階梯區域位於與所述陣列區域的所述第一側相對的一第二側，所述公共源極層在所述第二階梯區域上方延伸，並且所述第二接觸結構與所述公共源極層導電性連接。
在本發明的其中一些實施例中，所述基底是具有一正面和一背面的一第一基底，所述通道結構形成在所述基底的所述正面上，並且所述半導體元件還包括：一第二基底，具有一正面和一背面，一電晶體，形成在所述第二基底的所述正面上，在所述第二基底的所述正面上的一鍵合結構，所述鍵合結構是與所述第一基底的所述正面上的一對應鍵合結構對準並且鍵合的，以及一接觸襯墊，設置在所述第一基底的所述背面上。
在本發明的其中一些實施例中，所述基底是具有一正面和一背面的第一基底，所述通道結構形成在所述基底的所述正面上，並且所述半導體元件還包括：一第二基底，具有一正面和一背面，一電晶體，形成在所述第二基底的所述正面上，位於所述第二基底的所述正面上的一鍵合結構，所述鍵合結構是與所述第一基底的所述正面上的一對應鍵合結構對準並鍵合的，以及一接觸襯墊，設置在所述第二基底的所述背面上。
根據本發明的一個實施例，本發明提供一種用於製造半導體元件的方法，包括在一基底上形成一堆疊層，所述堆疊層包括一源極犧牲層、一導電層、一閘極犧牲層和一絕緣層，在與一陣列區域相鄰的一階梯區域中，將一階梯形成到所述堆疊層中，在所述陣列區域中形成一通道結構，所述通道結構包括被一個或多個絕緣層圍繞並延伸到所述堆疊層中的一通道層，用與所述通道層導電性連接的一源極層來替換所述源極犧牲層，所述源極層和所述導電層形 成一公共源極層，用一閘極層替換所述閘極犧牲層，以及在所述階梯區域結構中形成一第一接觸結構，所述第一接觸結構與所述公共源極層導電性連接。
在本發明的其中一些實施例中，形成所述堆疊層還包括：在所述源極犧牲層上沉積一金屬層。
在本發明的其中一些實施例中，所述金屬層包括以下各項中的至少一項：鈦(Ti)、鈷(Co)、鎳(Ni)和鉑(Pt)。
在本發明的其中一些實施例中，還包括：形成具有與所述公共源極層導電性連接的一底部導電層的一閘極線切割結構。
在本發明的其中一些實施例中，還包括：將一閘極線切割溝槽蝕刻到所述堆疊層中，其中所述導電層是一蝕刻停止層。
在本發明的其中一些實施例中，還包括：透過所述閘極線切割溝槽來將所述源極犧牲層替換為所述源極層，在所述閘極線切割溝槽的一底部處形成一金屬矽化物層，以及用一絕緣材料來填充所述閘極線切割溝槽。
在本發明的其中一些實施例中，在所述階梯區域中形成所述第一接觸結構還包括：蝕刻用於形成所述第一接觸結構的一接觸孔，其中所述導電層是一蝕刻停止層。
在本發明的其中一些實施例中，還包括：基於一遮罩來形成所述第 一接觸結構，所述遮罩包括用於所述第一接觸結構的一第一圖案和用於形成一存取閘極層的一第二接觸結構的一第二圖案。
在本發明的其中一些實施例中，還包括：在遠離一擦除塊的一陣列區域，且在所述擦除塊的一邊界處形成一第二接觸結構。
在本發明的其中一些實施例中，還包括：形成將所述第一接觸結構與其它接觸結構連接到所述公共源極層的一金屬線，其中所述金屬線是從所述陣列區域被引出的。
前述內容概述了幾個實施例的特徵，以使本領域技術人員可以更好地理解本發明內容的各方面。本領域技術人員應當理解，他們可以容易地將本發明內容用作設計或修改其它製程和結構的基礎，以便實現與本文介紹的實施例相同的目的和/或實現相同的優點。本領域技術人員還應當認識到，這樣的等同構造不脫離本發明內容的精神和範圍，並且在不脫離本發明內容的精神和範圍的情況下，在本文中他們可以進行各種改變、替換和變更。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
已在上面借助於說明所指定的功能及其關係的實現方案的功能性構建方框描述了本發明內容的實施例。已經出於方便描述起見任意地定義了這些功能性構建方框的邊界。可以定義替換的邊界，只要所指定的功能及其關係被恰當地執行就行。
摘要部分可以闡述如由發明人設想的本發明內容的一個或多個而非全部示例性實施例，並且因此，不旨在以任何方式限制本發明內容及所附申請專利範圍。
本發明內容的廣度和範圍不應當受上面描述的示例性實施例中的任一個示例性實施例的限制，而應當僅根據以下申請專利範圍及其等價項來定義。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:半導體元件
101:基底
102:階梯區域
110:核心區域
120:階梯區域
130:儲存單元串
131:通道結構
132:阻擋絕緣層
133:電荷儲存層
134:隧道絕緣層
135:半導體層
136:絕緣層
140:公共源極層
141:高導電層
142:源極層
150:堆疊層
154:絕緣層
155:閘極層(閘極堆疊)
160:陣列公共源極接觸結構
161:接觸結構
162:通孔結構
163:金屬線
170:字元線連接結構
171:接觸結構
172:通孔結構
173:金屬線
180:閘極線切割結構(閘極線狹縫結構)
185:高導電層(矽化鈦)

Claims (19)

  1. 一種半導體元件，包括：一堆疊層，其包括設置在一基底上的一公共源極層、一閘極層和一絕緣層，所述閘極層和所述絕緣層是交替地堆疊的，其中更包含一高導電層位於所述公共源極層上；在一陣列區域中形成的一通道結構的陣列，所述通道結構延伸穿過所述堆疊層，形成具有串聯配置的一電晶體的堆疊，所述通道結構包括與所述公共源極層進行導電性連接的一通道層，所述公共源極層在所述陣列區域和一階梯區域上方延伸；以及設置在所述階梯區域中的一接觸結構，其中所述接觸結構與所述公共源極層導電性連接，其中該接觸結構位於一接觸孔內，且所述高導電層位於所述接觸孔底部作為一蝕刻停止層。
  2. 根據請求項1所述的半導體元件，其中，所述公共源極層包括一金屬矽化合物層和一矽層。
  3. 根據請求項2所述的半導體元件，其中，所述金屬矽化合物層包括以下各項中的至少一項：鈦(Ti)、鈷(Co)、鎳(Ni)和鉑(Pt)。
  4. 根據請求項2所述的半導體元件，還包括：一閘極線切割結構，具有與所述公共源極層導電性連接的一底部導電層。
  5. 根據請求項4所述的半導體元件，其中，所述閘極線切割結構包括： 位於所述底部導電層上方的一上部絕緣部分。
  6. 根據請求項4所述的半導體元件，其中，所述底部導電層包括：與所述公共源極層的所述金屬矽化合物層導電性連接的一矽化物層。
  7. 根據請求項1所述的半導體元件，其中，所述陣列區域是一塊中的一第一陣列區域，並且所述接觸結構設置在位於所述塊中的所述第一陣列區域和一第二陣列區域之間的所述階梯區域中。
  8. 根據請求項1所述的半導體元件，其中，所述接觸結構是一第一接觸結構，並且所述階梯區域是位於所述陣列區域的一第一側上的一第一階梯區域，並且所述半導體元件還包括：一第二接觸結構，設置在一第二階梯區域中，所述第二階梯區域位於與所述陣列區域的所述第一側相對的一第二側，所述公共源極層在所述第二階梯區域上方延伸，並且所述第二接觸結構與所述公共源極層導電性連接。
  9. 根據請求項1所述的半導體元件，其中，所述基底是具有一正面和一背面的一第一基底，所述通道結構形成在所述基底的所述正面上，並且所述半導體元件還包括：一第二基底，具有一正面和一背面；一電晶體，形成在所述第二基底的所述正面上；在所述第二基底的所述正面上的一鍵合結構，所述鍵合結構是與所述第一基底的所述正面上的一對應鍵合結構對準並且鍵合的；以及一接觸襯墊，設置在所述第一基底的所述背面上。
  10. 根據請求項1所述的半導體元件，其中，所述基底是具有一正面和一背面的第一基底，所述通道結構形成在所述基底的所述正面上，並且所述半導體元件還包括：一第二基底，具有一正面和一背面；一電晶體，形成在所述第二基底的所述正面上；位於所述第二基底的所述正面上的一鍵合結構，所述鍵合結構是與所述第一基底的所述正面上的一對應鍵合結構對準並鍵合的；以及一接觸襯墊，設置在所述第二基底的所述背面上。
  11. 一種用於製造半導體元件的方法，包括：在一基底上形成一堆疊層，所述堆疊層包括一源極犧牲層、一導電層、一閘極犧牲層和一絕緣層；在與一陣列區域相鄰的一階梯區域中，將一階梯形成到所述堆疊層中；在所述陣列區域中形成一通道結構，所述通道結構包括被一個或多個絕緣層圍繞並延伸到所述堆疊層中的一通道層；用與所述通道層導電性連接的一源極層來替換所述源極犧牲層，所述源極層和所述導電層形成一公共源極層；用一閘極層替換所述閘極犧牲層；以及在所述階梯區域結構中形成一第一接觸結構，所述第一接觸結構與所述公共源極層導電性連接，其中，在所述階梯區域中形成所述第一接觸結構還包括蝕刻用於形成所述第一接觸結構的一接觸孔，其中所述導電層是一蝕刻停止層。
  12. 根據請求項11所述的方法，其中，形成所述堆疊層還包括： 在所述源極犧牲層上沉積一金屬層。
  13. 根據請求項12所述的方法，其中，所述金屬層包括以下各項中的至少一項：鈦(Ti)、鈷(Co)、鎳(Ni)和鉑(Pt)。
  14. 根據請求項11所述的方法，還包括：形成具有與所述公共源極層導電性連接的一底部導電層的一閘極線切割結構。
  15. 根據請求項14所述的方法，還包括：將一閘極線切割溝槽蝕刻到所述堆疊層中，其中所述導電層是一蝕刻停止層。
  16. 根據請求項15所述的方法，還包括：透過所述閘極線切割溝槽來將所述源極犧牲層替換為所述源極層；在所述閘極線切割溝槽的一底部處形成一金屬矽化物層；以及用一絕緣材料來填充所述閘極線切割溝槽。
  17. 根據請求項11所述的方法，還包括：基於一遮罩來形成所述第一接觸結構，所述遮罩包括用於所述第一接觸結構的一第一圖案和用於形成一存取閘極層的一第二接觸結構的一第二圖案。
  18. 根據請求項11所述的方法，還包括：在遠離一擦除塊的一陣列區域，且在所述擦除塊的一邊界處形成一第二接 觸結構。
  19. 根據請求項11所述的方法，還包括：形成將所述第一接觸結構與其它接觸結構連接到所述公共源極層的一金屬線，其中所述金屬線是從所述陣列區域被引出的。
TW109122027A 2020-05-29 2020-06-30 半導體元件及其製作方法 TWI732611B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2020/093112 2020-05-29
PCT/CN2020/093112 WO2021237643A1 (en) 2020-05-29 2020-05-29 Vertical memory devices

Publications (2)

Publication Number Publication Date
TWI732611B true TWI732611B (zh) 2021-07-01
TW202145524A TW202145524A (zh) 2021-12-01

Family

ID=72713461

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109122027A TWI732611B (zh) 2020-05-29 2020-06-30 半導體元件及其製作方法

Country Status (7)

Country Link
US (1) US11948901B2 (zh)
EP (1) EP3963631A4 (zh)
JP (1) JP7352660B2 (zh)
KR (1) KR20220004207A (zh)
CN (2) CN111758161B (zh)
TW (1) TWI732611B (zh)
WO (1) WO2021237643A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833320B (zh) * 2021-08-23 2024-02-21 美商美光科技公司 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11545456B2 (en) * 2020-08-13 2023-01-03 Micron Technology, Inc. Microelectronic devices, electronic systems having a memory array region and a control logic region, and methods of forming microelectronic devices
CN112614852A (zh) * 2020-12-01 2021-04-06 长江存储科技有限责任公司 3d nand存储器及其制造方法及存储器沟道结构的制备方法
CN112951802A (zh) * 2021-02-22 2021-06-11 长江存储科技有限责任公司 三维存储器件及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160268290A1 (en) * 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
WO2018194750A1 (en) * 2017-04-17 2018-10-25 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
TW201913966A (zh) * 2017-08-21 2019-04-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置及其製造方法
TW202010052A (zh) * 2018-08-16 2020-03-01 大陸商長江存儲科技有限責任公司 三維記憶體件的嵌入式焊盤結構及其製造方法
TW202013684A (zh) * 2018-09-20 2020-04-01 日商東芝記憶體股份有限公司 半導體記憶裝置

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08186235A (ja) 1994-12-16 1996-07-16 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH08227980A (ja) 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
KR100902581B1 (ko) 2007-10-16 2009-06-11 주식회사 동부하이텍 반도체 소자의 스택 커패시터 및 그의 형성방법
KR20120075037A (ko) 2010-12-28 2012-07-06 삼성전자주식회사 반도체 소자의 제조 방법
KR101825534B1 (ko) 2011-02-07 2018-02-06 삼성전자주식회사 3차원 반도체 장치
US9595533B2 (en) 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
KR102139944B1 (ko) * 2013-11-26 2020-08-03 삼성전자주식회사 3차원 반도체 메모리 장치
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
KR102161781B1 (ko) 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
KR102135181B1 (ko) 2014-05-12 2020-07-17 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9299767B1 (en) 2014-09-26 2016-03-29 Intel Corporation Source-channel interaction in 3D circuit
KR102316267B1 (ko) 2015-04-15 2021-10-22 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치, 이를 포함하는 메모리 패키지 및 그 제조 방법
CN108140643B (zh) * 2015-11-20 2022-03-15 桑迪士克科技有限责任公司 用于埋入源极线的包含支撑基座结构的三维nand设备及制造其的方法
US9799670B2 (en) 2015-11-20 2017-10-24 Sandisk Technologies Llc Three dimensional NAND device containing dielectric pillars for a buried source line and method of making thereof
JP2017107938A (ja) 2015-12-08 2017-06-15 株式会社東芝 半導体装置およびその製造方法
KR102579920B1 (ko) 2015-12-17 2023-09-18 삼성전자주식회사 씨오피 구조를 갖는 메모리 장치 및 이를 포함하는 메모리 패키지
JP6515046B2 (ja) 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
KR102650994B1 (ko) 2016-10-14 2024-03-26 삼성전자주식회사 메모리 장치
JP6832764B2 (ja) 2017-03-22 2021-02-24 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2019019655A (ja) 2017-07-20 2019-02-07 二郎 木原 共同溝の蓋
KR102419168B1 (ko) * 2017-07-31 2022-07-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
US10199359B1 (en) 2017-08-04 2019-02-05 Sandisk Technologies Llc Three-dimensional memory device employing direct source contact and hole current detection and method of making the same
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
CN107658317B (zh) * 2017-09-15 2019-01-01 长江存储科技有限责任公司 一种半导体装置及其制备方法
KR102432379B1 (ko) 2017-10-16 2022-08-12 삼성전자주식회사 반도체 소자
CN107887395B (zh) 2017-11-30 2018-12-14 长江存储科技有限责任公司 Nand存储器及其制备方法
DE102018000781A1 (de) 2018-01-23 2018-07-05 Daimler Ag Verfahren zum Betrieb mehrerer Fahrzeuge
US10608010B2 (en) * 2018-03-09 2020-03-31 Sandisk Technologies Llc Three-dimensional memory device containing replacement contact via structures and method of making the same
JP2019161059A (ja) 2018-03-14 2019-09-19 東芝メモリ株式会社 半導体記憶装置
JP2019165135A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
US10516025B1 (en) * 2018-06-15 2019-12-24 Sandisk Technologies Llc Three-dimensional NAND memory containing dual protrusion charge trapping regions and methods of manufacturing the same
US20190043868A1 (en) 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
US10957648B2 (en) * 2018-07-20 2021-03-23 Sandisk Technologies Llc Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
KR20200031442A (ko) 2018-09-14 2020-03-24 삼성전자주식회사 집적회로 소자 및 그 제조 방법
CN110896668B (zh) 2018-12-18 2021-07-20 长江存储科技有限责任公司 多堆栈三维存储器件以及其形成方法
CN110914991B (zh) 2018-12-18 2021-04-27 长江存储科技有限责任公司 具有转移的互连层的三维存储器件以及其形成方法
CN109983577B (zh) 2019-02-21 2021-12-07 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
KR102601225B1 (ko) 2019-04-15 2023-11-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 복수의 기능 칩이 있는 3차원 nand 메모리 디바이스의 집적화
CN110870062A (zh) * 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
KR20210113644A (ko) 2019-04-30 2021-09-16 양쯔 메모리 테크놀로지스 씨오., 엘티디. 접합된 통합형 반도체 칩과 그 제조 및 작동 방법
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN111370423B (zh) * 2020-03-16 2023-01-17 长江存储科技有限责任公司 三维存储器及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160268290A1 (en) * 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
WO2018194750A1 (en) * 2017-04-17 2018-10-25 Sandisk Technologies Llc Three-dimensional memory device having conductive support structures and method of making thereof
TW201913966A (zh) * 2017-08-21 2019-04-01 大陸商長江存儲科技有限責任公司 三維記憶體裝置及其製造方法
TW202010052A (zh) * 2018-08-16 2020-03-01 大陸商長江存儲科技有限責任公司 三維記憶體件的嵌入式焊盤結構及其製造方法
TW202013684A (zh) * 2018-09-20 2020-04-01 日商東芝記憶體股份有限公司 半導體記憶裝置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833320B (zh) * 2021-08-23 2024-02-21 美商美光科技公司 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法

Also Published As

Publication number Publication date
KR20220004207A (ko) 2022-01-11
JP2022539668A (ja) 2022-09-13
EP3963631A1 (en) 2022-03-09
CN113903749A (zh) 2022-01-07
EP3963631A4 (en) 2022-10-12
CN111758161A (zh) 2020-10-09
CN111758161B (zh) 2021-08-17
US20210375806A1 (en) 2021-12-02
TW202145524A (zh) 2021-12-01
WO2021237643A1 (en) 2021-12-02
US11948901B2 (en) 2024-04-02
JP7352660B2 (ja) 2023-09-28

Similar Documents

Publication Publication Date Title
KR102593797B1 (ko) 접합된 3차원 메모리 디바이스 및 캐리어 기판을 소스 층으로 대체함으로써 이를 제조하는 방법
US11728326B2 (en) Three-dimensional memory device and fabrication method thereof
US10903164B2 (en) Bonded assembly including a semiconductor-on-insulator die and methods for making the same
TWI697106B (zh) 三維記憶體裝置及其製造方法
US10957648B2 (en) Three-dimensional memory device containing contact via structure extending through source contact layer and dielectric spacer assembly
TWI683424B (zh) 具有沉積的半導體插塞的立體記憶體元件及其形成方法
TWI732611B (zh) 半導體元件及其製作方法
US11107834B2 (en) Staircase and contact structures for three-dimensional memory
TWI782391B (zh) 用於三維儲存設備中的中心階梯結構的底部選擇閘極觸點
TWI815093B (zh) 三維記憶體裝置及其製造方法
TWI693702B (zh) 三維儲存裝置及其製造方法
TW202032768A (zh) 三維記憶體裝置及其形成方法
TW202213729A (zh) 三維記憶體元件中具有突出部分的通道結構及其製作方法
US11335790B2 (en) Ferroelectric memory devices with dual dielectric confinement and methods of forming the same
JP7439135B2 (ja) ３次元メモリデバイスおよびその製造方法
TWI746024B (zh) 三維記憶體裝置及用於形成其的方法
TWI728828B (zh) 三維記憶體裝置及用於形成其的方法
TW202220110A (zh) 具有在三維記憶體元件中的突出部分的通道結構和用於形成其的方法
TWI756745B (zh) 用於形成三維（3d）記憶體裝置的方法
WO2024043968A1 (en) Bonded assembly containing conductive via structures extending through word lines in a staircase region and methods for making the same
KR20230142802A (ko) 반도체 디바이스를 형성하는 방법