TWI833320B

TWI833320B - 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法

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Publication number: TWI833320B
Application number: TW111129799A
Authority: TW
Inventors: 約翰 D 霍普金斯; 喬登Ｄ格林利
Original assignee: 美商美光科技公司
Priority date: 2021-08-23
Filing date: 2022-08-09
Publication date: 2024-02-21
Also published as: WO2023027831A1; CN117813931A; US20230054920A1; TW202318642A

Abstract

本發明揭示一種包括記憶體單元串之記憶體陣列，其包括個別地包括一垂直堆疊之橫向間隔之記憶體區塊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層。記憶體單元串包括延伸穿過該等絕緣階層及該等導電階層而至該導體階層中之通道材料串構造。該等通道材料串構造之通道材料直接電耦合至該導體階層之導體材料。該導體階層包括島狀物，該等島狀物包括具有不同於包圍該等島狀物之個別者之該導體階層之該導體材料的組合物之組合物之材料。該等島狀物直接抵靠該等通道材料串構造之底部。中介材料橫向介於該等記憶體區塊之橫向緊鄰者之間及縱向沿著該等記憶體區塊之橫向緊鄰者。本發明揭示包含方法之其他態樣。

Description

包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法

本文中所揭示之實施例係關於包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之一記憶體陣列之方法。

記憶體係一種類型之積體電路且在電腦系統中用於儲存資料。記憶體可製造成個別記憶體單元之一或多個陣列。可使用數位線(其等亦可稱為位元線、資料線或感測線)及存取線(其等亦可稱為字線)來寫入或讀取記憶體單元。感測線可使沿著陣列之行之記憶體單元導電互連，且存取線可使沿著陣列之列之記憶體單元導電互連。各記憶體單元可透過一感測線及一存取線之組合唯一地定址。

記憶體單元可為揮發性的、半揮發性的或非揮發性的。非揮發性記憶體單元可在不存在電力的情況下長時間儲存資料。非揮發性記憶體習知地被指定為具有至少約10年之一保持時間之記憶體。揮發性記憶體消散，且因此經再新/重寫以維持資料儲存。揮發性記憶體可具有數毫秒或更短之一保持時間。無論如何，記憶體單元經組態以在至少兩種不同可選擇狀態下保持或儲存記憶體。在二進位系統中，狀態被視為一「0」抑或一「1」。在其他系統中，至少一些個別記憶體單元可經組態以儲存資訊之兩個以上位準或狀態。

一場效電晶體係可用於一記憶體單元中之一種類型的電子組件。此等電晶體包括一對導電源極/汲極區，該對導電源極/汲極區在其等之間具有一半導電通道區。一導電閘極鄰近通道區且由一薄閘極絕緣體與通道區分開。將一合適電壓施加至閘極容許電流透過通道區從源極/汲極區之一者流動至另一者。當從閘極移除電壓時，在很大程度上防止電流流過通道區。場效電晶體亦可包含額外結構，例如，作為閘極絕緣體與導電閘極之間之閘極構造之部分的一能夠可逆地程式化之電荷儲存區。

快閃記憶體係一種類型之記憶體，且在現代電腦及裝置中具有許多用途。例如，現代個人電腦可具有儲存於一快閃記憶體晶片上之BIOS。作為另一實例，電腦及其他裝置變得愈來愈普遍利用固態硬碟中之快閃記憶體來取代習知硬碟。作為又一實例，快閃記憶體在無線電子裝置中流行，此係因為其使製造商能夠在新通信協定變得標準化時支援該等新通信協定，及提供遠端地升級裝置以增強特徵之能力。

記憶體陣列可配置於記憶體頁面、記憶體區塊及部分區塊(例如，子區塊)以及記憶體平面中，例如，如在美國專利申請公開案第2015/0228651號、第2016/0267984號及第2017/0140833號之任何者中展示及描述。記憶體區塊可至少部分界定垂直堆疊記憶體單元之個別字線階層中之個別字線之縱向輪廓。至此等字線之連接可發生在垂直堆疊記憶體單元之一陣列之一末端或邊緣處之一所謂的「階梯結構」中。階梯結構包含個別「樓梯」(替代地稱為「台階」或「階梯」)，其等界定個別字線之接觸區，豎向延伸導電通孔接觸在該等接觸區上以提供對字線之電接取。

10:構造

11:基底基板

12:陣列

16:導體階層

17:導體材料

18U:上部

18L:下部/部分

20U:第二階層

20w:上第二階層

20x:次最下第二階層

20z:最下階層/最下第二階層

21:傳導材料階層/傳導階層

22:導電階層

22U:第一階層/導電階層

22z:最下階層/最下第一階層

24:絕緣材料/二氧化矽

25:通道開口

26:材料

29:導電線

30:電荷阻擋材料/電晶體材料/記憶體單元材料/絕緣體材料

32:儲存材料/電晶體材料/記憶體單元材料/氮化矽材料

34:電荷通路材料/電晶體材料/記憶體單元材料

36:通道材料

37:材料

38:徑向中心固體介電材料

40:溝槽

41:側壁

42:傳導材料

43:上導體材料

44:下導體材料

45:遮蔽材料

46:遮罩開口

47:傳導材料

48:傳導材料

49:豎向延伸串

50:終端

52:控制閘極區

53:通道材料串

55:方向

56:記憶體單元

57:中介材料

58:記憶體區塊區/記憶體區塊

62:材料

63:材料

64:空隙空間

65:記憶體結構

70:頂表面

71:頂表面

72:開口

73:犧牲支柱

75:島狀物

77:第一犧牲材料

78:通道材料串構造

79:底部

80:頂部

81:犧牲襯層

圖1至圖4係根據本發明之一實施例之將包括豎向延伸記憶體單元串之一陣列的一構造之部分之圖解橫截面視圖。

圖5至圖26係根據本發明之一些實施例之在處理中之圖1至圖4的構造或其之部分或替代及/或額外實施例之圖解循序剖面及/或放大圖。

本發明之實施例涵蓋用於形成一記憶體陣列(例如，可具有在陣列下方之至少一些周邊控制電路(例如，陣列下CMOS)之一NAND或其他記憶體單元陣列)之方法。本發明之實施例涵蓋所謂的「後閘極」或「替換閘極」處理、所謂的「先閘極」處理及與何時形成電晶體閘極無關之無論是現有或未來發展之其他處理。本發明之實施例亦涵蓋與製造方法無關之包括包含記憶體單元串之一記憶體陣列(例如，NAND架構)之積體電路。參考圖1至圖26描述第一例示性方法實施例。

圖1至圖4展示具有其中將形成豎向延伸電晶體及/或記憶體單元串之一陣列12的一例示性構造10。此包含一基底基板11，基底基板11具有導電/導體/傳導、半導電/半導體/半傳導或絕緣/絕緣體/隔絕(即，在本文中電絕緣)材料之任一或多者。各種材料已豎向形成於基底基板11上方。材料可在圖1至圖4描繪之材料旁邊、豎向內側或豎向外側。例如，積體電路之其他部分或完全製造組件可設置於基底基板11上方、周圍或其內之某處。用於操作豎向延伸之記憶體單元串之一陣列(例如，陣列12)內之組件的控制及/或其他周邊電路亦可經製造，且可或可能未完全或部分在一陣列或子陣列內。此外，多個子陣列亦可獨立地、協力地或以其他方式相對於彼此製造及操作。在本文件中，一「子陣列」亦可被視為一陣列。

包括導體材料17之一導體階層16已形成於基板11上方。如所展示，導體材料17包括上導體材料43，上導體材料43在具有不同於上導體材料43之組合物之下導體材料44正上方且直接電耦合至(例如，直接抵靠)下導體材料44。在一項實施例中，上導體材料43包括導電摻雜半導電材料(例如，n型摻雜或p型摻雜多晶矽)。在一項實施例中，下導體材料44包括金屬材料(例如，金屬矽化物，諸如WSi_x)。導體階層16可包括用於控制對將形成於陣列12內之電晶體及/或記憶體單元之讀取及寫入存取的控制電路之部分(例如，陣列下周邊電路及/或一共同源極線或板)。導體階層16可被視為具有包括導體材料17(例如，上導體材料43)之一頂表面70，且下導體材料44可被視為具有一頂表面71。

一堆疊18*之一下部18L已形成於基板11及導體階層16上方(一*用作一後綴，以包含可或可能不具有其他後綴之所有此等相同數字指定之組件)。堆疊18*將包括垂直交替之導電階層22*及絕緣階層20*，其中導電階層22*之材料具有不同於絕緣階層20*之材料之組合物。堆疊18*包括橫向間隔之記憶體區塊區58，記憶體區塊區58將包括一成品電路構造中之橫向間隔之記憶體區塊58。在本文件中，除非另有指示，否則「區塊」一般包含「子區塊」。記憶體區塊區58及所得記憶體區塊58(尚未展示)可被視為縱向伸長且例如沿著一方向55定向。記憶體區塊區58在此處理點可能無法辨別。

導電階層22*(替代地稱為第一階層)可能不包括傳導材料，且絕緣階層20*(替代地稱為第二階層)可能不包括絕緣材料或在結合在此最初描述之例示性方法實施例(其係「後閘極」或「替換閘極」)之此處理點係絕緣的。在一項實施例中，下部18L包括在導體材料17正上方(例如，直接抵靠導體材料17)之第二階層20*之一最下階層20z。例示性最下第二階層20z係絕緣的且可為犧牲性的(例如，其包括材料62，例如二氧化矽及/或氮化矽)。第二階層20*之一次最下第二階層20x在最下第二階層20z正上方且可為犧牲性的(例如，其包括材料63，例如二氧化矽及/或氮化矽)。包括犧牲材料77(例如，多晶矽或氮化矽)之第一階層22*之一最下階層22z垂直介於最下第二階層20z與次最下第二階層20x之間。在一項實施例中，下部18L包括包含傳導材料47(例如，導電摻雜多晶矽)之一傳導材料階層21，傳導材料階層21在次最下第二階層20x正上方。例示性下部18L包括包含絕緣材料24(例如，二氧化矽)之一上第二階層20w(例如，一次次最下第二階層)。可存在額外階層。例如，一或多個額外階層可在階層20w上方(階層20w藉此並非部分18L中之最上階層，且未展示)、在階層20w與階層21之間(未展示)及/或在階層22z下方(除20z外並未展示)。在一項實施例中，至少如最初形成之下部18L包括多個第一/導電階層(例如，22z及21)階層及多個第二/絕緣階層(例如，20z、20x、20w)。在一項實施例中且如所展示，上第二階層20w係下部18L中之最上第二階層20*。

其中具有遮罩開口46之例示性遮蔽材料45(例如，光阻劑)已形成於下部18L上方。此已被用作一遮罩以形成至材料24、47、63、77、62及43中之開口72。遮罩開口46及藉此開口72在將形成個別通道材料串之位置中(尚未展示)。島狀物75已形成於導體階層16中，且在一項實施例中，其個別地在個別犧牲支柱(尚未展示)正下方。島狀物75包括不同於在其上方之導體材料17(例如，在島狀物75上方但在開口72橫向旁邊之上導體材料43)之組合物及不同於待形成犧牲支柱之組合物的一組合物。島狀物75之組合物可為導電的、半導電的及/或絕緣的，藉此島狀物75總體上為導電、半導電或絕緣之一者。在一項實施例中，導體材料17包括在金屬材料(例如，44)正上方及直接抵靠金屬材料(例如，44)之導電摻雜半導電材料(例如，43)，其中島狀物75之底部直接抵靠金屬材料，且在一項此實施例中，直接抵靠金屬材料之頂部(例如，71)。

在一項實施例中，島狀物75之組合物包括摻雜材料，例如摻雜半導電材料(例如，已摻雜之其他本質半導電材料[例如，Si])，且可為導電、半導電或絕緣之任何者，其中具有[若干]摻雜劑)。在一項此實施例中，摻雜材料之摻雜劑係B、C、N、O、Ga及金屬材料(例如，在一項實施例中，一元素形式金屬)之至少一者。無論如何，在一項實施例中，摻雜材料之總摻雜劑濃度[即，無關於因(若干)摻雜劑之存在所致之任何電導率/電阻率變化]係0.05原子%至30.0原子%(例如，0.5原子%至10.0原子%)。

例如，島狀物75可藉由離子植入、氣相擴散及電漿增強摻雜之任一或多者來形成。此外且例如，若藉由離子植入，則島狀物75可能在材料24、47、63、77、62及43之例示性蝕刻之前穿過遮罩開口46形成。此外且藉由實例，島狀物75可能在於導體材料17上方形成材料62、77、63、47及/或24之一或多者之前形成。若在形成至材料24、47、63、77、62及43中之開口72之前形成島狀物75，則當蝕刻開口72時，島狀物75可能提供一蝕刻停止功能。無論如何，可在島狀物75中之(若干)摻雜劑可在島狀物形成之後活化(例如，藉由熱退火)。在一項實施例中，導體材料17包括導電摻雜半導電材料(例如，43)，其中島狀物75係藉由離子植入、氣相擴散及電漿增強摻雜之一者(至少一者)來形成。在一項實施例中，導電摻雜半導電材料包括磷摻雜矽，且離子植入、氣相擴散及電漿增強摻雜之至少一者係運用B。

參考圖5及圖6，遮蔽材料45(未展示)已被移除，且犧牲支柱73已形成於導體階層16中(至少在其中)，其中導體階層16中之島狀物75個別地在個別犧牲支柱73正下方。島狀物75包括不同於在其上方之上導體材料43(其在島狀物75上方且在其橫向外側)之組合物及不同於犧牲支柱73之組合物的一組合物。理想地，犧牲支柱73之組合物使得其可容易相對於上文提及之其他例示性材料(例如，包括金屬材料(諸如元素形式W)之犧牲支柱73)選擇性地各向同性地蝕刻。在一項實施例中且如所展示，犧牲支柱73已形成為向上延伸至下部18L中(例如，使其頂部與下部18L之頂部豎向重合)。

參考圖7及圖8，堆疊18*之一上部18U之垂直交替之第一階層22U及第二階層20U已形成於下部18L及犧牲支柱73上方。例示性第一階層22U包括材料26，材料26可為犧牲性的(例如，氮化矽)且具有不同於第一階層22U之材料24(例如，二氧化矽)之組合物。第一階層22U可為導電的，且第二階層20U可為絕緣的(例如，其包括二氧化矽24)，但在結合在此最初描述之例示性方法實施例(其係「後閘極」或「替換閘極」)之此處理點不必如此。例示性上部18U被展示為在下部18L上方以一第一階層22U起始，但此可替代地以一第二階層20U起始(未展示)。此外且藉由實例，下部18L可形成為具有一或多個第一及/或第二階層作為其之一頂部。無論如何，僅展示少量階層20U及22U，其中更可能的是，上部18U(及藉此堆疊18*)包括數十個、一百個或更多個等之階層20*及22*。此外，可為或可能並非周邊及/或控制電路之部分之其他電路可在導體階層16與堆疊18*之間。僅藉由實例，此電路之多個垂直交替之導電材料階層及絕緣材料階層可在導電階層22*之一最下導電階層下方及/或在導電階層22*之一最上導電階層上方。例如，一或多個選擇閘極階層(未展示)可在導體階層16與最下導電階層22*之間，且一或多個選擇閘極階層可在導電階層22*之一最上導電階層上方。替代地或額外地，所描繪之最上及最下導電階層22*之至少一者可為一選擇閘極階層。

通道開口25已經蝕刻穿過上部18U中之第二階層20*及第一階層22*，且其等個別地在個別犧牲支柱73正上方且停止在個別犧牲支柱73上(即，在其頂上或其內)。

電晶體通道材料可在豎向上沿著絕緣階層及導電階層形成於個別通道開口中，因此包括個別通道材料串，其與導體階層中之導電材料直接電耦合。所形成之例示性記憶體陣列之個別記憶體單元可包括一閘極區(例如，一控制閘極區)及橫向介於閘極區與通道材料之間的一記憶體結構。在一項此實施例中，記憶體結構經形成以包括一電荷阻擋區、儲存材料(例如，電荷儲存材料)及一絕緣電荷通路材料。個別記憶體單元之儲存材料(例如，浮動閘極材料(諸如摻雜或無摻雜矽)或電荷捕獲材料(諸如氮化矽、金屬點等))在豎向上沿著電荷阻擋區之個別者。絕緣電荷通路材料(例如，具有夾置於兩個絕緣體氧化物[例如，二氧化矽]之間之含氮材料[例如，氮化矽]之一帶隙工程結構)橫向介於通道材料與儲存材料之間。

參考圖9至圖12，且在一項實施例中且如所展示，犧牲支柱73(未展示)已被移除(例如，藉由各向同性蝕刻)以使通道開口25延伸至島狀物75。此後，電荷阻擋材料30、儲存材料32及電荷通路材料34已在豎向上沿著絕緣階層20及導電階層22形成於個別通道開口25中。電晶體材料30、32及34(例如，記憶體單元材料)可藉由例如將其等之各自薄層沈積於堆疊18*上方及個別開口25內，其後接著將此至少往回平坦化至堆疊18*之一頂表面而形成。

作為一通道材料串構造78之一通道材料串53之通道材料36亦已在豎向上沿著絕緣階層20及導電階層22形成於通道開口25中。因此且作為如所展示之一個實例，一通道材料串構造78在個別通道開口25中且延伸以直接抵靠一個別島狀物75。在一項實施例中，通道材料串構造78個別地具有一底部79，底部79直接抵靠在其下方之島狀物75之一頂部80。在一項實施例中，通道材料串構造78個別地具有一底部79，底部79全部直接抵靠在其下方之島狀物75。在一個此後者實施例中，通道材料串構造78之底部79直接抵靠島狀物75之頂部80。

歸因於比例，材料30、32、34及36在一些圖中被共同展示為且僅指定為材料37。例示性通道材料36包含適當摻雜之結晶半導體材料，諸如矽、鍺及所謂的III/V族半導體材料(例如，GaAs、InP、GaP及GaN)之一或多者。材料30、32、34及36之各者之例示性厚度係25埃至100埃。可進行穿孔蝕刻以從通道開口25(未展示)之基底移除材料30、32及34以曝露導體階層16，使得通道材料36直接抵靠導體階層16之導體材料17。此穿孔蝕刻可關於材料30、32及34之各者各別地發生(如所展示)，或可關於僅一些材料發生(未展示)。替代地且僅藉由實例，可能未進行穿孔蝕刻，且通道材料36可僅由一單獨導電互連件直接電耦合至導體階層16之導體材料17(尚未展示)。無論如何，犧牲性蝕刻停止插塞(未展示)可在形成上部18U之前形成於下部18L中在通道開口25將處於之水平位置中。接著，可藉由蝕刻材料24及26以停止在犧牲插塞之材料上或內，其後接著在形成通道開口25中之材料之前挖出此等插塞之剩餘材料而形成通道開口25。一徑向中心固體介電材料38(例如，旋塗介電質、二氧化矽及/或氮化矽)被展示為在通道開口25中。替代地且僅藉由實例，通道開口25內之徑向中心部分可包含(若干)空隙空間(未展示)及/或不含固體材料(未展示)。

參考圖13及圖14，水平伸長溝槽40已形成(例如，藉由各向異性蝕刻)至堆疊18*中，且個別地在橫向緊鄰之記憶體區塊區58之間。溝槽40個別地延伸穿過上部18U而至最下第一階層22z，且在其中曝露第一犧牲材料77。接著，一選用薄犧牲襯層81(例如，氧化鉿、氧化鋁、相同或其他材料[例如，二氧化矽及氮化矽]之多個層等)已形成於溝槽40中，其後接著穿孔蝕刻穿過其間以曝露材料77。溝槽40可橫向向內或橫向向外漸縮而更深入至堆疊18*中(未展示)。藉由實例且為簡潔起見，通道開口25被展示為配置成每列四個及五個通道開口25之交錯列的群組或行。溝槽40通常將比通道開口25寬(例如，為其10至20倍寬，但為簡潔起見，並未展示此更寬程度)。可使用任何替代性現有或未來發展之配置及構造。溝槽40及通道開口25可相對於另一者以任何順序或同時形成。

參考圖15及圖16，第一犧牲材料77(未展示)已穿過溝槽40從最下第一階層22z移除(例如，藉由各向同性蝕刻)，因此垂直地在最下第二階層20z及次最下第二階層20x之間留下或形成一空隙空間64。例如，此可藉由理想地相對於材料62及63選擇性地進行之各向同性蝕刻而發生，例如在材料77係氮化矽之情況下使用液體或蒸氣H₃PO₄作為一主要蝕刻劑，或在材料77係多晶矽之情況下使用氫氧化四甲基銨[TMAH]。

圖17及圖18展示例示性後續處理，其中在一項實施例中，已在階層22z中蝕刻材料30(例如，二氧化矽)、材料32(例如，氮化矽)及材料34(例如，二氧化矽或二氧化矽及氮化矽之一組合)，以在最下第一階層22z中曝露通道材料串53之通道材料36之一側壁41。階層22z中之材料30、32及34之任何者可被視為其中之犧牲材料。作為一實例，考量其中犧牲襯層81係一或多種絕緣氧化物(而非僅僅二氧化矽)且記憶體單元材料30、32及34個別地為二氧化矽及氮化矽層之一或多者的一實施例。在此實例中，所描繪構造可藉由使用經改質或不同之化學品相對於另一者選擇性地循序蝕刻二氧化矽及氮化矽而產生。作為實例，100：1(按體積計)水與HF之一溶液將相對於氮化矽選擇性地蝕刻二氧化矽，而1000：1(按體積計)水與HF之一溶液將相對於二氧化矽選擇性地蝕刻氮化矽。因此且在此實例中，此等蝕刻化學品可在期望達成例示性所描繪構造之情況下以一交替方式使用。在一項實施例中且如所展示，此蝕刻已相對於犧牲襯層81(當存在時)選擇性地進行。在一項實施例中且如所展示，材料62及63(未展示)已被移除。當如此移除時，此可在移除材料30、32及34時被移除，例如，若材料62及63包括二氧化矽及氮化矽之一者或兩個。替代地，當如此移除時，此可各別地移除(例如，藉由各向同性蝕刻)。在期望如所展示之一構造之情況下，此項技術者能夠選擇其他化學品用於蝕刻其他不同材料。若犧牲襯層81包括二氧化矽及氮化矽之多個層，則此可與材料30、32、34、62及63之移除(例如，藉由蝕刻)相對應地移除(未展示)，其中此等材料共同包括氮化矽及二氧化矽。

參考圖19及圖20，傳導材料42(例如，導電摻雜多晶矽)已形成於最下第一階層22z中，且在一項實施例中直接抵靠通道材料36之側壁41。在一項實施例中且如所展示，此已形成為直接抵靠傳導階層21之傳導材料47之一底部及直接抵靠導體階層16之上導體材料43之一頂部，藉此將個別通道材料串53之通道材料36與導體階層16之上導體材料43及傳導階層21之傳導材料47直接電耦合在一起。如所展示，傳導材料42可內襯於且未填滿溝槽40，此至少部分歸因於溝槽40通常比最下第一階層22z之厚度寬得多，其中傳導材料42之沈積在最下第一階層22z之實質填充之後停止。圖21展示隨後從溝槽40移除傳導材料42及移除犧牲襯層81(未展示)。可在形成傳導材料42之前移除犧牲襯層81(未展示)。

參考圖22至圖26，導電階層22U之材料26(未展示)已被移除，例如藉由穿過溝槽40相對於其他經曝露材料理想上選擇性地各向同性地蝕除(例如，在材料26係氮化矽且其他材料包括一或多種氧化物或多晶矽之情況下使用液體或蒸氣H₃PO₄作為一主要蝕刻劑)。在實例實施例中，導電階層22U中之材料26(未展示)係犧牲性的且已用傳導材料48替換，且此後已從溝槽40移除傳導材料48，因此形成個別導電線29(例如，字線)及個別電晶體及/或記憶體單元56之豎向延伸串49。

一薄絕緣襯層(例如，Al₂O₃且未展示)可在形成傳導材料48之前形成。一些電晶體及/或一些記憶體單元56之大致位置用一括弧或用虛線輪廓指示，其中在所描繪實例中，電晶體及/或記憶體單元56基本上為環狀的或環形的。替代地，電晶體及/或記憶體單元56可能並未相對於個別通道開口25完全環繞，使得各通道開口25可具有兩個或更多個豎向延伸串49(例如，圍繞個別導電階層中之個別通道開口之多個電晶體及/或記憶體單元，其中個別導電階層中之每通道開口可能有多個字線，且未展示)。傳導材料48可被視為具有對應於個別電晶體及/或記憶體單元56之控制閘極區52之終端50。在所描繪實施例中，控制閘極區52包括個別導電線29之個別部分。材料30、32及34可被視為橫向介於控制閘極區52與通道材料36之間的一記憶體結構65。在一項實施例中且如關於例示性「後閘極」處理展示，在形成開口25及/或溝槽40之後形成導電階層22*之傳導材料48。替代地，例如關於「先閘極」處理，可在形成通道開口25及/或溝槽40之前形成導電階層之傳導材料(未展示)。

一電荷阻擋區(例如，電荷阻擋材料30)在儲存材料32與個別控制閘極區52之間。一電荷阻擋可在一記憶體單元中具有以下功能：在一程式化模式中，電荷阻擋可防止電荷載子從儲存材料(例如，浮動閘極材料、電荷捕獲材料等)流向控制閘極，且在一擦除模式中，電荷區塊可防止電荷載子從控制閘極流動至儲存材料中。因此，一電荷阻擋可用於阻擋個別記憶體單元之控制閘極區與儲存材料之間的電荷遷移。如所展示之一例示性電荷阻擋區包括絕緣體材料30。藉由進一步實例，一電荷阻擋區可包括儲存材料(例如，材料32)之一橫向(例如，徑向)外部部分，其中此儲存材料係絕緣的(例如，在一絕緣儲存材料32與傳導材料48之間不存在任何不同組合物之材料的情況下)。無論如何，作為一額外實例，在不存在任何單獨組合物之絕緣體材料30之情況下，一控制閘極之一儲存材料與導電材料之一介面可足以用作一電荷阻擋區。此外，傳導材料48與材料30(當存在時)之一介面與絕緣體材料30組合可一起用作一電荷阻擋區，且替代地或額外地可用作一絕緣儲存材料(例如，氮化矽材料32)之一橫向外部區。一例示性材料30係氧化矽鉿及二氧化矽之一或多者。

中介材料57已形成於溝槽40中，且藉此橫向介於橫向緊鄰之記憶體區塊58之間且縱向沿著橫向緊鄰之記憶體區塊58。中介材料57可提供橫向緊鄰之記憶體區塊之間的橫向電隔離(絕緣)。此可包含絕緣、半導電及傳導材料之一或多者，且無論如何，可促進導電階層22在一成品電路構造中彼此不短路。例示性絕緣材料係SiO₂、Si₃N₄、Al₂O₃及無摻雜多晶矽之一或多者。中介材料57可包含貫穿陣列通孔(未展示)。

本發明之一動機係減少或防止從通道材料串構造78下方蝕刻傳導材料42(此可能導致區塊提升)。島狀物75之存在可促進減少或防止傳導材料42之此非所要蝕刻。

如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或(若干)態樣可用於關於上述實施例展示及描述之實施例中。

在一項實施例中，一種用於形成包括記憶體單元(例如，56)串(例如，49)之一記憶體陣列(例如，12)之方法包括在一基板(例如，11)上形成包括導體材料(例如，17)之一導體階層(例如，16)。導體階層具有包括導體材料之一頂表面(例如，70)。導體階層包括在將形成個別通道材料串(例如，49)之位置中之島狀物(例如，75)。島狀物從頂表面向下間隔，且具有不同於在其上方之導體材料(例如，在島狀物75上方及旁邊兩者之材料17)之組合物。形成個別地包括一垂直堆疊(例如，18*)之橫向間隔之記憶體區塊區(例如，58)，該垂直堆疊包括在導體階層正上方之交替之第一階層(例如，22*)及第二階層(例如，20*)。第一階層之材料(例如，26)具有不同於第二階層之材料(例如，24)之組合物。通道開口(例如，25)經蝕刻穿過第一階層且停止在島狀物上(在其頂上或其內，且無關於犧牲支柱先前是否形成)。一通道材料串構造(例如，78)形成於通道開口之個別者中，且延伸以直接抵靠在其下方之島狀物。通道材料串構造之通道材料(例如，36)直接電耦合至導體階層中之導體材料。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或(若干)態樣。

替代性實施例構造可來源於上文描述之方法實施例或其他。無論如何，本發明之實施例涵蓋與製造方法無關之記憶體陣列。然而，此等記憶體陣列可具有如本文中在方法實施例中描述之屬性之任何者。同樣地，上述方法實施例可併有、形成及/或具有關於裝置實施例描述之屬性之任何者。

在一項實施例中，一種包括記憶體單元(例如，56)串(例如，49)之記憶體陣列(例如，12)包括個別地包括一垂直堆疊(例如，18*)之橫向間隔之記憶體區塊(例如，58)，該垂直堆疊包括在一導體階層(例如，16)上方之交替之絕緣階層(例如，20*)及導電階層(例如，22*)。記憶體單元串包括延伸穿過絕緣階層及導電階層而至導體階層中之通道材料串構造(例如，78)。通道材料串構造之通道材料(例如，36)直接電耦合至導體階層中之導體材料(例如，17)。導體階層包括島狀物(例如，75)，該等島狀物包括具有不同於包圍島狀物之個別者之導體階層之導體材料的組合物之組合物之材料。島狀物直接抵靠通道材料串構造之底部(例如，79)。中介材料(例如，57)橫向介於記憶體區塊之橫向緊鄰者之間及縱向沿著記憶體區塊之橫向緊鄰者。可使用如本文中關於其他實施例展示及/或描述之任何(若干)其他屬性或(若干)態樣。

上述(若干)處理或(若干)構造可被視為相對於形成為上述此等組件之一單一堆疊或單一層疊或形成於其內或作為一底層基底基板之部分的一組件陣列(儘管單一堆疊/層疊可具有多個階層)。用於操作或存取一陣列內之此等組件之控制及/或其他周邊電路亦可作為成品構造之部分形成於任何位置，且在一些實施例中可在陣列下方(例如，陣列下CMOS)。無論如何，可在圖中所展示或上文所描述之(若干)堆疊/(若干)層疊上方及/或下方提供或製造一或多個額外此(等)堆疊/層疊。此外，(若干)組件陣列可在不同堆疊/層疊中相對於彼此相同或不同，且不同堆疊/層疊可具有相對於彼此相同或不同之厚度。中介結構可設置於垂直緊鄰之堆疊/層疊(例如，額外電路及/或介電層)之間。再者，不同堆疊/層疊可彼此電耦合。多個堆疊/層疊可單獨且循序製造(例如，彼此上下)，或兩個或更多堆疊/層疊可基本上同時製造。

上文論述之總成及結構可用於積體電路(circuit/circuitry)中且可併入至電子系統中。此等電子系統可用於例如記憶體模組、裝置驅動器、電源模組、通信數據機、處理器模組及特定應用模組中，且可包含多層、多晶片模組。電子系統可為廣範圍之系統之任何者，諸如(舉例而言)相機、無線裝置、顯示器、晶片組、機上盒、遊戲、照明、車輛、時鐘、電視機、蜂巢式電話、個人電腦、汽車、工業控制系統、飛機等。

在本文件中，除非另有指示，否則「豎向」、「較高」、「上」、「下」、「頂部」、「頂上」、「底部」、「上方」、「下方」、「之下」、「下面」、「向上」及「向下」一般參考垂直方向。「水平」指代沿著一主基板表面之一大體方向(即，在10度以內)且可相對於在製造期間處理基板之方向，且垂直係與其大體正交之一方向。對「完全水平」之引用係沿著主基板表面之方向(即，與其未成角度)且可相對於在製造期間處理基板之方向。此外，如本文中所使用之「垂直」及「水平」係相對於彼此之大體垂直方向且與基板在三維空間中之定向無關。另外，「豎向延伸」及「在豎向上延伸」指代從完全水平傾斜達至少45°之一方向。此外，關於一場效電晶體之「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者係參考電晶體之通道長度之定向，在操作中，電流沿著該定向在源極/汲極區之間流動。對於雙極接面電晶體，「在豎向上延伸」、「豎向延伸」、「水平地延伸」、「水平延伸」及類似者係參考基底長度之定向，在操作中，電流沿著該定向在射極與集極之間流動。在一些實施例中，在豎向上延伸之任何組件、特徵及/或區垂直地或在垂直之10°以內延伸。

此外，「在…正上方」、「在…正下方」及「在…正下」要求兩個所述區/材料/組件相對於彼此有至少一些橫向重疊(即，水平)。再者，使用前面無「正」之「在…上方」僅要求所述區/材料/組件在另一所述區/材料/組件上方之某一部分在該另一所述區/材料/組件之豎向外側(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。類似地，使用前面無「正」之「在…下方」及「在…下」僅要求所述區/材料/組件在另一所述區/材料/組件下方/之下之某一部分在該另一所述區/材料/組件之豎向內側(即，與兩個所述區/材料/組件是否存在任何橫向重疊無關)。

本文中所描述之材料、區及結構之任何者可為均質的或非均質的，且無論如何可在其等上覆之任何材料上方連續或不連續。在針對任何材料提供一或多種例示性組合物之情況下，該材料可包括此一或多種組合物，基本上由或由此一或多種組合物組成。此外，除非另有陳述，否則各材料可使用任何合適之現有或尚待發展之技術形成，例如，原子層沈積、化學氣相沈積、物理氣相沈積、磊晶生長、擴散摻雜及離子植入。

另外，「厚度」本身(之前無方向形容詞)被定義為從不同組合物之一緊鄰材料或一緊鄰區之一最接近表面垂直地通過一給定材料或區之平均直線距離。另外，本文中所描述之各種材料或區可具有實質上恆定厚度或具有可變厚度。若具有可變厚度，則厚度係指平均厚度，除非另有指示，且歸因於厚度可變，此材料或區將具有某一最小厚度及某一最大厚度。如本文中所使用，「不同組合物」僅要求兩個所述材料或區之可彼此直接抵靠之部分在化學及/或物理上不同，例如前提是此等材料或區並非均質的。若兩個所述材料或區彼此未直接抵靠，則「不同組合物」僅要求兩個所述材料或區之彼此最接近之部分在化學及/或物理上不同，前提是此等材料或區並非均質的。在本文件中，當一材料、區或結構相對於彼此存在至少一些實體觸碰接觸時，所述材料、區或結構彼此「直接抵靠」。相比之下，前面未加「直接」之「在...上方」、「在…上」、「鄰近」、「沿著」及「抵靠」涵蓋「直接抵靠」以及其中(若干)中介材料、(若干)區或(若干)結構未導致所述材料、區或結構相對於彼此之實體觸碰接觸的構造。

在本文中，若在正常操作中，電流能夠從區-材料-組件之一者連續地流動至另一者且主要因亞原子正及/或負電荷(當充分產生亞原子正及/或負電荷時)之移動而流動，則區-材料-組件彼此「電耦合」。另一電子組件可在區-材料-組件之間且電耦合至區-材料-組件。相比之下，當區-材料-組件被稱為「直接電耦合」時，直接電耦合之區-材料-組件之間無中介電子組件(例如，無二極體、電晶體、電阻器、換能器、開關、熔絲等)。

在本文件中，對「列」及「行」之任何使用係為了方便區分特徵之一個系列或定向與特徵之另一系列或定向，且組件已經或可沿著其形成。無關於功能，「列」及「行」關於任何系列之區、組件及/或特徵同義地使用。無論如何，列可為筆直的及/或彎曲的及/或相對於彼此平行及/或不平行，行亦可如此。此外，列及行可相對於彼此按90°或一或多個其他角度(即，除直角外)相交。

本文中之導電/導體/傳導材料之任何者之組合物可為金屬及/或導電摻雜半導電/半導體/半傳導材料。「金屬材料」係一元素金屬、兩種或更多種元素金屬之任何混合物或合金及任何一或多種導電金屬化合物的任一者或組合。

在本文中，關於蝕刻(etch/etching)、移除(removing/removal)、沈積及/或形成(forming/formation)對「選擇性」之任何使用係一種所述材料相對於另一(些)所述材料以至少2：1體積比之一速率如此作用之此一動作。此外，對選擇性地沈積、選擇性地生長或選擇性地形成之任何使用係針對至少前75埃之沈積、生長或形成使一種材料相對於另一或多種所述材料以至少2：1體積比之一速率沈積、生長或形成。

除非另有指示，否則本文中使用「或」涵蓋任一者及兩者。

結論

在一些實施例中，一種用於形成包括記憶體單元串之一記憶體陣列之方法包括在一基板上形成包括導體材料之一導體階層。導體階層具有包括導體材料之一頂表面。導體階層包括在將形成個別通道材料串之位置中之島狀物。島狀物從頂表面向下間隔且具有不同於在其上方之導體材料之組合物。橫向間隔之記憶體區塊區個別地包括一垂直堆疊，該垂直堆疊包括形成於導體階層正上方之交替之第一階層及第二階層。第一階層之材料具有不同於第二階層之材料之組合物。通道開口經蝕刻穿過第一階層及第二階層且停止在島狀物上；及。一通道材料串構造形成於通道開口之個別者中，且延伸以直接抵靠在其下方之島狀物。通道材料串構造之通道材料直接電耦合至導體階層中之導體材料。

在一些實施例中，一種用於形成包括記憶體單元串之一記憶體陣列之方法包括在一基板上形成包括導體材料之一導體階層。形成一堆疊之一下部，該下部將包括在導體階層上方之垂直交替之第一階層及第二階層。該堆疊包括橫向間隔之記憶體區塊區。第一階層之材料具有不同於第二階層之材料之組合物。第一階層之一最下第一階層包括犧牲材料。在導體階層中在將形成個別通道材料串之位置中形成犧牲支柱，且在導體階層中形成島狀物，該等島狀物個別地在犧牲支柱之個別者正下方。島狀物包括不同於在其上方之導體材料之組合物及不同於犧牲支柱之組合物的一組合物。在下部及犧牲支柱上方形成堆疊之一上部之垂直交替之第一階層及第二階層。穿過第一階層及第二階層蝕刻通道開口，該等通道開口個別地在個別犧牲支柱正上方且停止在個別犧牲支柱上。移除犧牲支柱以使通道開口延伸至島狀物。一通道材料串構造形成於通道開口之個別者中且延伸以直接抵靠島狀物之個別者。將水平伸長溝槽形成至堆疊中，該等溝槽個別地橫向介於記憶體區塊區之橫向緊鄰者之間。溝槽延伸穿過上部而至最下第一階層且曝露其中之犧牲材料。穿過溝槽從最下第一階層各向同性地蝕刻經曝露犧牲材料。在各向同性蝕刻之後，在最下第一階層中形成導電材料，該導電材料將通道材料串構造之通道材料及導體階層之導體材料直接電耦合在一起。

在一些實施例中，一種包括記憶體單元串之記憶體陣列包括個別地包括一垂直堆疊之橫向間隔之記憶體區塊，該垂直堆疊包括在一導體階層上方之交替之絕緣階層及導電階層。記憶體單元串包括延伸穿過絕緣階層及導電階層而至導體階層中之通道材料串構造。通道材料串構造之通道材料直接電耦合至導體階層之導體材料。導體階層包括島狀物，該等島狀物包括具有不同於包圍島狀物之個別者之導體階層之導體材料的組合物之組合物之材料。島狀物直接抵靠通道材料串構造之底部。中介材料橫向介於記憶體區塊之橫向緊鄰者之間及縱向沿著記憶體區塊之橫向緊鄰者。

按照法規，本文中所揭示之標的物已用或多或少特定於結構及方法特徵之語言進行描述。然而，應瞭解，發明申請專利範圍不限於所展示及描述之特定特徵，此係因為本文中揭示之構件包括實例實施例。因此，發明申請專利範圍應被給予如字面措詞之全範疇且應根據均等論加以適當解釋。