TW202129911A - 雙堆疊三維nand記憶體元件及其製作方法 - Google Patents

雙堆疊三維nand記憶體元件及其製作方法 Download PDF

Info

Publication number
TW202129911A
TW202129911A TW109107627A TW109107627A TW202129911A TW 202129911 A TW202129911 A TW 202129911A TW 109107627 A TW109107627 A TW 109107627A TW 109107627 A TW109107627 A TW 109107627A TW 202129911 A TW202129911 A TW 202129911A
Authority
TW
Taiwan
Prior art keywords
layer
channel
stack
region
dielectric
Prior art date
Application number
TW109107627A
Other languages
English (en)
Other versions
TWI738241B (zh
Inventor
盧峰
高晶
周文斌
Original Assignee
大陸商長江存儲科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 大陸商長江存儲科技有限責任公司 filed Critical 大陸商長江存儲科技有限責任公司
Publication of TW202129911A publication Critical patent/TW202129911A/zh
Application granted granted Critical
Publication of TWI738241B publication Critical patent/TWI738241B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種用於形成三維（3D）記憶體元件的方法，包括在基底的第一區域和第二區域上形成一交替介電堆疊體；以及形成多個通道孔，多個通道孔垂直地穿過交替介電堆疊體以暴露基底的至少一部分。接著，形成一第一遮罩以覆蓋該第一區域中的通道孔並且暴露該第二區域中的通道孔。然後，在該第二區域的交替介電堆疊體中形成凹槽，然後在凹槽中形成一第二遮罩，其中該第二遮罩覆蓋該第二區域中的通道孔並且暴露該第一區域中的通道孔。因此，在後續去除在第一區域中的每個通道孔底部的存儲膜的步驟中，而能夠通過第二遮罩保護第二區域中的存儲膜。

Description

雙堆疊三維NAND記憶體元件及其製作方法
本發明內容大致上涉及半導體技術領域。更具體而言，本發明內容特別涉及一種用於形成三維（3D）記憶體元件及其製作方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。三維（three dimensional, 3D）記憶體元件架構可以解決平面式記憶體的密度限制。
為了進一步增加3D記憶體元件中的儲存容量，已經大大增加了垂直堆疊的存儲單元的數量，同時減小了存儲單元的橫向尺寸。因此，3D記憶體元件的存儲單元的高寬比已經顯著增加，從而在各種製程中帶來了許多挑戰。例如，在不損壞通道孔的側壁上的存儲膜的情況下形成通道層是具有挑戰性的。因此，本領域仍需要一種改良的3D記憶體元件的製造製程以能夠達到高密度性和良好的可靠性。
本發明公開了一種三維（3D）記憶體元件以及製作方法的實施例。
本發明一方面提供了一種用於形成三維（3D）記憶體元件的方法，該方法包括：在一基底上形成一交替介電堆疊體；形成多個通道孔，其中該多個通道孔在垂直於該基底的一方向上垂直地穿過該交替介電堆疊體，以暴露該基底的至少一部分；形成一第一遮罩，該第一遮罩覆蓋一第一區域中的該多個通道孔並且暴露一第二區域中的該多個通道孔；在該第二區域中的該交替介電堆疊體中形成一凹槽；在該凹槽中形成一第二遮罩，其中該第二遮罩覆蓋該第二區域中的該多個通道孔並且暴露該第一區域中的該多個通道孔；以及在該第一區域中的各該多個通道孔的底部形成一凹陷。
在一些實施例中，形成該第一遮罩包括：設置覆蓋該第一區域中的該多個通道孔的一硬遮罩層，其中該硬遮罩層不填充在該多個通道孔內部；
在該硬遮罩層的頂部形成一第一光阻層；以及將該第一光阻層的圖案轉移到該硬遮罩層。
在一些實施例中，設置該硬遮罩層包括設置一非晶碳層。
在一些實施例中，形成該交替介電堆疊體包括：形成在垂直於該基底的該方向上垂直地堆疊的多個介電層對，其中每個介電層對包括一第一介電層和不同於該第一介電層的一第二介電層。
在一些實施例中，在該交替介電堆疊體中形成該凹槽包括：去除一對或多對的該第一介電層和該第二介電層。
在一些實施例中，該方法還包括：在形成該多個通道孔之後，在該基底自各該多個通道孔內部暴露出來的部分上設置一磊晶層。在一些實施例中，該方法還包括：在各該多個通道孔的側壁和該磊晶層的頂表面上設置一存儲膜。在一些實施例中，該方法還包括：在該存儲膜上設置一第一封蓋層。
在一些實施例中，該方法還包括：在該第一區域中的該多個通道孔的該底部形成該凹陷之後，在該多個通道孔內部的側壁上設置一通道層，該通道層位於該存儲膜以及該磊晶層上。該方法還包括：在該多個通道孔內部設置一通孔填充材料層；以及去除該多個通道孔之外的多餘的該通孔填充材料層、該通道層和該存儲膜。
在一些實施例中，去除在該多個通道孔之外的多餘的該通孔填充材料層、該通道層和該存儲膜包括進行一化學機械研磨。
在一些實施例中，在去除在該多個通道孔之外的多餘的該通孔填充材料層、該通道層和該存儲膜之後，還包括在該第一區域中的該多個通道孔的上部中形成一頂部接觸結構，其中該頂部接觸結構與該多個通道孔內部的該通道層連接。
在一些實施例中，在該凹槽中形成該第二遮罩包括：在該第二區域中的該交替介電堆疊體之上設置一第二光阻層，其中該第二光阻層位於該多個通道孔之外；以及將該第二光阻層平坦化以形成與該交替介電堆疊體共平面的一頂表面。
在一些實施例中，在該第一區域中的該多個通道孔的該底部形成該凹陷包括：在該第一區域中的該多個通道孔內部以及在該第二區域中的該第二遮罩的頂部設置一第二封蓋層；從該第一區域中的該多個通道孔的該底部去除該第二封蓋層，以暴露該基底或在該基底上的一磊晶層。
在一些實施例中，該方法還包括：將該交替介電堆疊體制換成具有交替的導電層和介電層的一膜堆疊體。
本發明另一方面提供了一種雙堆疊三維（3D）記憶體元件，其包括一交替介電堆疊體，該交替介電堆疊體具有設置在一基底上的一上部堆疊和一下部堆疊，該上部堆疊和該下部堆疊分別包括在垂直於該基底的一方向上交替堆疊的多個第一介電層和多個第二介電層，其中該多個第二介電層不同於該多個第一介電層；多個通道孔，該多個通道孔穿過該交替介電堆疊體的該上部堆疊和該下部堆疊並且進入該基底中；一存儲膜、一通道層和一通孔填充材料層覆蓋在該多個通道孔各者的側壁上；在一第一區域中的該多個通道孔中的各該通道孔的底部的一凹陷；以及在一第二區域中的該交替介電堆疊體的該上部堆疊中的一凹槽。
在一些實施例中，雙堆疊3D記憶體元件還包括：在該多個通道孔中的各該通道孔的底部的一磊晶層，其中該磊晶層通過該第一區域中的該凹陷與該通道層連接；以及該存儲膜在該第二區域中被夾在該磊晶層和該通道層之間。
在一些實施例中，雙堆疊3D記憶體元件還包括：一封蓋層，其在該第二區域中的該多個通道孔中的各該通道孔的底部被夾在該磊晶層和該通道層之間。
在一些實施例中，在該第二區域中的該交替介電堆疊體的該上部堆疊中的該凹槽包括該磊晶層和該通孔填充材料層。
在一些實施例中，雙堆疊3D記憶體元件還包括：一頂部接觸結構，該頂部接觸結構位在該第一區域中的該多個通道孔中的各該通道孔內部的該通孔填充材料層的頂部，其中該頂部接觸結構與該通道層連接。
在一些實施例中，該交替介電堆疊體在該第一區域中與該頂部接觸結構共平面，並且在該第二區域中與該凹槽內部的該通孔填充材料層共平面。
根據本發明內容的說明書、權利要求書和附圖，本領域技術人員應可以理解本發明內容的其它方面的應用。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在…上」、「在…之上」和「在…上方」的含義應以最寬廣的方式來解釋，使得「在…上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在…之上」或「在…上方」並不限於 「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（或多個）元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以對應地解釋本文使用的空間相關描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底包括「頂」表面和「底」表面。基底的頂表面通常是形成半導體元件的位置。因此，除非文中另外說明，否則半導體元件通常是形成在基底的頂側。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側則是相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層（其中形成有接觸、互連線和/或垂直互連插塞（VIA））以及一個或多個介電層。
在本發明內容中，為了便於描述，「級（tier）」用於代表在垂直方向上具有大致上相同高度的元件。例如，字元線和下層的閘極介電層可以被稱為“一級”，字元線和下層的絕緣層可以一起被稱為「一級」。具有大致上相同高度的字元線可以被稱為「一級字元線」或類似術語等。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30％內變化(例如，值的±10％、±20％或±30％)。
在本發明內容中，術語「水平的」、「水平地」或「橫向的」、「橫向地」意指標稱上(名義上)平行於基底的橫向表面的取向，並且術語「垂直的」或“垂直地」意指標稱上垂直於基底的橫向表面的取向。
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」或「存儲器串」，例如NAND存儲串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。
第1圖示出了根據本發明內容的一些實施例的示例性三維（3D）記憶體元件100的俯視圖。3D記憶體元件100可以是記憶體晶片（封裝）、記憶體晶粒或記憶體晶粒的任何部分。3D記憶體元件100可以包括一個或多個存儲平面101，其中每個存儲平面101可以包括多個存儲塊103。可以在每個存儲平面101上進行相同且同步的操作。大小可以是百萬位元（MB）的存儲塊103是用於執行抹除操作的最小單位。如第1圖所示實施例中，示例性3D記憶體元件100包括四個存儲平面101，並且每個存儲平面101包括六個存儲塊103。每個存儲塊103可以包括多個存儲單元，其中每個存儲單元可以通過例如位元線(bit lines)和字元線(word lines)之類的互連來尋址。位元線和字元線可以是互相垂直的方式來佈局（例如，分別按照行和列佈局），從而形成金屬線陣列。例如，在第1圖中，位元線的方向標示為位元線方向BL，字元線的方向被標示為字元線方向WL。在本發明內容中，存儲塊103也被稱為「存儲陣列」或「陣列」。存儲陣列是記憶體元件中的核心區域，用來執行儲存數據的功能。
3D記憶體元件100還包括周邊區105，即圍繞存儲平面101的區域。周邊區105包含用於支援存儲陣列的功能的許多數位、類比及/或混合信號控制和感測電路，其包括但不限於頁面緩衝器、解碼器（例如行解碼器和列解碼器）以及讀出放大器。周邊電路使用主動和/或被動半導體元件，例如電晶體、二極管、電容器、電阻器等，這對於本領域普通技術人員來說是顯而易見的。
需特別說明的是，在第1圖中所示的3D記憶體元件100中的存儲平面101的佈置和每個存儲平面101中的存儲塊103的佈置僅用作示例，其不限制本發明內容的範圍。
請參考第2圖，示出了根據本發明內容的一些實施例中如第1圖中的區域108的放大的俯視圖。3D記憶體元件100的區域108可以包括階梯區210和通道結構區211。通道結構區211可以包括存儲器串212的陣列，每個存儲器串212包括多個堆疊的存儲單元。階梯區210可以包括階梯結構和形成在階梯結構上的接觸結構214的陣列。在一些實施例中，字元線方向WL上跨通道結構區211和階梯區210延伸的多個狹縫結構216可以將存儲塊劃分為多個存儲指狀部218。至少一些狹縫結構216可以作為通道結構區211中的存儲器串212的陣列的共用源極觸點。頂部選擇閘極切口220可以設置在例如每個存儲指狀部218的中間，以將存儲指狀部218的頂部選擇閘極（TSG）劃分為兩個部分，從而可以將存儲指狀部劃分為兩個存儲切片224，其中，在存儲切片224中共享相同字元線的存儲單元形成可編程（讀/寫）存儲頁面。雖然可以在存儲塊級別執行3D NAND記憶體元件的抹除操作，但是可以在存儲頁面級別執行讀和寫操作。存儲頁面的大小可以為千位元（KB）。在一些實施例中，區域108還包括虛設存儲器串222，其用於在製造期間控制製程變化和/或用於提供額外的機械支撐。
第3圖示出了根據本發明內容的一些實施例的示例性三維（3D）記憶體陣列結構300的一部分的透視圖。記憶體陣列結構300包括基底330，在基底330之上的絕緣層331、在絕緣層331之上的一級下部選擇閘極（LSG）332以及多級控制閘極333（也被稱為字元線（word line）），多級控制閘極333堆疊在下部選擇閘極（LSG）332的頂部，以形成包含交替的導電層和介電層的膜堆疊體335。為了清楚起見，與各級控制閘極333相鄰的介電層在第3圖中並未繪示出來。第3圖中，X方向表示字元線方向WL，Y方向表示位元線方向，Z方向表示垂直於基底的垂直方向。
每一級的控制閘極333通過穿過膜堆疊體335的狹縫結構216-1和狹縫結構216-2區隔開。記憶體陣列結構300還包括在包含控制閘極333的堆疊體之上的一級頂部選擇閘極（TSG）334。頂部選擇閘極(TSG)334、控制閘極333和下部選擇閘極(LSG)332的堆疊體也被稱為「閘電極」。記憶體陣列結構300還包括存儲器串212、以及由位在相鄰LSG 332之間的基底330中的摻雜形成的源極線區344。每個存儲器串212包括延伸穿過絕緣層331以及膜堆疊體335中交替的導電層和介電層的通道孔336。存儲器串212還包括設置在通道孔336的側壁上的存儲膜337、在存儲膜337之上的通道層338以及被通道層338圍繞的通孔填充材料層339。存儲單元340可以形成在控制閘極333和存儲器串212的交點處。記憶體陣列結構300還包括在頂部選擇閘極334之上並且與存儲器串212連接的多條位元線（bit line）341。記憶體陣列結構300還包括通過多個接觸結構214與閘電極連接的多條金屬互連線343。膜堆疊體335的邊緣具有階梯形狀，以允許金屬互連線343及接觸結構214電連接到每一級閘電極。
在第3圖中，為了便於圖示及說明，僅示出了三級控制閘極，即控制閘極333-1、控制閘極333-2和控制閘極333-3以及一級的頂部選擇閘極(TSG) 334和一級的下部選擇閘極(LSG) 332。在此示例中，每個存儲器串212可以包括三個存儲單元，即存儲單元340-1、存儲單元340-2和存儲單元340-3，其中存儲單元340-1對應於控制閘極333-1、存儲單元340-2對應於控制閘極333-2，存儲單元340-3對應於控制閘極333-3。本領域技術人員應可理解，在一些實施例中，控制閘極的數量和存儲單元的數量可以超過三個，以增加儲存容量。在一些實施例中，記憶體陣列結構300還可以包括其它結構，例如，頂部選擇閘極切口、公用源極觸點和虛設存儲器串，為了簡化圖示，上述結構在第3圖中未示出。
為了追求3D記憶體元件中更高的儲存容量，已經大大增加了垂直堆疊的存儲單元的數量。因此，控制閘極或字元線333的數量(級數)大大增加，也相應地增加了交替的導電層和介電層的膜堆疊體335的總厚度。同時，存儲器串212的橫向尺寸已經被減小以進一步增加存儲單元340的密度和3D記憶體元件的儲存容量。因此，存儲器串212的高寬比已經顯著增加，從而在各種製程中帶來了許多挑戰。例如，用來形成穿過整個膜堆疊體335的通道孔336的蝕刻製程以及從通道孔336的底部去除存儲膜337以使通道層338與磊晶層558(參考第5圖)或基底330電連接的製程，由於膜堆疊體335的總厚度的增加，均面臨許多挑戰。
由於3D記憶體元件的製程的複雜性，目前已經開發出雙堆疊結構的。在雙堆疊3D記憶體元件中，垂直堆疊的存儲單元被劃分為兩部分，即上部堆疊和下部堆疊。在一些實施例中，可以依序形成上部堆疊和下部堆疊。例如，可以首先形成下部堆疊的膜堆疊體335，接著僅針對下部堆疊進行蝕刻以形成通道孔336。然後，可以在下部堆疊的頂部形成上部堆疊的另一膜堆疊體335，接著可以通過使用單獨的微影製程再次針對上部堆疊進行蝕刻以形成上部堆疊的通道孔。雖然雙堆疊結構和兩階段的製程可以降低高高寬比對於蝕刻製程或沉積製程的複雜性。但是，額外的微影步驟可能在上部堆疊和下部堆疊之間造成對準誤差（overlay error）。例如，對準誤差可能導致下部堆疊中的存儲膜337在對上部堆疊進行蝕刻以形成上部堆疊的通道孔的期間暴露而被損壞，可能造成字元線的漏電。
通常，與通道結構區211相比，在階梯區210（在第2圖中）中，由於較小的微影製程容忍度（其是由於階梯區210的階梯結構形貌而導致），上部堆疊和下堆疊之間的對準誤差更難控制。另外，為了為3D記憶體元件提供足夠的結構支撐，通常會將階梯區210中的虛設存儲器串222的通道孔的尺寸設計成大於通道結構區211中的存儲器串212的通道孔的尺寸。通常，較大的通道孔可以被更快地蝕刻，這可能在上部堆疊和下部堆疊之間的界面處形成更深的開槽（gouging），從而導致更大的字元線漏電。
在以下本發明公開的內容中，針對在雙堆疊3D記憶體元件中形成通道孔336和通道層338的步驟提供了一種改進方法。通過添加兩個微影遮罩並且修改製造製程，可以在用於存儲器串212的通道結構區211中形成期望的通道結構（例如，通道孔、存儲膜、通道層），同時可以減少虛設區域（例如，階梯區210）中的存儲膜損壞或側壁開槽過大的情況。
請參考第4圖，示出了根據本發明內容的一些實施例的具有雙堆疊的3D記憶體元件400的剖面示意圖。3D記憶體元件400包括設置在基底330上的交替介電堆疊體450，其中，交替介電堆疊體450包括下部堆疊450-1和上部堆疊450-2。
基底330可以提供用於形成後續結構的平臺。在一些實施例中，基底330可以是具有任何合適的半導體材料（例如單晶、多晶或單晶體半導體）的任何合適的半導體基底。例如，基底330可以包括矽、矽鍺（SiGe）、鍺（Ge）、絕緣上覆矽（SOI）、絕緣上覆鍺（GOI）、砷化鎵（GaAs）、氮化鎵、碳化矽、III-V族化合物或其任何組合，但不限於此。在一些實施例中，基底330可以包括形成在製程晶圓上的半導體材料層，例如玻璃、塑膠或另一半導體基底。
基底330的上表面330f在本文中也被稱為基底的「主表面」或「頂表面」。可以在基底330的上表面330f上設置材料層。其中，「最頂層」或「上層」是距基底的上表面330f最遠或較遠的層。「最底層」或「下層」是距基底的上表面330f最近或較近的層。
在一些實施例中，交替介電堆疊體450包括交替堆疊在彼此之上的多個介電層對，其中，每個介電層對包括第一介電層452（也被稱為「介電層」）和與第一介電層452不同的第二介電層454（也被稱為「犧牲層」）。交替介電堆疊體450在平行於基底330的上表面330f的橫向方向上延伸。
在交替介電堆疊體450中，第一介電層452和第二介電層454在垂直於基底330的表面的一垂直方向(例如第3圖的Z方向)上交替設置。換句話說，每個第二介電層454可以被夾在兩個第一介電層452之間，並且每個第一介電層452可以被夾在兩個第二介電層454之間（除了最底層和最頂層）。
形成交替介電堆疊體450可以包括將第一介電層452設置為各自具有相同的厚度或具有不同的厚度。例如，在一些實施例中，第一介電層452的厚度範圍可以介於10 nm至500 nm之間，較佳者大約是25 nm。類似地，第二介電層454可以各自具有相同的厚度或具有不同的厚度。例如，在一些實施例中，第二介電層454的厚度範圍可以介於10 nm至500 nm之間，較佳者大約為35 nm。應當理解的是，第4圖中的介電層對的數量僅用於說明的目的，交替介電堆疊體450中可以包括任何合適數量的介電層對。
在一些實施例中，第一介電層452包括任何合適的絕緣材料，例如，氧化矽、氮氧化矽、氮化矽、基於四乙氧基矽烷(TEOS)之氧化矽或包含氟(F)、碳(C)、氮(N)和/或氫(H)摻雜的氧化矽。第一介電層452還可以包括高介電常數(high-k)介電材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭或氧化鑭膜。在一些實施例中，第一介電層452可以是以上材料的任何組合。
可以使用任何合適的沉積方法在基底330上形成第一介電層452，例如，化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強化學氣相沉積（PECVD）、快速熱化學氣相沉積（RTCVD）、低壓化學氣相沉積（LPCVD）、濺射、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、高密度電漿化學氣相沉積（HDP-CVD）、熱氧化、氮化或任何其它合適的沉積方法，和/或其組合，但不限於此。
在一些實施例中，第二介電層454包括與第一介電層452不同的任何合適的材料，並且與第一介電層452之間具有蝕刻選擇性，可以相對於第一介電層452選擇性地被去除。例如，在一些實施例中，第二介電層454可以包括氧化矽、氮氧化矽、氮化矽、基於四乙氧基矽烷(TEOS)之氧化矽、多晶矽、多晶鍺、多晶鍺矽以及其任何組合，但不限於此。在一些實施例中，第二介電層454還包括非晶半導體材料，例如非晶矽或非晶鍺。可以使用與第一介電層452類似的技術來形成第二介電層454，例如化學氣相沉積(CVD)、物理氣相沉積（PVD）、原子層沉積ALD、熱氧化或氮化或其任何組合，但不限於此。
在一些實施例中，第一介電層452可以是氧化矽，並且第二介電層454可以是氮化矽。
在一些實施例中，交替介電堆疊體450可以包括除了第一介電層452和第二介電層454之外的材料層，並且可以由不同於第一介電層452及/或第二介電層454的材料製成，也可具有與第一介電層452及/或第二介電層454不同的厚度。例如，下部堆疊450-1和上部堆疊450-2之間可包括醫界面層455，其可以包括第一介電層452和/或具有不同厚度的其它介電材料。
交替介電堆疊體450的上部堆疊450-2還在頂部包括通道連接層456。在一些實施例中，通道連接層456可以包括多層結構，例如包括第一絕緣層456-1、第二絕緣層456-2和第三絕緣層456-3。第一絕緣層456-1、第二絕緣層456-2和第三絕緣層456-3可以由任何合適的絕緣材料和/或介電材料製成。在一些實施例中，第一絕緣層456-1和第三絕緣層456-3可以包括氧化矽，並且第二絕緣層456-2可以包括氮化矽。可以通過使用例如化學氣相沉積（CVD）、電漿增強化學氣相沉積（PECVD）、快速熱化學氣相沉積（RTCVD）、低壓化學氣相沉積（LPCVD）、濺射、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、或任何其它合適的製程來形成通道連接層456，但不限於此。
在一些實施例中，除了交替介電堆疊體450之外，可以在基底330的上表面330f上的周邊區105（參見第1圖）中形成周邊器件（未示出）。在一些實施例中，還可以在基底330的上表面330f上的存儲塊103（參見第1圖）中形成主動元件區域（未示出）。在一些實施例中，基底330還可以包括在上表面330f上的絕緣層331（在第4圖中未示出）。在一些實施例中，絕緣層331可以由與交替介電堆疊體450相同或不同的材料製成。
周邊器件可以包括任何合適的半導體元件，例如，金屬氧化物半導體場效應電晶體（MOSFET）、二極體、電阻器、電容器等。周邊器件可以用在支援存儲陣列的功能的許多數位、類比及/或混合信號控制和感測電路，其包括但不限於頁面緩衝器、解碼器（例如行解碼器和列解碼器）、驅動器、讀出放大器、定時和控制裝置等。
存儲塊中的主動元件區域被隔離結構圍繞，例如淺槽隔離(圖未示)。可以根據存儲塊中的陣列器件的功能，在主動元件區域中形成摻雜區，例如p型摻雜井區(well)和/或n型摻雜井區。
第5圖示出了根據本發明內容的一些實施例的3D記憶體元件500的剖面示意圖。3D記憶體元件500包括形成在交替介電堆疊體450中的多個通道孔336，其穿過整個交替介電堆疊體450的上部堆疊450-2和下部堆疊450-1，並且延伸進入部份基底330。
在一些實施例中，可以利用微影和蝕刻之類的製程形成通道孔336。在一些實施例中，蝕刻製程中可用光阻劑作為蝕刻遮罩之外，或者也可以使用碳基聚合物材料或硬遮罩作為蝕刻遮罩。在一些實施例中，硬遮罩的材料可以包括氧化矽、氮化矽、基於四乙氧基矽烷(TEOS)之氧化矽、含矽抗反射塗層（SiARC）、非晶矽或多晶矽、或其任何組合，但不限於此。用於形成通道孔336的蝕刻製程可以包括乾蝕刻、濕蝕刻或其組合，但不限於此。在一些實施例中，可以使用例如反應性離子蝕刻（RIE）製程之類的非等向性蝕刻來蝕刻交替介電堆疊體450。在一些實施例中，可以使用氟基或氯基的蝕刻氣體來進行蝕刻，例如碳氟(CF4 )、六氟乙烷(C2 F6 )、三氟甲烷(CHF3 )、六氟丙烯(C3 F6 )、氯氣(Cl2 )、三氯化硼(BCl3 )等、或其任何組合，但不限於此。需特別說明的是，用於蝕刻第一介電層452和第二介電層454的方法和蝕刻劑不應當受本發明上述內容的實施例限制。
在一些實施例中，可以通過相同的微影遮罩和蝕刻製程來同時形成階梯區210和通道結構區211中的所有通道孔336。在另一些實施例中，可以利用不同的微影遮罩和蝕刻製程來分別形成通道結構區211中和階梯區210中的通道孔336。例如，可以首先利用某種微影遮罩和蝕刻製程來形成階梯區210中的通道孔336，並且隨後可以利用另一種微影遮罩和不同的蝕刻製程來形成通道結構區211中的通道孔336。
在一些實施例中，可以通過依次蝕刻穿過下部堆疊450-1和上部堆疊450-2來形成通道孔336。在該示例中，下部堆疊450-1可以設置在基底330上，並且多個第一開口（未示出）可以形成在下部堆疊450-1中。然後，可以將填充材料設置在多個第一開口的內部。在沉積填充材料之後，可以在下部堆疊之上設置上部堆疊450-2。然後可以利用單獨的微影遮罩在上部堆疊450-2中形成多個第二開口。第二開口可以對準於第一開口，使得在去除填充材料之後，可以形成通道孔336，其延伸穿過整個交替介電堆疊體450。由於填充材料的去除製程或針對上部堆疊450-2中的多個第二開口的延伸蝕刻製程，可能在下部堆疊450-1和上部堆疊450-2之間的界面層455處形成開槽。
在一些實施例中，3D記憶體元件500還包括在通道孔336內部的磊晶層558。磊晶層558可以包括任何合適的半導體材料，例如，矽、矽鍺、鍺、砷化鎵、氮化鎵、III-V族化合物或其任何組合，但不限於此。在一些實施例中，可以從基底330磊晶生長磊晶層558。在一些實施例中，可以從基底330的被暴露在通道孔336內部的表面上選擇性地生長磊晶層558。在一些實施例中，磊晶層558可以是多晶半導體材料，例如多晶矽。
在一些實施例中，可以從基底330中的摻雜區（在第5圖中未示出）磊晶生長磊晶層558。在一些實施例中，可以通過使用p型或n型摻雜劑（例如硼、磷、砷或其任何組合）的離子植入製程來形成摻雜區。可以在沉積交替介電堆疊體450之前執行離子植入製程。在一些實施例中，可以在通道孔蝕刻之後執行離子植入製程。
第6圖示出了根據本發明內容的一些實施例的3D記憶體元件600的剖面示意圖。3D記憶體元件600包括設置在（第5圖中的）3D記憶體元件500上的存儲膜337。存儲膜337可以設置在每個通道孔336的側壁、磊晶層558的頂表面和通道連接層456的頂表面上。
在一些實施例中，存儲膜337可以包括多層結構的複合層，例如包括遂穿層(圖未示)、儲存層（也被稱為「電荷捕獲/儲存層」 (圖未示）和阻擋層(圖未示。在一些實施例中，每個通道孔336可以具有圓柱形狀。根據一些實施例，遂穿層、儲存層和阻擋層是沿著從通道孔336的中心朝向外部的方向以上述順序佈置。在一些實施例中，遂穿層可以包括氧化矽、氮化矽或其任何組合。阻擋層可以包括氧化矽、氮化矽、高介電常數（high-k）介電材料或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，存儲膜337包括ONO介電材料疊層，例如包括氧化矽的遂穿層、包括氮化矽的儲存層以及包括氧化矽的阻擋層。
在一些實施例中，可以在存儲膜337上設置第一封蓋層659，用來保護存儲膜337在後續的製造製程中免受損壞。在一些實施例中，第一封蓋層659可以包括非晶或多晶矽層。在一些實施例中，第一封蓋層659還可以包括氧化矽、氮氧化矽或氮化矽層。可以通過使用例如ALD、CVD、PVD或濺射之類的薄膜沉積製程或任何其它合適的製程來形成第一封蓋層659。在一些實施例中，第一封蓋層659的厚度可以大約介於10 nm至50 nm之間。
第7圖示出了根據本發明內容的一些實施例的3D記憶體元件700的剖面示意圖。3D記憶體元件700包括設置在（第6圖中所示的）3D記憶體元件600上的硬遮罩層760和第一光阻層762。
硬遮罩層760可以用於在後續蝕刻製程期間對位於其下方的元件和材料層提供保護。硬遮罩層760包括能夠抵擋蝕刻製程的任何合適的材料，例如包括非晶碳層760-1和介電遮罩層760-2。
非晶碳層760-1可以在3D記憶體元件600的頂部和通道孔336上提供非共形膜，其具有足夠低的階梯覆蓋度，因此不會填入通道孔336內。換句話說，非晶碳層760-1是覆蓋在通道連接層456的頂部的存儲膜337和第一封蓋層659上，位於通道孔336內部側壁上的存儲膜337和第一封蓋層659則未被非晶碳層760-1覆蓋，因而顯露出來。需說明的是，第7圖中非晶碳層760-1位在通道孔336之上的三角形形狀僅用於說明的目的，並且由於非共形沉積其可以是任何其它合適的形狀。可以通過CVD、PVD、濺射或任何其它合適的沉積方法於通道連接層456上設置非晶碳層760-1。在一些實施例中，非晶碳層760-1可以摻雜有其它抗蝕刻劑（例如硼），以改善非晶碳的抗蝕刻性。
在一些實施例中，硬遮罩層760還包括設置在非晶碳層760-1的頂部的介電遮罩層760-2。介電遮罩層760-2，的材料可例如包括氧化矽、氮氧化矽或氮化矽，但不限於此。在一些實施例中，介電遮罩層760-2可以包括薄金屬或金屬氧化物層，例如，氧化鋯（ZrO2）、氧化釔（Y2 O3 ）和氧化鋁（Al2O3），但不限於此。可以通過CVD、ALD、PVD、濺射或任何其它合適的沉積方法來形成介電遮罩層760-2。
需特別說明的是，硬遮罩層760不限於本文描述的示例性材料。在其他實施例中，也可以包括高介電常數(high-k)介電材料和/或其任何組合。
通過微影製程形成的第一光阻層762可以用於保護第一區域（例如，第2圖中的通道結構區211）並且暴露第二區域（例如，階梯區210或任何其它虛設區域）。在一些實施例中，第一光阻層762還包括用於改善微影製程並且在蝕刻期間提供額外保護的抗反射塗層（ARC）(圖未示)，例如介電抗反射塗層（DARC）或底部抗反射塗層（BARC）。
第8圖示出了根據本發明內容的一些實施例的3D記憶體元件800的剖面示意圖。3D記憶體元件800包括第一遮罩（即，硬遮罩層760的一部分或非晶碳層760-1），該第一遮罩是通過將第一光阻層762的圖案轉移至硬遮罩層760的非晶碳層760-1中來圖案戶化非晶碳層760-1而形成的。根據第一光阻層762的圖案，圖案化的第一遮罩（或非晶碳層760-1）會暴露出階梯區210的通道孔336，並且覆蓋住通道結構區211的通道孔336。
在一些實施例中，圖案轉移製程包括蝕刻製程。蝕刻製程包括乾蝕刻、濕蝕刻或其組合。乾蝕刻可以是使用氧（O2 ）基和/或氟（F）基的氣體（例如，碳氟(CF4 )、六氟乙烷(C2 F6 ) 和/或任何其它合適的氣體）的反應性離子蝕刻（RIE）製程。
如第8圖所示，在將硬遮罩層760（例如，蝕刻穿過第二區域的非晶碳層760-1）圖案化的步驟中可以同時消耗掉第一區域的第一光阻層762和介電遮罩層760-2。在一些實施例中，第一光阻層762和介電遮罩層760-2可以保留在第一區域的非晶碳層760-2的頂部。在該示例中，可以在將圖案轉移到非晶碳層760-2之後，在後續的製程步驟之前去除保留在第一區域的第一光阻層762和/或介電遮罩層760-2。
第9圖示出了根據本發明內容的一些實施例的3D記憶體元件900的剖面示意圖。3D記憶體元件900包括位於第二區域(階梯區210)中的凹槽964。可以通過使用第一遮罩（即，第8圖中的圖案化後的非晶碳層760-2）為蝕刻遮罩對第二區域(階梯區210)的交替介電堆疊體450-2的上部堆疊的多對的第一介電層452和第二介電層454進行蝕刻製程，以形成凹槽964。
如第9圖所示，在一些實施例中，可以去除階梯區210的通道連接層456以及前三對的第一介電層452和第二介電層454對來形成凹槽964。在其他實施例中，可以去除不同對數的第一介電層452和第二介電層454對。根據第7圖中的第一光阻層762的設計，還可以在基底330上除了階梯區210之外的各個虛設區域中去除通道連接層456和多對的第一介電層452/第二介電層454對。
在一些實施例中，可以通過乾蝕刻、濕蝕刻或其組合來去除通道連接層456以及第一介電層452和第二介電層454。乾蝕刻可以包括利用CF4 、CHF3 、C2 F6 或任何其它合適的氣體的反應性離子蝕刻（RIE）製程。在蝕刻製程之後，可以去除第8圖中的非晶碳層760-2，獲得如第9圖所示結構。
第10圖示出了根據本發明內容的一些實施例的3D記憶體元件1000的剖面示意圖。3D記憶體元件1000包括第二光阻層1070，其覆蓋階梯區210並且暴露出通道結構區211。
第二光阻層1070可以通過微影製程形成，並且可以包括具有粘滯度的任何光阻劑，使得光阻劑可以填充（如第9圖中所示）較大尺寸的凹槽964而不會填入具有小尺寸的通道孔336中。在一些實施例中，可以執行灰化製程（例如，氧電漿蝕刻）去除不預期地填入至通道結構區211的通道孔336內部的第二光阻層1070。
第11圖示出了根據本發明內容的一些實施例的3D記憶體元件1100的剖面示意圖。3D記憶體元件1100包括第二遮罩（即，第二光阻層1070的一部分）。可以通過將第10圖中的3D記憶體元件1000的第二光阻層1070平坦化以形成共平面的頂表面來形成3D記憶體元件1100。如第11圖所示，在3D記憶體元件1100中，第二光阻層1070和位在通道連接層456頂部的第一封蓋層659的頂表面是共平面的。在一些實施例中，平坦化製程包括利用O2 、CF4 或其它合適氣體的反應性離子蝕刻（RIE）製程，用來回蝕刻部分第二光阻層1070。在其他些實施例中，平坦化製程可以包括化學機械研磨。
第12圖示出了根據本發明內容的一些實施例的3D記憶體元件1200的剖面示意圖。3D記憶體元件1200包括設置在3D記憶體元件1100（如第11圖所示）上的第二封蓋層1072。在通道結構區211中，第二封蓋層1072覆蓋在通道孔336內部以及通道連接層456的頂部的第一封蓋層659上。第二封蓋層1072還覆蓋第二遮罩（即，階梯區210中的第二光阻層1070）。在一些實施例中，第二封蓋層1072材料可包括氧化矽、氮氧化矽、氮化矽或任何其它合適的介電材料。可以通過CVD、PVD或濺射等合適的製程來沉積第二封蓋層1072。
第13圖示出了根據本發明內容的一些實施例的3D記憶體元件1300的剖面示意圖。3D記憶體元件1300包括在通道結構區211中未被第二光阻層1070覆蓋的每個通道孔336底部的凹陷1374。相應地，通道結構區211中的經由凹陷1374延伸進入磊晶層558。換言之，通道結構區211的通道孔336底部的部分磊晶層558自通道孔336顯露出來。
可以通過乾蝕刻例如利用化學氣體（例如CF4 、CHF3 、C2 F6 或C3 F6 ）和/或其它合適的蝕刻劑的反應性離子蝕刻(RIE)製程來形成凹陷1374。在蝕刻製程期間，可以沉積一聚合物膜（未示出）以對通道孔336的側壁、通道連接層456的頂表面以及第二光阻層1070的頂部的第二封蓋層1072提供保護。蝕刻製程去除在通道結構區211中的通道孔336的底部處的第二封蓋層1072、第一封蓋層659和存儲膜337。因此，在形成凹陷1374之後，磊晶層558的至少一部分被暴露在通道結構區211中的通道孔336內部。在一些實施例中，凹陷1374的深度可以大約介於5 nm至100 nm之間，凹陷1374的寬度可以大約介於10 nm至100 nm之間。
第14圖示出了根據本發明內容的一些實施例的3D記憶體元件1400的剖面示意圖。可以通過從第13圖中的3D記憶體元件1300中去除第一封蓋層659和第二封蓋層1072來獲得第14圖所示之3D記憶體元件1400。在3D記憶體元件1400中，通道結構區211中的通道孔336內部的存儲膜337被暴露出來。在階梯區210中，存儲膜337被第一封蓋層659覆蓋，而磊晶層558被存儲膜337和第一封蓋層659覆蓋。
本發明通過使用第二光阻層1070，以在通道結構區211中形成凹陷1374以及去除第一封蓋層659/第二封蓋層1072的製程期間覆蓋住階梯區210中的結構而不暴露出來，因此可以避免階梯區210（即虛設區域）中的存儲膜337的損壞。
第15圖示出了根據本發明內容的一些實施例的3D記憶體元件1500的剖面示意圖。可以通過從第14圖中的3D記憶體元件1400中去除第二光阻層1070，然後於通道孔336內設置通道層338和通孔填充材料層339來形成第15圖所示之3D記憶體元件1500。
在通道結構區211中，通道層338覆蓋在通道孔336內部的存儲膜337的側壁上，並且通過凹陷1374與磊晶層558接觸。在階梯區210中，可以在通道孔336和凹陷964的側壁上形成通道層338。
通道層338可以是任何合適的半導體材料，例如在一些實施例中，通道層338可以是矽。在其他實施例中，通道層338可以是非晶矽、多晶矽或單晶矽。通道層338可以通過任何合適的薄膜沉積製程形成，包括但不限於CVD、PVD、ALD或其組合。在一些實施例中，通道層338的厚度可大約介於10 nm至30 nm之間。
在一些實施例中，可以設置通孔填充材料層339以填充通道結構區211和階梯區210中的每個通道孔336以及凹槽964。在一些實施例中，通孔填充材料層339的中間處可以包括一個或多個氣隙。通孔填充材料層339可以是任何合適的絕緣材料，例如可包括氧化矽、氮化矽、氮氧化矽、旋塗玻璃、硼或磷摻雜的氧化矽、碳摻雜氧化物（CDO或SiOC或SiOC:H）、氟摻雜氧化物（SiOF）或其任何組合，但不限於此。可以通過使用例如ALD、PVD、CVD、旋塗、濺射或任何其它合適的薄膜沉積技術來沉積通孔填充材料層339。通孔填充材料層339也可以利用重複進行沉積和回蝕刻製程來形成。回蝕刻製程可以包括但不限於濕蝕刻、乾蝕刻或其組合。
在一些實施例中，可通過進行平坦化製程，使通孔填充材料層339、通道層338和通道連接層456在3D記憶體元件1500中是共平面的。平坦化製程可例如是化學機械研磨、RIE、濕蝕刻或其組合，但不限於此。平坦化製程去除了在通道孔336和凹槽964外部的多餘的通孔填充材料層339、通道層338和存儲膜337。因此，在通道結構區211中，相鄰通道孔336之間的通道層338和存儲膜337可以斷開。
第16圖示出了根據本發明內容的一些實施例的3D記憶體元件1600的剖面示意圖。3D記憶體元件1600包括形成在通道結構區211中的每個通道孔336的頂部的頂部接觸結構1676。
在一些實施例中，頂部接觸結構1676可以是非晶矽或多晶矽，並且可以包括金屬、金屬合金和/或金屬矽化物，例如鎢、鈦、鉭、氮化鎢、氮化鈦、氮化鉭、矽化鎳、矽化鈷、矽化鎢、矽化鈦或其組合，但不限於此。頂部接觸結構1676可以通過凹槽蝕刻製程、然後是薄膜沉積來形成。凹槽蝕刻製程包括濕蝕刻、乾蝕刻或其組合。薄膜沉積包括CVD、PVD、ALD、濺射或任何其它合適的製程。
頂部接觸結構1676可以與通道結構區211中的每個通道孔336內部的通道層338形成電連接，而通道層338經由凹陷1374與磊晶層558電連接。
如第16圖所示，3D記憶體元件1600具有平坦的頂表面，其可以通過例如化學機械研磨（CMP）之類的平坦化製程來形成。利如，通過平坦化製程，可以去除在通道孔336外部的多餘的頂部接觸結構1676，而獲得3D記憶體元件1600的平坦頂表面。
可以繼續進行製造過程以形成具有功能性的雙堆疊3D記憶體元件。例如，如第3圖所示，接著可形成狹縫結構216，然後利用導電材料置換第二介電層454(犧牲層)以形成交替的導電層和介電層的膜堆疊體335，再形成用於電連接字元線333和位元線341的接觸結構214和金屬互連線343等。上述製程和結構對於本領域技術人員而言應為習知，為了簡化說明此處將不對其細節進行描述。
第17圖示出了根據本發明內容的一些實施例的用於形成第4圖至第16圖中所示的3D記憶體元件的示例性製造方法1700的流程圖。應當理解，本發明之用於形成堆疊結構的方法並不限於製造方法1700中所示的步驟，也可以在製造方法1700所示步驟之前、之後或之間執行其他未描述出來的步驟。此外，製造方法1700的步驟可以用不同的順序或同時進行。
如第17圖所示，製造方法1700開始於步驟S1710，在基底上形成交替介電堆疊體，其中交替介電堆疊體具有第一介電層和第二介電層互相交替層疊。例如，參考第4圖，在基底330上形成交替介電堆疊體450，交替介電堆疊體具有第一介電層452和第二介電層454。在一些實施例中，交替介電堆疊體450包括上部堆疊450-2和下部堆疊450-1。
在一些實施例中，第一介電層452和第二介電層454可以包括任何合適的絕緣材料，其中第二介電層454的材料不同於第一介電層452的材料。在一些實施例中，第一介電層452可以是氧化矽，並且第二介電層454可以是氮化矽。可以通過例如CVD、PVD、ALD、濺射或其任何組合的一種或多種薄膜沉積製程來形成交替介電堆疊體450。
在一些實施例中，在將交替介電堆疊體450設置在基底330上之後，可以通過使用多次蝕刻-修整製程來在交替介電堆疊體450的一端形成如第3圖所示的階梯結構。
接著，進行步驟S1720，形成穿過交替介電堆疊體的多個通道孔。例如，參考第5圖，可以形成多個通道孔336，其穿過整個交替介電堆疊體450並且暴露基底330的至少一部分。形成通道孔336的方法可以包括例如微影和蝕刻（例如非等向性反應離子蝕刻（RIE））之類的製程。在一些實施例中，可以使用後續的濕製程來清潔通道孔336，以去除來自RIE製程的可能的聚合物或副產物的殘留。
在一些實施例中，可以在通道孔內部沉積磊晶層以形成磊晶插塞。例如，參考第5圖，可以在通道孔336內形成磊晶層558。在一個示例中，可以通過使用選擇性磊晶成長製程來形成磊晶層558，在選擇性磊晶成長製程中，半導體層（例如矽）僅可以從通道孔336內基底330的暴露部分生長（或沉積在通道孔336內基底330的暴露部分上），而不在任何介電層（例如第一介電層452和第二介電層454）上生長。在一些實施例中，可以通過在磊晶成長期間原位摻雜或者通過後續的離子植入製程來對磊晶層558進行摻雜。
在一些實施例中，可以在通道孔內部依序設置存儲膜和第一封蓋層，例如參考第6圖，存儲膜337和第一封蓋層659可以依次設置在通道孔336內部。在一些實施例中，存儲膜337包括ONO介電材料疊層，例如包括氧化矽的遂穿層(圖未示)、包括氮化矽的儲存層(圖未示)以及包括氧化矽的阻擋層(圖未示)。在一些實施例中，存儲膜337還可以包括高介電常數(high-k)介電材料。在一些實施例中，第一封蓋層659包括非晶矽或多晶矽、氧化矽、氮氧化矽、氮化矽或其組合。
接著，進行步驟S1730，形成第一遮罩以覆蓋第一區域中的通道孔並且暴露第二區域中的通道孔。例如，參考第2圖和第7圖，在第一區域(例如通道結構區211）中的通道孔336之上形成第一遮罩。在一些實施例中，第一遮罩可以包括第7圖中的第一光阻層762和硬遮罩層760，其中，硬遮罩層760包括非共形膜（例如，非晶碳層760-1），其不填入通道孔336內部。可以通過濕蝕刻和/或乾蝕刻來將第一光阻層762的圖案轉移到下層的硬遮罩層760。結果，第一區域（例如通道結構區211）中的通道孔336被第一遮罩（例如硬遮罩層760）覆蓋，並且第二區域（例如第2圖和8中的階梯區210）中的通道孔336被暴露出來。
接著，進行步驟S1740，在第二區域中的交替介電堆疊體中形成凹槽。例如，參考第9圖，使用圖案化後的硬遮罩層760在第二區域(例如階梯區210)中去除交替介電堆疊體的頂部部分。因此，在第二區域（例如階梯區210）中形成凹槽964。第9圖所示實施例中，是將前三對的第一介電層452/第二介電層454對與通道連接層456一起去除，以在階梯區210中形成凹槽964。
接著，進行步驟S1750，形成第二遮罩以覆蓋第二區域中的通道孔並且暴露第一區域中的通道孔。例如，參考第10圖和第11圖，形成第二遮罩（例如第二光阻層1070）以覆蓋第二區域（例如階梯區210）中的通道孔336。可以選擇第二光阻層1070的粘滯度，使得第二光阻層1070填充具有較大尺寸的凹槽964而不會填入具有較小尺寸的通道孔336內。
在一些實施例中，可以利用通道連接層456的頂表面來將第二光阻層1070平坦化。平坦化製程包括乾蝕刻、濕蝕刻、化學機械研磨或其組合。
接著，進行步驟S1760，在第一區域中的每個通道孔的底部形成凹陷。例如，參考第14圖，在通道結構區211中的每個通道孔336的底部形成凹陷1374。凹陷1374可以通過乾蝕刻以蝕穿通道孔336的底部上的第一封蓋層659和存儲膜337來形成。因此，凹陷1374可在通道結構區211中的通道孔336內部暴露出部分磊晶層558。
在一些實施例中，可以在形成凹陷1374之前，於基底330上設置一介電層(圖未示)，例如第12圖和第13圖中的第二封蓋層1072。第二封蓋層1072可以在形成凹陷1374的蝕刻製程期間對通道孔的側壁上的存儲膜337提供保護。在形成凹陷1374期間，可以將存儲膜337和在通道結構區211(第一區域)中的通道孔336的底部處的該介電層(例如第二封蓋層1072)一起蝕刻。
在形成凹陷1374之後，可以移除第二封蓋層1072和第一封蓋層659，以暴露出在通道結構區211中的通道孔336內部的存儲膜337。後續，可以去除第二光阻層1070。
接著，進行步驟S1770，在通道孔內部設置通道層和通孔填充材料層。例如，參考第15圖，在通道結構區211(第一區域)中的通道孔336內部的存儲膜337上設置通道層338和通孔填充材料層339。在一些實施例中，如第15圖所示，通道層338和通孔填充材料層339也可以設置在階梯區210(第二區域)的通道孔336內部和凹槽964中。在一些實施例中，通道層338可以是非晶矽層或多晶矽層，並且通孔填充材料層337可以是氧化矽。可以通過使用例如CVD、PVD、ALD等的薄膜沉積製程來形成通道層338和通孔填充材料層339。
在一些實施例中，可以使用平坦化製程（例如化學機械研磨）來去除在通道孔336之外的多餘的存儲膜337、通道層338和通孔填充材料層339，以形成通道結構區211(第一區域)和階梯區210(第二區域)平坦化的頂表面。
接著，進行步驟S1780，在第一區域中的各通道孔中形成頂部接觸結構。例如，請參考第16圖，可以在通道結構區211(第一區域)中的每個通道孔336形成頂部接觸結構1676。根據本發明一些實施例，頂部接觸結構1676可以通過如下步驟來形成：使用蝕刻製程（例如RIE）使通孔填充材料層339凹陷以在通道孔336內部形成接觸凹槽，然後進行薄膜沉積以在所述接觸凹槽中沉積一半導體材料，例如一非晶矽層或多晶矽層。在其他實施例中，頂部接觸結構1676也可包括金屬、金屬合金或矽化物。頂部接觸結構1676與通道層338連接以用來電連接至通道層338。根據本發明一些實施例，可以使用平坦化製程（例如化學機械研磨）來去除通道孔336之外的多餘的半導體材料以形成平坦化的頂表面。
可以繼續進行製造製程以形成具有功能性的3D記憶體元件。例如，可以通過利用導電層來置換交替介電堆疊體450的第二介電層454來形成交替的導電層和介電層的膜堆疊體。
綜合以上，本發明內容描述了3D記憶體元件以及製造其的方法的一些實施例。
本發明一方面提供了一種用於形成三維（3D）記憶體元件的方法，該方法包括：在一基底上形成一交替介電堆疊體；形成多個通道孔，其中該多個通道孔在垂直於該基底的一方向上垂直地穿過該交替介電堆疊體，以暴露該基底的至少一部分；形成一第一遮罩，該第一遮罩覆蓋一第一區域中的該多個通道孔並且暴露一第二區域中的該多個通道孔；在該第二區域中的該交替介電堆疊體中形成一凹槽；在該凹槽中形成一第二遮罩，其中該第二遮罩覆蓋該第二區域中的該多個通道孔並且暴露該第一區域中的該多個通道孔；以及在該第一區域中的各該多個通道孔的底部形成一凹陷。
本發明另一方面提供了一種雙堆疊三維（3D）記憶體元件，其包括一交替介電堆疊體，該交替介電堆疊體具有設置在一基底上的一上部堆疊和一下部堆疊，該上部堆疊和該下部堆疊分別包括在垂直於該基底的一方向上交替堆疊的多個第一介電層和多個第二介電層，其中該多個第二介電層不同於該多個第一介電層；多個通道孔，該多個通道孔穿過該交替介電堆疊體的該上部堆疊和該下部堆疊並且進入該基底中；一存儲膜、一通道層和一通孔填充材料層覆蓋在該多個通道孔各者的側壁上；在一第一區域中的該多個通道孔中的各該通道孔的底部的一凹陷；以及在一第二區域中的該交替介電堆疊體的該上部堆疊中的一凹槽。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改及/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係。
發明內容部分和摘要部分可以闡述了發明人設想的本發明內容的一個或多個示例性實施例，而非全部的示例性實施例，並且因此，不意在透過任何方式對本發明內容和所附申請專利範圍構成限制。
本發明內容的寬度和範圍不應由上述示例性實施例中的任何示例性實施例限制，而是應該僅根據所附申請專利範圍及其等同物來界定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:三維（3D）記憶體元件 101:存儲平面 103:存儲塊 105:周邊區 108:區域 210:階梯區 211:通道結構區 212:存儲器串 214:接觸結構 216:狹縫結構 216-1:狹縫結構 216-2:狹縫結構 218:存儲指狀部 220:頂部選擇閘極切口 222:虛設存儲器串 224:存儲切片 300:記憶體陣列結構 330:基底 330f:上表面 331:絕緣層 332:下部選擇閘極(LSG) 333-1:控制閘極 333-2:控制閘極 333-3:控制閘極 334:頂部選擇閘極(TSG) 335:膜堆疊體 336:通道孔 337:存儲膜 338:通道層 339:通孔填充材料層 340-1:存儲單元 340-2:存儲單元 340-3:存儲單元 341:位元線 343:金屬互連線 400:3D記憶體元件 450:交替介電堆疊體 450-1:下部堆疊 450-2:上部堆疊 452:第一介電層 454:第二介電層 455:界面層 456:通道連接層 456-1:第一絕緣層 456-2:第二絕緣層 456-3:第三絕緣層 500:3D記憶體元件 558:磊晶層 600:3D記憶體元件 659:第一封蓋層 700:3D記憶體元件 760:硬遮罩層 760-1:非晶碳層 760-2:介電遮罩層 762:第一光阻層 800:3D記憶體元件 900:3D記憶體元件 964:凹槽 1000:3D記憶體元件 1070:第二光阻層 1072:第二封蓋層 1100:3D記憶體元件 1200:3D記憶體元件 1300:3D記憶體元件 1374:凹陷 1400:3D記憶體元件 1500:3D記憶體元件 1600:3D記憶體元件 1676:頂部接觸結構 1700:製造方法 S1710:步驟 S1720:步驟 S1730:步驟 S1740:步驟 S1750:步驟 S1760:步驟 S1770:步驟 S1780:步驟 WL:字元線方向 BL:位元線方向 X:方向 Y:方向 Z:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人員能夠實現和使用本發明內容。 第1圖示出了根據本發明內容的一些實施例的示例性三維（3D）記憶體晶粒的示意性俯視圖。 第2圖示出了根據本發明內容的一些實施例的3D記憶體晶粒的一個區域的示意性俯視圖。 第3圖示出了根據本發明內容的一些實施例的示例性3D記憶體陣列結構的一部分的透視圖。 第4圖至第16圖示出了根據本發明內容的一些實施例的示例性3D記憶體元件處於各個製造階段的剖面示意圖。 第17圖示出了根據本發明內容的一些實施例的用於形成3D記憶體元件的示例性方法的步驟流程圖。 通過結合附圖以及下文闡述的具體實施方式，本發明的特徵和優點將變得更加明顯。在附圖中，相應或在功能上或結構上相似的元件可以用相同的符號標示。在附圖中，元件首次出現的附圖由相應附圖標記中的最左邊的數字來指示。 下文將參考附圖描述來本發明內容的實施例。
210:階梯區
211:通道結構區
330:基底
336:通道孔
337:存儲膜
338:通道層
339:通孔填充材料層
452:第一介電層
454:第二介電層
456:通道連接層
558:磊晶層
659:第一封蓋層
1374:凹陷
1600:3D記憶體元件
1676:頂部接觸結構
450-1:下部堆疊
450-2:上部堆疊

Claims (20)

  1. 一種用於形成三維（3D）記憶體元件的方法，包括： 在一基底上形成一交替介電堆疊體； 形成多個通道孔，其中該多個通道孔在垂直於該基底的一方向上垂直地穿過該交替介電堆疊體，以暴露該基底的至少一部分； 形成一第一遮罩，該第一遮罩覆蓋一第一區域中的該多個通道孔並且暴露一第二區域中的該多個通道孔； 在該第二區域中的該交替介電堆疊體中形成一凹槽； 在該凹槽中形成一第二遮罩，其中該第二遮罩覆蓋該第二區域中的該多個通道孔並且暴露該第一區域中的該多個通道孔；以及 在該第一區域中的各該多個通道孔的底部形成一凹陷。
  2. 根據申請專利範圍第1項所述的方法，其中形成該第一遮罩包括： 設置覆蓋該第一區域中的該多個通道孔的一硬遮罩層，其中該硬遮罩層不填充在該多個通道孔內部； 在該硬遮罩層的頂部形成一第一光阻層；以及 將該第一光阻層的圖案轉移到該硬遮罩層。
  3. 根據申請專利範圍第2項所述的方法，其中設置該硬遮罩層包括設置一非晶碳層。
  4. 根據申請專利範圍第1項所述的方法，其中形成該交替介電堆疊體包括： 形成在垂直於該基底的該方向上垂直地堆疊的多個介電層對，其中每個介電層對包括一第一介電層和不同於該第一介電層的一第二介電層。
  5. 根據申請專利範圍第4項所述的方法，其中在該交替介電堆疊體中形成該凹槽包括：去除一對或多對的該第一介電層和該第二介電層。
  6. 根據申請專利範圍第1項所述的方法，還包括： 在形成該多個通道孔之後，在該基底自各該多個通道孔內部暴露出來的部分上設置一磊晶層。
  7. 根據申請專利範圍第6項所述的方法，還包括： 在各該多個通道孔的側壁和該磊晶層的頂表面上設置一存儲膜。
  8. 根據申請專利範圍第7項所述的方法，還包括： 在該存儲膜上設置一第一封蓋層。
  9. 根據申請專利範圍第7項所述的方法，還包括： 在該第一區域中的該多個通道孔的該底部形成該凹陷之後，在該多個通道孔內部的側壁上設置一通道層，該通道層位於該存儲膜以及該磊晶層上； 在該多個通道孔內部設置一通孔填充材料層；以及 去除該多個通道孔之外的多餘的該通孔填充材料層、該通道層和該存儲膜。
  10. 根據申請專利範圍第9項所述的方法，其中去除在該多個通道孔之外的多餘的該通孔填充材料層、該通道層和該存儲膜包括進行一化學機械研磨。
  11. 根據申請專利範圍第9項所述的方法，其中在去除在該多個通道孔之外的多餘的該通孔填充材料層、該通道層和該存儲膜之後，還包括： 在該第一區域中的該多個通道孔的上部中形成一頂部接觸結構，其中該頂部接觸結構與該多個通道孔內部的該通道層連接。
  12. 根據申請專利範圍第1項所述的方法，其中在該凹槽中形成該第二遮罩包括： 在該第二區域中的該交替介電堆疊體之上設置一第二光阻層，其中該第二光阻層位於該多個通道孔之外；以及 將該第二光阻層平坦化以形成與該交替介電堆疊體共平面的一頂表面。
  13. 根據申請專利範圍第1項所述的方法，其中在該第一區域中的該多個通道孔的該底部形成該凹陷包括： 在該第一區域中的該多個通道孔內部以及在該第二區域中的該第二遮罩的頂部設置一第二封蓋層； 從該第一區域中的該多個通道孔的該底部去除該第二封蓋層，以暴露該基底或在該基底上的一磊晶層。
  14. 根據申請專利範圍第1項所述的方法，還包括： 將該交替介電堆疊體制換成具有交替的導電層和介電層的一膜堆疊體。
  15. 一種雙堆疊三維（3D）記憶體元件，包括： 一交替介電堆疊體，該交替介電堆疊體具有設置在一基底上的一上部堆疊和一下部堆疊，該上部堆疊和該下部堆疊分別包括在垂直於該基底的一方向上交替堆疊的多個第一介電層和多個第二介電層，其中該多個第二介電層不同於該多個第一介電層； 多個通道孔，該多個通道孔穿過該交替介電堆疊體的該上部堆疊和該下部堆疊並且進入該基底中； 一存儲膜、一通道層和一通孔填充材料層覆蓋在該多個通道孔各者的側壁上； 在一第一區域中的該多個通道孔中的各該通道孔的底部的一凹陷；以及 在一第二區域中的該交替介電堆疊體的該上部堆疊中的一凹槽。
  16. 根據申請專利範圍第15項所述的雙堆疊3D記憶體元件，還包括： 在該多個通道孔中的各該通道孔的底部的一磊晶層，其中 該磊晶層通過該第一區域中的該凹陷與該通道層連接；以及 該存儲膜在該第二區域中被夾在該磊晶層和該通道層之間。
  17. 根據申請專利範圍第16項所述的雙堆疊3D記憶體元件，還包括： 一封蓋層，其在該第二區域中的該多個通道孔中的各該通道孔的底部被夾在該磊晶層和該通道層之間。
  18. 根據申請專利範圍第16項所述的雙堆疊3D記憶體元件，其中在該第二區域中的該交替介電堆疊體的該上部堆疊中的該凹槽包括該磊晶層和該通孔填充材料層。
  19. 根據申請專利範圍第15項所述的雙堆疊3D記憶體元件，還包括： 一頂部接觸結構，該頂部接觸結構位在該第一區域中的該多個通道孔中的各該通道孔內部的該通孔填充材料層的頂部，其中該頂部接觸結構與該通道層連接。
  20. 根據申請專利範圍第19項所述的雙堆疊3D記憶體元件，其中該交替介電堆疊體在該第一區域中與該頂部接觸結構共平面，並且在該第二區域中與該凹槽內部的該通孔填充材料層共平面。
TW109107627A 2020-01-17 2020-03-09 雙堆疊三維nand記憶體元件及其製作方法 TWI738241B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
WOPCT/CN2020/072624 2020-01-17
PCT/CN2020/072624 WO2021142747A1 (en) 2020-01-17 2020-01-17 Dual deck three-dimensional nand memory and method for forming the same

Publications (2)

Publication Number Publication Date
TW202129911A true TW202129911A (zh) 2021-08-01
TWI738241B TWI738241B (zh) 2021-09-01

Family

ID=70826442

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109107627A TWI738241B (zh) 2020-01-17 2020-03-09 雙堆疊三維nand記憶體元件及其製作方法

Country Status (6)

Country Link
US (1) US11456315B2 (zh)
JP (1) JP7433343B2 (zh)
KR (1) KR102670304B1 (zh)
CN (2) CN112670297B (zh)
TW (1) TWI738241B (zh)
WO (1) WO2021142747A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833320B (zh) * 2021-08-23 2024-02-21 美商美光科技公司 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法
TWI835706B (zh) * 2022-01-19 2024-03-11 華邦電子股份有限公司 半導體記憶體結構的形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112259545B (zh) * 2020-10-20 2021-09-10 长江存储科技有限责任公司 半导体器件及其制作方法
KR20220063798A (ko) * 2020-11-09 2022-05-18 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템
CN112420730A (zh) * 2020-11-16 2021-02-26 长江存储科技有限责任公司 半导体工艺和半导体结构
CN112771616B (zh) 2021-01-04 2023-12-26 长江存储科技有限责任公司 具有降低的阈值电压偏移的三维存储器器件编程
CN118248198A (zh) 2021-01-04 2024-06-25 长江存储科技有限责任公司 具有降低的干扰的三维存储器器件编程
WO2023024012A1 (en) * 2021-08-26 2023-03-02 Yangtze Memory Technologies Co., Ltd. Three-dimensional nand memory and fabrication method thereof

Family Cites Families (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6228747B1 (en) * 1998-03-25 2001-05-08 Texas Instruments Incorporated Organic sidewall spacers used with resist
US8541831B2 (en) * 2008-12-03 2013-09-24 Samsung Electronics Co., Ltd. Nonvolatile memory device and method for fabricating the same
JP2011159760A (ja) * 2010-01-29 2011-08-18 Elpida Memory Inc 半導体装置の製造方法及び半導体装置
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
US8765598B2 (en) * 2011-06-02 2014-07-01 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
KR20130141876A (ko) * 2012-06-18 2013-12-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
JP2014045128A (ja) * 2012-08-28 2014-03-13 Toshiba Corp 半導体記憶装置及びその製造方法
US9698153B2 (en) * 2013-03-12 2017-07-04 Sandisk Technologies Llc Vertical NAND and method of making thereof using sequential stack etching and self-aligned landing pad
KR102323571B1 (ko) * 2014-07-01 2021-11-09 삼성전자주식회사 반도체 장치 및 그 제조방법
US9524979B2 (en) * 2014-09-08 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
JP2016092044A (ja) * 2014-10-30 2016-05-23 株式会社東芝 半導体記憶装置の製造方法
KR102251366B1 (ko) * 2014-11-03 2021-05-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9449966B2 (en) * 2015-01-14 2016-09-20 Macronix International Co., Ltd. Three-dimensional semiconductor device and method of manufacturing the same
CN107431063B (zh) * 2015-06-15 2020-03-31 桑迪士克科技有限责任公司 与三维存储器器件集成的无源器件
US9704878B2 (en) * 2015-10-08 2017-07-11 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods of forming same
US9570463B1 (en) * 2015-10-15 2017-02-14 Sandisk Technologies Llc Multilevel memory stack structure with joint electrode having a collar portion and methods for manufacturing the same
US9780034B1 (en) * 2016-03-16 2017-10-03 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
KR102626838B1 (ko) * 2016-06-20 2024-01-18 삼성전자주식회사 수직형 비휘발성 메모리 소자 및 그 제조방법
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
KR102679021B1 (ko) * 2016-11-29 2024-07-01 삼성전자주식회사 3차원 반도체 메모리 장치
US10381369B2 (en) * 2017-02-21 2019-08-13 Samsung Electronics Co., Ltd. Vertical semiconductor memory device structures including vertical channel structures and vertical dummy structures
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
CN106920772B (zh) * 2017-03-08 2019-02-12 长江存储科技有限责任公司 三维存储器及其通道孔结构的形成方法
JP2018160616A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置及びその製造方法
KR102411067B1 (ko) * 2017-05-10 2022-06-21 삼성전자주식회사 3차원 반도체 장치의 제조 방법
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
KR102380820B1 (ko) * 2017-06-21 2022-03-31 삼성전자주식회사 수직형 메모리 장치
KR102465936B1 (ko) * 2017-11-30 2022-11-10 삼성전자주식회사 수직형 메모리 장치
JP7072658B2 (ja) * 2017-12-28 2022-05-20 サンライズ メモリー コーポレイション 超微細ピッチを有する３次元ｎｏｒ型メモリアレイ：デバイスと方法
KR102437273B1 (ko) 2018-03-14 2022-08-30 삼성전자주식회사 3차원 반도체 메모리 장치의 제조 방법
CN108417576B (zh) * 2018-03-16 2019-06-21 长江存储科技有限责任公司 三维存储器件及在其沟道孔中形成外延结构的方法
KR20190118285A (ko) * 2018-04-10 2019-10-18 삼성전자주식회사 3차원 반도체 소자
CN109196645B (zh) 2018-06-08 2019-09-10 长江存储科技有限责任公司 用于形成三维存储器件的双堆栈沟道孔结构的方法
CN109817639B (zh) * 2019-01-17 2022-05-13 长江存储科技有限责任公司 一种三维存储器件的形成方法及三维存储器件
CN109904171B (zh) * 2019-02-14 2021-10-19 长江存储科技有限责任公司 三维存储器及其制作方法
CN109887918B (zh) * 2019-03-05 2020-04-10 长江存储科技有限责任公司 形成三维存储器的方法以及三维存储器
CN110112133A (zh) * 2019-03-29 2019-08-09 长江存储科技有限责任公司 三维存储器件及其制备方法
CN110289265B (zh) * 2019-06-28 2020-04-10 长江存储科技有限责任公司 3d nand存储器的形成方法
KR20210015422A (ko) * 2019-08-02 2021-02-10 에스케이하이닉스 주식회사 반도체 메모리 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI833320B (zh) * 2021-08-23 2024-02-21 美商美光科技公司 包括記憶體單元串之記憶體陣列及用於形成包括記憶體單元串之記憶體陣列的方法
US12058861B2 (en) 2021-08-23 2024-08-06 Micron Technology, Inc. Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
TWI835706B (zh) * 2022-01-19 2024-03-11 華邦電子股份有限公司 半導體記憶體結構的形成方法

Also Published As

Publication number Publication date
US20210225866A1 (en) 2021-07-22
TWI738241B (zh) 2021-09-01
JP7433343B2 (ja) 2024-02-19
CN112670297B (zh) 2023-09-12
CN111226317A (zh) 2020-06-02
KR20220002508A (ko) 2022-01-06
US11456315B2 (en) 2022-09-27
JP2022534309A (ja) 2022-07-28
WO2021142747A1 (en) 2021-07-22
CN112670297A (zh) 2021-04-16
KR102670304B1 (ko) 2024-05-30
CN111226317B (zh) 2021-01-29

Similar Documents

Publication Publication Date Title
TWI738241B (zh) 雙堆疊三維nand記憶體元件及其製作方法
US20240324224A1 (en) Three-dimensional memory and fabrication method thereof
US11910599B2 (en) Contact structures for three-dimensional memory device
TWI737279B (zh) 用於三維記憶體的接觸結構
TWI849218B (zh) 三維記憶裝置以及用於形成三維記憶裝置的方法
US11107834B2 (en) Staircase and contact structures for three-dimensional memory
TW202025459A (zh) 記憶裝置
US20230069420A1 (en) Three-dimensional nand memory and fabrication method thereof
US12052865B2 (en) Three-dimensional memory devices with channel structures having plum blossom shape and methods for forming the same
US20230282280A1 (en) Three-dimensional memory devices and fabricating methods thereof