TWI849218B

TWI849218B - 三維記憶裝置以及用於形成三維記憶裝置的方法

Info

Publication number: TWI849218B
Application number: TW109131484A
Authority: TW
Inventors: 湯強
Original assignee: 大陸商長江存儲科技有限責任公司
Priority date: 2020-07-27
Filing date: 2020-09-14
Publication date: 2024-07-21

Abstract

公開了三維(3D)記憶裝置和用於形成3D記憶裝置的方法的實施例。在示例中，3D記憶裝置包括膜堆疊層，該膜堆疊層具有垂直地堆疊在基底上的複數個導電層和介電層的對。每個導電層和介電層的對包括介電層和導電層。該3D記憶裝置還包括階梯區域，該階梯區域具有形成在膜堆疊層中的第一階梯結構和第二階梯結構，其中第一階梯結構和第二階梯結構均在第一方向上橫向地延伸並且包括複數個導電層和介電層的對。階梯區域還包括連接第一階梯結構和第二階梯結構的階梯橋。

Description

三維記憶裝置以及用於形成三維記憶裝置的方法

本公開總體上涉及半導體技術領域，並且更具體地涉及用於形成三維(3D)記憶裝置的方法。

隨著記憶裝置縮小到更小的晶粒尺寸以減少製造成本並增加儲存密度，由於製程技術限制和可靠性問題，平面儲存單元的縮放面臨挑戰。三維(3D)記憶架構可以解決平面儲存單元中的密度和性能限制。

在3D NAND記憶體中，可以垂直地堆疊儲存單元以增加每單位面積的儲存容量，其中可以從共用字元線對儲存單元進行定址。為了訪問垂直地堆疊的儲存單元的字元線，可以在儲存陣列的一個或兩個邊緣處形成階梯結構。然而，為了進一步增加3D NAND記憶體的儲存容量，已經大大增加了儲存單元的數量和儲存陣列的尺寸。結果，增加了在儲存陣列中間的儲存單元與在字元線端部處的電連接之間的距離，從而導致了更大的寄生電阻和較慢的讀取/寫入速度。因此，需要改善3D NAND記憶體中的階梯結構以在不犧牲性能的情況下實現更高的儲存密度。

本公開中描述了三維(3D)記憶裝置及其形成方法的實施例。

本公開的一個方面提供了三維(3D)記憶裝置。在示例中，3D記憶裝置包括膜堆疊層，該膜堆疊層具有垂直堆疊在基底上的複數個導電層和介電層的對。每個導電層和介電層的對包括介電層和導電層。3D記憶裝置還包括階梯區域，該階梯區域具有形成在膜堆疊層中的第一階梯結構和第二階梯結構，其中第一階梯結構和第二階梯結構均在第一方向上橫向地延伸並且包括複數個導電層和介電層的對。階梯區域還包括連接第一階梯結構和第二階梯結構的階梯橋。

在一些實施例中，階梯橋包括複數個導電層和介電層的對。在一些實施例中，階梯橋被配置為將在第一階梯結構的每個導電層和介電層的對中的導電層與在第二階梯結構的對應的導電層和介電層的對中的導電層電性連接。

在一些實施例中，階梯橋在第一方向上橫向地延伸，並且具有的寬度小於第一階梯結構和第二階梯結構的寬度。

在一些實施例中，階梯橋在垂直於第一方向的第二方向上橫向地延伸，並且具有的第一表面比與第一表面相對的第二表面更長。

在一些實施例中，3D記憶裝置還包括垂直地穿透膜堆疊層的複數個儲存串，所述複數個儲存串均具有核心填充膜、包圍核心填充膜的通道層和包圍通道層的儲存膜。

在一些實施例中，複數個儲存串分佈在第一階梯區域的相對側上。

在一些實施例中，第一階梯結構和第二階梯結構沿第二方向彼此對稱。

在一些實施例中，3D記憶裝置還包括與第一階梯結構和第二階梯結構的導電層電性連接的複數個接觸結構。在一些實施例中，複數個接觸結構的第一子組形成在第一階梯結構的導電層上，並且複數個接觸結構的第二子組形成在第二階梯結構的導電層上，其中複數個接觸結構的第二子組不同於複數個接觸結構的第一子組。

在一些實施例中，第一階梯區域在3D記憶裝置的儲存陣列的中心。在一些實施例中，3D記憶裝置還包括將儲存陣列劃分成兩個或更多個子塊的一個或複數個底部選擇閘(BSG)切口，每個子塊包括子BSG。在一些實施例中，一個或複數個BSG切口垂直地穿透膜堆疊層的底部部分處的一個或複數個導電層和介電層的對。

在一些實施例中，3D記憶裝置還包括第二階梯區域，該第二階梯區域具有形成在膜堆疊層中的第三階梯結構和第四階梯結構。第三階梯結構和第四階梯結構在第一方向上橫向地延伸。3D記憶裝置還包括連接第三階梯結構和第四階梯結構的第二階梯橋。階梯橋和第二階梯橋分別在第一階梯區域和第二階梯區域的相對側上。

本公開的另一方面提供了用於形成三維(3D)記憶裝置的方法。該方法包括在基底上設置交替的介電材料堆疊層，其中交替的介電材料堆疊層包括複數個介電層對。每個介電層對包括第一介電層和不同於第一介電層的第二介電層。該方法還包括在交替的介電材料堆疊層中形成第一介電階梯、第二介電階梯、和介電橋，其中第一介電階梯和第二介電階梯通過介電橋連接。

在一些實施例中，該方法還包括用導電層替換交替的介電材料堆疊層中的第二介電層，以形成交替的導電層和介電層的膜堆疊層。

在一些實施例中，該方法還包括在膜堆疊層的導電層上形成複數個接觸結構。

在一些實施例中，該方法還包括：在設置交替的介電材料堆疊層之前，在基底上設置第一介電層和第二介電層；以及形成穿過第一介電層和第二介電層垂直延伸到基底中的一個或複數個底部選擇閘(BSG)切口。

在一些實施例中，該方法還包括形成垂直地穿透交替的介電材料堆疊層的複數個儲存串，其中，複數個儲存串均包括核心填充膜、包圍核心填充膜的通道層、和包圍通道層的儲存膜。

在一些實施例中，形成複數個儲存串包括在第一介電階梯和第二介電階梯的相對側上形成複數個儲存串。

本領域中的技術人員可以根據本公開的說明書、發明申請專利範圍和圖式來理解本公開的其他方面。

100:三維記憶裝置

101:儲存平面

103:儲存塊

105:週邊區域

108:區域

210:階梯區域

210-1:階梯區域

210-2:階梯區域

210-L:階梯結構

210-R:階梯結構

211:通道結構區域

212:儲存串

214:接觸結構

214-L:接觸結構

214-T:接觸結構

216:縫隙結構

216-1:縫隙結構

216-2:縫隙結構

218:儲存指狀部

220:頂部選擇閘切口

222:虛設儲存串

224:儲存片

300:儲存陣列結構

330:基底

330f:前表面

331:絕緣膜

332:下部選擇閘

332-1:子BSG

332-2:子BSG

332-3:子BSG

333:字元線

333-1:字元線

333-2:字元線

333-3:字元線

333-4:字元線

333-5:字元線

333-6:字元線

333-7:字元線

333-8:字元線

333-9:字元線

334:頂部選擇閘

334-1:子TSG

334-2:子TSG

334-3:子TSG

335:膜堆疊層

336:通道孔

337:儲存膜

338:通道層

339:核心填充膜

340:儲存單元

340-1:儲存單元

340-2:儲存單元

340-3:儲存單元

341:位元線

343:金屬互連線

344:源極線區域

400:3D記憶結構

446:背部選擇閘切口

448-1:子塊

448-2:子塊

448-3:子塊

450:階梯橋

450-1:階梯橋

450-2:階梯橋

454:導電層

456:介電層

500:3D儲存陣列

600:3D儲存陣列

700A:階梯結構

700B:階梯結構

760:第一組階梯臺階

762:第二組階梯臺階

800A:階梯結構

800B:階梯結構

900:製作製程

1000:結構

1066:介電層對

1068:犧牲層

1100:結構

1164:交替的介電材料堆疊層

1200:結構

1300:結構

1378:硬遮罩

1400:結構

1470:第一介電階梯

1472:第二介電階梯

1474:介電橋

1476:階梯臺階

1480:圖案化遮罩

1500:結構

1582:絕緣層

1600:結構

1684:導電層和介電層的對

1686:階梯臺階

1700:結構

1788:接觸孔

a:橫向尺寸

d:寬度

s:最小間隔

S910:製程步驟

S920:製程步驟

S930:製程步驟

S940:製程步驟

S950:製程步驟

S960:製程步驟

S970:製程步驟

S980:製程步驟

t₁:寬度

t₂:寬度

V_偏移量:垂直偏移量

w:寬度

被併入到本文並形成說明書的一部分的圖式示出了本公開的實施例，並且圖式與說明書一起進一步用於解釋本公開的原理並使相關領域中的技術人員能夠製作和使用本公開。

第1圖示出了根據本公開的一些實施例的示例性三維(3D)記憶體晶粒的示意性俯視圖。

第2圖示出了根據本公開的一些實施例的3D記憶體晶粒的區域的示意性俯視圖。

第3圖示出了根據本公開的一些實施例的示例性3D儲存陣列結構的部分的透視圖。

第4圖示出了根據本公開的一些實施例的示例性3D記憶結構的透視圖。

第5圖和第6圖示出了根據本公開的一些實施例的3D記憶結構的俯視圖。

第7A圖、第7B圖、第8A圖和第8B圖示出了根據本公開的一些實施例的3D記憶結構的透視圖。

第9圖示出了根據本公開的一些實施例的用於形成3D記憶結構的示例性方法的流程圖。

第10A圖和第10B圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第10C圖示出了根據本公開的一些實施例的第10A圖和第10B圖中的3D記憶結構的俯視圖。

第11A圖和第11B圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第12A圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第12B圖示出了根據本公開的一些實施例的第12A圖中的3D記憶結構的俯視圖。

第13A圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第13B圖示出了根據本公開的一些實施例的第13A圖中的3D記憶結構的俯視圖。

第14A圖和第14B圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第14C圖示出了根據本公開的一些實施例的第14A圖和第14B圖中的3D記憶結構的俯視圖。

第15A圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第15B圖示出了根據本公開的一些實施例的第15A圖中的3D記憶結構的俯視圖。

第16圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第17A圖示出了根據本公開的一些實施例的在某一製程步驟處的3D記憶結構的截面圖。

第17B圖示出了根據本公開的一些實施例的第17A圖中的3D記憶結構的俯視圖。

根據結合圖式在下面闡述的具體實施方式，本發明的特徵和優點將變得更加顯而易見，在圖式中，相似的圖式標記始終標識對應的元件。在圖式中，相似的圖式標記通常指示等同、功能類似、或/及結構類似的元件。元件首次出現的圖式由對應的圖式標記中最左邊的(一個或複數個)數字指示。

將參考圖式描述本公開的實施例。

雖然討論了特定的構造和佈置，但是應當理解，這樣做僅出於說明的目的。相關領域中的技術人員將認識到，在不脫離本公開的精神和範圍的情況下，可以使用其他構造和佈置。對於相關領域中的技術人員將顯而易見的是，本公開也可以用在多種其他應用中。

注意，說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定的特徵、結構、或特性，但每個實施例不一定都包括該特定的特徵、結構、或特性。而且，這樣的短語不一定指相同的實施例。此外，當結合實施例描述特定的特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性將在相關領域中的技術人員的知識範圍內。

通常，可以至少部分地根據上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文所使用的術語“一個或複數個”可以用於描述單數意義上的任何特徵、結構、或特性，或者可以用於描述複數意義上的特徵、結構、或特性的組合。類似地，至少部分地取決於上下文，諸如“一個”或“所述”的術語可以同樣理解為傳達單數用法或傳達複數用法。另外，同樣至少部分地取決於上下文，術語“基於”可以被理解為不一定旨在傳達一組排他的因素，並且可以代替地允許存在不一定清楚描述的附加因素。

應當容易理解，在本公開中“上”、“上方”和“之上”的含義應當以最廣義的方式進行解釋，使得“上”不僅意味著“直接在某物上”，而且還包括“在某物上”並且其間具有中間特徵或層的含義。而且，“上方”或“之上”不僅意味著在某物“上方”或“之上”，還包括在某物“上方”或“之上”並且其間沒有中間特徵或層(即，直接在某物上)的含義。

此外，為了便於描述，在本文中可以使用諸如“之下”、“下方”、“下部”、“上方”、“上部”等的空間相對術語，以描述一個元件或特徵與另一個(一個或複數個)元件或(一個或複數個)特徵的如圖中所示的關係。除了在圖中描述的取向以外，空間相對術語還旨在涵蓋裝置在使用或製程步驟中的不同取向。該裝置可以以其他方式定向(旋轉90度或以其他取向)，並且在本文使用的空間相對描述語可以以類似方式被相應地解釋。

如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。除非另外指出，否則基底的頂表面通常是形成半導體裝置的地方，並且因此半導體裝置形成在基底的頂側處。底表面與頂表面相對，並且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。添加到基底頂部上的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代性地，基底可以由非導電材料製成，例如玻璃、塑膠、或藍寶石晶圓。

如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對接近基底，並且頂側相對遠離基底。層可以在整個下層結構或上覆結構之上延伸，或者可以具有小於下層結構或上覆結構的範圍。此外，層可以是均質或不均質連續結構的區域，所述區域具有的厚度小於連續結構的厚度。例如，層可以位於在連續結構的頂表面和底表面之間或在連續結構的頂表面和底表面處的任何一組水平平面之間。層可以水平地、垂直地或/及沿錐形表面延伸。基底可以是一層，可以在其中包括一個或複數個層，或/及可以在其上、其上方或/及其下方具有一個或複數個層。層可以包括多層。例如，互連層可以包括一個或複數個導電層和接觸層(在其中形成觸點、互連線或/及垂直互連接入(VIA))和一個或複數個介電層。

在本公開中，為了便於描述，“臺階”用於指沿垂直方向高度基本相同的元件。例如，字元線和下面的閘極介電層可以被稱為“臺階”，字元線和下面的絕緣層可以一起被稱為“臺階”，高度基本相同的字元線可以被稱為“字元線的臺階”或類似等。

如本文所使用的，術語“標稱的/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程步驟的特性或參數的期望值或目標值，以及高於或/及低於期望值的值的範圍。值的範圍可以歸因於製造製程或公差的微小變化。如本文所使用的，術語“約”指示可以基於與主題半導體裝置相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”可以指示在例如該值的10%-30%(例如，該值的±10%、±20%或±30%)內變化的給定量的值。

在本公開中，術語“水平的/水平地/橫向的/橫向地”意味著標稱地平行於基底的橫向表面，並且術語“垂直的”或“垂直地”意味著標稱地垂直於基底的橫向表面。

如本文所使用的，術語“3D記憶體”是指三維(3D)半導體裝置，所述三維(3D)半導體裝置在橫向定向的基底上具有垂直定向的儲存單元電晶體串(在本文中稱為“儲存串”，例如NAND串)，使得該儲存串相對於基底在垂直方向上延伸。

第1圖示出了根據本公開的一些實施例的示例性的三維(3D)記憶裝置100的俯視圖。3D記憶裝置100可以是記憶體晶片(封裝)、記憶體晶粒或記憶體晶粒的任何部分，並且可以包括一個或複數個儲存平面101，儲存平面101中的每個可以包括複數個儲存塊103。可以在每個儲存平面101處進行等同和並行的操作。大小可以是百萬位元組(MB)的儲存塊103是執行擦除操作的最小大小。如第1圖中所示，示例性的3D記憶裝置100包括四個儲存平面101，並且每個儲存平面101包括六個儲存塊103。每個儲存塊103可以包括複數個儲存單元，其中每個儲存單元可以通過諸如位元線和字元線的互連進行定址。位元線和字元線可以垂直地佈置(例如，分別佈置成列和行)，從而形成金屬線的陣列。在第1圖中，位元線和字元線的方向被標記為“BL”和“WL”。在本公開中，儲存塊103也被稱為“儲存陣列”或“陣列”。儲存陣列是記憶裝置中的執行儲存功能的核心區。

3D記憶裝置100還包括週邊區域105，週邊區域105是包圍儲存平面101的區域。週邊區域105包含用於支援儲存陣列的功能的許多數位、類比、或/及混合信號電路，例如，頁面緩衝器、行和列解碼器、以及感測放大器。如將對於本領域中的普通技術人員來說是顯而易見的，週邊電路使用主動或/及被動半導體裝置，例如電晶體、二極體、電容器、電阻器等。

應當注意，第1圖中示出的3D記憶裝置100中的儲存平面101的佈置和每個儲存平面101中的儲存塊103的佈置僅用作示例，並不限制本公開的範圍。

參考第2圖，示出了根據本公開的一些實施例的第1圖中的區域108的放大俯視圖。3D記憶裝置100的區域108可以包括階梯區域210和通道結構區域211。通道結構區域211可以包括均包括複數個堆疊的儲存單元的儲存串212的陣列。階梯區域210可以包括階梯結構(參見第3圖)和形成在階梯結構上的接觸結構214的陣列。在一些實施例中，在WL方向上跨通道結構區域211和階梯區域210延伸的複數個縫隙結構216可以將儲存塊劃分成複數個儲存指狀部218。至少一些縫隙結構216可以充當用於通道結構區域211中的儲存串212的陣列的公共源極觸點。頂部選擇閘切口220可以設置在例如每個儲存指狀部218的中間，以將儲存指狀部218的頂部選擇閘(TSG)劃分成兩個部分，並且由此可以將儲存指狀部劃分成兩個儲存片224，其中儲存片224中的共用相同字元線的儲存單元形成可程式化(讀取/寫入)儲存頁。儘管可以在儲存塊級別執行3D NAND記憶體的擦除操作，但是可以在儲存頁級別執行讀取和寫入操作。儲存頁的大小可以為千位元組(KB)。在一些實施例中，區域108還包括虛設儲存串222，以用於在製作期間控制製程變化或/及用於附加的機械支撐。

第3圖示出了根據本公開的一些實施例的示例性三維(3D)儲存陣列結構300的部分的透視圖。儲存陣列結構300包括基底330、基底330之上的絕緣膜331、絕緣膜331之上的下部選擇閘(LSG)332的臺階、以及複數個控制閘(也稱為“字元線(WL)”，例如字元線333)的臺階，複數個控制閘(例如字元線333)的臺階堆疊在LSG 332的頂部上以形成交替的導電層和介電層的膜堆疊層335。為清楚起見，未在第3圖中示出與控制閘的臺階相鄰的介電層。

每個臺階的控制閘由穿過膜堆疊層335的縫隙結構216-1和縫隙結構216-2隔開。儲存陣列結構300還包括在控制閘(例如字元線333)的堆疊層之上的頂部選擇閘(TSG)334的臺階。TSG 334、控制閘(例如字元線333)和LSG 332的堆疊層也稱為“閘電極”。儲存陣列結構300還包括儲存串212和在相鄰的LSG332之間的基底330的部分中的摻雜的源極線區域344。每個儲存串212包括延伸穿過絕緣膜331和交替的導電層和介電層的膜堆疊層335的通道孔336。儲存串212還包括在通道孔336的側壁上的儲存膜337、在儲存膜337之上的通道層338、以及被通道層338包圍的核心填充膜339。儲存單元340可以形成在控制閘(例如字元線333)與儲存串212的相交處。通道層338的在控制閘(例如字元線333)下面的部分也稱為儲存單元340的通道。儲存陣列結構300還包括在TSG 334之上的與儲存串212連接的多個位元線(BL)341。儲存陣列結構300還包括通過複數個接觸結構214與閘電極連接的複數個金屬互連線343。膜堆疊層335的邊緣被配置為呈階梯形狀，以允許到閘電極的每個臺階的電性連接。

在第3圖中，出於說明性目的，示出了三個控制閘(例如字元線333-1、字元線333-2和字元線333-3)的臺階連同一個TSG 334的臺階和一個LSG 332的臺階。在該示例中，每個儲存串212可以包括分別對應於控制閘(例如字元線333-1、字元線333-2和字元線333-3)的三個儲存單元340-1、340-2和340-3。在一些實施例中，控制閘的數量和儲存單元的數量可以多於三個以增加儲存容量。儲存陣列結構300還可以包括其他結構，例如，TSG切口、公共源極觸點和虛設儲存串。為清楚起見，未在第3圖中示出這些結構。

為了在3D記憶體中追求更高的儲存容量，已經大大增加了儲存單元340的數量和儲存塊103(在第1圖中)或通道結構區域211(在第3圖中)的尺寸。結果，從儲存塊103或通道結構區域211的中間的儲存單元340到字元線333的端部處的接觸結構214的距離也增加了，從而導致了更大的寄生電阻和較慢的讀取/寫入速度。為了解決該問題，可以在儲存塊103(或通道結構區域211)的中間形成階梯結構，其中可以為每組階梯結構形成一組接觸結構214和金屬互連線343。然而，為了在位於儲存塊103的中間的字元線333和位於週邊區域105中的字元線驅動器電路之間形成電性連接，金屬互連線343的佈局是複雜的並且會引起佈線擁塞且增加製造成本。

本公開提供了用於3D NAND記憶體的階梯結構，該階梯結構可以放置在具有減少的佈線擁塞和更好的面積效率的儲存陣列的中心。因此，可以減少金屬互連線的數量和製造成本。

第4圖示出了根據本公開的一些實施例的3D記憶結構400的透視圖。3D記憶結構400包括階梯區域，該階梯區域類似於上面參考第2圖和第3圖討論的階梯區域210。第5圖示出了根據本公開的一些實施例的3D儲存陣列500的俯視圖。3D記憶結構400的階梯區域210可以佈置在3D儲存陣列500的中間。3D儲存陣列500可以是第1圖中的儲存塊103的任何部分。

參考第4圖，3D記憶結構400包括基底(例如，第3圖中的基底330)和設置在基底330的前表面330f上的交替的導電層和介電層的膜堆疊層(例如，第3圖中的膜堆疊層335)。在一些實施例中，基底330可以提供用於形成後續結構的平臺。在一些實施例中，在垂直方向(例如，正交於基底330的前表面的z方向)上形成後續結構。在第4圖中，x方向和y方向沿平行於基底的前表面330f的平面，並且平行於第1圖至第3圖中所示的相應的字元線(WL)和位元線(BL)方向。

在一些實施例中，基底330可以是具有任何合適的半導體材料(例如，單晶、多晶或單晶質半導體)的任何合適的半導體基底。例如，基底330可以包括矽、矽鍺(SiGc)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaAs)、氮化鎵、碳化矽、III-V化合物、或其任何組合。在一些實施例中，基底330可以包括形成在處理晶圓上的半導體材料層，例如玻璃、塑膠、或另一種半導體基底。

基底330的前表面330f在本文中也被稱為基底的“主表面”或“頂表面”。材料層可以設置在基底330的前表面330f上。“最頂層”或“上層”是離基底的前表面330f最遠或更遠的層。“最底層”或“下層”是最接近或更接近基底的前表面330f的層。

在一些實施例中，膜堆疊層335包括交替地堆疊在彼此頂部上的複數個導電層454和介電層456。膜堆疊層335可以在平行於基底330的前表面330f的橫向方向上延伸，而導電層454和介電層456可以在垂直方向上交替。換句話說，除了膜堆疊層335底部處的那一層之外，每個導電層454可以被兩個介電層456夾在中間，並且每個介電層456可以被兩個導電層454夾在中間。導電層454均可以具有相同的厚度或具有不同的厚度。類似地，介電層456均可以具有相同的厚度或具有不同的厚度。在一些實施例中，導電層454可以包括導體材料，例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、摻雜的矽、矽化物(例如，NiSix、WSix、CoSix、TiSix)或其任何組合。介電層456可以包括介電材料，例如氧化矽、氮化矽、氮氧化矽、或其任何組合。在一些實施例中，介電層456也可以包括高k介電材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鑭、或/及其任何組合。

膜堆疊層335的形成可以包括將介電層456設置為均具有相同的厚度或具有不同的厚度。介電層456的示例性厚度可以在10nm至500nm的範圍內，優選地為約25nm。類似地，導電層454均可以具有相同的厚度或具有不同的厚度。導電層454的示例性厚度可以在10nm至500nm的範圍內，優選地為約35nm。應當理解，第4圖中的導電層454和介電層456的數量僅出於說明性目的，並且膜堆疊層335中可以包括任何合適數量的層。在一些實施例中，膜堆疊層335可以包括除了導電層454和介電層456之外的層，並且可以由不同的材料製成或/及具有不同的厚度。

在一些實施例中，類似於第3圖中的儲存單元340和儲存串212，3D記憶結構400也可以包括垂直地堆疊為儲存串的複數個儲存單元。如第4圖中所示，儲存串212延伸穿過膜堆疊層335，其中每個儲存串212可以包括核心填充膜339、通道層338和儲存膜337(類似於第3圖中的那些)。儲存串212的中心可以是核心填充膜339。通道層338包圍核心填充膜339，並且儲存膜337包圍通道層 338。在一些實施例中，通道層338包括矽，例如非晶矽、多晶矽、或單晶矽。在一些實施例中，儲存膜337是包括隧穿層、儲存層(也稱為“電荷捕獲/儲存層”)、和阻隔層的複合層。每個儲存串212可以具有圓柱形狀(例如，柱形)。在一些實施例中，通道層338、隧穿層、儲存層、和阻隔層可以沿從柱的中心朝向柱的外表面的方向按此順序佈置。隧穿層可以包括氧化矽、氮化矽、或其任何組合。阻隔層可以包括氧化矽、氮化矽、高介電常數(高k)介電材料、或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，儲存膜337包括ONO介電材料(例如，包括氧化矽的隧穿層、包括氮化矽的儲存層、以及包括氧化矽的阻隔層)。

在一些實施例中，導電層454可以充當用於儲存單元340的控制閘或字元線333。如第4圖中所示，儲存串212還可以在儲存串212的下端(即，源極端子)處包括一個或複數個下部選擇閘332(例如，源極選擇閘或底部選擇閘)。儲存串212還可以在儲存串212的上端(即，汲極端子)處包括一個或複數個頂部選擇閘334(例如，汲極選擇閘)。如本文所使用的，部件(例如，儲存串212)的“上端”是在垂直方向上更遠離基底330的端部，並且部件(例如，儲存串212)的“下端”是在垂直方向上更靠近基底330的端部。如第4圖中所示，對於每個儲存串212，頂部選擇閘334可以在下部選擇閘332上方。第4圖示出了膜堆疊層335中的一個下部選擇閘332和一個頂部選擇閘334。應當理解，膜堆疊層335中的任何合適數量的導電層454可以用作下部選擇閘332和一個頂部選擇閘334。

在一些實施例中，3D記憶結構400可以在階梯區域210中包括一個或複數個階梯結構，其中導電層454中的每個在水平x方向上終止于不同的長度。在一些實施例中，頂部選擇閘334是最短的，並且下部選擇閘332是最長的。

在一些實施例中，3D記憶結構400還包括類似於第2圖和第3圖中的接觸結構214的複數個接觸結構。頂部選擇閘334、字元線333和下部選擇閘332可以與一個或複數個接觸結構214電性連接。在後端製程形成的金屬互連線可以通過接觸結構214電性連接到每個導電層454。因此，通過使用階梯結構，可以通過對應的字元線333控制3D記憶結構400中的每個儲存單元340執行讀取、寫入、或擦除操作。在一些實施例中，接觸結構214可以包括任何合適的導電材料，例如，W、Ti、TiN、Cu、TaN、Al、Co、Ni、或其任何組合。

在一些實施例中，階梯區域210可以包括沿y方向彼此對稱的兩個階梯結構210-L和210-R。在一些實施例中，接觸結構的第一子組形成在第一階梯結構的導電層上，並且接觸結構的第二子組形成在第二階梯結構的導電層上。接觸結構的第二子組不同於接觸結構的第一子組。在一些實施例中，可以為每個階梯結構中的每個其他導電層454形成接觸結構214。例如，對於階梯結構210-R，接觸結構214可以形成為與奇數編號的字元線333-1、333-3、333-5、333-7、333-9…電接觸，並且對於階梯結構210-L，接觸結構214可以形成為與偶數編號的字元線333-2、333-4、333-6、333-8…電接觸。結果，可以增加(例如，加倍)在不同的字元線333上的接觸結構214之間的最小間隔s。因此，可以為接觸結構214增加製程容許度，並且可以改善製造良率。應當注意，每個階梯結構可以在導電層454上包括任何合適數量的接觸結構214，並且不限於如第4圖中所示的一個接觸結構。

在一些實施例中，階梯區域210可以設置在儲存陣列中的任何地方。在一些實施例中，階梯區域210可以設置在儲存陣列的中心。例如，階梯區域210可以放置在3D儲存陣列500中，其中3D儲存陣列500可以是第1圖中的儲存塊103的任何部分。參考第4圖和第5圖，通道結構區域211中的儲存串212可以沿x方向分佈在階梯區域210的相對側上。

在一些實施例中，3D記憶結構400還包括沿平行於字元線333的x方向延伸的階梯橋450。在x方向上，階梯橋450在頂部上較長，並且在底部上較短，其中頂部和底部相對於與基底的距離。階梯橋450在y方向上具有小於階梯結構210-L和階梯結構210-R的總寬度的寬度w。階梯橋450可以在階梯結構210-L和階梯結構210-R之間連接對應的字元線333。例如，可以通過階梯橋450來電性連接階梯結構210-L中的字元線333和階梯結構210-R中的對應字元線333，所述字元線333由相同的導電層454形成。因此，對於每個階梯區域210，僅需要具有一組互連金屬線的一組字元線驅動器來對每個字元線333進行定址，其中每個字元線333可以從階梯結構210-L或階梯結構210-R電性連接到至少一個接觸結構214。

在一些實施例中，階梯橋450也可以形成在膜堆疊層335中，並且還可以包括複數個導電層454和複數個介電層456。在該示例中，階梯橋450可以垂直地設置在階梯結構210-L和階梯結構210-R上，其中階梯橋450的底部可以與底部選擇閘332接觸。在一些實施例中，階梯橋450在階梯結構210-L和階梯結構210-R之間僅連接字元線333。在一些實施例中，階梯橋450在階梯結構210-L和階梯結構210-R之間也可以連接頂部選擇閘334。

在一些實施例中，階梯橋450可以包括不同於導電層454的導電材料。在一些實施例中，階梯橋450可以包括不同於導電層454的厚度。

在一些實施例中，3D記憶結構400還包括一個或複數個背部選擇閘(BSG)切口446，所述一個或複數個背部選擇閘(BSG)切口446可以將下部選擇閘332(也稱為背部選擇閘)分隔成兩個或更多個子BSG 332-1、332-2、332-3…，其中子BSG 332-1、332-2、332-3…彼此電隔離。參考第4圖和第5圖，在一些實施例中，BSG切口446和子BSG 332-1、332-2、332-3…沿x方向延伸，並且可以將儲存陣列500劃分成多個子塊448。通過引入BSG切口446，3D記憶裝置的儲存塊(例如，第1圖中的儲存塊103和第5圖中的儲存陣列500)由於減小了BSG 332和相鄰的介電層之間的寄生電容和耦合效應，而可以具有改善的底部選擇電晶體(BST)。另外，劃分的BSG結構允許擦除特定的子塊而不是整個儲存塊103。因此，可以顯著減少擦除時間和資料傳輸時間，並且還可以改善資料儲存效率。僅出於說明目的，第4圖和第5圖示出了兩個BSG切口446和三個子塊448。注意的是，BSG切口446和子塊448可以具有任何合適的數量，並且不限於此。

如第5圖中的示例所示，在一些實施例中，階梯橋450具有的寬度w小於子塊448的寬度d，使得至少一個接觸結構214(例如，接觸結構214-L)可以形成在階梯區域210中的子BSG 332-1、332-2、332-3…中的每個上。

在一些實施例中，3D記憶結構400還可以包括一個或複數個頂部選擇閘(TSG)切口220。TSG切口220可以將TSG 334分隔成兩個或更多個子TSG 334-1、334-2、334-3、…，並且可以將每個儲存塊103劃分成儲存片224。如第4圖中的示例所示，在一些實施例中，3D記憶結構400可以具有相同數量的TSG切口220和BSG切口446，並且TSG切口220和BSG切口446可以彼此對準。在一些實施例中，例如在第5圖中的3D儲存陣列500中，3D記憶結構400可以具有比BSG切口446更多的TSG切口220。在該示例中，TSG切口220可以進一步將子塊448劃分成兩個或更多個儲存片224。在一些實施例中，對於每個階梯結構210-L/210-R，可以在每個子TSG 334-1、334-2、334-3、…上形成接觸結構214-T。在一些實施例中，階梯橋450也可以形成為電性連接兩個階梯結構210-L和階梯結構210-R的一個或多個子TSG 334。在一些實施例中，可以通過控制對應的子TSG來獨立地對每個儲存片224進行讀取或程式化。這樣，可以減少讀取/程式化時間，並且可以改善資料傳輸和儲存效率。出於說明目的，在第4圖中示出了每個階梯結構中的三個TSG切口220。應當注意，TSG切口220可以具有任何合適的數量，並且不限於此。

在一些實施例中，3D記憶結構400可以填充有任何合適的絕緣材料，例如氧化矽、氮化矽、氮氧化矽、SiOCN、或其任何組合。例如，絕緣材料可以填充在接觸結構214之間並且在階梯區域210中的BSG切口446和TSG切口220內部，為了簡單起見，在第4圖中省略全部的絕緣材料。

階梯橋450可以設置在階梯區域210中的任何地方。第4圖和第5圖示出其中階梯橋450設置在接近縫隙結構216或在儲存陣列500的邊緣附近的子塊448-1上的構造。在一些實施例中，階梯橋450可以設置在階梯區域210的中心，例如在子塊448-2中。

為了減小電阻，在一些實施例中，階梯橋450的寬度w可以被設計成比第4圖和第5圖中所示的寬度更寬。在該示例中，當階梯橋450的寬度w接近子塊448的寬度d時，用於在一個或多個子BSG 332上形成接觸結構214-L的製程容許度可能太小。

第6圖示出了根據本公開的一些實施例的3D儲存陣列600的俯視圖。3D儲存陣列600可以包括兩個或更多個階梯區域210-1、210-2、…，其中階梯區域210-1、210-2、…可以設置在3D儲存陣列600的中心。3D儲存陣列600可以是第1圖中的儲存塊103的任何部分。儲存串212和通道結構區域211可以沿x方向設置在階梯區域210-1、210-2、…的相對側上。在該示例中，階梯橋450的寬度w接近或大於子塊448的寬度d。階梯橋450可以設置在兩個或更多個階梯區域中的不同子塊448上，使得可以為每個子BSG形成至少一個接觸結構214。例如，如第6圖中所示，階梯區域210-1中的階梯橋450-1可以設置在子塊448-1中，並且階梯區域210-2中的階梯橋450-2可以設置在子塊448-3中。因此，可以在每個子塊448的每個子BSG上形成至少一個接觸結構214-L。應當注意，第6圖中的3D儲存陣列600的構造是示例性的。也可以在3D儲存陣列600中形成階梯區域210的其它佈置。

在一些實施例中，階梯橋450可以以各種階梯結構來實施以在儲存陣列的中心形成階梯區域。

第7A圖和第7B圖示出了根據本公開的一些實施例的階梯結構700A和階梯結構700B，其中對於第6圖中所示的3D儲存陣列600，階梯結構700A可以用於階梯區域210-1，並且階梯結構700B可以用於階梯區域210-2，或反之亦然。

在該示例中，階梯結構700A可以提供到膜堆疊層335的上部部分中的字元線333的電性連接，並且階梯結構700B可以提供到膜堆疊層335的下部部分中的字元線333的電性連接。階梯結構700A包括第一組階梯臺階760，並且階梯結構700B包括第二組階梯臺階762，第二組階梯臺階762相對於第一組階梯臺階具有垂直偏移量V_偏移量。例如，當總共有n個字元線時，可以在膜堆疊層335的上部部分中為n/2個字元線333形成第一組階梯臺階760，並且可以在膜堆疊層335的下部部分中為n/2個字元線333形成第二組階梯臺階762。因此，可以在階梯結構700A和階梯結構700B上形成接觸結構(為清晰起見，從第7A圖和第7B圖中省略)，以提供到相應的n/2個字元線的電性連接。類似於3D記憶結構400、3D儲存陣列500和3D儲存陣列600，也可以為階梯結構700A和階梯結構700B形成階梯橋450以連接相同臺階的字元線333(即，由膜堆疊層335中的相同的導電層形成)。在一些實施例中，類似於第4圖中的階梯結構，階梯橋450還包括膜堆疊層335的導電層和介電層。在一些實施例中，階梯結構700A和階梯結構700B還可以包括類似於先前討論的TSG切口220和BSG切口446的TSG切口和BSG切口。

第8A圖和第8B圖示出了根據本公開的一些實施例的階梯結構800A和階梯結構800B，其中對於第6圖中所示的3D儲存陣列600，階梯結構800A可以用於階梯區域210-1，並且階梯結構800B可以用於階梯區域210-2，或反之亦然。

類似於第7A圖和第7B圖中的階梯結構700A和階梯結構700B，階梯結構800A和階梯結構800B也可以具有垂直偏移量V_偏移量。除了在x方向上的階梯臺階，階梯結構800A和階梯結構800B還包括在y方向上的階梯臺階。在於2019年7月1日提交的題為“三維記憶裝置及其製作方法(Three-Dimensional Memory Device and Fabrication Methods Thereof)”的共同未決美國專利申請16/458,401，以及於2019年5月24日提交的題為“用於三維記憶體的具有複數個分支的階梯結構(Staircase Structure with Multiple Divisions for Three-Dimensional Memory)”的美國專利申請16/422,434中可以找到在x方向和y方向兩者上具有階梯臺階的階梯結構的細節，通過引用將兩者的全部內容併入本文。

在一些實施例中，階梯結構800A和階梯結構800B在y方向上可以具有n_y個臺階，其中在y方向上的每個臺階暴露膜堆疊層335中的一個導電層。在一些實施例中，階梯結構800A和階梯結構800B在x方向上可以具有n_x個臺階，其中在x方向上的每個臺階具有的臺階高度與膜堆疊層335中的(n_y+1)個導電層和介電層的厚度相同。

在一些實施例中，階梯結構800A和階梯結構800B還可以包括階梯橋450。類似地，階梯橋450在x方向上延伸並且在相同臺階上(在階梯臺階的相同級處)連接導電層(或字元線)。在該示例中，可以在x方向和y方向兩者上在階梯臺階上形成用於字元線的接觸結構。

第9圖示出了根據本公開的一些實施例的用於形成類似於第4圖中所示的3D記憶結構400的3D記憶結構的示例性的製作製程900。應當理解，製作製程900中示出的製程步驟不是窮舉的，並且在任何示出的製程步驟之前、之後、或之間也可以執行其他製程步驟。在一些實施例中，可以省略示例性製作製程900的一些製程步驟，或者可以包括為簡單起見在此未描述的其他製程步驟。在一些實施例中，製作製程900的製程步驟可以以不同的循序執行或/及變化。

第10A圖至第10C圖、第11A圖至第11B圖、第12A圖至第12B圖、第13A圖至第13B圖、第14A圖至第14C圖、第15A圖至第15B圖、第16圖、第17A圖至第17R圖是根據本公開的一些實施例的在各種製程步驟處的3D記憶裝置的截面圖或俯視圖。

如第9圖中所示，製作製程900開始於製程步驟S910，其中可以在介電層對1066中形成底部選擇閘(BSG)切口446。第10A圖和第10B圖分別示出了根據本公開的一些實施例的示例性的結構1000沿x方向和y方向的截面圖。第10C圖示出了結構1000的俯視圖。第10A圖和第10B圖中的截面沿BB’線和AA’線。如第1圖、第2圖、第5圖和第6圖中所示，x方向和y方向沿字元線方向和位元線方向。結構1000包括設置在基底330上的介電層對1066。在一些實施例中，結構1000可以包括複數個介電層對1066，其中每個介電層對1066包括介電層456(也稱為第一介電層)和不同於介電層456的犧牲層1068(也稱為第二介電層)。

介電層456可以類似於以上參考第4圖所討論的介電層。在一些實施例中，介電層456包括任何合適的絕緣材料，例如氧化矽、氮氧化矽、氮化矽、TEOS或具有F摻入、C摻入、N摻入、或/及H摻入的氧化矽。介電層456還可以包括高k介電材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭、或氧化鑭。在一些實施例中，介電層456可以是以上材料的任何組合。

在基底330上形成介電層456可以包括任何合適的沉積方法，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強CVD(PECVD)、快速熱化學氣相沉積(RTCVD)、低壓化學氣相沉積(LPCVD)、濺射、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、高密度電漿CVD(HDP-CVD)、熱氧化、氮化、任何其他合適的沉積方法、或/及其組合。

在一些實施例中，犧牲層1068包括不同於介電層456並且可以相對於介電層456被選擇性地去除的任何合適的材料。例如，犧牲層1068可以包括氧化矽、氮氧化矽、氮化矽、TEOS、多晶矽、多晶鍺、多晶鍺矽、及其任何組合。在一些實施例中，犧牲層1068還包括非晶半導體材料，例如非晶矽或非晶鍺。可以使用與介電層456類似的技術來設置犧牲層1068，所述技術例如為CVD、PVD、ALD、熱氧化、或氮化、或其任何組合。

在一些實施例中，介電層456可以是氧化矽，並且犧牲層1068可以是氮化矽。介電層456和犧牲層1068的厚度可以在10nm至500nm之間的範圍內。

在一些實施例中，可以在介電層對1066中形成垂直地延伸到基底330中的一個或複數個BSG切口446。BSG切口446在x方向上橫向地延伸，其中寬度t₁在50nm至500mm的範圍內。形成BSG切口446包括但不限於：在介電層對1066中形成延伸到基底330中的一個或複數個溝槽；以及用諸如氧化矽、氮化矽、氮氧化矽、SiOCN、或其任何組合的絕緣材料填充一個或複數個溝槽。在一些實施例中，形成BSG切口446還包括使用化學機械拋光(CMP)形成共面的表面。

在一些實施例中，可以在基底330的前表面330f上的週邊區域105(參見第1圖)中形成週邊裝置(未示出)。在一些實施例中，也可以在基底330的前表面330f上的儲存塊103(參見第1圖)中形成主動裝置區域(未示出)。在一些實施例中，基底330還可以包括在前表面330f上的絕緣膜331(第4圖中未示出)。絕緣膜331可以由與交替的介電材料堆疊層1164相同或不同的材料製成。

週邊裝置可以包括任何合適的半導體裝置，例如，金屬氧化物半導體場效電晶體(MOSFET)、二極體、電阻器、電容器等。週邊裝置可以用於支援記憶體核心的儲存功能的數位、類比或/及混合信號電路的設計，例如行解碼器和列解碼器、驅動器、頁面緩衝器、感測放大器、時序和控制部。

儲存塊中的主動裝置區域被諸如淺溝槽隔離的隔離結構包圍。可以根據儲存塊中的陣列裝置的功能在主動裝置區域中形成諸如p型摻雜阱或/及n型摻雜阱的摻雜區域。

在一些實施例中，3D記憶裝置的結構1000可以包括階梯區域210和通道結構區域211。在一些實施例中，通道結構區域211可以沿x方向佈置在階梯區域210的相對側上。通道結構區域211可以用於在後續製程中形成儲存串212，在後續製程中階梯區域210可以用於形成階梯結構。

在製程步驟S920處，複數個介電層對1066可以設置在基底330上，以形成交替的介電材料堆疊層1164。第11A圖和第11B圖分別示出了根據本公開的一些實施例的示例性的結構1100沿x方向和y方向的截面圖。交替的介電材料堆疊層1164在平行於基底330的前表面330f的橫向方向上延伸。在交替的介電材料堆疊層1164中介電層456和犧牲層1068可以交替地堆疊在彼此的頂部上。換句話說，每個犧牲層1068可以夾在兩個介電層456之間，並且每個介電層456可以夾在兩個犧牲層1068之間(除了最底層和最頂層之外)。

交替的介電材料堆疊層1164的形成可以包括將介電層456設置為均具有相同的厚度或具有不同的厚度。介電層456的示例性厚度可以在10nm至500nm的範圍內，優選地為約25nm。類似地，犧牲層1068均可以具有相同的厚度或具有不同的厚度。犧牲層1068的示例性厚度可以在10nm至500nm的範圍內，優選地為約35nm。應當理解，第11A圖和第11B圖中的介電層對1066的數量僅出於說明性目的，並且在交替的介電材料堆疊層1164中可以包括任何合適數量的層。

在一些實施例中，交替的介電材料堆疊層1164可以包括除了介電層456和犧牲層1068的層，並且可以由不同的材料製成或/及具有不同的厚度。

在製程步驟S930處，可以在交替的介電材料堆疊層1164的上部部分中形成頂部選擇閘(TSG)切口220。第12A圖示出了根據本公開的一些實施例的示例性的結構1200沿y方向的截面圖。第12B圖示出了結構1200的俯視圖，其中第12A圖中的截面沿第12B圖中的線AA’。在一些實施例中，一個或複數個TSG切口220可以垂直地延伸穿過一個或複數個介電層對1066。TSG切口220可以在x方向上橫向地延伸，其中寬度t₂在50nm至500nm的範圍內。形成TSG切口220包括但不限於：在交替的介電材料堆疊層1164的上部部分中的一個或複數個介電層對1066中形成一個或複數個溝槽；以及用諸如氧化矽、氮化矽、氮氧化矽、SiOCN、或其任何組合的絕緣材料填充一個或複數個溝槽。在一些實施例中，形成TSG切口220還包括使用化學機械拋光(CMP)形成共面的表面。

在製程步驟S940處，可以在交替的介電材料堆疊層1164上設置硬遮罩1378。第13A圖示出了在製程步驟S940處的示例性的結構1300的截面圖，其中第13B圖中示出了結構1300的俯視圖。第13A圖中的截面圖在y方向上沿線CC’。

在一些實施例中，硬遮罩1378可以包括介電材料，諸如氧化矽、氮氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽、多晶矽、高k介電材料、或其任何組合。在後續步驟中硬遮罩1378可以用於形成階梯橋。硬遮罩1378可以限定階梯橋的寬度和長度。硬遮罩1378可以包括足夠大的厚度以在後續蝕刻製程期間保護下面的交替的介電材料堆疊層1164。可以通過使用CVD、ALD、PVD、熱氧化或氮化、蒸發、濺射、旋塗、或任何合適的薄膜沉積製程將硬遮罩1378設置在交替的介電材料堆疊層1164上。然後可以使用微影製程和諸如反應離子蝕刻(RIE)的蝕刻製程對硬遮罩進行圖案化。

在製程步驟S950處，可以在階梯區域210中形成第一介電階梯1470和第二介電階梯1472，其中第一和第二介電階梯可以通過介電橋1474連接。第14A圖和第14B圖分別示出了根據本公開的一些實施例的示例性的結構1400沿x方向和y方向的截面圖。第14C圖示出了結構1400的俯視圖，其中第14A圖和第14B圖中的截面沿線BB’和線CC’。在一些實施例中，階梯區域210可以設置在交替的介電材料堆疊層1164的中間。

在第一介電階梯1470和第二介電階梯1472中，階梯臺階1476或“階梯層”是指在平行於基底表面330f的表面中具有相同橫向尺寸的層堆疊。每個階梯臺階1476以比其下方的階梯臺階短了第14A圖中所示的橫向尺寸“a”的長度終止。在一些實施例中，每個階梯臺階1476包括一個介電層對1066。在一些實施例中，每個階梯臺階1476可以包括兩個或更多個介電層對1066。

可以通過使用圖案化遮罩1480在交替的介電材料堆疊層1164上施加重複的蝕刻修整製程來形成第一介電階梯1470和第二介電階梯1472(參見第14C圖)。在一些實施例中，圖案化遮罩1480可以包括光阻或基於碳的聚合物材料。在一些實施例中，圖案化遮罩1480還可以包括硬遮罩，例如氧化矽、氮化矽、TEOS、含矽抗反射塗層(SiARC)、非晶矽、多晶矽、或其任何組合。

蝕刻修整製程包括蝕刻製程和修整製程。在蝕刻製程期間，可以去除每個階梯臺階1476的具有暴露表面的部分。每個階梯臺階1476的被階梯臺階的上級覆蓋或者被圖案化遮罩覆蓋的剩餘部分未被蝕刻。蝕刻深度是階梯臺階1476的厚度。在一些實施例中，階梯臺階1476的厚度是一個介電層對1066的厚度。用於介電層456的蝕刻製程對於犧牲層1068可以具有高選擇性，或/及反之亦然。因此，下面的介電層對1066可以充當蝕刻停止層。通過對每個層切換蝕刻製程，可以在一個蝕刻迴圈期間蝕刻出階梯臺階1476。並且結果，在每個蝕刻修整迴圈期間形成一個階梯臺階1476。

在一些實施例中，可以使用諸如反應離子蝕刻(RIE)或其他乾式蝕刻製程的非等向性蝕刻來蝕刻出階梯臺階1476。在一些實施例中，介電層456是氧化矽。在該示例中，氧化矽的蝕刻可以包括使用基於氟的氣體(例如，碳氟(CF₄)、六氟乙烷(C₂F₆)、CHF₃、或C₃F₆、或/及任何其他合適的氣體)的RIE。在一些實施例中，可以通過諸如氫氟酸、或氫氟酸與乙二醇的混合物的濕式化學製劑來去除氧化矽層。在一些實施例中，可以使用定時蝕刻方式。在一些實施例中，犧牲層1068是氮化矽。在該示例中，氮化矽的蝕刻可以包括使用O₂、N₂、CF₄、NF₃、Cl₂、HBr、BCl₃、或/及其組合的RIE。去除的單個層堆疊的方法和蝕刻劑不應被本公開的實施例限制。

修整製程包括在圖案化遮罩上施加合適的蝕刻製程(例如，等向性乾式蝕刻或濕式蝕刻)，使得圖案化遮罩可以被橫向拉回。橫向拉回尺寸確定第一介電階梯1470和第二介電階梯1472的每個臺階的橫向尺寸“a”。在圖案化遮罩修整之後，最頂部階梯臺階1476的一個部分被暴露，並且最頂部階梯臺階1467的另一部分保持被圖案化遮罩覆蓋。蝕刻修整製程的下一個迴圈隨蝕刻製程重新開始。

在一些實施例中，圖案化遮罩修整製程可以包括乾式蝕刻，例如使用O₂、Ar、N₂等的RIE。

在一些實施例中，最頂部階梯臺階1476可以被介電層456覆蓋。在一些實施例中，最頂部階梯臺階1476還可以被其他介電材料覆蓋。去除介電層456或/及其他介電材料的製程步驟可以添加到每個蝕刻修整迴圈的蝕刻製程，以形成第一介電階梯1470和第二介電階梯1472。

在一些實施例中，介電橋1474可以與第一介電階梯1470和第二介電階梯1472同時形成，其中介電橋1474可以由硬遮罩1378限定。在蝕刻修整製程期間，可以保護並且不蝕刻硬遮罩1378下方的交替的介電材料堆疊層1164的部分。結果，對於每個階梯臺階1476，第一介電階梯1470和第二介電階梯1472中的介電層456和犧牲層1068可以通過介電橋1474連接。

在一些實施例中，可以在製程步驟S950之後去除用於蝕刻修整製程的硬遮罩1378和圖案化遮罩。

在製程步驟S960處，根據本公開的一些實施例，可以在通道結構區域211中的交替的介電材料堆疊層1164中形成複數個儲存串212。第15A圖示出了在製程步驟S960處的示例性的結構1500的截面圖。第15B圖示出了結構1500的俯視圖。第15A圖中的截面圖在x方向上沿線BB’。儲存串212類似於先前參考第3圖和第4圖所討論的儲存串。

在一些實施例中，優先于形成複數個儲存串212，可以在第一介電階梯1470和第二介電階梯1472之上設置絕緣層1582。絕緣層1582可以包括任何合適的絕緣體，例如，旋塗玻璃、氧化矽、低k介電材料(例如摻雜碳的氧化物(CDO 或SiOC或SiOC：H)、或摻雜氟的氧化物(SiOF))等。可以通過CVD、PVD、濺射、旋塗等來設置絕緣層1582。在一些實施例中，可以執行例如RIE回蝕刻或化學機械拋光(CMP)的平坦化製程以形成平行於基底330的表面330f的共面表面。

為了形成複數個儲存串212，可以首先在交替的介電材料堆疊層1164中形成複數個通道孔(例如，通道孔336)，所述複數個通道孔穿透整個交替的介電材料堆疊層1164並且延伸到基底330中。

在形成通道孔336之後，可以在每個通道孔336的側壁上設置儲存膜337。在一些實施例中，儲存膜337可以是包括隧穿層、儲存層(也被稱為“電荷捕獲/儲存層”)、和阻隔層的複合層。接下來，可以在通道孔336內部設置通道層338和核心填充膜339。通道層338覆蓋通道孔336內部的儲存膜337的側壁。通道層338可以是任何合適的半導體材料，例如矽。核心填充膜339可以是任何合適的絕緣體，例如，氧化矽、氮化矽、氮氧化矽、旋塗玻璃、摻雜硼或磷的氧化矽、摻雜碳的氧化物(CDO或SiOC或SiOC：H)、摻雜氟的氧化物(SiOF)、或其任何組合。

在一些實施例中，也可以在交替的介電材料堆疊層1164中鄰近於儲存串212或/及在階梯區域中形成虛設儲存串(例如，第2圖中的虛設儲存串222)。儘管儲存串212可以用於記憶體儲存，但是虛設儲存串222可以用於提供結構支援並在製造期間改善製程均勻性。在一些實施例中，虛設儲存串222還可以包括核心填充膜339，並且可以使用與儲存串212類似的技術形成。

在製程步驟S970處，可以通過用導電層454替換第15A圖中的交替的介電材料堆疊層1164中的犧牲層1068，來形成交替的導電層和介電層的膜堆疊層335。第16圖示出了根據本公開的一些實施例的示例性的結構1600的截面圖。膜堆疊層335類似於先前參考第3圖和第4圖所討論的膜堆疊層。在用導電層替換犧牲層之後，可以在階梯區域210中形成階梯結構210-L和階梯結構210-R。

交替的導電層和介電層的膜堆疊層335包括夾在介電層456之間的導電層454。在結構1600中，每個階梯臺階1686包括導電層和介電層的對1684。在一些實施例中，每個階梯臺階1686可以包括兩個或更多個導電層和介電層的對，每個導電層和介電層的對具有一個導電層454和一個介電層456。

為了形成階梯結構210-L和階梯結構210-R，可以在介電層456之上選擇性地去除第15A圖中的交替的介電材料堆疊層1164中的犧牲層1068，以形成複數個水平隧道。犧牲層1068的選擇性蝕刻可以包括濕式或乾式化學蝕刻。然後，可以在水平隧道中設置導電層454。

導電層454可以包括適合於閘電極的任何合適的導電材料，例如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、或/及其任何組合。可以通過CVD、PVD、ALD、濺射、蒸發等來設置導電材料。在一些實施例中，導電層454也可以是多晶半導體，例如多晶矽、多晶鍺、多晶鍺矽、或/及其組合。在一些實施例中，多晶材料可以與任何合適類型的摻雜劑(例如，硼、磷或砷)結合。在一些實施例中，導電層454也可以是非晶半導體。

在一些實施例中，可以在導電層454之前在水平隧道中設置閘極介電層，以減小相鄰字元線(閘電極)之間的洩漏電流或/及減小閘極與通道之間的洩漏電流。閘極介電層可以包括氧化矽、氮化矽、氮氧化矽、或/及其任何合適的組合。閘極介電層還可以包括高k介電材料，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鑭、或/及其任何組合。可以通過諸如CVD、PVD、或/及ALD的一種或多種合適的沉積製程來設置閘極介電層。

導電層454在與儲存串212的相交處充當閘電極。應當注意，第16圖中的儲存串和閘電極的數量出於說明性目的被示出，並且可以是任何合適的數量以增加儲存容量。

在製程步驟S980處，在階梯結構210-L和階梯結構210-R上形成接觸結構214。第17A圖示出了在製程步驟S980處的示例性的結構1700的截面圖。第17B圖示出了結構1700的俯視圖。第17A圖中的截面圖在x方向上沿線BB’。接觸結構214可以類似於先前參考第2圖至第4圖所討論的接觸結構。

形成接觸結構214包括形成穿過絕緣層1582的複數個接觸孔，以及在複數個接觸孔中設置導電材料。

在一些實施例中，光阻或聚合物材料可以用作遮罩層以蝕刻接觸孔1788。一種或多種遮罩和圖案化製程可以用於形成接觸孔1788。在一些實施例中，絕緣層1582可以包括蝕刻停止層(未示出)，該蝕刻停止層保護下面的結構，直到在每個階梯臺階1686上形成所有接觸孔1788為止。接觸孔1788延伸穿過絕緣層1582，從而暴露導電層454。

可以通過在接觸孔1788中設置導電材料來形成接觸結構214。在一些實施例中，接觸結構214可以包括金屬或金屬化合物，例如鎢、鈷、鎳、銅、鋁、鈦、鉭、氮化鉭(TaN)、或/及其任何組合。金屬或金屬化合物可以通過任何合適的沉積方法形成，所述沉積方法例如為濺射、熱蒸發、電子束蒸發、ALD、PVD、或/及其任何組合。在一些實施例中，接觸結構214還可以包括金屬矽化物，所述金屬矽化物包括WSi_x、CoSi_x、NiSi_x、或AlSi_x等。

在一些實施例中，接觸結構214可以使用平坦化製程(例如，CMP製程)與絕緣層1582共面。

通過接觸結構214，可以將用於垂直地堆疊的導電層454的導電路徑向上佈線到表面，從而能夠在後端製程中實現用於3D記憶裝置的各種互連。

在一些實施例中，接觸結構214-T和接觸結構214-L可以分別形成在用於頂部選擇閘(TSG)334和下部選擇閘(LSG)或底部選擇閘(BSG)332 的閘電極上。在一些實施例中，可以在相同的TSG 334、字元線333和BSG 332上形成一個或複數個接觸結構214。

在用導電層454替換犧牲層1068之後，第15B圖中的介電橋1474被轉換成第17B圖中的階梯橋450。結果，階梯結構210-L和階梯結構210-R的導電層454可以通過階梯橋450連接。因此，每個字元線333可以與階梯結構210-L或階梯結構210-R電性連接。在一些實施例中，接觸結構214可以形成在階梯結構210-L中的奇數編號的字元線333和階梯結構210-R中的偶數編號的字元線333上。在該構造中，可以在相鄰的階梯臺階1686處增加接觸結構的間隔。

總之，本公開描述了3D記憶裝置及其製造方法的各種實施例。

本公開的一個方面提供了三維(3D)記憶裝置。在示例中，3D記憶裝置包括膜堆疊層，該膜堆疊層具有垂直地堆疊在基底上的複數個導電層和介電層的對。每個導電層和介電層的對包括介電層和導電層。該3D記憶裝置還包括階梯區域，該階梯區域具有形成在膜堆疊層中的第一和第二階梯結構，其中第一和第二階梯結構均在第一方向上橫向地延伸並且包括複數個導電層和介電層的對。階梯區域還包括連接第一和第二階梯結構的階梯橋。

本公開的另一方面提供了用於形成三維(3D)記憶裝置的方法。該方法包括在基底上設置交替的介電材料堆疊層，其中交替的介電材料堆疊層包括複數個介電層對。每個介電層對包括第一介電層和不同於第一介電層的第二介電層。該方法還包括在交替的介電材料堆疊層中形成第一介電階梯、第二介電階梯、和介電橋，其中第一和第二介電階梯通過介電橋連接。

對特定實施例的前述描述將因此充分地揭示本公開的一般性質，使得其他人在不進行過度實驗的情況下並且在不脫離本公開的一般概念的情況下，可以通過應用本領域的技術內的知識而容易地修改或/及適應于各種應用(例如特定實施例)。因此，基於本文提出的公開和指導，這樣的改編和修改旨在在所公開的實施例的等同形式的含義和範圍內。應當理解，本文中的措詞或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由技術人員根據本公開和指導來解釋。

上面已經藉由示出特定功能及其關係的實施方式的功能構建塊描述了本公開的實施例。為了方便描述，本文已經任意定義了這些功能構建塊的邊界。只要適當地執行特定功能及其關係，就可以定義替代性的邊界。

發明內容部分和摘要部分可以闡述由(一個或複數個)發明人所設想的本公開的一個或複數個但不是全部的示例性實施例，並且因此，不旨在以任何方式限制本公開和所附發明申請專利範圍。

本公開的廣度和範圍不應當由任何上述示例性實施例限制，而應當僅根據所附發明申請專利範圍及其等同物來限定。以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。