TWI737279B - 用於三維記憶體的接觸結構 - Google Patents

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Abstract

揭露了3D儲存結構以及用於形成3D儲存結構的方法的實施例。所述製作方法包括在基底上佈置交替的電介質堆疊，其中，所述交替的電介質堆疊具有在彼此頂部交替地堆疊的第一電介質層和第二電介質層。接下來，可以在交替的電介質堆疊中形成多個接觸開口，以便可以在所述多個接觸開口中的至少一個接觸開口內部露出電介質層對。所述方法還包括：通過利用導電層代替第二電介質層來形成具有交替的導電層和電介質層的膜堆疊；以及形成接觸結構，以接觸位在具有交替的導電層和電介質層的膜堆疊中的導電層。

Description

用於三維記憶體的接觸結構
概括地說，本發明內容涉及半導體技術領域，以及更具體地說，涉及用於形成三維(3D)記憶體的方法。
隨著記憶體元件縮小到更小的晶片尺寸以降低製作成本並且提高儲存密度，對平面儲存單元的縮放因製程技術限制和可靠性問題而面臨挑戰。三維(3D)記憶體架構可以解決平面儲存單元中的密度和性能限制。
在3D NAND記憶體中，階梯結構通常用於在垂直堆疊設置儲存單元的字元線與控制閘之間提供電接觸。然而，隨著3D NAND記憶體中的儲存容量的持續提高，垂直堆疊的儲存單元的數量已經大量地增加。相應地，階梯結構的橫向尺寸也增加，這降低了單位面積的有效儲存容量。此外，較大的階梯結構在儲存陣列區與階梯區之間引入較高的機械應力，這可能在3D NAND記憶體內造成可靠性問題。因此，存在對能夠在不使用階梯結構的情況下在垂直堆疊的儲存單元的字元線與控制閘之間提供電連接的3D記憶體的接觸結構的需求。
在本發明內容中描述了三維(3D)記憶體元件以及用於形成3D記憶體元件的方法的實施例。
本發明內容的第一方面提供了用於形成三維(3D)儲存結構的方法，其包括在基底上佈置交替的電介質堆疊，其中，該交替的電介質堆疊包括在彼此頂部交替地堆疊的第一電介質層和第二電介質層。所述方法還包括：在交替的電介質堆疊中形成多個接觸開口，以便在所述多個接觸開口中的至少一個接觸開口內部露出電介質層對，其中，所述電介質層對包括一對第一電介質層和第二電介質層。所述方法還包括：通過利用導電層代替第二電介質層來形成具有交替的導電層和電介質層的膜堆疊；以及形成接觸結構，以接觸在具有交替的導電層和電介質層的膜堆疊中的導電層。
對多個接觸開口的形成包括：通過蝕刻數量N個電介質層對(N為整數)來在交替的電介質堆疊中形成多個開口。接下來，形成遮罩以保護所述多個開口中的第一群組並且露出所述多個開口中的第二群組，其中，所述多個開口中的第一群組是延伸穿過數量N個電介質層對的開口的第一子集。對多個接觸開口的形成還包括：通過蝕刻數量M個電介質層來在所述多個開口的第二群組中形成開口的第二子集(M為整數)。開口的第二子集延伸穿過數量(N+M)個電介質層對。通過針對所述子集的開口中的每個子集重複所述形成遮罩和蝕刻的步驟，可以在交替的電介質堆疊中形成所述多個接觸開口。
在一些實施例中，所述開口的第一子集和開口的第二子集包括相同數量的開口。
在一些實施例中，所述數量M個電介質層對在數量上是所述數量N個電介質層對的兩倍。
在一些實施例中，對具有交替的導電層和電介質層的膜堆疊的形成包括：在所述交替的電介質堆疊中形成縫隙開口。在一些實施例中，對所述膜堆疊的形成還包括：在所述縫隙開口中形成與所述基底電連接的公共源極接觸。
在一些實施例中，用於形成3D儲存結構的方法還包括：在所述多個 接觸開口內部佈置填充材料。
在一些實施例中，用於形成3D儲存結構的方法還包括：在對所述多個接觸開口的形成之前，在所述交替的電介質堆疊中形成多個儲存串。
在一些實施例中，用於形成3D儲存結構的方法還包括：在對所述多個接觸開口的形成之後，在所述交替的電介質堆疊中形成多個儲存串。
在一些實施例中，對所述多個儲存串的形成包括：形成垂直地穿透所述交替的電介質堆疊的溝道孔；以及在溝道孔的側壁上佈置儲存膜、溝道層和核心填充膜。
在一些實施例中，形成所述接觸結構包括：在所述多個接觸開口的側壁上形成襯；在所述多個接觸開口的每個接觸開口內部形成接觸孔，以露出在具有交替的導電層和電介質層的膜堆疊內的導電層；以及在所述接觸孔內部佈置導電材料，以形成與所述導電層的電接觸。在一些實施例中，形成所述接觸結構還包括：通過化學機械研磨來形成共平面表面。
本發明內容的第二方面提供了三維(3D)儲存結構，其包括在基底上佈置的膜堆疊，所述膜堆疊具有在彼此頂部交替地堆疊的導電層和電介質層。所述3D儲存結構還包括垂直地穿透所述膜堆疊的多個儲存串，其中，所述多個儲存串的每個儲存串包括儲存膜、溝道層和核心填充膜。所述3D儲存結構還包括在所述膜堆疊內部佈置的多個接觸結構，所述多個接觸結構垂直地穿透一個或多個導電層和電介質層，以便膜堆疊中的每個導電層電連接到所述多個接觸結構中的至少一個接觸結構。所述多個接觸結構被所述多個儲存串包圍。
在一些實施例中，所述多個接觸結構中的每個接觸結構包括包圍導電材料的襯。在一些實施例中，所述襯包括被配置為將所述多個接觸結構與所述膜堆疊的一個或多個導電層電隔離的絕緣體。
在一些實施例中，根據請求項13的3D儲存結構還包括垂直地穿透所 述膜堆疊的公共源極接觸，其中，所述公共源極接觸與所述基底導電連接。在一些實施例中，所述公共源極接觸包括被配置為將所述公共源極接觸與所述膜堆疊的導電層電隔離的隔離襯。
在一些實施例中，所述3D儲存結構還包括垂直地穿透與所述多個接觸結構鄰近的所述膜堆疊的多個虛設儲存串，其中，所述多個虛設儲存串中的每個儲存串包括核心填充膜。
在一些實施例中，所述多個接觸結構與所述膜堆疊共平面。
在一些實施例中，所述多個接觸結構在儲存陣列中隨機分佈。
本發明內容的協力廠商面提供了形成三維(3D)儲存結構的另一方法，其包括在基底上佈置交替的電介質堆疊，其中，所述交替的電介質堆疊包括數量2n個電介質層對，其中，n為整數，並且每個電介質層對包括第一電介質層和不同於第一電介質層的第二電介質層。所述方法還包括：通過使用(n+1)次迴圈的重複圖案化製程來形成多個接觸開口。第i次圖案化製程包括蝕刻數量2(i-1)個電介質層對，以便在所述多個接觸開口內部露出頂部的數量2i個電介質層對，其中，i是處於1到n的範圍內的整數。形成3D儲存結構的方法還包括：通過利用導電層代替第二電介質層來形成具有交替的導電層和電介質層的膜堆疊；以及形成電連接到在具有交替的導電層和電介質層的膜堆疊中的導電層的接觸結構。
在一些實施例中，所述第i次圖案化製程還包括：在所述蝕刻之前，形成遮罩以露出所述多個接觸開口的子集，其中，在所述多個接觸開口的所述子集內部露出頂部的數量2(i-1)個電介質層對。
在一些實施例中，用於形成3D儲存結構的方法還包括：在對所述多個接觸開口的形成之前，在所述交替的電介質堆疊上佈置硬遮罩；以及在所述硬遮罩中形成多個開口。
本領域技術人員根據本發明內容的說明書、請求項和附圖可以理解本發明內容的其它方面。
100:記憶體元件
101:儲存平面
103:儲存塊
105:週邊區
108:區域
210:階梯區
211:結構區
212:儲存串
214:接觸結構
216、216-1、216-2:縫隙結構
218:儲存指
220:閘切口
222:虛設儲存串
224:儲存片
300:陣列結構
330:基底
330f:正表面
331:絕緣膜
332:下部選擇閘
333、333-1、333-2、333-3:控制閘
334:頂部選擇閘
335:膜堆疊
336:溝道孔
337:儲存膜
338:溝道層
339:填充膜
340、340-1、340-2、340-3:儲存單元
341:位元線
343:金屬互連線
344:區
400:方法
S410、S415、S420、S425、S430、S435、S440、S445、S450、S455、S460、S465、S470:步驟
500:儲存結構
554:電介質堆疊
556:電介質層對
558:第一電介質層
558:磊晶層
560:第二電介質層
600:儲存結構
662:硬遮罩
700:儲存結構
764:遮罩
800:儲存結構
866:開口
866-t:頂表面
900:儲存結構
968:遮罩
1000:儲存結構
1070:第一子集
1070-t:頂表面
1070、1274-1275、1478-1481:接觸開口
1100:儲存結構
1172:遮罩
1200:儲存結構
1274:第二子集
1274-t:頂表面
1275:第三子集
1275-t:頂表面
1300:儲存結構
1376:遮罩
1400:儲存結構
1478:第四子集
1478-t:頂表面
1479:第五子集
1479-t:頂表面
1480:第六子集
1480-t:頂表面
1481:第七子集
1481-t:頂表面
1500:儲存結構
1584:接觸填充
1586:填充材料
1587:襯
1600:儲存結構
1688:蓋層
1690:磊晶層
1700:儲存結構
1792:縫隙開口
1800:儲存結構
1894:導電層
1900:儲存結構
1996:接觸孔
1997:隔離襯
2000:儲存結構
2098:公共源極接觸
2200:方法
S2210、S2220、S2230、S2240、S2250、S2260、S2270:步驟
2300、2400、2500、2600、2700、2800、2900:儲存結構
BL:位元線
WL:字元線
被併入本文並形成說明書的部分的附圖示出了本發明內容的實施例並與說明書一起進一步用以解釋本發明內容的原理，以及使本領域技術人員能夠做出和使用本發明內容。
圖1根據本發明內容的一些實施例示出了示例性三維(3D)儲存晶片的示意性自頂向下視圖。
圖2根據本發明內容的一些實施例示出了3D儲存晶片的區域的示意性自頂向下視圖。
圖3根據本發明內容的一些實施例示出了示例性3D儲存陣列結構的部分的透視圖。
圖4根據本發明內容的一些實施例示出了用於形成3D記憶體元件的示例性方法的流程圖。
圖5-圖13以及圖14A根據本發明內容的一些實施例示出了在跟隨圖4的流程圖的各種製程步驟處的示例性3D記憶體元件的截面圖。
圖14B根據本發明內容的一些實施例示出了在各種製程步驟處的接觸開口之間的關係。
圖15-圖20根據本發明內容的一些實施例示出了在跟隨圖4的流程圖的各種製程步驟處的示例性3D記憶體元件的截面圖。
圖21A-圖21N根據本發明內容的一些實施例示出了在各種製程步驟處的示例性3D記憶體元件的透視圖。
圖22根據本發明內容的一些實施例示出了用於形成3D記憶體元件的另一示例性方法的流程圖。
圖23-圖29根據本發明內容的一些實施例示出了在跟隨圖22的流程圖的各種製程步驟處的示例性3D記憶體元件的截面圖。
當結合附圖考慮時，通過下文闡述的具體實施方式，本發明的特徵和優勢將變得更顯而易見，在附圖中，類似的附圖標記自始至終標識對應的元件。在附圖中，類似的附圖標記通常指示完全相同的、功能上類似的及/或結構上類似的元件。通過在對應附圖標記中的最左側數位指示在其中首次出現該元件的附圖。
將參考附圖來描述本發明內容的實施例。
儘管論述了具體配置和排列，但是應當理解的是這只是為了說明的目的。本領域技術人員將認識到，在不背離本發明內容的精神和範圍的情況下，可以使用其它配置和排列。對本領域技術人員而言將顯而易見的是，還可以在各種各樣的其它應用中採用本發明內容用。
要注意的是，在說明書中提及“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等指示所描述的實施例可以包括特定的特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必指的是相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，結合明確或未明確描述的其它實施例來影響這樣的特徵、結構或特性將是在本領域技術人員的知識範圍內的。
一般而言，可以至少部分地根據在上下文中的使用來理解術語。例如，至少部分地取決於上下文，在本文中使用術語“一個或多個”可以用以在單數 的意義上描述任何特徵、結構或特性，或者可以用以在複數的意義上描述特徵、結構或特性的組合。類似地，至少部分地取決於上下文，還可以將術語“一”、“一個”或“所述”理解為傳達單數的使用或者傳達複數的使用。此外，再次至少部分地取決於上下文，可以將術語“基於”理解為未必意指傳達排它的因素集合，相反可以允許存在未必明確描述的額外的因素。
應當容易理解的是，在本發明內容中的“在......上”、“在......以上”和“在......之上”的含義應當以最廣泛的方式來解釋，以便“在......上”不僅意指直接地在某物上，而且包括在處於某物上的情況下在其間有中間特徵或層。此外，“在......以上”或者“在......之上”不僅意指處於某物以上或之上，而且還包括其處於某物以上或之上的情況下在其間沒有中間特徵或層的含義(即，直接地位於某物上)。
此外，為了便於說明，在本文中可以使用空間相對術語，諸如“下面”、“之下”、“下方”、“之上”、“上方”等，來描述一個元件或特徵與其它元件或特徵的如圖所示的關係。空間相對術語旨在涵蓋除了附圖所示的取向之外的處於使用或製程步驟中的裝置的不同取向。所述設備可以以其它方式進行取向(旋轉90度或者處於其它取向上)，以及相應地在本文中使用的空間相對描述符可以是類似地解釋的。
在本文中使用的術語“基底”指的是在其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的頂表面通常是形成半導體元件的地方，以及因此除非以其它方式聲明，否則半導體元件形成於基底的頂部一側。底表面與頂表面相反，以及因此基底的底側與基底的頂側相反。可以對基底本身進行圖案化。添加到基底頂部的材料可以被圖案化，或者可以保持未圖案化。此外，基底可以包括較寬範圍的半導體材料，諸如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由電學上的非導電材料，諸如玻璃、塑膠或者藍寶石晶圓等做成。
在本文中使用的術語“層”指的是包括具有厚度的區域的材料部分。層具有頂側和底側，其中，層的底側相對接近基底，以及頂側相對遠離基底。層可以在整個的下層結構或上覆結構之上延伸，或者可以具有比下層結構或上覆結構的延伸更小的延伸。此外，層可以是勻質或者非勻質的連續結構的區域，其厚度小於該連續結構的厚度。例如，層可以位於所述連續結構的頂表面與底表面之間的任何一組水平面之間，或者位於所述頂表面和底表面處。層可以水平地延伸、垂直地延伸及/或沿錐形表面延伸。基底可以是層，可以在其中包含一個或多個層，及/或可以具有在其上、其以上及/或其以下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層(在其內形成接觸、互連線路及/或垂直互連通道(VIA))以及一個或多個電介質層。
在本發明內容中，為了便於描述，“層級”用以指代沿垂直方向基本上具有相同高度的元件。例如，字元線和下層閘極電介質層可以被稱為“層級”，字元線和下層絕緣層一起可以被稱為“層級”，基本上具有相同高度的各字元線可以被稱為“字元線層級”等等。
如在本文中使用的，術語“標稱的/標稱地”指的是在產品或工藝的設計階段期間設置的用於元件或製程步驟的特性或參數的期望值或目標值以及高於及/或低於期望值的值的範圍。值的範圍可能歸因於製作方法或容限的略微變化。如在本文中使用的，術語“大約”指示能夠基於與主體半導體元件相關聯的特定技術節點進行變化的既定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%(例如，該值的±10%、±20%或者30%)內進行變化的既定量的值。
在本發明內容中，術語“水平的/水平地/橫向的/橫向地”意指在標稱上平行於基底的橫向表面，以及術語“垂直的”或者“垂直地”意指在標稱上垂直於基底的所述橫向表面。
在本文中使用的術語“3D記憶體”指的是具有垂直取向的儲存單元電晶體串(在本文中稱為“儲存串”，諸如NAND儲存串)的三維(3D)半導體元件，所述垂直取向的儲存單元電晶體串處於橫向取向的基底上，以便所述儲存串相對於基底沿垂直方向延伸。
圖1根據本發明內容的一些實施例示出了示例性三維(3D)記憶體元件100的自頂向下視圖。3D記憶體元件100可以是儲存晶片(封裝)、儲存晶片或者儲存晶片的任何部分，以及可以包括一個或多個儲存平面101，所述儲存平面101中的每個儲存平面可以包括多個儲存塊103。在每個儲存平面101處可以發生完全相同的和併發的操作。可以具有數百萬位元組(MB)的尺寸的儲存塊103是執行抹除操作的最小尺寸。如圖1所示，示例性3D記憶體元件100包括四個儲存平面101，以及每個儲存平面101包括六個儲存塊103。每個儲存塊103可以包括多個儲存單元，其中，可以通過諸如位元線和字元線的互連來對每個儲存單元定址。位元線和字元線可以是垂直地佈設的(例如，分別按照行和列)，從而形成金屬線的陣列。在圖1中，字元線和位元線的方向被標記為“BL”和“WL”。在本發明內容中，儲存塊103還被稱為“儲存陣列”或“陣列”。儲存陣列是記憶體元件中的執行儲存功能的核心區域。
3D記憶體元件100還包括週邊區105、圍繞儲存平面101的區域。週邊區105包含許多數位、類比及/或混合信號電路來支援儲存陣列的功能，例如，頁緩衝器、行解碼器和列解碼器以及感測放大器。週邊電路使用有源及/或無源半導體元件，諸如電晶體、二極體、電容器、電阻器等，這對於本領域技術人員而言將是顯而易見的。
要注意的是，圖1所示的3D記憶體元件100中的儲存平面101的排列和每個儲存平面101中的儲存塊103的排列僅被用作示例，其不限制本發明內容的範圍。
參考圖2，根據本發明內容的一些實施例示出了圖1中的區域108的放大的自頂向下視圖。3D記憶體元件的區域108可以包括階梯區210以及溝道結構區211。溝道結構區211可以包括儲存串212的陣列，每個儲存串包括多個堆疊的儲存單元。階梯區210可以包括階梯結構和形成於所述階梯結構上的接觸結構214的陣列。在一些實施例中，跨越溝道結構區211和階梯區210在字元線(WL)的方向內延伸的多個縫隙結構216可以將儲存塊劃分為多個儲存指218，其中，WL的方向(即，WL方向)與圖1中所示的方向類似。至少一些縫隙結構216可以充當用於溝道結構區211中的儲存串212的陣列的公共源極接觸。頂部選擇閘切口220可以被佈置在(例如)每個儲存指218的中央，以將儲存指218的頂部選擇閘(TSG)劃分為兩個部分，以及從而將儲存指劃分為兩個儲存片224，其中，在儲存片224中的共用相同的字元線的儲存單元形成可程式設計(讀/寫)儲存頁。儘管可以在儲存塊級別上執行對3D NAND記憶體的抹除操作，但是也可以在儲存頁級別上執行讀取操作和寫入操作。儲存頁的大小可以具有數千位元組(KB)的尺寸。在一些實施例中，區域108還包括虛設儲存串222，以便在製作期間實施製程變化控制及/或取得額外的機械支持。
圖3根據本發明內容的一些實施例示出了示例性三維(3D)儲存陣列結構300的部分的透視圖。儲存陣列結構300包括基底330、處於基底330之上的絕緣膜331、處於絕緣膜331之上的一層級的下部選擇閘(LSG)332以及多個層級的控制閘333(還被稱為“字元線(WL)”)，所述多個層級的控制閘堆疊在LSG 332頂上，以形成交替的導電層和電介質層的膜堆疊335。在圖3中為了清楚起見沒有示出與各層級的控制閘鄰近的電介質層。
每個層級的控制閘通過貫穿膜堆疊335的縫隙結構216-1和縫隙結構216-2分開。儲存陣列結構300還包括處於控制閘333的堆疊之上的一層級的頂部選擇閘(TSG)334。TSG 334、控制閘333和LSG 332的堆疊還被稱為“閘電極”。 儲存陣列結構300進一步包括儲存串212以及處於基底330的位於鄰近LSG 332之間的部分中的摻雜源極線區344。每個儲存串212包括穿過絕緣膜331以及具有交替的導電層和電介質層的膜堆疊335進行延伸的溝道孔336。儲存串212還包括溝道孔336的側壁上的儲存膜337、處於儲存膜337之上的溝道層338以及被溝道層338包圍的核心填充膜339。儲存單元340可以形成於控制閘333和儲存串212的相交處。儲存陣列結構300進一步包括處於TSG 334之上的與儲存串212連接的多條位元線(BL)341。儲存陣列結構300還包括通過多個接觸結構214與閘電極連接的多條金屬互連線343。膜堆疊335的邊緣被配置為具有階梯形狀，以允許對每個層級的閘電極的電連接。
在圖3中，出於說明的目的，將三個層級的控制閘333-1、控制閘333-2和控制閘333-3與一個層級的TSG 334和一個層級的LSG 332一起示出。在這一示例中，每個儲存串212可以包括分別對應於控制閘333-1、控制閘333-2和控制閘333-3的三個儲存單元340-1、儲存單元340-2和儲存單元340-3。在一些實施例中，控制閘的數量和儲存單元的數量可以多於三個，以提高儲存容量。儲存陣列結構300還可以包括其它結構，例如，TSG切口、公共源極接觸和虛設儲存串。為了簡單起見，在圖3中未示出這些結構。
為了追求3D記憶體中的更高儲存容量，垂直堆疊的儲存單元的數量已經大量地增加。因此，控制閘或字元線333的數量已經大量地增加。為了形成針對每條字元線333的電接觸(例如，接觸結構214)，階梯區210已經從溝道結構區211的兩側橫向地延伸。階梯區210的增加的尺寸降低了單位面積的有效儲存容量，以及因而提高了3D記憶體的每位成本。此外，大階梯區210可能在溝道結構區211中引入機械應力，其可能引起儲存單元中的可靠性問題。因此，存在在不依賴於階梯結構的情況下形成用於3D記憶體的接觸結構的需求。
圖4根據本發明內容的一些實施例示出了用於形成3D記憶體元件的 示例性製作方法400。圖5-圖13、圖14A-圖14B、圖15-圖20根據製作方法400示出了在各種製程步驟處的3D記憶體元件的截面圖。應當理解的是，在製作方法400中所示的製程步驟不是窮舉的，以及可以在所示製程步驟中的任何製程步驟之前、之後或之間執行其它製程步驟。在一些實施例中，可以省略示例性製作方法400的一些製程步驟，或者可以包括此處為了簡單起見未描述的其它製程步驟。在一些實施例中，製作方法400的製程步驟可以是以不同循序執行的，及/或可以發生變化。
如圖4所示，製作方法400開始於製程步驟S410，其中，可以在基底上佈置交替的電介質堆疊。製程步驟S410處的3D記憶體元件的示例被示作圖5中的3D儲存結構500。
在一些實施例中，3D儲存結構500的基底可以與圖3中的基底330類似。基底330能夠提供用於形成後續結構的平臺。在一些實施例中，基底330可以是任何適當的半導體基底，其具有諸如單晶半導體、多晶半導體或單個晶體半導體的任何適當的半導體材料。例如，基底330可以包括矽、矽鍺(SiGe)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaAs)、氮化鎵、碳化矽、III-V族化合物或其任何組合。在一些實施例中，基底330可以包括形成於操縱晶圓上的一層半導體材料，例如，玻璃、塑膠或另一半導體基底。
基底330的正表面330f在文中還被稱為基底的“主表面”或“頂表面”。可以將各層材料佈置在基底330的正表面330f上。“最頂”層或“上”層是離基底的正表面330f最遠或者較遠的層。“最底”層或“下”層是離基底的正表面330f最近或者較近的層。
在一些實施例中，交替的電介質堆疊554包括在彼此頂部交替地堆疊的多個電介質層對556，其中，每個電介質層對556包括第一電介質層558和不同於第一電介質層558的第二電介質層560(還稱為“犧牲層”)。交替的電介質堆疊 554在平行於基底330的正表面330f的橫向方向上延伸。
在交替的電介質堆疊554中，第一電介質層558和第二電介質層560在垂直於基底330的垂直方向上交替。換言之，每個第二電介質層560可以夾在兩個第一電介質層558之間，以及每個第一電介質層558可以夾在兩個第二電介質層560之間(除了最底層和最頂層之外)。
交替的電介質堆疊554的形成可以包括將第一電介質層558佈置為各自具有相同的厚度或者具有不同的厚度。例如，第一電介質層558的示例厚度可以處於10nm(奈米)到500nm的範圍內，優選為大約25nm。類似地，第二電介質層560可以各自具有相同厚度或者可以具有不同厚度。第二電介質層560的示例厚度可以處於10nm到500nm的範圍內，優選為大約35nm。應當理解的是，圖5中的電介質層對556的數量僅是為了說明的目的，以及可以在交替的電介質堆疊554中包括任何適當數量的層。
在一些實施例中，第一電介質層558包括任何適當的絕緣材料，例如，氧化矽、氮氧化矽、氮化矽、TEOS或者具有F、C、N及/或H結合的氧化矽。第一電介質層558還可以包括高k電介質材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭或者氧化鑭膜。在一些實施例中，第一電介質層558可以是上述材料的任何組合。
基底330上的第一電介質層558的形成可以包括任何適當的沉積方法，諸如化學氣相沉積(CVD)、物理氣相沉積(PVD)、等離子增強CVD(PECVD)、快速熱化學氣相沉積(RTCVD)、低壓化學氣相沉積(LPCVD)、濺鍍、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、高密度等離子CVD(HDP-CVD)、熱氧化、氮化、任何其它適當的沉積方法及/或它們的組合。
在一些實施例中，第二電介質層560包括不同於第一電介質層558並且能夠相對於第一電介質層558被選擇性地去除的任何適當的材料。例如，第二 電介質層560可以包括氧化矽、氮氧化矽、氮化矽、TEOS、多晶矽、多晶鍺、多晶矽鍺以及其任何組合。在一些實施例中，第二電介質層560還包括非晶半導體材料，例如，非晶矽或非晶鍺。第二電介質層560可以是使用與第一電介質層558類似的技術佈置的，諸如CVD、PVD、ALD、熱氧化或氮化或者它們的任何組合。
在一些實施例中，第一電介質層558可以是氧化矽，以及第二電介質層560可以是氮化矽。
在一些實施例中，交替的電介質堆疊554可以包括除了第一電介質層558和第二導電層560之外的層，以及可以由不同材料組成及/或具有不同厚度。
除了交替的電介質堆疊554之外，在一些實施例中，可以在基底330的正表面330f上的週邊區105(參見圖1)中形成週邊元件(未示出)。在一些實施例中，還可以在基底330的正表面330f上的儲存塊103(參見圖1)中形成有源元件區(未示出)。在一些實施例中，基底330可以進一步包括正表面330f上的絕緣膜331(圖5中未示出)。絕緣膜331可以由與交替的電介質堆疊554相同或不同的材料組成。
週邊元件可以包括任何適當的半導體元件，例如，金屬氧化物半導體場效應電晶體(MOSFET)、二極體、電晶體、電容器等。所述週邊元件可以在支援儲存核心的儲存功能的數位信號電路、類比信號電路及/或混合信號電路的設計中使用，例如，行解碼器和列解碼器、驅動器、頁緩衝器、感測放大器、定時和控制。
儲存塊中的有源元件區由諸如淺溝渠隔離的隔離結構包圍。可以根據儲存塊中的陣列元件的功能來在所述有源元件區中形成摻雜區，諸如p型摻雜阱及/或n型摻雜阱。
根據本發明內容的一些實施例，參考圖4，在製程步驟S415處，可以 將硬遮罩佈置在交替的電介質堆疊上。製程步驟S415處的3D記憶體元件的示例被示作圖6中的3D儲存結構600。3D儲存結構600包括設置在交替的電介質堆疊554上的硬遮罩662。硬遮罩662用以在後續蝕刻方法期間提供對下層結構和材料的保護。在一些實施例中，硬遮罩662包括能夠抵禦蝕刻方法的任何適當的材料，例如，氧化矽、氮氧化矽、氮化矽、TEOS、非晶矽、多晶矽、高k電介質材料或其任何組合。在一些實施例中，硬遮罩662可以包括非晶碳。在一些實施例中，非晶碳可以摻有其它抗蝕刻元件(諸如硼)，以提高非晶碳的抗蝕刻性。在一些實施例中，可以在非晶碳層的頂上佈置薄的金屬或金屬氧化物層，諸如氧化鋯(ZrO2)、氧化釔(Y2O3)和氧化鋁(Al2O3)。硬遮罩662可以是通過LPCVD、RTCVD、PECVD、ALD、PVD、蒸鍍、濺鍍或其任何組合佈置的。
圖7根據本發明內容的一些實施例示出了3D儲存結構700。3D儲存結構700包括在交替的電介質堆疊554之上的硬遮罩662上佈置的接觸限定遮罩764。在一些實施例中，接觸限定遮罩764可以包括光阻或基於碳的聚合物材料，以及可以是使用諸如微影的圖案化製程形成的。接觸限定遮罩764限定將在後續步驟中形成的3D記憶體元件的控制閘和選擇閘的接觸結構的位置。在一些實施例中，所述接觸結構可以與圖3所示的針對控制閘333、頂部選擇閘(TSG)334和下部選擇閘(LSG)332的接觸結構214類似。接觸結構214可以被置於與圖3中的溝道結構區211鄰近的區域(例如，階梯區210)中。在一些實施例中，接觸結構214還可以被置於溝道結構區211內部，如下文將詳細論述的。
根據本發明內容的一些實施例，參考圖4，在製程步驟S420處，可以通過對硬遮罩圖案化來形成多個硬遮罩開口。製程步驟S420中的示例性3D記憶體元件被示作圖8中的3D儲存結構800。3D儲存結構800包括通過使用圖7中的接觸限定遮罩764對硬遮罩662圖案化來形成的多個硬遮罩開口866。所述硬遮罩開口露出第一電介質層對(即，交替的電介質堆疊554中的最頂部電介質層對)的 頂表面866-t。
在一些實施例中，硬遮罩開口866可以通過使用適當的蝕刻方法(例如，濕蝕刻、乾蝕刻及/或其組合)來圖案化的。在一些實施例中，可以使用諸如反應離子蝕刻(RIE)的非等向性蝕刻或其它乾蝕刻方法來蝕刻硬遮罩662。在一些實施例中，硬遮罩662是氧化矽。在這一示例中，對氧化矽的蝕刻可以包括使用基於氟的氣體(諸如四氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6)及/或任何其它適當氣體的RIE。在一些實施例中，可以通過濕化學製劑(諸如氫氟酸、或者氫氟酸和乙二醇的混合物)來蝕刻氧化矽層。在一些實施例中，可以採用定時的蝕刻方法。在一些實施例中，硬遮罩662是氮化矽。在這一示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3及/或其組合的RIE。用以對硬遮罩662圖案化的方法和蝕刻劑不應受到本發明內容的實施例的限制。
在一些實施例中，在形成硬遮罩開口866之後，可以通過使用諸如利用O2或CF4等離子的乾蝕刻或者利用抗蝕劑/聚合物光阻去除劑(例如，基於溶劑的化學製劑)的濕蝕刻的技術來去除圖7中的接觸限定遮罩764。
根據本發明內容的一些實施例，參考圖4，在製程步驟S425處，可以在交替的電介質堆疊之上形成第一接觸遮罩。在製程步驟S425處的示例性3D記憶體元件被示作圖9中的3D儲存結構900。
在一些實施例中，3D儲存結構900包括在3D儲存結構800上佈置的第一接觸遮罩968，其處於交替的電介質堆疊的至少一部分之上。在一些實施例中，第一接觸遮罩968覆蓋一半硬遮罩開口866，並且露出另一半硬遮罩開口866。在一些實施例中，第一接觸遮罩968可以包括光阻或基於碳的聚合物材料，以及可以是使用諸如光刻的圖案化製程形成的。
根據本發明內容的一些實施例，參考圖4，在製程步驟S430處，可以 在交替的電介質堆疊中形成接觸開口的第一子集。在製程步驟S430處的示例性3D記憶體元件被示作圖10中的3D儲存結構1000。3D儲存結構1000包括接觸開口的第一子集1070。
在一些實施例中，接觸開口的第一子集1070可以是通過使用圖9中所示的第一接觸遮罩968蝕刻第一電介質層對556來形成的。接觸開口的第一子集1070露出第二電介質層對的頂表面1070-t，其中，第二電介質層對位於交替的電介質堆疊554中的第一或最頂部電介質層對之下。在本發明內容中，從頂部到底部順序地對交替的電介質堆疊554中的電介質層對計數。在一些實施例中，可以利用第一接觸遮罩968來蝕刻一個或多個電介質層對556。針對第一電介質層558的蝕刻方法可以具有相對於第二電介質層560的高選擇性，及/或反之亦然。相應地，下層電介質層對556可以充當蝕刻停止層。因此，可以可控地蝕刻多個電介質層對556。
在一些實施例中，可以通過使用諸如反應離子蝕刻(RIE)的非等向性蝕刻或其它乾蝕刻來蝕刻電介質層對556。在一些實施例中，第一電介質層558是氧化矽。在這一示例中，對氧化矽的蝕刻可以包括使用基於氟的氣體(諸如四氟化碳(CF4)、六氟乙烷(C2F6)、CHF3或C3F6及/或任何其它適當的氣體的RIE。在一些實施例中，可以通過濕化學製劑(諸如氫氟酸、或者氫氟酸和乙二醇的混合物)來蝕刻氧化矽層。在一些實施例中，可以採用定時的蝕刻方法。在一些實施例中，第二電介質層560是氮化矽。在這一示例中，對氮化矽的蝕刻可以包括使用O2、N2、CF4、NF3、Cl2、HBr、BCl3及/或其組合的RIE。用於蝕刻電介質層對556的方法和蝕刻劑不應受到本發明內容的實施例的限制。
在一些實施例中，在形成接觸開口的第一子集1070之後，可以通過使用諸如利用O2或CF4等離子的乾蝕刻或者利用抗蝕劑/聚合物光阻去除劑(例如，基於溶劑的化學製劑)的濕蝕刻的技術來去除第一接觸遮罩968。
在一些實施例中，在製程步驟S430之後，可以將一半的硬遮罩開口866轉化為接觸開口的第一子集1070，其中另一半保持為硬遮罩開口866。相應地，能夠分別在硬遮罩開口866和接觸開口的第一子集1070內部露出第一電介質層對的頂表面866-t和第二電介質層對的頂表面1070-t。
在一些實施例中，交替的電介質堆疊554包括數量L個電介質層對556。在一些實施例中，3D儲存結構800(圖8中)包括數量N個硬遮罩開口866，其中，數量N大於或等於數量L，即，N
Figure 109114184-A0305-02-0020-35
L。在這一示例中，可以將一半的硬遮罩開口866轉化為接觸開口的第一子集1070。換言之，在製程步驟S430之後，接觸開口的第一子集1070的數量可以是N/2，以及剩餘硬遮罩開口866的數量也可以是N/2。然而，第一子集的接觸開口1070不限於上文所述，以及可以包括任何適當數量的硬遮罩開口866。
根據本發明內容的一些實施例，參考圖4，在製程步驟S435處，可以在交替的電介質堆疊之上形成第二接觸遮罩。在製程步驟S435處的示例性3D記憶體元件被示作圖11中的3D儲存結構1100。
在一些實施例中，3D儲存結構1100包括在3D儲存結構1000上佈置的第二接觸遮罩1172，其處於交替的電介質堆疊554的至少一部分之上。在一些實施例中，第二接觸遮罩1172覆蓋一半的剩餘硬遮罩開口866，並且露出另一半剩餘硬遮罩開口866。在一些實施例中，第二接觸遮罩1172還覆蓋一半的接觸開口的第一子集1070，並且露出另一半的接觸開口的第一子集1070。在一些實施例中，第二接觸遮罩1172可以包括光阻或基於碳的聚合物材料，以及可以是使用諸如微影的圖案化製程來形成的。
根據本發明內容的一些實施例，參考圖4，在製程步驟S440處，可以在交替的電介質堆疊中形成接觸開口的第二子集和接觸開口的第三子集。在製程步驟S440處的示例性3D記憶體元件被示作圖12中的3D儲存結構1200。3D儲存 結構1200包括接觸開口的第二子集1274和接觸開口的第三子集1275。
在一些實施例中，接觸開口的第二子集1274和接觸開口的第三子集可以是通過使用圖11中所示的第二接觸遮罩1172蝕刻兩個電介質層對556來形成的。在一些實施例中，可以利用第二接觸遮罩1172來蝕刻一個或多個電介質層對556。用於第一電介質層558和第二電介質層560的蝕刻方法可以與用於接觸開口的第一子集1070的那些蝕刻方法類似，其中，每個電介質層對556可以是利用在下層的電介質層對556上的蝕刻停止來可控地蝕刻的。
在一些實施例中，可以設計第一接觸遮罩968和第二接觸遮罩1172，以使接觸開口的第二子集1274包括一半的接觸開口的第一子集1070，並且接觸開口的第三子集1275包括一半的未在製程步驟430處轉化為接觸開口的第一子集1070的剩餘硬遮罩開口866。在通過蝕穿硬遮罩662來形成硬遮罩開口866並且通過蝕刻一個電介質層對556來形成接觸開口的第一子集1070的示例中，通過在製程步驟S440處蝕刻兩個電介質層對556，可以使接觸開口的第二子集1274延伸穿過三個電介質層對並且露出第四電介質層對的頂表面1274-t。與此同時，接觸開口的第三子集1275可以延伸穿過兩個電介質層對，並且露出第三電介質層對的頂表面1275-t。相應地，在製程步驟S440之後，一半的接觸開口的第一子集1070被轉化為接觸開口的第二子集1274，並且一半的剩餘硬遮罩開口866被轉化為接觸開口的第三子集1275。
如圖12所示，3D儲存結構1200還可以包括一些接觸開口的第一子集1070，其延伸穿過一個電介質層對556並且露出第二電介質層對的頂表面1070-t。3D儲存結構1200還可以包括一些硬遮罩開口866，其延伸穿過硬遮罩662，並且露出第一電介質層對的頂表面866-t。如圖11所示，這些開口在製程步驟S435處被第二接觸遮罩1172覆蓋，並且在製程步驟S440處對電介質層對556的蝕刻方法期間受到保護。因此，前述開口的深度在製程步驟S440處沒有改變。
在製程步驟S440之後，可以分別在硬遮罩開口866、接觸開口的第一子集1070、接觸開口的第三子集1275和接觸開口的第二子集1274中露出第一、第二、第三和第四電介質層對的頂表面。
在3D儲存結構1000包括數量N/2個接觸開口的第一子集1070和數量N/2個硬遮罩開口866的示例中，在製程步驟S430之後，3D儲存結構1200可以包括數量N/4個接觸開口的第二子集1274和數量N/4個接觸開口的第三子集1275。與此同時，在3D儲存結構1200中可以剩有數量N/4個接觸開口的第一子集1070和數量N/4個硬遮罩開口866。
要注意的是，圖12中的接觸開口的第一、第二、第三子集1070、1274和1275以及硬遮罩開口866的排列僅用於說明的目的。3D儲存結構1200可以包括接觸開口的第一、第二、第三子集1070、1274和1275以及硬遮罩開口866的不同排列和深度。
根據本發明內容的一些實施例，參考圖4，在製程步驟S445處，在交替的電介質堆疊之上形成第三接觸遮罩。在製程步驟S445處的示例性3D記憶體元件被示作圖13中的3D儲存結構1300。
3D儲存結構1300包括在3D儲存結構1200上佈置的第三接觸遮罩1376，其處於交替的電介質堆疊554的至少一部分之上。在一些實施例中，第三接觸遮罩1376覆蓋一半的剩餘硬遮罩開口866，並且露出另一半的剩餘硬遮罩開口866。在一些實施例中，第三接觸遮罩1376還覆蓋一半剩餘的接觸開口的第一子集1070，並且露出另一半剩餘的接觸開口的第一子集1070。在一些實施例中，第三接觸遮罩1376還覆蓋一半的接觸開口的第二子集1274，並且露出另一半的接觸開口的第二子集1274。在一些實施例中，第三接觸遮罩1376還覆蓋一半的接觸開口的第三子集1275，並且露出另一半的接觸開口的第三子集1275。在一些實施例中，第三接觸遮罩1376可以包括光阻或基於碳的聚合物材料，以及可 以是使用諸如光刻的圖案化製程形成的。
根據本發明內容的一些實施例，參考圖4，在製程步驟S450處，在交替的電介質堆疊內形成接觸開口的第四子集、第五子集、第六子集和第七子集。在製程步驟S450處的示例性3D記憶體元件被示作圖14A中的3D儲存結構1400。根據本發明內容的一些實施例，3D儲存結構1400包括形成於交替的電介質堆疊554中的接觸開口的第四子集1478、接觸開口的第五子集1479、接觸開口的第六子集1480和接觸開口的第七子集1481。
在一些實施例中，接觸開口的第四、第五、第六和第七子集1478-1481可以是通過使用圖13中所示的第三接觸遮罩1376蝕刻四個電介質層對556來形成的。在一些實施例中，可以使用第三接觸遮罩1376來蝕刻一個或多個電介質層對556。用於第一電介質層558和第二電介質層560的蝕刻方法可以與用於接觸開口的第一、第二和第三子集1070、1274和1275的那些蝕刻方法類似，其中，每個電介質層對556可以是利用在下層的電介質層對556上的蝕刻停止來可控地蝕刻的。
圖14B根據本發明內容的一些實施例示出了在各種製程步驟處的接觸開口之間的關係。在括弧中示出了每個接觸開口露出的電介質層對566(從頂部到底部計數)。在一些實施例中，可以設計第一、第二和第三接觸遮罩968、1172和1376，以使一部分的硬遮罩開口866可以在製程步驟S430處被轉化為接觸開口的第一子集1070。一部分的接觸開口的第一子集1070可以在製程步驟S440處被轉化為接觸開口的第二子集1274，以及然後一部分的接觸開口的第二子集1274可以在製程步驟S450處被轉化為接觸開口的第四子集1478。與此同時，在製程步驟S440處的一部分的接觸開口的剩餘第一子集1070可以在製程步驟S450處被轉化為接觸開口的第五子集1479。在這一示例中，在製程步驟S430處的一部分的剩餘硬遮罩開口866可以在製程步驟S440處被轉化為接觸開口的第三子 集1275，而一部分的接觸開口的第三子集1275可以在製程步驟S450處被轉化為接觸開口的第七子集1481。在製程步驟S440處的一部分的剩餘硬遮罩開口866可以在製程步驟S450處被轉化為接觸開口的第六子集1480。要注意的是，在每個製程步驟處經受對電介質層對566的蝕刻的所述部分的接觸開口可以是任何適當數量，而不限於圖9-圖13和圖14A中所示的一半或50%。
如先前論述的，在一些實施例中，在製程步驟S420之後存在數量N個硬遮罩開口866，以及在製程步驟S420之後，3D儲存結構1000可以具有數量N/2個接觸開口的第一子集1070以及數量N/2個硬遮罩開口866。在製程步驟S440之後，3D儲存結構1200可以具有數量N/4個接觸開口的第一子集1070、數量N/4個接觸開口的第二子集1274、數量N/4個接觸開口的第三子集1275以及數量N/4個硬遮罩開口866。在一些實施例中，3D儲存結構1400可以具有數量N/8個接觸開口的第一子集1070、數量N/8個接觸開口的第二子集1274、數量N/8個接觸開口的第三子集1275、數量N/8個接觸開口的第四子集1478、數量N/8個接觸開口的第五子集1479、數量N/8個接觸開口的第六子集1480、數量N/8個接觸開口的第七子集1481以及數量N/8個硬遮罩開口866。
如先前論述的，在一些實施例中，硬遮罩開口866可以是通過在製程步驟S420處蝕穿硬遮罩662來形成的，以及接觸開口的第一子集1070可以是通過在製程步驟S430處蝕刻一個電介質層對556來形成的。接下來，接觸開口的第二子集1274和第三子集1275可以是通過在製程步驟S440處蝕刻兩個電介質層對556來形成的。相應地，硬遮罩開口866可以露出第一電介質層對，即，最頂部電介質層對。從硬遮罩開口866轉化的接觸開口的第一子集1070可以延伸穿過一個電介質對566延伸並且露出處於第一電介質層對之下的第二電介質對。從相應的接觸開口的第一子集1070和硬遮罩開口866轉化的接觸開口的第二子集1274和第三子集1275可以分別延伸穿過三個電介質層對566和兩個電介質層對566。 換言之，接觸開口的第二子集1274和第三子集1275可以分別露出第四電介質層對和第三電介質層對。參考圖14A和圖14B，在一些實施例中，接觸開口的第四到第七子集1478-1481可以是通過蝕穿四個電介質層對556來形成的。因此，在製程步驟S450之後，從接觸開口的第二子集1274轉化的接觸開口的第四子集1478可以延伸穿過七個電介質層對556，並且露出第八電介質層對的頂表面1478-t。從接觸開口的第一子集1070轉化的接觸開口的第五子集1479可以延伸穿過五個電介質層對556並且露出第六電介質層對的頂表面1479-t。從硬遮罩開口866轉化的接觸開口的第六子集1480可以延伸穿過四個電介質層對556並且露出第五電介質層對的頂表面1480-t。類似地，從接觸開口的第三子集1070轉化的接觸開口的第七子集1481可以延伸穿過六個電介質層對556並且露出第七電介質對的頂表面1481-t。
要注意的是，圖14A和圖14B中的接觸開口的第一到第七子集1070、1274-1275、1478-1481以及硬遮罩開口866的排列僅用於說明的目的。3D儲存結構1400可以具有接觸開口的第一到第七子集1070、1274-1275、1478-1481以及硬遮罩開口866的不同排列和不同深度(即，蝕刻的電介質層對)。換言之，前述接觸開口可以隨機分佈在交替的電介質堆疊554中。
所述製作方法可以繼續形成覆蓋3D儲存結構1400上的至少一部分的接觸孔的另一接觸遮罩，以及然後蝕刻一個或多個電介質層對566。可以重複這些製程步驟，直到在所述接觸開口中的至少一個接觸開口的內部露出每個電介質層對566的頂表面為止。在一些實施例中，在用於形成接觸開口的一個或多個子集的第i製程步驟處(其中，i=1、2、3......)，接觸開口的每個當前子集可以被劃分為兩個群組，其中，一個群組可以經過數量2(i-1)個電介質層對的蝕刻方法，並且形成接觸開口的新的子集。接觸開口的每個當前子集的另一群組可以受到遮罩的保護，並且免於暴露到該蝕刻方法。在第i製程步驟之後，可以在接 觸開口中的至少一個接觸開口的內部露出第一、第二......第2i電介質層對的頂表面。
在一些實施例中，接觸開口的每個當前子集可以被劃分為兩個具有相等數量的接觸開口的群組，其中，一個群組保持與接觸開口的當前子集相同，以及另一群組則形成接觸開口的新的子集。例如，數量N個硬遮罩開口可以被劃分為數量N/2個硬遮罩開口和數量N/2個接觸開口的第一子集。接下來，接觸開口的第一子集可以被劃分為數量N/4個接觸開口的第二子集以及數量N/4個接觸開口的第一子集......等等。在這一示例中，可以通過使用儘量少的數量n個遮罩和蝕刻步驟，針對總共具有數量2(n-1)個電介質層對的交替的電介質堆疊的每個電介質層對來形成至少一個接觸開口。
在交替的電介質堆疊554中形成接觸開口之後，可以去除硬遮罩662。
根據本發明內容的一些實施例，參考圖4，在製程步驟S455處，可以在接觸開口內部佈置填充材料。在製程步驟S455處的示例性3D記憶體元件被示作圖15中的3D儲存結構1500。3D儲存結構1500包括通過在3D儲存結構1400(如圖14A中所示)中的接觸開口(1070、1274-1275、1478-1481)和硬遮罩開口866內部佈置填充材料1586來形成的接觸填充1584。在一些實施例中，接觸填充1584還包括在沉積填充材料1586之前佈置的襯1587。
填充材料1586和襯1587可以是在後續步驟中能夠相對於第一電介質層558及/或第二電介質層560選擇性地去除的任何適當材料。在一些實施例中，填充材料1586和襯1587可以是絕緣體，例如，氧化矽、氮氧化矽、氮化矽、TEOS、非晶碳及/或其組合。在一些實施例中，填充材料1586可以是氮化矽，以及襯1587可以是氧化矽。填充材料1586和襯1587可以是通過CVD、PVD、濺鍍、蒸鍍及/或其任何組合來形成的。
在一些實施例中，可以在佈置填充材料1586和襯1587之後對3D儲存 結構1500平坦化，以形成共平面的頂表面。
根據本發明內容的一些實施例，參考圖4，在製程步驟S460處，可以在交替的電介質堆疊中形成多個儲存串。在製程步驟S460處的示例性3D記憶體元件被示作圖16中的3D儲存結構1600。3D儲存結構1600包括多個儲存串(例如，圖2和圖3中的儲存串212)。
為了形成多個儲存串212，可以首先在交替的電介質堆疊554中形成穿透整個交替的電介質堆疊554並且延伸到基底330中的多個溝道孔(例如，溝道孔336)。在一些實施例中，溝道孔336的形成包括諸如微影和蝕刻的工藝。在一些實施例中，除了用於蝕刻方法的光阻之外，還可以使用通過基於碳的聚合物材料或硬遮罩形成的蓋層1688。蓋層1688可以包括氧化矽、氮化矽、TEOS、含矽的抗反射塗層(SiARC)、非晶矽、或多晶矽或其任何組合。用以形成溝道孔336的蝕刻方法可以包括乾蝕刻、濕蝕刻或其組合。在一些實施例中，可以使用諸如反應離子蝕刻(RIE)的非等向性蝕刻來蝕刻交替的電介質堆疊554。在一些實施例中，可以使用基於氟或氯的氣體，諸如四氟化碳(CF4)、六氟戊烷(C2F6)、CHF3、C3F6、Cl2、BCl3等或其任何組合。用以蝕刻第一和第二電介質層558/560的方法和蝕刻劑不應受到本發明內容的實施例的限制。
在一些實施例中，3D儲存結構1600進一步包括處於溝道孔336內部的磊晶層1690。磊晶層1690可以包括任何適當的半導體材料，諸如矽、矽鍺、鍺、砷化鎵、氮化鎵、III-V族化合物或其任何組合。磊晶層1690可以是從基底330磊晶外延地生長的。在一些實施例中，磊晶層1690可以是從基底330在溝道孔336內部露出的表面選擇性地生長的。在一些實施例中，磊晶層1690可以是多晶半導體材料，例如，多晶矽。
在一些實施例中，磊晶層1690可以是從基底330中的摻雜區(圖16中未示出)磊晶外延地生長的。所述摻雜區可以是通過使用p型或n型摻雜劑(例 如，硼、磷、砷或其任何組合)的離子注入來形成的。可以在沉積交替的電介質堆疊554之前執行離子注入。在一些實施例中，可以在溝道孔蝕刻之後執行離子注入。
在形成溝道孔336和磊晶層1690之後，可以在每個溝道孔336的側壁以及磊晶層558的頂表面上佈置儲存膜(例如，圖3中的儲存膜337)。在一些實施例中，儲存膜337可以是包括穿隧層、儲存層(還稱為“電荷捕獲/儲存層”)和阻隔層的複合層。每個溝道孔336可以具有圓柱形狀。根據一些實施例，穿隧層、儲存層和阻隔層以上述順序沿從溝道孔的中心朝溝道孔外側的方向排列。所述穿隧層可以包括氧化矽、氮化矽或其任何組合。所述阻隔層可以包括氧化矽、氮化矽、高介電常數(高k)電介質或其任何組合。所述儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。在一些實施例中，儲存膜337包括ONO電介質(例如，穿隧層包括氧化矽，儲存層包括氮化矽，以及阻隔層包括氧化矽)。
接下來，可以在溝道孔336內部佈置溝道層338和核心填充層339。溝道層338覆蓋儲存膜337在溝道孔336內部的側壁，並且與磊晶層1690連接。溝道層338可以是任何適當的半導體材料，諸如矽。在一些實施例中，溝道層338可以是非晶矽、多晶矽或單個晶體矽。溝道層338可以是通過任何適當的薄膜沉積方法來形成的，所述方法包括但不限於CVD、PVD、ALD或其組合。在一些實施例中，溝道層338的厚度可以處於大約10nm到大約30nm的範圍內。在一些實施例中，核心填充膜339可以被佈置為填充每個溝道孔336。在一些實施例中，核心填充膜339的中間可以包括一個或多個空氣隙。核心填充膜339可以是任何適當的絕緣體，例如，氧化矽、氮化矽、氮氧化矽、旋轉塗布、摻硼或摻磷的氧化矽、摻碳的氧化物(CDO或SiOC或SiOC：H)、摻氟的氧化物(SiOF)或其任何組合。核心填充膜339可以是使用(例如)ALD、PVD、CVD、旋塗、濺鍍或者任何其它適當膜沉積技術來沉積的。核心填充膜339還可以是通過使用重複 的沉積和回蝕刻方法來形成的。回蝕刻方法可以包括但不限於濕蝕刻、乾蝕刻或其組合。
在一些實施例中，核心填充膜339、溝道層338和蓋層1688在3D儲存結構1600中可以是共平面的。平坦化方法包括化學機械研磨、RIE、濕蝕刻或其組合。平坦化方法去除溝道孔336外部的多餘核心填充膜339、溝道層338和儲存膜337。相應地，溝道層338和儲存膜337可以在鄰近溝道孔336之間斷開連接。
在一些實施例中，還可以在交替的電介質堆疊554中形成與儲存串212及/或接觸開口1070、1274-1275和1478-1481鄰近的多個虛設儲存串(例如，圖2中的虛設儲存串222)。雖然儲存串212可以用於記憶體儲存，但是虛設儲存層222可以用以在製作期間提供結構支援以及提高製程均勻性。在一些實施例中，虛設儲存串222還可以包括核心填充膜339，以及可以是使用與儲存串212類似的技術來形成的。
圖17根據本發明內容的一些實施例示出了3D儲存結構1700。3D儲存結構1700包括穿透整個交替的電介質堆疊554的多個縫隙開口1792。在一些實施例中，縫隙開口1792可以在平行於頂表面330f的x-y平面中沿WL方向橫向地延伸。縫隙開口1792可以在後續製作方法中形成縫隙結構216(圖2和圖3中)。圖17中的縫隙開口1792的排列僅用於說明的目的，並且不受此限制。
根據本發明內容的一些實施例，參考圖4，在製程步驟S465處，可以形成具有交替的導電層和電介質層的膜堆疊。在製程步驟S465處的示例性3D記憶體元件被示作圖18中的3D儲存結構1800。3D儲存結構1800包括具有交替的導電層和電介質層的膜堆疊，其與圖3中的膜堆疊335類似。
在形成縫隙開口1792之後，可以從縫隙開口1792橫向地去除交替的電介質堆疊554(圖17中的)中的第二電介質層560，從而形成橫向的隧道(圖18中未示出)。然後，將導電層1894佈置到這些橫向的隧道內部，以形成膜堆疊 335。
可以通過相對於交替的電介質堆疊554的選擇性的任何適當的蝕刻方法(例如，等向性乾蝕刻或濕蝕刻)來去除第二電介質層560(圖17中)，以使所述蝕刻方法可以對第一電介質層558具有最小影響。在一些實施例中，第二電介質層560可以是氮化矽。在這一示例中，第二電介質層560可以是通過使用CF4、CHF3、C4F8、C4F6和CH2F2中的一種或多種蝕刻劑的RIE來去除的。在一些實施例中，可以使用濕蝕刻(諸如磷酸)來去除第二電介質層560。在去除第二電介質層560之後，可以在橫向的隧道中露出儲存膜337的側壁。
在一些實施例中，導電層1894可以包括任何適用於閘電極的適當的導電材料，例如，鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)及/或其任何組合。所述導電材料可以使用適當的沉積方法(諸如CVD、物理氣相沉積(PVD)、等離子增強CVD(PECVD)、濺鍍、熱蒸鍍、電子束蒸鍍、金屬有機化學氣相沉積(MOCVD)及/或ALD)來填充橫向隧道。在一些實施例中，導電層1894包括通過CVD沉積的鎢(W)。
在一些實施例中，導電層1894還可以是多晶半導體，諸如多晶矽、多晶鍺、多晶矽鍺、和任何其它適當材料、及/或它們的組合。在一些實施例中，所述多晶材料可以結合有任何適當類型的摻雜劑，諸如硼、磷或砷。在一些實施例中，導電層1894還可以是非晶半導體。
在一些實施例中，導電層1894可以由金屬矽化物組成，包括WSix、CoSix、NiSix或AlSix等等。所述金屬矽化物材料的形成可以包括使用上文描述的類似技術來形成金屬層和多晶半導體。所述金屬矽化物的形成可以進一步包括對所沉積的金屬層和多晶半導體應用退火方法，隨後去除未反應的金屬。
在一些實施例中，可以在導電層1894(圖18中未示出)之前在橫向的隧道中佈置閘極電介質層，以減少鄰近字元線(閘電極)之間的洩漏電流， 及/或減少閘極與溝道之間的洩漏電流。所述閘極電介質層可以包括氧化矽、氮化矽、氮氧化矽及/或其任何適當組合。所述閘極電介質層還可以包括高k電介質材料，諸如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鑭及/或其任何組合。所述閘極電介質層可以是通過諸如CVD、PVD及/或ALD的一種或多種適當沉積方法來沉積的。
導電層1894可以在與儲存串212的相交處充當閘電極。在圖18中，十個導電層1894可以針對每個儲存串212形成十個閘電極，例如，TSG 334、LSG 332和八個控制閘333。對應於八個控制閘333，每個儲存串212可以具有八個儲存單元340。要注意的是，圖18中示出的儲存串和儲存單元的數量是為了說明的目的，以及可以增加以用於較高的儲存容量。
在形成具有交替的導體層和電介質層的膜堆疊335之後，可以去除在沉積期間在縫隙開口1792內部的導電材料。在一些實施例中，可以在一些縫隙開口1792內部佈置絕緣材料，以形成縫隙結構216，從而將儲存塊分為多個可程式設計並且可讀取的儲存指(參考圖2A-圖2B)。
圖19根據本發明內容的一些實施例示出了3D儲存結構1900。3D儲存結構1900包括通過去除圖18中的3D儲存結構1800中的接觸填充1584內部的填充材料1586來形成的多個接觸孔1996。在一些實施例中，接觸孔1996可以是通過微影、濕法化學蝕刻、乾蝕刻或其組合來形成的。在一些實施例中，接觸孔1996延伸穿過蓋層1688、一對或多對導電層1894和第一電介質層558。接觸孔1996可以露出膜堆疊335中的導電層1894。在一些實施例中，襯1587覆蓋每個接觸孔1996內部的每個導電層1894的側壁，並且在每個接觸孔1996的底部露出導電層1894的頂表面。
在一些實施例中，隔離襯1997可以形成於縫隙開口1792的側壁上，其中，處於縫隙開口1792內部的隔離襯1997覆蓋膜堆疊335的每個導電層1894的 側壁。在一些實施例中，隔離襯1997還可以形成於接觸孔1996內部。隔離襯1997可以是任何適當的絕緣體，例如，氧化矽、氮化矽、氮氧化矽或其任何組合。
根據本發明內容的一些實施例，參考圖4，在製程步驟S470處，可以形成與具有交替的導電層和電介質層的膜堆疊中的導電層電連接的接觸結構。在製程步驟S470處的示例性3D記憶體元件被示作圖20中的3D儲存結構2000。3D儲存結構2000包括多個與圖3中的接觸結構214類似的接觸結構，其中，接觸結構214提供與膜堆疊335中的導電層1894的電連接。在一些實施例中，每個接觸結構214包括圍繞導電材料的襯。在一些實施例中，覆蓋接觸結構214的側壁的隔離襯1997及/或襯1587可以將接觸結構214與膜堆疊335的一個或多個導電層1894電隔離。3D儲存結構2000還可以包括與基底330電連接的公共源極接觸。在一些實施例中，隔離襯1997可以將公共源極接觸2098與膜堆疊335的導電層1894電隔離。
接觸結構214和公共源極接觸2098可以是通過在接觸孔1996和縫隙開口1792內部沉積導電材料來形成的。在一些實施例中，所述導電材料可以包括鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)及/或其任何組合。所述導電材料可以是通過CVD、PVD、PECVD、MOCVD、濺鍍、熱蒸鍍、電子束蒸鍍、ALD及/或其組合來佈置的。在一些實施例中，所述導電材料可以是通過CVD沉積的鎢(W)。
在一些實施例中，用於接觸結構214和公共源極接觸2098的導電材料還可以是多晶半導體，諸如多晶矽、多晶鍺、多晶矽鍺、和任何其它適當材料、及/或它們的組合。在一些實施例中，所述多晶材料可以結合有任何適當類型的摻雜劑，諸如硼、磷或砷。在一些實施例中，所述導電材料還可以是非晶半導體。
在一些實施例中，導電材料可以由金屬矽化物組成，包括WSix、 CoSix、NiSix或AlSix等等。所述金屬矽化物材料的形成可以包括使用上文描述的類似技術來形成金屬層和多晶半導體。所述金屬矽化物的形成可以進一步包括對所沉積的金屬層和多晶半導體應用退火方法，隨後去除未反應的金屬。
在一些實施例中，可以在沉積之後通過使用蝕刻方法或平坦化方法來去除接觸孔1996和縫隙開口1792外部的多餘導電材料。去除多餘導電材料的蝕刻方法可以包括濕法化學蝕刻及/或乾蝕刻(例如，RIE)。平坦化方法可以包括化學機械研磨(CMP)。
要注意的是，圖20中的接觸結構214和圖19中的接觸孔1996對應於圖14A中的硬遮罩開口866及/或接觸開口1070、1274-1275、1478-1481。如先前論述的，在一些實施例中，可以通過僅使用數量n個遮罩和蝕刻步驟，針對總共具有數量2(n-1)個電介質層對的交替的電介質堆疊中的每個電介質層對來形成至少一個接觸開口。此外，根據本發明內容，可以在不使用階梯結構的情況下，針對膜堆疊335中的每個導電層1894來形成至少一個接觸結構214。在這一示例中，可以在溝道結構區211中的任何位置(即，儲存陣列內部)形成接觸結構214，並且可以將接觸結構214形成為與儲存串212鄰近或者被儲存串212包圍。在一些實施例中，接觸結構214可以隨機分佈在儲存陣列中，與儲存串212及/或虛設儲存串222鄰近。膜堆疊335的導電層1894可以充當閘電極，例如，圖3中所示的控制閘(字元線)333以及頂部和下部選擇閘334和332。通過移動接觸結構214接近儲存串212，可以相應地縮短從字元線到儲存單元340的閘電極的延遲。因此，可以提高3D記憶體元件的性能。在一些實施例中，還可以在儲存陣列中形成與接觸結構214及/或儲存串212鄰近的虛設儲存串222。
在一些實施例中，在圖4中描述的製作方法400中使用的接觸遮罩可以具有不同的設計和排列。圖21A-圖21N提供了在各種製程步驟(例如，製程步驟S410-S470)處的3D儲存結構的相應透視圖，其與圖5-圖13、圖14A-圖14B以 及圖15-圖20相比示出了用以形成接觸開口的不同的方法。這裡省略對圖21A-圖21N的詳細描述，因為所示的方法根據這些附圖是不言自明的，並且能夠被本領域技術人員理解。
圖22根據本發明內容的一些實施例示出了用於形成3D記憶體元件的另一示例性製作方法2200。圖23-圖29根據製作方法2200示出了在各種製程步驟處的3D記憶體元件的截面圖。應當理解，製作方法2200中所示的製程步驟不是窮舉的，以及還可以在所示製程步驟中的任何製程步驟之前、之後或之間執行其它製程步驟。在一些實施例中，可以省略示例性製作方法2200的一些製程步驟，或者可以包括此處為了簡單起見未描述的其它製程步驟。在一些實施例中，製作方法2200的製程步驟可以是以不同的循序執行的，及/或可以發生變化。
在圖22-圖29中僅示出了與圖4-圖13、圖14A-圖14B和圖15-圖20的差異。類似的製程步驟和結構可以是再次參考先前的附圖和對應的描述的。
參考圖22，製作方法2200開始於製程步驟S2210，其中，在基底上佈置交替的電介質堆疊。在圖5中示出了在製程步驟S2210處的3D記憶體元件的示例性3D儲存結構500。交替的電介質堆疊554可以包括第一電介質層558和第二電介質層560。
參考圖22，在製程步驟S2220處，可以在交替的電介質堆疊中形成溝道孔和儲存串。在圖23中示出了在製程步驟S2220處的示例性3D儲存結構2300，其中，溝道孔336和儲存串212與圖16中所示的相應的溝道孔和儲存串類似，以及可以是通過使用類似技術來形成的。在製程步驟S2220處，還可以通過使用類似技術來形成與圖16中的虛設儲存串222類似的虛設儲存串。
參考圖22，在製程步驟S2230處，可以通過使用多個接觸遮罩來在交替的電介質堆疊中形成多個接觸開口。在圖24中示出了在製程步驟S2230處的示例性3D儲存結構2400，其中，硬遮罩開口866、接觸開口的第一子集1070、接觸 開口的第二和第三子集1274-1275、以及接觸開口的第四到第七子集1478-1481可以與圖14A中的相應的接觸開口類似，以及可以是通過使用與在圖4以及圖6-圖13和圖14A-圖14B中描述的製程步驟S415-S450中類似的方法來形成的。
參考圖22，在製程步驟S2240處，在每個接觸開口的側壁上佈置襯。在圖25中示出了在製程步驟S2240處的示例性3D儲存結構2500，其中，襯1587與圖15中的襯類似，以及可以是使用類似技術來形成的。
參考圖22，在製程步驟S2250處，可以在交替的電介質堆疊中形成縫隙開口。在圖26中示出了在製程步驟S2250處的示例性3D儲存結構2600，其中，縫隙開口1792與圖17中的縫隙開口類似，以及可以是使用類似技術來形成的。
參考圖22，在製程步驟S2260處，可以形成具有交替的導電層和電介質層組成的膜堆疊。在圖27中示出了處於製程步驟S2260中的示例性3D儲存結構2700，其中，具有交替的導電層和電介質層的膜堆疊335與圖18中的膜堆疊類似，以及可以是使用類似技術來形成的。
圖28根據本發明內容的一些實施例示出了3D儲存結構2800。3D儲存結構2800包括形成於縫隙開口1792的側壁上的隔離襯1997。隔離襯1997可以與圖19中的隔離襯類似，以及可以是使用類似技術來形成的。3D儲存結構2800還可以包括形成於圖27中的多個接觸開口(例如，硬遮罩開口866、接觸開口的第一子集1070、接觸開口的第二和第三子集1274-1275以及接觸開口的第四到第七子集1478-1481)內部的接觸孔1996。接觸孔1996露出了導電層1894的頂表面，以及可以是使用與圖19中所示的那些技術類似的技術來形成的。
參考圖22，在製程步驟S2270處，可以形成與在具有交替的導電層和電介質層的膜堆疊中的導電層電連接的接觸結構。在圖29中示出了在製程步驟S2270處的示例性3D儲存結構2900，其中，接觸結構214與圖20中的接觸結構類似，以及可以是使用類似技術來形成的。3D儲存結構2900還可以包括公共源極 接觸2098，其與圖2中的公共源極接觸類似。
與製作方法400類似，製作方法2200還可以針對在具有交替的導電層和電介質層的膜堆疊335中的每個導電層1894來形成至少一個接觸結構214。這些接觸結構214可以形成於溝道結構區211(圖2-圖3中)內部，以及可以被排列為與儲存串212鄰近。
總之，本發明內容描述了3D記憶體元件以及其製作方法的各種實施例。
本發明內容的第一方面提供了用於形成三維(3D)儲存結構的方法，其包括：在基底上佈置交替的電介質堆疊，其中，該交替的電介質堆疊包括在彼此頂部交替地堆疊的第一電介質層和第二電介質層。所述方法還包括：在交替的電介質堆疊內部形成多個接觸開口，以便在所述多個接觸開口中的至少一個接觸開口的內部露出電介質層對，其中，所述電介質層對包括一對第一電介質層和第二電介質層。所述方法還包括：通過利用導電層代替第二電介質層來形成具有交替的導電層和電介質層的膜堆疊；以及形成接觸結構，以接觸在具有交替的導電層和電介質層的膜堆疊中的導電層。
所述多個接觸開口的形成包括通過蝕刻數量N個電介質層對(N為整數)來在交替的電介質堆疊中形成多個開口。接下來，形成遮罩以保護所述多個開口中的第一群組並且露出所述多個開口中的第二群組的遮罩，其中，所述多個開口中的第一群組是延伸穿過數量N個電介質層對的開口的第一子集。所述多個接觸開口的形成還包括通過蝕刻數量M個電介質層對來在所述多個開口的第二群組中形成開口的第二子集(M為整數)。開口的第二子集延伸穿過數量(N+M)個電介質層對。通過針對各子集的開口中的每個子集重複所述形成遮罩和蝕刻的步驟，可以在交替的電介質堆疊中形成所述多個接觸開口。
本發明內容的第二方面提供了三維(3D)儲存結構，其包括佈置在 基底上的膜堆疊，所述膜堆疊具有在彼此頂部交替地堆疊的導電層和電介質層。所述3D儲存結構還包括垂直地穿透所述膜堆疊的多個儲存串，其中，所述多個儲存串的每個儲存串包括儲存膜、溝道層和核心填充膜。所述3D儲存結構還包括在所述膜堆疊內部佈置的多個接觸結構，所述多個接觸結構垂直地穿透一個或多個導電層和電介質層，以便膜堆疊中的每個導電層電連接至所述多個接觸結構中的至少一個接觸結構。所述多個接觸結構被所述多個儲存串包圍。
本發明內容的協力廠商面提供了用於形成三維(3D)儲存結構的另一方法，其包括在基底上佈置交替的電介質堆疊，其中，所述交替的電介質堆疊包括數量2n個電介質層對，其中，n為整數，並且每個電介質層對包括第一電介質層和不同於第一電介質層的第二電介質層。所述方法還包括：通過使用(n+1)次迴圈的重複圖案化製程來形成多個接觸開口。第i次圖案化製程包括：蝕刻數量2(i-1)個電介質層對進行蝕刻，以使在所述多個接觸開口內部露出頂部的數量2i個電介質層對，其中，i是處於1到n的範圍內的整數。所述形成3D儲存結構的方法還包括：通過利用導電層代替第二電介質層來形成具有交替的導電層和電介質層的膜堆疊；以及形成電連接到在具有交替的導電層和電介質層的膜堆疊中的導電層的接觸結構。
上文對具體實施例的描述將非常充分地揭示本發明內容的概括實質，本領域技術人員在不背離本發明內容的一般概念的情況下，不需要過多的試驗就能夠通過應用本領域的知識來容易地針對各種應用進行修改及/或調整這樣的具體實施例。因此，基於文中給出的教導和指引，這樣的調整和修改旨在落入所公開的實施例的等效物的含義和範圍內。應當理解，文中的措辭或術語是為了描述而非限定的目的，以便本領域技術人員根據公開內容和指引來解釋本說明書的術語或措辭。
上文已經借助於說明指定的功能及其關係的實現方式的功能構建塊 描述了本發明內容的實施例。為了描述的方便起見，已經任意地定義了這些功能構建塊的邊界。只要適當地執行指定功能及其關係，就可以定義替代的邊界。
發明內容部分和摘要部分可能闡述了如發明人設想的本發明內容的一個或多個示例性實施例，而非全部的示例性實施例，以及因此不旨在以任何方式限制本發明內容和所附請求項。
本發明內容的寬度和範圍不應被上述示例性實施例中的任何示例性實施例限制，而應僅根據下文的請求項及其等效物被限定。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體元件
101:儲存平面
103:儲存塊
105:週邊區
108:區域
BL:位元線
WL:字元線

Claims (20)

  1. 一種用於形成三維(3D)儲存結構的方法，包括：在基底上佈置交替的電介質堆疊，其中，所述交替的電介質堆疊包括在彼此頂部交替地堆疊的第一電介質層和第二電介質層；在所述交替的電介質堆疊中形成多個接觸開口，使得在所述多個接觸開口中的至少一個接觸開口內部露出電介質層對，其中，所述電介質層對包括一對所述第一電介質層和所述第二電介質層，並且其中，對所述多個接觸開口的所述形成包括：通過蝕刻數量N個電介質層對來在所述交替的電介質堆疊中形成多個開口，其中，N為整數；形成遮罩，以保護所述多個開口中的第一群組並且露出所述多個開口中的第二群組，其中，所述多個開口中的所述第一群組是延伸穿過所述數量N個電介質層對的開口的第一子集；通過蝕刻數量M個電介質層對來在所述多個開口的所述第二群組中形成開口的第二子集，其中，所述開口的第二子集延伸穿過數量(N+M)個電介質層對，其中，M為整數；以及針對所述開口的子集中的每個子集重複對遮罩的所述形成和所述蝕刻；通過利用導電層代替所述第二電介質層來形成具有交替的導電層和電介質層的膜堆疊；以及形成接觸結構，以接觸在具有交替的導電層和電介質層的所述膜堆疊中的所述導電層。
  2. 根據請求項1所述的方法，其中，所述開口的第一子集和所述開口的第二子集包括相同數量的開口。
  3. 根據請求項1所述的方法，其中，所述數量M個電介質層對在數量上是所述數量N個電介質層對的兩倍。
  4. 根據請求項1所述的方法，其中，對具有交替的導電層和電介質層的所述膜堆疊的所述形成包括在所述交替的電介質堆疊中形成縫隙開口。
  5. 根據請求項4所述的方法，進一步包括：在所述縫隙開口中形成與所述基底電連接的公共源極接觸。
  6. 根據請求項1所述的方法，還包括：在所述多個接觸開口內部佈置填充材料。
  7. 根據請求項1所述的方法，還包括：在對所述多個接觸開口的所述形成之前，在所述交替的電介質堆疊中形成多個儲存串。
  8. 根據請求項7所述的方法，其中，對所述多個儲存串的所述形成包括：形成垂直地穿透所述交替的電介質堆疊的溝道孔；以及在溝道孔的側壁上佈置儲存膜、溝道層和核心填充膜。
  9. 根據請求項1所述的方法，還包括：在對所述多個接觸開口的所述形成之後，在所述交替的電介質堆疊中形成多個儲存串。
  10. 根據請求項9所述的方法，其中，對所述多個儲存串的形成包括：形成垂直地穿透所述交替的電介質堆疊的溝道孔；以及在溝道孔的側壁上佈置儲存膜、溝道層和核心填充膜。
  11. 根據請求項1所述的方法，其中，形成所述接觸結構包括：在所述多個接觸開口的側壁上形成襯；在所述多個接觸開口的每個接觸開口內部形成接觸孔，以露出在具有交替的導電層和電介質層的所述膜堆疊中的所述導電層；以及在所述接觸孔內部佈置導電材料，以形成與所述導電層的電接觸。
  12. 根據請求項11所述的方法，還包括：通過化學機械研磨來形成共平面表面。
  13. 一種三維(3D)儲存結構，包括：在基底上佈置的膜堆疊，所述膜堆疊包括在彼此頂部交替地堆疊的導電層和電介質層；垂直地穿透所述膜堆疊的多個儲存串，其中，所述多個儲存串中的每個儲存串包括儲存膜、溝道層和核心填充膜；以及在所述膜堆疊內部佈置的多個接觸結構，其中： 所述多個接觸結構垂直地穿透所述導電層和電介質層中的一者或多者，使得所述膜堆疊的每個導電層在無階梯結構下，電連接到所述多個接觸結構中的至少一個接觸結構；並且所述多個接觸結構被所述多個儲存串包圍。
  14. 根據請求項13所述的3D儲存結構，其中，所述多個接觸結構中的每個接觸結構包括包圍導電材料的襯。
  15. 根據請求項14所述的3D儲存結構，其中，所述襯包括被配置為將所述多個接觸結構與所述膜堆疊的一個或多個導電層電隔離的絕緣體。
  16. 根據請求項13所述的3D儲存結構，還包括：垂直地穿透所述膜堆疊的公共源極接觸，其中，所述公共源極接觸電連接到所述基底。
  17. 根據請求項16所述的3D儲存結構，其中，所述公共源極接觸包括被配置為將所述公共源極接觸與所述膜堆疊的所述導電層電隔離的隔離襯。
  18. 根據請求項13所述的3D儲存結構，還包括：垂直地穿透與所述多個接觸結構鄰近的所述膜堆疊的多個虛設儲存串，其中，所述多個虛設儲存串中的每個虛設儲存串包括所述核心填充膜。
  19. 根據請求項13所述的3D儲存結構，其中，所述多個接觸結構與所述膜堆疊共平面。
  20. 根據請求項13所述的3D儲存結構，其中，所述多個接觸結構在儲存陣列中隨機分佈。
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