JP7217365B6 - 三次元メモリのためのコンタクト構造 - Google Patents

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Description

本開示は、概して半導体技術の分野に関し、より詳細には、三次元（３Ｄ）メモリを形成するための方法に関する。
製造コストを低減し、記憶密度を増加させるために、メモリデバイスがより小さいダイの大きさへと縮小するにつれて、平面型メモリセルのスケーリングは、プロセス技術の限界および信頼性の問題のため、困難に直面する。三次元（３Ｄ）メモリアーキテクチャは、平面型メモリセルにおける密度および性能の限度に対処することができる。
３Ｄ型ＮＡＮＤメモリでは、階段構造が、鉛直に積み重ねられたメモリセルのワード線と制御ゲートとの間の電気的接触を提供するために、典型的には使用される。しかしながら、記憶容量が３Ｄ型ＮＡＮＤメモリにおいて増加し続けるため、鉛直に積み重ねられたメモリセルの数は大きく増加している。したがって、階段構造の横寸法も増加させられ、これは単位面積当たりの有効な記憶容量を低下させる。さらに、より大きな階段構造は、メモリアレイ領域と階段領域との間により大きな機械的応力をもたらし、これは３Ｄ型ＮＡＮＤメモリにおいて信頼性の問題を引き起こす可能性がある。
そのため、階段構造を用いることなく、鉛直に積み重ねられたメモリセルのワード線と制御ゲートとの間の電気的連結を提供し得る３Ｄメモリのコンタクト構造に対する要求がある。
三次元（３Ｄ）メモリデバイス、および三次元（３Ｄ）メモリデバイスを形成するための方法の実施形態が、本開示に記載されている。
本開示の第１の態様は、基板に交互の誘電性スタックを配置するステップであって、交互の誘電性スタックは、互いの上に交互に積み重ねられる第１および第２の誘電層を備える、ステップを含む、三次元（３Ｄ）メモリデバイスを形成するための方法を提供する。方法は、誘電層対が複数のコンタクト開口のうちの少なくとも１つの内側で露出させられるように、交互の誘電性スタックに複数のコンタクト開口を形成するステップであって、誘電層対は第１および第２の誘電層の１つの対を備える、ステップも含む。方法は、第２の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、交互の導電層および誘電層の膜スタックにおいて導電層と接触するためにコンタクト構造を形成するステップとをさらに含む。
複数のコンタクト開口の形成は、Ｎ個の誘電層対をエッチングすることで、交互の誘電性スタックに複数の開口を形成するステップを含む（Ｎは整数である）。次に、マスクは、複数の開口の第１のグループを保護し、複数の開口の第２のグループを露出させるために形成され、複数の開口の第１のグループは、Ｎ個の誘電層対を通じて延びる開口の第１のサブセットである。複数のコンタクト開口の形成は、Ｍ個の誘電層対をエッチングすることで、複数の開口の第２のグループに開口の第２のサブセットを形成するステップをさらに含む（Ｍは整数である）。開口の第２のサブセットは（Ｎ＋Ｍ）個の誘電層対を通じて延びる。マスクを形成するステップ、および、開口のサブセットの各々のためのエッチングのステップを繰り返すことで、複数のコンタクト開口が交互の誘電性スタックに形成され得る。
いくつかの実施形態では、開口の第１および第２のサブセットは同じ数の開口を備える。
いくつかの実施形態では、Ｍ個の誘電層対はＮ個の誘電層対の２倍の多さである。
いくつかの実施形態では、交互の導電層および誘電層の膜スタックの形成は、交互の誘電性スタックにスリット開口を形成するステップを含む。いくつかの実施形態では、膜スタックの形成は、スリット開口に、基板と電気的に連結される共通ソースコンタクトを形成することも含む。
いくつかの実施形態では、３Ｄメモリ構造を形成するための方法は、複数のコンタクト開口の内側に充填材料を配置するステップをさらに含む。
いくつかの実施形態では、３Ｄメモリ構造を形成するための方法は、複数のコンタクト開口の形成の前に、交互の誘電性スタックに複数のメモリストリングを形成するステップも含む。
いくつかの実施形態では、３Ｄメモリ構造を形成するための方法は、複数のコンタクト開口の形成の後に、交互の誘電性スタックに複数のメモリストリングを形成するステップをさらに含む。
いくつかの実施形態では、複数のメモリストリングの形成は、交互の誘電性スタックを鉛直に貫通するチャネルホールを形成するステップと、チャネルホールの側壁にメモリ膜、チャネル層、およびコア充填膜を配置するステップとを含む。
いくつかの実施形態では、コンタクト構造を形成するステップは、複数のコンタクト開口の側壁にライナを形成するステップと、交互の導電層および誘電層の膜スタックにおいて導電層を露出させるために複数のコンタクト開口の各々の内側にコンタクトホールを形成するステップと、導電層との電気的接触を形成するために、コンタクトホールの内側に導電性材料を配置するステップとを含む。いくつかの実施形態では、コンタクト構造を形成するステップは、化学機械研磨によって同一平面の表面を形成するステップも含む。
本開示の第２の態様は、基板に配置される膜スタックであって、互いの上に交互に積み重ねられる導電層および誘電層を有する膜スタックを備える三次元（３Ｄ）メモリ構造を提供する。３Ｄメモリ構造は、膜スタックを鉛直に貫通する複数のメモリストリングであって、メモリ膜、チャネル層、およびコア充填膜を各々が備える複数のメモリストリングも備える。３Ｄメモリ構造は、膜スタックの内側に配置される複数のコンタクト構造も備え、複数のコンタクト構造は、膜スタックの各々の導電層が複数のコンタクト構造のうちの少なくとも１つに電気的に連結されるように、１つまたは複数の導電層および誘電層を鉛直に貫通する。複数のコンタクト構造は複数のメモリストリングによって包囲される。
いくつかの実施形態では、複数のコンタクト構造の各々は、導電性材料を包囲するライナを備える。いくつかの実施形態では、ライナは、複数のコンタクト構造を膜スタックの１つまたは複数の導電層から電気的に分離するように構成される絶縁体を備える。
いくつかの実施形態では、請求項１３に記載の３Ｄメモリ構造は、膜スタックを鉛直に貫通し、基板に電気的に連結される共通ソースコンタクトも備える。いくつかの実施形態では、共通ソースコンタクトは、共通ソースコンタクトを膜スタックの導電層から電気的に分離するように構成される分離ライナを備える。
いくつかの実施形態では、３Ｄメモリ構造は、複数のコンタクト構造に隣接して膜スタックを鉛直に貫通し、コア充填膜を各々が備える複数のダミーメモリストリングをさらに備える。
いくつかの実施形態では、複数のコンタクト構造は膜スタックと同一平面にある。
いくつかの実施形態では、複数のコンタクト構造はメモリアレイにおいてランダムに分配される。
本開示の第３の態様は、交互の誘電性スタックを基板に配置するステップであって、交互の誘電性スタックは２ｎ個の誘電層対を備え、ｎは整数であり、各々の誘電層対は、第１の誘電層と、第１の誘電層と異なる第２の誘電層とを備える、ステップを含む、三次元（３Ｄ）メモリ構造を形成するための他の方法を提供する。方法は、（ｎ＋１）回の繰り返しパターン形成プロセスを用いて複数のコンタクト開口を形成するステップも含む。ｉ番目のパターン形成プロセスは、上の２ｉ個の誘電層対が複数のコンタクト開口の内側に露出させられるように２（ｉ－１）個の誘電層対をエッチングすることを含み、ｉは１からｎまでの整数である。３Ｄメモリ構造を形成する方法は、第２の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、交互の導電層および誘電層の膜スタックにおいて導電層に電気的に連結されるコンタクト構造を形成するステップとをさらに含む。
いくつかの実施形態では、ｉ番目のパターン形成プロセスは、エッチングの前に、複数のコンタクト開口のサブセットを露出させるためにマスクを形成することをさらに含み、上の２（ｉ－１）個の誘電層対は複数のコンタクト開口のサブセットの内側に露出させられる。
いくつかの実施形態では、３Ｄメモリ構造を形成するための方法は、複数のコンタクト開口の形成の前に、交互の誘電性スタックにハードマスクを配置するステップと、ハードマスクに複数の開口を形成するステップとをさらに含む。
本開示の他の態様は、本開示の記載、請求項、および図面を考慮して当業者によって理解され得る。
本明細書において組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を示しており、本記載と共に、本開示の原理を説明するように、および、当業者に本開示を準備させて使用させることができるように、さらに供する。
本開示のいくつかの実施形態による、例示の三次元（３Ｄ）メモリダイの概略的な上から見下ろした図である。 本開示のいくつかの実施形態による、３Ｄメモリダイの一領域の概略的な上から見下ろした図である。 本開示のいくつかの実施形態による、例示の３Ｄメモリアレイ構造の一部分の斜視図である。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための例示の方法の流れ図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおけるコンタクト開口同士の間の関係を示す図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図４の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による、様々なプロセスステップにおける例示の３Ｄメモリデバイスの斜視図である。 本開示のいくつかの実施形態による３Ｄメモリデバイスを形成するための他の例示の方法の流れ図である。 本開示のいくつかの実施形態による、図２２の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図２２の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図２２の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図２２の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図２２の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図２２の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。 本開示のいくつかの実施形態による、図２２の流れ図に続く様々なプロセスステップにおける例示の３Ｄメモリデバイスの断面図である。
本発明の特徴および利点は、同様の符号が全体を通じて対応する要素を特定している図面と併せて理解されるとき、以下に述べられている詳細な記載からより明らかとなる。図面では、同様の符号は、同様の要素、機能的に同様の要素、および／または構造的に同様の要素を概して指示している。要素が最初に現れる図面は、対応する符号における最も左の数字によって指示されている。
本開示の実施形態が添付の図面を参照して説明される。
特定の構成および配置が検討されているが、これは例示の目的だけのために行われていることは理解されるべきである。当業者は、他の構成および配置が、本開示の精神および範囲から逸脱することなく使用できることを認識するものである。本開示が様々な他の用途においても採用できることが、当業者には明らかとなる。
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「いくつかの実施形態」などへの言及は、記載されている実施形態が具体的な特徴、構造、または特性を含み得るが、必ずしもすべての実施形態が具体的な特徴、構造、または特性を含むとは限らない可能性があることを意味していることは、留意されている。さらに、このような文言は必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性に他の実施形態との関連で影響を与えることは、当業者の知識の範囲内である。
概して、専門用語は、文脈における使用から少なくとも一部で理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも一部で文脈に依存して、単数の意味で任意の特徴、構造、もしくは特性を記載するために使用され得るか、または、複数の意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などの用語は、少なくとも一部で文脈に依存して、単数での使用を伝えるため、または、複数での使用を伝えるためと理解できる。また、「～に基づいて」という用語は、因子の排他的な集まりを伝えるように必ずしも意図されていないとして理解でき、代わりに、ここでも少なくとも一部で文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容してもよい。
本開示における「～に」、「～の上方に」、および「～にわたって」の意味が、「～に」が何か「に直接的に」だけを意味するのではなく、それらの間に中間の特徴または層を伴って何か「に」あるという意味も含むような最も幅広い様態で解釈されるべきあることは、容易に理解されるべきである。さらに、「～の上方に」または「～にわたって」は、何か「の上方に」または「にわたって」だけを意味するのではなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」（つまり、何かに直接的に）であるという意味も含む可能性がある。
さらに、「～の下に」、「～の下方に」、「下方の」、「～の上方に」、「上方の」などの空間的に相対的な用語は、本明細書において、図に示されているようなある要素または特徴の他の要素または特徴への関係を記載するために、記載の容易性のために使用され得る。空間的に相対的な用語は、図で描写された配向に加えて、使用またはプロセスのステップにおける装置の異なる配向を網羅するように意図されている。装置は他に配向されてもよく（９０度または他の配向に回転させられる）、本明細書で使用される空間的に相対的な記載は、それに応じて同様に解釈され得る。
本明細書で使用されているように、「基板」という用語は、それに続く材料層が加えられる材料を言っている。基板は「上」の表面および「下」の表面を含む。基板の上面は、典型的には半導体装置が形成される場所であり、そのため、半導体装置は、他に述べられていない場合、基板の上側に形成される。下面は上面の反対であり、そのため基板の下側は基板の上側の反対である。基板自体がパターン形成されてもよい。基板の上に追加される材料は、パターン形成されてもよいし、パターン形成されないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなど、幅広い半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェハなどの非導電性材料から形成されてもよい。
本明細書で使用されているように、「層」という用語は、厚さの領域を含む材料部分を言っている。層は上側と下側とを有し、層の下側は比較的基板に近く、上側は比較的基板から遠くである。層は、下もしくは上にある構造の全体にわたって広がることができる、または、下もしくは上にある構造の広がり未満の広がりを有することができる。さらに、層は、連続的な構造の厚さ未満の厚さを有する同質または非同質の連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と下面との間、またはそれら上面および下面における水平面の任意のセットの間に位置させられ得る。層は、水平に、鉛直に、および／または、先細りの表面に沿って、延びることができる。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、１つまたは複数の層を上、上方、および／もしくは下方に有し得る。層は複数の層を含んでもよい。例えば、相互連結層は、１つまたは複数の導電層およびコンタクト層（コンタクト、相互連結線、および／または鉛直相互連結アクセス（ＶＩＡ）が形成される）、ならびに、１つまたは複数の誘電層を含み得る。
本開示では、記載の容易性のために、「階層」が、鉛直方向に沿っての実質的に同じ高さの要素に言及するために使用される。例えば、ワード線と下にあるゲート誘電層とは「階層」と称することができ、ワード線と下にある絶縁層とは共に「階層」と称することができ、実質的に同じ高さのワード線は「ワード線の階層」または同様に称することができるといった具合である。
本明細書で使用されているように、「名目上の／名目上は」は、製品の設計の局面の間またはプロセスの間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素またはプロセスステップについての特性またはパラメータの所望の値または目標値を言っている。値の範囲は、製造プロセスにおける若干の変化または公差によるものであり得る。本明細書で使用されているように、「約」という用語は、主題の半導体装置と関連付けられる具体的な技術ノードに基づいて変化する可能性がある所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０～３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示することができる。
本開示において、「水平の／水平に／横の／横に」という用語は、基板の横表面と名目上平行を意味し、「鉛直の」または「鉛直に」という用語は、基板の横表面に対して名目上垂直を意味する。
本明細書で使用されているように、「３Ｄメモリ」という用語は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板において、メモリセルトランジスタの鉛直に配向されたストリング（本明細書では、ＮＡＮＤストリングなど、「メモリストリング」と称される）を伴う三次元（３Ｄ）半導体装置を言っている。
図１は、本開示のいくつかの実施形態による、例示の三次元（３Ｄ）メモリデバイス１００の上から見下ろした図である。３Ｄメモリデバイス１００は、メモリチップ（パッケージ）、メモリダイ、またはメモリダイの任意の一部分であり得、複数のメモリブロック１０３を各々が備え得る１つまたは複数のメモリ平面１０１を備え得る。同一または同時の工程が各々のメモリ平面１０１において行われ得る。大きさがメガバイト（ＭＢ）であり得るメモリブロック１０３が、削除工程を実行するための最小の大きさである。図１に示されているように、例示の３Ｄメモリデバイス１００は４つのメモリ平面１０１を備え、各々のメモリ平面１０１は６つのメモリブロック１０３を備える。各々のメモリブロック１０３は複数のメモリセルを備えることができ、各々のメモリセルはビット線およびワード線などの相互連結を通じてアドレス指定され得る。ビット線およびワード線は垂直に配置でき（例えば、それぞれ行および列）、金属線の配列を形成する。ビット線の方向およびワード線の方向は、図１において「ＢＬ」および「ＷＬ」と記されている。この開示では、メモリブロック１０３は「メモリアレイ」または「配列」とも称されている。メモリアレイはメモリデバイスにおけるコア領域であり、記憶機能を実施する。
３Ｄメモリデバイス１００は、メモリ平面１０１を包囲する領域である周辺領域１０５も備える。周辺領域１０５は、例えばページバッファ、行デコーダ、列デコーダ、およびセンスアンプといった、メモリアレイの機能を支援するための多くのデジタル回路、アナログ回路、および／または混合信号回路を含む。周辺回路は、当業者には明らかであるように、トランジスタ、ダイオード、コンデンサ、抵抗などの能動的および／または受動的な半導体装置を使用する。
図１に示されている３Ｄメモリデバイス１００におけるメモリ平面１０１の配置、および各々のメモリ平面１０１におけるメモリブロック１０３の配置が、本開示の範囲を限定することのない例として使用されているだけであることは、留意されている。
図２を参照すると、本開示のいくつかの実施形態による、図１における領域１０８を拡大した、上から見下ろした図が示されている。３Ｄメモリデバイス１００の領域１０８は階段領域２１０とチャネル構造領域２１１とを含み得る。チャネル構造領域２１１は、複数の積み重ねられたメモリセルを各々含むメモリストリング２１２の配列を備え得る。階段領域２１０は、階段構造と、階段構造に形成されたコンタクト構造２１４の配列とを備え得る。いくつかの実施形態では、チャネル構造領域２１１および階段領域２１０を横切るワード線の方向（ＷＬ）に延びる複数のスリット構造２１６が、メモリブロックを複数のメモリ指部２１８へと分割でき、ＷＬの方向（つまり、ＷＬ方向）は図１に示されたものと同様である。少なくとも一部のスリット構造２１６は、チャネル構造領域２１１におけるメモリストリング２１２の配列のための共通ソースコンタクトとして機能することができる。上選択ゲート切断部２２０が、例えば、メモリ指部２１８の上選択ゲート（ＴＳＧ： Ｔｏｐ Ｓｅｌｅｃｔ Ｇａｔｅ）を２つの部分へと分割するために、各々のメモリ指部２１８の中間に配置でき、それによってメモリ指部を２つのメモリスライス２２４へと分割することができ、同じワード線を共有するメモリスライス２２４におけるメモリセルは、プログラム可能（読取り／書込み）なメモリページを形成する。３Ｄ型ＮＡＮＤメモリの削除工程がメモリブロックのレベルで実行され得るが、読取り動作および書込み動作はメモリページのレベルで実行され得る。メモリページは大きさがキロバイト（ＫＢ）であり得る。いくつかの実施形態では、領域１０８は、製作の間のプロセス変化制御のために、および／または、追加の機械的支持のためにダミーメモリストリング２２２も備える。
図３は、本開示のいくつかの実施形態による、例示の三次元（３Ｄ）メモリアレイ構造３００の一部分の斜視図を示している。メモリアレイ構造３００は、基板３３０と、基板３３０にわたる絶縁膜３３１と、絶縁膜３３１にわたる下方選択ゲート（ＬＳＧ： Ｌｏｗｅｒ Ｓｅｌｅｃｔ Ｇａｔｅ）３３２の階層と、交互の導電層および誘電層の膜スタック３３５を形成するためにＬＳＧ３３２の上に積み重なる、「ワード線（ＷＬ）」とも称される制御ゲート３３３の複数の階層とを備える。制御ゲートの階層に隣接する誘電層は、明確にするために図３には示されていない。
各々の階層の制御ゲートは、膜スタック３３５を通じてスリット構造２１６－１および２１６－２によって分離されている。メモリアレイ構造３００は、制御ゲート３３３のスタックにわたって上選択ゲート（ＴＳＧ）３３４の階層も備えている。ＴＳＧ３３４、制御ゲート３３３、およびＬＳＧ３３２のスタックは、「ゲート電極」とも称される。メモリアレイ構造３００は、メモリストリング２１２と、隣接するＬＳＧ３３２同士の間の基板３３０の部分におけるドープソース線領域３４４とをさらに備える。各々のメモリストリング２１２は、絶縁膜３３１と、交互の導電層および誘電層の膜スタック３３５とを通じて延びるチャネルホール３３６を備える。メモリストリング２１２は、チャネルホール３３６の側壁におけるメモリ膜３３７と、メモリ膜３３７にわたるチャネル層３３８と、チャネル層３３８によって包囲されるコア充填膜３３９とを同じく備える。メモリセル３４０が、制御ゲート３３３とメモリストリング２１２との交差部に形成できる。メモリアレイ構造３００は、ＴＳＧ３３４にわたってメモリストリング２１２と連結される複数のビット線（ＢＬ）３４１をさらに備える。メモリアレイ構造３００は、複数のコンタクト構造２１４を通じてゲート電極と連結される複数の金属相互連結線３４３も備える。膜スタック３３５の縁は、ゲート電極の各々の階層への電気的連結を可能にするために、階段の形で構成されている。
図３では、図示の目的のために、制御ゲート３３３－１、３３３－２、および３３３－３の３つの階層が、ＴＳＧ３３４の１つの階層およびＬＳＧ３３２の１つの階層と共に示されている。この例では、各々のメモリストリング２１２は、制御ゲート３３３－１、３３３－２、および３３３－３にそれぞれ対応する３つのメモリセル３４０－１、３４０－２、および３４０－３を備え得る。いくつかの実施形態では、制御ゲートの数およびメモリセルの数は、記憶容量を増加させるために、３つより多くてもよい。メモリアレイ構造３００は、例えばＴＳＧ切断部、共通ソースコンタクト、およびダミーメモリストリングといった他の構造を含んでもよい。これらの構造は、簡潔にするために図３には示されていない。
３Ｄメモリにおいてより大きな記憶容量を追求するために、鉛直に積み重ねられたメモリセルの数は大きく増加している。結果として、制御ゲートまたはワード線３３３の数が大きく増加している。各々のワード線３３３のための電気的接触（例えば、コンタクト構造２１４）を形成するために、階段領域２１０は、チャネル構造領域２１１の両側から横に延ばされている。階段領域２１０の増加した寸法は、単位面積当たりの有効な記憶容量を低下させ、したがって３Ｄメモリの１ビット当たりのコストを増加させる。さらに、大きな階段領域２１０はチャネル構造領域２１１に機械的応力をもたらす可能性があり、これはメモリセルにおいて信頼性の問題を引き起こす可能性がある。そのため、階段構造に頼ることなく３Ｄメモリのためのコンタクト構造を形成する要求が存在する。
図４は、本開示のいくつかの実施形態による３Ｄメモリデバイスを形成するための例示の製作プロセス４００を示している。図５～図１３、図１４Ａ～図１４Ｂ、図１５～図２０は、製作プロセス４００による様々なプロセスステップにおける３Ｄメモリデバイスの断面図を示している。製作プロセス４００に示されたプロセスステップは完全なものではなく、他のプロセスステップが、図示されているプロセスステップのいずれかの前、後、または間に実施され得ることは、理解されるべきである。いくつかの実施形態では、例示の製作プロセス４００の一部のプロセスステップが省略されてもよいし、他のプロセスステップが含まれてもよく、それらは、本明細書では簡潔にするために記載されていない。いくつかの実施形態では、製作プロセス４００のプロセスステップは、異なる順番で実施されてもよい、および／または、変わってもよい。
図４に示されているように、製作プロセス４００はプロセスステップＳ４１０において始まり、交互の誘電性スタックが基板に配置され得る。プロセスステップＳ４１０における３Ｄメモリデバイスの例は、図５において３Ｄメモリ構造５００として示されている。
いくつかの実施形態では、３Ｄメモリ構造５００の基板は、図３における基板３３０と同様であり得る。基板３３０は、続く構造を形成するためのプラットフォームを提供することができる。いくつかの実施形態では、基板３３０は、単結晶、多結晶、または単一の結晶の半導体など、任意の適切な半導体材料を有する任意の適切な半導体基板であり得る。例えば、基板３３０は、シリコン、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、ゲルマニウムオンインシュレータ（ＧＯＩ）、ガリウムヒ素（ＧａＡｓ）、窒化ガリウム、炭化ケイ素、ＩＩＩ－Ｖ族化合物、またはそれらの任意の組み合わせを含み得る。いくつかの実施形態では、基板３３０は、例えばガラス、プラスチック、または他の半導体基板といった、ハンドルウェハに形成される半導体材料の層を含み得る。
基板３３０の前面３３０ｆは、本明細書において基板の「主面」または「上面」とも称される。材料の層が基板３３０の前面３３０ｆに配置され得る。「最上位」または「上方」の層は、基板の前面３３０ｆから最も遠い層、またはより遠くに離れた層である。「最下位」または「下方」の層は、基板の前面３３０ｆに最も近い層、またはより近い層である。
いくつかの実施形態では、交互の誘電性スタック５５４は、互いの上に交互に積み重ねられた複数の誘電層対５５６を備え、各々の誘電層対５５６は、第１の誘電層５５８と、第１の誘電層５５８と異なる第２の誘電層５６０（「犠牲層」とも称される）とを備える。交互の誘電性スタック５５４は、基板３３０の前面３３０ｆと平行である横方向に延びる。
交互の誘電性スタック５５４では、第１の誘電層５５８と第２の誘電層５６０とは、基板３３０に対して垂直な鉛直方向において交互である。別の言い方をすれば、各々の第２の誘電層５６０は２つの第１の誘電層５５８の間に挟み付けられ、各々の第１の誘電層５５８は２つの第２の誘電層５６０の間に挟み付けられ得る（最下位の層および最上位の層を除く）。
交互の誘電性スタック５５４の形成は、同じ厚さを各々が有するように、または、異なる厚さを有するように、第１の誘電層５５８を配置することを含み得る。第１の誘電層５５８の例の厚さは、１０ｎｍから５００ｎｍの範囲であり、好ましくは約２５ｎｍであり得る。同様に、第２の誘電層５６０は、同じ厚さを各々有し得る、または、異なる厚さを有し得る。第２の誘電層５６０の例の厚さは、１０ｎｍから５００ｎｍの範囲であり、好ましくは約３５ｎｍであり得る。図５における誘電層対５５６の数は、図示の目的だけのためであり、任意の適切な数の層が交互の誘電性スタック５５４に含まれ得ることは、理解されるべきである。
いくつかの実施形態では、第１の誘電層５５８は、例えば酸化シリコン、酸窒化シリコン、窒化シリコン、ＴＥＯＳ、または、Ｆ－、Ｃ－、Ｎ－、および／もしくはＨ－の組み込まれている酸化シリコンといった任意の適切な絶縁材料を含む。第１の誘電層５５８は、例えば酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜、または酸化ランタン膜といった高ｋ誘電性材料も含み得る。いくつかの実施形態では、第１の誘電層５５８は上記の材料の任意の組み合わせであり得る。
基板３３０における第１の誘電層５５８の形成は、化学気相堆積（ＣＶＤ）、物理気相堆積（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、スパッタリング、金属有機化学気相堆積（ＭＯＣＶＤ）、原子層堆積（ＡＬＤ）、高密度プラズマＣＶＤ（ＨＤＰ－ＣＶＤ）、熱酸化、窒化、任意の他の適切な堆積方法、および／またはそれらの組み合わせなど、任意の適切な堆積方法を含み得る。
いくつかの実施形態では、第２の誘電層５６０は、第１の誘電層５５８と異なる任意の適切な材料を含み、第１の誘電層５５８に対して選択的に除去できる。例えば、第２の誘電層５６０は、酸化シリコン、酸窒化シリコン、窒化シリコン、ＴＥＯＳ、多結晶質シリコン、多結晶質ゲルマニウム、多結晶質ゲルマニウムシリコン、およびそれらの任意の組み合わせを含み得る。いくつかの実施形態では、第２の誘電層５６０は、アモルファスシリコンまたはアモルファスゲルマニウムなどのアモルファス半導体材料も含む。第２の誘電層５６０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、熱酸化、熱窒化、またはそれらの任意の組み合わせなど、第１の誘電層５５８と同様の技術を用いて配置され得る。
いくつかの実施形態では、第１の誘電層５５８は酸化シリコンであり得、第２の誘電層５６０は窒化シリコンであり得る。
いくつかの実施形態では、交互の誘電性スタック５５４は、第１の誘電層５５８および第２の誘電層５６０に加えて層を含むことができ、異なる材料から、および／または異なる厚さで作られ得る。
交互の誘電性スタック５５４に加えて、いくつかの実施形態では、周辺装置（図示されていない）が基板３３０の前面３３０ｆにおいて周辺領域１０５（図１参照）に形成され得る。いくつかの実施形態では、能動的なデバイス領域（図示されていない）も基板３３０の前面３３０ｆにおいてメモリブロック１０３（図１参照）に形成され得る。いくつかの実施形態では、基板３３０は前面３３０ｆに絶縁膜３３１をさらに含み得る（図５に示されていない）。絶縁膜３３１は、交互の誘電性スタック５５４と同じまたは異なる材料から作られ得る。
周辺装置は、例えば金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、ダイオード、抵抗、コンデンサなどの任意の適切な半導体装置を含み得る。周辺装置は、例えば行デコーダ、列デコーダ、ドライバ、ページバッファ、センスアンプ、タイミング、および制御といった、メモリコアの記憶機能を支援するデジタル回路、アナログ回路、および／または混合信号回路の設計で使用され得る。
メモリブロックにおける能動的なデバイス領域は、浅いトレンチアイソレーションなどの分離構造によって包囲される。ｐ型および／またはｎ型のドーピングされたウェルなどのドーピングされた領域が、メモリブロックにおけるアレイ装置の機能性に応じて、能動的なデバイス領域に形成され得る。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４１５において、ハードマスクが交互の誘電性スタックに配置され得る。プロセスステップＳ４１５における３Ｄメモリデバイスの例は、図６において３Ｄメモリ構造６００として示されている。３Ｄメモリ構造６００は、交互の誘電性スタック５５４に配置されたハードマスク６６２を備える。ハードマスク６６２は、続くエッチングプロセスの間、下にある構造および材料へ保護を提供するために使用される。いくつかの実施形態では、ハードマスク６６２は、例えば酸化シリコン、酸窒化シリコン、窒化シリコン、ＴＥＯＳ、アモルファスシリコン、多結晶シリコン、高ｋ誘電性材料、またはそれらの任意の組み合わせといった、エッチングプロセスに耐えることができる任意の適切な材料を含む。いくつかの実施形態では、ハードマスク６６２は非晶質炭素を含み得る。いくつかの実施形態では、非晶質炭素は、非晶質炭素の耐エッチング性を向上させるために、ボロンなどの他の耐エッチング性元素でドーピングされ得る。いくつかの実施形態では、酸化ジルコニウム（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）、および酸化アルミニウム（Ａｌ２Ｏ３）などの薄い金属層または酸化金属層が、非晶質炭素層の上に配置され得る。ハードマスク６６２は、ＬＰＣＶＤ、ＲＴＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、ＰＶＤ、蒸着、スパッタリング、またはそれらの任意の組み合わせによって配置され得る。
図７は、本開示のいくつかの実施形態による３Ｄメモリ構造７００を示している。３Ｄメモリ構造７００は、交互の誘電性スタック５５４にわたってハードマスク６６２に配置されるコンタクト定義マスク７６４を備える。いくつかの実施形態では、コンタクト定義マスク７６４は、フォトレジスト材料または炭素ベースのポリマ材料を含み得、リソグラフィなどのパターン形成プロセスを用いて形成され得る。コンタクト定義マスク７６４は、続くプロセスにおいて形成される３Ｄメモリデバイスの制御ゲートおよび選択ゲートのためのコンタクト構造の場所を定める。いくつかの実施形態では、コンタクト構造は、図３に示された制御ゲート３３３、上選択ゲート（ＴＳＧ）３３４、および下方選択ゲート（ＬＳＧ）３３２のためのコンタクト構造２１４と同様であり得る。コンタクト構造２１４は、図３におけるチャネル構造領域２１１に隣接する領域（例えば、階段領域２１０）に配置され得る。いくつかの実施形態では、コンタクト構造２１４はチャネル構造領域２１１の内側に配置されてもよく、これは後で詳細に検討される。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４２０において、複数のハードマスク開口がハードマスクをパターン形成することで形成できる。プロセスステップＳ４２０における例示の３Ｄメモリデバイスは、図８において３Ｄメモリ構造８００として示されている。３Ｄメモリ構造８００は、図７におけるコンタクト定義マスク７６４を用いてハードマスク６６２をパターン形成することで形成される複数のハードマスク開口８６６を備える。ハードマスク開口は、第１の誘電層対（つまり、交互の誘電性スタック５５４における最上位の誘電層対）の上面８６６－ｔを露出させる。
いくつかの実施形態では、ハードマスク開口８６６は、ウェットエッチング、ドライエッチング、および／またはそれらの組み合わせなど、適切なエッチングプロセスを用いることでパターン形成され得る。いくつかの実施形態では、ハードマスク６６２は、反応性イオンエッチング（ＲＩＥ）または他のドライエッチングプロセスなどの異方性エッチングを用いてエッチングされ得る。いくつかの実施形態では、ハードマスク６６２は酸化シリコンである。この例では、酸化シリコンのエッチングは、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、ＣＨＦ３、Ｃ３Ｆ６、および／または任意の他の適切なガスなどのフッ素ベースのガスを使用するＲＩＥを含み得る。いくつかの実施形態では、酸化シリコン層が、フッ化水素酸、またはフッ化水素酸とエチレングリコールとの混合物など、湿式化学によってエッチングされてもよい。いくつかの実施形態では、時限エッチングの手法が使用できる。いくつかの実施形態では、ハードマスク６６２は窒化シリコンである。この例では、窒化シリコンのエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはそれらの組み合わせを用いるＲＩＥを含み得る。ハードマスク６６２をパターン形成するための方法およびエッチング液は、本開示の実施形態によって限定されるべきではない。
いくつかの実施形態では、ハードマスク開口８６６を形成した後、図７におけるコンタクト定義マスク７６４は、Ｏ２もしくはＣＦ４のプラズマによるドライエッチング、または、例えば溶剤ベースの化学薬品といったレジスト／ポリマストリッパによるウェットエッチングなどの技術を用いて除去できる。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４２５において、第１のコンタクトマスクが交互の誘電性スタックにわたって形成され得る。プロセスステップＳ４２５における例示の３Ｄメモリデバイスは、図９において３Ｄメモリ構造９００として示されている。
いくつかの実施形態では、３Ｄメモリ構造９００は、交互の誘電性スタックの少なくとも一部分にわたって３Ｄメモリ構造８００に配置された第１のコンタクトマスク９６８を備える。いくつかの実施形態では、第１のコンタクトマスク９６８はハードマスク開口８６６の半分を覆い、ハードマスク開口８６６の他の半分を露出させる。いくつかの実施形態では、第１のコンタクトマスク９６８は、フォトレジスト材料または炭素ベースのポリマ材料を含み得、リソグラフィなどのパターン形成プロセスを用いて形成され得る。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４３０において、コンタクト開口の第１のサブセットが交互の誘電性スタックに形成され得る。プロセスステップＳ４３０における例示の３Ｄメモリデバイスは、図１０において３Ｄメモリ構造１０００として示されている。３Ｄメモリ構造１０００はコンタクト開口の第１のサブセット１０７０を備える。
いくつかの実施形態では、コンタクト開口の第１のサブセット１０７０は、図９に示された第１のコンタクトマスク９６８を用いて１つの誘電層対５５６をエッチングすることで形成できる。コンタクト開口の第１のサブセット１０７０は第２の誘電層対の上面１０７０－ｔを露出させ、第２の誘電層対は、交互の誘電性スタック５５４における第１または最上位の誘電層対の下に位置させられている。この開示では、誘電層対は、交互の誘電性スタック５５４において順に上から下へと数えられる。いくつかの実施形態では、１つまたは複数の誘電層対５５６が第１のコンタクトマスク９６８によってエッチングされ得る。第１の誘電層５５８のためのエッチングプロセスは第２の誘電層５６０に対して大きな選択性を有し得る、および／または、第２の誘電層５６０のためのエッチングプロセスは第１の誘電層５５８に対して大きな選択性を有し得る。したがって、下にある誘電層対５５６はエッチング阻止層として機能できる。結果として、複数の誘電層対５５６が制御可能にエッチングされ得る。
いくつかの実施形態では、誘電層対５５６は、反応性イオンエッチング（ＲＩＥ）または他のドライエッチングプロセスなどの異方性エッチングを用いることでエッチングされ得る。いくつかの実施形態では、第１の誘電層５５８は酸化シリコンである。この例では、酸化シリコンのエッチングは、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、ＣＨＦ３、Ｃ３Ｆ６、および／または任意の他の適切なガスなどのフッ素ベースのガスを使用するＲＩＥを含み得る。いくつかの実施形態では、酸化シリコン層が、フッ化水素酸、またはフッ化水素酸とエチレングリコールとの混合物など、湿式化学によってエッチングされてもよい。いくつかの実施形態では、時限エッチングの手法が使用できる。いくつかの実施形態では、第２の誘電層５６０は窒化シリコンである。この例では、窒化シリコンのエッチングは、Ｏ２、Ｎ２、ＣＦ４、ＮＦ３、Ｃｌ２、ＨＢｒ、ＢＣｌ３、および／またはそれらの組み合わせを用いるＲＩＥを含み得る。誘電層対５５６をエッチングするために使用される方法およびエッチング液は、本開示の実施形態によって限定されるべきではない。
いくつかの実施形態では、コンタクト開口の第１のサブセット１０７０を形成した後、第１のコンタクトマスク９６８は、Ｏ２もしくはＣＦ４のプラズマによるドライエッチング、または、例えば溶剤ベースの化学薬品といったレジスト／ポリマストリッパによるウェットエッチングなどの技術を用いて除去できる。
いくつかの実施形態では、プロセスステップＳ４３０の後、ハードマスク開口８６６の半分はコンタクト開口の第１のサブセット１０７０に変換でき、他の半分はハードマスク開口８６６として残ったままである。したがって、第１の誘電層対の上面８６６－ｔおよび第２の誘電層対の上面１０７０－ｔは、ハードマスク開口８６６およびコンタクト開口の第１のサブセット１０７０の内側でそれぞれ露出させられ得る。
いくつかの実施形態では、交互の誘電性スタック５５４はＬ個の誘電層対５５６を備える。いくつかの実施形態では、３Ｄメモリ構造８００（図８）はＮ個のハードマスク開口８６６を備え、ここで数Ｎは数Ｌ以上であり、つまり、Ｎ≧Ｌである。この例では、ハードマスク開口８６６の半分はコンタクト開口の第１のサブセット１０７０へと変換され得る。別の言い方をすれば、プロセスステップＳ４３０の後、コンタクト開口の第１のサブセット１０７０の数はＮ／２とでき、残っているハードマスク開口８６６の数もＮ／２とできる。しかしながら、コンタクト開口の第１のサブセット１０７０は、先に記載されているように限定されることはなく、任意の適切な数のハードマスク開口８６６を含み得る。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４３５において、第２のコンタクトマスクが交互の誘電性スタックにわたって形成され得る。プロセスステップＳ４３５における例示の３Ｄメモリデバイスは、図１１において３Ｄメモリ構造１１００として示されている。
いくつかの実施形態では、３Ｄメモリ構造１１００は、交互の誘電性スタック５５４の少なくとも一部分にわたって３Ｄメモリ構造１０００に配置された第２のコンタクトマスク１１７２を備える。いくつかの実施形態では、第２のコンタクトマスク１１７２は、残っているハードマスク開口８６６の半分を覆い、残っているハードマスク開口８６６の他の半分を露出させる。いくつかの実施形態では、第２のコンタクトマスク１１７２はコンタクト開口の第１のサブセット１０７０の半分も覆い、コンタクト開口の第１のサブセット１０７０の他の半分も露出させる。いくつかの実施形態では、第２のコンタクトマスク１１７２は、フォトレジスト材料または炭素ベースのポリマ材料を含み得、リソグラフィなどのパターン形成プロセスを用いて形成され得る。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４４０において、コンタクト開口の第２のサブセットおよびコンタクト開口の第３のサブセットが交互の誘電性スタックに形成され得る。プロセスステップＳ４４０における例示の３Ｄメモリデバイスは、図１２において３Ｄメモリ構造１２００として示されている。３Ｄメモリ構造１２００はコンタクト開口の第２のサブセット１２７４とコンタクト開口の第３のサブセット１２７５とを備える。
いくつかの実施形態では、コンタクト開口の第２のサブセット１２７４およびコンタクト開口の第３のサブセット１２７５は、図１１に示された第２のコンタクトマスク１１７２を用いて２つの誘電層対５５６をエッチングすることで形成できる。いくつかの実施形態では、１つまたは複数の誘電層対５５６が第２のコンタクトマスク１１７２によってエッチングされ得る。第１の誘電層５５８および第２の誘電層５６０のためのエッチングプロセスはコンタクト開口の第１のサブセット１０７０のために使用されるエッチングプロセスと同様とでき、各々の誘電層対５５６は、下にある誘電層対５５６でのエッチング阻止によって制御可能にエッチングされ得る。
いくつかの実施形態では、第１のコンタクトマスク９６８および第２のコンタクトマスク１１７２は、コンタクト開口の第２のサブセット１２７４がコンタクト開口の第１のサブセット１０７０の半分を含み、コンタクト開口の第３のサブセット１２７５が、プロセスステップＳ４３０においてコンタクト開口の第１のサブセット１０７０に変換されなかった残りのハードマスク開口８６６の半分を含むように設計され得る。ハードマスク開口８６６がハードマスク６６２を通じてエッチングすることで形成され、コンタクト開口の第１のサブセット１０７０が１つの誘電層対５５６をエッチングすることで形成される例では、プロセスステップＳ４４０において２つの誘電層対５５６をエッチングすることで、コンタクト開口の第２のサブセット１２７４が３つの誘電層対を通じて延びることができ、第４の誘電層対の上面１２７４－ｔを露出させることができる。その間、コンタクト開口の第３のサブセット１２７５は、２つの誘電層対を通じて延びることができ、第３の誘電層対の上面１２７５－ｔを露出させることができる。したがって、プロセスステップＳ４４０の後、コンタクト開口の第１のサブセット１０７０の半分はコンタクト開口の第２のサブセット１２７４へと変換され、残っているハードマスク開口８６６の半分はコンタクト開口の第３のサブセット１２７５へと変換される。
図１２に示されているように、３Ｄメモリ構造１２００は、１つの誘電層対５５６を通じて延び、第２の誘電層対の上面１０７０－ｔを露出させるコンタクト開口の第１のサブセット１０７０の一部も含み得る。３Ｄメモリ構造１２００は、ハードマスク６６２を通じて延び、第１の誘電層対の上面８６６－ｔを露出させるハードマスク開口８６６の一部も含み得る。図１１に示されているように、これらの開口は、プロセスステップＳ４３５において第２のコンタクトマスク１１７２によって覆われ、プロセスステップＳ４４０において誘電層対５５６のエッチングプロセスの間に保護される。そのため、前述の開口の深さはプロセスステップＳ４４０において変更されない。
プロセスステップＳ４４０の後、第１、第２、第３、および第４の誘電層対の上面は、それぞれハードマスク開口８６６、コンタクト開口の第１のサブセット１０７０、コンタクト開口の第３のサブセット１２７５、およびコンタクト開口の第２のサブセット１２７４の内側で露出させられ得る。
３Ｄメモリ構造１０００がＮ／２個のコンタクト開口の第１のサブセット１０７０とＮ／２個のハードマスク開口８６６とを備える例では、プロセスステップＳ４３０の後、３Ｄメモリ構造１２００は、Ｎ／４個のコンタクト開口の第２のサブセット１２７４とＮ／４個のコンタクト開口の第３のサブセット１２７５とを備え得る。一方で、３Ｄメモリ構造１２００に残るＮ／４個のコンタクト開口の第１のサブセット１０７０とＮ／４個のハードマスク開口８６６とがあり得る。
図１２におけるコンタクト開口の第１のサブセット１０７０、コンタクト開口の第２のサブセット１２７４、コンタクト開口の第３のサブセット１２７５、およびハードマスク開口８６６が図示の目的のためだけであることは、留意されている。３Ｄメモリ構造１２００は、コンタクト開口の第１のサブセット１０７０、コンタクト開口の第２のサブセット１２７４、コンタクト開口の第３のサブセット１２７５、およびハードマスク開口８６６において異なる配置および深さを備えてもよい。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４４５において、第３のコンタクトマスクが交互の誘電性スタックにわたって形成される。プロセスステップＳ４４５における例示の３Ｄメモリデバイスは、図１３において３Ｄメモリ構造１３００として示されている。
３Ｄメモリ構造１３００は、交互の誘電性スタック５５４の少なくとも一部分にわたって３Ｄメモリ構造１２００に配置された第３のコンタクトマスク１３７６を備える。いくつかの実施形態では、第３のコンタクトマスク１３７６は、残っているハードマスク開口８６６の半分を覆い、残っているハードマスク開口８６６の他の半分を露出させる。いくつかの実施形態では、第３のコンタクトマスク１３７６は残っているコンタクト開口の第１のサブセット１０７０の半分も覆い、残っているコンタクト開口の第１のサブセット１０７０の他の半分も露出させる。いくつかの実施形態では、第３のコンタクトマスク１３７６はコンタクト開口の第２のサブセット１２７４の半分も覆い、コンタクト開口の第２のサブセット１２７４の他の半分も露出させる。いくつかの実施形態では、第３のコンタクトマスク１３７６はコンタクト開口の第３のサブセット１２７５の半分も覆い、コンタクト開口の第３のサブセット１２７５の他の半分も露出させる。いくつかの実施形態では、第３のコンタクトマスク１３７６は、フォトレジスト材料または炭素ベースのポリマ材料を含み得、リソグラフィなどのパターン形成プロセスを用いて形成され得る。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４５０において、コンタクト開口の第４のサブセット、第５のサブセット、第６のサブセット、および第７のサブセットが交互の誘電性スタックに形成される。プロセスステップＳ４５０における例示の３Ｄメモリデバイスは、図１４Ａにおいて３Ｄメモリ構造１４００として示されている。３Ｄメモリ構造１４００は、本開示のいくつかの実施形態によれば、交互の誘電性スタック５５４に形成されるコンタクト開口の第４のサブセット１４７８、コンタクト開口の第５のサブセット１４７９、コンタクト開口の第６のサブセット１４８０、およびコンタクト開口の第７のサブセット１４８１を備える。
いくつかの実施形態では、コンタクト開口の第４、第５、第６、および第７のサブセット１４７８～１４８１は、図１３に示された第３のコンタクトマスク１３７６を使用して４つの誘電層対５５６をエッチングすることで形成できる。いくつかの実施形態では、１つまたは複数の誘電層対５５６が第３のコンタクトマスク１３７６を用いてエッチングされ得る。第１の誘電層５５８および第２の誘電層５６０のためのエッチングプロセスはコンタクト開口の第１のサブセット１０７０、コンタクト開口の第２のサブセット１２７４、およびコンタクト開口の第３のサブセット１２７５のために使用されるエッチングプロセスと同様とでき、各々の誘電層対５５６は、下にある誘電層対５５６でのエッチング阻止によって制御可能にエッチングされ得る。
図１４Ｂは、本開示のいくつかの実施形態による、様々なプロセスステップにおけるコンタクト開口同士の間の関係を示している。各々のコンタクト開口が露出する誘電層対５５６（上から下へと数えられる）が括弧で示されている。いくつかの実施形態では、第１のコンタクトマスク９６８、第２のコンタクトマスク１１７２、および第３のコンタクトマスク１３７６は、ハードマスク開口８６６の一部分がプロセスステップＳ４３０においてコンタクト開口の第１のサブセット１０７０へと変換され得るように設計され得る。コンタクト開口の第１のサブセット１０７０の一部分がプロセスステップＳ４４０においてコンタクト開口の第２のサブセット１２７４へと変換され得、次に、コンタクト開口の第２のサブセット１２７４の一部分がプロセスステップＳ４５０においてコンタクト開口の第４のサブセット１４７８へと変換され得る。その間、プロセスステップＳ４４０における残りのコンタクト開口の第１のサブセット１０７０の一部分は、プロセスステップＳ４５０においてコンタクト開口の第５のサブセット１４７９へと変換され得る。この例では、プロセスステップＳ４３０における残りのハードマスク開口８６６の一部分がプロセスステップＳ４４０においてコンタクト開口の第３のサブセット１２７５へと変換され得る一方で、コンタクト開口の第３のサブセット１２７５の一部分がプロセスステップＳ４５０においてコンタクト開口の第７のサブセット１４８１へと変換され得る。プロセスステップＳ４４０における残りのハードマスク開口８６６の一部分は、プロセスステップＳ４５０においてコンタクト開口の第６のサブセット１４８０へと変換され得る。各々のプロセスステップにおいて誘電層対５５６のエッチングを受けるコンタクト開口の一部分は、任意の適切な数とでき、図９～図１３および図１４Ａに示された半分または５０％に限定されることがないことは、留意されている。
先に検討されているように、いくつかの実施形態では、プロセスステップＳ４２０の後にＮ個のハードマスク開口８６６があり、３Ｄメモリ構造１０００は、プロセスステップＳ４２０の後にＮ／２個のコンタクト開口の第１のサブセット１０７０とＮ／２個のハードマスク開口８６６とを有し得る。３Ｄメモリ構造１２００は、プロセスステップＳ４４０の後、Ｎ／４個のコンタクト開口の第１のサブセット１０７０と、Ｎ／４個のコンタクト開口の第２のサブセット１２７４と、Ｎ／４個のコンタクト開口の第３のサブセット１２７５と、Ｎ／４個のハードマスク開口８６６とを有し得る。いくつかの実施形態では、３Ｄメモリ構造１４００は、Ｎ／８個のコンタクト開口の第１のサブセット１０７０と、Ｎ／８個のコンタクト開口の第２のサブセット１２７４と、Ｎ／８個のコンタクト開口の第３のサブセット１２７５と、Ｎ／８個のコンタクト開口の第４のサブセット１４７８と、Ｎ／８個のコンタクト開口の第５のサブセット１４７９と、Ｎ／８個のコンタクト開口の第６のサブセット１４８０と、Ｎ／８個のコンタクト開口の第７のサブセット１４８１と、Ｎ／８個のハードマスク開口８６６とを有し得る。
先に検討されているように、いくつかの実施形態では、ハードマスク開口８６６は、プロセスステップＳ４２０において、ハードマスク６６２を通じてエッチングすることで形成され得、コンタクト開口の第１のサブセット１０７０は、プロセスステップＳ４３０において１つの誘電層対５５６をエッチングすることで形成され得る。続いて、プロセスステップＳ４４０において、コンタクト開口の第２のサブセット１２７４およびコンタクト開口の第３のサブセット１２７５が２つの誘電層対５５６をエッチングすることによって形成できる。したがって、ハードマスク開口８６６は、第１の誘電層対、つまり、最上位の誘電層対を露出させることができる。ハードマスク開口８６６から変換されたコンタクト開口の第１のサブセット１０７０は、１つの誘電層対５５６を通じて延びることができ、第１の誘電層対の下の第２の誘電層対を露出させることができる。コンタクト開口の第１のサブセット１０７０およびハードマスク開口８６６からそれぞれ変換されたコンタクト開口の第２のサブセット１２７４およびコンタクト開口の第３のサブセット１２７５は、３つおよび２つの誘電層対５５６をそれぞれ通じて延び得る。別の言い方をすれば、コンタクト開口の第２のサブセット１２７４およびコンタクト開口の第３のサブセット１２７５は、第４の誘電層対および第３の誘電層対をそれぞれ露出させることができる。図１４Ａおよび図１４Ｂを参照すると、いくつかの実施形態では、コンタクト開口の第４から第７のサブセット１４７８～１４８１が、４つの誘電層対５５６を通じてエッチングすることで形成できる。結果として、プロセスステップＳ４５０の後、コンタクト開口の第２のサブセット１２７４から変換されたコンタクト開口の第４のサブセット１４７８は、７つの誘電層対５５６を通じて延びることができ、第８の誘電層対の上面１４７８－ｔを露出させることができる。コンタクト開口の第１のサブセット１０７０から変換されたコンタクト開口の第５のサブセット１４７９は、５つの誘電層対５５６を通じて延びることができ、第６の誘電層対の上面１４７９－ｔを露出させることができる。ハードマスク開口８６６から変換されたコンタクト開口の第６のサブセット１４８０は、４つの誘電層対５５６を通じて延びることができ、第５の誘電層対の上面１４８０－ｔを露出させることができる。同様に、コンタクト開口の第３のサブセット１０７０から変換されたコンタクト開口の第７のサブセット１４８１は、６つの誘電層対５５６を通じて延びることができ、第７の誘電層対の上面１４８１－ｔを露出させることができる。
図１４Ａおよび図１４Ｂにおけるコンタクト開口の第１から第７のサブセット１０７０、１２７４～１２７５、１４７８～１４８１、およびハードマスク開口８６６の配置が図示の目的のためだけであることは、留意されている。３Ｄメモリ構造１４００は、コンタクト開口の第１から第７のサブセット１０７０、１２７４～１２７５、１４７８～１４８１、およびハードマスク開口８６６において異なる配置および異なる深さ（つまり、エッチングされた誘電層対）を有し得る。別の言い方をすれば、前述のコンタクト開口は、交互の誘電性スタック５５４においてランダムに分配され得る。
製作プロセスは、３Ｄメモリ構造１４００にコンタクトホールの少なくとも一部分を覆う他のコンタクトマスクを形成し、次に１つまたは複数の誘電層対５５６をエッチングすることで続けられ得る。これらのプロセスステップは、各々の誘電層対５５６の上面がコンタクト開口のうちの少なくとも１つの内側で露出させられるまで繰り返され得る。いくつかの実施形態では、コンタクト開口の１つまたは複数のサブセットを形成するためのｉ番目のプロセスステップにおいて、ｉ＝１、２、３、…であり、コンタクト開口の現在のサブセットの各々は２つのグループへと分けることができ、一方のグループは、２（ｉ－１）個の誘電層対のエッチングプロセスを受け、コンタクト開口の新たなサブセットを形成することができる。コンタクト開口の現在のサブセットの各々における他方のグループは、マスクによって保護でき、エッチングプロセスに曝すことができる。ｉ番目のプロセスステップの後、第１、第２、・・・、第２ｉの誘電層対の上面は、コンタクト開口のうちの少なくとも１つの内側で露出させられ得る。
いくつかの実施形態では、コンタクト開口の現在のサブセットの各々は、等しい数のコンタクト開口を伴う２つのグループへと分けることができ、一方のグループはコンタクト開口の現在のサブセットと同じままであり、他方のグループはコンタクト開口の新たなサブセットを形成する。例えば、Ｎ個のハードマスク開口が、Ｎ／２個のハードマスク開口とＮ／２個のコンタクト開口の第１のサブセットとに分けられ得る。次に、コンタクト開口の第１のサブセットは、Ｎ／４個のコンタクト開口の第２のサブセットとＮ／４個のコンタクト開口の第１のサブセットとに分けられ得るといった具合である。この例では、少なくとも１つのコンタクト開口が、ｎ個のマスクおよびエッチングステップだけを用いることで、全体で２（ｎ－１）個の誘電層対を伴う交互の誘電性スタックの各々の誘電層対のために形成できる。
交互の誘電性スタック５５４にコンタクト開口を形成した後、ハードマスク６６２は除去できる。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４５５において、充填材料がコンタクト開口の内側に配置され得る。プロセスステップＳ４５５における例示の３Ｄメモリデバイスは、図１５において３Ｄメモリ構造１５００として示されている。３Ｄメモリ構造１５００は、３Ｄメモリ構造１４００（図１４Ａに示されている）におけるコンタクト開口（符号１０７０、１２７４～１２７５、１４７８～１４８１）およびハードマスク開口８６６の内側に充填材料１５８６を配置することによって形成されるコンタクト充填部１５８４を備える。いくつかの実施形態では、コンタクト充填部１５８４は、充填材料１５８６の堆積の前に配置されるライナ１５８７も備える。
充填材料１５８６およびライナ１５８７は、続くプロセスにおいて第１の誘電層５５８および／または第２の誘電層５６０にわたって選択的に除去され得る任意の適切な材料であり得る。いくつかの実施形態では、充填材料１５８６およびライナ１５８７は、例えば酸化シリコン、酸窒化シリコン、窒化シリコン、ＴＥＯＳ、非晶質炭素、および／またはそれらの組み合わせといった絶縁体であり得る。いくつかの実施形態では、充填材料１５８６は窒化シリコンとでき、ライナ１５８７は酸化シリコンとできる。充填材料１５８６およびライナ１５８７は、ＣＶＤ、ＰＶＤ、スパッタリング、蒸着、および／またはそれらの任意の組み合わせによって形成できる。
いくつかの実施形態では、３Ｄメモリ構造１５００は、同一平面の上面を形成するために、充填材料１５８６およびライナ１５８７を配置した後に平坦化され得る。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４６０において、複数のメモリストリングが交互の誘電性スタックに形成され得る。プロセスステップＳ４６０における例示の３Ｄメモリデバイスは、図１６において３Ｄメモリ構造１６００として示されている。３Ｄメモリ構造１６００は複数のメモリストリング（例えば、図２および図３におけるメモリストリング２１２）を備える。
複数のメモリストリング２１２を形成するために、複数のチャネルホール（例えば、チャネルホール３３６）が初めに交互の誘電性スタック５５４に形成され得、交互の誘電性スタック５５４全体を貫通して基板３３０へと延びる。いくつかの実施形態では、チャネルホール３３６の形成は、フォトリソグラフィおよびエッチングなどのプロセスを含む。いくつかの実施形態では、炭素ベースのポリマ材料によって形成されるキャッピング層１６８８、またはハードマスクが、エッチングプロセスについてのフォトレジストに加えて使用され得る。キャッピング層１６８８は、酸化シリコン、窒化シリコン、ＴＥＯＳ、シリコン含有耐反射被覆（ＳｉＡＲＣ）、アモルファスシリコン、多結晶シリコン、またはそれらの任意の組み合わせを含み得る。チャネルホール３３６を形成するためのエッチングプロセスには、ドライエッチング、ウェットエッチング、またはそれらの組み合わせがあり得る。いくつかの実施形態では、交互の誘電性スタック５５４は、反応性イオンエッチング（ＲＩＥ）などの異方性エッチングを用いてエッチングされ得る。いくつかの実施形態では、フッ化炭素（ＣＦ４）、六フッ化エタン（Ｃ２Ｆ６）、ＣＨＦ３、Ｃ３Ｆ６、Ｃｌ２、ＢＣｌ３など、またはそれらの任意の組み合わせなど、フッ素または塩素ベースのガスが使用できる。第１および第２の誘電層５５８／５６０をエッチングするための方法およびエッチング液は、本開示の実施形態によって限定されるべきではない。
いくつかの実施形態では、３Ｄメモリ構造１６００は、チャネルホール３３６の内側にエピタキシャル層１６９０をさらに備える。エピタキシャル層１６９０は、シリコン、シリコンゲルマニウム、ゲルマニウム、ガリウムヒ素、窒化ガリウム、ＩＩＩ－Ｖ族化合物、またはそれらの任意の組み合わせなど、任意の適切な半導体材料を含み得る。エピタキシャル層１６９０は基板３３０からエピタキシャル成長させられ得る。いくつかの実施形態では、エピタキシャル層１６９０は、チャネルホール３３６の内側の基板３３０の露出させられた表面から選択的に成長させられ得る。いくつかの実施形態では、エピタキシャル層１６９０は、例えば多結晶シリコンといった多結晶半導体材料であり得る。
いくつかの実施形態では、エピタキシャル層１６９０は、基板３３０におけるドーピング領域（図１６には示されていない）からエピタキシャル成長させられ得る。ドーピング領域は、例えばボロン、リン、ヒ素、またはそれらの任意の組み合わせといったｐ型またはｎ型のドーパントを使用するイオン注入によって形成できる。イオン注入は、交互の誘電性スタック５５４の堆積の前に実施され得る。いくつかの実施形態では、イオン注入はチャネルホールエッチングの後に実施され得る。
チャネルホール３３６およびエピタキシャル層１６９０を形成した後、メモリ膜（例えば、図３におけるメモリ膜３３７）が、各々のチャネルホール３３６の側壁と、エピタキシャル層１６９０の上面とに配置され得る。いくつかの実施形態では、メモリ膜３３７は、トンネル層、記憶層（「電荷捕獲／保存層」としても知られている）、およびブロック層を含む複合層であり得る。各々のチャネルホール３３６は円筒形を有し得る。トンネル層、記憶層、およびブロック層は、いくつかの実施形態によれば、チャネルホールの中心から外側に向かう方向に沿って上記の順番で配置される。トンネル層は、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせを含み得る。ブロック層は、酸化シリコン、窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。記憶層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。いくつかの実施形態では、メモリ膜３３７はＯＮＯ誘電体（例えば、酸化シリコンを含むトンネル層、窒化シリコンを含む記憶層、および、酸化シリコンを含むブロック層）を備える。
次に、チャネル層３３８およびコア充填膜３３９がチャネルホール３３６の内側に配置され得る。チャネル層３３８は、チャネルホール３３６の内側のメモリ膜３３７の側壁を覆い、エピタキシャル層１６９０と連結される。チャネル層３３８は、シリコンなどの任意の適切な半導体材料であり得る。いくつかの実施形態では、チャネル層３３８は、アモルファス、ポリシリコン、または単結晶シリコンであり得る。チャネル層３３８は、限定されることはないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの組み合わせを含む任意の適切な薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、チャネル層３３８の厚さは約１０ｎｍから約３０ｎｍの範囲であり得る。いくつかの実施形態では、コア充填膜３３９は各々のチャネルホール３３６を満たすように配置され得る。いくつかの実施形態では、コア充填膜３３９の中間は１つまたは複数の空隙を含み得る。コア充填膜３３９は、例えば、酸化シリコン、窒化シリコン、酸窒化シリコン、スピンオンガラス、ボロンもしくはリンでドーピングされた酸化シリコン、炭素でドーピングされた酸化物（ＣＤＯ、ＳｉＯＣ、もしくはＳｉＯＣ：Ｈ）、フッ素でドーピングされた酸化物（ＳｉＯＦ）、またはそれらの任意の組み合わせといった任意の適切な絶縁体であり得る。コア充填膜３３９は、例えばＡＬＤ、ＰＶＤ、ＣＶＤ、スピンコーティング、スパッタリング、または任意の他の適切な膜堆積技術を用いて堆積させられ得る。コア充填膜３３９は、繰り返しの堆積およびエッチバックのプロセスを用いることで形成されてもよい。エッチバックプロセスには、限定されることはないが、ウェットエッチング、ドライエッチング、またはそれらの組み合わせがあり得る。
いくつかの実施形態では、コア充填膜３３９、チャネル層３３８、およびキャッピング層１６８８は３Ｄメモリ構造１６００において同一平面にあり得る。平坦化プロセスには、化学機械研磨、ＲＩＥ、ウェットエッチング、またはそれらの組み合わせがある。平坦化プロセスは、チャネルホール３３６の外部の過剰なコア充填膜３３９、チャネル層３３８、およびメモリ膜３３７を除去する。したがって、チャネル層３３８とメモリ膜３３７とは、隣接するチャネルホール３３６同士の間で連結解除され得る。
いくつかの実施形態では、複数のダミーメモリストリング（例えば、図２におけるダミーメモリストリング２２２）が、メモリストリング２１２ならびに／またはコンタクト開口１０７０、１２７４～１２７５、および１４７８～１４８１に隣接して交互の誘電性スタック５５４に形成されてもよい。メモリストリング２１２がメモリ記憶のために使用され得る一方で、ダミーメモリストリング２２２は、製造の間、構造上の支持を提供し、プロセスの一様性を向上させるために使用できる。いくつかの実施形態では、ダミーメモリストリング２２２は、コア充填膜３３９を含むこともでき、メモリストリング２１２と同様の技術を用いて形成できる。
図１７は、本開示のいくつかの実施形態による３Ｄメモリ構造１７００を示している。３Ｄメモリ構造１７００は、交互の誘電性スタック５５４全体を通じて貫通する複数のスリット開口１７９２を備える。いくつかの実施形態では、スリット開口１７９２は、上面３３０ｆと平行なｘ－ｙ平面におけるＷＬ方向に沿って横に延び得る。スリット開口１７９２は、続く製作プロセスにおいてスリット構造２１６（図２および図３）を形成することができる。図１７におけるスリット開口１７９２の配置は図示の目的だけのためであり、そのように限定されていない。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４６５において、交互の導電層および誘電層の膜スタックが形成され得る。プロセスステップＳ４６５における例示の３Ｄメモリデバイスは、図１８において３Ｄメモリ構造１８００として示されている。３Ｄメモリ構造１８００は、図３における膜スタック３３５と同様の、交互の導電層および誘電層の膜スタックを備える。
スリット開口１７９２を形成した後、交互の誘電性スタック５５４（図１７）における第２の誘電層５６０は、スリット開口１７９２から横へ除去され得、横トンネル（図１８には示されていない）を形成する。次に、導電層１８９４が膜スタック３３５を形成するためにこれらの横トンネルの内側に配置され得る。
第２の誘電層５６０（図１７）が、エッチングプロセスが第１の誘電層５５８に最小限の影響しかないように、交互の誘電性スタック５５４にわたって選択的である例えば等方性のドライエッチングまたはウェットエッチングといった任意の適切なエッチングプロセスによって除去され得る。いくつかの実施形態では、第２の誘電層５６０は窒化シリコンであり得る。この例では、第２の誘電層５６０は、ＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ４Ｆ６、およびＣＨ２Ｆ２のうちの１つまたは複数のエッチング液を用いるＲＩＥによって除去できる。いくつかの実施形態では、第２の誘電層５６０は、リン酸などのウェットエッチングを用いて除去できる。第２の誘電層５６０を除去した後、メモリ膜３３７の側壁が横トンネルにおいて露出させられ得る。
いくつかの実施形態では、導電層１８９４は、例えばタングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、および／またはそれらの任意の組み合わせといった、ゲート電極に適している任意の適切な導電性材料を含み得る。導電性材料は、ＣＶＤ、物理気相堆積（ＰＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、スパッタリング、熱蒸着、電子ビーム蒸着、金属有機化学気相堆積（ＭＯＣＶＤ）、および／またはＡＬＤなど、適切な堆積方法を用いて横トンネルを満たすことができる。いくつかの実施形態では、導電層１８９４は、ＣＶＤによって堆積させられるタングステン（Ｗ）を含む。
いくつかの実施形態では、導電層１８９４は、多結晶質シリコン、多結晶質ゲルマニウム、多結晶質ゲルマニウムシリコン、任意の他の適切な材料、および／またはそれらの組み合わせなどの多結晶質半導体であってもよい。いくつかの実施形態では、多結晶質材料には、ボロン、リン、またはヒ素などの任意の適切な種類のドーパントが組み込まれ得る。いくつかの実施形態では、導電層１８９４は非結晶質半導体であってもよい。
いくつかの実施形態では、導電層１８９４は、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、またはＡｌＳｉｘなどを含む金属ケイ化物から作られ得る。金属ケイ化物材料の形成は、先に記載されている同様の技術を用いて金属層および多結晶質半導体を形成することを含み得る。金属ケイ化物の形成は、堆積させられた金属層および多結晶質半導体層に熱アニーリングプロセスを適用することをさらに含んでもよく、それに未反応の金属の除去が後に続く。
いくつかの実施形態では、ゲート誘電層が、隣接するワード線（ゲート電極）同士の間の漏れ電流を低減するために、および／または、ゲートとチャネルとの間の漏れ電流を低減するために、導電層１８９４（図１８には示されていない）の形成の前に横トンネルに配置され得る。ゲート誘電層は、酸化シリコン、窒化シリコン、酸窒化シリコン、および／またはそれらの任意の適切な組み合わせを含み得る。ゲート誘電層は、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、酸化タンタル、酸化ランタン、および／またはそれらの任意の組み合わせなどの高ｋ誘電性材料も含み得る。ゲート誘電層は、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの１つまたは複数の適切な堆積プロセスによって配置され得る。
導電層１８９４は、メモリストリング２１２との交差部においてゲート電極として機能することができる。図１８において、１０枚の導電層１８９４は、例えばＴＳＧ３３４、ＬＳＧ３３２、および８個の制御ゲート３３３といった、各々のメモリストリング２１２について１０個のゲート電極を形成することができる。８個の制御ゲート３３３に対応して、各々のメモリストリング２１２は８個のメモリセル３４０を有し得る。メモリストリングおよびメモリセルの数が図１８では図示の目的のために示されており、より大きな記憶容量のために増加されてもよいことは、留意されている。
交互の導電層および誘電層の膜スタック３３５を形成した後、堆積の間のスリット開口１７９２の内側の導電性材料が除去され得る。いくつかの実施形態では、メモリブロックを複数のプログラム可能および読取り可能なメモリ指部（図２Ａ～図２Ｂ参照）へと分離するスリット構造２１６を形成するために、絶縁材料がスリット開口１７９２のうちの一部の内側に配置され得る。
図１９は、本開示のいくつかの実施形態による３Ｄメモリ構造１９００を示している。３Ｄメモリ構造１９００は、図１８における３Ｄメモリ構造１８００でのコンタクト充填部１５８４の内側の充填材料１５８６を除去することで形成された複数のコンタクトホール１９９６を含む。いくつかの実施形態では、コンタクトホール１９９６は、リソグラフィ、湿式化学エッチング、ドライエッチング、またはそれらの組み合わせによって形成され得る。いくつかの実施形態では、コンタクトホール１９９６は、キャッピング層１６８８と、導電層１８９４および第１の誘電層５５８の１つまたは複数の対とを通じて延びる。コンタクトホール１９９６は、膜スタック３３５における導電層１８９４を露出させることができる。いくつかの実施形態では、ライナ１５８７は、各々のコンタクトホール１９９６の内側の各々の導電層１８９４の側壁を覆い、各々のコンタクトホール１９９６の底における導電層１８９４の上面を露出させる。
いくつかの実施形態では、分離ライナ１９９７がスリット開口１７９２の側壁に形成でき、スリット開口１７９２の内側の分離ライナ１９９７は膜スタック３３５の各々の導電層１８９４の側壁を覆う。いくつかの実施形態では、分離ライナ１９９７はコンタクトホール１９９６の内側にも形成され得る。分離ライナ１９９７は、例えば酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせといった任意の適切な絶縁体であり得る。
図４を参照すると、本開示のいくつかの実施形態によれば、プロセスステップＳ４７０において、交互の導電層および誘電層の膜スタックにおける導電層と電気的に連結するためにコンタクト構造が形成され得る。プロセスステップＳ４７０における例示の３Ｄメモリデバイスが、図２０において３Ｄメモリ構造２０００として示されている。３Ｄメモリ構造２０００は、図３におけるコンタクト構造２１４と同様のコンタクト構造を複数備え、コンタクト構造２１４は、膜スタック３３５における導電層１８９４との電気的連結を提供する。いくつかの実施形態では、各々のコンタクト構造２１４は、導電性材料を包囲するライナを備える。いくつかの実施形態では、コンタクト構造２１４の側壁を覆う分離ライナ１９９７および／またはライナ１５８７は、膜スタック３３５の１つまたは複数の導電層１８９４からコンタクト構造２１４を電気的に分離することができる。３Ｄメモリ構造２０００は、基板３３０と電気的に連結された共通ソースコンタクト２０９８も備え得る。いくつかの実施形態では、分離ライナ１９９７は、共通ソースコンタクト２０９８を膜スタック３３５の導電層１８９４から電気的に分離することができる。
コンタクト構造２１４および共通ソースコンタクト２０９８は、コンタクトホール１９９６およびスリット開口１７９２の内側に導電性材料を配置することで形成され得る。いくつかの実施形態では、導電性材料は、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、コバルト（Ｃｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、および／またはそれらの任意の組み合わせを含み得る。導電性材料は、ＣＶＤ、ＰＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤ、スパッタリング、熱蒸着、電子ビーム蒸着、ＡＬＤ、および／またはそれらの組み合わせによって配置され得る。いくつかの実施形態では、導電性材料は、ＣＶＤによって堆積させられるタングステン（Ｗ）であり得る。
いくつかの実施形態では、コンタクト構造２１４および共通ソースコンタクト２０９８のために使用される導電性材料は、多結晶質シリコン、多結晶質ゲルマニウム、多結晶質ゲルマニウムシリコン、任意の他の適切な材料、および／またはそれらの組み合わせなどの多結晶質半導体であってもよい。いくつかの実施形態では、多結晶質材料には、ボロン、リン、またはヒ素などの任意の適切な種類のドーパントが組み込まれ得る。いくつかの実施形態では、導電性材料は非結晶質半導体であってもよい。
いくつかの実施形態では、導電性材料は、ＷＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、またはＡｌＳｉｘなどを含む金属ケイ化物から作られ得る。金属ケイ化物材料の形成は、先に記載されている同様の技術を用いて金属層および多結晶質半導体を形成することを含み得る。金属ケイ化物の形成は、堆積させられた金属層および多結晶質半導体層に熱アニーリングプロセスを適用することをさらに含んでもよく、それに未反応の金属の除去が後に続く。
いくつかの実施形態では、コンタクトホール１９９６およびスリット開口１７９２の外側の過剰な導電性材料が、エッチングプロセスまたは平坦化プロセスを用いることにより、堆積の後に除去され得る。過剰な導電性材料を除去するためのエッチングプロセスには、湿式化学エッチングおよび／またはドライエッチング（例えば、ＲＩＥ）があり得る。平坦化プロセスは化学機械研磨（ＣＭＰ）を含み得る。
図２０におけるコンタクト構造２１４および図１９におけるコンタクトホール１９９６は、図１４Ａにおけるハードマスク開口８６６および／またはコンタクト開口１０７０、１２７４～１２７５、１４７８～１４８１に対応している。先に検討されているように、いくつかの実施形態では、少なくとも１つのコンタクト開口が、ｎ個のマスクおよびエッチングステップだけを用いることで、全体で２（ｎ－１）個の誘電層対を伴う交互の誘電性スタックにおける各々の誘電層対のために形成できる。また、本開示によれば、少なくとも１つのコンタクト構造２１４が、階段構造を用いることなく、膜スタック３３５における各々の導電層１８９４のために形成され得る。この例では、コンタクト構造２１４は、チャネル構造領域２１１（図２に示されている）におけるどこかに、つまり、メモリアレイの内側に形成でき、メモリストリング２１２に隣接して形成され得る、または、メモリストリング２１２によって包囲され得る。いくつかの実施形態では、コンタクト構造２１４は、メモリストリング２１２および／またはダミーメモリストリング２２２に隣接して、メモリアレイにおいてランダムに分配させられ得る。膜スタック３３５の導電層１８９４は、例えば、図３に示されている制御ゲート（ワード線）３３３、上選択ゲート３３４、および下方選択ゲート３３２といったゲート電極として機能させられ得る。コンタクト構造２１４をメモリストリング２１２の近くに移動させることで、それに応じてワード線からメモリセル３４０のゲート電極への遅れが短縮できる。結果として、３Ｄメモリデバイスの性能が向上させられ得る。いくつかの実施形態では、ダミーメモリストリング２２２は、コンタクト構造２１４および／またはメモリアレイにおけるメモリストリング２１２に隣接して形成されてもよい。
いくつかの実施形態では、図４において記載された製作プロセス４００で使用されるコンタクトマスクは、異なる設計および配置を有することができる。図２１Ａ～図２１Ｎは、様々なプロセスステップ（例えば、プロセスステップＳ４１０～Ｓ４７０）における３Ｄメモリ構造の斜視図を提供しており、図５～図１３、図１４Ａ～図１４Ｂ、および図１５～図２０における例と比較して、コンタクト開口を形成するための異なる方法を示している。図２１Ａ～図２１Ｎについての詳細な説明は、示された方法がこれらの図からそれ自体で説明的であり、当業者によって理解できるため、本明細書では省略される。
図２２は、本開示のいくつかの実施形態による３Ｄメモリデバイスを形成するための他の例示の製作プロセス２２００を示している。図２３～図２９は、製作プロセス２２００による様々なプロセスステップにおける３Ｄメモリデバイスの断面図を示している。製作プロセス２２００に示されたプロセスステップは完全なものではなく、他のプロセスステップが、図示されているプロセスステップのいずれかの前、後、または間に実施され得ることは、理解されるべきである。いくつかの実施形態では、例示の製作プロセス２２００の一部のプロセスステップが省略されてもよいし、他のプロセスステップが含まれてもよく、それらは、本明細書では簡潔にするために記載されていない。いくつかの実施形態では、製作プロセス２２００のプロセスステップは、異なる順番で実施されてもよい、および／または、変わってもよい。
図４～図１３、図１４Ａ～図１４Ｂ、および図１５～図２０からの違いだけが図２２～図２９に示されている。同様のプロセスステップおよび構造は、先の図および対応する記載に戻って参照できる。
図２２を参照すると、製作プロセス２２００はプロセスステップＳ２２１０において始まり、交互の誘電性スタックが基板に配置される。プロセスステップＳ２２１０における３Ｄメモリデバイスの例示の３Ｄメモリ構造５００は図５に示されている。交互の誘電性スタック５５４は第１の誘電層５５８と第２の誘電層５６０とを備え得る。
図２２を参照すると、プロセスステップＳ２２２０において、チャネルホールおよびメモリストリングが交互の誘電性スタックにおいて形成され得る。プロセスステップＳ２２２０における例示の３Ｄメモリ構造２３００が図２３に示されており、チャネルホール３３６およびメモリストリング２１２は図１６におけるそれぞれのものと同様であり、同様の技術を用いて形成できる。プロセスステップＳ２２２０において、図１６におけるダミーメモリストリング２２２と同様のダミーメモリストリングが、同様の技術を用いて同じく形成できる。
図２２を参照すると、プロセスステップＳ２２３０において、複数のコンタクト開口が、複数のコンタクトマスクを用いることで交互の誘電性スタックに形成され得る。プロセスステップＳ２２３０における例示の３Ｄメモリ構造２４００が図２４に示されており、ハードマスク開口８６６、コンタクト開口の第１のサブセット１０７０、コンタクト開口の第２および第３のサブセット１２７４～１２７５、ならびにコンタクト開口の第４から第７のサブセット１４７８～１４８１は、図１４Ａにおけるそれぞれのものと同様とでき、図４、図６～図１３、および図１４Ａ～図１４Ｂに記載されているプロセスステップＳ４１５～Ｓ４５０における同様のプロセスを用いて形成され得る。
図２２を参照すると、プロセスステップＳ２２４０において、ライナが各々のコンタクト開口の側壁に配置される。プロセスステップＳ２２４０における例示の３Ｄメモリ構造２５００が図２５に示されており、ライナ１５８７は図１５におけるものと同様であり、同様の技術を用いて形成できる。
図２２を参照すると、プロセスステップＳ２２５０において、スリット開口が交互の誘電性スタックにおいて形成され得る。プロセスステップＳ２２５０における例示の３Ｄメモリ構造２６００が図２６に示されており、スリット開口１７９２は図１７におけるものと同様であり、同様の技術を用いて形成できる。
図２２を参照すると、プロセスステップＳ２２６０において、交互の導電層および誘電層の膜スタックが形成され得る。プロセスステップＳ２２６０における例示の３Ｄメモリ構造２７００が図２７に示されており、交互の導電層および誘電層の膜スタック３３５は図１８におけるものと同様であり、同様の技術を用いて形成できる。
図２８は、本開示のいくつかの実施形態による３Ｄメモリ構造２８００を示している。３Ｄメモリ構造２８００は、スリット開口１７９２の側壁に形成された分離ライナ１９９７を備える。分離ライナ１９９７は図１９におけるものと同様とでき、同様の技術を用いて形成できる。３Ｄメモリ構造２８００は、図２７における複数のコンタクト開口（例えば、ハードマスク開口８６６、コンタクト開口の第１のサブセット１０７０、コンタクト開口の第２および第３のサブセット１２７４～１２７５、ならびにコンタクト開口の第４から第７のサブセット１４７８～１４８１）の内側に形成されるコンタクトホール１９９６も備え得る。コンタクトホール１９９６は、導電層１８９４の上面を露出させ、図１９に示されたものと同様の技術を用いて形成され得る。
図２２を参照すると、プロセスステップＳ２２７０において、交互の導電層および誘電層の膜スタックにおける導電層と電気的に連結するためにコンタクト構造が形成され得る。プロセスステップＳ２２７０における例示の３Ｄメモリ構造２９００が図２９に示されており、コンタクト構造２１４は図２０におけるものと同様であり、同様の技術を用いて形成できる。３Ｄメモリ構造２９００は、図２０におけるものと同様に、共通ソースコンタクト２０９８も備え得る。
製作プロセス４００と同様に、製作プロセス２２００は、交互の導電層および誘電層の膜スタック３３５における各々の導電層１８９４について少なくとも１つのコンタクト構造２１４を形成することもできる。これらのコンタクト構造２１４は、チャネル構造領域２１１（図２～図３）の内側に形成でき、メモリストリング２１２に隣接して配置できる。
まとめると、本開示は、３Ｄメモリデバイスの様々な実施形態と、３Ｄメモリデバイスを作る方法とを記載している。
本開示の第１の態様は、基板に交互の誘電性スタックを配置するステップであって、交互の誘電性スタックは、互いの上に交互に積み重ねられる第１および第２の誘電層を備える、ステップを含む、三次元（３Ｄ）メモリデバイスを形成するための方法を提供する。方法は、誘電層対が複数のコンタクト開口のうちの少なくとも１つの内側で露出させられるように、交互の誘電性スタックに複数のコンタクト開口を形成するステップであって、誘電層対は第１および第２の誘電層の１つの対を備える、ステップも含む。方法は、第２の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、交互の導電層および誘電層の膜スタックにおいて導電層と接触するためにコンタクト構造を形成するステップとをさらに含む。
複数のコンタクト開口の形成は、Ｎ個の誘電層対をエッチングすることで、交互の誘電性スタックに複数の開口を形成するステップを含む（Ｎは整数である）。次に、マスクは、複数の開口の第１のグループを保護し、複数の開口の第２のグループを露出させるために形成され、複数の開口の第１のグループは、Ｎ個の誘電層対を通じて延びる開口の第１のサブセットである。複数のコンタクト開口の形成は、Ｍ個の誘電層対をエッチングすることで、複数の開口の第２のグループに開口の第２のサブセットを形成するステップをさらに含む（Ｍは整数である）。開口の第２のサブセットは（Ｎ＋Ｍ）個の誘電層対を通じて延びる。マスクを形成するステップ、および、開口のサブセットの各々のためのエッチングのステップを繰り返すことで、複数のコンタクト開口が交互の誘電性スタックに形成され得る。
本開示の第２の態様は、基板に配置される膜スタックであって、互いの上に交互に積み重ねられる導電層および誘電層を有する膜スタックを備える三次元（３Ｄ）メモリ構造を提供する。３Ｄメモリ構造は、膜スタックを鉛直に貫通する複数のメモリストリングであって、メモリ膜、チャネル層、およびコア充填膜を各々が備える複数のメモリストリングも備える。３Ｄメモリ構造は、膜スタックの内側に配置される複数のコンタクト構造も備え、複数のコンタクト構造は、膜スタックの各々の導電層が複数のコンタクト構造のうちの少なくとも１つに電気的に連結されるように、１つまたは複数の導電層および誘電層を鉛直に貫通する。複数のコンタクト構造は複数のメモリストリングによって包囲される。
本開示の第３の態様は、交互の誘電性スタックを基板に配置するステップであって、交互の誘電性スタックは２ｎ個の誘電層対を備え、ｎは整数であり、各々の誘電層対は、第１の誘電層と、第１の誘電層と異なる第２の誘電層とを備える、ステップを含む、三次元（３Ｄ）メモリ構造を形成するための他の方法を提供する。方法は、（ｎ＋１）回の繰り返しパターン形成プロセスを用いて複数のコンタクト開口を形成するステップも含む。ｉ番目のパターン形成プロセスは、上の２ｉ個の誘電層対が複数のコンタクト開口の内側に露出させられるように２（ｉ－１）個の誘電層対をエッチングすることを含み、ｉは１からｎまでの整数である。３Ｄメモリ構造を形成する方法は、第２の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、交互の導電層および誘電層の膜スタックにおいて導電層に電気的に連結されるコンタクト構造を形成するステップとをさらに含む。
特定の実施形態の先の記載は、他の者が、当業者の知識を適用することで、過度の実験なしで、本開示の大まかな概念から逸脱することなく、このような実施形態を様々な用途に向けて容易に変更および／または適合することができるように本開示の概略的な性質を十分に明らかにしている。そのため、このような適合および変更は、本明細書で提起されている本開示および案内に基づいて、開示されている実施形態の均等の意味および範囲の中にあると意図されている。本明細書の用語および表現が本開示および案内に鑑みて当業者によって解釈されるものであるように、本明細書における表現および用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成要素の助けで先に記載されている。これらの機能的な構成要素の境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
概要および要約は、本開示の１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられているような本開示のすべての例示の実施形態を述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの形で限定するようには意図されていない。
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその均等に従ってのみ定められるべきである。
１００ 三次元（３Ｄ）メモリデバイス
１０１ メモリ平面
１０３ メモリブロック
１０５ 周辺領域
１０８ 領域
２１０ 階段領域
２１１ チャネル構造領域
２１２ メモリストリング
２１４ コンタクト構造
２１６、２１６－１、２１６－２ スリット構造
２１８ メモリ指部
２２０ 上選択ゲート切断部
２２２ ダミーメモリストリング
２２４ メモリスライス
３００ 三次元（３Ｄ）メモリアレイ構造
３３０ 基板
３３０ｆ 前面、主面、上面
３３１ 絶縁膜
３３２ 下方選択ゲート
３３３、３３３－１、３３３－２、３３３－３ 制御ゲート、ワード線
３３４ 上選択ゲート
３３５ 膜スタック
３３６ チャネルホール
３３７ メモリ膜
３３８ チャネル層
３３９ コア充填膜
３４０、３４０－１、３４０－２、３４０－３ メモリセル
３４１ ビット線
３４３ 金属相互連結線
３４４ ドープソース線領域
５００、６００、７００、９００、１０００、１１００、１２００、１３００、１４００、１５００、１６００、１７００、１８００、１９００、２０００、２３００、２４００、２５００、２６００、２７００、２８００、２９００ ３Ｄメモリ構造
５５４ 誘電性スタック
５５６ 誘電層対
５５８ 第１の誘電層
５６０ 第２の誘電層、犠牲層
６６２ ハードマスク
７６４ コンタクト定義マスク
８６６ ハードマスク開口
８６６－ｔ 第１の誘電層対の上面
９６８ 第１のコンタクトマスク
１０７０ コンタクト開口の第１のサブセット
１０７０－ｔ 第２の誘電層対の上面
１１７２ 第２のコンタクトマスク
１２７４ コンタクト開口の第２のサブセット
１２７４－ｔ 第４の誘電層対の上面
１２７５ コンタクト開口の第３のサブセット
１２７５－ｔ 第３の誘電層対の上面
１３７６ 第３のコンタクトマスク
１４７８ コンタクト開口の第４のサブセット
１４７８－ｔ 第８の誘電層対の上面
１４７９ コンタクト開口の第５のサブセット
１４７９－ｔ 第６の誘電層対の上面
１４８０ コンタクト開口の第６のサブセット
１４８０－ｔ 第５の誘電層対の上面
１４８１ コンタクト開口の第７のサブセット
１４８１－ｔ 第７の誘電層対の上面
１５８４ コンタクト充填部
１５８６ 充填材料
１５８７ ライナ
１６８８ キャッピング層
１６９０ エピタキシャル層
１７９２ スリット開口
１８９４ 導電層
１９９６ コンタクトホール
１９９７ 分離ライナ
２０９８ 共通ソースコンタクト
ＢＬ ビット線の方向
ＷＬ ワード線の方向

Claims (28)

  1. 三次元（３Ｄ）メモリ構造を形成するための方法であって、
    基板に交互の誘電性スタックを配置するステップであって、前記交互の誘電性スタックは、互いの上に交互に積み重ねられる第１および第２の誘電層を備える、ステップと、
    誘電層対が複数のコンタクト開口のうちの少なくとも１つの内側で露出させられるように、前記交互の誘電性スタックに前記複数のコンタクト開口を形成するステップであって、前記誘電層対は前記第１および第２の誘電層の１つの対を備える、ステップと、
    前記交互の誘電性スタックに複数のメモリストリングを形成するステップと、
    前記第２の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、
    交互の導電層および誘電層の前記膜スタックにおいて前記導電層と接触するためにコンタクト構造を形成するステップと
    を含み、
    前記コンタクト構造は前記複数のメモリストリングによって包囲される、方法。
  2. 前記複数のコンタクト開口の前記形成は、
    Ｎ個の誘電層対をエッチングすることで、前記交互の誘電性スタックに複数の開口を形成するステップであって、Ｎは整数である、ステップと、
    前記複数の開口の第１のグループを保護し、前記複数の開口の第２のグループを露出させるためにマスクを形成するステップであって、前記複数の開口の前記第１のグループは、前記Ｎ個の誘電層対を通じて延びる開口の第１のサブセットである、ステップと、
    Ｍ個の誘電層対をエッチングすることで、前記複数の開口の前記第２のグループに開口の第２のサブセットを形成するステップであって、開口の前記第２のサブセットは（Ｎ＋Ｍ）個の誘電層対を通じて延び、Ｍは整数である、ステップと、
    マスクの前記形成、および、開口の前記サブセットの各々のための誘電層の前記エッチングを繰り返すステップと
    を含む、請求項１に記載の方法。
  3. 開口の前記第１および第２のサブセットは同じ数の開口を備える、請求項２に記載の方法。
  4. 前記Ｍ個の誘電層対は前記Ｎ個の誘電層対の２倍の多さである、請求項２に記載の方法。
  5. 交互の導電層および誘電層の前記膜スタックの前記形成は、前記交互の誘電性スタックにスリット開口を形成するステップを含む、請求項１に記載の方法。
  6. 前記スリット開口に、前記基板と電気的に連結される共通ソースコンタクトを形成するステップをさらに含む、請求項５に記載の方法。
  7. 前記複数のコンタクト開口の内側に充填材料を配置するステップをさらに含む、請求項１に記載の方法。
  8. 前記複数のコンタクト開口の前記形成の前に、前記交互の誘電性スタックに複数のメモリストリングを形成するステップをさらに含む、請求項１に記載の方法。
  9. 前記複数のメモリストリングの形成は、
    前記交互の誘電性スタックを鉛直に貫通するチャネルホールを形成するステップと、
    チャネルホールの側壁にメモリ膜、チャネル層、およびコア充填膜を配置するステップと
    を含む、請求項８に記載の方法。
  10. 前記複数のメモリストリングの形成は、
    前記交互の誘電性スタックを鉛直に貫通するチャネルホールを形成するステップと、
    チャネルホールの側壁にメモリ膜、チャネル層、およびコア充填膜を配置するステップと
    を含む、請求項１に記載の方法。
  11. 前記コンタクト構造を形成するステップは、
    前記複数のコンタクト開口の側壁にライナを形成するステップと、
    交互の導電層および誘電層の前記膜スタックにおいて前記導電層を露出させるために前記複数のコンタクト開口の各々の内側にコンタクトホールを形成するステップと、
    前記導電層との電気的接触を形成するために、前記コンタクトホールの内側に導電性材料を配置するステップと
    を含む、請求項１に記載の方法。
  12. 化学機械研磨によって同一平面の表面を形成するステップをさらに含む、請求項１１に記載の方法。
  13. 三次元（３Ｄ）メモリ構造であって、
    互いの上に交互に積み重ねられる導電層および誘電層を備える膜スタックと、
    前記膜スタックを鉛直に貫通する複数のメモリストリングであって、メモリ膜、チャネル層、およびコア充填膜を各々が備える複数のメモリストリングと、
    前記膜スタックの内側に配置される複数のコンタクト構造と
    を備え、
    前記複数のコンタクト構造は前記複数のメモリストリングによって包囲される、三次元（３Ｄ）メモリ構造。
  14. 前記複数のコンタクト構造は、前記膜スタックの前記導電層が前記複数のコンタクト構造のうちの少なくとも１つに電気的に連結されるように、前記導電層および誘電層の１つまたは複数を鉛直に貫通する、請求項１３に記載の３Ｄメモリ構造。
  15. 前記複数のコンタクト構造の各々は、導電性材料を包囲するライナを備える、請求項１３に記載の３Ｄメモリ構造。
  16. 前記ライナは、前記複数のコンタクト構造を前記膜スタックの１つまたは複数の導電層から電気的に分離するように構成される絶縁体を備える、請求項１５に記載の３Ｄメモリ構造。
  17. 基板に配置される前記膜スタックを鉛直に貫通し、前記基板に電気的に連結される共通ソースコンタクトをさらに備える、請求項１３に記載の３Ｄメモリ構造。
  18. 前記共通ソースコンタクトは、前記共通ソースコンタクトを前記膜スタックの前記導電層から電気的に分離するように構成される分離ライナを備える、請求項１７に記載の３Ｄメモリ構造。
  19. 前記複数のコンタクト構造に隣接して前記膜スタックを鉛直に貫通し、前記コア充填膜を各々が備える複数のダミーメモリストリングをさらに備える、請求項１３に記載の３Ｄメモリ構造。
  20. 前記複数のコンタクト構造は前記膜スタックと同一平面にある、請求項１３に記載の３Ｄメモリ構造。
  21. 前記複数のコンタクト構造はメモリアレイにおいてランダムに分配される、請求項１３に記載の３Ｄメモリ構造。
  22. 三次元（３Ｄ）メモリ構造を形成するための方法であって、
    交互の誘電性スタックを基板に配置するステップであって、前記交互の誘電性スタックは２ｎ個の誘電層対を備え、ｎは整数であり、各々の誘電層対は、第１の誘電層と、前記第１の誘電層と異なる第２の誘電層とを備える、ステップと、
    （ｎ＋１）回の繰り返しパターン形成プロセスを用いて複数のコンタクト開口を形成するステップと、
    前記交互の誘電性スタックに複数のメモリストリングを形成するステップと、
    前記第２の誘電層を導電層で置き換えることで、交互の導電層および誘電層の膜スタックを形成するステップと、
    前記コンタクト開口における交互の導電層および誘電層の前記膜スタックにおいて前記導電層に電気的に連結されるコンタクト構造を形成するステップと
    を含み、
    前記コンタクト構造は前記複数のメモリストリングによって包囲される、方法。
  23. 前記交互の誘電性スタックにハードマスクを配置するステップをさらに含み、第１のパターン形成プロセスが、前記ハードマスクにおいて複数の開口を形成することを含み、ｉ番目のパターン形成プロセスが、
    上の２ （ｉ－１） 個の誘電層対が前記複数のコンタクト開口の内側に露出させられるように、２ （ｉ－２） 個の誘電層対をエッチングすることであって、ｉは２からｎ＋１までの範囲にある整数である、エッチングすることを含む、請求項２２に記載の方法。
  24. 前記ｉ番目のパターン形成プロセスは、前記エッチングの前に、前記複数のコンタクト開口のサブセットを露出させるためにマスクを形成することをさらに含み、上の２（ｉ－２） 個の誘電層対は前記複数のコンタクト開口の前記サブセットの内側に露出させられる、請求項２３に記載の方法。
  25. 前記複数のコンタクト開口の前記形成の前に、前記交互の誘電性スタックに複数のメモリストリングを形成するステップをさらに含む、請求項２２に記載の方法。
  26. 前記コンタクト構造を形成するステップは、
    前記複数のコンタクト開口の側壁にライナを形成するステップと、
    交互の導電層および誘電層の前記膜スタックにおいて前記導電層を露出させるために前記複数のコンタクト開口の各々の内側にコンタクトホールを形成するステップと、
    前記導電層との電気的接触を形成するために、前記コンタクトホールの内側に導電性材料を配置するステップと
    を含む、請求項２２に記載の方法。
  27. 交互の導電層および誘電層の前記膜スタックの形成は、前記交互の誘電性スタックにスリット開口を形成するステップを含む、請求項２２に記載の方法。
  28. 前記複数のコンタクト開口の内側に充填材料を配置するステップをさらに含む、請求項２２に記載の方法。
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