TWI706547B - 立體記憶體及其製造方法 - Google Patents

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徐偉
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徐文祥
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Abstract

公開了立體(3D)記憶體元件和製造方法的實施例。在一些實施例中，用於形成立體記憶體元件的方法包括在基底上形成交替介電堆疊層，以及形成溝道孔，所述溝道孔穿透交替介電堆疊層並且曝露基底的至少一部分。該方法還包括形成垂直地穿透交替介電堆疊層的上部並且橫向地延伸的頂部選擇閘極開口。該方法還包括形成平行於頂部選擇閘極開口的縫隙開口，其中縫隙開口垂直地穿透交替介電堆疊層。該方法還包括用交替的導電和介電層的膜堆疊層替換交替介電堆疊層，在頂部選擇閘極開口中形成頂部選擇閘極切口，以及在縫隙開口中形成縫隙結構。

Description

立體記憶體及其製造方法
概括地說，本發明的內容涉及半導體技術領域，更具體地說，涉及一種用於形成立體(3D)記憶體的方法。
隨著記憶體元件縮小到更小的裸晶尺寸，以降低製造成本和增加儲存密度，由於製程技術限制和可靠性問題，平面記憶體單元的縮放面臨挑戰。立體(3D)記憶體架構可以解決平面記憶體單元中的密度和性能限制。
在3D記憶體中，縫隙結構和頂部選擇閘極(TSG)切口用於將塊記憶體分成更小的儲存單元，例如指記憶體和切片記憶體。隨著字元線或記憶體單元的垂直堆疊增加以獲得更高的儲存容量，指記憶體的長寬比也增加。在縫隙結構和頂部選擇閘極切口的製造過程中，3D記憶體可能存在例如結構塌陷或翻轉的問題。存在對3D記憶體的設計、結構和方法進行改進的需求，以實現高密度和高性能。
在本發明的內容中描述了立體(3D)記憶體元件的實施例及其形成方 法。
本發明內容的一個方面提供了一種用於形成立體(3D)記憶體元件的方法，該方法包括在基底上形成交替介電堆疊層。用於形成立體記憶體元件的方法還包括形成多個溝道孔，其中多個溝道孔在垂直於基底的方向上垂直地穿透交替介電堆疊層，並且曝露基底的至少一部分。用於形成立體記憶體元件的方法還包括形成多個頂部選擇閘極開口，這些頂部選擇閘極開口垂直地穿透交替介電堆疊層的上部，並且在平行於基底的方向上橫向地延伸。用於形成立體記憶體元件的方法還包括形成與多個頂部選擇閘極開口平行的多個縫隙開口，其中多個縫隙開口垂直地穿透交替介電堆疊層並且曝露基底的至少一部分。用於形成立體記憶體元件的方法還包括用交替的導電和介電層的膜堆疊層替換交替介電堆疊層，在多個頂部選擇閘極開口中形成多個頂部選擇閘極切口，以及在多個縫隙開口中形成多個縫隙結構。
在一些實施例中，用於形成立體記憶體元件的方法還包括形成排列成列的多個溝道孔，其中每一列溝道孔與相鄰列溝道孔交錯排列。用於形成立體記憶體元件的方法還包括形成多個頂部選擇閘極開口，在相鄰的頂部選擇閘極開口之間具有數量N列溝道孔，其中N是大於1的整數。用於形成立體記憶體元件的方法還包括形成多個縫隙開口，在相鄰縫隙開口之間具有數量M個頂部選擇閘極切口，其中M是大於1的整數。
在一些實施例中，形成多個頂部選擇閘極切口和縫隙結構包括：同時地在多個頂部選擇閘極開口和縫隙開口內佈置絕緣膜，其中，絕緣膜被配置為填充多個頂部選擇閘極開口以形成多個頂部選擇閘極切口，並且覆蓋多個縫 隙開口中的至少一個縫隙開口的側壁以形成縫隙溝槽。形成多個頂部選擇閘極切口和縫隙結構還包括：從縫隙溝槽的底部去除絕緣膜以曝露基底的至少一部分，以及在縫隙溝槽內形成導電芯，其中，導電芯與基底相接觸以用作陣列共用源極。在一些實施例中，絕緣膜還被配置為填充多個縫隙開口中的至少一個縫隙開口以形成閘極線縫隙。在一些實施例中，在縫隙溝槽內形成導電芯包括在縫隙溝槽內佈置導電材料，以及去除縫隙溝槽外部的多餘導電材料。在一些實施例中，去除縫隙溝槽外部的多餘導電材料包括化學機械研磨。
在一些實施例中，形成交替介電堆疊層包括：在垂直於基底的方向上垂直地形成堆疊的多個介電層對，其中各個介電層對包括第一介電層和不同於第一介電層的第二介電層。
在一些實施例中，用於形成立體記憶體元件的方法還包括，在形成多個溝道孔之後，在多個溝道孔內順序地佈置儲存膜、溝道層和芯填充膜。在一些實施例中，在佈置儲存膜之前，在多個溝道孔內在基底的曝露部分上佈置磊晶層，其中磊晶層與溝道層相連接。在一些實施例中，在形成芯填充膜之後，在溝道孔的上部形成頂部溝道結構，其中頂部溝道結構與溝道層連接。
在一些實施例中，用交替的導電和介電層的膜堆疊層替換交替介電堆疊層包括去除交替介電堆疊層的第二介電層以形成橫向溝槽，以及在橫向溝槽內佈置導電層。
本發明的另一方面提供了一種立體(3D)記憶體元件，其包括佈置在基底上的交替的導電和介電層的膜堆疊層。該立體記憶體元件還包括多個儲存 串和縫隙結構，所述縫隙結構在垂直於基底的方向上垂直地延伸、穿透交替的導電和介電層的膜堆疊層，其中所述多個縫隙結構在平行於基底的方向上橫向地延伸，並且所述多個儲存串成列排列，儲存串的每列儲存串與相鄰列的儲存串交錯排列。立體記憶體元件還包括佈置在相鄰縫隙結構之間的兩個或多個頂部選擇閘極切口，其中，兩個或多個頂部選擇閘極切口垂直地穿透交替的導電和介電層的膜堆疊層的上部，並且其中兩個或多個頂部選擇閘極切口平行於多個縫隙結構進行延伸。
在一些實施例中，交替的導電和介電層的膜堆疊層包括垂直地堆疊的多個導電和介電層對，其中各個導電和介電層對包括介電層和導電層。
在一些實施例中，多個縫隙結構和兩個或多個頂部選擇閘極切口包括同時佈置的絕緣膜。在一些實施例中，至少一個縫隙結構還包括導電芯，其中，導電芯與基底相接觸。
在一些實施例中，各個儲存串包括佈置在各個儲存串底部的磊晶層和佈置在各個儲存串中心的芯填充膜。各個儲存串還包括覆蓋芯填充膜側壁的溝道層，其中溝道層與磊晶層相接觸。各個儲存串還包括覆蓋溝道層側壁的儲存膜，以及佈置在各個儲存串上部的頂部溝道結構，其中頂部溝道結構與溝道層相接觸。
在一些實施例中，多個縫隙結構被配置為將塊記憶體劃分成指記憶體，各個指儲存器具有M個頂部選擇閘極切口，其中M是大於一的整數。在一些實施例中，頂部選擇閘極切口被配置為將各個指記憶體分成切片記憶體，各個 切片儲存器具有N列儲存串，其中N是大於一的整數。
在一些實施例中，兩個或更多頂部選擇閘極切口包括小於多個儲存串的直徑的寬度。
在一些實施例中，兩個或更多頂部選擇閘極切口垂直地穿透交替的導電和介電層的膜堆疊層的頂部三個導電和介電層對。
根據本發明內容的描述、申請專利範圍和附圖，本領域技術人員可以理解本發明內容的其它方面。
100:立體(3D)記憶體元件
101:儲存片
103:塊記憶體
105:週邊區域
108:區域
210:階梯區域
211:溝道結構區域
212:儲存串
214:接觸結構
216:縫隙結構
216-1:縫隙結構
216-2:縫隙結構
218:指記憶體
220:頂部選擇閘極切口
222:虛擬儲存串
224:切片記憶體
300:立體(3D)記憶體陣列結構
300f:前表面
330:基底
331:絕緣膜
332:下部選擇閘極(LSG)
333:多層級控制閘極
333-1:控制閘極
333-2:控制閘極
333-3:控制閘極
334:頂部選擇閘極(TSG)
335:交替的導電和介電層的膜堆疊層
336:溝道孔
337:儲存膜
338:溝道層
339:芯填充膜
340:儲存單元
340-1:儲存單元
340-2:儲存單元
340-3:儲存單元
341:位元線(BL)
344:摻雜源線區域
400A:立體記憶體元件
400B:立體記憶體元件
500:立體記憶體元件
550:交替介電堆疊層
552:第一介電層(介電層)
554:第二介電層(犧牲層)
556:磊晶層
558:頂部溝道結構
600:立體記憶體元件
620:頂部選擇閘極(TSG)開口
700:立體記憶體元件
716:縫隙開口
800:立體記憶體元件
860:橫向隧道
900:立體記憶體元件
926:儲存頁面
962:導電層
1000:立體記憶體元件
1001:立體記憶體元件
1064:絕緣膜
1066:縫隙溝槽
1067:閘極線縫隙(GLS)
1100:立體記憶體元件
1168:陣列共用源極(ACS)
1170:導電芯
1200:製造流程
S1210:製程步驟
S1220:製程步驟
S1230:製程步驟
S1240:製程步驟
S1250:製程步驟
S1260:製程步驟
BL:位元線
WL:字元線
w1:寬度
w2:寬度
d:寬度
結合本文並且形成說明書一部分的附圖繪示出了本發明內容的實施例，並且與說明書一起進一步用於解釋本發明內容的原理，並且使相關領域的技術人員能夠製作和使用本發明內容。
圖1繪示出了根據本發明內容的一些實施例的示例性立體(3D)記憶體裸晶的示意性俯視圖。
圖2繪示出了根據本發明內容的一些實施例的3D記憶體裸晶區域的示意性俯視圖。
圖3繪示出了根據本發明內容的一些實施例的示例性3D記憶體陣列結構的一部 分的透視圖。
圖4A繪示出了示例性立體記憶體元件的俯視圖。
圖4B繪示出了根據本發明內容的一些實施例的示例性立體記憶體元件的俯視圖。
圖5-9、圖10A-10B和圖11繪示出了根據本發明內容的一些實施例的示例性立體記憶體元件在某些製造階段的截面圖。
圖12繪示出了根據本發明內容的一些實施例的用於形成立體記憶體元件的示例性方法的流程圖。
當結合附圖時，從下面闡述的詳細描述中，本發明的特徵和優點將變得更加明顯，其中相似的附圖標記始終標識相應的元件。在附圖中，相似的附圖標記通常表示相同、功能相似和/或結構相似的元件。元件首次出現在其中的附圖由相應附圖標記中最左邊的數位表示。
將參考附圖描述本發明內容的實施例。
儘管討論了具體的配置和佈置，但是應當理解的是，這僅僅是出於說明的目的。相關領域的技術人員將認識到的是，在不脫離本發明內容的精神和範圍的情況下，可以使用其它配置和佈置。對相關領域的技術人員來說顯而 易見的是，本發明內容也可以在各種其它應用中被採用。
注意，說明書中提到“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等表示所描述的實施例可以包括特定的特徵、結構或特性，但是各個實施例不一定包括特定的特徵、結構或特性。此外，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其它實施例來影響這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
一般來說，術語可以至少部分地根據上下文中的使用來理解。例如，本文使用的術語“一個或多個”，至少部分取決於上下文，可以用於以單數形式描述任何特徵、結構或特性，或可以用於以複數形式描述特徵、結構或特性的組合。類似地，術語例如“一”、“一(an)”或“所述”同樣可以被理解為至少部分地根據上下文來傳達單數用法或複數用法。此外，術語“基於”可以被理解為不一定旨在傳達一組排他性的因素，而是可以允許存在不一定明確地描述的另外的因素，同樣，這至少部分取決於上下文。
應該容易理解的是，本發明內容中的“上”、“上面”和“上方”的含義應該以最廣泛的方式解釋，使得“上”不僅意指“直接在”某物上，而且還包括在其之間具有中間特徵或層來在某物“上”的含義。此外，“上面”或“上方”不僅意指在某物“上面”或“上方”，還可以包括它在某物“上面”或“上方”，在其之間沒有中間特徵或層(即，直接在某物上)。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下 面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或製程步驟中的不同方向(除了圖中所示的方位之外)。裝置可以是面向其它方向的(旋轉90度或在其它方向)，並且本文使用的空間上相關的描述符同樣可以相應地解釋。
如本文使用的，術語“基底”指代其上添加了後續材料層的材料。基底包括“頂部”表面和“底部”表面。基底的頂部表面通常是形成半導體元件的地方，因此半導體元件形成在基底的頂部表面，除非另有說明。底部表面與頂部表面相對，因此基底的底部表面與基底的頂部表面相反。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶片。
如本文使用的，術語“層”指代包括具有厚度的區域的材料部分。層具有頂部側和底部側，其中該層的底部側相對靠近基底，頂部側相對遠離基底。層可以在底層或上層的結構的整體上延伸，或可以具有小於底層或上層的結構的範圍。此外，層可以是厚度小於連續結構厚度的均勻或非均勻連續結構的區域。例如，層可以位於連續結構的頂部表面和底部表面之間或在頂部表面和底部表面處的任何水平面集合之間。層能夠水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以在其中包括一層或多層，和/或可以在其上、其上面和/或其下具有一層或多層。層可以包括多個層。例如，互連層可以包括一個或多個導電和接觸層(其中形成接觸、互連線和/或垂直互聯通路)以及一個或多個介電層。
在本發明內容中，為了便於描述，“層級”用於指沿垂直方向具有基本相同高度的各元件。例如，字元線和下面的閘極介電層可以被稱為“一層級”，字元線和下面的絕緣層可以一起被稱為“一層級”，高度基本相同的字元線可以被稱為“字元線層級”或類似的名稱等。
如本文使用的，術語“標稱的/標稱地”指代在產品或製程的設計階段設置的部件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容差的微小變化造成的。如本文使用的，術語“大約”指示給定量的值，其可以基於與主題半導體元件相關聯的特定技術節點而變化。基於特定的技術節點，術語“大約”可以指示可以例如在該值的10-30%內變化(例如該值的±10%、±20%或±30%)的給定數量的值。
在本發明內容中，術語“水平/水平地/橫向/橫向地”表示標稱地平行於基底的橫向表面，術語“垂直”或“垂直地”表示標稱地垂直於基底的橫向表面。
本文使用的，術語“立體(3D)儲存”指代在橫向的基底上具有垂直向的儲存單元電晶體串(本文中被稱為“儲存串”，例如NAND串)的立體(3D)半導體元件，以使得儲存串在相對於基底的垂直方向上延伸。
根據本發明內容的各種實施例，提供了針對高堆疊立體記憶體元件的縫隙結構和頂部選擇閘極(TSG)切口的結構和製造方法，其中可以在不犧牲儲存單元密度或性能的情況下提高結構穩定性。
圖1繪示出了根據本發明內容的一些實施例的示例性立體(3D)記憶 體元件100的俯視圖。立體記憶體元件100可以是儲存晶片(封裝)、儲存裸晶或儲存裸晶的任何部分，並且可以包括一個或多個儲存片101，各個儲存片101可以包括多個塊記憶體103。相同和併發的操作步驟可以發生在各個儲存片101上。可以是百萬位元組(MB)大小的塊記憶體103是執行擦除操作步驟的最小大小。如圖1中所示，示例性立體記憶體元件100包括四個儲存片101，並且各個儲存片101包括六個塊記憶體103。各個塊記憶體103可以包括多個儲存單元，其中各個儲存單元可以透過例如位元線和字元線之類的互連來定址。位元線和字元線可以垂直地佈置(例如，分別成列和行)，形成金屬線陣列。位元線和字元線的方向在圖1中被標記為“BL”和“WL”。在本發明內容中，塊記憶體103也被稱為“記憶體陣列”或“陣列”。記憶體陣列是記憶體元件中的核心區域，執行儲存功能。
立體記憶體元件100還包括週邊區域105、儲存片101周圍的區域。週邊區域105包含許多數位、類比和/或混合信號電路，以支援記憶體陣列的功能，例如頁面緩衝器、行和列解碼器以及感測放大器。週邊電路使用有源和/或被動半導體元件，例如對本領域普通技術人員來說是顯而易見的電晶體、二極體、電容器、電阻器等。
注意，圖1所示的立體記憶體元件100中的儲存片101的佈置和各個儲存片101中的塊記憶體103的佈置僅用作示例，這並不限制本發明內容的範圍。
參考圖2，其繪示出了根據本發明內容的一些實施例的圖1中的區域108的放大俯視圖。立體記憶體元件100的區域108可以包括階梯區域210和溝道結構區域211。溝道結構區域211可以包括儲存串212的陣列，各個儲存串包括多個堆疊的儲存單元。階梯區域210可以包括階梯結構和形成在階梯結構上的接觸 結構214的陣列。在一些實施例中，沿WL方向延伸穿過溝道結構區域211和階梯區域210的多個縫隙結構216可以將塊記憶體分成多個指記憶體218。至少一些縫隙結構216可以用作溝道結構區域211中的儲存串212陣列的共用源極接觸。頂部選擇閘極切口220可以佈置在例如各個指記憶體218的中間，以將指記憶體218的頂部選擇閘極(TSG)分成兩個部分，進而可以將指記憶體分成兩個切片記憶體224，其中共用相同字元線的切片記憶體224中的記憶體單元形成可程式設計(讀/寫)記憶體頁面。雖然3D NAND記憶體的擦除操作步驟可以在塊記憶體級執行，但是讀和寫操作步驟可以在記憶體頁面級執行。記憶體頁面的大小可以是千位元組(KB)。在一些實施例中，區域108還包括虛擬儲存串222，用於製造期間的製程變化控制和/或用於另外的機械支撐。
圖3繪示出了根據本發明內容的一些實施例的示例性立體(3D)記憶體陣列結構300的一部分的透視圖。記憶體陣列結構300包括基底330、基底330上的絕緣膜331、絕緣膜331上的下部選擇閘極(LSG)332的層級、以及多層級控制閘極333，多層級控制閘極333堆疊在下部選擇閘極332頂部以形成交替的導電和介電層的膜堆疊層335，多層級控制閘極333也稱為“字元線(WL)”。為了清楚起見，圖3中沒有示出與控制閘極層級相鄰的介電層。
每層級的控制閘極透過膜堆疊層335被縫隙結構216-1和縫隙結構216-2分隔開。記憶體陣列結構300還包括位於控制閘極333的堆疊上方的頂部選擇閘極(TSG)334層級。頂部選擇閘極334、控制閘極333和下部選擇閘極332的堆疊也被稱為“閘電極”。記憶體陣列結構300還包括儲存串212和基底330位於相鄰下部選擇閘極332之間的部分中的摻雜源線區域344。各個儲存串212包括溝道孔336，溝道孔336延伸穿過絕緣膜331和交替的導電和介電層的膜堆疊層 335。儲存串212還包括溝道孔336側壁上的儲存膜337、儲存膜337上方的溝道層338以及被溝道層338包圍的芯填充膜339。儲存單元340可以形成在控制閘極333和儲存串212的交叉點處。記憶體陣列結構300還包括頂部選擇閘極334上方的、與儲存串212連接的多條位元線(BL)341。記憶體陣列結構300還包括透過多個接觸結構214與閘電極連接的多條金屬互連線343。膜堆疊層335的邊緣被配置為階梯形狀，以允許到每層級的閘電極的電性連接。
在圖3中，為了說明的目的，繪示出了三層級的控制閘極333-1、控制閘極333-2和控制閘極333-3以及頂部選擇閘極334層級和下部選擇閘極332層級。在該示例中，各個儲存串212可以包括三個儲存單元340-1、儲存單元340-2和儲存單元340-3，分別對應於控制閘極333-1、控制閘極333-2和控制閘極333-3。在一些實施例中，控制閘極的數量和儲存單元的數量可以多於三個，以增加儲存容量。記憶體陣列結構300還可以包括其它結構，例如頂部選擇閘極切口、共用源極接觸和虛擬儲存串。為了簡單起見，這些結構沒有在圖3中示出。
圖4A繪示出了立體記憶體元件400A的俯視的示意圖。如圖所示，在一些現有的3D NAND記憶體元件中，縫隙結構216可以沿著橫向方向平行地延伸，以將塊記憶體分成多個指記憶體(例如，指記憶體218)。各個指記憶體218可以包括例如以交錯方式佈置在相鄰縫隙結構216之間的九列的溝道孔336。頂部選擇閘極(TSG)切口220位於溝道孔的中間列，以將指記憶體218分成兩個相等的部分(兩個切片記憶體224)。由於尺寸限制，在該示例中，頂部選擇閘極切口220穿過九列溝道孔336中的第五列。這樣，在所述示例中，在完成3D記憶體製程之後，在各個指記憶體218中，將有八列儲存串212和一列虛擬儲存串222，一個儲存串(或一個虛擬儲存串)對應於一個溝道孔。
為了實現更高的儲存密度，3D記憶體的垂直WL堆疊的數量或各個儲存串的儲存單元的數量已經大大增加，例如，從24個堆疊的WL層(即24L)增加到128層或更多層。這樣，各個指記憶體218的長寬比也大幅度地增加。在縫隙結構216的形成期間，整個堆疊的WL層被蝕刻貫穿，這可能導致指記憶體218中的結構上的不穩定，例如翻轉、塌陷等。因此，需要形成機械強度足以用於大量堆疊的WL層的指記憶體。圖4B和圖5至圖12繪示出了用於形成用於立體記憶體元件的頂部選擇閘極切口和滑動結構的方法和結構，該立體記憶體元件具有堅固的指記憶體和改進的儲存單元密度。
圖4B繪示出了根據本發明內容的一些實施例的立體記憶體元件400B的俯視的示意圖。如圖4B中所示，十二列溝道孔336可以交錯方式佈置在指記憶體218中，在相鄰縫隙結構216之間。兩個頂部選擇閘極切口220可以佈置在指記憶體218中，以將溝道孔分成三組相等數量的列，並且在指記憶體218中形成三個切片記憶體224。各個切片記憶體224包括四列溝道孔336。在一些實施例中，頂部選擇閘極切口220可以放置在溝道孔336之間並且不穿過溝道孔336。
在一些實施例中，指記憶體218中的頂部選擇閘極切口220和溝道孔336的數量不限於此。例如，各個指記憶體218可以具有M個頂部選擇閘極切口220，以形成(M+1)個切片記憶體224。各個切片記憶體224可以具有N列溝道孔336。換句話說，各個指記憶體218可以具有(M+1)*N列的溝道孔336。這裡所述的M和N是整數。這樣，在完成3D記憶體製造之後，在各個指記憶體218中，可以有(M+1)*N列的儲存串212，各個儲存串對應於一個溝道孔。
頂部選擇閘極切口220可以在x方向上橫向地延伸。在一些實施例中，如圖4B中所示，頂部選擇閘極切口220可以具有矩形形狀。在一些其它實施例中，頂部選擇閘極切口220可以具有波浪形狀(未示出)。在一些實施例中，頂部選擇閘極切口220的寬度“w1”可以保持小於溝道孔336的直徑。例如，頂部選擇閘極切口220的寬度“w1”可以在從大約10nm到大約200nm的範圍內。這樣，在不佔據一列溝道孔336的位置的情況下，頂部選擇閘極切口220可以佈置在相鄰列的溝道孔336之間。例如，圖4A中指記憶體218中的九列溝道孔336的設計可以改變為圖4B中的十二列溝道孔336的設計。在一些實施例中，頂部選擇閘極切口220的寬度“w1”也可以小於縫隙結構216的寬度“w2”。
透過減小各個指記憶體218中頂部選擇閘極切口220的寬度“w1”，可以增加溝道孔336的密度，進而增加儲存串和記憶體單元的密度。此外，透過在縫隙結構216之間併入更多列的溝道孔336，可以增加指記憶體218的寬度“d”，進而可以降低指記憶體218的長寬比，儘管記憶體單元的垂直堆疊很大。這樣，指記憶體218在結構上可以更穩定，具有更多數量的堆疊的WL層或儲存單元。
圖5繪示出了根據本發明內容的一些實施例的立體記憶體元件500的橫截面視圖。在圖4B的俯視圖中，圖5的橫截面是沿著y方向(或BL方向)。在一些實施例中，立體記憶體元件500可以包括佈置在基底(例如，基底330)上的交替介電堆疊層550。在一些實施例中，立體記憶體元件500還可以包括形成在交替介電堆疊層550中的多個溝道孔(例如，溝道孔336)，其貫穿整個膜堆疊層並且延伸到基底330中。在一些實施例中，立體記憶體元件500還包括佈置在溝道孔336內部的儲存膜(例如，儲存膜337)、溝道層(例如，溝道層338)和芯填充膜(例如，芯填充膜339)。
基底330可以為形成後續結構提供平臺。在一些實施例中，基底330可以是任何合適的半導體基底，其具有任何合適的半導體材料，例如單晶矽、多晶矽或單晶矽半導體。例如，基底330可以包括矽、矽鍺(SiGe)、鍺(Ge)、絕緣體上矽(SOI)、絕緣體上鍺(GOI)、砷化鎵(GaA)、氮化鎵、碳化矽、III-V化合物或其任意組合。在一些實施例中，基底330可以包括在操作步驟晶片上形成的半導體材料層，例如玻璃、塑膠或另一半導體基底。
基底330的前表面330f在本文也被稱為基底的“主表面”或“頂部表面”。材料層可以佈置在基底330的前表面330f上。“最頂層”或“上層”是離基底的前表面330f最遠或較遠的層。“最底層”或“下層”是最靠近或較靠近基底的前表面330f的層。
除了交替介電堆疊層550之外，在一些實施例中，週邊元件(未示出)可以形成在基底330的前表面330f上的週邊區域105(見圖1)中。在一些實施例中，主動元件區域(未示出)也可以形成在基底330的前表面330f上的塊記憶體103(見圖1)中。在一些實施例中，基底330還可以包括前表面330f上的絕緣膜331(圖5中未示出)。絕緣膜331可以由與交替介電堆疊層550相同或不同的材料製成。
週邊元件可以包括任何合適的半導體元件，例如金屬氧化物半導體場效應電晶體(MOSFET)、二極體、電阻器、電容器等。週邊元件可用於支援儲存核心記憶體功能的數位、類比和/或混合信號電路的設計，例如行和列解碼器、驅動器、頁面緩衝器、感測放大器、定時和控制。
塊記憶體中的主動元件區域被隔離結構包圍，例如淺溝槽隔離。根據塊記憶體中陣列元件的功能，可以在主動元件區中形成摻雜區，例如p型摻雜阱和/或n型摻雜阱。
參考圖5，在一些實施例中，交替介電堆疊層550包括彼此之上交替堆疊的多個介電層對，其中介電層對包括第一介電層552(也稱為“介電層”)和不同於第一介電層552的第二介電層554(也稱為“犧牲層”)。交替介電堆疊層550在與基底330的前表面330f平行的橫向方向上延伸。
在一些實施例中，第一介電層552可以被配置成為交替介電堆疊層550的最底層和最頂層。在這種配置中，各個第二介電層554可以被夾在兩個第一介電層552之間，並且各個第一介電層552可以被夾在兩個第二介電層554之間(除了最底層和最頂層)。
交替介電堆疊層550的形成可以包括將第一介電層552佈置成均具有相同的厚度或者具有不同的厚度。第一介電層552的示例厚度可以在10nm到500nm的範圍內。類似地，第二介電層554可以均具有相同的厚度或不同的厚度。第二介電層554的示例厚度可以在10nm到500nm的範圍內。應當理解的是，圖5中介電層對的數量僅用於說明目的，並且任何合適數量的層可以被包括在交替介電堆疊層550中。
在一些實施例中，交替介電堆疊層550可以包括除了第一介電層552和第二介電層554之外的層，並且可以由不同的材料製成並且具有不同的厚度。
在一些實施例中，第一介電層552包括任何合適的絕緣材料，例如氧化矽、氮氧化矽、氮化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)或摻入氟、碳、氮和/或氫的氧化矽。第一介電層552還可以包括高k介電材料，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭或氧化鑭膜。在一些實施例中，第一介電層552可以是上述材料的任意組合。
在基底330上形成第一介電層552可以包括任何合適的沉積方法，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、快速熱化學氣相沉積(RTCVD)、低壓化學氣相沉積(LPCVD)、濺鍍、金屬-有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、高密度等離子化學氣相沉積(HDP-CVD)、熱氧化、氮化、任何其它合適的沉積方法和/或其組合。
在一些實施例中，第二介電層554包括不同於第一介電層552的任何合適的材料，並且其可以相對於第一介電層552選擇性地被去除。例如，第二介電層554可以包括氧化矽、氮氧化矽、氮化矽、四乙氧基矽烷(TEOS)、多晶矽、多晶矽鍺、多晶矽鍺及其任意組合。在一些實施例中，第二介電層554還包括非晶半導體材料，例如非晶矽或非晶鍺。第二介電層554可以使用與第一介電層552類似的技術來佈置，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、熱氧化或氮化，或其任意組合。
在一些實施例中，第一介電層552可以是氧化矽，第二介電層554可以是氮化矽。
在一些實施例中，可以以交錯排列的形式形成和佈置溝道孔336。例如，如圖4B中的俯視圖所示，每列溝道孔336可以與其相鄰列的溝道孔336交錯排列。在一些實施例中，溝道孔336的形成包括例如微影和蝕刻的製程。在一些實施例中，除了用於蝕刻製程的光阻，還可以使用碳基聚合物材料或硬遮罩。硬遮罩可以包括氧化矽、氮化矽、四乙氧基矽烷(TEOS)、含矽抗反射塗層(SiARC)、非晶矽或多晶矽或其任意組合。形成溝道孔336的蝕刻製程可以包括乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，可以使用例如反應離子蝕刻(RIE)的異向性蝕刻來蝕刻交替介電堆疊層550。在一些實施例中，氟或氯基氣體，例如碳氟(CF4)、六氟乙烷(C2F6)、CHF3、C3F6、Cl2、BCl3等或其任意組合。蝕刻第一介電層和第二介電層552/554的方法和蝕刻劑不應受本發明內容的實施例的限制。
在一些實施例中，溝道層338包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，儲存膜337可以是包括穿隧層、儲存層(也稱為“電荷捕獲/儲存層”)和阻隔層的複合層。各個溝道孔336可以具有圓柱體形狀(例如，柱狀)。根據一些實施例，溝道層338、穿隧層、儲存層、阻隔層沿著從柱的中心朝向外表面的方向按照如上的順序佈置。穿隧層可以包括氧化矽、氮化矽或其任意組合。阻隔層可以包括氧化矽、氮化矽、高介電常數(高k)介電或其任意組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任意組合。在一些實施例中，儲存膜337包括ONO介電(例如，包括氧化矽的隧道層、包括氮化矽的儲存層和包括氧化矽的阻隔層)。
在一些實施例中，芯填充膜339可以佈置成填充各個溝道孔336。在一些實施例中，芯填充膜339的中部可以包括一個或多個氣隙。芯填充膜339可 以是任何合適的絕緣體，例如氧化矽、氮化矽、氮氧化矽、旋塗玻璃、硼或磷摻雜的氧化矽、碳摻雜的氧化物(CDO或SiOC或SiOC：H)、氟摻雜的氧化物(SiOF)，或其任意組合。芯填充膜339可以透過使用例如原子層沉積(ALD)、化學氣相沉積(CVD)、物理氣相沉積(PVD)、旋塗、濺鍍或任何其它合適的膜沉積技術沉積在各個溝道孔336內。芯填充膜339也可以透過使用重複沉積和回蝕製程來形成。回蝕製程可以包括但不限於濕式蝕刻、乾式蝕刻或其組合。
在一些實施例中，3D記憶體陣列500還包括連接到溝道層338下端的磊晶層556。磊晶層556可以包括任何合適的半導體材料，例如矽、矽鍺、鍺、砷化鎵、氮化鎵、III-V族化合物或其任意組合。磊晶層556可以從基底330磊晶地生長。在一些實施例中，磊晶層556可以從基底330中的摻雜區域(圖5中未示出)磊晶地生長。摻雜區可以透過使用p型或n型摻雜，例如硼、磷、砷或其任意組合的離子注入來形成。在一些實施例中，磊晶層556可以用作由下部選擇閘極332控制的電晶體溝道。在一些實施例中，磊晶層556可以是多晶半導體材料，例如多晶矽。
仍然參考圖5，根據本發明內容的一些實施例，頂部溝道結構558可以形成在溝道孔336中的芯填充膜339的頂部。頂部溝道結構558可以連接到溝道孔336中的溝道層338。在一些實施例中，頂部溝道結構558可以是任何合適的半導體，例如非晶矽、多晶矽或晶體矽。頂部溝道結構558可以透過使用膜沉積製程形成，例如化學氣相沉積(CVD)製程(例如，電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、快速熱化學氣相沉積(RTCVD)、金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)、濺鍍或任何其它合適的製程。
如圖5所示，根據本發明內容的一些實施例，立體記憶體元件500可以具有平坦的頂部表面。透過使用平坦化製程，例如化學機械研磨(CMP)，頂部溝道結構558、儲存膜337、溝道層338可以與交替介電堆疊層550共面。
圖6繪示出了根據本發明內容的一些實施例的示例性立體記憶體元件600的橫截面視圖。在圖4B的俯視圖中，橫截面是沿著y方向的(或BL方向)。立體記憶體元件600包括多個頂部選擇閘極(TSG)開口620，頂部選擇閘極開口620形成在立體記憶體元件500的交替介電堆疊層550的上部(如圖5中所示)。在隨後的製程中，頂部選擇閘極開口620可以形成圖4B中所示的頂部選擇閘極切口220。
如圖6中所示，頂部選擇閘極開口620可以穿透交替介電堆疊層550的頂部三個介電層對，並且停止在第四介電層對(從頂部開始計數)。更具體地說，頂部選擇閘極開口620可以落在交替介電堆疊層550中的第四介電層對的第一介電層552上。在一些實施例中，頂部選擇閘極開口620可以延伸到第四介電層對的第一介電層552中。注意，頂部選擇閘極開口620可以穿透交替介電堆疊層550的任何合適數量的頂部介電層對。在一些實施例中，頂部選擇閘極開口620可以透過乾式蝕刻、濕式蝕刻或其組合來形成。注意，本文使用的“頂部”或“上部”意指遠離基底330，而“底部”和“下部”意指更靠近基底330。
在一些實施例中，頂部選擇閘極開口620可以沿著垂直於圖6中橫截面的x方向(或WL方向)進行延伸。頂部選擇閘極開口620的示例性設計的俯視圖對應於圖4B中所示的頂部選擇閘極切口220。
圖7繪示出了根據本發明內容的一些實施例的示例性立體記憶體元件700的橫截面視圖。在圖4B的俯視圖中，橫截面是沿著y方向的(或BL方向)。立體記憶體元件700包括：在立體記憶體元件600的交替介電堆疊層550中形成的多個縫隙開口716(如圖6中所示)。在後續製程之後，縫隙開口716可以形成圖4B中所示的縫隙結構216。
在一些實施例中，縫隙開口716垂直地穿透整個交替介電堆疊層550，並且曝露基底330的至少一部分。在一些實施例中，縫隙開口716的寬度w2可以大於頂部選擇閘極開口620的寬度w1。縫隙開口716可以透過微影和合適的蝕刻製程形成，例如乾式蝕刻、濕式蝕刻或其組合。在一個示例中，縫隙開口716的蝕刻製程可以類似於本文描述的溝道孔336的蝕刻製程。
在一些實施例中，縫隙開口716可以是沿著垂直於圖7中橫截面的x方向(或WL方向)平行於頂部選擇閘極開口620延伸的矩形形狀。位於相鄰縫隙開口716之間的交替介電堆疊層550的部分是對應於3D NAND記憶體的指記憶體218的區域。同樣如圖4B中的俯視圖所示，在兩個相鄰縫隙開口716之間的距離對應於指記憶體218的寬度“d”。
圖8繪示出了根據本發明內容的一些實施例的立體記憶體元件800的橫截面視圖。在圖4B的俯視圖中，橫截面是沿著y方向的(或BL方向)。立體記憶體元件800包括多個橫向隧道860，其中可以透過從圖7中的立體記憶體元件700的交替介電堆疊層550去除第二介電層554來形成多個橫向隧道860。橫向隧道可以在相鄰的第一介電層552之間沿橫向方向地延伸。值得注意的是，本文使用的術語“橫向/橫向地”是指平行於基底330的頂部表面330f的xy平面。
圖7中交替介電堆疊層550中的第二介電層554也被稱為犧牲層，並且可以從第一介電層552之間選擇性地去除。換句話說，第二介電層554的蝕刻製程對第一介電層552的影響最小。第二介電層554可以透過各向同性乾式蝕刻和/或濕式蝕刻來去除。乾/濕式蝕刻中使用的等離子或化學物質可以從縫隙開口716和頂部選擇閘極開口620垂直地和橫向地運動(也參見圖4B中的俯視圖)。在一些實施例中，第二介電層554可以是氮化矽。在所述示例中，可以使用CF4、CHF3、C4F8、C4F6和CH2F2等的一種或多種蝕刻劑透過反應離子蝕刻(RIE)去除第二介電層554。在一些實施例中，可以使用濕式蝕刻，例如磷酸來去除第二介電層554。在去除第二介電層554之後，溝道孔336中的儲存膜337的部分在橫向隧道860中橫向地曝露。
在一些實施例中，相鄰縫隙開口716之間的距離“d”可以增加，以確保立體記憶體元件800在橫向隧道860的形成時結構穩定，使得堆疊的膜不會翻轉或塌陷。對於給定數量的字元線或堆疊的儲存單元(例如，交替介電堆疊層550中給定數量的介電層對)，可以透過增加相鄰縫隙開口716之間的距離“d”(也稱為各個指記憶體218的寬度“d”)來減小交替介電堆疊層550的長寬比。此外，如圖4B中的俯視圖所示，可以在各個指記憶體218中形成十二列溝道孔336(相比之下，在圖4A中各個指記憶體218有九列溝道孔336)。在一些實施例中，各個指記憶體218可以具有(M+1)*N列溝道孔336。立體記憶體元件800可以在結構上由填充有儲存膜337、溝道層338和芯填充膜339的溝道孔336支撐。因此，透過增加相鄰縫隙開口716之間的“d”(即，透過增加各個指記憶體218的寬度“d”)，也可以增加各個指記憶體218中的溝道孔336的數量。隨著來自填充的溝道孔的更多支撐以及減小的長寬比，立體記憶體元件800可以在結構上更加堅固。
圖9繪示出了根據本發明內容的一些實施例的示例性立體記憶體元件900的橫截面視圖。在圖4B的俯視圖中，橫截面是沿著y方向的(或BL方向)。立體記憶體元件900包括位於相鄰的第一介電層552之間的多個導電層962，其中導電層962和第一介電層552形成交替的導電和介電層的膜堆疊層(例如，圖3中所示的膜堆疊層335)。
在一些實施例中，導電層962可以透過用合適的導電材料填充橫向隧道來形成。導電層962的導電材料可以包括金屬或金屬合金，例如鎢(W)、鋁(Al)、鈦(Ti)、銅(Cu)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、AlTi或其任意組合。
在一些實施例中，用於導電層962的導電材料還可以包括多晶矽半導體，例如多晶矽、多晶矽鍺、多晶矽鍺矽和任何其它合適的材料，和/或其組合。在一些實施例中，多晶材料可以摻入任何合適類型的摻雜劑，例如硼、磷、砷或其任意組合。在一些實施例中，導電層962也可以是非晶半導體，例如非晶矽。
在一些實施例中，導電材料可以使用合適的沉積方法填充水平隧道970，例如化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、電漿增強化學氣相沉積(PECVD)、金屬有機化學氣相沉積(MOCVD)、快速熱化學氣相沉積(RTCVD等)、物理氣相沉積(PVD)、濺鍍、蒸發、原子層沉積(ALD)或其任意組合。在一些實施例中，導電層962包括透過化學氣相沉積(CVD)沉積的鎢(W)。
在一些實施例中，導電層962也可以由金屬矽化物製成，包括WSix、CoSix、NiSix、TiSix或AlSix等。金屬矽化物材料的形成可以包括使用上述類似技術形成金屬層和多晶矽半導體。金屬矽化物的形成還可以包括在沉積的金屬層和多晶矽半導體層上應用熱退火製程，隨後去除未反應的金屬。
在一些實施例中，蝕刻和清洗製程用於去除縫隙開口716側壁上的多餘導電材料。這樣，各個導電層962可以彼此電絕緣。
在一些實施例中，在形成導電層962之前，可以在圖8中的橫向隧道860中佈置閘極介電層(未示出)。在去除第二介電層554之後，閘極介電層可以覆蓋第一介電層552的曝露的表面和儲存膜337的曝露的表面。閘極介電層可以用於減少在相鄰字元線(閘極電極)之間的漏電流和/或減少在導電層962(例如，作為控制閘極)與儲存單元的溝道之間的漏電流。在一些實施例中，閘極介電層可以用作MOSFET的閘極介電層，例如，在下部選擇閘極332與磊晶層556之間的交叉點處。閘極介電層可以包括任何合適的絕緣體，例如氧化矽、氮化矽、氮氧化矽和/或其任何合適的組合。閘極介電層還可以包括高k介電材料，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鑭和/或其任意組合。閘極介電層可以透過一個或多個合適的沉積製程來佈置，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)和/或原子層沉積(ALD)。
注意的是，儲存串212和儲存單元340的數量在圖9中是為了說明的目的而示出的，並且可以為了更高的儲存容量而增加。用作頂部選擇閘極334的導電層962的數量也可以是任何其它數量，並且不限於圖9中的示例。
在一些實施例中，可以透過使用例如離子注入的技術在基底330的曝露部分中形成摻雜源線區域344。
在一些實施例中，導電層962可以電性連接到下部選擇閘極(例如，圖3中的下部選擇閘極332)、多個控制閘極或字元線(例如，圖3中的控制閘極或字元線333)或頂部選擇閘極(例如，圖3中的頂部選擇閘極334)。在圖9中，三個上部導電層962可以形成三個頂部選擇閘極(TSG)334，並且底部導電層962可以形成下部選擇閘極(下部選擇閘極)332。剩餘的導電層962可以電性連接到控制閘極或字元線333。
在一些實施例中，下部選擇閘極332和磊晶層556(閘極介電在圖9中未示出)之間的交叉點形成下部選擇電晶體。頂部頂部選擇閘極334、儲存膜337和溝道層338之間的交叉點形成頂部選擇電晶體。
在一些實施例中，導電層962可以用作控制閘極(例如，控制閘極333)，其中控制閘極333、儲存膜337和溝道層338之間的交叉點形成儲存單元(例如，圖3中的儲存單元340)。沿著同一溝道孔336的側壁的多個堆疊的儲存單元340形成儲存串(例如，圖2和圖3中的儲存串212)。
在一些實施例中，縫隙開口716可以將塊記憶體分成多個指記憶體(例如，圖2、圖4A和圖4B中的指記憶體218)。頂部選擇閘極開口620還可以將指記憶體218分成兩個或更多切片記憶體(例如，圖2、圖4A和圖4B中的切片記憶體224)。注意的是，圖9中的立體記憶體元件900的橫截面視圖在yz平面中。指記憶體218和切片記憶體224在垂直於橫截面的x方向上進列延伸。示例性設計的俯視 圖顯示在圖4B中。
在圖9所示的示例中，兩個頂部選擇閘極開口620將指記憶體218分成三個切片記憶體224(也在圖4B的俯視圖中示出)。在這個示例中，各個切片記憶體224可以透過使用三個頂部選擇閘極334來選擇性地程式設計。
在一些實施例中，儲存串212的溝道層338可以從頂部溝道結構558連接到位元線(例如，圖3中的位元線341)。溝道層338也可以從基底330中的摻雜源線區域344連接到共用源極接觸(也稱為陣列共用源極)。
在各個切片記憶體244中，由相同控制閘極333(或相同導電層962)定址的儲存單元340形成儲存頁面926，其中各個儲存頁面926可以被獨立地程式設計(例如，讀和寫)。注意的是，儘管圖9的截面圖僅繪示出了各個切片記憶體224中的兩個儲存串212，但是在各個切片記憶體224中的儲存串212的實際數量不限於此(參見圖4B中的俯視圖)。類似地，在各個記憶體頁面926中的記憶體單元340的數量也不限於圖9所示的數量。
圖10A繪示出了根據本發明內容的一些實施例的立體記憶體元件1000的橫截面視圖。在圖4B的俯視圖中，橫截面是沿著y方向的(或BL方向)。立體記憶體元件1000包括佈置在立體記憶體元件900的縫隙開口716和頂部選擇閘極開口620的側壁上的絕緣膜1064(在圖9中)。在一些實施例中，絕緣膜1064可以具有足夠大的厚度來填充頂部選擇閘極開口620並且形成頂部選擇閘極切口220。因為縫隙開口716的寬度w2可以大於頂部選擇閘極開口620的寬度w1(見圖7)，所以可以選擇絕緣膜1064的厚度，使得絕緣膜1064不填充縫隙開口716，而 是形成縫隙溝槽1066。
圖10B繪示出了根據本發明內容的一些實施例的立體記憶體元件1001的橫截面視圖。在圖4B的俯視圖中，橫截面是沿著y方向的(或BL方向)。在所述示例中，絕緣膜1064也填充縫隙開口716，形成閘極線縫隙(GLS)1067。
在一些實施例中，可以為立體記憶體元件700(在圖7中)同時形成具有不同寬度的多個縫隙開口716，使得可以透過佈置絕緣膜1064而同時地形成縫隙溝槽1066(如圖10A所示)、閘極線縫隙(GLS)1067(如圖10B所示)和頂部選擇閘極切口220。
參考圖10A，在一些實施例中，絕緣膜1064可以是任何合適的絕緣體，例如氧化矽、氮化矽、氮氧化矽、硼或磷摻雜的氧化矽、碳摻雜的氧化物(CDO或SiOC或SiOC：H)，或氟摻雜的氧化物(SiOF)，或其任意組合。可以透過使用例如原子層沉積(ALD)、化學氣相沉積(CVD)(例如電漿增強化學氣相沉積(PECVD)、快速熱化學氣相沉積(RTCVD)、低壓化學氣相沉積(LPCVD等)、物理氣相沉積(PVD)、濺鍍、蒸發或任何其他合適的膜沉積技術來沉積絕緣膜1064。
在一些實施例中，可以執行異向性蝕刻製程(例如，RIE)，以從縫隙溝槽1066的底部去除絕緣膜1064，並且曝露基底330或摻雜源線區域344的至少一部分。交替的導電和介電層的膜堆疊層335頂部上的絕緣膜1064也可以在異向性蝕刻過程中同時被去除。換句話說，絕緣膜1064可以形成為縫隙開口716的側壁上的墊片。
圖11繪示出了根據本發明內容的一些實施例的立體記憶體元件1100的橫截面視圖。在圖4B的俯視圖中，橫截面是沿著y方向的(或BL方向)。立體記憶體元件1100包括陣列共用源極(ACS)1168(也被稱為共用源極接觸)。可以透過在立體記憶體元件1000的縫隙溝槽1066內佈置導電芯1170，來形成ACS 1168(在圖10A中)。
在一些實施例中，導電芯1170可以包括金屬或金屬合金，例如鎢(W)、鋁(Al)、鈦(Ti)、銅(Cu)、鈷(Co)、鎳(Ni)、氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、AlTi或其任意組合。
在一些實施例中，導電芯1170還可以包括多晶矽半導體，例如多晶矽、多晶矽鍺、多晶矽鍺矽和任何其它合適的材料，和/或其組合。在一些實施例中，多晶材料可以摻入任何合適類型的摻雜劑，例如硼、磷、砷或其任意組合。在一些實施例中，導電芯1170還可以包括非晶半導體，例如非晶矽。
在一些實施例中，導電芯1170還可以包括金屬矽化物，例如WSix、CoSix、NiSix、TiSix或AlSix等。
在一些實施例中，導電芯1170可以包括前述導電材料的任意組合。
在一些實施例中，可以使用任何合適的沉積方法來佈置導電芯1170，例如化學氣相沉積(CVD)(例如，低壓化學氣相沉積(LPCVD)、快速熱化學氣相沉積(RTCVD)、電漿增強化學氣相沉積(PECVD)等)、物理氣相沉 積(PVD)、原子層沉積(ALD)、濺鍍、蒸發、電鍍或其任意組合。在一些實施例中，導電芯1170包括透過化學氣相沉積(CVD)沉積的鎢(W)。
在一些實施例中，在佈置導電芯1170之後，透過使用平坦化製程，立體記憶體元件1100可以具有平坦的頂部表面。縫隙溝槽1066外部(例如，在頂部選擇閘極切口220的頂部、在儲存串212的頂部以及在交替的導電和介電層的膜堆疊層335的頂部)的導電芯1170的任何多餘材料可以透過平坦化製程被去除。平坦化製程可以包括化學機械研磨。
如前所述，在一些實施例中，對於立體記憶體元件700(在圖7中)，可以同時形成具有不同寬度的縫隙開口716。在所述示例中，縫隙結構(例如，圖2、圖4A和4B中的縫隙結構216)可以包括GLS 1067和ACS 1168，這取決於相應縫隙開口716的寬度。這樣，立體記憶體元件1100可以包括形成在一些縫隙開口716中的ACS 1168(如圖11中所示)和形成在一些其它縫隙開口716中的GLS 1067(如圖10B中所示)。
圖12繪示出了根據本發明內容的一些實施例的用於形成圖4B、圖5-9、圖10A-10B和圖11中所示的立體記憶體元件的示例性製造流程1200。應當理解的是，製造過程1200中示出的操作步驟不是全面的，並且在任何示出的操作步驟之前、之後或之間也可以執行其它操作步驟。在一些實施例中，示例性製造製程1200的一些製程步驟可以省略，或包括為簡單起見在本文中沒有描述的其它製程步驟。在一些實施例中，製造製程1200的製程步驟可以以不同的順序和/或變化來執行。
如圖12中所示，製造製程1200開始於製程步驟S1210，其中交替介電堆疊層(例如，圖5中的交替介電堆疊層550)和多個溝道孔(例如，圖5中的溝道孔336)可以形成在基底330上，交替介電堆疊層具有第一介電層(例如，圖5中的第一介電層552)和第二介電層(例如，圖5中的第二介電層554)。
在一些實施例中，第一介電層552和第二介電層554可以包括任何合適的絕緣體，其中第二介電層554不同於第一介電層552。在一些實施例中，第一介電層552可以是氧化矽，第二介電層554可以是氮化矽。交替介電堆疊層550可以透過一個或多個膜沉積製程來形成，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍或其任意組合。
在一些實施例中，在將交替介電堆疊層550佈置在基底330上之後，可以透過使用多個蝕刻裁剪製程在交替介電堆疊層550的一端形成階梯結構。
在一些實施例中，可以形成多個溝道孔336，其穿透整個交替介電堆疊層550並且曝露基底330的至少一部分。溝道孔336的形成可以包括例如微影和蝕刻的製程，例如異向性反應離子蝕刻(RIE)。在一些實施例中，隨後的濕式製程可用於清潔溝道孔336，以去除來自RIE製程的可能的聚合物或副產物。
在一些實施例中，磊晶層(例如，圖5中的磊晶層556)可以沉積在溝道孔336內部以形成磊晶插塞。在所述示例中，可以透過使用選擇性的磊晶來沉積磊晶層556，其中半導體層(例如矽)只能從基底330的曝露部分生長(或沉積在其上)，而不能在任何介電膜(例如，第一介電層和第二介電層552/554)上生長。在一些實施例中，可以透過在磊晶期間的原位摻雜來摻雜磊晶層556或透過隨後的 離子注入來摻雜磊晶層556。
在一些實施例中，儲存膜(例如，儲存膜337)、溝道層(例如，溝道層338)和芯填充膜(例如，芯填充膜339)可以順序地佈置在如圖5中所示的溝道孔336內。在一些實施例中，儲存膜337包括ONO介電(例如，包括氧化矽的穿隧層、包括氮化矽的儲存層和包括氧化矽的阻隔層)。在一些實施例中，儲存膜337還可以包括高k介電。在一些實施例中，溝道層338可以是透過使用膜沉積製程例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)等來形成的非晶矽層或多晶矽層。
在一些實施例中，平坦化製程(例如，化學機械研磨)可用於去除溝道孔336外部的多餘儲存膜337、溝道層338和芯填充膜339，以形成平坦化的頂部表面。
在一些實施例中，可以透過蝕刻製程(例如，RIE)進一步使芯填充膜339凹陷以在溝道孔336內形成“凹陷處”，隨後是半導體材料(例如，非晶矽或多晶矽)的薄膜沉積，以形成頂部溝道結構(例如，圖5中的頂部溝道結構558)。頂部溝道結構558連接到溝道層338，並且可以用作溝道層338的接觸焊盤。另一平坦化製程(例如，化學機械研磨)可用於去除溝道孔336外部的半導體材料，以形成平坦化的頂部表面。
在製程步驟S1220處，可以在交替介電堆疊層550的上部形成頂部選擇閘極(TSG)開口(例如，圖6中的頂部選擇閘極開口620)。頂部選擇閘極開口620可以透過使用例如微影和蝕刻(例如RIE)的製程來形成。在一些實施例中，頂部 選擇閘極開口620垂直地穿透位於交替介電堆疊層550頂部的三對第一和第二介電層552/554。然而，頂部選擇閘極開口620延伸到其中的第一和第二介電層552/554的數量不受限制，並且可以是針對立體記憶體元件改善的任何其它合適的數量。注意，本文使用的“上部”或“頂部”意指遠離基底330，而“下部”或“底部”意指更靠近基底330。
在製程步驟S1230，可以在交替介電堆疊層550中形成縫隙開口(例如，圖7中的縫隙開口716)。縫隙開口716穿透整個交替介電堆疊層550，並且曝露基底330的至少一部分。縫隙開口716可以透過使用微影和蝕刻(例如，RIE)來形成。
在一些實施例中，縫隙開口716可以將塊記憶體分成多個指記憶體(例如，圖2、圖4A、圖4B和圖7中的指記憶體218)。在一些實施例中，縫隙開口716的寬度“w2”可以大於頂部選擇閘極開口620的寬度“w1”。在一些實施例中，縫隙開口716在相同的立體記憶體元件中可以具有不同的寬度。
在製程步驟S1240處，透過用導電層(例如，圖9中的導電層962)替換第二介電層554，可以形成交替的導電和介電層的膜堆疊層(例如，圖9中的交替的導電和介電層的膜堆疊層335)。
在一些實施例中，可以透過使用選擇性的蝕刻製程從交替介電堆疊層550去除交替介電堆疊層550的第二介電層554，其中選擇性的蝕刻製程可以對第二介電層554進行蝕刻，而對第一介電層552的影響最小。在一個示例中，第二介電層554包括氮化矽，第一介電層552包括氧化矽。在所述示例中，可以透 過使用熱磷酸(H3PO4)來去除第二介電層554。濕化學物質透過縫隙開口716和頂部選擇閘極開口620擴散，並且在平行於基底330的頂部表面(如圖8所示)的xy平面中水平地蝕刻第二介電層554。在去除第二介電層554之後，可以形成多個橫向隧道(例如，圖8中的橫向隧道860)。橫向隧道860被夾在各第一介電層552之間。在形成橫向隧道860之後，可以曝露溝道孔336中的儲存膜337的各部分。
在一些實施例中，可以在形成橫向隧道860之後佈置閘極介電層。閘極介電層可以是任何合適的介電材料，例如氧化矽、氮化矽、氮氧化矽或其任意組合。在一些實施例中，閘極介電層還可以包括高k介電材料，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鑭和/或其任意組合。可以透過一個或多個合適的沉積製程來佈置閘極介電層，例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任意組合。
在一些實施例中，可以透過使用沉積製程(例如，化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、蒸發或其任意組合)在橫向隧道860中佈置導電材料來形成導電層962(如圖9所示)。在一些實施例中，導電材料可以包括鎢(W)、鈦(Ti)、鉭(Ta)、鋁、氮化鎢(WN)、氮化鈦(TiN)、氮化鉭(TaN)、多晶矽、矽化物、金屬合金或其任意組合。
在製程步驟S1250處，可以透過分別在頂部選擇閘極開口620和縫隙開口716內佈置絕緣膜(例如，圖10A和10B中的絕緣膜1064)來形成頂部選擇閘極(TSG)切口(例如，圖10A中的頂部選擇閘極切口220)、縫隙溝槽(例如，圖10A中的縫隙溝槽1066)以及閘極線縫隙(例如，圖10B中的閘極線縫隙1067)。絕緣膜1064可以包括氧化矽、氮化矽、氮氧化矽或其任意組合。可以透過化學氣相沉 積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍、蒸發等方法沉積絕緣膜1064。
在一些實施例中，縫隙開口716可以具有各種寬度。特定縫隙開口716的寬度可以大於頂部選擇閘極開口620的寬度“w1”。在所述示例中，可以選擇絕緣膜1064的厚度，使得縫隙溝槽1066可以形成在縫隙開口716中，並且頂部選擇閘極切口220可以同時形成在頂部選擇閘極開口620中。在所述示例中，頂部選擇閘極開口620由絕緣膜1064完成填充，同時絕緣膜1064覆蓋縫隙開口716的側壁。
在一些實施例中，縫隙開口716可以具有各種寬度，其中特定縫隙開口718可以具有比其它縫隙開口更小的寬度。在所述示例中，可以選擇絕緣膜1064的厚度，以使得絕緣膜1064可以完全填充頂部選擇閘極開口620和一些較窄的縫隙開口716。因此，閘極線縫隙1067和頂部選擇閘極切口220可以同時形成。在一些實施例中，例如化學機械研磨的平坦化製程可以用於去除在頂部選擇閘極開口620和縫隙開口716外部的多餘絕緣膜1064，並且形成平坦化的頂部表面。
在一些實施例中，在沉積之後，可以執行異向性蝕刻製程(例如，RIE)，以從縫隙溝槽1066的底部去除絕緣膜1064，並且曝露基底330或摻雜源線區域344的至少一部分。交替的導電和介電層的膜堆疊層335的頂部表面上的絕緣膜1064可以在異向性蝕刻過程中同時被去除。
在製程步驟S1260處，導電材料可以佈置在縫隙溝槽1066中，以形成陣列共用源極(ACS)(例如，圖11中的ACS 1168)的導電芯(例如，導電芯1170)。 在一些實施例中，導電芯1170可以包括鎢(W)、鋁(Al)、鈦(Ti)、氮化鈦(TiN)、氮化鎢(WN)、鉭(Ta)、氮化鉭(TaN)、多晶矽、金屬合金、矽化物或其任意組合。在一些實施例中，可以透過化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、濺鍍、蒸發或其任意組合來佈置導電芯1170。
在一些實施例中，平坦化製程(例如，化學機械研磨)可用於去除縫隙溝槽1066外部的導電材料並且形成平面結構。
概括地說，本發明內容描述了立體記憶體元件的各種實施例及其製造方法。
本發明內容的一個方面提供了一種用於形成立體(3D)記憶體元件的方法，該方法包括在基底上形成交替介電堆疊層該方法還包括形成多個溝道孔，其中多個溝道孔在垂直於基底的方向上垂直地穿透交替介電堆疊層，並且曝露基底的至少一部分。該方法還包括形成垂直地穿透交替介電堆疊層的上部並且在平行於基底的方向上橫向地延伸的多個頂部選擇閘極開口。該方法還包括形成平行於多個頂部選擇閘極開口的多個縫隙開口，其中，多個縫隙開口垂直地穿透交替介電堆疊層並且曝露基底的至少一部分。該方法還包括用交替的導電和介電層的膜堆疊層替換交替介電堆疊層，在多個頂部選擇閘極開口中形成多個頂部選擇閘極切口，以及在多個縫隙開口中形成多個縫隙結構。
本發明內容的另一方面提供了一種立體(3D)記憶體元件，其包括佈置在基底上的交替的導電和介電層的膜堆疊層。所述立體記憶體元件還包括多個儲存串和縫隙結構，所述縫隙結構在垂直於基底的方向上垂直地延伸穿透交 替的導電和介電層的膜堆疊層，其中所述多個縫隙結構在平行於基底的方向上橫向地延伸，並且所述多個儲存串成列排列，儲存串的每列儲存串與相鄰列的儲存串交錯排列。立體記憶體元件還包括佈置在相鄰縫隙結構之間的兩個或多個頂部選擇閘極切口，其中，兩個或多個頂部選擇閘極切口垂直地穿透交替的導電和介電層的膜堆疊層的上部，並且其中，兩個或多個頂部選擇閘極切口平行於多個縫隙結構進行延伸。
特定實施例的前述描述將如此充分地揭示本發明內容的一般性質，以至於其它人可以透過應用本領域技術內的知識，容易地修改和/或適應這些特定實施例的各種應用，而無需過度的實驗，並且不偏離本發明內容的一般概念。因此，基於本文給出的本發明內容和指導，這種適應和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解的是，本文的術語或措辭是出於描述而非限制的目的，以使得本說明書的術語或措辭將由本領域技術人員根據本發明內容和指導來解釋。
上面已經借助於說明特定功能及其關係的實現的功能構建框描述了本發明內容的實施例。為了描述的方便，本文任意定義了這些功能構建框的邊界。只要適當地執行指定的功能及其關係，就可以定義替代邊界。
概述和摘要部分可以闡述發明人所設想的本發明內容的一個或多個但不是所有示例性實施例，因此，並不旨在以任何方式限制本發明內容和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，而應僅 根據所附申請專利範圍及其等同物來定義。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
212:儲存串
218:指記憶體
220:頂部選擇閘極切口
224:切片記憶體
300:立體(3D)記憶體陣列結構
300f:前表面
335:交替的導電和介電層的膜堆疊層
336:溝道孔
337:儲存膜
338:溝道層
339:芯填充膜
344:摻雜源線區域
552:第一介電層(介電層)
556:磊晶層
558:頂部溝道結構
962:導電層
1064:絕緣膜
1100:立體記憶體元件
1168:陣列共用源極(ACS)
1170:導電芯
BL:位元線
d:寬度

Claims (20)

  1. 一種用於形成立體(3D)記憶體元件的方法，包括：在一基底上形成一交替介電堆疊層；形成多個溝道孔，其中，所述多個溝道孔在垂直於所述基底的方向上垂直地穿透所述交替介電堆疊層，並且曝露所述基底的至少一部分；形成多個頂部選擇閘極開口，所述多個頂部選擇閘極開口垂直地穿透所述交替介電堆疊層的上部，並且在平行於所述基底的方向上橫向地延伸；形成與所述多個頂部選擇閘極開口平行的多個縫隙開口，其中，所述多個縫隙開口垂直地穿透所述交替介電堆疊層，並且曝露所述基底的至少一部分；用一交替的導電和介電層的膜堆疊層替換所述交替介電堆疊層；在所述膜堆疊層替換所述交替介電堆疊層的步驟之後，在所述多個頂部選擇閘極開口中填滿一絕緣層，以形成多個頂部選擇閘極切口；以及在所述多個縫隙開口中形成多個縫隙結構，其中兩個相鄰的所述縫隙結構之間包含有兩個或多個所述頂部選擇閘極切口。
  2. 根據申請專利範圍1所述的方法，還包括：形成排列成列的所述多個溝道孔，其中，所述溝道孔中的每列溝道孔與相鄰列的所述溝道孔交錯；在相鄰的頂部選擇閘極開口之間，形成具有N列所述溝道孔的所述多個頂部選擇閘極開口，其中N是大於1的整數；以及在相鄰的縫隙開口之間，形成具有M個所述頂部選擇閘極切口的所述多個縫隙開口，其中M是大於1的整數。
  3. 根據申請專利範圍1所述的方法，其中，形成所述多個頂部選擇 閘極切口和縫隙結構包括：在所述多個頂部選擇閘極開口和縫隙開口內同時地佈置所述絕緣膜，其中，所述絕緣膜被配置為填充所述多個頂部選擇閘極開口，以形成所述多個頂部選擇閘極切口，以及覆蓋所述多個縫隙開口中的至少一個縫隙開口的側壁，以形成一縫隙溝槽；從所述縫隙溝槽的底部去除所述絕緣膜，以曝露所述基底的至少一部分；以及在所述縫隙溝槽內形成一導電芯，其中，所述導電芯與所述基底相接觸以用作陣列共用源極。
  4. 根據申請專利範圍3所述的方法，其中，所述絕緣膜還被配置為填充所述多個縫隙開口中的至少一個縫隙開口，以形成一閘極線縫隙。
  5. 根據申請專利範圍3所述的方法，其中，在所述縫隙溝槽內形成所述導電芯包括：在所述縫隙溝槽內佈置一導電材料；以及去除所述縫隙溝槽外部的多餘導電材料。
  6. 根據申請專利範圍5所述的方法，其中，去除所述縫隙溝槽外部的所述多餘導電材料的方法包括化學機械研磨。
  7. 根據申請專利範圍1所述的方法，其中，形成所述交替介電堆疊層包括：形成在垂直於所述基底的所述方向上，垂直地堆疊的多個介電層對，其中， 各個介電層對包括一第一介電層和不同於所述第一介電層的一第二介電層。
  8. 根據申請專利範圍1所述的方法，還包括：在形成所述多個溝道孔之後，在所述多個溝道孔內依次佈置一儲存膜、一溝道層和一芯填充膜。
  9. 根據申請專利範圍8所述的方法，還包括：在佈置所述儲存膜之前，在所述多個溝道孔內在基底的所曝露的部分上佈置一磊晶層，其中，所述磊晶層與所述溝道層相連接。
  10. 根據申請專利範圍8所述的方法，還包括：在形成所述芯填充膜之後，在所述溝道孔的上部形成一頂部溝道結構，其中，所述頂部溝道結構與所述溝道層相連接。
  11. 根據申請專利範圍1所述的方法，其中，用所述交替的導電和介電層的膜堆疊層替換所述交替介電堆疊層包括：去除所述交替介電堆疊層的所述第二介電層以形成一橫向溝槽；以及在所述橫向溝槽內佈置一導電層。
  12. 一種立體(3D)記憶體元件，包括：佈置在一基底上的一交替的導電和介電層的膜堆疊層；多個儲存串和多個縫隙結構，其在垂直於所述基底的方向上垂直地延伸，穿透所述交替的導電和介電層的膜堆疊層，其中，所述多個縫隙結構在平行於所述基底的方向上橫向地延伸，並且所述多個儲存串成列排列，儲存串中的每 列儲存串與相鄰列的儲存串交錯；以及佈置在相鄰縫隙結構之間的兩個或多個頂部選擇閘極切口，其中，所述兩個或多個頂部選擇閘極切口垂直地穿透所述交替的導電和介電層的膜堆疊層的上部，並且其中，所述兩個或多個頂部選擇閘極切口平行於所述多個縫隙結構來延伸。
  13. 根據申請專利範圍12所述的立體記憶體元件，其中，所述交替的導電和介電層的膜堆疊層包括：垂直地堆疊的多個導電和介電層對，其中，各個導電和介電層對包括介電層和導電層。
  14. 根據申請專利範圍12所述的立體記憶體元件，其中，所述多個縫隙結構和所述兩個或更多頂部選擇閘極切口包括同時地佈置的一絕緣膜。
  15. 根據申請專利範圍14所述的立體記憶體元件，其中，所述縫隙結構中的至少一個縫隙結構還包括一導電芯，其中，所述導電芯與所述基底相接觸。
  16. 根據申請專利範圍12所述的立體記憶體元件，其中，各個儲存串包括：佈置在各個儲存串底部的一磊晶層；一芯填充膜，其佈置在各個儲存串的中心；覆蓋所述芯填充膜的側壁的一溝道層，其中，所述溝道層與所述磊晶層相接觸； 覆蓋所述溝道層的側壁的一儲存膜；以及一頂部溝道結構，其佈置在各個儲存串的上部，其中，所述頂部溝道結構與所述溝道層相接觸。
  17. 根據申請專利範圍12所述的立體記憶體元件，其中，所述多個縫隙結構被配置為將一個塊記憶體分成多個指記憶體，各個指記憶體包括M個所述頂部選擇閘極切口，其中，M是大於1的整數。
  18. 根據申請專利範圍17所述的立體記憶體元件，其中，所述頂部選擇閘極切口被配置為將各個指記憶體分成多個切片記憶體，各個切片記憶體包括N列的所述儲存串，其中，N是大於1的整數。
  19. 根據申請專利範圍12所述的立體記憶體元件，其中，所述兩個或更多頂部選擇閘極切口的寬度小於所述多個儲存串的直徑。
  20. 根據申請專利範圍12所述的立體記憶體元件，其中，所述兩個或多個頂部選擇閘極切口，垂直地穿透所述交替的導電和介電層的膜堆疊層的頂部三個導電和介電層對。
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