TW202010052A - 三維記憶體件的嵌入式焊盤結構及其製造方法 - Google Patents

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Abstract

本文公開了三維記憶體件及其製造方法的實施例。所述元件包括陣列元件半導體結構，陣列元件半導體結構包括：設置於交替導體/電介質堆疊層上並包括第一互連結構的陣列互連層。所述元件還包括周邊元件半導體結構，周邊元件半導體結構包括設置於周邊元件上並包括第二互連結構的周邊互連層。所述元件還包括嵌入陣列元件半導體結構或周邊互連層中的焊盤以及暴露焊盤的表面的焊盤開口。陣列互連層與周邊互連層鍵合，並且焊盤透過第一互連結構或第二互連結構與周邊元件電連接。

Description

三維記憶體件的嵌入式焊盤結構及其製造方法
本公開總體上涉及半導體技術的領域，並且更具體而言涉及三維（3D）記憶體件的嵌入式焊盤結構及其製造方法。
透過改善製程技術、電路設計、程式設計演算法和製造製程，平面儲存單元被縮放到更小尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高昂。這樣一來，平面儲存單元的儲存密度接近上限。三維（3D）記憶體架構能夠解決平面儲存單元中的密度限制。
在3D記憶體件的常規的單元下方周邊（PUC）結構中，焊盤和周邊元件可以彼此分隔相對較遠。例如，在單片式3D記憶體件中，周邊電路和儲存單元陣列在同一晶圓上，並且周邊電路布置於儲存單元陣列下方，而焊盤布置於儲存單元陣列上方。作為另一個示例，周邊電路和儲存單元陣列在不同晶圓上。晶圓被鍵合在一起，以使得周邊電路被布置於儲存單元陣列下方，並且焊盤被布置於儲存單元陣列上方。在兩種情況下，焊盤與周邊元件之間的電阻和電容都相對較高。在雜訊因數增大時，通過焊盤的訊號會被畸變，並且因此在傳輸期間在訊號完整性方面出問題。
本文公開了3D記憶體件的嵌入式焊盤結構及其製造方法的實施例。
本公開的一個方面提供了一種3D記憶體件，其包括陣列元件半導體結構，該陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，以及設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層。3D記憶體件還包括周邊元件半導體結構，其包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層；嵌入陣列元件半導體結構或周邊互連層中的至少一個焊盤。3D記憶體件還包括暴露至少一個焊盤的表面的焊盤開口。陣列互連層與周邊互連層鍵合，並且至少一個焊盤透過至少一個第一互連結構或至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤嵌入周邊互連層中；焊盤開口延伸通過陣列元件半導體結構並延伸到周邊互連層中；並且至少一個焊盤透過至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤嵌入陣列互連層中；焊盤開口的深度大於交替導體/電介質堆疊層的厚度；並且至少一個焊盤透過至少一個第一互連結構和至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤嵌入電介質層中並夾置於與交替導體/電介質堆疊層的頂表面共面的第一橫向表面和與交替導體/電介質堆疊層的底表面共面的第二橫向表面之間；焊盤開口的深度小於交替導體/電介質堆疊層的厚度；並且至少一個焊盤透過電介質層中的至少一個焊盤互連結構、至少一個第一互連結構和至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤位於交替導體/電介質堆疊層的側邊緣處並接近階梯結構區。
在一些實施例中，至少一個焊盤位於陣列互連層中的電介質層中；並且焊盤開口延伸通過交替導體/電介質堆疊層。
在一些實施例中，至少一個焊盤位於延伸通過交替導體/電介質堆疊層的電介質結構中。
在一些實施例中，電介質結構透過阻擋結構與交替導體/電介質堆疊層隔離開。
本公開的另一方面提供了一種用於形成3D記憶體件的方法，包括：形成陣列元件半導體結構，所述陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，以及設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層；形成周邊元件半導體結構，所述周邊元件半導體結構包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構和至少一個焊盤的周邊互連層，至少一個焊盤透過至少一個第二互連結構與至少一個周邊元件電連接；將陣列互連層鍵合到周邊互連層，以使得至少一個第一互連結構與至少一個第二互連結構結合；以及形成暴露至少一個焊盤的表面的焊盤開口。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，將至少一個焊盤形成在周邊互連層中並與至少一個第二互連結構接觸；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透陣列元件半導體結構並延伸到周邊互連層中的焊盤開口，以暴露至少一個焊盤的表面。
本公開的另一方面提供了一種用於形成3D記憶體件的方法，包括：形成陣列元件半導體結構，所述陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，以及設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構和至少一個焊盤的陣列互連層；形成周邊元件半導體結構，所述周邊元件半導體結構包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層；將陣列互連層鍵合到周邊互連層，以使得至少一個第一互連結構與至少一個第二互連結構結合，並且至少一個焊盤透過至少一個第一互連結構和至少一個第二互連結構與至少一個周邊元件電連接；以及形成暴露至少一個焊盤的表面的焊盤開口。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，將至少一個焊盤形成在陣列互連層中並與至少一個第一互連結構接觸；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透半導體層並延伸到陣列互連層中的焊盤開口，以暴露至少一個焊盤的表面。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成阻擋結構以在陣列元件半導體中形成貫穿陣列接觸區；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透貫穿陣列接觸區並延伸到陣列互連層中的焊盤開口。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成穿透交替導體/電介質堆疊層的電介質結構；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透過電介質結構區並延伸到陣列互連層中的焊盤開口。
在一些實施例中，該方法還包括：將焊盤開口形成在交替導體/電介質堆疊層的側邊緣處並接近交替導體/電介質堆疊層的階梯結構區。
本公開的另一方面提供了一種用於形成3D記憶體件的方法，包括：形成陣列元件半導體結構，所述陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層；形成周邊元件半導體結構，所述周邊元件半導體結構包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層；將陣列互連層鍵合到周邊互連層，以使得至少一個第一互連結構與至少一個第二互連結構結合；形成暴露至少一個第一互連結構的表面或至少一個第二互連結構的表面的焊盤開口；以及在焊盤開口的底部形成焊盤，以使得焊盤透過至少一個第一互連結構或至少一個第二互連結構電連接到至少一個周邊元件。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之後，形成穿透陣列元件半導體結構並延伸到周邊互連層中的焊盤開口，以暴露至少一個第二互連結構的表面；以及將焊盤形成在周邊互連層中的焊盤開口的底部並與至少一個第二互連結構接觸。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之後，形成穿透半導體層並延伸到陣列互連層中的焊盤開口，以暴露至少一個第一互連結構的表面；以及將焊盤形成在陣列互連層中的焊盤開口的底部並與至少一個第一互連結構接觸。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成阻擋結構以形成貫穿陣列接觸區陣列元件半導體；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透貫穿陣列接觸區並延伸到陣列互連層中的焊盤開口，以暴露至少一個第一互連結構的表面；以及將焊盤形成在陣列互連層中的焊盤開口的底部並與至少一個第一互連結構接觸。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成穿透交替導體/電介質堆疊層的電介質結構；在將陣列互連層鍵合到周邊互連層之後，形成穿透電介質結構區並延伸到陣列互連層中的焊盤開口，以暴露至少一個第一互連結構的表面；以及將焊盤形成在陣列互連層中的焊盤開口的底部並與至少一個第一互連結構接觸。
本領域的技術人員根據本公開的說明書、權利要求和附圖能夠理解本公開的其它方面。
儘管對具體配置和布置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和布置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。
應當容易理解，本公開中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水準、豎直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層（其中形成觸點、互連線和/或通孔）和一個或複數個電介質層。
如本文使用的，術語“標稱/標稱地”是指在產品或過程的設計階段期間設置的用於部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）內變化。
如本文使用的，術語“3D記憶體件”是指一種半導體元件，其在橫向取向的基底上具有豎直取向的儲存單元電晶體串（在本文中被稱為“記憶體串”，例如NAND串），以使得所述記憶體串相對於基底在豎直方向上延伸。如本文使用的，術語“豎直/豎直地”是指標稱地垂直於基底的橫向表面。
根據本公開的各種實施例提供了製造方法和對應形成的3D記憶體件，與其它3D記憶體件相比，所形成的3D記憶體件具有更小的管芯尺寸、更高的元件密度和改進的性能。透過將一個或複數個焊盤嵌入到周邊元件晶圓或陣列元件晶圓中，縮短了一個或複數個焊盤與周邊元件晶圓中的周邊電路之間的距離。這樣一來，可以顯著減小焊盤與周邊元件之間的電阻和電容，由此提高訊號傳輸通過一個或複數個焊盤的準確度。
圖1示出了根據本公開的一些實施例的示例性3D記憶體件100的截面。3D記憶體件100可以包括基底202，其可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、矽覆絕緣層（SOI）或任何其它適當材料。
3D記憶體件100可以包括基底202上的周邊元件。周邊元件可以形成於基底202“上”，其中周邊元件的整體或部分形成於基底202中（例如，在基底202的頂表面下方）和/或直接形成於基底202上。周邊元件可以包括形成於基底202上的複數個電晶體206。也可以在基底202中形成隔離區和摻雜區（例如，電晶體206的源極區或汲極區）。
在一些實施例中，周邊元件可以包括任何適當的數位、類比和/或混合訊號周邊元件，其用於方便3D記憶體件100的操作。例如，周邊元件可以包括頁緩衝區、解碼器（例如，行解碼器和列解碼器）、讀出放大器、驅動器、電荷泵、電流或電壓基準、或電路的任何有源或無源部件（例如，電晶體、二極體、電阻器或電容器）中的一個或複數個。在一些實施例中，使用互補金屬氧化物半導體（CMOS）技術（也稱為“CMOS晶片”）在基底202上形成周邊元件。
3D記憶體件100可以包括電晶體206上方的周邊互連層222，以向和從電晶體206傳輸電訊號。周邊互連層222可以包括一個或複數個觸點（例如觸點207）以及一個或複數個互連導體層（例如導體層216），每個互連導體層包括一個或複數個互連線和/或通孔。如本文所用，術語“觸點”可以寬泛地包括任何適當類型的互連，例如中段工序（MEOL）互連和後段工序（BEOL）互連，包括豎直互連接入（例如，通孔）和橫向線（例如，互連線）。周邊互連層222還可以包括一個或複數個層間電介質（ILD）層，例如電介質層210。亦即，周邊互連層222可以包括電介質層210中的導體層216。周邊互連層222中的觸點和導體層可以包括導電材料，其包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。周邊互連層222中的電介質層可以包括電介質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、摻雜氧化矽、或其任何組合。
3D記憶體件100可以包括周邊元件上方的記憶體陣列元件。要指出的是，在圖1中增加了x軸和y軸以進一步例示3D記憶體件100中的部件之間的空間關係。基底202包括在x方向（橫向方向或寬度方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如本文所使用的，在基底（例如，基底202）在y方向（豎直方向或厚度方向）上被定位於半導體元件（例如，3D記憶體件100）的最下平面中時，在y方向上相對於半導體元件的基底判斷半導體元件的一個部件（例如，層或元件）在另一部件（例如，層或元件）“上”、“上方”還是“下方”。在本公開中將通篇應用用於描述空間關係的相同概念。
在一些實施例中，3D記憶體件100是NAND快閃記憶體件，其中以在基底202上方豎直延伸的NAND串230的陣列的形式提供儲存單元。陣列元件可以包括延伸通過複數個導體層234和電介質層236對的複數個NAND串230。本文中還將複數個導體/電介質層對稱為“交替導體/電介質堆疊層”242。交替導體/電介質堆疊層242中的導體層234和電介質層236在豎直方向上交替。換言之，除了交替導體/電介質堆疊層的頂部或底部的層，每個導體層234可以由兩側上的兩個電介質層236夾置，或者每個電介質層236可以由兩側上的兩個導體層234夾置。導體層234可以均具有相同的厚度或具有不同的厚度。類似地，電介質層236可以均具有相同的厚度或具有不同的厚度。在一些實施例中，交替導體/電介質堆疊層242包括具有與導體/電介質層對不同的材料和/或厚度的更多的導體層或更多的電介質層。導體層234可以包括導體材料，其包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。電介質層236可以包括電介質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
如圖1中所示，每個NAND串230可以包括半導體通道228和電介質層229（也稱為“記憶體膜”）。在一些實施例中，半導體通道228包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，電介質層229是包括隧穿層、儲存層（也稱為“電荷捕獲/儲存層”）和阻障層的複合層。每個NAND串230可以具有圓柱形狀（例如，柱形）。根據一些實施例，半導體通道228、隧穿層、儲存層和阻障層按照這種次序沿從柱的中心向柱的外表面的方向布置。隧穿層可以包括氧化矽、氮化矽或其任何組合。阻障層可以包括氧化矽、氮化矽、高介電常數（高k）電介質或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽、或其任何組合。在一些實施例中，電介質層229包括ONO電介質（例如，包括氧化矽的隧穿層、包括氮化矽的儲存層和包括氧化矽的阻障層）。
在一些實施例中，NAND儲存串230還包括用於NAND串230的複數個控制閘（每者是字線的部分）。交替導體/電介質堆疊層242中的每個導體層234能夠充當NAND串230的每個儲存單元的控制閘。如圖1所示，NAND串230可以包括NAND串230的上端處的選擇閘238（例如，源極選擇閘）。NAND串230還可以包括NAND串230的下端處的另一選擇閘240（例如，汲極選擇閘）。如本文所用，部件（例如，NAND串230）的“上端”是在y方向上更遠離基底202的端部，並且部件（例如，NAND串230）的“下端”是在y方向上更接近基底202的端部。如圖1中所示，對於每個NAND串230，源極選擇閘238可以在汲極選擇閘240上方。在一些實施例中，選擇閘238和選擇閘240包括導體材料，其包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。
在一些實施例中，3D記憶體件100包括NAND串230的半導體通道228的上端處的磊晶層251。磊晶層251可以包括半導體材料，例如矽。磊晶層251可以從半導體層244磊晶生長。例如，半導體層244可以是單晶矽層，並且磊晶層251可以是從所述單晶矽層磊晶生長的單晶矽層。半導體層244可以是未摻雜的、由p型或n型摻雜劑部分摻雜的（在厚度方向和/或寬度方向上）、或完全摻雜的。對於每個NAND串230，在本文中將磊晶層251稱為“磊晶插塞”。每個NAND串230的上端處的磊晶插塞251能夠接觸半導體通道228和半導體層244的摻雜區兩者。磊晶插塞251能夠充當NAND串230的上端處的對應選擇閘238的通道。如圖1所示，半導體層244可以包括兩個橫向表面（例如，頂表面和底表面）。根據一些實施例，每個NAND串230與半導體層244的底表面接觸，並且BEOL互連層（圖中未示出）可以與半導體層244的頂表面接觸。
在一些實施例中，陣列元件還包括階梯結構區中的複數個字線觸點258。字線觸點258可以在電介質層259內豎直延伸。每個字線觸點258可以具有與交替導體/電介質堆疊層242中的對應導體層234接觸的端部（例如，上端），以對陣列元件的對應字線進行單獨定址。在一些實施例中，每個字線觸點258在對應字線234下方。字線觸點258可以是利用導體（例如W）填充的接觸孔和/或接觸溝槽（例如，透過濕式蝕刻製程或乾式蝕刻製程形成的）。在一些實施例中，填充接觸孔和/或接觸溝槽包括在沉積導體之前沉積阻障層、黏合層和/或種層。
在一些實施例中，陣列元件還包括每個NAND串230的上端上的半導體層244。半導體層244可以是減薄的基底，在其上形成陣列元件。在一些實施例中，半導體層244包括單晶矽，其中可以將半導體層244稱為“單晶矽層”。在一些實施例中，半導體層244可以包括SiGe、GaAs、Ge或任何其它適當材料。半導體層244還可以包括充當NAND串230的陣列公共源極的摻雜區、以及跨越半導體層244的整個厚度或部分厚度延伸的隔離區。
在一些實施例中，陣列元件還包括一個或複數個閘縫隙260。每個閘縫隙260可以豎直穿透交替電介質堆疊層，並且在NAND串230的兩個陣列之間的直線上並沿著垂直於如圖1所示的x方向和y方向的方向水準延伸。在一些實施例中，每個閘縫隙260可以包括由兩個電介質側壁夾置的金屬壁。例如，金屬壁可以是鎢壁，並且電介質側壁可以是氧化矽層。閘縫隙260的金屬壁的頂部接觸半導體層244中充當公共源極區的摻雜區。
如圖1中所示，3D記憶體件100可以包括處於周邊互連層222上方並與周邊互連層222接觸的陣列互連層223。陣列互連層223可以包括電介質層259中的位線觸點226、字線通孔257、一個或複數個導體層271。導體層271可以包括導體材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。每個位線觸點226可以接觸對應NAND串230的下端，以對對應NAND串230進行單獨定址。每個字線通孔257可以接觸對應字線觸點258的下端，以對NAND串230的對應字線234進行單獨定址。
鍵合界面219可以形成在周邊互連層222的電介質層210與陣列互連層223的電介質層259之間。導體插塞273可以結合在鍵合界面219處以電連接陣列互連層223的導體層271和周邊互連層222的導體層216。這樣一來，NAND串230和字線234可以電連接到一個或複數個周邊元件。
在一些實施例中，第一半導體結構260在鍵合界面219處被鍵合到第二半導體結構262。第一半導體結構260可以包括基底202、基底202上的一個或複數個周邊元件、以及周邊互連層222。第二半導體結構262可以包括半導體層244（例如，減薄的基底）、陣列互連層223、具有複數個導體/電介質層對的交替導體/電介質堆疊層242、以及NAND串230。第一半導體結構260可以包括在圖1中的鍵合界面219下方所示的元件，而第二半導體結構262可以包括在圖1中的鍵合界面219上方所示的元件。
如圖1所示，3D記憶體件100可以包括焊盤280和暴露焊盤280的表面的焊盤開口282。3D記憶體件100可以透過焊盤280與外部元件連接。從外部元件接收的訊號可以透過焊盤280被發送到第二半導體結構262中的一個或複數個周邊元件。在一些實施例中，焊盤280可以包括導體材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在一個示例中，焊盤280為鋁焊盤。
在一些實施例中，焊盤280可以嵌入在周邊互連層222中，如圖1中所示。在一些實施例中，透過嵌入在周邊互連層222中，焊盤280的頂表面和底表面都位於周邊互連層222的頂表面和底表面之間。焊盤280可以透過周邊互連層222中的一個或複數個觸點207和/或導體層216而連接到電晶體206。焊盤開口282可以位於交替導體/電介質堆疊層242的側邊緣處並接近階梯結構區。在一些實施例中，焊盤開口282可以延伸通過包括半導體層244和電介質層259的整個第一半導體結構260，並可以延伸到第二半導體結構262中的電介質層210的一部分中。在一些實施例中，焊盤280的厚度可以在從大約0.1µm到大約3µm的範圍中。
要指出的是，可以在將第一半導體結構260鍵合到第二半導體結構262之前或之後形成焊盤280。下文結合圖2和圖3詳細描述了用於形成焊盤280和焊盤開口282的兩種類型的製造方法。
參考圖2，示出了根據一些實施例的用於形成圖1中所示的3D記憶體件的示例性製造過程200。應當理解，製造過程200中所示的步驟不是窮舉性的，並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。
如圖2所示，製造過程200開始於步驟S210，其中形成包括周邊元件和周邊互連層的周邊元件晶圓。可以在周邊互連層中形成一個或複數個焊盤。周邊元件晶圓的示例為圖1中所示的第二半導體結構262。周邊晶圓可以包括基底（例如，基底202）上的一個或複數個周邊元件（例如，電晶體206）、處於一個或複數個電介質層（例如，電介質層210）中的一個或複數個周邊互連結構（例如，一個或複數個觸點207和/或導體層216）和一個或複數個焊盤（例如，焊盤280）。
在一些實施例中，用於形成周邊元件晶圓的製造步驟可以包括在第一基底上形成周邊元件。第一基底可以是矽基底。周邊元件可以包括形成於第一基底上的複數個電晶體。可以透過複數個處理步驟形成電晶體（例如，電晶體206），所述處理步驟包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、CMP、或其任何組合。在一些實施例中，可以在第一基底中形成摻雜區，所述摻雜區例如可以充當電晶體的源極區和/或汲極區。
在一些實施例中，用於形成周邊元件晶圓的製造步驟還可以包括形成包括一個或複數個周邊互連結構和一個或複數個焊盤的周邊互連層。在一些實施例中，周邊互連層可以包括形成於周邊元件上方的一個或複數個電介質層和導體層。電介質層和導體層中的每者可以是周邊互連層的向和從周邊元件傳輸電訊號的部分。
在一些實施例中，用於形成周邊互連層的製造步驟可以包括形成一個或複數個電介質層、一個或複數個導體層和/或一個或複數個電介質層中的觸點。一個或複數個觸點可以包括MEOL觸點（例如，觸點207、導體插塞273），以與周邊元件形成電連接。導體層（例如，導體層216）和接觸層（例如，觸點207）可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍、或其任何組合。形成導體層和接觸層的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或其任何組合。一個或複數個電介質層（例如，電介質層210）可以包括透過一種或多種薄膜沉積製程沉積的電介質材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
在一些實施例中，用於形成周邊互連層的製造步驟還可以包括形成一個或複數個焊盤。一個或複數個焊盤可以形成於電介質層（例如，電介質層210）中的同一層中，並可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成一個或複數個焊盤的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或其任何組合。在一些實施例中，一個或複數個焊盤可以是Al焊盤。在一些實施例中，一個或複數個焊盤的厚度可以在從大約0.1µm到大約3µm的範圍中。
如圖2所示，製造過程200進行到步驟S220，其中形成並隨後減薄包括陣列元件和陣列互連層的陣列元件晶圓。減薄的陣列元件晶圓的示例為圖1中所示的第一半導體結構260。陣列元件可以包括複數個NAND串230和階梯結構。陣列互連層可以包括一個或複數個電介質層（例如，電介質層259）中的一個或複數個陣列互連結構（例如，一個或複數個觸點226、257、258和/或導體層271）。
在一些實施例中，用於形成陣列元件晶圓的製造步驟可以包括在第二基底（例如，半導體層244）上形成複數個電介質層對（本文也稱為“交替電介質堆疊層”）。複數個電介質對可以形成包括第一電介質層236和與第一電介質層236不同的第二電介質層（圖中未示出）的交替堆疊層的交替電介質堆疊層。在一些實施例中，每個電介質層對包括一層氮化矽和一層氧化矽。在一些實施例中，在交替電介質堆疊層中有比電介質層對更多的由不同材料製成並具有不同厚度的層。交替電介質堆疊層可以透過一種或多種薄膜沉積製程形成，所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
在一些實施例中，用於形成陣列元件晶圓的製造步驟還可以包括將交替電介質堆疊層轉變為交替導體/電介質堆疊層。第二電介質層被用作犧牲層，其被去除並替換為導體層234。這樣一來，可以將交替電介質堆疊層轉換成包括複數個導體/電介質層對的交替導體/電介質堆疊層242，即導體層（例如，多晶矽、鎢等）和電介質層（例如，氧化矽）的交替堆疊層。可以透過相對於第一電介質層236選擇性地對第二電介質層進行濕式蝕刻並利用導體層234填充該結構來執行利用導體層234替換第二電介質層。可以透過CVD、ALD、任何其它適當製程或其任何組合來填充導體層234。導體層234可以包括導體材料，其包括但不限於W、Co、Cu、Al、多晶矽、矽化物或其任何組合。
在一些實施例中，用於形成陣列元件晶圓的製造步驟還可以包括形成穿透交替導體/電介質堆疊層242的複數個NAND串230。在一些實施例中，形成NAND串230的製造過程可以包括形成豎直延伸通過交替導體/電介質堆疊層242的半導體通道228。在一些實施例中，半導體通道228可以是透過使用薄膜沉積製程形成的非晶矽層或多晶矽層，所述薄膜沉積製程例如低壓化學氣相沉積（LPCVD）製程、電漿輔助化學氣相沉積（PECVD）製程、原子層沉積（ALD）或任何其它適當製程。
在一些實施例中，形成NAND串230的製造過程還可以包括在半導體通道228與交替導體/電介質堆疊層242中的複數個導體/電介質層對之間形成電介質層229。電介質層229可以是複合電介質層，例如複數個電介質層的組合，包括但不限於阻障層、儲存層和隧穿層。
阻障層可以用於阻擋電子電荷外流。在一些實施例中，阻障層可以是氧化矽層或氧化矽/氮氧化矽/氧化矽組合（SiO2 -SiON-SiO2 ）多層堆疊層的組合。在一些實施例中，阻障層包括高介電常數（高k）電介質（例如，氧化鋁）。在一個示例中，阻障層包括在氮化矽沉積製程之後透過臨場蒸氣產生（ISSG）氧化而形成的氧化矽層。
儲存層可以用於儲存電子電荷。儲存層中的電荷的儲存和/或去除可能影響半導體通道的開/關狀態和/或導電。儲存層可以包括多晶矽或氮化矽。儲存層可以包括一個或複數個材料膜，所述材料包括但不限於氮化矽、氮氧化矽、氧化矽和氮化矽的組合、或其任何組合。在一些實施例中，儲存層可以包括透過使用一種或多種沉積製程形成的氮化物層。
隧穿層可以用於隧穿電子電荷（電子或空穴）。隧穿層可以是電介質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。在一些實施例中，隧穿層可以是透過使用沉積製程形成的氧化物層。
在一些實施例中，形成NAND串230的製造過程還可以包括在NAND串230的端部形成磊晶層251。在一些實施例中，磊晶層251可以形成於第二基底（例如，半導體層244）中並對應於每個NAND串230作為磊晶插塞251。磊晶層251可以是與第二基底（例如，半導體層244）接觸並從第二基底磊晶生長的矽層，並且可以被注入到期望的摻雜水準。
在一些實施例中，用於形成陣列元件晶圓的製造步驟還可以包括在交替導體/電介質堆疊層的側邊緣中形成階梯結構。在一些實施例中，在將交替電介質堆疊層轉換成交替導體/電介質堆疊層之前，可以去除交替電介質堆疊層的部分以在交替電介質堆疊層的側邊緣處形成階梯結構。例如，可以反復執行多次蝕刻-修剪製程以形成階梯結構的一組臺階。
在一些實施例中，用於形成陣列元件晶圓的製造步驟還可以包括形成複數個字線觸點。如圖1所示，每個字線觸點258可以豎直延伸通過電介質層259。在一些實施例中，字線觸點258的端部在階梯結構的一個臺階處著陸於NAND串230的字線（例如，導體層234）上，以使得每個字線觸點258電連接到對應導體層234。每個字線觸點258可以電連接到對應的導體層234，以對NAND串230的對應字線進行單獨定址。
在一些實施例中，形成字線觸點258的製造過程包括使用乾式/濕式蝕刻製程透過電介質層259形成豎直開口，接著利用導體材料和用於導體填充、黏合和/或其它目的的其它材料（例如，阻障層、黏合層和/或種層）填充開口。字線觸點258可以包括導體材料，其包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以透過ALD、CVD、PVD、電鍍、任何其它適當製程或其任何組合利用導體材料和其它材料填充字線觸點258的開口。
在一些實施例中，用於形成陣列元件晶圓的製造步驟還可以包括在複數個NAND串上形成陣列互連層。陣列互連層可以在NAND串和3D記憶體件的其它部分（例如周邊元件）之間傳輸電訊號。如圖1所示，在一些實施例中，陣列互連層223可以包括一個或複數個電介質層（例如，電介質層259）中的一個或複數個陣列互連結構（例如，一個或複數個觸點226、257、258、一個或複數個導體插塞273和/或導體層271）。
在一些實施例中，形成陣列互連層223的製造製程包括形成電介質層259，接著在電介質層259中形成與NAND串230接觸的多個位線觸點226。電介質層259可以包括一層或多層電介質材料，例如氧化矽、氮化矽、氮氧化矽或其任何組合。可以透過在電介質層259中形成開口，接著透過利用導體材料和電介質材料填充開口，來形成位線觸點226。位線觸點226可以包括導體材料，其包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以透過ALD、CVD、PVD、任何其它適當製程或其任何組合，利用導體材料和電介質材料填充位線觸點226的開口。
在一些實施例中，形成陣列互連層223的製造製程還包括在電介質層259中形成複數個字線通孔257。每個字線通孔257能夠接觸對應字線觸點258的端部，以實現電連接。可以透過在電介質層259中形成開口，接著透過利用導體材料填充開口，來形成字線通孔257。也可以使用諸如阻擋材料和/或種層材料的其它材料在填充導體材料之前部分填充開口，以增強導體材料的黏合或填充性能。字線通孔257可以包括導體材料，其包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。可以透過ALD、CVD、PVD、電鍍、任何其它適當製程或其任何組合，利用導體材料和阻擋材料填充字線通孔257的開口。
在一些實施例中，形成陣列互連層223的製造製程還包括在電介質層259中形成一個或複數個導體層（例如，導體層271）和一個或複數個接觸層（例如，導體插塞273）。導體層和接觸層可以包括導體材料，其包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。導體層和接觸層可以透過任何適當的已知BEOL方法形成。
參考圖2，製造製程200進行到步驟S230，其中將陣列元件晶圓鍵合到周邊元件晶圓。在一些實施例中，可以將陣列元件晶圓上下翻轉並放在周邊元件晶圓上方。可以將陣列元件晶圓的陣列互連層與周邊元件晶圓的周邊互連層對準並且然後與周邊互連層鍵合。
如圖1所示，在一些實施例中，透過將陣列互連層223的導體插塞273與周邊互連層222的對應導體插塞273對準，來執行陣列互連層223與周邊互連層222的對準。結果，可以在將陣列元件與周邊元件結合時，在鍵合界面219處連接對應的導體插塞273。
在一些實施例中，透過將第一和第二基底倒裝晶片鍵合而將陣列元件與周邊元件結合。在一些實施例中，透過以面對面方式將第一基底和第二基底混合鍵合來將陣列互連層和周邊互連層結合，以使得陣列互連層223在所得3D記憶體件中的周邊互連層222上方並與周邊互連層222接觸。混合鍵合（也稱為“金屬/電介質混合鍵合”）可以是一種直接鍵合技術（例如，在表面之間形成鍵合而不使用諸如焊料或黏合劑的居間層），其同時獲得金屬-金屬鍵合和電介質-電介質鍵合。如圖1所示，可以將陣列互連層223與周邊互連層222結合，由此形成鍵合界面219。
在一些實施例中，處理製程可以用於在陣列互連層223和周邊互連層222的結合過程之前或期間兩個互連層之間的鍵合強度。在一些實施例中，電介質層210和電介質層259中的每個包括氧化矽或氮化矽。在一些實施例中，處理過程可以包括電漿處理，其處理陣列互連層223和周邊互連層222的表面，以使得兩個互連層的表面在電介質層210和電介質層259之間形成化學鍵合。在一些實施例中，處理製程可以包括濕式製程，其處理陣列互連層223和周邊互連層222的表面，以使得兩個互連層的表面形成優選的化學鍵合以增強兩個電介質層223和222之間的鍵合強度。在一些實施例中，處理製程可以包括熱製程，其可以在從大約250℃到大約600℃的溫度下執行熱製程。熱製程可以使得陣列互連層223和周邊互連層222中的導體插塞273之間的相互擴散。結果，在結合製程之後，導體插塞273的對應對可以彼此相互混合。
在一些實施例中，可以將第二基底減薄，以使得減薄的第二基底充當陣列元件（例如，NAND串230）上方的半導體層244。在一些實施例中，減薄第二基底可以包括對第二基底進行研磨、乾式蝕刻、濕式蝕刻和化學機械拋光（CMP）中的一個或複數個。
參考圖2，製造過程200進行到步驟S240，其中可以形成焊盤開口以暴露焊盤的表面。如圖1所示，可以去除半導體層244和電介質層210、259的一部分以形成焊盤開口282。這樣一來，焊盤開口282可以延伸通過半導體層244和電介質層259，並延伸到電介質層210的一部分中以暴露焊盤280的表面。焊盤開口282可以位於交替導體/電介質堆疊層242的側邊緣處並接近階梯結構區。可以透過複數個處理步驟形成焊盤開口282，所述處理步驟包括但不限於微影、乾式/濕式蝕刻、清潔等。
參考圖3，示出了根據一些其它實施例的用於形成圖1所示的3D記憶體件的另一示例性製造過程300。應當理解，製造過程300中所示的步驟不是窮舉性的並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。
如圖3所示，製造過程300開始於步驟S310，其中形成包括周邊元件和周邊互連層的周邊元件晶圓。要指出的是，與上述步驟S210相比，步驟S310不包括在周邊互連層中形成一個或複數個焊盤。步驟S310的其它細節可以參考上文結合圖2描述的步驟S210。
製造過程300進行到步驟S320，其中形成並隨後減薄包括陣列元件和陣列互連層的陣列元件晶圓。步驟S320的細節可以參考上文結合圖2描述的步驟S220。
製造過程300進行到步驟S330，其中將陣列元件晶圓鍵合到周邊元件晶圓。步驟S330的細節可以參考上文結合圖2描述的步驟S230。
製造過程300進行到步驟S340，其中可以形成焊盤開口以穿透陣列互連層並延伸到周邊互連層中。如圖1所示，可以去除半導體層244和電介質層210、259的一部分以形成焊盤開口282。這樣一來，焊盤開口282可以延伸通過半導體層244和電介質層259，並且延伸到電介質層210的一部分中以暴露周邊互連層222中的導體層的表面。焊盤開口282可以位於交替導體/電介質堆疊層242的側邊緣處並接近階梯結構區。可以透過複數個處理步驟形成焊盤開口282，所述處理步驟包括但不限於微影、乾式/濕式蝕刻、清潔等。
製造過程300進行到步驟S350，其中可以在焊盤開口的底部上形成焊盤。如圖1所示，焊盤280可以在焊盤開口282的底部形成於電介質層210中，並與導體層216接觸。焊盤280可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成一個或複數個焊盤的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或其任何組合。在一些實施例中，焊盤280可以是Al焊盤。在一些實施例中，焊盤280的厚度可以在從大約0.1µm到大約3µm的範圍中。
圖4和圖5示出了根據本公開的一些其它實施例的示例性3D記憶體件400和500的截面。與圖1所示的3D記憶體件100相比，3D記憶體件400中的一個或複數個焊盤280不在周邊互連層222中而在陣列互連層223中。每個焊盤可以與陣列互連層223中的導體層271接觸。在一些實施例中，焊盤280的厚度可以在從大約0.1µm到大約3µm的範圍中。
在一些實施例中，如圖4所示，在y方向上，焊盤280可以嵌入陣列互連層223中並在交替導體/電介質堆疊層242的底表面下方。焊盤280可以透過陣列互連層223中的導體層271和導體插塞273電連接到周邊元件。在一些其它實施例中，如圖5所示，在y方向上，焊盤280可以嵌入電介質層259中。亦即，焊盤280夾置於與交替導體/電介質堆疊層242的頂表面共面的第一橫向表面和與交替導體/電介質堆疊層242的底表面共面的第二橫向表面之間。焊盤280可以透過電介質層259中的處於陣列互連層223上方的導體層285和深導體插塞287、以及陣列互連層223中的導體層271和導體插塞273而電連接到周邊元件。
焊盤開口282可以位於交替導體/電介質堆疊層242的側邊緣並接近階梯結構區。在一些實施例中，焊盤開口282可以延伸通過半導體層244並能夠延伸到電介質層259的一部分中。在一些實施例中，如圖4所示，焊盤開口282的深度可以大於交替導體/電介質堆疊層242的厚度。在一些其它實施例中，如圖5所示，焊盤開口282的深度可以小於交替導體/電介質堆疊層242的厚度。
要指出的是，可以在將第一半導體結構260鍵合到第二半導體結構262之前或之後形成焊盤280。下文結合圖6和圖7詳細描述了用於形成焊盤280和焊盤開口282的兩種類型的製造方法。
參考圖6，示出了根據一些實施例的用於形成圖4或圖5中所示的3D記憶體件的示例性製造過程600。應當理解，製造過程600中所示的步驟不是窮舉性的並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。
如圖6所示，製造過程600開始於步驟S610，其中形成包括周邊元件和周邊互連層的周邊元件晶圓。要指出的是，與上述步驟S210相比，步驟S610不包括在周邊互連層中形成一個或複數個焊盤。步驟S610的其它細節可以參考上文結合圖2描述的步驟S210。
製造過程600進行到步驟S620，其中形成並隨後減薄包括陣列元件和陣列互連層的陣列元件晶圓。與上述步驟S220相比，步驟S620還包括在陣列元件晶圓中形成焊盤。焊盤280可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成一個或複數個焊盤的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或其任何組合。在一些實施例中，焊盤280可以是Al焊盤。
在一些實施例中，如圖4所示，在y方向上，焊盤280可以形成於陣列互連層223中並在交替導體/電介質堆疊層242的底表面下方。焊盤280可以形成為與連接到淺導體插塞273的導體層271接觸。淺導體插塞273的深度小於陣列互連層223的厚度。
在一些其它實施例中，如圖5所示，在y方向上，焊盤280可以形成於電介質層259中並在交替導體/電介質堆疊層242的底表面上方。焊盤280可以形成為與連接到深導體插塞287的導體層285接觸。深導體插塞287的深度大於陣列互連層223的厚度。
在一些實施例中，焊盤280的厚度可以在從大約0.1µm到大約3µm的範圍中。步驟S620的其它細節可以參考上文結合圖2描述的步驟S220。
製造過程600進行到步驟S630，其中將陣列元件晶圓鍵合到周邊元件晶圓。步驟S630的細節可以參考上文結合圖2描述的步驟S230。
製造過程600進行到步驟S640，其中可以形成焊盤開口以暴露焊盤。如圖4和圖5所示，可以去除半導體層244和電介質層259的一部分以形成焊盤開口282。這樣一來，焊盤開口282可以延伸通過半導體層244，並延伸到電介質層259的一部分中以暴露焊盤280。焊盤開口282可以位於交替導體/電介質堆疊層242的側邊緣處並接近階梯結構區。可以透過複數個處理步驟形成焊盤開口282，所述處理步驟包括但不限於微影、乾式/濕式蝕刻、清潔等。
在一些實施例中，如圖4所示，當在陣列互連層223中並在交替導體/電介質堆疊層242的底表面下方形成焊盤280時，焊盤開口282的深度大於交替導體/電介質堆疊層242的厚度。在如圖5所示的一些其它實施例中，當在電介質層259中並在交替導體/電介質堆疊層242的底表面上方形成焊盤280時，焊盤開口282的深度小於交替導體/電介質堆疊層242的厚度。
參考圖7，示出了根據一些實施例的用於形成圖4或圖5中所示的3D記憶體件的另一示例性製造過程700。應當理解，製造過程700中所示的步驟不是窮舉性的並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。
如圖7所示，製造過程700開始於步驟S710，其中形成包括周邊元件和周邊互連層的周邊元件晶圓。要指出的是，與上述步驟S210相比，步驟S710不包括在周邊互連層中形成一個或複數個焊盤。步驟S710的其它細節可以參考上文結合圖2描述的步驟S210。
製造過程700進行到步驟S720，其中形成並隨後減薄包括陣列元件和陣列互連層的陣列元件晶圓。步驟S720的其它細節可以參考上文結合圖2描述的步驟S220。
製造過程700進行到步驟S730，其中將陣列元件晶圓鍵合到周邊元件晶圓。步驟S730的細節可以參考上文結合圖2描述的步驟S230。
製造過程700進行到步驟S740，其中可以形成焊盤開口以暴露導體層的表面。如圖4和圖5所示，可以去除半導體層244和電介質層259的一部分以形成焊盤開口282。這樣一來，焊盤開口282可以延伸通過半導體層244，並延伸到電介質層259的一部分中。焊盤開口282可以位於交替導體/電介質堆疊層242的側邊緣處並接近階梯結構區。可以透過複數個處理步驟形成焊盤開口282，所述處理步驟包括但不限於微影、乾式/濕式蝕刻、清潔等。
在圖4所示的一些實施例中，當焊盤開口282可以是暴露陣列互連層223中的導體層271的表面的深開口時，焊盤開口282的深度大於交替導體/電介質堆疊層242的厚度。在圖5所示的一些其它實施例中，當焊盤開口282可以是暴露電介質層259中的處於陣列互連層223上方的導體層285的表面的淺開口時，焊盤開口282的深度小於交替導體/電介質堆疊層242的厚度。
製造過程700進行到步驟S750，其中可以在焊盤開口的底部上形成焊盤。在一些實施例中，如圖4所示，焊盤280可以形成於陣列互連層223中並在交替導體/電介質堆疊層242的底表面下方。在如圖5所示的一些其它實施例中，焊盤280可以形成於電介質層259中並在交替導體/電介質堆疊層242的底表面上方。焊盤280可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成一個或複數個焊盤的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或其任何組合。在一些實施例中，焊盤280可以是Al焊盤。在一些實施例中，焊盤280的厚度可以在從大約0.1µm到大約3µm的範圍中。
圖8示出了根據本公開的一些其它實施例的示例性3D記憶體件800的截面。與圖4中所示的3D記憶體件400相比，3D記憶體件400中的一個或複數個焊盤開口282不位於交替導體/電介質堆疊層242的側邊緣處並接近階梯結構區，而是穿透交替導體/電介質堆疊層242。
在一些實施例中，如圖8所示，在y方向上，焊盤280可以嵌入陣列互連層223中並在交替導體/電介質堆疊層242下面。焊盤280可以透過陣列互連層223中的導體層271和導體插塞273電連接到周邊元件。在x方向上，焊盤280可以位於陣列區中並在交替導體/電介質堆疊層242下面。
焊盤開口282可以延伸通過整個半導體層244和交替導體/電介質堆疊層242，並延伸到電介質層259的一部分中。在一些實施例中，焊盤開口282的側壁289是一個或複數個電介質層。例如，在將交替電介質堆疊層轉換成交替導體/電介質堆疊層242之前，可以由穿透交替電介質堆疊層的阻擋結構（圖中未示出）界定貫穿陣列接觸（TAC）區。可以利用導體層234替換TAC區外部的交替電介質堆疊層中的第二電介質層，而TAC區內的交替電介質堆疊層中的第二電介質層保持相同。可以在TAC區中形成焊盤開口282以確保焊盤開口282的側壁289是複數個電介質層（例如，第一和第二電介質層）。作為另一個示例，在形成交替導體/電介質堆疊層242之後，可以形成貫穿陣列開口以穿透交替導體/電介質堆疊層242。可以將電介質結構填充到貫穿陣列開口中。可以在電介質結構中形成焊盤開口以確保焊盤開口282的側壁289是一個或複數個電介質層（例如，電介質結構）。
要指出的是，可以在將第一半導體結構260鍵合到第二半導體結構262之前或之後形成焊盤280。下文結合圖9和圖10詳細描述了用於形成焊盤280和焊盤開口282的兩種類型的製造方法。
參考圖9，示出了根據一些實施例的用於形成圖8中所示的3D記憶體件的示例性製造過程900。應當理解，製造過程900中所示的步驟不是窮舉性的，並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。
如圖9所示，製造過程900開始於步驟S910，其中形成包括周邊元件和周邊互連層的周邊元件晶圓。要指出的是，與上述步驟S210相比，步驟S910不包括在周邊互連層中形成一個或複數個焊盤。步驟S910的其它細節可以參考上文結合圖2描述的步驟S210。
製造過程900進行到步驟S920，其中形成並隨後減薄包括陣列元件和陣列互連層的陣列元件晶圓。與上述步驟S220相比，步驟S620還包括在陣列元件晶圓中形成焊盤。焊盤280可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成一個或複數個焊盤的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或其任何組合。在一些實施例中，焊盤280可以是Al焊盤。
在一些實施例中，如圖8所示，在y方向上，焊盤280可以形成於陣列互連層223中並在交替導體/電介質堆疊層242的底表面下方。焊盤280可以形成為與導體層271接觸。在一些實施例中，焊盤280的厚度可以在從大約0.1µm到大約3µm的範圍中。
在一些實施例中，步驟S920還包括形成穿透半導體層244和交替導體/電介質堆疊層242並對應於焊盤280的電介質結構。例如，在將交替電介質堆疊層轉換成交替導體/電介質堆疊層242之前，可以由穿透交替電介質堆疊層的阻擋結構（圖中未示出）界定貫穿陣列接觸（TAC）區。可以利用導體層234替換TAC區外部的交替電介質堆疊層中的第二電介質層，而TAC區內的交替電介質堆疊層中的第二電介質層保持相同。這樣一來，TAC區內的交替電介質堆疊層形成電介質結構。作為另一個示例，在形成交替導體/電介質堆疊層242之後，可以形成貫穿陣列開口以穿透交替導體/電介質堆疊層242。可以形成電介質結構以填充貫穿陣列開口。
步驟S920的其它細節可以參考上文結合圖2描述的步驟S220。
製造過程900進行到步驟S930，其中將陣列元件晶圓鍵合到周邊元件晶圓。步驟S930的細節可以參考上文結合圖2描述的步驟S230。
製造過程900進行到步驟S940，其中可以形成焊盤開口以暴露焊盤。如圖8所示，可以去除在步驟S920中形成的半導體層244和電介質結構的一部分以形成焊盤開口282。這樣一來，焊盤開口282可以延伸通過半導體層244和交替導體/電介質堆疊層242以暴露焊盤280。
在一些實施例中，焊盤開口282的側壁289是一個或複數個電介質層。例如，可以由穿透交替導體/電介質堆疊層242的阻擋結構（圖中未示出）界定貫穿陣列接觸（TAC）區。焊盤開口282的側壁289是複數個電介質層（例如，第一和第二電介質層）。作為另一個示例，電介質結構穿透交替導體/電介質堆疊層242，並且焊盤開口282的側壁289是電介質結構。
參考圖10，示出了根據一些實施例的用於形成圖8中所示的3D記憶體件的另一示例性製造過程1000。應當理解，製造過程1000中所示的步驟不是窮舉性的並且也可以在例示的任何步驟之前、之後或之間執行其它步驟。
如圖10所示，製造過程1000開始於步驟S1010，其中形成包括周邊元件和周邊互連層的周邊元件晶圓。要指出的是，與上述步驟S210相比，步驟S1010不包括在周邊互連層中形成一個或複數個焊盤。步驟S1010的其它細節可以參考上文結合圖2描述的步驟S210。
製造過程1000進行到步驟S1020，其中形成並隨後減薄包括陣列元件和陣列互連層的陣列元件晶圓。與上述步驟S220相比，步驟S920還包括形成穿透半導體層244和交替導體/電介質堆疊層242的電介質結構。例如，在將交替電介質堆疊層轉換成交替導體/電介質堆疊層242之前，可以由穿透交替電介質堆疊層的阻擋結構（圖中未示出）界定貫穿陣列接觸（TAC）區。可以利用導體層234替換TAC區外部的交替電介質堆疊層中的第二電介質層，而TAC區內的交替電介質堆疊層中的第二電介質層保持相同。這樣一來，TAC區內的交替電介質堆疊層形成電介質結構。作為另一個示例，在形成交替導體/電介質堆疊層242之後，可以形成貫穿陣列開口以穿透交替導體/電介質堆疊層242。可以形成電介質結構以填充貫穿陣列開口。步驟S1020的其它細節可以參考上文結合圖2描述的步驟S220。
製造過程1000進行到步驟S1030，其中將陣列元件晶圓鍵合到周邊元件晶圓。步驟S1030的細節可以參考上文結合圖2描述的步驟S230。
製造過程1000進行到步驟S1040，其中可以在電介質結構中形成焊盤開口以暴露導體層的表面。如圖8所示，可以去除在步驟S1020中形成的半導體層244和電介質結構的一部分以形成焊盤開口282。這樣一來，焊盤開口282可以延伸通過半導體層244和交替導體/電介質堆疊層242以暴露導體層271的頂表面。
在一些實施例中，焊盤開口282的側壁289是一個或複數個電介質層。例如，可以由穿透交替導體/電介質堆疊層242的阻擋結構（圖中未示出）界定貫穿陣列接觸（TAC）區。亦即，透過阻擋結構將TAC區與交替導體/電介質堆疊層隔離開。焊盤開口282的側壁289是複數個電介質層（例如，第一和第二電介質層）。作為另一個示例，電介質結構穿透交替導體/電介質堆疊層242，並且焊盤開口282的側壁289是電介質結構。
製造過程1000進行到步驟S1050，其中可以在焊盤開口的底部上形成焊盤。在一些實施例中，如圖8所示，焊盤280可以形成於陣列互連層223中並在交替導體/電介質堆疊層242的底表面下方。焊盤280可以與導體層271接觸。焊盤280可以包括透過一種或多種薄膜沉積製程沉積的導體材料，所述薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、無電鍍或其任何組合。形成一個或複數個焊盤的製造製程還可以包括微影、CMP、濕式/乾式蝕刻或其任何組合。在一些實施例中，焊盤280可以是Al焊盤。在一些實施例中，焊盤280的厚度可以在從大約0.1µm到大約3µm的範圍中。
因此，根據本公開的各種實施例提供了製造方法和對應形成的3D記憶體件，與其它3D記憶體件相比，所形成的3D記憶體件具有更小的管芯尺寸、更高的元件密度和改進的性能。透過將一個或複數個焊盤嵌入周邊元件晶圓或陣列元件晶圓中，縮短了一個或複數個焊盤與周邊元件晶圓中的周邊電路之間的距離。這樣一來，可以顯著減小焊盤與周邊元件之間的電阻和電容，由此提高訊號傳輸通過一個或複數個焊盤的準確度。
本公開的一個方面提供了一種3D記憶體件，其包括陣列元件半導體結構，該陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，以及設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層。該3D記憶體件還包括周邊元件半導體結構，周邊元件半導體結構包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層；嵌入陣列元件半導體結構或周邊互連層中的至少一個焊盤。該3D記憶體件還包括暴露至少一個焊盤的表面的焊盤開口。陣列互連層與周邊互連層鍵合，並且至少一個焊盤透過至少一個第一互連結構或至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤嵌入周邊互連層中；焊盤開口延伸通過陣列元件半導體結構並延伸到周邊互連層中；並且至少一個焊盤透過至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤嵌入陣列互連層中；焊盤開口的深度大於交替導體/電介質堆疊層的厚度；並且至少一個焊盤透過至少一個第一互連結構和至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤嵌入電介質層中並夾置於與交替導體/電介質堆疊層的頂表面共面的第一橫向表面和與交替導體/電介質堆疊層的底表面共面的第二橫向表面之間；焊盤開口的深度小於交替導體/電介質堆疊層的厚度；並且至少一個焊盤透過電介質層中的至少一個焊盤互連結構、至少一個第一互連結構和至少一個第二互連結構與至少一個周邊元件電連接。
在一些實施例中，至少一個焊盤位於交替導體/電介質堆疊層的側邊緣處並接近階梯結構區。
在一些實施例中，至少一個焊盤位於陣列互連層中的電介質層中；並且焊盤開口延伸通過交替導體/電介質堆疊層。
在一些實施例中，至少一個焊盤位於延伸通過交替導體/電介質堆疊層的電介質結構中。
在一些實施例中，透過阻擋結構將電介質結構與交替導體/電介質堆疊層隔離開。
本公開的另一方面提供了一種用於形成3D記憶體件的方法，包括：形成陣列元件半導體結構，陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，以及設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層；形成周邊元件半導體結構，周邊元件半導體結構包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構和至少一個焊盤的周邊互連層，該至少一個焊盤透過至少一個第二互連結構與至少一個周邊元件電連接；將陣列互連層鍵合到周邊互連層，以使得至少一個第一互連結構與至少一個第二互連結構結合；以及形成暴露至少一個焊盤的表面的焊盤開口。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，將至少一個焊盤形成在周邊互連層中並與至少一個第二互連結構接觸；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透陣列元件半導體結構並延伸到周邊互連層中的焊盤開口，以暴露至少一個焊盤的表面。
本公開的另一方面提供了一種用於形成3D記憶體件的方法，包括：形成陣列元件半導體結構，陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，以及設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構和至少一個焊盤的陣列互連層；形成周邊元件半導體結構，周邊元件半導體結構包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層；將陣列互連層鍵合到周邊互連層，以使得至少一個第一互連結構與至少一個第二互連結構結合，並且至少一個焊盤透過至少一個第一互連結構和至少一個第二互連結構與至少一個周邊元件電連接；以及形成暴露至少一個焊盤的表面的焊盤開口。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，將至少一個焊盤形成在陣列互連層中並與至少一個第一互連結構接觸；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透半導體層並延伸到陣列互連層中的焊盤開口，以暴露至少一個焊盤的表面。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成阻擋結構以在陣列元件半導體中形成貫穿陣列接觸區；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透貫穿陣列接觸區並延伸到陣列互連層中的焊盤開口。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成穿透交替導體/電介質堆疊層的電介質結構；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透過電介質結構區並延伸到陣列互連層中的焊盤開口。
在一些實施例中，該方法還包括：在交替導體/電介質堆疊層的側邊緣處並接近交替導體/電介質堆疊層的階梯結構區形成焊盤開口。
本公開的另一方面提供了一種用於形成3D記憶體件的方法，包括：形成陣列元件半導體結構，陣列元件半導體結構包括：設置於半導體層上的交替導體/電介質堆疊層，設置於交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層；形成周邊元件半導體結構，周邊元件半導體結構包括：設置於基底上的至少一個周邊元件，以及設置於至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層；將陣列互連層鍵合到周邊互連層，以使得至少一個第一互連結構與至少一個第二互連結構結合；形成暴露至少一個第一互連結構的表面或至少一個第二互連結構的表面的焊盤開口；以及在焊盤開口的底部形成焊盤，以使得焊盤透過至少一個第一互連結構或至少一個第二互連結構電連接到至少一個周邊元件。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之後，形成穿透陣列元件半導體結構並延伸到周邊互連層中的焊盤開口，以暴露至少一個第二互連結構的表面；以及將焊盤形成在周邊互連層中的焊盤開口的底部並與至少一個第二互連結構接觸。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之後，形成穿透半導體層並延伸到陣列互連層中的焊盤開口，以暴露至少一個第一互連結構的表面；以及將焊盤形成在陣列互連層中的焊盤開口的底部並與至少一個第一互連結構接觸。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成阻擋結構以形成貫穿陣列接觸區陣列元件半導體；以及在將陣列互連層鍵合到周邊互連層之後，形成穿透貫穿陣列接觸區並延伸到陣列互連層中的焊盤開口，以暴露至少一個第一互連結構的表面；以及將焊盤形成在陣列互連層中的焊盤開口的底部並與至少一個第一互連結構接觸。
在一些實施例中，該方法還包括：在將陣列互連層鍵合到周邊互連層之前，形成穿透導體/電介質堆疊層的電介質結構；在將陣列互連層鍵合到周邊互連層之後，形成穿透電介質結構區並延伸到陣列互連層中的焊盤開口，以暴露至少一個第一互連結構的表面；以及將焊盤形成在陣列互連層中的焊盤開口的底部並與至少一個第一互連結構接觸。
對特定實施例的上述說明因此將完全揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據以下權利要求書及其等同物來進行限定。
100、400、500、800‧‧‧3D記憶體件200、300、600、700、900、1000‧‧‧製造過程202‧‧‧基底206‧‧‧電晶體207‧‧‧觸點210、229、236、259‧‧‧電介質層216、234、271、285‧‧‧導體層219‧‧‧鍵合界面222‧‧‧周邊互連層223‧‧‧陣列互連層226‧‧‧位線觸點228‧‧‧半導體通道230‧‧‧NAND串238、240‧‧‧選擇閘242‧‧‧交替導體/電介質堆疊層244‧‧‧半導體層251‧‧‧磊晶層257‧‧‧字線通孔258‧‧‧字線觸點260‧‧‧第一半導體結構262‧‧‧第二半導體結構273‧‧‧導體插塞280‧‧‧焊盤282‧‧‧焊盤開口287‧‧‧深導體插塞289‧‧‧側壁S210~S1050‧‧‧步驟X、Y‧‧‧方向
被併入本文並形成說明書的一部分的附圖例示了本公開的實施例並與說明書一起進一步用以解釋本公開的原理，並使相關領域的技術人員能夠做出和使用本公開。 圖1示出了根據本公開的一些實施例的示例性3D記憶體件的截面。 圖2示出了根據本公開的一些實施例的用於形成圖1中所示的3D記憶體件的示例性製造過程。 圖3示出了根據本公開的一些其它實施例的用於形成圖1中所示的3D記憶體件的另一示例性製造過程。 圖4和圖5示出了根據本公開的一些其它實施例的其它示例性3D記憶體的截面。 圖6示出了根據本公開的一些實施例的用於形成圖4或圖5中所示的3D記憶體件的示例性製造過程。 圖7示出了根據本公開的一些實施例的用於形成圖4或圖5中所示的3D記憶體件的另一示例性製造過程。 圖8示出了根據本公開的一些其它實施例的示例性3D記憶體件的截面。 圖9示出了根據本公開的一些實施例的用於形成圖8中所示的3D記憶體件的示例性製造過程。 圖10示出了根據本公開的一些其它實施例的用於形成圖8中所示的3D記憶體件的另一示例性製造過程。 將參考附圖描述本公開的實施例。
100‧‧‧3D記憶體件
202‧‧‧基底
206‧‧‧電晶體
207‧‧‧觸點
210、229、236、259‧‧‧電介質層
216、234、271‧‧‧導體層
219‧‧‧鍵合界面
222‧‧‧周邊互連層
223‧‧‧陣列互連層
226‧‧‧位線觸點
228‧‧‧半導體通道
230‧‧‧NAND串
238、240‧‧‧選擇閘
242‧‧‧交替導體/電介質堆疊層
244‧‧‧半導體層
251‧‧‧磊晶層
257‧‧‧字線通孔
258‧‧‧字線觸點
260‧‧‧第一半導體結構
262‧‧‧第二半導體結構
273‧‧‧導體插塞
280‧‧‧焊盤
282‧‧‧焊盤開口
X、Y‧‧‧方向

Claims (20)

  1. 一種3D記憶體件，包括： 陣列元件半導體結構，包括： 設置於半導體層上的交替導體/電介質堆疊層，以及 設置於所述交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層； 周邊元件半導體結構，包括： 設置於基底上的至少一個周邊元件，以及 設置於所述至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層； 嵌入所述陣列元件半導體結構或所述周邊互連層中的至少一個焊盤；以及 暴露所述至少一個焊盤的表面的焊盤開口； 其中，所述陣列互連層與所述周邊互連層鍵合，並且所述至少一個焊盤透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述至少一個周邊元件電連接。
  2. 如請求項1所述的3D記憶體件，其中： 所述至少一個焊盤嵌入所述周邊互連層中； 所述焊盤開口延伸通過所述陣列元件半導體結構並延伸到所述周邊互連層中；並且 所述至少一個焊盤透過至少一個第二互連結構與所述至少一個周邊元件電連接。
  3. 如請求項1所述的3D記憶體件，其中： 所述至少一個焊盤嵌入所述陣列互連層中； 所述焊盤開口的深度大於所述交替導體/電介質堆疊層的厚度；並且 所述至少一個焊盤透過所述至少一個第一互連結構和所述至少一個第二互連結構與至少一個周邊元件電連接。
  4. 如請求項1所述的3D記憶體件，其中： 所述至少一個焊盤嵌入電介質層中並夾置於與所述交替導體/電介質堆疊層的頂表面共面的第一橫向表面和與所述交替導體/電介質堆疊層的底表面共面的第二橫向表面之間； 所述焊盤開口的深度小於所述交替導體/電介質堆疊層的厚度；並且 所述至少一個焊盤透過所述電介質層中的至少一個焊盤互連結構、所述至少一個第一互連結構和所述至少一個第二互連結構與至少一個周邊元件電連接。
  5. 如請求項3所述的3D記憶體件，其中，所述至少一個焊盤位於所述交替導體/電介質堆疊層的側邊緣處並接近階梯結構區。
  6. 如請求項3所述的3D記憶體件，其中： 所述至少一個焊盤位於所述陣列互連層中的電介質層中；並且 所述焊盤開口延伸通過所述交替導體/電介質堆疊層。
  7. 如請求項6所述的3D記憶體件，其中： 所述至少一個焊盤位於延伸通過所述交替導體/電介質堆疊層的電介質結構中。
  8. 如請求項7所述的3D記憶體件，其中： 所述電介質結構透過阻擋結構而與所述交替導體/電介質堆疊層隔離開。
  9. 一種用於形成3D記憶體件的方法，包括： 形成陣列元件半導體結構，所述陣列元件半導體結構包括： 設置於半導體層上的交替導體/電介質堆疊層，以及 設置於所述交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層； 形成周邊元件半導體結構，所述周邊元件半導體結構包括： 設置於基底上的至少一個周邊元件，以及 設置於所述至少一個周邊元件上並包括至少一個第二互連結構和至少一個焊盤的周邊互連層，所述至少一個焊盤透過所述至少一個第二互連結構與所述至少一個周邊元件電連接； 將所述陣列互連層鍵合到所述周邊互連層，以使得所述至少一個第一互連結構與所述至少一個第二互連結構結合；以及 形成暴露所述至少一個焊盤的表面的焊盤開口。
  10. 如請求項9所述的用於形成3D記憶體件的方法，還包括： 在將所述陣列互連層鍵合到所述周邊互連層之前，將所述至少一個焊盤形成在所述周邊互連層中並與所述至少一個第二互連結構接觸；以及 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述陣列元件半導體結構並延伸到所述周邊互連層中的所述焊盤開口，以暴露所述至少一個焊盤的表面。
  11. 一種用於形成3D記憶體件的方法，包括： 形成陣列元件半導體結構，所述陣列元件半導體結構包括： 設置於半導體層上的交替導體/電介質堆疊層，以及 設置於所述交替導體/電介質堆疊層上並包括至少一個第一互連結構和至少一個焊盤的陣列互連層； 形成周邊元件半導體結構，所述周邊元件半導體結構包括： 設置於基底上的至少一個周邊元件，以及 設置於所述至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層； 將所述陣列互連層鍵合到所述周邊互連層，以使得所述至少一個第一互連結構與所述至少一個第二互連結構結合，並且所述至少一個焊盤透過所述至少一個第一互連結構和所述至少一個第二互連結構與所述至少一個周邊元件電連接；以及 形成暴露所述至少一個焊盤的表面的焊盤開口。
  12. 如請求項11所述的用於形成3D記憶體件的方法，所述方法還包括： 在將所述陣列互連層鍵合到所述周邊互連層之前，將所述至少一個焊盤形成在所述陣列互連層中並與所述至少一個第一互連結構接觸；以及 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述半導體層並延伸到所述陣列互連層中的所述焊盤開口，以暴露所述至少一個焊盤的表面。
  13. 如請求項11所述的用於形成3D記憶體件的方法，還包括： 在將所述陣列互連層鍵合到所述周邊互連層之前，形成阻擋結構以在所述陣列元件半導體中形成貫穿陣列接觸區；以及 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述貫穿陣列接觸區並延伸到所述陣列互連層中的所述焊盤開口。
  14. 如請求項11所述的用於形成3D記憶體件的方法，還包括： 在將所述陣列互連層鍵合到所述周邊互連層之前，形成穿透所述交替導體/電介質堆疊層的電介質結構；以及 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述電介質結構區並延伸到所述陣列互連層中的所述焊盤開口。
  15. 如請求項11所述的用於形成3D記憶體件的方法，還包括： 在所述交替導體/電介質堆疊層的側邊緣處並接近所述交替導體/電介質堆疊層的階梯結構區形成所述焊盤開口。
  16. 一種用於形成3D記憶體件的方法，包括： 形成陣列元件半導體結構，所述陣列元件半導體結構包括： 設置於半導體層上的交替導體/電介質堆疊層，以及 設置於所述交替導體/電介質堆疊層上並包括至少一個第一互連結構的陣列互連層； 形成周邊元件半導體結構，所述周邊元件半導體結構包括： 設置於基底上的至少一個周邊元件，以及 設置於所述至少一個周邊元件上並包括至少一個第二互連結構的周邊互連層； 將所述陣列互連層鍵合到所述周邊互連層，以使得至少一個第一互連結構與至少一個第二互連結構結合； 形成暴露所述至少一個第一互連結構的表面或所述至少一個第二互連結構的表面的焊盤開口；以及 在所述焊盤開口的底部形成焊盤，以使得所述焊盤透過所述至少一個第一互連結構或所述至少一個第二互連結構電連接到所述至少一個周邊元件。
  17. 如請求項16所述的用於形成3D記憶體件的方法，還包括： 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述陣列元件半導體結構並延伸到所述周邊互連層中的所述焊盤開口，以暴露所述至少一個第二互連結構的表面；以及 將所述焊盤形成在所述周邊互連層中的所述焊盤開口的底部並與所述至少一個第二互連結構接觸。
  18. 如請求項16所述的用於形成3D記憶體件的方法，還包括： 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述半導體層並延伸到所述陣列互連層中的所述焊盤開口，以暴露所述至少一個第一互連結構的表面；以及 將所述焊盤形成在所述陣列互連層中的所述焊盤開口的底部並與所述至少一個第一互連結構接觸。
  19. 如請求項16所述的用於形成3D記憶體件的方法，還包括： 在將所述陣列互連層鍵合到所述周邊互連層之前，形成阻擋結構以形成貫穿陣列接觸區陣列元件半導體； 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述貫穿陣列接觸區並延伸到所述陣列互連層中的所述焊盤開口，以暴露所述至少一個第一互連結構的表面；以及 將所述焊盤形成在所述陣列互連層中的所述焊盤開口的底部並與所述至少一個第一互連結構接觸。
  20. 如請求項16所述的用於形成3D記憶體件的方法，還包括： 在將所述陣列互連層鍵合到所述周邊互連層之前，形成穿透所述交替導體/電介質堆疊層的電介質結構； 在將所述陣列互連層鍵合到所述周邊互連層之後，形成穿透所述電介質結構區並延伸到所述陣列互連層中的所述焊盤開口，以暴露所述至少一個第一互連結構的表面；以及 將所述焊盤形成在所述陣列互連層中的所述焊盤開口的底部並與所述至少一個第一互連結構接觸。
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