KR20220069152A - 반도체 장치 및 이를 포함하는 데이터 저장 시스템 - Google Patents

반도체 장치 및 이를 포함하는 데이터 저장 시스템 Download PDF

Info

Publication number
KR20220069152A
KR20220069152A KR1020200155461A KR20200155461A KR20220069152A KR 20220069152 A KR20220069152 A KR 20220069152A KR 1020200155461 A KR1020200155461 A KR 1020200155461A KR 20200155461 A KR20200155461 A KR 20200155461A KR 20220069152 A KR20220069152 A KR 20220069152A
Authority
KR
South Korea
Prior art keywords
conductive pattern
electrode
input
output
layer
Prior art date
Application number
KR1020200155461A
Other languages
English (en)
Inventor
안재호
김지원
황성민
임준성
성석강
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200155461A priority Critical patent/KR20220069152A/ko
Priority to US17/523,337 priority patent/US11935597B2/en
Priority to CN202111357585.9A priority patent/CN114520232A/zh
Publication of KR20220069152A publication Critical patent/KR20220069152A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • H01L27/11573—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H01L27/11575—
    • H01L27/11582—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 장치 및 이를 포함하는 정보 저장 시스템을 제공한다. 이 반도체 장치는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제2 면 하부의 후면 절연 층; 상기 후면 절연 층 하부의 외측 입출력 도전성 패턴; 상기 반도체 기판의 상기 제1 면 상에서, 게이트 전극 및 소스/드레인 영역을 포함하는 회로 소자; 상기 반도체 기판의 상기 제1 면 상의 내측 입출력 도전성 패턴, 상기 내측 입출력 도전성 패턴의 적어도 일부는 상기 게이트 전극의 적어도 일부와 동일한 레벨에 배치되고; 상기 반도체 기판 및 상기 후면 절연 층을 관통하고, 상기 내측 입출력 도전성 패턴 및 상기 외측 입출력 도전성 패턴과 전기적으로 연결되는 관통 전극 구조물; 및 상기 반도체 기판의 상기 제1 면 상에서, 상기 회로 소자 보다 높은 레벨에 배치되는 메모리 셀 어레이 영역을 포함한다.

Description

반도체 장치 및 이를 포함하는 데이터 저장 시스템{SEMICONDUCTOR DEVICE AND DATA STORAGE SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 데이터 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 반도체 장치를 포함하는 데이터 저장 시스템을 제공하는 것이다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 제1 구조물 및 제1 구조물 상의 제2 구조물을 포함한다. 상기 제1 구조물은 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판, 상기 반도체 기판의 상기 제1 면 상의 전면 구조물 및 상기 반도체 기판의 상기 제2 면 아래의 후면 구조물, 및 상기 반도체 기판을 관통하는 부분을 포함하는 관통 전극 구조물을 포함한다. 상기 제2 구조물은 수직 방향으로 적층되는 게이트 층들 및 상기 게이트 층들을 관통하는 메모리 수직 구조물을 포함한다. 상기 전면 구조물은 차례로 적층된 게이트 유전체층 및 게이트 전극을 포함하는 제1 게이트 구조물 및 제1 소스/드레인 영역을 포함하는 제1 회로 소자, 및 상기 게이트 전극의 적어도 일부와 동일한 높이 레벨에 위치하는 부분을 갖는 내측 입출력 도전성 패턴을 포함하고, 상기 후면 구조물은 상기 반도체 기판의 상기 제2 면 하부의 후면 절연 층 및 상기 후면 절연 층 하부의 외측 입출력 도전성 패턴을 포함하고, 상기 관통 전극 구조물은 상기 외측 입출력 도전성 패턴 및 상기 내측 입출력 도전성 패턴과 전기적으로 연결되는 관통 전극 및 상기 관통 전극의 측면 상의 절연성 스페이서를 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 장치를 제공한다. 이 반도체 장치는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제2 면 하부의 후면 절연 층; 상기 후면 절연 층 하부의 외측 입출력 도전성 패턴; 상기 반도체 기판의 상기 제1 면 상에서, 게이트 전극 및 소스/드레인 영역을 포함하는 회로 소자; 상기 반도체 기판의 상기 제1 면 상의 내측 입출력 도전성 패턴, 상기 내측 입출력 도전성 패턴의 적어도 일부는 상기 게이트 전극의 적어도 일부와 동일한 레벨에 배치되고; 상기 반도체 기판 및 상기 후면 절연 층을 관통하고, 상기 내측 입출력 도전성 패턴 및 상기 외측 입출력 도전성 패턴과 전기적으로 연결되는 관통 전극 구조물; 및 상기 반도체 기판의 상기 제1 면 상에서, 상기 회로 소자 보다 높은 레벨에 배치되는 메모리 셀 어레이 영역을 포함한다.
본 발명의 기술적 사상의 일 실시 예에 따른 데이터 저장 시스템을 제공한다. 상기 데이터 저장 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함한다. 상기 반도체 장치는, 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판; 상기 반도체 기판의 상기 제2 면 하부의 후면 절연 층; 상기 후면 절연 층 하부의 외측 입출력 도전성 패턴; 상기 반도체 기판의 상기 제1 면 상에서, 게이트 전극 및 소스/드레인 영역을 포함하는 회로 소자; 상기 반도체 기판의 상기 제1 면 상에서, 상기 게이트 전극과 동일한 두께 및 동일한 물질로 형성되는 내측 입출력 도전성 패턴; 상기 반도체 기판 및 상기 후면 절연 층을 관통하고, 상기 내측 입출력 도전성 패턴 및 상기 외측 입출력 도전성 패턴과 전기적으로 연결되는 관통 전극 구조물; 및 상기 반도체 기판의 상기 제1 면 상에서, 상기 회로 소자 보다 높은 레벨에 배치되는 메모리 셀 어레이 영역을 포함한다.
실시 예들에 따르면, 집적도 및 신뢰도를 향상시킬 수 있는 반도체 장치 및 이를 포함하는 데이터 저장 시스템을 제공할 수 있다. 실시예들에 따른 반도체 장치는 반도체 기판 및 상기 반도체 기판 상의 주변 회로를 포함하는 제1 구조물과 메모리 셀 어레이 영역을 포함하는 제2 구조물을 포함할 수 있다. 상기 제1 구조물과 상기 제2 구조물을 수직 방향으로 배치할 수 있으므로, 반도체 장치의 집적도를 향상시킬 수 있다.
실시 예들에 따르면, 상기 제2 구조물은 상기 반도체 기판을 관통하며 상기 주변 회로와 전기적으로 연결될 수 있는 관통 전극 및 상기 반도체 기판 하부에서 상기 관통 전극과 전기적으로 연결될 수 있는 외측 입출력 도전성 패턴을 더 포함할 수 있다. 따라서, 상기 주변 회로와 상기 외측 입출력 도전성 패턴 사이에서의 전기적 통로(electrical path)를 최소화할 수 있기 때문에, 반도체 장치의 성능 및 신뢰성을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 단면도이다.
도 2a 및 도 2b는 도 1의 일부분을 확대한 부분 확대 단면도들이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 단면도이다.
각각의 도 4 내지 도 8은 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 단면도이다.
도 9b은 도 9a의 일부분을 확대한 부분 확대 단면도이다.
각각의 도 10 내지 도 11g는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 단면도이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 개략적인 단면도이다.
도 13은 도 12의 일부분을 확대한 부분 확대 단면도이다.
각각의 도 14a 및 도 14b는 본 발명의 일 실시예에 따른 반도체 장치의 변형 예를 나타낸 부분 확대 단면도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 나타낸 공정 흐름도이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 나타낸 단면도들이다.
도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
이하에서, '상', '상부', '상면', '하', '하부', '하면', '측면' 등의 용어는 도면부호로 표기되어 별도로 지칭되는 경우를 제외하고, 도면을 기준으로 지칭하는 것으로 이해될 수 있다.
도 1 및 도 2a를 참조하여, 본 발명의 일 실시예에 따른 반도체 장치를 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 개략적인 단면도이고, 도 2a는 도 1의 'A'로 표시된 영역 및 'B1'으로 표시된 영역을 각각 확대한 부분 확대 단면도이다.
우선, 도 1 및 도 2a를 중심으로 참조하면, 일 실시예에 따른 반도체 장치(1)는 제1 구조물(3) 및 상기 제1 구조물(3) 상의 제2 구조물(103)을 포함할 수 있다.
상기 제1 구조물(3)은 주변 회로(14)를 포함할 수 있고, 상기 제2 구조물(103)은 정보(data)를 저장할 수 있는 메모리 셀들이 3차원적으로 배열된 메모리 셀 어레이 영역(CA) 및 상기 메모리 셀 어레이 영역(CA)과 인접하는 계단 영역(SA)을 포함할 수 있다.
상기 제1 구조물(3)은 제1 반도체 칩 또는 제1 칩 구조물로 지칭될 수 있고, 상기 제2 구조물(103)은 제2 반도체 칩 또는 제2 칩 구조물로 지칭될 수 있다.
예시적인 예에서, 상기 제1 구조물(3)은 서로 대향하는 제1 면(5a) 및 제2 면(5b)을 갖는 반도체 기판(5), 상기 반도체 기판(5)의 상기 제1 면(5a) 상의 전면 구조물(7F), 상기 반도체 기판(5)의 상기 제2 면(5b) 하부의 후면 구조물(7B), 및 적어도 상기 반도체 기판(5)을 관통하는 부분을 포함하는 관통 전극 구조물(86)을 포함할 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 반도체 기판(5)의 상기 제1 면(5a) 상의 소자분리 막(9), 상기 소자분리 막(9)에 의해 한정되는 활성 영역들(11a)을 포함할 수 있다. 상기 전면 구조물(7F)은 상기 주변 회로(14)를 포함할 수 있다. 상기 주변 회로(14) 중 적어도 몇몇은 모스 트랜지스터들일 수 있다. 예를 들어, 상기 주변 회로(14)는 제1 회로 소자(14a) 및 제2 회로 소자(14b)를 포함할 수 있다. 상기 제1 회로 소자(14a)는 제1 게이트 구조물(19g1) 및 제1 소스/드레인 영역들(39a)을 포함할 수 있고, 상기 제2 회로 소자(14b)는 제2 게이트 구조물(19g2) 및 제2 소스/드레인 영역들(39b)을 포함할 수 있다.
실시예들에서, 상기 제1 회로 소자(14a)는 입출력 회로 소자일 수 있고, 상기 제2 회로 소자(14b)는 주변 회로 소자일 수 있다.
상기 제1 게이트 구조물(19g1)의 적어도 일부는 상기 활성 영역들(11a) 중 어느 하나의 회로 활성 영역(11a) 상에 배치될수 있고, 상기 제1 소스/드레인 영역들(39a)은 상기 제1 게이트 구조물(19g1) 양 옆의 상기 회로 활성 영역(11a) 내에 배치될 수 있다. 상기 제1 게이트 구조물(19g1)은 상기 회로 활성 영역(11a) 상에 차례로 적층된 게이트 유전체 층(21g) 및 게이트 전극(23g)을 포함할 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 게이트 전극(23g)의 적어도 일부와 동일한 높이 레벨에 위치하는 부분을 갖는 내측 입출력 도전성 패턴(23p)을 더 포함할 수 있다.
예시적인 예에서, 각각의 상기 게이트 전극(23g) 및 상기 내측 입출력 도전성 패턴(23p)은 하부 도전성 패턴(26g, 26p) 및 상기 하부 도전성 패턴(26g, 26p) 상에서 하나 또는 복수의 층을 포함하는 상부 도전성 패턴(30g, 30p)을 포함할 수 있다. 상기 하부 도전성 패턴(26g, 26p)은 실리콘 층, 예를 들어 도우프트 실리콘 층을 포함할 수 있고, 상기 상부 도전성 패턴(30g, 30p)은 금속 질화물 층(e.g., TiN 층 등), 금속 층(e.g., W 층 등) 및 금속-반도체 화합물 층(e.g., WSi 층 등) 중 어느 하나로 형성되거나, 또는 둘 이상의 조합으로 형성될 수 있다. 예를 들어, 각각의 상기 게이트 전극(23g) 및 상기 내측 입출력 도전성 패턴(23p)은 도우프트 실리콘 층 및 상기 도우프트 실리콘 층 상에서 상기 도우프트 실리콘 층과 접촉하는 금속-반도체 화합물 층으로 형성될 수 있다.
이하에서, 상기 게이트 전극(23g)의 상기 하부 도전성 패턴(26g)은 하부 게이트 패턴(26g)으로 지칭하고, 상기 게이트 전극(23g)의 상기 상부 도전성 패턴(30g)은 상부 게이트 패턴(30g)로 지칭하고, 상기 내측 입출력 도전성 패턴(23p)의 상기 하부 도전성 패턴(26p)은 하부 패드 패턴(26p)으로 지칭하고, 상기 내측 입출력 도전성 패턴(23p)의 상기 상부 도전성 패턴(30p)은 상부 패드 패턴(30p)으로 지칭하여 설명하기로 한다.
상기 하부 게이트 패턴(26g) 및 상기 하부 패드 패턴(26p)은 서로 동일한 물질로 형성될 수 있고, 상기 상부 게이트 패턴(30g) 및 상기 하부 패드 패턴(30p)은 서로 동일한 물질로 형성될 수 있다.
예시적인 예에서, 상기 하부 게이트 패턴(26g) 및 상기 하부 패드 패턴(26p)은 서로 동일한 두께를 가질 수 있다. 상기 상부 게이트 패턴(30g) 및 상기 상부 패드 패턴(30p)은 서로 동일한 두께를 가질 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 각각의 상기 제1 및 제2 게이트 구조물들(19g1, 19g2) 상의 게이트 캐핑 패턴(33g) 및 상기 내측 입출력 도전성 패턴(23p) 상의 패드 캐핑 패턴(33p)을 더 포함할 수 있다. 상기 게이트 캐핑 패턴(33g) 및 상기 패드 캐핑 패턴(33p)은 서로 동일한 절연성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 캐핑 패턴(33g) 및 상기 패드 캐핑 패턴(33p)은 실리콘 산화물 층, 실리콘 질화물 층 또는 실리콘산질화물 층 중 적어도 하나를 포함할 수 있다.
차례로 적층되는 상기 제1 및 제2 게이트 구조물들(19g1, 19g2) 및 상기 게이트 캐핑 패턴들(33g)은 게이트 적층 패턴들(17g)을 구성할 수 있다. 차례로 적층되는 상기 내측 입출력 도전성 패턴(23p) 및 상기 패드 캐핑 패턴(33p)은 패드 적층 패턴(17p)을 구성할 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 게이트 적층 패턴(17g)의 측면 상의 게이트 스페이서(36g) 및 상기 패드 적층 패턴(17p)의 측면 상의 패드 스페이서(36p)를 더 포함할 수 있다. 상기 게이트 스페이서(36g) 및 상기 패드 스페이서(36p)는 서로 동일한 절연성 물질로 형성될 수 있다. 예를 들어, 상기 게이트 스페이서(36g) 및 상기 패드 스페이서(36p)는 실리콘 산화물 층, 실리콘 질화물 층 또는 실리콘산질화물 층 중 적어도 하나를 포함할 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 반도체 기판(5)의 상기 제1 면(5a) 상에서 상기 소자분리 막(9), 상기 게이트 적층 패턴들(17g), 상기 패드 적층 패턴(17p), 상기 게이트 스페이서(36g) 및 상기 패드 스페이서(36p)를 덮는 절연성 라이너(42)를 더 포함할 수 있다. 상기 절연성 라이너(42)는 실리콘 산화물과 다른 물질, 예를 들어 실리콘 잘화물로 형성될 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 절연성 라이너(42) 상에 배치되는 제1 절연 구조물(45)을 더 포함할 수 있다.
예시적인 예에서, 상기 제1 절연 구조물(45)은 차례로 적층되는 제1 절연 층(45a), 제2 절연 층(45b), 제3 절연 층(45c) 및 제4 절연 층(45d)을 포함할 수 있다.
상기 제2 절연 층(45b)은 상기 제1 절연 층(45a) 및 상기 제3 절연 층(45c)과 다른 물질로 형성될 수 있다. 예를 들어, 상기 제1 절연 층(45a) 및 상기 제3 절연 층(45c)은 실리콘 산화물 또는 저 유전체(low-k dielectric)로 형성될 수 있고, 상기 제2 절연 층(45b)은 실리콘 질화물 또는 고 유전체(high-k dielectric)로 형성될 수 있다.
예시적인 예에서, 상기 제2 절연 층(45b)은 다층 구조로 형성될 수 있다. 예를 들어, 상기 제2 절연 층(45b)은 서로 다른 유전율을 갖고 차례로 적층되는 고 유전체 층들로 형성될 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 제1 절연 구조물(45)의 일부를 관통하는 콘택 플러그들(48)을 더 포함할 수 있다. 예를 들어, 상기 콘택 플러그들(48)은 상기 제1 절연 구조물(45)의 상기 제1 및 제2 절연 층들(45a, 45b)을 관통할 수 있다. 상기 콘택 플러그들(48)은 공면을 이루는 상부면들을 가질 수 있다.
예시적인 예에서, 상기 콘택 플러그들(48)은 상기 내측 입출력 도전성 패턴(23p)과 접촉하며 전기적으로 연결되는 입출력 연결 콘택 플러그(48p), 상기 주변 회로(14)의 상기 제1 및 제2 게이트 전극들(19g1, 19g2)과 각각 접촉하며 전기적으로 연결되는 제1 콘택 플러그들(48c1), 및 상기 주변 회로(14)의 상기 제1 및 제2 소스/드레인 영역들(39a, 39b)과 각각 접촉하며 전기적으로 연결되는 제2 콘택 플러그들(48c2)을 포함할 수 있다.
예시적인 예에서, 상기 입출력 연결 콘택 플러그(48p)는 수직 방향(Z)에서 상기 관통 전극 구조물(86)과 중첩할 수 있다.
예시적인 예에서, 상기 입출력 연결 콘택 플러그(48p)는 상기 내측 입출력 도전성 패턴(23p)과 접촉하면서 상기 내측 입출력 도전성 패턴(23p)의 내부로 연장될 수 있다. 따라서, 상기 입출력 연결 콘택 플러그(48p)의 하부면은 상기 내측 입출력 도전성 패턴(23p)의 상부면 보다 낮은 레벨에 배치될 수 있다.
예시적인 예에서, 상기 입출력 연결 콘택 플러그(48p)는 상기 상부 패드 패턴(30p)과 접촉할 수 있고, 상기 하부 패드 패턴(26p)과 이격될 수 있다.
상기 입출력 연결 콘택 플러그(48p), 상기 제1 콘택 플러그들(48c1), 및 제2 콘택 플러그들(48c2)의 각각은 플러그 패턴(54) 및 상기 플러그 패턴(54)의 측면 및 바닥면을 덮는 배리어 층(52)을 포함할 수 있다. 상기 제2 콘택 플러그들(48c2)의 각각은 상기 배리어 층(52)과 각각의 상기 제1 및 제2 소스/드레인 영역들(39a, 39b) 사이의 금속-반도체 화합물 층(50)을 더 포함할 수 있다. 상기 플러그 패턴(54)은 텅스텐 등과 같은 금속 물질을 포함할 수 있다. 일 예에서, 상기 배리어 층(52)은 Ti 등과 같은 금속 층 및 TiN 등과 같은 금속 질화물 층을 포함하는 다중 층으로 형성될 수 있다. 다른 예에서, 상기 배리어 층(52)은 TiN 등과 같은 금속 질화물 층으로 형성될 수 있다. 상기 금속-반도체 화합물 층(50)은 TiSi, CoSi 또는 NiSi 등과 같은 금속 실리사이드로 형성될 수 있지만, 실시예는 이와 같은 물질에 한정되지 않다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 콘택 플러그들(48)과 전기적으로 연결되는 하부 배선들(60)을 더 포함할 수 있다. 일 예에서, 상기 하부 배선들(60)은 상기 제2 절연 층(45b) 상에서 상기 콘택 플러그들(48)과 전기적으로 연결될 수 있다. 다른 예에서, 상기 하부 배선들(60)은 상기 제1 절연 층(45a) 및 상기 콘택 플러그들(48)과 접촉하면서 상기 콘택 플러그들(48)과 전기적으로 연결될 수 있다.
일 예에서, 상기 제3 절연 층(45c)은 상기 하부 배선들(60)의 측면들 상에 배치될 수 있다.
상기 하부 배선들(60)의 각각은 배선 패턴(64) 및 상기 배선 패턴(64)의 하부면을 덮는 배리어 층(62)을 더 포함할 수 있다. 상기 배리어 층(62)은 금속 질화물(e.g., TiN 등)을 포함할 수 있다. 상기 배선 패턴(64)은 금속(e.g., Cu 또는 W 등)을 포함할 수 있다. 일 예에서, 상기 배리어 층(62)은 상기 배선 패턴(64)의 하부면을 덮는 부분으로터 상기 배선 패턴(64)의 측면 상으로 연장되어, 상기 배선 패턴(64)의 측면을 덮을 수 있다.
상기 하부 배선들(60)은 입출력 연결 배선(60a) 및 회로 배선들(60b)을 포함할 수 있다.
일 예에서, 상기 입출력 연결 배선(60a)은 상기 제1 회로 소자(14a)와 전기적으로 연결되는 상기 제1 및 제2 콘택 플러그들(48c1, 48c2) 중 어느 하나, 예를 들어 상기 제2 콘택 플러그(48c2) 및 상기 입출력 연결 콘택 플러그(48p)와 접촉하며 상기 제2 콘택 플러그(48c2) 및 상기 입출력 연결 콘택 플러그(48p)를 전기적으로 연결할 수 있다. 일 예에서, 상기 제1 회로 소자(14a)와 전기적으로 연결되는 상기 제1 및 제2 콘택 플러그들(48c1, 48c2) 중 어느 하나의 상기 제2 콘택 플러그(48c2)는 상기 제1 회로 소자(14a)의 상기 제1 소스/드레인 영역들(39a) 중 어느 하나의 제1 소스/드레인 영역과 전기적으로 연결될 수 있다. 따라서, 상기 입출력 연결 배선(60a)은 상기 제1 회로 소자(14a)와 상기 내측 입출력 도전성 패턴(23p)을 전기적으로 연결할 수 있다.
상기 입출력 연결 콘택 플러그(48p)는 상기 내측 입출력 도전성 패턴(23p)과 중첩하는 상기 입출력 연결 배선(60a)의 부분과 상기 내측 입출력 도전성 패턴(23p) 사이에서 상기 입출력 연결 배선(60a)과 상기 내측 입출력 도전성 패턴(23p)을 전기적으로 연결할 수 있고, 어느 하나의 회로 콘택 플러그, 즉 상기 제2 콘택 플러그(48c2)는 상기 제1 회로 소자(14a)와 중첩하는 상기 입출력 연결 배선(60a)의 부분과 상기 제1 회로 소자(14a)를 전기적으로 연결할 수 있다.
일 예에서, 상기 회로 배선들(60b)은 상기 콘택 플러그들(48) 중에서 상기 입출력 연결 배선(60a)과 전기적으로 연결되지 않는 콘택 플러그들(48)과 전기적으로 연결될 수 있다. 따라서, 상기 회로 배선들(60b)은 상기 콘택 플러그들(48)을 통해서 상기 주변 회로(14)와 전기적으로 연결될 수 있다.
예시적인 예에서, 상기 전면 구조물(7F)은 상기 제3 절연 층(45c) 및 상기 하부 배선들(60) 상에서, 서로 다른 높이 레벨에 위치하는 복수의 상부 배선들(67) 및 상기 복수의 배선들(67) 각각의 하부에 배치되는 복수의 배선 비아들(69)을 더 포함할 수 있다.
실시 예들에서, "배선" 용어는 라인 모양의 배선들을 의미할 수 있다. 따라서, 상기 하부 배선들(60) 및 상기 상부 배선들(67)의 각각은 라인 모양의 배선일 수 있다. 상기 게이트 전극(23g) 보다 높은 레벨에 위치하는 라인 모양의 배선들 중에서, 상기 하부 배선들(60)은 최하부에 위치할 수 있다. 이와 같이, 라인 모양의 배선들 중에서 최하부에 위치하는 상기 하부 배선들(60)은 상기 입출력 연결 배선(60a) 및 사익 회로 배선들(60b)을 포함할 수 있다.
상기 복수의 상부 배선들(67) 및 상기 복수의 배선 비아들(69)은 상기 회로 배선들(60b)과 전기적으로 연결될 수 있다. 상기 복수의 상부 배선들(67) 및 상기 복수의 배선 비아들(69)은 상기 제4 절연 층(65d) 내에 배치될 수 있다.
상기 복수의 상부 배선들(67) 중 최상부의 상부 배선들 상에 제1 접합 패턴들(70)이 배치될 수 있다. 상기 제1 접합 패턴들(70)의 각각은 제1 접합 패드(70P) 및 상기 제1 접합 패드(70P) 하부의 제1 접합 비아(70V)를 포함할 수 있다. 일 예에서, 상기 제1 접합 패턴들(70)은 구리 물질을 포함할 수 있다.
상기 제1 접합 패턴들(70)의 상부면들 및 상기 제4 절연 층(65d)의 상부면은 공면을 이룰 수 있다.
예시적인 예에서, 상기 후면 구조물(7B)은 상기 반도체 기판(5)의 상기 제2 면(5b)을 덮는 후면 절연 층(80), 및 상기 후면 절연 층(80) 하부의 외측 입출력 도전성 패턴(98)을 포함할 수 있다. 일 예에서, 상기 외측 입출력 도전성 패턴(98)은 알루미늄 등과 같은 도전성 물질을 포함할 수 있지만, 실시예은 이에 한정하지 않고, 알루미늄 이외의 다른 물질, 예를 들어 구리 등을 포함할 수 있다. 일 예에서, 상기 후면 절연 층(80)은 실리콘 산화물, 실리콘 질화물 또는 폴리 이미드 등과 같은 절연성 물질을 포함할 수 있다.
예시적인 예에서, 상기 관통 전극 구조물(86)의 적어도 일부는 상기 후면 절연 층(80), 상기 반도체 기판(5) 및 상기 소자분리 막(9)을 관통하는 관통 홀(83) 내에 배치될 수 있다.
예시적인 예에서, 상기 관통 전극 구조물(86)은 상기 내측 입출력 도전성 패턴(23p) 및 상기 외측 입출력 도전성 패턴(98)과 전기적으로 연결될 수 있다. 예를 들어, 상기 관통 전극 구조물(86)은 상기 반도체 기판(5)을 관통하는 부분으로부터 하부로 연장되어 상기 후면 절연 층(80)을 관통하고 상기 외측 입출력 도전성 패턴(98)과 접촉할 수 있고, 상기 반도체 기판(5)을 관통하는 부분으로부터 상부로 연장되어 상기 소자분리 막(9)을 관통하고 상기 내측 입출력 도전성 패턴(23p)과 접촉할 수 있다. 따라서, 상기 관통 전극 구조물(86)은 상기 후면 절연 층(80), 상기 반도체 기판(5) 및 상기 소자분리 막(9)을 관통할 수 있다.
상기 관통 전극 구조물(86)은 관통 전극(90) 및 상기 관통 전극(90)의 측면을 둘러싸는 절연성 스페이서(88)를 포함할 수 있다. 상기 절연성 스페이서(88)는 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질을 포함할 수 있다.
예시적인 예에서, 상기 관통 전극(90)은 전극 패턴(96), 상기 전극 패턴(96)의 측면 및 상부면을 덮는 배리어 층(94), 상기 배리어 층(94)과 상기 내측 입출력 도전성 패턴(23p) 사이의 금속-반도체 화합물 층(92)을 포함할 수 있다. 상기 전극 패턴(96)은 텅스텐, 알루미늄 또는 구리 등과 같은 금속 물질을 포함할 수 있다. 일 예에서, 상기 배리어 층(94)은 Ti 등과 같은 금속 층 및 TiN, TaN 또는 WN 등과 같은 금속 질화물 층을 포함하는 다중 층으로 형성될 수 있다. 다른 예에서, 상기 배리어 층(94)은 TiN, TaN 또는 WN 등과 같은 금속 질화물 층으로 형성될 수 있다. 상기 금속-반도체 화합물 층(92)은 TiSi, TaSi, WSi, CoSi 또는 NiSi 등과 같은 금속 실리사이드로 형성될 수 있지만, 실시예는 이와 같은 물질에 한정되지 않다.예시적인 예에서, 상기 관통 전극(90)은 하부면의 폭 보다 상부면의 폭이 작을 수 있다. 여기서, 상기 관통 전극(90)의 상기 하부면은 상기 외측 입출력 도전성 패턴(98)과 접촉할 수 있고, 상기 관통 전극(90)의 상기 상부면은 상기 내측 입출력 도전성 패턴(23p)과 접촉할 수 있다.
예시적인 예에서, 상기 관통 전극(90)는 상기 내측 입출력 도전성 패턴(23p)과 접촉하면서 상기 내측 입출력 도전성 패턴(23p)의 내부로 연장될 수 있다. 따라서, 상기 관통 전극(90)의 상기 상부면은 상기 내측 입출력 도전성 패턴(23p)의 하부면 보다 높은 레벨에 배치될 수 있다.
예시적인 예에서, 상기 관통 전극(90)은 상기 하부 패드 패턴(26p)과 접촉할 수 있고, 상기 상부 패드 패턴(30p)과 이격될 수 있다.
예시적인 예에서, 상기 관통 전극(90)의 상단은 상기 절연성 스페이서(88)의 상단 보다 높은 레벨에 배치될 수 있다.
예시적인 예에서, 상기 제2 구조물(103)은 패턴 구조물(109), 적층 구조물(113), 메모리 수직 구조물들(143c), 제2 절연 구조물(136) 및 제2 접합 패턴들(174)을 포함할 수 있다.
실시 예에서, 상기 적층 구조물(113)은 상기 메모리 셀 어레이 영역(CA) 및 상기 계단 영역(SA) 내에 배치될 수 있고, 상기 메모리 수직 구조물들(143c)은 상기 메모리 셀 어레이 영역(CA) 내에 배치될 수 있다. 따라서, 상기 메모리 셀 어레이 영역(CA)은 상기 적층 구조물(113)의 일부 영역 및 상기 메모리 수직 구조물들(143c)을 포함하는 것으로 설명될 수 있고, 상기 계단 영역(SA)은 상기 메모리 셀 어레이 영역(CA)과 인접하는 상기 적층 구조물(113)의 나머지 영역을 포함하는 것으로 설명될 수 있다.
상기 패턴 구조물(109)은 도우프트 실리콘 층을 포함할 수 있다. 예를 들어, 상기 패턴 구조물(109)은 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
상기 적층 구조물(113)은 상기 패턴 구조물(109)과 상기 제1 구조물(3) 사이에 배치될 수 있다.
예시적인 예에서, 상기 적층 구조물(113)은 수직 방향(Z)으로 교대로 반복적으로 적층되는 층간 절연 층들(118, 127) 및 게이트 층들(122, 131)을 포함할 수 있다. 각각의 상기 게이트 층들(122, 131)은 도전성 층을 포함할 수 있다. 상기 게이트 층들(122, 131)은 상기 수직 방향(Z)으로 서로 이격되면서 적층될 수 있다.
예시적인 예에서, 상기 게이트 층들(122, 131) 중 적어도 몇몇은 워드라인들일 수 있다. 상기 게이트 층들(122, 131) 중에서 상부에 위치하는 하나 또는 복수개의 상부 게이트 층들 및/또는 하부에 위치하는 하나 또는 복수개의 상부 게이트 층들은 선택 게이트 전극들일 수 있고, 상기 하나 또는 복수개의 상부 게이트 층들과 상기 하나 또는 복수개의 상부 게이트 층들 사이에 위치하는 복수개의 게이트 층들은 워드라인들일 수 있다.
예시적인 예에서, 상기 적층 구조물(113)은 제1 적층 영역(125) 및 상기 제1 적층 영역(125) 상의 제2 적층 영역(117)을 포함할 수 있다. 여기서, 상기 제1 적층 영역(125)은 상기 제2 적층 영역(117)과 상기 제1 구조물(3) 사이에 배치될 수 있다.
예시적인 예에서, 상기 제1 적층 영역(125)은 교대로 반복적으로 적층되는 제1 층간 절연 층들(127) 및 제1 게이트 층들(131)을 포함할 수 있다. 상기 제1 층간 절연 층들(127) 및 상기 제1 게이트 층들(131) 중 최하위 층 및 최상위 층은 상기 제1 층간 절연 층일 수 있다.
예시적인 예에서, 상기 제2 적층 영역(117)은 교대로 반복적으로 적층되는 제2 층간 절연 층들(118) 및 제2 게이트 층들(122)을 포함할 수 있다. 상기 제2 층간 절연 층들(118) 및 상기 제2 게이트 층들(122) 중 최하위 층 및 최상위 층은 상기 제2 층간 절연 층일 수 있다.
상기 계단 영역(SA) 내에서, 상기 제1 및 제2 게이트 층들(131, 122)은 계단 모양으로 배열되는 패드 영역들(GP)을 가질 수 있다. 상기 제1 및 제2 게이트 층들(131, 122)의 상기 패드 영역들(GP)은 상기 제1 구조물(3)로부터 상기 패턴 구조물(109)을 향하는 방향으로 낮아지는 계단 모양일 수 있다.
상기 제2 구조물(103)은 상기 패드 영역들(GP)과 접촉하며 상기 제1 및 제2 게이트 층들(131, 122)과 전기적으로 연결되는 게이트 콘택 플러그들(162)을 더 포함할 수 있다. 예를 들어, 상기 게이트 콘택 플러그들(162)은 상기 제1 및 제2 게이트 층들(131, 122) 중에서 선택 게이트 전극들 및 워드라인들일 수 있는 제1 및 제2 게이트 층들(131, 122)과 전기적으로 연결될 수 있다. 상기 게이트 콘택 플러그들(162)은 상기 제1 및 제2 게이트 층들(131, 122)의 상기 패드 영역들(GP)과 접촉하는 부분들로부터 아래로 연장될 수 있다. 상기 제2 구조물(103)은 상기 패턴 구조물(109)과 접촉하며 상기 패턴 구조물(109)과 전기적으로 연결되고, 상기 패턴 구조물(109)과 접촉하는 부분으로부터 아래로 연장되는 소스 콘택 플러그(160)을 더 포함할 수 있다. 상기 게이트 콘택 플러그들(162) 및 상기 소스 콘택 플러그(160)은 서로 동일한 도전성 물질로 형성될 수 있다.
상기 메모리 수직 구조물들(143c)은 상기 메모리 셀 어레이 영역(CA) 내의 상기 적층 구조물(113)을 관통할 수 있다. 예를 들어, 상기 메모리 수직 구조물들(143c)은 선택 게이트 전극들 및 워드라인들일 수 있는 상기 게이트 층들(122, 131)을 수직 방향(Z)으로 관통할 수 있다.
게이트일 예에서, 상기 메모리 수직 구조물들(143c)은 상기 적층 구조물(113)을 관통하는 부분으로부터 상기 패턴 구조물(109) 내로 연장되어 상기 패턴 구조물(109)과 접촉할 수 있다.
상기 제2 접합 패턴들(174)은 상기 제1 접합 패턴들(70)과 접촉하며 접합될 수 있다. 상기 제1 및 제2 접합 패턴들(70, 174)은 서로 동일한 도전성 물질, 예를 들어 구리를 포함할 수 있다. 예를 들어, 상기 제1 접합 패턴들(70)의 구리 물질과 상기 제2 접합 패턴들(174)의 구리 물질이 접촉하면서 접합될 수 있다. 상기 제1 절연 구조물(45)의 상기 제4 절연 층(45d)과 상기 제2 절연 구조물(136)은 서로 접촉하면서 접합될 수 있다.
예시적인 예에서, 상기 제2 절연 구조물(136)은 상기 제1 구조물(3) 상에서 상기 제2 접합 패턴들(174)의 측면들을 둘러싸며 상기 적층 구조물(113)을 덮을 수 있다.
상기 적층 구조물(113)과 상기 제1 구조물(3) 사이에서, 상기 제2 구조물(103)은 비트라인들(168b), 게이트 연결 배선들(168g), 비트라인 연결 비아들(164b) 및 게이트 연결 비아들(164b)를 더 포함할 수 있다. 상기 비트라인 연결 비아들(164b)은 상기 비트라인들(168b)과 상기 메모리 수직 구조물들(143c) 사이에서, 상기 비트라인들(168b)과 상기 메모리 수직 구조물들(143c)을 전기적으로 연결할 수 있다. 상기 게이트 연결 비아들(164g)은 상기 게이트 연결 배선들(168g)과 상기 게이트 콘택 플러그들(162) 사이에서 상기 게이트 연결 배선들(168g)과 상기 게이트 콘택 플러그들(162)을 전기적으로 연결할 수 있다.
상기 제2 구조물(103)은 상기 비트라인들(168b) 및 상기 게이트 연결 배선들(168g)을 상기 제2 접합 패턴들(174)과 전기적으로 연결하는 배선 연결 구조물(171)을 더 포함할 수 있다.
실시 예들에서, 상기 제1 및 제2 접합 패턴들(70, 174) 사이의 접합 및 상기 제1 및 제2 절연 구조물들(45, 136) 사이의 접합을 통하여, 상기 주변 회로(14)를 포함하는 상기 제1 구조물(3)과 상기 메모리 셀 어레이 영역(CA)을 포함하는 상기 제2 구조물(103)은 접촉하면서 접합될 수 있다. 따라서, 실시예에 따른 반도체 장치(1)는 수직 방향(Z)으로 서로 접촉하면서 접합되는 상기 제1 구조물(3)과 상기 제2 구조물(103)을 포함할 수 있기 때문에, 반도체 장치(1)의 집적도를 향상시킬 수 있다.
실시 예들에서, 상기 반도체 장치(1)는 상기 주변 회로(14)를 포함하는 상기 반도체 장치(1)는 상기 반도체 기판(5) 하부의 상기 외측 입출력 도전성 패턴(98)을 통하여, 상기 반도체 장치(1) 외부의 다른 반도체 장치 또는 컨트롤러 등과 통신하거나, 또는 전기적으로 연결될 수 있다. 따라서, 상기 주변 회로(14)와 상기 외측 입출력 도전성 패턴(98) 사이에서의 전기적 통로(electrical path)를 최소화할 수 있기 때문에, 반도체 장치(1)의 성능을 개선할 수 있고, 반도체 장치(1)의 신뢰성을 향상시킬 수 있다.
실시 예들에서, 상기 반도체 장치(1)는 상기 주변 회로(14)와 상기 외측 입출력 도전성 패턴(98) 사이에서의 전기적 통로(electrical path)를 보다 더 단축하기 위하여, 상기 게이트 전극(23g) 보다 높은 레벨에 위치하는 라인 모양의 배선들 중에서, 최하부에 위치하는 상기 입출력 연결 배선(60a)을 통하여, 상기 주변 회로(14)의 상기 제1 회로 소자, 즉 입출력 회로 소자(14a)와 상기 외측 입출력 도전성 패턴(98)을 전기적으로 연결할 수 있다. 따라서, 반도체 장치(1)의 성능을 보다 더 개선할 수 있고, 반도체 장치(1)의 신뢰성을 보다 더 향상시킬 수 있다.
다음으로, 도 1과 함께 도 2b를 참조하여 상기 메모리 수직 구조물(143c), 상기 적층 구조물(113) 및 상기 패턴 구조물(109)의 예시적인 예를 설명하기로 한다. 도 2b는 도 1의 'C'로 ㅍ시된 영역을 확대한 부분 확대 단면도이다.
도 1 및 도 2b를 참조하면, 예시적인 예에서, 상기 패턴 구조물(109)은 복수의 층들을 포함할 수 있다. 예를 들어, 상기 패턴 구조물(109)은 제1 패턴 층(109a), 상기 제1 패턴 층(109a) 아래의 제2 패턴 층(109b) 및 상기 제2 패턴 층(109b) 아래의 제3 패턴 층(109c)을 포함할 수 있다. 상기 제1 패턴 층(109a), 상기 제2 패턴 층(109b) 및 상기 제3 패턴 층(109c) 중 적어도 하나는 폴리 실리콘 층을 포함할 수 있다. 예를 들어, 각각의 상기 제1 패턴 층(109a), 상기 제2 패턴 층(109b) 및 상기 제3 패턴 층(109c)은 폴리 실리콘 층을 포함할 수 있다. 상기 제1 패턴 층(109a), 상기 제2 패턴 층(109b) 및 상기 제3 패턴 층(109c) 중 적어도 하나는 N형의 도전형을 갖는 폴리 실리콘 층을 포함할 수 있다.
상기 메모리 수직 구조물(143c)은 상기 적층 구조물(113)을 관통하며 상기 패턴 구조물(109) 내로 연장될 수 있다.
상기 메모리 수직 구조물(143c)은 코어 영역(149), 채널 층(147), 패드 패턴(151) 및 정보 저장 구조물(145)을 포함할 수 있다. 상기 채널 층(147)은 상기 코어 영역(149)의 측면 및 바닥면을 덮을 수 있다. 상기 채널 층(147)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 예를 들어, 상기 채널 층(147)은 폴리 실리콘으로 형성될 수 있다. 상기 코어 영역(149)은 실리콘 산화물 또는 내부에 보이드 또는 심(seam)을 갖는 실리콘 산화물로 형성될 수 있다. 상기 패드 패턴(151)는 상기 코어 영역(149) 상에 배치되고 상기 채널 층(147)과 접촉할 수 있다. 상기 패드 패턴(151)는 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
예시적인 예에서, 상기 정보 저장 구조물(145)은 상기 채널 층(147)의 외측면을 덮으로 상기 채널 층(147)의 상부면을 덮을 수 있다. 여기서, 상기 채널 층(147)의 상부면은 도 2b를 기준으로 보았을 때의 상기 채널 층(147)의 상부면일 수 있다.
예시적인 예에서, 상기 제2 패턴 층(109b)은 상기 정보 저장 구조물(145)을 관통하며 상기 채널 층(147)과 접촉할 수 있고, 상기 제1 및 제3 패턴 층들(109a, 109c)은 상기 정보 저장 구조물(145)에 의해 상기 채널 층(147)과 이격될 수 있다. 상기 정보 저장 구조물(145)은 상기 제2 패턴 층(109b)에 의해 분리되어 하부에 위치하는 제1 정보 저장 구조물(145U) 및 상부에 위치하는 제2 정보 저장 구조물(145L)을 포함할 수 있다.
상기 정보 저장 구조물(145)은 제1 유전체 층(145a), 제2 유전체 층(145c) 및 상기 제1 유전체 층(145a)과 상기 제2 유전체 층(145c) 사이의 정보 저장 층(145b)을 포함할 수 있다. 상기 제1 및 제2 유전체 층들(145a, 145c) 중 적어도 하나는 실리콘 산화물 및/또는 고유전체(high-k dielectric)를 포함할 수 있다.
예시적인 예에서, 상기 정보 저장 층(145b)은 전하를 트랩할 수 있는 물질, 예를 들어 실리콘 질화물을 포함할 수 있다.
예시적인 예에서, 상기 정보 저장 층(145b)은 낸드 플래쉬 메모리 소자와 같은 반도체 소자에서, 정보를 저장할 수 있는 영역들을 포함할 수 있다. 예를 들어, 상기 정보 저장 층(145b)은 상기 게이트 층들(122, 131) 중에서 워드라인일 수 있는 게이트 층들과 상기 채널 층(147) 사이에서 정보를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다. 이와 같은 정보 저장 영역들은 정보를 저장할 수 있는 메모리 셀들을 구성할 수 있으며, 하나의 메모리 수직 구조물(143c)에서 실질적으로 수직인 방향으로 배열될 수 있고, 이와 같은 정보 저장 영역들을 포함하는 메모리 수직 구조물(143c)은 수평 방향으로 복수개가 배열될 수 있다. 따라서, 메모리 셀들을 구성할 수 있는 복수의 정보 저장 영역들을 포함하는 상기 메모리 수직 구조물(143c)은 복수개 배치될 수 있다. 따라서, 실시예에 따른 반도체 장치(1)는 3차원적으로 배열되는 메모리 셀들을 포함하는 메모리 셀 어레이 영역(CA)을 포함할 수 있다.
다른 예에서, 상기 메모리 수직 구조물(143c)은 저항 변화를 이용하여 정보를 저장하는 메모리 소자의 정보 저장 영역들을 포함할 수 있다. 예를 들어, 상기 메모리 수직 구조물(143c)은 SiOx, AlOx, MgOx, ZrOx, HfOx, SiNx, WOx 및 TiOx 중 어느 하나의 물질 또는 이들 중 적어도 둘 이상을 포함하는 복합 물질을 포함하는 ReRAM의 정보 저장 구조물을 포함하거나, 또는 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질 등과 같은 상변화 메모리 물질을 포함하는 PRAM의 정보 저장 구조물을 포함할 수 있다.
실시 예들에서, 상기 메모리 수직 구조물(143c)은 수직 구조물, 수직 패턴 또는 채널 구조물 등의 용어로 지칭될 수도 있다.
상기 게이트 층들(122, 131)의 각각은 제1 층(133a) 및 제2 층(133b)을 포함할 수 있다. 상기 제1 층(133a)은 상기 제2 층(133b)의 상부면 및 하부면을 덮으면서 상기 메모리 수직 구조물(143c)과 상기 제2 층(133b)의 측면 사이로 연장될 수 있다.
예시적인 예에서, 상기 제1 층(133a)은 유전체 물질을 포함할 수 있고, 상기 제2 층(133b)은 도전성 물질을 포함할 수 있다. 예를 들어, 상기 제1 층(133a)은 AlO 등과 같은 고유전체(high-k dielectric)를 포함할 수 있고, 상기 제2 층(133b)은 TiN, WN, Ti 또는 W 등과 같은 도전성 물질을 포함할 수 있다.
다른 예에서, 상기 제1 층(133a)은 제1 도전성 물질(e.g., TiN 또는 W 등)을 포함할 수 있고, 상기 제2 층(133b)은 상기 제1 도전성 물질과 다른 제2 도전성 물질(e.g., Ti 또는 W 등)을 포함할 수 있다.
또 다른 예에서, 상기 게이트 층들(122, 131)의 각각은 도우프트 폴리 실리콘, 금속-반도체 화합물(e.g., TiSi, TaSi, CoSi, NiSi 또는 WSi), 금속 질화물(e.g., TiN, TaN 또는 WN) 또는 금속(e.g., Ti 또는 W)으로 형성될 수 있다.
앞에서 설명한 바와 같이, 상기 적층 구조물(113)은 상기 제1 적층 영역(125) 및 상기 제2 적층 영역(117)을 포함할 수 있다.
상기 메모리 수직 구조물(143c)은 상기 제1 적층 영역(125)을 관통하는 하부 수직 부분(145s2) 및 상기 제2 적층 영역(117)을 관통하는 상부 수직 부분(145s2)을 포함할 수 있다.
예시적인 예에서, 서로 인접하는 상기 하부 수직 부분(145s2)의 측면 및 상기 상부 수직 부분(145s1)의 측면은 수직 방향으로 정렬되지 않을 수 있다. 따라서, 상기 메모리 수직 구조물(143c)의 측면은 상기 제1 적층 영역(125)의 제1 수평 도전성 층들(131)과 상기 제2 적층 영역(117)의 상기 제2 수평 도전성 층들(122) 사이의 경계 영역에서 휘어진 부분을 가질 수 있다.
예식적인 예에서, 상기 메모리 수직 구조물(143c)에서, 상기 하부 수직 부분(145s2)과 인접하는 상기 상부 수직 부분(145s1)의 폭은 상기 상부 수직 부분(145s1)과 인접하는 상기 하부 수직 부분(145s2)의 폭 보다 클 수 있다.
다음으로, 도 3을 참조하여 상기 메모리 수직 구조물(143c)의 변형 예를 설명하기로 한다. 도 3은 도 2b의 부분 확대도에 대응하는 부분 확대도이다. 이하에서, 도 2a에서 설명한 상기 메모리 수직 구조물(143c)에서 변형된 부분을 중심으로 설명하기로 한다.
도 2b를 참조하면, 상기 적층 구조물(113)을 관통하며 상기 패턴 구조물(109) 내로 연장되는 메모리 수직 구조물(143c')은 상기 패턴 구조물(109) 내에 배치된 부분을 포함하며 상기 게이트 층들(122, 131) 중 적어도 최하위의 게이트 층(122L)의 하부면 보다 낮은 레벨에 위치하고 차하위 게이트 층의 상부면 보다 높은 레벨에 위치하는 상부면을 갖는 에피택시얼 채널 층(144), 상기 에피택시얼 채널 층(144) 아래에 배치되는 코어 영역(149'), 상기 코어 영역(149')과 상기 에피택시얼 채널 층(144) 사이에 개재되며 상기 코어 영역(149')의 측면을 덮는 채널 층(147'), 및 상기 채널 층(147')의 외측면을 덮는 정보 저장 구조물(145')을 포함할 수 있다. 상기 정보 저장 구조물(145')은 제1 유전체 층(145a), 제2 유전체 층(145c) 및 상기 제1 및 제2 유전체 층들(145a, 145c) 사이의 정보 저장 층(145b)을 포함할 수 있다.
예시적인 예에서, 상기 최하위의 게이트 층(122L)과 상기 에피택시얼 채널 층(82) 사이에 유전체 층(152)이 배치될 수 있다.
다음으로, 도 4를 참조하여 도 2a의 'B1'으로 나타낸 영역의 변형 예를 설명하기로 한다. 도 4는 도 2a의 'B1'으로 나타낸 영역에 대응하는 부분 확대 단면도로써, 도 2a에서 설명한 상기 입출력 연결 콘택 플러그(48p)의 변형 예를 나타낼 수 있다.
변형 예에서, 도 4를 참조하면, 상술한 실시 예의 도 1 및 도 2a에서, 상기 내측 입출력 도전성 패턴(23p)과 접촉하는 상기 입출력 연결 콘택 플러그(48p)를 하나로 도시하고 있지만, 본 발명의 기술적 사상은 이에 한정되지 않고, 도 4에서와 같이 복수개로 배치될 수 있다. 예를 들어, 도 4에서와 같이, 상기 복수개의 입출력 연결 콘택 플러그들(48p)은 상기 내측 입출력 도전성 패턴(23p)과 접촉할 수 있다.
예시적인 예에서, 상기 복수개의 입출력 연결 콘택 플러그들(48p) 중 적어도 몇몇은 상기 관통 전극 구조물(86)과 중첩할 수 있다.
실시예들에서, 상기 입출력 연결 콘택 플러그(48p)는 하나 또는 복수개일 수 있다. 이하에서 설명하는 다양한 변형 예들에서, 상기 입출력 연결 콘택 플러그(48p)를 복수개로 도시하더라도, 상기 입출력 연결 콘택 플러그(48p)는 하나일 수 있다.
다음으로, 도 4 및 도 5a 내지 도 5e를 각각 참조하여 도 2a의 'B1'으로 나타낸 영역의 다양한 변형 예를 설명하기로 한다. 도 4는 도 2a의 'B1'으로 나타낸 영역에 대응하는 부분 확대 단면도로써, 도 2a에서 설명한 상기 입출력 연결 콘택 플러그(48p)의 변형 예를 나타낼 수 있고, 도 5a 내지 도 5e는 도 2a의 'B1'으로 나타낸 영역에 대응하는 부분 확대 단면도들로써, 도 2a에서 설명한 상기 관통 전극 구조물(86)의 다양한 변형 예들을 나타낼 수 있다. 이하에서, 도 5a 내지 도 5e를 각각 참조하여, 도 2a에서 설명한 상기 관통 전극 구조물(86)의 다양한 변형 예를 설명함에 있어서, 앞에서 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 상기 관통 전극 구조물(86) 이외의 구성요소들은 별도의 설명 없이 직접 인용하여 설명하기로 한다. 변형 예에서, 도 5a를 참조하면, 변형 예에서의 관통 전극 구조물(86a)은 상기 후면 절연 층(80), 상기 반도체 기판(5) 및 상기 소자분리 막(9)을 관통하고, 상기 내측 입출력 도전성 패턴(23p) 내로 연장되는 관통 전극(90a) 및 상기 관통 전극(90a)의 측면 중 일부 측면을 둘러싸는 절연성 스페이서(88a)를 포함할 수 있다.
상기 내측 입출력 도전성 패턴(23p) 내로 연장되는 상기 관통 전극(90a)의 부분에서, 상기 관통 전극(90a)은 상기 하부 패드 패턴(26p)을 관통하며 상기 상부 패드 패턴(30p)과 접촉하는 부분을 포함할 수 있다. 상기 관통 전극(90a)은 상기 상부 패드 패턴(30p) 내부로 연장되는 부분을 더 포함할 수 있다. 따라서, 상기 관통 전극(90a)의 상부면은 상기 상부 패드 패턴(30p)의 하부면 보다 높은 레벨에 배치될 수 있다. 상기 절연성 스페이서(88a)는 상기 하부 패드 패턴(26p)과 접촉하고 상기 상부 패드 패턴(30p)과 이격될 수 있다.
상기 관통 전극(90a)은 도 2a에서 설명한 상기 전극 패턴(도 2a의 96) 및 상기 배리어 층(도 2a의 94)에 각각 대응하는 전극 패턴(96a) 및 배리어 층(94a)을 포함할 수 있다. 상기 관통 전극(90a)의 상기 배리어 층(94a)은 상기 상부 패드 패턴(30p)과 접촉할 수 있다.
변형 예에서, 도 5b를 참조하면, 도 5a에서 설명한 상기 절연성 스페이서(88a)는 상기 하부 패드 패턴(26p)의 하부면 보다 높은 레벨에 위치하는 상단을 갖는 절연성 스페이서(88a')로 대체될 수 있다. 상기 절연성 스페이서(88a')는 상기 상부 패드 패턴(30p)과 접촉할 수 있다.
변형 예에서, 도 5c를 참조하면, 도 2a에서 설명한 상기 관통 전극 구조물(86)은 상기 소자분리 막(9)에 의해 한정되는 더미 활성 영역(11d)을 관통하며 상기 내측 패드 패턴(23p)과 접촉할 수 있다. 따라서, 상기 관통 전극 구조물(86)은 상기 소자분리 막(9)과 이격될 수 있다. 상기 더미 활성 영역(11d)과 상기 내측 입출력 도전성 패턴(23p) 사이에 더미 유전체 층(21d)이 배치될 수 있으며, 상기 관통 전극 구조물(86)은 상기 더미 유전체 층(21d)을 관통하며 상기 내측 입출력 도전성 패턴(23p)과 접촉할 수 있다.
변형 예에서, 도 5d를 참조하면, 도 5a 및 도 5b에서 설명한 상기 관통 전극 구조물(86a)은 도 5c에서 설명한 것과 같은 상기 더미 활성 영역(11d) 및 상기 더미 유전체 층(21d)을 관통하며 상기 내측 입출력 도전성 패턴(23p) 내로 연장될 수 있다. 도 5a 및 도 5b에서와 같이, 상기 관통 전극 구조물(86a)의 상기 관통 전극(90a)은 상기 하부 패드 패턴(26p)을 관통하며 상기 상부 패드 패턴(30p)과 접촉하는 부분을 포함할 수 있다. 일 예에서, 도 5b에서와 같이, 상기 관통 전극 구조물(86a)의 상기 절연성 스페이서(88a')은 상기 상부 패드 패턴(30p)과 접촉할 수 있다. 다른 에에서, 도 5a에서와 같이, 상기 관통 전극 구조물(86a)의 상기 절연성 스페이서(88a)은 상기 상부 패드 패턴(30p)과 이격될 수 있고, 상기 하부 패드 패턴(26p)과 접촉할수 있다.
변형 예에서, 도 5e를 참조하면, 도 5a 내지 도 5d에서의 상기 하부 패드 패턴(26p)은 차례로 적층되는 제1 하부 패드 층(26p_1) 및 제2 하부 패드층(26p_2)을 포함할 수 있다. 예를 들어, 도 2a에서의 상기 하부 패드 패턴(26p)은 차례로 적층되는 상기 제1 하부 패드 층(26p_1) 및 상기 제2 하부 패드층(26p_2)을 포함할 수 있고, 상기 관통 전극 구조물(86)은 상기 제1 하부 패드 층(26p_1)을 관통하며 상기 제2 하부 패드 층(26p_2)과 접촉할 수 있다. 다른 예에서, 상기 관통 전극 구조물(86)은 상기 제1 하부 패드 층(26p_1)과 접촉하며 상기 제2 하부 패드 층(26p_2)과 이격될 수 있다.
다음으로, 도 6을 참조하여 도 2a에서의 상기 게이트 전극(23g) 및 상기 내측 입출력 도전성 패턴(23p)의 변형 예를 설명하기로 한다. 도 6은 도 2a의 부분 확대 단면도에 대응하는 부분 확대 단면도로써, 도 2a의 'A'로 나타낸 영역의 상기 게이트 전극(23g)의 변형 예 및 'B1'으로 나타낸 영역의 상기 내측 입출력 도전성 패턴(23p)의 변형 예를 나타낼 수 있다. 이하에서, 도 6을 참조하여, 도 2a에서 설명한 상기 게이트 전극(23g) 및 상기 내측 입출력 도전성 패턴(23p)의 변형 예를 설명함에 있어서, 앞에서 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 상기 게이트 전극(23g) 및 상기 내측 입출력 도전성 패턴(23p) 이외의 구성요소들은 별도의 설명 없이 직접 인용하여 설명하기로 한다.
도 6을 참조하면, 도 2a에서의 상기 게이트 전극(도 2a의 23g)은 차례로 적층된 하부 게이트 패턴(226g), 중간 게이트 패턴(228g) 및 상부 게이트 패턴(230g)을 포함하는 게이트 전극(223g)로 대체될 수 있고, 도 2a에서의 상기 내측 입출력 도전성 패턴(도 2a의 23p)은 차례로 적층된 하부 패드 패턴(26p), 중간 패드 패턴(28p) 및 상부 패드 패턴(30p)을 포함하는 내측 입출력 도전성 패턴(223p)로 대체될 수 있다.
상기 하부 게이트 패턴(226g) 및 상기 하부 패드 패턴(226p)은 서로 동일한 물질로 형성될 수 있고, 서로 동일한 두께를 가질 수 있다. 상기 하부 게이트 패턴(226g) 및 상기 하부 패드 패턴(226p)은 도 2a에서 설명한 상기 하부 게이트 패턴(26g) 및 상기 하부 패드 패턴(26p)과 실질적으로 동일할 수 있다. 예를 들어, 상기 하부 게이트 패턴(226g) 및 상기 하부 패드 패턴(226p)은 도우프트 폴리 실리콘 층으로 형성될 수 있다.
상기 중간 게이트 패턴(228g) 및 상기 중부 패드 패턴(228p)은 서로 동일한 물질로 형성될 수 있고, 서로 동일한 두께를 가질 수 있다.
예시적인 예에서, 상기 중간 게이트 패턴(228g) 및 상기 중부 패드 패턴(228p)의 각각은 다층 구조일 수 있다. 예를 들어, 상기 중간 게이트 패턴(228g) 및 상기 중부 패드 패턴(228p)의 각각은 금속 질화물 층, 금속 층 및 금속-반도체 화합물 층 중 적어도 둘 이상의 층들을 포함하는 다층 구조일 수 있다. 예를 들어, 상기 중간 게이트 패턴(228g)은 차례로 적층된 제1 중간 게이트 층(228g1), 제2 중간 게이트 층(228g2) 및 제3 중간 게이트 층(228g3)을 포함할 수 있고, 상기 중간 패드 패턴(228p)은 차례로 적층된 제1 중간 패드 층(228p1), 제2 중간 패드 층(228p2) 및 제3 중간 패드 층(228p3)을 포함할 수 있다. 예를 들어, 상기 제1 중간 게이트 층(228g1) 및 상기 제1 중간 패드 층(228p1)은 금속 질화물 층(e.g., TiN 층 등)을 포함할 수 있고, 상기 제2 중간 게이트 층(228g2) 및 상기 제2 중간 패드 층(228p2)은 금속 층(e.g., W 층 등)을 포함할 수 있고, 상기 제3 중간 게이트 층(228g3) 및 상기 제3 중간 패드 층(228p3) 금속-반도체 화합물 층(e.g., WSi 층 등) 및 금속-반도체-질소 화합물 층(e.g., WSiN 층 등) 중 적어도 하나를 포함할 수 있다.
상기 상부 게이트 패턴(230g) 및 상기 상부 패드 패턴(230p)은 서로 동일한 물질로 형성될 수 있고, 서로 동일한 두께를 가질 수 있다. 상기 상부 게이트 패턴(230g) 및 상기 상부 패드 패턴(230p)은 금속 층(e.g., W 층 등)을 포함할 수 있다.
도 2a에서 설명한 상기 관통 전극 구조물(86)과 실질적으로 동일한 단면 구조의 관통 전극 구조물(86)이 배치될 수 있다. 상기 관통 전극 구조물(86)은 상기 내측 입출력 도전성 패턴(23p)의 상기 하부 패드 패턴(226p)과 접촉할 수 있고, 상기 중간 패드 패턴(228p) 및 상기 상부 패드 패턴(230p)과 이격될 수 있다.
다음으로, 도 7a 내지 도 7e를 각각 참조하여 도 6의 'B1'으로 나타낸 영역의 다양한 변형 예를 설명하기로 한다. 도 7a 내지 도 7e는 도 6의 'B1'으로 나타낸 영역에 대응하는 부분 확대 단면도들로써, 도 6에서의 상기 관통 전극 구조물(86)의 다양한 변형 예들을 나타낼 수 있다. 이하에서, 도 6a 내지 도 6e를 각각 참조하여, 도 6에서의 상기 관통 전극 구조물(86)의 다양한 변형 예를 설명함에 있어서, 도 2, 도 5a 내지 도 5e 및 도 6을 참조하여 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 상기 관통 전극 구조물(86) 이외의 구성요소들은 별도의 설명 없이 직접 인용하여 설명하기로 한다.
변형 예에서, 도 7a를 참조하면, 도 6에서의 상기 관통 전극 구조물(86)은 도 5a에서 설명한 상기 관통 전극 구조물(86a)과 실질적으로 동일한 단면 구조의 관통 전극 구조물(86a)로 대체될 수 있다. 상기 관통 전극 구조물(86a)의 상기 관통 전극(90a)은 상기 하부 패드 패턴(226p)을 관통할수 있다. 예를 들어, 상기 관통 전극(90a)은 적어도 상기 중간 패드 패턴(228p)과 접촉할 수 있다. 다른 예에서, 상기 관통 전극 구조물(86a)의 상기 관통 전극(90a)은 상기 하부 패드 패턴(226p) 및 상기 중간 패드 패턴(228p)을 차례로 관통하며, 상기 상부 패드 패턴(230p)과 접촉할 수 있다.
이하에서, 별도의 설명이 없으면, 상기 관통 전극(90a)의 상부면은 상기 중간 패드 패턴(228p)과 접촉하거나, 또는 상기 상부 패드 패턴(230p)와 접촉하는 것으로 이해될수 있다.
상기 관통 전극 구조물(86a)의 상기 절연성 스페이서(88a)은 상기 하부 패드 패턴(226p)의 하부면과 접촉할 수 있다.
변형 예에서, 도 7b를 참조하면, 도 7a에서의 상기 절연성 스페이서(88a)은 상기 하부 패드 패턴(226p) 내부로 연장되고 상기 중간 패드 패턴(228p)과 이격되는 절연성 스페이서(88a")로 대체될 수 있다.
변형 예에서, 도 7c를 참조하면, 도 6에서의 상기 관통 전극 구조물(86)은 도 5c에서와 마찬가지로, 상기 소자분리 막(9)에 의해 한정되는 더미 활성 영역(11d)을 관통하며 상기 내측 입출력 도전성 패턴(223p)과 접촉할 수 있다. 따라서, 상기 관통 전극 구조물(86)은 상기 소자분리 막(9)과 이격될 수 있다. 도 5c에서와 같이, 상기 더미 활성 영역(11d)과 상기 내측 입출력 도전성 패턴(23p) 사이에 더미 유전체 층(21d)이 배치될 수 있으며, 상기 관통 전극 구조물(86)은 상기 더미 유전체 층(21d)을 관통하며 상기 내측 입출력 도전성 패턴(223p)과 접촉할 수 있다.
변형 예에서, 도 7d를 참조하면, 도 7b에서 설명한 상기 관통 전극 구조물(86a)은 도 7c에서 설명한 것과 같은 상기 더미 활성 영역(11d) 및 상기 더미 유전체 층(21d)을 관통하며 상기 내측 입출력 도전성 패턴(223p) 내로 연장될 수 있다.
변형 예에서, 도 7d를 참조하면, 도 7a 내지 도 7c에서의 상기 하부 패드 패턴(226p)은 차례로 적층되는 제1 하부 패드 층(226p_1) 및 제2 하부 패드 층(226p_2)을 포함하는 하부 패드 패턴(226p')로 대체될 수 있다.
다음으로, 도 8을 참조하여 도 2a에서의 상기 콘택 플러그들(48) 및 상기 하부 배선들(60)의 변형 예를 설명하기로 한다. 도 8은 도 2a의 부분 확대 단면도에 대응하는 부분 확대 단면도이다. 이하에서, 도 8을 참조하여, 도 2a에서 설명한 도 2a에서의 상기 콘택 플러그들(48) 및 상기 하부 배선들(60)의 변형 예를 설명함에 있어서, 앞에서 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 상기 도 2a에서의 상기 콘택 플러그들(48) 및 상기 하부 배선들(60) 이외의 구성요소들은 별도의 설명 없이 직접 인용하여 설명하기로 한다.
변형 예에서, 도 8을 참조하면, 변형예에서의 콘택 플러그들(248) 및 상기 하부 배선들(260) 중에서 서로 전기적으로 연결되는 콘택 플러그들(248) 및 하부 배선들(260)은 일체로 형성될 수 있다. 예를 들어, 서로 전기적으로 연결되며 일체로 형성되는 콘택 플러그들(248) 및 하부 배선들(260)은 금속 패턴(264) 및 상기 금속 패턴(264)의 측면 및 하부면을 덮는 배리어 층(262)을 포함할 수 있다.
상기 하부 배선들(260)은 도 2a에서의 상기 입출력 연결 배선(60a) 및 상기 회로 배선들(60b)에 각각 대응하는 입출력 연결 배선(260a) 및 회로 배선들(260b)을 포함할 수 있다. 상기 콘택 플러그들(248)은 상기 내측 입출력 도전성 패턴(23p)과 접촉하며 전기적으로 연결되는 입출력 연결 콘택 플러그(248p), 상기 주변 회로(14)의 상기 제1 및 제2 소스/드레인 영역들(39a, 39b)과 각각 접촉하며 전기적으로 연결되는 제1 콘택 플러그들(248c1), 상기 주변 회로(14)의 상기 제1 및 제2 게이트 전극들(19g1, 19g2)과 각각 접촉하며 전기적으로 연결되는 제2 콘택 플러그들(248c2)을 포함할 수 있다. 예를 들어, 서로 전기적으로 연결되는 상기 제1 회로 소자(14a)와 전기적으로 연결되는 상기 제1 및 제2 콘택 플러그들(48c1, 48c2) 중 어느 하나의 상기 제2 콘택 플러그(48c2), 상기 입출력 연결 배선(260a) 및 상기 입출력 연결 콘택 플러그(248p)는 일체로 형성될 수 있으며, 하나의 금속 패턴(264) 및 상기 금속 패턴(264)의 측면 및 하부면을 덮는 하나의 배리어 층(262)을 포함할 수 있다.
다음으로, 도 9a 및 도 9b를 참조하여 앞에서 상술한 상기 내측 입출력 도전성 패턴(도 2a의 23p)을 포함하는 상기 패드 적층 패턴(17p), 상기 관통 전극 구조물(도 2a의 86) 및 입출력 연결 콘택 플러그(48p)의 다양한 변형 예를 설명하기로 한다. 도 9a는 도 1에 대응하는 단면도이고, 도 9b 도 9a의 'B2'로 나타낸 영역을 확대한 부분 확대도이다. 이하에서, 도 9a 및 도 9b를 참조하여, 도 1 및 도 2a에서 설명한 상기 패드 적층 패턴(17p), 상기 관통 전극 구조물(도 2a의 86) 및 입출력 연결 콘택 플러그(48p)의 변형 예를 설명함에 있어서, 앞에서 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 상기 내측 입출력 도전성 패턴(도 2a의 23p), 상기 관통 전극 구조물(도 2a의 86) 및 입출력 연결 콘택 플러그(48p) 이외의 구성요소들은 별도의 설명 없이 직접 인용하여 설명하기로 한다.
변형 예에서, 도 9a 및 도 9b를 참조하면, 도 1 및 도 2a에서 설명한 상기 내측 입출력 도전성 패턴(도 2a의 23p)을 포함하는 상기 패드 적층 패턴(17p)은 생략될 수 있다. 도 1 및 도 2a에서 설명한 상기 콘택 플러그들(48) 중에서, 상기 입출력 연결 콘택 플러그(도 2a의 48p)는 상기 입출력 연결 배선(60a)가 전기적으로 연결되고, 상기 입출력 연결 배선(60a)과 접촉하는 부분으로부터 하부로 연장되어 상기 소자분리 막(9)의 상부면 보다 낮은 레벨에 위치하는 하단을 갖는 입출력 연결 콘택 플러그(348p)로 대체될 수 있다.
상기 입출력 연결 콘택 플러그(348p)는 도 2a에서 설명한 것과 같은 상기 플러그 패턴(54) 및 상기 플러그 패턴(54)의 측면 및 바닥면을 덮는 상기 배리어 층(52)을 포함할 수 있다.
도 2a에서의 상기 관통 전극 구조물(도 2a의 86)은 상기 후면 절연 층(80), 상기 반도체 기판(5) 및 상기 소자분리 막(9)을 관통하는 상기 관통 홀(83) 내에 배치되며 상기 입출력 연결 콘택 플러그(348p)과 접촉하는 관통 전극 구조물(386)로 대체될 수 있다. 상기 관통 전극 구조물(386)은 관통 전극(390) 및 상기 관통 전극(390)의 측면을 둘러싸는 절연성 스페이서(88)를 포함할 수 있다. 상기 관통 전극(390)은 전극 패턴(396) 및 상기 전극 패턴(396)의 측면 및 상부면을 덮는 배리어 층(394)을 포함할 수 있다. 상기 전극 패턴(396) 및 상기 배리어 층(394)은 도 2a에서 설명한 상기 전극 패턴(96) 및 상기 배리어 층(94)과 각각 동일한 물질로 형성될 수 있다.
도 2a에서 설명한 상기 절연성 라이너(42)는 상기 소자분리 막(9)의 상부면을 덮으며 상기 관통 전극 구조물(386)의 상부면을 덮을 수 있고, 상기 입출력 연결 콘택 플러그(48p')는 상기 절연성 라이너(42)를 관통하며 상기 관통 전극 구조물(386)과 접촉할 수 있다.
예시적인 예에서, 상기 입출력 연결 콘택 플러그(348p)의 하단은 상기 관통 전극 구조물(386)의 상부면 보다 낮은 레벨에 위치할 수 있다.
실시 예들에서, 상기 관통 전극 구조물(386)과 접촉하는 상기 입출력 연결 콘택 플러그(348p)는 '내측 입출력 도전성 패턴'으로 지칭될 수도 있다.
예시적인 예에서, 상기 입출력 연결 콘택 플러그(348p)의 상기 배리어 층(52)은 상기 관통 전극(390)의 상기 배리어 층(394)과 접촉할 수 있다.
상기 입출력 연결 콘택 플러그(348p)는 하나 또는 복수개가 배치될 수 있다. 예를 들어, 도 10과 같이, 상기 입출력 연결 콘택 플러그(348p)는 복수개가 배치될 수 있고, 상기 복수개의 상기 입출력 연결 콘택 플러그들(348p)은 상기 관통 전극(390)과 접촉할 수 있다. 여기서, 도 10은 도 9b의 'B2'로 나타낸 영역에서, 상기 입출력 연결 콘택 플러그(348p)의 개수가 증가한 것을 나타낸 부분 확대 단면도이다.
이하의 도면들에서, 상기 입출력 연결 콘택 플러그(348p)가 복수개인 것으로 도시하지만, 본 발명의 기술적 사상은 상기 입출력 연결 콘택 플러그(348p)가 하나 인 것을 포함할 수 있다. 따라서, 이하에서 도시 또는 설명되는 상기 입출력 연결 콘택 플러그(348p)는 하나 또는 복수개 일 수 있다.
다음으로, 도 11a 내지 도 11g를 각각 참조하여 도 9b의 'B2'로 나타낸 영역의 다양한 변형 예를 설명하기로 한다. 도 11a 내지 도 11g는 도 9b의 'B2'로 나타낸 영역에 대응하는 부분 확대 단면도들로써, 도 9b에서의 상기 관통 전극 구조물(386) 및/또는 상기 입출력 연결 콘택 플러그(348p)의 다양한 변형 예들을 나타낼 수 있다. 이하에서, 도 11a 내지 도 11g를 각각 참조하여, 도 9b에서의 상기 관통 전극 구조물(386) 및/또는 상기 입출력 연결 콘택 플러그(348p)의 다양한 변형 예를 설명함에 있어서, 앞에서 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 변형되지 않은 구성요소들은 별도의 설명 없이 직접 인용하여 설명하기로 한다.
변형 예에서, 도 11a를 참조하면, 변형 예에서의 입출력 연결 콘택 플러그(348p')는 상기 관통 전극(390)의 상기 배리어 층(394)과 접촉하는 플러그 패턴(54), 및 상기 관통 전극(390)의 상기 배리어 층(394)과 접촉하지 않는 상기 플러그 패턴(54)의 측면을 둘러싸는 배리어 층(52)을 포함할 수 있다. 상기 관통 전극(390)의 상기 배리어 층(394)은 상기 플러그 패턴(54)의 하부면 및 상기 플러그 패턴(54)의 측면 일부와 접촉할 수 있다.
변형 예에서, 도 11b를 참조하면, 도 9b에서 설명한 상기 관통 전극(390)은 상기 절연성 라이너(42)를 관통하며 상기 제1 절연 층(45a) 내로 연장되는 부분을 더 포함하는 관통 전극(390a)로 대체될 수 있다. 상기 관통 전극(390a)의 상부면은 상기 절연성 스페이서(388)의 상단 보다 높은 레벨에 위치할 수 있다.
변형 예에서, 도 11c를 참조하면, 변형 예에서의 입출력 연결 콘택 플러그(348pa)는 도 11b에서와 같은 상기 관통 전극(390a)의 배리어 층(394)과 접촉하는 플러그 패턴(54), 및 상기 관통 전극(390a)의 상기 배리어 층(394)과 접촉하지 않는 상기 플러그 패턴(54)의 측면을 둘러싸는 배리어 층(52)을 포함할 수 있다.
변형 예에서, 도 11d를 참조하면, 도 9b에서 설명한 상기 관통 전극 구조물(386)은 도 5c에서 설명한 것과 같은 상기 소자분리 막(9)에 의해 한정되는 더미 활성 영역(11d)을 관통할 수 있다. 상기 관통 전극 구조물(386)은 도 9b에서와 같이 상기 입출력 연결 콘택 플러그(348p)와 접촉할 수 있다.
변형 예에서, 도 11e를 참조하면, 도 11c에서 설명한 것과 같은 상기 관통 전극 구조물(386)의 상기 관통 전극(도 9b의 390)은 도 11b에서 설명한 것과 같이 상기 절연성 라이너(42)를 관통하며 상기 제1 절연 층(45a) 내로 연장되는 부분을 더 포함하는 관통 전극(390a)로 대체될 수 있다.
변형 예에서, 도 11f를 참조하면, 변형 예에서의 관통 전극 구조물(386a)의 측면의 적어도 일부는 변형 예에서의 입출력 연결 콘택 플러그(348pb)와 중첩할 수 있다. 상기 관통 전극 구조물(386a)은 관통 전극(390b) 및 상기 관통 전극(390b)의 측면의 적어도 일부를 둘러싸는 절연성 스페이서(388a)를 포함할 수 있고, 상기 절연성 스페이서(388a)의 상단은 상기 입출력 연결 콘택 플러그(348pb)와 접촉할 수 있다. 상기 입출력 연결 콘택 플러그(348pb)는 복수개가 배치될 수 있다.
상기 입출력 연결 콘택 플러그(348pb)는, 평면에서, 바 모양, 원 모양, 사각형 모양 또는 링 모양일 수 있다.
상기 관통 전극(390b)은 상기 입출력 연결 콘택 플러그(348pb)의 하부면과 접촉하는 부분으로부터 상기 입출력 연결 콘택 플러그(348pb)의 양 측면들(348s1, 348s2) 중 어느 한 측면(348s2)과 접촉하면서 상부로 연장될 수 있다.
상기 관통 전극(390b)의 상부면은 상기 입출력 연결 콘택 플러그(348pb)의 하부면 보다 높은 레벨에 위치할 수 있고, 상기 입출력 연결 배선(60a)의 하부면 보다 낮은 레벨에 위치할 수 있다.
상기 관통 전극(390b)은 도 9b에서와 마찬가지로, 상기 전극 패턴(396) 및 상기 전극 패턴(396)의 측면 및 상부면을 덮는 상기 배리어 층(394)을 포함할 수 있다. 상기 입출력 연결 콘택 플러그(348pb)는 도 2a에서 설명한 것과 같은 상기 플러그 패턴(54) 및 상기 플러그 패턴(54)의 측면 및 바닥면을 덮는 상기 배리어 층(52)을 포함할 수 있다. 상기 입출력 연결 콘택 플러그(348pb)의 상기 배리어 층(52) 및 상기 관통 전극(390b)의 상기 배리어 층(394)은 서로 접촉할 수 있고, 상기 입출력 연결 콘택 플러그(348pb)의 상기 플러그 패턴(54)은 상기 관통 전극(390b)와 이격될 수 있다.
변형 예에서, 도 11g를 참조하면, 변형 예에서의 입출력 연결 콘택 플러그(348pb')는 도 11f에서와 같은 상기 관통 전극(390b)의 배리어 층(394)과 접촉하는 플러그 패턴(54), 및 상기 관통 전극(390b)의 상기 배리어 층(394)과 접촉하지 않는 상기 플러그 패턴(54)의 측면을 둘러싸는 배리어 층(52)을 포함할 수 있다.
다음으로, 도 12 및 도 13을 참조하여 앞에서 상술한 상기 내측 입출력 도전성 패턴(도 2a의 23p)을 포함하는 상기 패드 적층 패턴(17p), 상기 관통 전극 구조물(도 2a의 86) 및 입출력 연결 콘택 플러그(48p)의 다양한 변형 예를 설명하기로 한다. 도 12는 도 1에 대응하는 단면도이고, 도 13은 도 12의 'B3'로 나타낸 영역을 확대한 부분 확대도이다. 이하에서, 도 12 및 도 13을 참조하여, 도 1 및 도 2a에서 설명한 상기 패드 적층 패턴(17p), 상기 관통 전극 구조물(도 2a의 86) 및 입출력 연결 콘택 플러그(48p)의 변형 예를 설명함에 있어서, 앞에서 설명한 내용으로부터 쉽게 이해될 수 있는 내용은 생략하고, 상기 내측 입출력 도전성 패턴(도 2a의 23p), 상기 관통 전극 구조물(도 2a의 86) 및 입출력 연결 콘택 플러그(48p) 이외의 구성요소들은 별도의 설명 없이 직접 인용하여 설명하기로 한다.
변형 예에서, 도 12 및 도 13을 참조하면, 도 1 및 도 2a에서 설명한 상기 내측 입출력 도전성 패턴(도 2a의 23p)을 포함하는 상기 패드 적층 패턴(17p)은 생략될 수 있다. 도 1 및 도 2a에서 설명한 상기 콘택 플러그들(48) 중에서, 상기 입출력 연결 콘택 플러그(도 2a의 48p)는 생략될 수 있다. 도 1 및 도 2a에서 설명한 상기 관통 홀(83) 내에 배치되는 상기 관통 전극 구조물(86)은 상기 후면 절연 층(80), 상기 반도체 기판(5), 상기 소자분리 막(9), 상기 절연성 라이너(42), 상기 제1 절연 층(45a) 및 상기 제2 절연 층(45b)을 관통하며 상기 입출력 배선(60a)을 노출시키는 관통 홀(483) 내에 배치되는 관통 전극 구조물(486)로 대체될 수 있다. 따라서, 상기 관통 전극 구조물(486)은 도 1 및 도 2a에서 설명한 상기 입출력 배선(60a) 및 상기 후면 입출력 도전성 패턴(98) 사이에서, 상기 입출력 배선(60a) 및 상기 후면 입출력 도전성 패턴(98)과 접촉하면서 전기적으로 연결될 수 있다.
실시예들에서, 상기 입출력 배선(60a)에서, 상기 관통 전극 구조물(486)과 접촉하는 상기 입출력 배선(60a)의 영역(60p)은 '내측 입출력 도전성 패턴' 또는 '내측 입출력 패드 영역'으로 지칭될 수 있다.
상기 관통 전극 구조물(486)은 관통 전극(490) 및 상기 관통 전극(490)의 측면의 적어도 일부를 둘러싸는 절연성 스페이서(488)를 포함할 수 있다. 상기 관통 전극(490)은 전극 패턴(496) 및 상기 전극 패턴(496)의 측면 및 상부면을 덮는 배리어 층(494)을 포함할 수 있다. 상기 전극 패턴(496) 및 상기 배리어 층(494)은 도 2a에서 설명한 상기 전극 패턴(96) 및 상기 배리어 층(94)과 각각 동일한 물질로 형성될 수 있다. 상기 관통 전극(490)은 상기 입출력 배선(60a) 내로 연장되는 부분을 더 포함할 수 있다. 따라서, 상기 관통 전극(490)의 상부면은 상기 입출력 배선(60a)의 하부면 보다 높은 레벨에 위치할 수 있다. 상기 관통 전극(490)의 상부면은 사익 절연성 스페이서(388)의 상단 보다 높은 레벨에 위치할 수 있다.
다음으로, 도 14a 및 도 14b를 각각 참조하여 도 13의 'B3'로 나타낸 영역의 다양한 변형 예를 설명하기로 한다. 도 14a 및 도 14b는 도 13의 'B3'로 나타낸 영역에 대응하는 부분 확대 단면도들써, 상기 입출력 배선(60a)과 접촉하는 상기 관통 전극 구조물(486)의 다양한 변형 예를 나타낼 수 있다. 이하에서, 도 14a 및 도 14b를 각각 참조하여, 도 13에서의 상기 관통 전극 구조물(486)의 변형 예를 설명하기로 한다.
변형 예에서, 도 14a를 참조하면, 도 13에서 설명한 상기 관통 전극 구조물(486)은 도 5c에서 설명한 것과 같은 상기 소자분리 막(9)에 의해 한정되는 더미 활성 영역(11d)을 관통하는 부분을 포함할 수 있다. 따라서, 상기 관통 전극 구조물(486)은 상기 후면 절연 층(80), 상기 반도체 기판(5), 상기 더미 활성 영역(11d), 상기 절연성 라이너(42), 상기 제1 절연 층(45a) 및 상기 제2 절연 층(45b)을 관통하며 상기 입출력 배선(60a)과 전기적으로 연결될 수 있다.
변형 예에서, 도 14b를 참조하면, 상기 입출력 연결 배선(60a) 하부에 도 11f에서 설명한 것과 실질적으로 동일한 상기 입출력 연결 콘택 플러그(348pb)가 배치될 수 있다. 도 13에서 설명한 상기 관통 전극 구조물(486)은 상기 입출력 연결 콘택 플러그(348pb)와 접촉하면서 상기 입출력 연결 배선(60a)과 접촉하는 관통 전극 구조물(486a)로 대체될 수 있다. 예를 들어, 상기 관통 전극 구조물(486a)의 측면의 적어도 일부는 상기 입출력 연결 콘택 플러그(348pb)와 중첩할 수 있다.
상기 관통 전극 구조물(486a)은 관통 전극(490a) 및 상기 관통 전극(490a)의 측면의 적어도 일부를 둘러싸는 절연성 스페이서(488a)를 포함할 수 있고, 상기 절연성 스페이서(488a)의 상단은 상기 입출력 연결 콘택 플러그(448pb)와 접촉할 수 있다. 상기 입출력 연결 콘택 플러그(448pb)는 복수개가 배치될 수 있다.
상기 관통 전극(490a)은 상기 입출력 연결 콘택 플러그(348pb)의 하부면과 접촉하는 부분으로부터 상기 입출력 연결 콘택 플러그(348pb)의 양 측면들(348s1, 348s2) 중 어느 한 측면(348s2)과 접촉하면서 상부로 연장되어 상기 입출력 연결 배선(60a)과 접촉할 수 있다. 상기 관통 전극(490a)은 도 13에서와 마찬가지로, 상기 전극 패턴(496) 및 상기 전극 패턴(496)의 측면 및 상부면을 덮는 상기 배리어 층(494)을 포함할 수 있다
다음으로, 도 15 내지 도 17을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 설명하기로 한다. 도 15 내지 도 17에서, 도 15는 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 나타낸 공정 흐름도이고, 도 16 및 도 17은 본 발명의 일 실시예에 따른 반도체 장치 형성 방법의 예시적인 예를 나타낸 단면도들이다.
도 15 및 도 16을 참조하면, 주변 회로(14) 및 내측 입출력 도전성 패턴(23p)을 포함하는 제1 반도체 칩(3')을 형성할 수 있다 (S10). 상기 제1 반도체 칩(3')은 반도체 기판(5), 및 상기 반도체 기판(5)의 전면(5a) 상에서 상기 주변 회로(14) 및 상기 내측 입출력 도전성 패턴(23p)을 포함하는 전면 구조물(7F)을 포함할 수 있다. 상기 전면 구조물(7F)은 도 1 및 도 2를 참조하여 설명한 상기 제1 구조물(3)의 상기 전면 구조물(도 1의 7F)과 동일할 수 있다. 예를 들어, 상기 전면 구조물(7F)을 형성하는 것은 상기 반도체 기판(5)의 상기 전면(5a) 상에서, 반도체 공정을 진행하여 형성할 수 있다. 상기 전면 구조물(7F)은 도 1에서 설명한 것과 같은 상기 콘택 플러그들(48), 상기 제1 절연 구조물(45), 상기 복수의 상부 배선들(67), 상기 복수의 배선 비아들(69) 및 상기 제1 접합 패턴들(70)을 더 포함할 수 있다.
메모리 셀 어레이 영역(CA)을 포함하는 제2 반도체 칩(103)을 형성할 수 있다 (S20). 상기 제2 반도체 칩(103)은 도 1에서 설명한 상기 제2 구조물과 실질적으로 동일할 수 있다. 따라서, 상기 제2 반도체 칩(103)은 도 1에서 설명한 상기 제2 구조물의 상기 계단 영역(SA), 상기 패턴 구조물(109), 상기 적층 구조물(113), 상기 메모리 수직 구조물들(143c), 상기 제2 절연 구조물(136) 및 상기 제2 접합 패턴들(174)을 더 포함할 수 있다.
상기 제1 반도체 칩(3') 및 상기 제2 반도체 칩(103)을 접합하여, 접합 반도체 구조물(1')을 형성할 수 있다 (S30). 상기 접합 반도체 구조물(1')을 형성하는 것은 웨이퍼 본딩 공정을 진행하여, 상기 제1 반도체 칩(3')의 상기 제1 접합 패턴들(70) 및 상기 제1 절연 구조물(45)과 상기 제2 반도체 칩(103)의 상기 제2 접합 패턴들(174) 및 상기 제2 절연 구조물(136)을 접합시키는 것을 포함할 수 있다.
상기 접합 반도체 구조물(1')에서, 상기 반도체 기판(5)의 후면(5b)을 그라인딩하여 상기 반도체 기판(5)의 두께를 감소시키는 백 그리인딩 공정을 진행하여, 두께가 감소된 반도체 기판(5)을 형성할 수 있다. 상기 제1 반도체 칩(3')의 상기 반도체 기판(5)의 후면(5b) 상에 후면 절연 층(80)을 형성할 수 있다 (S40). 여기서, 상기 반도체 기판(5)의 상기 전면(5a)은 제1 면으로 지칭하고, 두께가 감소되어 형성된 상기 반도체 기판(5)의 상기 후면은 제2 면(5b)으로 지칭할 수 있다.
상기 후면 절연 층(80) 및 상기 반도체 기판(5)을 관통하는 관통 홀(83)을 형성할 수 있다 (S50). 상기 관통 홀(83)은 상기 내측 입출력 도전성 패턴(23p)을 노출시킬 수 있다.
도 15 및 도 17을 참조하면, 상기 관통 홀(83)의 측면 상에 절연성 스페이서(88)를 형성할 수 있다 (S60). 상기 관통 홀(83) 내에 관통 전극(90)을 형성할 수 있다 (S70). 상기 절연성 스페이서(88)는 상기 관통 전극(90)의 측면을 둘러싸도록 형성될 수 있다. 상기 절연성 스페이서(88) 및 상기 관통 전극(90)은 관통 전극 구조물(86)을 구성할 수 있다.
다시, 도 1과 함께 도 15를 참조하면, 상기 후면 절연 층(80) 상에 상기 관통 전극(90)과 전기적으로 연결되는 후면 입출력 도전성 패턴(98)을 형성할 수 있다 (S80). 따라서, 상기 후면 입출력 도전성 패턴(98)까지 형성된 반도체 장치(1)를 형성할 수 있다.
다음으로, 도 18을 참조하여, 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 18은 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 18을 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 1 내지 도 14b을 참조하여 설명한 실시예들 중 어느 하나의 실시예에 따른 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다.
예시적인 실시 에에서, 제1 구조물(1100F)는 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 제1 구조물(3)일 수 있고, 제2 구조물(1100S)은 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 제2 구조물(103)일 수 있다.
제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 예시적인 실시예에서, 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 제1 구조물(3)의 주변 회로(14)는 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 수직 구조물일 수 있다.
예시적인 실시예에서, 비트라인들(BL)은 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 비트라인들(168b)일 수 있다.
예시적인 실시예에서, 공통 소스 라인(CSL)은 패턴 구조물(109)의 적어도 일부, 예를 들어 패턴 구조물(109)에서 N형의 도전성을 갖는 폴리 실리콘 층일 수 있다.
예시적인 실시예에서, 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은 도 1 내지 도 9b에서 설명한 실시예들 중 어느 한 실시예의 상기 적층 구조물(도 1의 113)의 게이트 층들(122, 131)일 수 있다. 따라서, 상기 적층 구조물(도 1의 113)의 게이트 층들(122, 131)은 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)을 포함할 수 있다. 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2) 중 적어도 몇몇은 선택 게이트 전극들일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 복수의 메모리 셀 트랜지스터들(MCT)은 정보(data)를 저장할 수 있는 정보 저장 영역들을 포함할 수 있다. 예를 들어, 도 3에서 설명한 바와 같은 정보 저장 구조물(145)의 정보 저장 층(145b)은 정보 저장 영역들을 포함할 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인들(BL)은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1000)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
예시적인 실시예에서, 입출력 패드(1101)는 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 외측 입출력 도전성 패턴(98)과 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치들(1000)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 19를 참조하여, 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 설명하기로 한다. 도 19는 본 발명의 예시적인 실시예에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 19를 참조하면, 본 발명의 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다.
예시적인 실시예에서, 입출력 패드(2210)는 도 1의 외측 입출력 도전성 패턴(98)에 해당할 수 있다.
반도체 칩들(2200) 각각은 적층 구조물들(3210) 및 메모리 수직 구조물들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 반도체 장치를 포함할 수 있다. 상기 적층 구조물들(3210)은 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 적층 구조물(113)일 수 있다. 메모리 수직 구조물들(3220)은 도 1 내지 도 14b에서 설명한 실시예들 중 어느 한 실시예의 메모리 수직 구조물들(143c, 143c')일 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 장치 3: 제1 구조물
5: 반도체 기판 7F: 전면 구조물
7B: 후면 구조물 14: 주변 회로
14a: 제1 회로 소자 14b: 제2 회로 소자
17g: 게이트 적층 패턴 17p: 패드 적층 패턴
19g: 게이트 구조물 21g: 게이트 유전체 층
21d: 더미 유전체 층 23g: 게이트 전극
23p: 내측 입출력 도전성 패턴 26g: 하부 게이트 패턴
30g: 상부 게이트 패턴 26p: 하부 패드 패턴
30p: 상부 패드 패턴 33g: 게이트 캐핑 패턴
33p: 패드 캐핑 패턴 36g: 게이트 스페이서
36p: 패드 스페이서 39a, 39b: 소스/드레인 영역
42: 절연성 라이너 45: 제1 절연 구조물
48: 콘택 플러그 48c1: 제1 콘택 플러그
48c2: 제2 콘택 플러그 48p: 입출력 콘택 플러그
50: 금속-반도체 화합물 층 52: 배리어 층
54: 플러그 패턴 60: 하부 배선
60a: 입출력 연결 배선 60b: 회로 배선
62: 배리어 층 64: 배선 패턴
67: 상부 배선들 69: 배선 비아들
70: 접합 패드 패턴들 70P: 접합 패드
70V: 접합 비아 80: 후면 절연 층
83: 관통 홀 86: 관통 전극 구조물
88: 절연성 스페이서 90: 관통 전극
92: 금속-반도체 화합물 층 94: 배리어 층
96: 전극 패턴 98: 외측 입출력 도전성 패턴
103: 제2 구조물 109: 패턴 구조물
113: 적층 구조물 118, 127: 층간 절연 층들
122, 131: 게이트 층들 136: 제2 적층 구조물
143c: 메모리 수직 구조물 162: 게이트 콘택 플러그
164g: 게이트 연결 비아들 164b: 비트라인 연결 비아
168g: 게이트 배선 168b: 비트라인
171: 배선 연결 구조물 174: 제2 접합 패드 패턴들

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판, 상기 반도체 기판의 상기 제1 면 상의 전면 구조물 및 상기 반도체 기판의 상기 제2 면 아래의 후면 구조물, 및 상기 반도체 기판을 관통하는 부분을 포함하는 관통 전극 구조물을 포함하는 제1 구조물; 및
    상기 제1 구조물 상에 배치되고, 수직 방향으로 적층되는 게이트 층들 및 상기 게이트 층들을 관통하는 메모리 수직 구조물을 포함하는 제2 구조물을 포함하되,
    상기 전면 구조물은 차례로 적층된 게이트 유전체층 및 게이트 전극을 포함하는 제1 게이트 구조물 및 제1 소스/드레인 영역을 포함하는 제1 회로 소자, 및 상기 게이트 전극의 적어도 일부와 동일한 레벨에 위치하는 부분을 갖는 내측 입출력 도전성 패턴을 포함하고,
    상기 후면 구조물은 상기 반도체 기판의 상기 제2 면 하부의 후면 절연 층 및 상기 후면 절연 층 하부의 외측 입출력 도전성 패턴을 포함하고,
    상기 관통 전극 구조물은 상기 외측 입출력 도전성 패턴 및 상기 내측 입출력 도전성 패턴과 전기적으로 연결되는 관통 전극 및 상기 관통 전극의 측면 상의 절연성 스페이서를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 전면 구조물은,
    서로 동일한 높이 레벨에 위치하는 입출력 연결 배선 및 회로 배선을 포함하는 하부 배선들;
    상기 내측 입출력 도전성 패턴과 중첩하는 상기 입출력 연결 배선의 부분과 상기 내측 입출력 도전성 패턴 사이에서 상기 입출력 연결 배선과 상기 내측 입출력 도전성 패턴을 전기적으로 연결하는 입출력 연결 콘택 플러그; 및
    상기 제1 회로 소자와 중첩하는 상기 입출력 연결 배선의 부분과 상기 제1 회로 소자를 전기적으로 연결하는 회로 콘택 플러그를 더 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 전면 구조물은 상기 하부 배선들 상에서 서로 다른 높이 레벨에 배치되는 복수의 상부 배선들을 더 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 전면 구조물은 제2 게이트 구조물 및 제2 소스/드레인을 포함하는 제2 회로 소자를 더 포함하고,
    상기 제2 회로 소자는 상기 회로 배선 및 상기 복수의 상부 배선들과 전기적으로 연결되는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제1 구조물은 제1 접합 패턴들을 더 포함하고,
    상기 제2 구조물은 상기 제1 접합 패턴들과 접촉하면서 접합되는 제2 접합 패턴들을 더 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    각각의 상기 게이트 전극 및 상기 내측 입출력 도전성 패턴은 실리콘 층을 포함하는 하부 도전성 패턴 및 상기 하부 도전성 패턴 상에서 하나 또는 복수의 층을 포함하는 상부 도전성 패턴을 포함하고,
    상기 상부 도전성 패턴은 금속 질화물 층, 금속 층 및 금속-반도체 화합물 층 중 어느 하나로 형성되거나, 또는 둘 이상의 조합으로 형성되는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 관통 전극은 상기 내측 입출력 도전성 패턴의 상기 상부 도전성 패턴과 이격되고 상기 내측 입출력 도전성 패턴의 상기 하부 도전성 패턴과 접촉하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 관통 전극은 전극 패턴, 상기 전극 패턴의 측면 및 상부면을 덮는 배리어 층, 상기 배리어 층과 상기 내측 입출력 도전성 패턴의 상기 하부 도전성 패턴 사이의 금속-반도체 화합물 층을 포함하고,
    상기 관통 전극의 상부면은 상기 하부 도전성 패턴의 하부면과 상기 하부 도전성 패턴의 상부면 사이의 높이 레벨에 위치하는 반도체 장치.
  9. 제 6 항에 있어서,
    상기 관통 전극은 상기 내측 입출력 도전성 패턴의 상기 하부 도전성 패턴을 관통하며 상기 내측 입출력 도전성 패턴의 상기 상부 도전성 패턴과 접촉하는 반도체 장치.
  10. 제 1 항에 있어서,
    상기 관통 전극은 상기 내측 입출력 도전성 패턴 내로 연장되는 부분을 더 포함하고,
    상기 관통 전극의 상부면은 상기 내측 입출력 도전성 패턴의 하부면 보다 높은 레벨에 배치되고,
    상기 관통 전극의 상기 상부면은 상기 절연성 스페이서의 상단 보다 높은 레벨에 배치되는 반도체 장치.
  11. 제 1 항에 있어서,
    상기 제2 구조물은 회로 활성 영역 및 더미 활성 영역을 한정하는 소자분리 막을 더 포함하고,
    상기 제1 게이트 구조물의 적어도 일부는 상기 회로 활성 영역 상에 배치되고,
    상기 제1 소스/드레인 영역은 상기 제1 게이트 구조물 옆의 상기 회로 활성 영역 내에 배치되는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 관통 전극 구조물은 상기 더미 활성 영역을 관통하며 상기 소자분리 막과 이격되는 반도체 장치.
  13. 제 11 항에 있어서,
    상기 관통 전극 구조물은 상기 소자분리 막을 관통하는 반도체 장치.
  14. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제2 면 하부의 후면 절연 층;
    상기 후면 절연 층 하부의 외측 입출력 도전성 패턴;
    상기 반도체 기판의 상기 제1 면 상에서, 게이트 전극 및 소스/드레인 영역을 포함하는 회로 소자;
    상기 반도체 기판의 상기 제1 면 상의 내측 입출력 도전성 패턴, 상기 내측 입출력 도전성 패턴의 적어도 일부는 상기 게이트 전극의 적어도 일부와 동일한 레벨에 배치되고;
    상기 반도체 기판 및 상기 후면 절연 층을 관통하고, 상기 내측 입출력 도전성 패턴 및 상기 외측 입출력 도전성 패턴과 전기적으로 연결되는 관통 전극 구조물; 및
    상기 반도체 기판의 상기 제1 면 상에서, 상기 회로 소자 보다 높은 레벨에 배치되는 메모리 셀 어레이 영역을 포함하는 반도체 장치.
  15. 제 14 항에 있어서,
    각각의 상기 게이트 전극 및 상기 내측 입출력 도전성 패턴은 하부 도전성 패턴 및 상기 하부 도전성 패턴 상의 상부 도전성 패턴을 포함하고,
    상기 관통 전극 구조물은 관통 전극 및 상기 관통 전극의 측면의 적어도 일부를 덮는 절연성 스페이서를 포함하고,
    상기 관통 전극은 상기 내측 입출력 도전성 패턴 내로 연장되는 부분을 더 포함하고,
    상기 관통 전극의 상부면은 상기 내측 입출력 도전성 패턴의 하부면 보다 높고 상기 내측 입출력 도전성 패턴의 상부면 보다 낮은 레벨에 배치되는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 관통 전극의 상기 상부면은 상기 절연성 스페이서의 상단 보다 높은 레벨에 배치되는 반도체 장치.
  17. 제 15 항에 있어서,
    상기 하부 도전성 패턴은 실리콘 층을 포함하고,
    상기 상부 도전성 패턴은 금속 질화물 층, 금속 층 및 금속-반도체 화합물 층 중 어느 하나로 형성되거나, 또는 둘 이상의 조합으로 형성되는 반도체 장치.
  18. 제 14 항에 있어서,
    패턴 구조물;
    상기 게이트 전극 보다 높은 레벨에 배치되는 입출력 연결 배선;
    상기 입출력 연결 배선 보다 높은 레벨에 배치되고, 서로 다른 높이 레벨에 배치되는 복수의 상부 배선들; 및
    상기 입출력 연결 배선과 상기 내측 입출력 도전성 패턴 사이에서, 상기 입출력 연결 배선 및 상기 내측 입출력 도전성 패턴과 접촉하는 입출력 콘택 플러그를 더 포함하되,
    상기 메모리 셀 어레이 영역은 수직 방향으로 서로 이격되면서 적층되는 복수의 게이트 층들 및 상기 복수의 게이트 층들을 관통하는 메모리 수직 구조물을 포함하고,
    상기 복수의 게이트 층들은 상기 패턴 구조물 하부에 배치되고,
    상기 메모리 수직 구조물은 상기 패턴 구조물과 접촉하는 반도체 장치.
  19. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되,
    상기 반도체 장치는,
    서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제2 면 하부의 후면 절연 층;
    상기 후면 절연 층 하부의 외측 입출력 도전성 패턴;
    상기 반도체 기판의 상기 제1 면 상에서, 게이트 전극 및 소스/드레인 영역을 포함하는 회로 소자;
    상기 반도체 기판의 상기 제1 면 상의 내측 입출력 도전성 패턴, 상기 내측 입출력 도전성 패턴의 적어도 일부는 상기 게이트 전극의 적어도 일부와 동일한 레벨에 배치되고;
    상기 반도체 기판 및 상기 후면 절연 층을 관통하고, 상기 내측 입출력 도전성 패턴 및 상기 외측 입출력 도전성 패턴과 전기적으로 연결되는 관통 전극 구조물; 및
    상기 반도체 기판의 상기 제1 면 상에서, 상기 회로 소자 보다 높은 레벨에 배치되는 메모리 셀 어레이 영역을 포함하는 데이터 저장 시스템.
  20. 제 19 항에 있어서,
    각각의 상기 게이트 전극 및 상기 내측 입출력 도전성 패턴은 하부 도전성 패턴 및 상기 하부 도전성 패턴 상의 상부 도전성 패턴을 포함하고,
    상기 하부 도전성 패턴은 실리콘 층을 포함하고,
    상기 상부 도전성 패턴은 금속 질화물 층, 금속 층 및 금속-반도체 화합물 층 중 어느 하나로 형성되거나, 또는 둘 이상의 조합으로 형성되고,
    상기 관통 전극 구조물은 관통 전극 및 상기 관통 전극의 측면의 적어도 일부를 덮는 절연성 스페이서를 포함하고,
    상기 관통 전극은 상기 내측 입출력 도전성 패턴 내로 연장되는 부분을 더 포함하고,
    상기 관통 전극의 상부면은 상기 내측 입출력 도전성 패턴의 하부면 보다 높고 상기 내측 입출력 도전성 패턴의 상부면 보다 낮은 레벨에 배치되고,
    상기 관통 전극의 상기 상부면은 상기 절연성 스페이서의 상단 보다 높은 레벨에 배치되는 데이터 저장 시스템.
KR1020200155461A 2020-11-19 2020-11-19 반도체 장치 및 이를 포함하는 데이터 저장 시스템 KR20220069152A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200155461A KR20220069152A (ko) 2020-11-19 2020-11-19 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US17/523,337 US11935597B2 (en) 2020-11-19 2021-11-10 Semiconductor device and data storage system including the same
CN202111357585.9A CN114520232A (zh) 2020-11-19 2021-11-16 半导体器件和包括该半导体器件的数据存储系统

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200155461A KR20220069152A (ko) 2020-11-19 2020-11-19 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Publications (1)

Publication Number Publication Date
KR20220069152A true KR20220069152A (ko) 2022-05-27

Family

ID=81587872

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200155461A KR20220069152A (ko) 2020-11-19 2020-11-19 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Country Status (3)

Country Link
US (1) US11935597B2 (ko)
KR (1) KR20220069152A (ko)
CN (1) CN114520232A (ko)

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140073163A (ko) * 2012-12-06 2014-06-16 삼성전자주식회사 반도체 장치 및 그의 형성방법
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
JP2018163970A (ja) 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体装置及びその製造方法
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
JP2019057532A (ja) 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
US20190043868A1 (en) 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
WO2020034152A1 (en) 2018-08-16 2020-02-20 Yangtze Memory Technologies Co., Ltd. Embedded pad structures of three-dimensional memory devices and fabrication methods thereof
JP2020047814A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体記憶装置
KR102650996B1 (ko) 2018-11-06 2024-03-26 삼성전자주식회사 반도체 장치
US11195781B2 (en) * 2019-02-13 2021-12-07 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
US10629616B1 (en) 2019-02-13 2020-04-21 Sandisk Technologies Llc Bonded three-dimensional memory devices and methods of making the same by replacing carrier substrate with source layer
JP2020141100A (ja) 2019-03-01 2020-09-03 キオクシア株式会社 半導体装置およびその製造方法
CN110379811B (zh) 2019-07-29 2022-02-22 中国科学院微电子研究所 三维存储器及其制作方法
CN110574162B (zh) 2019-08-02 2021-02-12 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN111180344B (zh) 2020-01-02 2021-12-07 长江存储科技有限责任公司 三维堆叠结构及制备方法

Also Published As

Publication number Publication date
US20220157382A1 (en) 2022-05-19
CN114520232A (zh) 2022-05-20
US11935597B2 (en) 2024-03-19

Similar Documents

Publication Publication Date Title
US20220045083A1 (en) Semiconductor device and electronic system
US11784178B2 (en) Semiconductor memory device and manufacturing method of semiconductor memory device
US20220139831A1 (en) Semiconductor device and data storage system including the same
US11990450B2 (en) Device including first structure having peripheral circuit and second structure having gate layers
US20230054445A1 (en) Semiconductor device and data storage system including the same
US20220406801A1 (en) Semiconductor device and data storage system including the same
US11967574B2 (en) Memory device and data storage system including the same
KR20220069152A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20220084946A1 (en) Semiconductor device and data storage system including the same
CN115411050A (zh) 集成电路装置
KR20220133364A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220065929A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20240008274A1 (en) Integrated circuit devices and data storage systems including the same
US20230061301A1 (en) Semiconductor device and data storage system including the same
US20230217661A1 (en) Semiconductor device and data storage system including the same
US20240081062A1 (en) Semiconductor memory device and electronic system including the same
KR20220008368A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
US20220336358A1 (en) Semiconductor device and data storage system including the same
TW202416805A (zh) 積體電路元件及數據儲存系統
KR20230007586A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230105376A (ko) 반도체 장치의 제조 방법
KR20240065859A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20220143789A (ko) 3차원 반도체 메모리 장치 및 이를 포함하는 전자 시스템.
KR20230038335A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템
KR20230011538A (ko) 반도체 장치 및 이를 포함하는 데이터 저장 시스템