TWI785391B - 具有富氫半導體通道的三維記憶體元件及其製作方法 - Google Patents

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Abstract

一種三維(3D)記憶體元件，包括一記憶體堆疊結構、一半導體層、多個通道結構和一絕緣結構。該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。該多個通道結構中的每一個是垂直延伸穿過該記憶體堆疊結構至該半導體層中。該絕緣結構垂直延伸穿過該記憶體堆疊結構，其中該絕緣結構包括摻雜有氫或氫的同位素中的其中至少一種的一介電質層。

Description

具有富氫半導體通道的三維記憶體元件及其製作方法
本發明是關於半導體元件，特別是關於一種三維記憶體元件及其製作方法。
隨著製程技術、電路設計、程式設計演算法和製造製程的進步，半導體元件例如記憶體元件的尺寸已逐漸微縮至更小的尺寸，以獲得更高的集密度。然而，當平面式記憶體單元的特徵尺寸接近下限時，製程技術變得越來越有挑戰性且造價昂貴，使得平面式記憶體單元的儲存密度受到限制。
三維(three-dimensional,3D)記憶體元件架構可以解決平面式記憶體的密度限制。三維記憶體元件架構包括記憶體陣列和用於控制傳送和接收來自記憶體陣列的信號的外圍元件。
本發明目的在於提供一種三維(3D)記憶體元件及其製作方法。
根據本發明一實施例提供的一種三維記憶體元件，包括一記憶體堆 疊結構、一半導體層、多個通道結構和一絕緣結構。該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。該多個通道結構中的每一個是垂直延伸穿過該記憶體堆疊結構至該半導體層中。該絕緣結構垂直延伸穿過該記憶體堆疊結構，其中該絕緣結構包括摻雜有氫或氫的同位素中的其中至少一種的一介電質層。
根據本發明另一實施例提供的一種三維記憶體元件，包括一記憶體堆疊結構、一半導體層、多個通道結構和一絕緣結構。該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。該多個通道結構中的每一個是垂直延伸穿過該記憶體堆疊結構至所述半導體層中。該絕緣結構垂直延伸穿過該記憶體堆疊結構並且包括一介電質層。該通道結構中的每一個包括一儲存膜和摻雜有氫或氫的同位素中的其中至少一種的一半導體通道。
根據本發明又另一實施例提供的一種用於形成三維記憶體元件的方法，步驟包括形成垂直延伸穿過一記憶體堆疊結構至基底上的一半導體層中的一通道結構，其中該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。該方法還包括在垂直延伸穿過該記憶體堆疊結構的一開口中形成一絕緣結構，其中該絕緣結構包括摻雜有氫或氫的同位素中的其中至少一種的一介電質層。
100:三維記憶體元件
101:基底
102:第一半導體結構
103:三維記憶體元件
104:第二半導體結構
106:鍵合界面
108:外圍電路
110:鍵合層
111:鍵合觸點
112:鍵合層
113:鍵合觸點
114:記憶體堆疊結構
116:導電層
118:介電質層
120:第一半導體層
122:第二半導體層
124:通道結構
126:儲存膜
128:半導體通道
129:通道插塞
130:絕緣結構
132:源極觸點
133:互連層
134:層間介電質層
136:重分佈層
138:鈍化層
140:接觸焊墊
142:觸點
144:觸點
146:外圍觸點
148:外圍觸點
150:通道局部觸點
152:字元線局部觸點
160:介電質層
162:源極觸點
202:第一氧化矽層
204:第二氧化矽層
206:高介電常數介電質層
208:氧化矽蓋層
210:多晶矽層
302:矽基底
304:N型摻雜半導體層
305:焊墊氧化物層
306:犧牲層
308:介電質堆疊結構
310:堆疊介電質層
312:堆疊犧牲層
314:通道結構
316:儲存膜
318:半導體通道
320:縫隙
322:空腔
324:間隔物
326:N型摻雜半導體層
328:堆疊導電層
330:記憶體堆疊結構
332:閘極介電質層
334:介電質層
336:絕緣結構
338:外圍觸點
340:外圍觸點
342:字元線局部觸點
343:正面源極觸點
344:通道局部觸點
346:鍵合層
348:鍵合層
350:矽基底
352:外圍電路
354:鍵合界面
356:層間介電質層
358:源極觸點開口
360:觸點開口
361:觸點開口
362:間隔物
364:源極觸點
366:觸點
368:觸點
370:重分佈層
372:鈍化層
374:接觸焊墊
376:互連層
400:方法
402:步驟
404:步驟
406:步驟
408:步驟
410:步驟
412:步驟
414:步驟
416:步驟
X:方向
Y:方向
Z:方向
所附圖式提供對於本發明實施例更深入的了解，並納入此說明書成為其中一部分。這些圖式與描述，用來說明一些實施例的原理並且使得相關領域技術人 員能夠實現和使用本發明內容。
第1A圖示出了根據本發明的一些實施例的具有富氫半導體通道的示例性三維記憶體元件的剖面示意圖。
第1B圖示出了根據本發明的一些實施例的具有富氫半導體通道的另一示例性三維記憶體元件的剖面示意圖。
第2A圖至第2H圖示出了根據本發明的一些實施例的如第1A圖或第1B圖中的三維記憶體元件中的各種示例性的富氫絕緣結構的剖面示意圖。
第3A圖至第3M圖示出了根據本發明的一些實施例的用於形成具有富氫半導體通道的示例性三維記憶體元件的步驟剖面示意圖。
第4圖示出了根據本發明的一些實施例的用於形成具有富氫半導體通道的示例性三維記憶體元件的方法的步驟流程圖。
將參考附圖描述本發明的實施例。
接下來文中實施例的具體配置和佈置僅是為了便於說明本發明的目的，並非用來限制本發明。相關領域的技術人員應可理解，在不脫離本發明的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的技術人員顯而易見的是，本發明還可以應用在其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用表示所描述的實施例可以包括特定的特徵、結構或特性，但是未必每個實施例都包括該特定的特徵、結構或特性。另外，這種 短語也未必是指向相同的一實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的技術人員的知識範圍內。
通常，可以至少部分地藉由上下文中的用法來理解文中使用的術語。例如，至少部分取決於上下文，本文所使用的術語「一個或多個」可以用於以單數意義描述任何特徵、結構或特性，或者也可以用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，例如「一種」、「一個」、「該」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」、「根據」並不限於被理解為表達一組排他性的因素，而是可以允許未明確描述的其他因素存在，其同樣至少部分地取決於上下文。
應當容易理解的是，本發明中的「在...上」、「在...之上」和「在...上方」的含義應以最寬廣的方式來解釋，使得「在...上」並不限於指向「直接在某物上」，其也可包括其間具有中間特徵或層的「在某物上」的含義。並同理，「在...之上」或「在...上方」並不限於「在某物之上」或「在某物上方」的含義，其也可包括其間沒有中間特徵或層的「直接位在某物之上」或「直接位在某物上方」的含義。
此外，為了便於描述，可以在本文使用例如「在…之下」、「在…下方」、「下」、「在…之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個(或多個)元件或特徵的關係。除了附圖中所示的取向之外，空間相對術語旨在涵蓋元件在使用或步驟中的不同取向。該元件可以以其他方式定向(旋轉90度或在其他取向)並且同樣可以對應地解釋本文使用的空間相關 描述詞。
如本文所使用的，術語「基底」是指在其上製作元件及/或設置後續材料層的材料。基底本身可以被圖案化。設置在基底頂部的材料可以被圖案化或者可以保持未被圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層具有「頂側」和「底側」，其中，層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個下方或上方結構之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，「層」可以是厚度小於連續結構的厚度的均質或非均質之連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間的區域或在連續結構的頂表面和底表面處的任何一對水平平面之間的區域。層可以水平、垂直及/或沿著錐形表面延伸。基底可以是層，基底中可包括一層或多層，及/或可以在其上、上方及/或其下具有一層或多層。層可以包括多個層。舉例來說，互連層可以包括一個或多個導電和接觸層(其中形成有接觸、互連線和/或垂直互連插塞(VIA))以及一個或多個介電質層。
如文中所使用的，術語「標稱/標稱上」、「名義/名義上」是指在產品或製程的設計時間期間設定的部件或製程步驟的特性或參數的期望值或目標值，以及高於及/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「大約」或「約」或「大致上」表示可基於與主題半導體元件相關的特定技術節點而變化的給定量的值。基於 特定的技術節點，術語「約」或「約」或「大致上」可以表示給定量的值，該給定量例如在該值的10-30%內變化(例如，值的±10%、±20%或±30%)。
如本文所使用的，術語「三維記憶體元件」是指在水平取向的基底上具有垂直取向的記憶單元電晶體串(在本文中稱為「記憶體串」或「記憶體串」，例如NAND記憶體串)的半導體元件，使得記憶體串相對於基底在垂直方向上延伸。如在本文使用的，術語「垂直的」或「垂直地」意指標稱上垂直於基底的橫向表面的取向。
在製造一些三維記憶體元件時，隨著記憶單元的層級增加，需要在矽基底上沉積更多的薄膜(例如，氧化矽、氮化矽、多晶矽等膜層)。例如，在3D NAND記憶體元件中，需要在階梯區域、核心陣列區域和閘極線縫隙中填充更多的薄膜，這可能在薄膜結構變得更複雜時，特別是在高溫製程(熱製程)之後，導致薄膜變形。由於薄膜變形而產生的應力可能進一步導致整個晶片的變形(例如，晶片彎曲)，從而降低了產品良率。
此外，3D NAND記憶體元件通常使用多晶矽作為半導體通道的材料。然而，多晶矽在晶界之間以及在界面處(例如，在半導體通道和穿隧層之間)可能具有缺陷，這可能影響記憶單元性能。例如，可能在界面處發現懸空鍵(dangling bond)，懸空鍵可以吸引載流子而降低了半導體通道中的載流子遷移率。此外，懸空鍵也可能影響多晶矽的晶粒尺寸從而增加多晶矽半導體通道的內部應力。
有鑒於此，本發明提公開的各種實施例提供了具有富氫半導體通道 的三維記憶體元件，可以改進記憶單元性能並調整晶片應力。氫及其同位素(例如，氕、氘或氚)可以形成穩定的氫-矽(H-Si)共價鍵，以減少多晶矽半導體通道中的懸空鍵的數量，從而提高載流子遷移率並調整內部應力。例如，在一些實施例中，可通過在閘極線縫隙中沉積摻雜有氫或氫的同位素中的其中至少一種的介電質層(例如，氮化矽)，使三維記憶體元件包括富氫絕緣結構。藉此，在後續的高溫製程期間，氫或其同位素可以從富氫絕緣結構擴散至多晶矽半導體通道中，以形成富氫半導體通道，從而固化多晶矽的缺陷，並調整晶片應力。藉此，本發明可以改進記憶單元性能，並且可以提高產品良率。
第1A圖示出了根據本發明的一些實施例之具有富氫半導體通道的示例性三維(three-dimensional,3D)記憶體元件100的剖面示意圖。在一些實施例中，三維記憶體元件100包括第一半導體結構102和堆疊在第一半導體結構102之上的第二半導體結構104，為一種鍵合晶片。根據一些實施例，第一半導體結構102和第二半導體結構104在兩者之間的鍵合界面106處接合。如第1A圖所示，第一半導體結構102可以包括基底101，基底101可以包括矽(例如，單晶矽、c-Si)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、絕緣上覆矽(SOI)或任何其它合適的材料。
三維記憶體元件100的第一半導體結構102可以包括基底101上的外圍電路108。值得注意，第1A圖中繪示的X方向、Y方向和Z方向是用來說明三維記憶體元件100中的部件的空間關係。基底101包括沿著由X方向和Y方向定義之平面(XY平面)橫向延伸的兩個橫向表面，即在晶片正面上的正表面，和在晶片的與正面相對的背面上的背表面。X方向和Y方向是晶片平面中的兩個副相垂直(正交)的方向。例如，X方向是字元線方向，並且Y方向是位元線方向。Z方向垂 直於X方向和Y方向。如本文所使用，當基底(例如，基底101)在Z方向(垂直於XY平面的一垂直方向)上位於半導體器件(例如，三維記憶體元件100)的最低平面中時，在Z方向上相對於半導體器件的基底來確定半導體器件的一個部件(例如，層或器件)是在另一部件(例如，層或器件)「上」、「上方」還是「下方」。在整個本發明中應用了用於描述空間關係的相同概念。
在一些實施例中，外圍電路108被配置為控制和感測三維記憶體元件100。外圍電路108可以是用於便於操作三維記憶體元件100的任何合適的數位、類比和/或混合信號控制和感測電路，包括但不限於頁面緩衝器、解碼器(例如行解碼器和列解碼器)、讀取放大器、驅動器(例如字元線驅動器)、電荷泵、電流或電壓參考或電路的任何主動或被動部件(例如電晶體、二極體、電阻器或電容器)。外圍電路108可包括形成在基底101「上」的電晶體，其中電晶體的全部或部分可位在基底101中(例如位在基底101的頂表面之下)和/或直接形成在基底101上。隔離區域(例如淺溝隔離結構(STI))和摻雜區域(例如電晶體的源極區域和汲極區域)也可形成在基底101中。根據一些實施例，電晶體可以是使用先進邏輯製程(例如90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技術節點)製作的高速電晶體。應理解，在一些實施例中，外圍電路108還可包括與先進邏輯製程相容的任何其它電路，包括邏輯電路(例如處理器和可編程邏輯元件(PLD))或記憶體電路(例如靜態隨機存取記憶體(SRAM)和動態隨機存取記憶體(DRAM))。
在一些實施例中，三維記憶體元件100的第一半導體結構102還包括位在外圍電路108之上的互連層(未示出)以將電信號傳送至外圍電路108和從外圍電路108傳送電信號。互連層可包括多個互連(在本文也被稱為「觸點」)， 包括橫向的互連線和垂直的互連插塞(VIA)觸點。如在本文使用的，術語「互連」可廣泛地包括任何適當類型的互連，例如中段制程(MEOL)互連和後段制程(BEOL)互連。互連層還可包括一個或多個層間介電質層(ILD層)(也可稱為「金屬層間介電質層」(IMD層))，互連線和VIA觸點可以是形成在一個或多個層間介電質層中。換言之，互連層可以包括位在多個層間介電質層中的互連線和VIA觸點。在互連層中的互連線和VIA觸點可包括導電材料，例如可包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。在互連層中的層間介電質層可包括介電質材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電質或其任何組合。
如第1A圖所示，三維記憶體元件100的第一半導體結構102還可包括在鍵合界面106處和在互連層及外圍電路108之上的鍵合層110。鍵合層110可包括多個鍵合觸點111和用於電性隔離鍵合觸點111的介電質。鍵合觸點111可包括導電材料，例如可包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層110的其他區域可以用介電質(例如包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電質或其任何組合)形成。在鍵合層110中的鍵合觸點111和周圍的介電質可用於混合鍵合。
類似地，如第1A圖所示，三維記憶體元件100的第二半導體結構104還可包括位在第一半導體結構102的鍵合層110以及鍵合界面106處之上的鍵合層112。鍵合層112可包括多個鍵合觸點113和用於電性隔離鍵合觸點113的介電質。鍵合觸點113可包括導電材料，例如包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層112的剩餘區域可以用介電質(例如包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電質或其任何組合)形成。在鍵合層112 中的鍵合觸點113和周圍的介電質可用於混合鍵合。根據一些實施例，鍵合觸點113與在鍵合界面106處的鍵合觸點111接觸。
如下面詳細描述的，第二半導體結構104可在鍵合界面106處以面對面的方式被鍵合在第一半導體結構102的頂部上。在一些實施例中，第一半導體結構102和第二半導體結構104是通過混合鍵合(也被稱為「金屬/介電質混合鍵合」)而鍵合在一起，兩者之間包括位於鍵合層110和鍵合層112之間的鍵合界面106。混合鍵合是直接鍵合技術(例如形成在表面之間的鍵合而不使用例如焊料或黏合劑的中間層)且可同時得到金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合界面106是鍵合層112和110交會和鍵合的地方。實際上，鍵合界面106可以是具有某個厚度的層，其包括第一半導體結構102的鍵合層110的頂表面和第二半導體結構104的鍵合層112的底表面。
在一些實施例中，三維記憶體元件100的第二半導體結構104還包括位在鍵合層112之上的互連層(未示出)，用來傳送電信號。互連層可包括多個互連，例如MEOL互連和BEOL互連。互連層還可包括一個或多個層間介電質層，可在一個或多個層間介電質層中形成互連線和VIA觸點。在互連層中的互連線和VIA觸點可包括導電材料，例如可包括但不限於W、Co、Cu、Al、矽化物或其任何組合。在互連層中的層間介電質層可包括介電質材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數介電質或其任何組合。
在一些實施例中，三維記憶體元件100是NAND快閃記憶體元件，其中包括記憶體單元以NAND記憶體串排列成陣列的形式。如第1A圖所示，三維記憶體元件100的第二半導體結構104可包括由通道結構124串起的NAND記憶體 串的陣列。如第1A圖所示，每個通道結構124可垂直地延伸穿過多個材料層對，每個材料層對包括導電層116和介電質層118。導電層116和介電質層118交錯設置構成記憶體堆疊結構114。記憶體堆疊結構114中，由一導電層116和一介電質層118構成的一組層對也稱為記憶體堆疊結構114的層級，而記憶體堆疊結構114所包括的層對的數量(例如32、64、96、128、160、192、224、256個層級或更多)決定了三維記憶體元件100中的記憶體單元的數量。應理解，在一些實施例中，記憶體堆疊結構114可具有多疊片架構(未示出)，其包括堆疊在彼此之上的多個記憶體疊片。在每個記憶體疊片中的導電層116和介電質層118的對的數量可以是相同的或不同的。
記憶體堆疊結構114可包括多個交錯的導電層116和介電質層118。在記憶體堆疊結構114中的導電層116和介電質層118可在垂直方向上交替。換句話說，除了在記憶體堆疊結構114的頂部或底部處的層以外，每個導電層116的兩側可由兩個介電質層118鄰接，以及每個介電質層118的兩側可由兩個導電層116鄰接。導電層116可包括導電材料，例如可包括但不限於W、Co、Cu、Al、多晶矽、摻雜矽、矽化物或其任何組合。每個導電層116可包括由黏附層和閘極介電質層包圍的閘極電極(閘極線)。導電層116的閘極電極可作為三維記憶體元件100的字元線，橫向延伸在記憶體堆疊結構114中並且終止在一個或多個階梯結構處。介電質層118可包括介電質材料，例如可包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。應理解，第1圖所示的階梯結構僅為了說明目的，且並不用於代表或限制本發明之三維記憶體元件100中的階梯區域中的實際佈置。
如第1A圖所示，三維記憶體元件100的第二半導體結構104還可以包括在記憶體堆疊結構114上方的第一半導體層120和在第一半導體層120上方並 與其接觸的第二半導體層122。在一些實施例中，第一半導體層120和第二半導體層122中的每一個是N型摻雜的半導體層，例如，摻雜有N型摻雜劑(例如，磷(P)或砷(As))的矽層。在那些情況下，第一半導體層120和第二半導體層122可以共同地視為記憶體堆疊結構114上方的N型摻雜半導體層120/122。在一些實施例中，第一半導體層120和第二半導體層122中的每一個包括N型阱。也就是說，第一半導體層120和第二半導體層122中的每一個可以是P型基底中的摻雜有N型摻雜劑(例如，P或As)的區域。應當理解，第一半導體層120和第二半導體層122中的摻雜濃度可以相同或不同。根據一些實施例，第一半導體層120包括多晶矽，例如N型摻雜多晶矽。如下面詳細描述的，可以通過薄膜沉積和/或磊晶生長在P型矽基底上來形成第一半導體層120。相反的，根據一些實施例，第二半導體層122包括單晶矽，例如N型摻雜單晶矽。如下面詳細描述的，可以通過將N型摻雜劑植入到具有單晶矽的P型矽基底中來形成第二半導體層122。
在一些實施例中，每個通道結構124包括填充有半導體層(例如作為半導體通道128)和複合介電質層(例如作為儲存膜126)的通道孔。在一些實施例中，半導體通道128包括矽，例如非晶形矽、多晶矽或單晶矽。在一些實施例中，儲存膜126是包括穿隧層、儲存層(也被稱為「電荷捕獲層」)和阻擋層的複合層。通道結構124的剩餘空間可以部分地或全部填充有包括介電質材料(例如氧化矽和/或空氣間隙)的填充層。通道結構124可具有柱體形狀(例如圓柱形狀)。根據一些實施例，填充層、半導體通道128、儲存膜126的穿隧層、儲存層和阻擋層沿著徑向依序從柱體的中央朝著柱體的外表面設置。在一些實施例中，穿隧層可包括氧化矽、氮氧化矽或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可包括氧化矽、氮氧化矽、high-k介電質或其任何組合。在一個示例中，儲存膜126可包括氧化矽/氮氧化矽/氧化矽(ONO) 的複合層。
在一些實施例中，通道結構124還包括在通道結構124的底部中(例如下端處)的通道插塞129。如在本文使用的，當基底101位於三維記憶體元件100的最低平面中時，部件(例如通道結構124)的「上端」是在Z方向上更遠離基底101的端部，部件(例如通道結構124)的「下端」是在Z方向上更接近基底101的端部。通道插塞129可包括半導體材料(例如多晶矽)。在一些實施例中，通道插塞129是作為NAND記憶體串的汲極。
如第1A圖所示，每個通道結構124可垂直地延伸穿過記憶體堆疊結構114的交錯的導電層116和介電質層118以及第一半導體層120(例如N型摻雜半導體層(例如N型摻雜多晶矽層))。在一些實施例中，第一半導體層120包圍通道結構124的部分區域並與包括多晶矽的半導體通道128接觸。也就是說，根據一些實施例，儲存膜126在鄰接第一半導體層120的通道結構124的部分處分離以暴露出半導體通道128，使半導體通道128與周圍的第一半導體層120接觸。作為結果，包圍半導體通道128並與半導體通道128接觸的第一半導體層120可以作為通道結構124的「側壁半導體插塞」。
在一些實施例中，每個通道結構124可垂直地更遠地延伸到第二半導體層122(例如，N型摻雜單晶矽層)中。也就是說，根據一些實施例，每個通道結構124垂直延伸穿過記憶體堆疊結構114到N型摻雜半導體層(包括第一半導體層120和第二半導體層122)中。如第1A圖所示，根據一些實施例，通道結構124的頂部(例如上端)在第二半導體層122中。第一半導體層120和第二半導體層122中的每一者是N型摻雜半導體層(例如，N型阱)，以使得閘極引發汲極漏 電(gate induced drain leakage,GIDL)輔助的主體偏置能夠用於抹除操作。在NAND記憶體串的源極選擇閘極周圍的GIDL可以產生進入NAND記憶體串的電洞電流，以提高用於抹除操作的體電位。
應當理解，第一半導體層120和第二半導體層122示出了可以用於三維記憶體元件100的半導體層的一個示例。在更一般的情況下，三維記憶體元件100的第二半導體結構104可以包括具有一個或多個摻雜矽層(例如，一個或多個摻雜多晶矽層和/或一個或多個摻雜單晶矽層)的半導體層。此外，半導體層中摻雜矽層的數量和半導體層中每個矽層的摻雜類型不受以上如第1A圖的示例的限制，並且在其它示例中可以變化。還應當理解，通道結構124相對於半導體層的相對位置不受以上如第1A圖的示例的限制，並且在其它示例中可以變化。在更一般的情況下，每個通道結構124可以垂直延伸穿過記憶體堆疊結構114到半導體層中，而不管通道結構124的端部相對於半導體層中的每個摻雜矽層的相對位置如何。還應當理解，由三維記憶體元件100執行的抹除操作不限於以上如第1A圖的示例中的GIDL抹除操作，並且可以是根據半導體層的不同構造(例如，半導體層中的每個摻雜矽層的摻雜類型)的P型阱體抹除操作或任何其它合適的抹除操作。
與習知之具有在晶界之間和與穿隧層的界面處具有缺陷(例如，懸空鍵)的多晶矽半導體通道的三維記憶體元件相比，三維記憶體元件100可以在每個通道結構124中包括富氫多晶矽半導體通道128，其具有較少的缺陷(例如具有較少的懸空鍵)。在一些實施例中，半導體通道128摻雜有氫或氫的同位素中的其中至少一種，其中氫的同位素例如包括氕、氘、氚、氫-4、氫-5等。氫或其同位素可以與晶界之間的懸空鍵以及與穿隧層的界面處的懸空鍵形成穩定的 H-Si共價鍵，因此可減少懸空鍵的數量，從而提高載流子遷移率並調整半導體通道128的應力。
如第1A圖所示，三維記憶體元件100的第二半導體結構104還可以包括絕緣結構130，每個絕緣結構130垂直延伸穿過記憶體堆疊結構114的交錯的堆疊導電層116和堆疊介電質層118。根據一些實施例，不同於進一步延伸穿過第一半導體層120的通道結構124，絕緣結構130在第一半導體層120處停止，即不垂直延伸到N型摻雜半導體層中。也就是說，絕緣結構130的頂表面可以與第一半導體層120的底表面齊平。每個絕緣結構130還可以橫向延伸以將通道結構124分成多個區塊。也就是說，可以通過絕緣結構130將記憶體堆疊結構114劃分成多個記憶體區塊，使得可以將通道結構124的陣列分成每個記憶體區塊。應當理解，絕緣結構130相對於半導體層的相對位置不受以上如第1A圖的示例的限制，並且在其它示例中可以變化。例如，絕緣結構130可以進一步延伸到半導體層中。
在一些實施例中，根據一些實施例，絕緣結構130不包括任何觸點(即，不用作源極觸點)，並且因此不會引起與導電層116(包括字元線)的寄生電容和漏電流。在一些實施例中，每個絕緣結構130包括填充有一種或多種介電質材料的開口(例如，縫隙)，介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。如第1A圖所示，絕緣結構130可以包括摻雜有氫或氫的同位素中的其中至少一種的介電質層160，氫的同位素例如為氕、氘、氚、氫-4、氫-5等。也就是說，三維記憶體元件100可以包括富氫絕緣結構130作為用於向半導體通道128提供氫或其同位素的來源，如下文關於三維記憶體元件100的製造方法所詳細說明的。
在一些實施例中，介電質層160中的氫或氫的同位素中的其中至少一種佔介電質層160的原子百分比不大於約50%，例如不大於50%。在一些實施例中，介電質層160中的氫或氫的同位素中的其中至少一種佔介電質層160的原子百分比在約0.1%與約50%之間，例如在0.1%與50%之間(例如，0.1%、0.2%、0.3%、0.4%、0.5%、0.6%、0.7%、0.8%、0.9%、1%、5%、10%、15%、20%、25%、30%、35%、40%、45%、50%，由這些值中的任何一個的下限界定的任何範圍，或由這些值中的任何兩個限定的任何範圍)。在一個示例中，介電質層160中的氫或氫的同位素中的其中至少一種佔介電質層160的原子百分比可以在約1%與約10%之間，例如在1%與10%之間(例如，1%、2%、3%、4%、5%、6%、7%、8%、9%、10%，由這些值中的任何一個的下限界定的任何範圍，或在由這些值中的任何兩個限定的任何範圍中)。介電質層160可以包括任何能夠吸收氫或其同位素的介電質材料，例如正矽酸乙酯(TEOS)或氮化矽。在一些實施例中，介電質層160包括氮化矽，其具有強的氫吸收能力。
應當理解，富氫絕緣結構130的結構不限於第1A圖中所示的示例。第2A圖至第2H圖示出了根據本發明的各種實施例的第1A圖中的三維記憶體元件100中的各種示例性富氫絕緣結構130的剖面示意圖。如第2A圖所示，在一些實施例中，絕緣結構130包括第一氧化矽層202、介電質層160和第二氧化矽層204。第一氧化矽層202可以橫向設置在介電質層160與記憶體堆疊結構114的堆疊導電層116之間。在一些實施例中，第一氧化矽層202沿著絕緣結構130的側壁和底表面設置，並且與記憶體堆疊結構114的堆疊導電層116接觸。如上所述，介電質層160(例如，氮化矽層)可以摻雜有氫或氫的同位素中的其中至少一種。在一些實施例中，介電質層160例如沿著絕緣結構130的側壁和底表面設置在第一氧化矽層202之上。第二氧化矽層204可以填充其中具有或不具有氣隙的絕緣結 構130的剩餘空間。在一些實施例中，介電質層160橫向設置在第一氧化矽層202與第二氧化矽層204之間。在一些實施例中，絕緣結構130的一端與介電質層160的相應端齊平。例如，絕緣結構130的下端可以與介電質層160的下端齊平。如第2A圖所示，第一氧化矽層202和第二氧化矽層204以及介電質層160的下端在絕緣結構130的下端處彼此齊平，即共面。
在一些實施例中，絕緣結構130的一端不與介電質層160的相應端齊平，而是在其端部包括氧化矽蓋層208。如第2B圖所示，不同於第2A圖所示的示例，絕緣結構130可以包括在其下端的氧化矽蓋層208。在一些實施例中，氧化矽蓋層208設置在介電質層160的下端下方，並且連接到第一氧化矽層202和第二氧化矽層204。藉此，氧化矽蓋層208可以防止氫或其同位素從絕緣結構130的下端擴散開，這可以減少可以穿過絕緣結構130的側壁橫向擴散到通道結構124的氫或其同位素的量。
在一些實施例中，絕緣結構130可不包括第二氧化矽層204。如第2C圖和第2D圖所示，可以用介電質層160填充其中具有或不具有氣隙的絕緣結構130的剩餘空間，而替換掉第2A圖和第2B圖中的第二氧化矽層204。類似於第2A圖和第2B圖，絕緣結構130在其下端可以包括或不包括氧化矽蓋層208。與第2A圖和第2B圖中的示例相比，第2C圖和第2D圖中的介電質層160可以具有較大體積的介電質材料(例如，氮化矽)，以吸收更多的氫或其同位素。此外，通過改變填充絕緣結構130的剩餘空間的材料(例如，從氧化矽改變為氮化矽)，也可以調整絕緣結構130的應力，這可以根據需要進一步調整晶片應力。
在一些實施例中，絕緣結構130可不包括第一氧化矽層202和第二氧 化矽層204。如第2E圖和第2F圖所示，可以用介電質層160填充其中具有或不具有氣隙的絕緣結構130的空間，替換掉第2A圖和第2B圖中的第一氧化矽層202和第二氧化矽層204。也就是說，介電質層160可以與記憶體堆疊結構114的堆疊導電層116接觸。類似於第2A圖和第2B圖，絕緣結構130在其下端可以包括或不包括氧化矽蓋層208。與第2A圖和第2B圖中的示例相比，第2E圖和第2F圖中的介電質層160可以具有較大體積的介電質材料(例如，氮化矽)，以吸收更多的氫或其同位素。此外，通過改變填充絕緣結構130的空間的材料(例如，從氧化矽改變為氮化矽)，也可以調整絕緣結構130的應力，這可以進一步根據需要調整晶片應力。
在一些實施例中，絕緣結構130可不包括第二氧化矽層204，而是用多晶矽層210替換掉第二氧化矽層204。如第2G圖和第2H圖所示，多晶矽層210可以填充其中具有或不具有氣隙的絕緣結構130的剩餘空間，替換掉第2A圖和第2B圖中的第二氧化矽層204。在一些實施例中，介電質層160橫向設置在第一氧化矽層202與多晶矽層210之間。類似於第2A圖和第2B圖，絕緣結構130在其下端可以包括或不包括氧化矽蓋層208。通過改變填充絕緣結構130的剩餘空間的材料(例如，從氧化矽改變為多晶矽)，也可以調整絕緣結構130的應力，這可以根據需要進一步調整晶片應力。
應當理解，在其它示例中，絕緣結構130的結構可以進一步變化，例如，通過改變填充絕緣結構130的剩餘空間的材料、絕緣結構130中的層的數量等，以便根據需要調整可以由介電質層160吸收的氫或其同位素的量和/或調整絕緣結構130的應力。還應理解，絕緣結構130可以包括附加層，例如第2A圖至第2H圖中所示的高介電常數(high-k)介電質層206。高介電常數介電質層206可以從 堆疊導電層116的閘極介電質層延伸。
請回到第1A圖，三維記憶體元件100可以包括在記憶體堆疊結構114上方並且與第二半導體層122接觸的背面的源極觸點132。源極觸點132和記憶體堆疊結構114(以及穿過其的絕緣結構130)可以設置在半導體層(例如，薄化的基底)的相對側上，並且因此被視為「背面」源極觸點。在一些實施例中，源極觸點132進一步延伸到第二半導體層122中，並且通過第二半導體層122電連接到第一半導體層120和通道結構124的半導體通道128。應當理解，在不同的示例中，源極觸點132延伸到第二半導體層122中的深度可以變化。在第二半導體層122包括N型阱的一些實施例中，源極觸點132在本文中也被稱為「N型阱拾取」。源極觸點132可以包括任何合適類型的觸點。在一些實施例中，源極觸點132包括VIA觸點。在一些實施例中，源極觸點132包括橫向延伸的壁形觸點。源極觸點132可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合層(例如，氮化鈦(TiN))包圍的矽化物層。
如第1A圖所示，三維記憶體元件100還可以包括BEOL互連層133，BEOL互連層133位於源極觸點132上方並與其接觸，以用於焊墊引出，例如，在三維記憶體元件100與外部電路之間傳送電信號。在一些實施例中，互連層133包括在第二半導體層122上的一個或多個層間介電質層(ILD層)134和在ILD層134上的重分佈層136。根據一些實施例，源極觸點132的上端與ILD層134的頂表面和重分佈層136的底表面齊平，並且源極觸點132垂直延伸穿過ILD層134到第二半導體層122中。互連層133中的ILD層134可以包括介電質材料，介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)電介質或其任何組合。互連層133中的重分佈層136可以包括導電材料，導電材料包括但不限於 W、Co、Cu、Al、矽化物或其任何組合。在一些實施例中，互連層133還包括鈍化層138，作為用於三維記憶體元件100的鈍化和保護的最外層。重分佈層136的一部分可以從鈍化層138暴露作為接觸焊墊140。也就是說，三維記憶體元件100的互連層133還可以包括用於引線鍵合和/或與中介層鍵合的接觸焊墊140。
在一些實施例中，三維記憶體元件100的第二半導體結構104還包括穿過第二半導體層122的觸點142和觸點144。根據一些實施例，由於第二半導體層122可以是薄化的基底(例如，P型矽基底的N型阱)，所以觸點142和觸點144是穿矽觸點(TSC)。在一些實施例中，觸點142延伸穿過第二半導體層122和ILD層134以與重分佈層136接觸，使得第一半導體層120通過互連層133的第二半導體層122、源極觸點132和重分佈層136電連接到觸點142。在一些實施例中，觸點144延伸穿過第二半導體層122和ILD層134以與接觸焊墊140接觸。觸點142和觸點144均可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合層(例如，TiN)包圍的矽化物層。在一些實施例中，至少觸點144還包括間隔物(例如，介電質層)以使觸點144與第二半導體層122電絕緣。
在一些實施例中，三維記憶體元件100還包括外圍觸點146和148，每個外圍觸點146和148垂直延伸到記憶體堆疊結構114外部的第二半導體層122(例如，P型矽基底的N型阱)。每個外圍觸點146或148的深度可以大於記憶體堆疊結構114的深度，以在記憶體堆疊結構114外部的外圍區域中從鍵合層112垂直延伸到第二半導體層122。在一些實施例中，外圍觸點146在觸點142下方並與其接觸，使得第一半導體層120通過至少第二半導體層122、源極觸點132、互連層133、觸點142和外圍觸點146電連接到第一半導體結構102中的外圍電路108。在一些實施例中，外圍觸點148在觸點144下方並與其接觸，使得第一半導體結構 102中的外圍電路108通過至少觸點144和外圍觸點148電連接到接觸焊墊140以用於焊墊引出。外圍觸點146和148均可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合層(例如，TiN)包圍的矽化物層。
如第1A圖所示，三維記憶體元件100還包括作為互連結構的部分的多種局部觸點(也稱為“C1”)，多種局部觸點與記憶體堆疊結構114中的結構直接接觸。在一些實施例中，局部觸點包括通道局部觸點150，每個通道局部觸點150在相應通道結構124的下端下方並與其接觸。每個通道局部觸點150可以電連接到位元線觸點(未示出)以用於位元線扇出。在一些實施例中，局部觸點還包括字元線局部觸點152，每個字元線局部觸點152在記憶體堆疊結構114的階梯結構處的相應導電層116(包括字元線)下方並與其接觸以用於字元線扇出。局部觸點(例如，通道局部觸點150和字元線局部觸點152)可以通過至少鍵合層112和鍵合層110電連接到第一半導體結構102的外圍電路108。局部觸點(例如，通道局部觸點150和字元線局部觸點152)均可以包括一個或多個導電層，例如金屬層(例如，W、Co、Cu或Al)或被黏合層(例如，TiN)包圍的矽化物層。
第1B圖示出了根據本發明的一些實施例的具有富氫半導體通道的另一示例性三維(3D)記憶體元件103的剖面示意圖。根據一些實施例，三維記憶體元件103類似於三維記憶體元件100，不同之處在於三維記憶體元件100中的背面的源極觸點132被三維記憶體元件103中的正面的源極觸點162代替。如第1B圖所示，源極觸點162可以與半導體層(例如，第二半導體層122)接觸，並且源極觸點162和絕緣結構130可以設置在半導體層的相同側(例如，正面)上。應當理解，為了易於描述，此處不再重複三維記憶體元件103和三維記憶體元件100兩者中的其它相同結構的細節。
第3A圖至第3M圖示出了根據本發明的一些實施例的用於形成具有富氫半導體通道的示例性三維記憶體元件的製造方法的步驟剖面示意圖。第4圖示出了根據本發明的一些實施例的用於形成具有富氫半導體通道的示例性三維記憶體元件的方法的步驟流程圖。第3A圖至第3M圖和第4圖中描繪的三維記憶體元件的示例例如是第1A圖和第1B圖中描繪的三維記憶體元件100和三維記憶體元件103。下文將同時參考第3A圖至第3M圖和第4圖。應理解，在方法400中示出的步驟並非用於限制本發明，方法400繪示的步驟之前、之後或者之間可以包括本文中為了簡化說明而未描述出來的其他選擇性的步驟。此外，在其他實施例中，方法400的步驟可以用不同的順序或同時進行。
請參考第4圖，方法400開始於步驟402，在第一基底上形成外圍電路。第一基底可以是矽基底。如第3I圖所示，可進行多種製程(包括但不限於微影、蝕刻、薄膜沉積、熱生長、植入、化學機械研磨(CMP)和任何其它適當的製程)以在矽基底350上形成多個電晶體。在一些實施例中，可通過離子植入和/或熱擴散在矽基底350中形成摻雜區域(未示出)，例如可作為電晶體的源極區域和/或汲極區域。在一些實施例中，也通過濕蝕刻和/或乾蝕刻和薄膜沉積以在矽基底350中形成隔離區域(例如淺溝絕緣結構(STI))。電晶體可在矽基底350上形成外圍電路352。
如第3I圖所示，接著在外圍電路352上方形成鍵合層348。鍵合層348包括電連接到外圍電路352的鍵合觸點。形成鍵合層348的步驟可包括使用一種或多種薄膜沉積製程(例如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其任何組合)來沉積層間介電層(ILD層)，接著使用濕蝕刻 和/或乾蝕刻(例如反應性離子蝕刻(RIE))以及一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其它適當的製程或其任何組合)以形成穿過層間介電層(ILD層)的鍵合觸點。
請參考第4圖，方法400繼續進行至步驟404，依序地形成第二基底上的第一半導體層、第一半導體層上的犧牲層以及犧牲層上的介電質堆疊結構。介電質堆疊結構可以包括多個交錯的堆疊犧牲層和堆疊介電質層。在一些實施例中，形成犧牲層和介電質堆疊結構的方法可包括在第二半導體層上沉積一多晶矽以形成犧牲層之後，接著在該犧牲層上交替沉積堆疊介電質層和堆疊犧牲層以形成介電質堆疊結構。
如第3A圖所示，在矽基底302上形成N型摻雜半導體層304。N型摻雜半導體層304可以包括P型矽基底302中的N型阱，並且包括單晶矽。N型摻雜半導體層304可以通過使用離子植入和/或熱擴散製程來將N型摻雜劑(例如，P或As)摻雜至P型矽基底302中來形成。
如第3A圖所示，接著，在N型摻雜半導體層304上形成犧牲層306。犧牲層306可以通過沉積多晶矽或任何其它合適的犧牲材料(例如，氮化矽、碳)來形成。可以使用一個或多個薄膜沉積製程形成所述犧牲材料。所述薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。在一些實施例中，在形成N型摻雜半導體層304之前，可通過在矽基底302上沉積介電質材料(例如，氧化矽)或通過熱氧化製程，在犧牲層306與N型摻雜半導體層304之間形成焊墊氧化物層305。
如第3A圖所示，接著，在犧牲層306上形成包括多對第一介電質層(也可稱為堆疊犧牲層)312和第二介電質層(也可稱為堆疊介電質層)310的介電質堆疊結構308。第一介電質層(堆疊犧牲層)和第二介電質層(堆疊介電質層)在本文中也可稱為「介電質層對」。根據一些實施例，介電質堆疊結構308包括交錯的堆疊犧牲層312和堆疊介電質層310。可以在矽基底302上方的犧牲層306上交替沉積堆疊介電質層310和堆疊犧牲層312以形成介電質堆疊結構308。在一些實施例中，每個堆疊介電質層310包括氧化矽層，並且每個堆疊犧牲層312包括氮化矽層。介電質堆疊結構308可通過一種或多種薄膜沉積製程(包括但不限於CVD、PVD、ALD或其任何組合)來形成。如第3A圖所示，可以在介電質堆疊結構308的邊緣上形成階梯結構。階梯結構可通過朝著矽基底302對介電質堆疊結構308的介電質層對進行多個所謂的「修剪-蝕刻」循環來形成。如第3A圖所示，由於應用於介電質堆疊結構308的介電質層對的重複進行的修剪-蝕刻循環，介電質堆疊結構308可具有一個或多個傾斜邊緣和比底部介電質層對短的頂部介電質層對。
請參考第4圖，方法400接著進行至步驟406，形成垂直延伸穿過介電質堆疊結構和犧牲層至第一半導體層中的通道結構。在一些實施例中，形成通道結構的步驟可包括形成垂直地延伸穿過介電質堆疊結構和犧牲層並延伸到第一半導體層內的通道孔，然後在通道孔的側壁之上形成儲存膜和半導體通道，接著在半導體通道上方形成與半導體通道接觸的通道插塞。在一些實施例中，半導體通道可以包括多晶矽。
如第3A圖所示，通道孔是垂直延伸穿過介電質堆疊結構308和犧牲層306至N型摻雜半導體層304中的開口。在一些實施例中，可形成多個開口，其中 每個開口在後續的製程中分別是一個通道結構314生長的位置。在一些實施例中，形成通道結構314的通道孔的製程步驟包括進行濕蝕刻和/或乾蝕刻(例如深反應性離子蝕刻(DRIE))。在一些實施例中，通道結構314的通道孔可進一步延伸穿過N型摻雜半導體層304的頂部部分。在一些實施例中，可在穿過介電質堆疊結構308和犧牲層306的蝕刻製程後，繼續地對N型摻雜半導體層304的一部分進行蝕刻。在一些實施例中，可在蝕刻穿過介電質堆疊結構308和犧牲層306之後，另外使用單獨的蝕刻製程來蝕刻N型摻雜半導體層304的一部分。
如第3A圖所示，形成通道孔後，接著沿著通道孔的側壁和底表面依序沉積儲存膜316(包括阻擋層、儲存層和穿隧層)和半導體通道318。在一些實施例中，首先沿著通道孔的側壁和底表面沉積儲存膜316，然後將半導體通道318沉積在儲存膜316之上。在一些實施例中，可依序使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其它適當的製程或其任何組合)來沉積儲存膜316的阻擋層、儲存層和穿隧層。然後，然後可通過使用一種或多種薄膜沉積製程(例如ALD、CVD、PVD、任何其它適當的製程或其任何組合)在儲存膜316的穿隧層之上沉積半導體材料(例如多晶矽)來形成半導體通道318。在一些實施例中，可通過沉積第一氧化矽層、氮化矽層、第二氧化矽層和多晶矽層(「SONO」結構)以形成儲存膜316和半導體通道318。
如第3A圖所示，形成半導體通道318之後，接著在通道孔中和半導體通道318之上形成一覆蓋層以完全或部分填充通道孔(例如，使通道孔中不具有氣隙或具有氣隙)。可以通過使用一個或多個薄膜沉積製程(例如ALD、CVD、PVD、任何其它合適的製程或其任何組合)沉積介電質材料(例如，氧化矽)來形成該覆蓋層。接著，可以在通道孔的頂部部分中形成通道插塞。在一些實 施例中，可通過化學機械研磨(CMP)、濕蝕刻和/或乾蝕刻去除並平坦化儲存膜316、半導體通道318和覆蓋層之位於介電質堆疊結構308的頂表面上的部分。然後，可以通過濕蝕刻和/或乾蝕刻半導體通道318和覆蓋層之位於通道孔的頂部部分中的部分，以在通道孔的頂部部分中形成凹槽。然後，可以通過一種或多種薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)將半導體材料(例如多晶矽)沉積到凹槽內來形成通道插塞。通過以上步驟，可形成穿過介電質堆疊結構308和犧牲層306並進入N型摻雜半導體層304中的通道結構314。
請參考第4圖，方法400接著進行至步驟408，形成垂直延伸穿過介電質堆疊結構的開口，以暴露部分犧牲層。如第3A圖所示，開口例如縫隙320，其垂直延伸穿過介電質堆疊結構308並且暴露部分犧牲層306。在一些實施例中，用於形成縫隙320的製造方法可包括濕蝕刻和/或乾蝕刻(例如，DRIE)。在一些實施例中，穿過介電質堆疊結構308的蝕刻製程可以不在犧牲層306的頂表面處停止，而是繼續蝕刻移除部分犧牲層306，使縫隙320可更遠地延伸到犧牲層306的頂部部分中。
請參考第4圖，方法400接著進行至步驟410，通過開口用第二半導體層替換犧牲層。如第3B圖所示，可通過濕蝕刻和/或乾蝕刻來去除犧牲層306(第3A圖所示)以形成空腔322。在一些實施例中，可通過縫隙320施加濕蝕刻的濕蝕刻劑來去除犧牲層306，其中濕蝕刻可以停止在犧牲層306與N型摻雜半導體層304之間的焊墊氧化物層305。也就是說，根據一些實施例，犧牲層306的去除不影響N型摻雜半導體層304。在一些實施例中，在犧牲層306的去除之前，可沿著縫隙320的側壁形成間隔物324。可以通過使用一個或多個薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)，將介電質材料(例如，氮化矽、氧化矽和氮 化矽)沉積到縫隙320中來形成間隔物324。
如第3C圖所示，接著去除暴露在空腔322中的通道結構314的部分儲存膜316，以使鄰接空腔322的通道結構314的部份半導體通道318暴露出來。在一些實施例中，可通過縫隙320和空腔322提供蝕刻劑(例如用於蝕刻氮化矽的磷酸和用於蝕刻氧化矽的氫氟酸)來蝕刻儲存膜316的阻擋層(例如包括氧化矽)、儲存層(例如包括氮化矽)和穿隧層(例如包括氧化矽)顯露出來的部分。上述蝕刻可停止在通道結構314的半導體通道318。由介電質材料構成的間隔物324(如第3B圖所示)也可以保護介電質堆疊結構308，避免在蝕刻儲存膜316時受到損壞，並可在移除部分儲存膜316的相同的步驟中由蝕刻劑移除。類似地，在N型摻雜半導體層304上的焊墊氧化物層305(第3B圖中所示)也可在移除部分儲存膜316的相同的步驟中被移除。
如第3D圖所示，接著將N型摻雜半導體層326形成在N型摻雜半導體層304上方並與N型摻雜半導體層304接觸。在一些實施例中，可通過使用一個或多個薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)經由縫隙320將多晶矽沉積到空腔322(如第3C圖所示)中而形成N型摻雜半導體層326。在一些實施例中，當沉積多晶矽以形成N型摻雜多晶矽層來作為N型摻雜半導體層326時，可於沉積製程中進行N型摻雜劑(例如，P或As)的原位摻雜(in situ doping)。N型摻雜半導體層326可以填充空腔322並且與通道結構314的半導體通道318的被暴露的部分接觸。
請參考第4圖，方法400接著進行至步驟412，通過開口進行所謂的「閘極置換」製程來將介電質堆疊結構置換成記憶體堆疊結構，使得通道結構垂直 延伸穿過記憶體堆疊結構和第一半導體層且延伸至第二半導體層中。在一些實施例中，為了用記憶體堆疊結構替換介電質堆疊結構，可通過開口用堆疊導電層替換掉堆疊犧牲層。在一些實施例中，記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。根據一些實施例，由此形成垂直延伸穿過記憶體堆疊結構到第二基底上的半導體層中的通道結構。
如第3E圖所示，用堆疊導電層328替換堆疊犧牲層312(如第3A圖所示)，並且由此形成包括交錯的堆疊導電層328和堆疊介電質層310的記憶體堆疊結構330，從而將介電質堆疊結構308(如第3A圖所示)替換為記憶體堆疊結構330。在一些實施例中，可通過縫隙320來去除堆疊犧牲層312以形成多個橫向凹槽(未圖示)。在一些實施例中，可通過縫隙320施加蝕刻劑來去除堆疊犧牲層312，以產生交錯在堆疊介電質層310之間的多個橫向凹槽。上述蝕刻劑可以包括相對於堆疊介電質層310可選擇性地蝕刻堆疊犧牲層312的任何合適的蝕刻劑。如第3E圖所示，堆疊導電層328(包括閘電極和黏合層)通過縫隙320沉積到各橫向凹槽中。在一些實施例中，在堆疊導電層328之前，可先將閘極介電質層332沉積到橫向凹槽中，使得堆疊導電層328沉積在閘極介電質層上。可以使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)來沉積堆疊導電層328(例如，金屬層)。在一些實施例中，閘極介電質層332(例如，高介電常數(high-k)介電質層)沿著側壁形成並且也在縫隙320的底部形成。根據一些實施例，由此形成垂直延伸穿過記憶體堆疊結構330並且至矽基底302上的半導體層(包括N型摻雜半導體層304和306)中的通道結構314。
請參考第4圖。方法400接著進行至步驟414，在開口中形成垂直延伸 穿過記憶體堆疊結構的絕緣結構。絕緣結構可以包括摻雜有氫和/或氫的同位素中的其中至少一種的介電質層。在一些實施例中，為了形成絕緣結構，可在開口中依序地形成第一氧化矽層、介電質層和第二氧化矽層。在一些實施例中，為了形成絕緣結構，可在開口中依序地形成氧化矽層、介電質層和多晶矽層。在一些實施例中，為了形成絕緣結構，可在開口中依序地形成氧化矽層和介電質層。在一些實施例中，為了形成介電質層，沉積氮化矽層，並且用氫或氫的同位素中的其中至少一種原位摻雜該氮化矽層。在一些實施例中，為了形成介電質層，可沉積氮化矽層，並且在沉積之後在氫或氫的同位素中的其中至少一種存在的情況下對該氮化矽層進行退火。在一些實施例中，為了形成絕緣結構，可在絕緣結構的上端形成氧化矽蓋層。在一些實施例中，為了形成氧化矽蓋層，可對至少介電質層的頂部部分進行回蝕以形成凹槽，並且沉積氧化矽層填充該凹槽。
如第3F圖所示，形成垂直延伸穿過記憶體堆疊結構330並停止在N型摻雜半導體層326的頂表面上的絕緣結構336。絕緣結構336可以包括摻雜有氫或氫的同位素中的其中至少一種的介電質層334，其中氫的同位素例如為氕、氘、氚、氫-4、氫-5等。在一些實施例中，如第2A圖和第2B圖所示，可以通過使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)將第一氧化矽層202、介電質層160(例如是第3F圖中的介電質層334)和第二氧化矽層204依序地沉積到縫隙320中以完全或部分地填充縫隙320(即縫隙320具有氣隙或不具有氣隙)來形成絕緣結構130(例如是第3F圖中的絕緣結構336)。在一些實施例中，如第2C圖和第2D圖所示，可以通過使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)將第一氧化矽層202和介電質層160(例如，第3F圖中的介電質層334) 依序地沉積到縫隙320中以完全或部分地填充縫隙320(即縫隙320具有氣隙或不具有氣隙)來形成絕緣結構130(例如，第3F圖中的絕緣結構336)。在一些實施例中，如第2E圖和第2F圖所示，可以通過使用一個或多個薄膜沉積製程(例如ALD、CVD、PVD、任何其它合適的製程或其任何組合)將介電質層160(例如第3F圖中的介電質層334)沉積到縫隙320中以完全或部分地填充縫隙320(即縫隙320具有氣隙或不具有氣隙)來形成絕緣結構130(例如第3F圖中的絕緣結構336)。在一些實施例中，如第2G圖和第2H圖所示，可以通過使用一個或多個薄膜沉積製程(例如ALD、CVD、PVD、任何其它合適的製程或其任何組合)將第一氧化矽層202、介電質層160(例如，第3F圖中的介電質層334)和多晶矽層210依序地沉積到縫隙320中以完全或部分地填充縫隙320(即縫隙320具有氣隙或不具有氣隙)來形成絕緣結構130(例如，第3F圖中的絕緣結構336)。
在一些實施例中，為了形成介電質層160(例如，第3F圖中的介電質層334)，可沿著縫隙320的側壁和底表面在第一氧化矽層202之上沉積氮化矽層(例如，在第2A圖至第2D圖、第2G圖和圖2J中)。在一個示例中，在沉積(例如，CVD)期間，可以將氫或其同位素原位摻雜到氮化矽層中。在另一示例中，在沉積氮化矽層之後，可以在存在氫或其同位素的情況下，對氮化矽層進行退火(例如提供氫氣至腔室中)。在一些實施例中，在形成介電質層160之後，摻雜在介電質層160中的氫或其同位素被控制為佔介電質層160的原子百分比大於約50%。
請參考第2B圖、第2D圖、第2F圖和第2H圖。在一些實施例中，可在絕緣結構130的一端形成氧化矽蓋層208。可以通過首先對至少介電質層160(以及在各種示例中的第一氧化矽層202和第二氧化矽層204以及多晶矽層210其中 的一個或多個)的頂部部分進行回蝕以形成凹槽，然後沉積氧化矽層填充凹槽，以形成氧化矽蓋層208。在一些實施例中，可進行CMP製程以平坦化氧化矽層的頂表面以形成氧化矽蓋層208。請參考第3F圖，通過上述製程，可以在縫隙320(如第3E圖所示)中形成包括摻雜有氫或其同位素的介電質層334的絕緣結構336。
請參考第4圖。方法400接著進行至步驟416，使氫或氫的同位素中的其中至少一種的至少一部分擴散到通道結構。具體而言，在一些實施例中，是使氫或氫的同位素中的其中至少一種的至少一部分從介電質層擴散到半導體通道。詳細來說，在形成具有富氫介電質層334的絕緣結構336之後的任何高溫製程期間，氫或其同位素可以從介電質層334穿過絕緣結構336的側壁而擴散到通道結構314的半導體通道中，以使氫或其同位素摻雜到半導體通道(例如，多晶矽)中。摻雜的氫或其同位素可以與多晶矽半導體通道中的懸空鍵形成H-Si共價鍵，因此可減少半導體通道中的懸空鍵，從而提高載流子遷移率並調整通道結構314的應力。因此，在擴散之後，介電質層334中的氫或其同位素的原子百分比可以降低，例如，降低到不大於50%，例如在1%與10%之間。應當理解，可以在不增加額外的高溫製程步驟的情況下來擴散氫或其同位素。也就是說，可通過目前在形成絕緣結構336之後的任何製程步驟來引起氫或其同位素的擴散，例如以下說明的製程。應理解，以下說說明是以說明為目的，並非用於限制本發明。
請參考第3G圖，在形成絕緣結構336之後，接著形成包括通道局部觸點344和字元線局部觸點342的局部觸點以及外圍觸點338和340。可以通過使用一個或多個薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)在記憶體 堆疊結構330的頂部上沉積介電質材料(例如，氧化矽或氮化矽)來在記憶體堆疊結構330上形成局部介電質層。接著可以通過使用濕蝕刻和/或乾蝕刻(例如RIE)蝕刻局部介電質層(和任何其它ILD層)以形成觸點開口，然後進行一個或多個薄膜沉積製程(例如ALD、CVD、PVD、任何其它合適的製程或其任何組合)用導電材料填充觸點開口，來形成通道局部觸點344、字元線局部觸點342和外圍觸點338和340。
如第3H圖所示，在一些實施例中，可在用於形成字元線局部觸點342的相同製程中，形成正面源極觸點343。正面源極觸點343可以與N型摻雜半導體層326接觸。
接著，如第3G圖和第3H圖所示，將鍵合層346形成在通道局部觸點344、字元線局部觸點342、以及外圍觸點338和340(以及第3H圖中的源極觸點343)上方。鍵合層346包括電連接到通道局部觸點344、字元線局部觸點342以及外圍觸點338和340的鍵合觸點。形成鍵合層346的方法例如可使用一個或多個薄膜沉積製程(例如，CVD、PVD、ALD或其任何組合)沉積一層間介電質層(ILD層)，並且使用濕蝕刻和/或乾蝕刻(例如，RIE)蝕刻ILD層形成開口，後續使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)於開口中沉積導電材料以形成穿過ILD層形成鍵合觸點。
如第3I圖所示，接著使矽基底302和形成在其上的部件(例如，記憶體堆疊結構330和穿過其形成的通道結構314)上下翻轉，使面朝下的矽基底302的鍵合層346與面朝上的包括外圍電路352的矽基底350的鍵合層348鍵合，即以面對面的方式鍵合矽基底302和矽基底350，從而在矽基底302和350之間形成鍵 合界面354。在一些實施例中，在鍵合之前，可對鍵合界面進行表面處理製程(例如，電漿處理、濕處理和/或熱處理)。在鍵合之後，鍵合層346中的鍵合觸點和鍵合層348中的鍵合觸點會彼此對準並接觸，使得記憶體堆疊結構330和通道結構314可以電連接到外圍電路352並且在外圍電路352上方。
接著，如第3J圖所示，可從矽基底302的背面薄化矽基底302(第3I圖所示)以暴露N型摻雜半導體層304。可以使用CMP、研磨、乾蝕刻和/或濕蝕刻來薄化矽基底302。在一些實施例中，是通過進行CMP製程以薄化矽基底302，直到顯露出N型摻雜半導體層304的頂表面。
接著，如第3K圖所示，可形成一個或多個層間介電質層(ILD層)356於N型摻雜半導體層304上。可以通過使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程、或其任何組合)在N型摻雜半導體層304的頂表面上沉積介電質材料來形成ILD層356。如第3K圖所示，可形成源極觸點開口358穿過ILD層356至N型摻雜半導體層304中。在一些實施例中，使用濕蝕刻和/或乾蝕刻(例如，RIE)形成源極觸點開口358。在一些實施例中，源極觸點開口358進一步延伸到N型摻雜半導體層304的頂部部分中。在一些實施例中，可使蝕刻ILD層356的蝕刻製程在穿過ILD層356之後繼續蝕刻N型摻雜半導體層304的部分來獲得源極觸點開口358。在一些實施例中，在蝕刻ILD層356的蝕刻製程之後，可另外使用單獨的蝕刻製程來蝕刻N型摻雜半導體層304的部分來獲得源極觸點開口358。在一些實施例中，可使用微影暨蝕刻製程來圖案化ILD層356形成源極觸點開口358，並且使源極觸點開口358在N型摻雜半導體層304的相對側處與絕緣結構336對準。
如第3L圖所示，源極觸點364形成在N型摻雜半導體層304的背面處的源極觸點開口358(第3K圖所示)中。根據一些實施例，源極觸點364在記憶體堆疊結構330上方並且與N型摻雜半導體層304接觸。在一些實施例中，使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)將一種或多種導電材料沉積到源極觸點開口358中，例如形成黏合層(例如，TiN)和導體層(例如，W)來填充源極觸點開口358，然後進行平坦化製程(例如，CMP)以去除多餘的導電材料，使得源極觸點364的頂表面與ILD層356的頂表面齊平。在一些實施例中，由於源極觸點開口358與絕緣結構336對準，所以背面源極觸點364也與絕緣結構336對準。
接著，如第3M圖所示，形成重分佈層370於源極觸點364上方並且與源極觸點364接觸。在一些實施例中，可通過使用一個或多個薄膜沉積製程(例如ALD、CVD、PVD、任何其它合適的製程或其任何組合)在N型摻雜半導體層304和源極觸點364的頂表面上沉積導電材料(例如，Al)，來形成重分佈層370。如第3M圖所示，可形成一鈍化層372於重分佈層370上。在一些實施例中，可以通過使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)沉積介電質材料(例如，氮化矽)來形成鈍化層372。根據一些實施例，由此形成包括ILD層356、重分佈層370和鈍化層372的互連層376。
在一些實施例中，如第3K圖所示，可形成觸點開口360和361，其延伸穿過ILD層356和N型摻雜半導體層304。觸點開口360和361以及源極觸點開口358可以使用相同的蝕刻製程形成，以減少蝕刻製程的數量。在一些實施例中，可使用濕蝕刻和/或乾蝕刻(例如，RIE)來對ILD層356和N型摻雜半導體層304進行蝕刻以形成觸點開口360和361。在一些實施例中，可使用微影暨蝕刻製程 來圖案化ILD層356和N型摻雜半導體層304以形成觸點開口360和361，並且使觸點開口360和361分別與外圍觸點338和340對準。觸點開口360和361的蝕刻可以在外圍觸點338和340的上端停止，並且暴露出外圍觸點338和340。如第3K圖所示，可沿著觸點開口360和361的側壁形成間隔物362，間隔物362可以使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)形成，用來電隔離N型摻雜半導體層304。
後續，如第3L圖所示，於N型摻雜半導體層304的背面的觸點開口360和361(如第3K圖所示)中分別形成觸點366與觸點368。根據一些實施例，觸點366和觸點368垂直延伸穿過ILD層356和N型摻雜半導體層304。可以使用相同的沉積製程同時形成觸點366和觸點368以及源極觸點364以減少沉積製程的數量。在一些實施例中，可使用一個或多個薄膜沉積製程(例如，ALD、CVD、PVD、任何其它合適的製程或其任何組合)將一種或多種導電材料沉積到觸點開口360和361中，例如形成黏合層(例如，TiN)和導體層(例如，W)來填充觸點開口360和361，再進行平坦化製程(例如，CMP)以去除多餘的導電材料，使得觸點366和368的頂表面與ILD層356的頂表面齊平。在一些實施例中，由於觸點開口360和361分別與外圍觸點338和340對準，因此觸點366和觸點368也分別在外圍觸點338和340上方並分別與外圍觸點338和340對準並接觸。
如第3M圖所示，重分佈層370也形成在觸點366上方並與觸點366接觸。藉此，N型摻雜半導體層326可以通過N型摻雜半導體層304、源極觸點364、互連層376的重分佈層370和觸點366電連接到外圍觸點338。在一些實施例中，N型摻雜半導體層326和N型摻雜半導體層304通過源極觸點364、互連層376、觸點366、外圍觸點338以及鍵合層346和鍵合層348電連接至外圍電路352。
如第3M圖所示，接觸焊墊374形成在觸點368上方並與觸點368接觸。在一些實施例中，可通過濕蝕刻和乾蝕刻去除鈍化層372之覆蓋觸點368的部分，以暴露出下方的部分重分佈層370，從而形成接觸焊墊374。藉此，用於焊墊引出的接觸焊墊374可以通過觸點368、外圍觸點340、以及鍵合層346和348電連接到外圍電路352。
綜上所述，本發明一個方面提供了一種三維記憶體元件，包括一記憶體堆疊結構、一半導體層、多個通道結構和一絕緣結構。該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。該多個通道結構中的每一個是垂直延伸穿過該記憶體堆疊結構至該半導體層中。該絕緣結構垂直延伸穿過該記憶體堆疊結構，其中該絕緣結構包括摻雜有氫或氫的同位素中的其中至少一種的一介電質層。
在一些實施例中，該介電質層中的氫或氫的同位素中的該其中至少一種佔該介電質層的原子百分比大致上不大於50%。該介電質層中的氫或氫的同位素中的該其中至少一種佔該介電質層的該原子百分比大致上介於1%與10%之間。
在一些實施例中，該介電質層包括氮化矽。
在一些實施例中，該絕緣結構還包括橫向地設置在該介電質層與該記憶體堆疊結構的該堆疊導電層之間的一第一氧化矽層。
在一些實施例中，該絕緣結構還包括一第二氧化矽層，其中該介電質層橫向地設置在該第一氧化矽層與該第二氧化矽層之間。
在一些實施例中，該絕緣結構還包括一多晶矽層，其中該介電質層橫向地設置在該第一氧化矽層與該多晶矽層之間。
在一些實施例中，該絕緣結構還包括設置在該絕緣結構的一端處的一氧化矽蓋層。
在一些實施例中，該絕緣結構的一端與該介電質層的一相應端齊平。
在一些實施例中，該半導體層包括一個或多個摻雜矽層。
在一些實施例中，該通道結構中的每一個分別包括一儲存膜和摻雜有氫或氫的同位素中的該其中至少一種的一半導體通道。
在一些實施例中，該半導體通道包括多晶矽。
在一些實施例中，該絕緣結構橫向延伸以將該多個通道結構區分成多個區塊。
在一些實施例中，該三維記憶體元件另包括與該半導體層接觸的一源極觸點，其中該源極觸點和該絕緣結構分別位在該半導體層的相對側上。
在一些實施例中，該三維記憶體元件另包括與該半導體層接觸的一源極觸點，其中該源極觸點和該絕緣結構設置在該半導體層的同一側上。
本發明的另一方面提供一種三維記憶體元件，包括一記憶體堆疊結構、一半導體層、多個通道結構和一絕緣結構。該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。該多個通道結構中的每一個是垂直延伸穿過該記憶體堆疊結構至所述半導體層中。該絕緣結構垂直延伸穿過該記憶體堆疊結構並且包括一介電質層。該通道結構中的每一個包括一儲存膜和摻雜有氫或氫的同位素中的其中至少一種的一半導體通道。
在一些實施例中，該介電質層摻雜有氫或氫的同位素中的該其中至少一種。
在一些實施例中，該介電質層中的氫或氫的同位素中的該其中至少一種佔該介電質層的原子百分比大致上不大於50%。在一些實施例中，該介電質層中的氫或氫的同位素中的該其中至少一種佔該介電質層的該原子百分比大致上介於1%與10%之間。
在一些實施例中，該介電質層包括氮化矽。
在一些實施例中，該絕緣結構還包括橫向地設置在該介電質層與該記憶體堆疊結構的該堆疊導電層之間的一第一氧化矽層。
在一些實施例中，該絕緣結構還包括一第二氧化矽層。根據一些實 施例，該介電質層橫向地設置在該第一氧化矽層與該第二氧化矽層之間。
在一些實施例中，該絕緣結構還包括一多晶矽層。根據一些實施例，該介電質層橫向地設置在該第一氧化矽層與該多晶矽層之間。
在一些實施例中，該絕緣結構還包括設置在該絕緣結構的一端處的一氧化矽蓋層。
在一些實施例中，該絕緣結構的一端與該介電質層的一相應端齊平。
在一些實施例中，該半導體層包括一個或多個摻雜矽層。
在一些實施例中，該半導體通道包括多晶矽。
在一些實施例中，該絕緣結構橫向延伸以將該多個通道結構區分成多個區塊。
在一些實施例中，該三維記憶體元件另包括與該半導體層接觸的一源極觸點，其中該源極觸點和該絕緣結構分別位在該半導體層的相對側上。
在一些實施例中，該三維記憶體元件另包括與該半導體層接觸的一源極觸點，其中該源極觸點和該絕緣結構設置在該半導體層的同一側上。
本發明的又另一方面公開了一種用於形成三維記憶體元件的方法， 步驟包括形成垂直延伸穿過一記憶體堆疊結構至基底上的一半導體層中的一通道結構，其中該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。該方法還包括在垂直延伸穿過該記憶體堆疊結構的一開口中形成一絕緣結構，其中該絕緣結構包括摻雜有氫或氫的同位素中的其中至少一種的一介電質層。
在一些實施例中，該方法還包括將氫或氫的同位素中的該其中至少一種的至少一部分擴散到該通道結構中。
在一些實施例中，形成該絕緣結構的步驟包括在該開口中依序地形成一第一氧化矽層、一介電質層和一第二氧化矽層。
在一些實施例中，形成絕緣結構的步驟包括在該開口中依序地形成一氧化矽層、一介電質層和一多晶矽層。
在一些實施例中，該絕緣結構不垂直延伸到一N型摻雜半導體層中。
在一些實施例中，形成該絕緣結構的步驟包括在該開口中依序地形成一氧化矽層和一介電質層。
在一些實施例中，形成該絕緣結構的步驟包括在該絕緣結構的上端處形成一氧化矽蓋層。在一些實施例中，形成該氧化矽蓋層的步驟包括對至少該介電質層的頂部部分進行回蝕以形成一凹槽，以及沉積一氧化矽層填充該凹槽。
在一些實施例中，為了形成該介電質層的步驟包括沉積一氮化矽層，並且用氫或氫的同位素中的其中至少一種原位摻雜該氮化矽層。
在一些實施例中，形成該介電質層的步驟包括沉積一氮化矽層，並且在沉積之後，在存在氫或氫的同位素中的其中至少一種的情況下對該氮化矽層進行退火。
在一些實施例中，形成通道結構的步驟包括依序地形成在該基底上的該第一半導體層、位在該第一半導體層上的一犧牲層以及位在該犧牲層上的一介電質堆疊結構。接著形成垂直延伸穿過該介電質堆疊結構和該犧牲層並延伸至該第一半導體層中的該通道結構。接著形成垂直延伸穿過該介電質堆疊結構的一開口，然後通過該開口用一第二半導體層替換該犧牲層，並且通過該開口用該記憶體堆疊結構替換該介電質堆疊結構。
在一些實施例中，形成該通道結構的步驟包括形成垂直延伸穿過該介電質堆疊結構和該犧牲層並延伸到該第一半導體層中的一通道孔，並且沿著該通道孔的側壁依序地形成一儲存膜和一半導體通道。
在一些實施例中，其中氫或氫的同位素中的該其中至少一種的至少一部分是從該介電質層擴散到該半導體通道。
在一些實施例中，該半導體通道包括多晶矽。
前文對於特定實施例的詳細描述可得知本發明的一般性質，並使得 本發明具有通常知識者在不脫離本發明一般概念的情況下，能夠根據本領域技術的知識，容易地修改及/或調整這些特定實施例以用於各種應用，並不需要過度實驗。因此，基於本文呈現的教示和指導，這樣的調整和修改目的在於所公開的實施例的等同物的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的，而非限制的目的。本說明書使用術語或措辭將由本領域技術人員根據所述教示和指導進行解釋。
前文已經借助於功能區塊描述了本發明的實施例，該功能區塊例示了特定功能及其關係的實施方式。為了便於描述，前文實施例中任意限定了這些功能區塊的邊界，但只要適當執行特定功能及其關係，在其他實施例中也可以限定替代的邊界。
發明內容和摘要部分是用來描述由發明人提出的本發明的一個或多個但並非全部的示例性實施例，並非用於以任何方式限制本發明和所附權利要求的範圍。凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
以上所述僅為本發明之較佳實施例，本發明內容的廣度和範圍不應由以上所述的示例性實施例中的任一者限制，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:三維記憶體元件
101:基底
102:第一半導體結構
104:第二半導體結構
106:鍵合界面
108:外圍電路
110:鍵合層
111:鍵合觸點
112:鍵合層
113:鍵合觸點
114:記憶體堆疊結構
116:導電層
118:介電質層
120:第一半導體層
122:第二半導體層
124:通道結構
126:儲存膜
128:半導體通道
129:通道插塞
130:絕緣結構
132:源極觸點
133:互連層
134:層間介電質層
136:重分佈層
138:鈍化層
140:接觸焊墊
142:觸點
144:觸點
146:外圍觸點
148:外圍觸點
150:通道局部觸點
152:字元線局部觸點
160:介電質層
X:方向
Y:方向
Z:方向

Claims (20)

  1. 一種三維記憶體元件，包括：一記憶體堆疊結構，該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層；一半導體層，該半導體層包括一多晶矽層；多個通道結構，該多個通道結構中的每一個是垂直延伸穿過該記憶體堆疊結構至該半導體層中；以及一絕緣結構，該絕緣結構垂直延伸穿過該記憶體堆疊結構，且該絕緣結構的一端接觸該多晶矽層，其中該絕緣結構包括摻雜有氫或氫的同位素中的其中至少一種的一介電質層。
  2. 根據申請專利範圍第1項所述的三維記憶體元件，其中該介電質層中的氫或氫的同位素中的該其中至少一種佔該介電質層的原子百分比不大於50%。
  3. 根據申請專利範圍第2項所述的三維記憶體元件，其中該介電質層中的氫或氫的同位素中的該其中至少一種佔該介電質層的該原子百分比介於1%與10%之間。
  4. 根據申請專利範圍第1項所述的三維記憶體元件，其中該介電質層包括氮化矽。
  5. 根據申請專利範圍第1項所述的三維記憶體元件，其中該絕緣結構還包括橫向地設置在該介電質層與該記憶體堆疊結構的該堆疊導電層之間 的一第一氧化矽層。
  6. 根據申請專利範圍第5項所述的三維記憶體元件，其中該絕緣結構還包括一第二氧化矽層，其中該介電質層橫向地設置在該第一氧化矽層與該第二氧化矽層之間。
  7. 根據申請專利範圍第5項所述的三維記憶體元件，其中該絕緣結構還包括一多晶矽層，其中該介電質層橫向地設置在該第一氧化矽層與該多晶矽層之間。
  8. 根據申請專利範圍第1項所述的三維記憶體元件，其中該絕緣結構還包括設置在該絕緣結構的另一端的一氧化矽蓋層。
  9. 根據申請專利範圍第1項所述的三維記憶體元件，其中該絕緣結構的另一端與該介電質層的一相應端齊平。
  10. 根據申請專利範圍第1項所述的三維記憶體元件，其中該半導體層還包括一矽層，該多晶矽層位於該矽層與該記憶體堆疊結構之間。
  11. 根據申請專利範圍第1項所述的三維記憶體元件，其中該通道結構中的每一個分別包括一儲存膜和摻雜有氫或氫的同位素中的該其中至少一種的一半導體通道。
  12. 根據申請專利範圍第11項所述的三維記憶體元件，其中該半導體 通道包括多晶矽。
  13. 根據申請專利範圍第1項所述的三維記憶體元件，其中該絕緣結構橫向延伸以將該多個通道結構區分成多個區塊。
  14. 根據申請專利範圍第1項所述的三維記憶體元件，另包括與該半導體層接觸的一源極觸點，其中該源極觸點和該絕緣結構分別位在該半導體層的相對側上。
  15. 根據申請專利範圍第1項所述的三維記憶體元件，另包括與該半導體層接觸的一源極觸點，其中該源極觸點和該絕緣結構設置在該半導體層的同一側上。
  16. 一種用於形成三維記憶體元件的方法，包括：提供一基底；於該基底上形成一犧牲層；於該犧牲層上形成一介電質堆疊結構；形成垂直延伸穿過該介電質堆疊結構及該犧牲層的一通道結構；形成垂直延伸穿過該介電質堆疊結構的一開口，暴露出部分該犧牲層；通過該開口將該犧牲層置換為一多晶矽層；以及形成一絕緣結構填滿該開口並且直接接觸該多晶矽層，其中該絕緣結構包括摻雜有氫或氫的同位素中的其中至少一種的一介電質層。
  17. 根據申請專利範圍第16項所述的方法，另包括將氫或氫的同位素中的該其中至少一種的至少一部分擴散到該通道結構中。
  18. 根據申請專利範圍第16項所述的方法，另包括通過該開口將該介電質堆疊結構轉換成一記憶體堆疊結構，其中該記憶體堆疊結構包括多個交錯的堆疊導電層和堆疊介電質層。
  19. 根據申請專利範圍第16項所述的方法，其中形成該絕緣結構的步驟包括：形成一第一氧化矽層；於該第一氧化矽層上形成該介電質層；以及於該介電質層上形成一第二氧化矽層並填滿該開口。
  20. 根據申請專利範圍第16項所述的方法，其中形成該絕緣結構的步驟包括：形成一第一氧化矽層；於該第一氧化矽層上形成該介電質層；以及於該介電質層上形成一多晶矽層並填滿該開口。
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