KR20220096017A - 반도체 장치 및 그 제조 방법 - Google Patents

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KR20220096017A
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황세라
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Abstract

본 기술은 수소 패시베이션 효율을 개선할 수 있는 반도체 장치 및 그 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치는, 기판 상부에 배치되는 다층 레벨 배선들; 상기 다층 레벨 배선들 중 최상위 배선을 덮고 수소가 함유된 제1패시베이션층; 상기 제1패시베이션층 상에 위치하되, 상기 제1패시베이션층 내의 수소의 외확산을 차단하는 제2패시베이션층; 상기 제2패시베이션층 상의 인-라인 탑절연층; 상기 인-라인 탑절연층, 제2패시베이션층 및 제1패시베이션층을 관통하여 상기 최상위 배선에 접속된 인-라인 재배선층; 및 상기 인-라인 재배선층과 제1패시베이션층 사이에 위치하는 수소블록킹라이너를 포함할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 수소패시베이션층을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 제조 과정은 식각 공정 등을 필요로 하며, 이러한 공정은 반도체 기판의 표면에 손상을 초래한다. 반도체 장치의 고집적화 추세에 따라, 패턴들 간의 간격도 작아지게 되며, 기판의 표면 손상도 증가할 수 있다. 이로써, 반도체 기판을 이루는 실리콘의 댕글링 본드(dangling bond)가 증가하게 되며, 이는 전자의 누설전류의 소스가 되어 트랜지스터에서 누설전류 발생의 원인이 될 수 있다.
본 발명의 실시예들은 수소 패시베이션 효율을 개선할 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는, 기판 상부에 배치되는 다층 레벨 배선들; 상기 다층 레벨 배선들 중 최상위 배선을 덮고 수소가 함유된 제1패시베이션층; 상기 제1패시베이션층 상에 위치하되, 상기 제1패시베이션층 내의 수소의 외확산을 차단하는 제2패시베이션층; 상기 제2패시베이션층 상의 인-라인 탑절연층; 상기 인-라인 탑절연층, 제2패시베이션층 및 제1패시베이션층을 관통하여 상기 최상위 배선에 접속된 인-라인 재배선층; 및 상기 인-라인 재배선층과 제1패시베이션층 사이에 위치하는 수소블록킹라이너를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 소자층을 포함하는 기판 상에 다층 레벨 배선들을 형성하는 단계; 상기 다층 레벨 배선들 중 최상위 배선을 덮으며 수소를 포함하는 제1패시베이션층을 형성하는 단계; 상기 제1패시베이션층 상에 상기 수소의 외확산(Out diffusion)을 차단하는 제2패시베이션층을 형성하는 단계; 상기 제2패시베이션층 상에 인-라인 탑절연층을 형성하는 단계; 상기 최상위 배선들 중 일부를 노출시키기 위해, 상기 인-라인 탑절연층, 제2패시베이션층 및 제1패시베이션층을 관통하는 관통홀을 형성하는 단계; 상기 관통홀의 측벽에 상기 수소의 외확산을 차단하는 수소블록킹라이너를 형성하는 단계; 및 상기 수소블록킹라이너가 형성된 관통홀 내에 인-라인 재배선층을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조 방법은 소자층을 포함하는 기판 상에 다층 레벨 배선들, 상기 다층 레벨 배선들 중 최상위 배선들을 커버링하는 수소 패시베이션층 및 상기 수소 패시베이션층을 관통하는 인-라인 재배선층을 포함하는 인-라인 프로세스를 수행하는 단계; 및 상기 인-라인 재배선층에 접속되는 외부접속단자를 포함하는 패키지 프로세스를 수행하는 단계를 포함하되, 상기 인-라인 프로세스는, 상기 인-라인 재배선층과 수소 패시베이션층 사이에 수소블록킹라이너를 형성하는 단계를 포함할 수 있다.
본 기술은 수소함유 패시베이션층에 의해 댕글링 본드를 제거하므로써, 누설 전류를 감소시킬 수 있다. 특히 DRAM에서 GIDL(Gate-induced drain leakage) 특성을 개선시킬 수 있다.
본 기술은 수소함유 패시베이션층에서의 수소 외확산(hydrogen out diffusion)을 차단하는 수소블록킹층 및 수소블록킹라이너를 형성하므로, 수소패시베이션 효율을 개선할 수 있다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 도 1의 상부 구조물의 상세도이다.
도 3a 내지 도 3g는 일 실시예에 따른 반도체 장치를 제조하는 방법의 일예를 설명하는 도면이다.
도 4 내지 도 7은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises, includes)' 및/또는 '포함하는(comprising, including)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 층이 다른 층 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 다른 임의 막이 개재될 수도 있다는 것을 의미한다.
도 1은 일 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 도 1의 상부 구조물의 상세도이다.
도 1 및 도 2를 참조하면, 반도체 장치(100)는 인-라인 팹 구조(INFAB) 및 인-라인 팹 구조(INFAB) 상부의 포스트-팹 구조(PFAB)를 포함할 수 있다. 인-라인 팹 구조(INFAB)는 인-라인 프로세스(In-line process)에 의해 형성되는 구조일 수 있고, 포스트-팹 구조(PFAB)는 패키지 프로세스(Package process)에 의해 형성되는 구조일 수 있다. 인-라인 팹 구조(INFAB)는 하부 구조물(100L) 및 하부 구조물(100L) 상부의 상부 구조물(100U)을 포함할 수 있다. 하부 구조물(100L)은 기판(101), 소자층(110), 복수의 배선들(112, 122, 132, 142) 및 복수의 층간절연층(113, 123, 133, 143)을 포함할 수 있다. 하부 구조물(100L)은 복수의 콘택플러그(111, 121, 131, 141)를 더 포함할 수 있다. 콘택플러그들(111, 121, 131, 114)은 비아플러그라고 지칭할 수도 있다. 층간절연층들(113, 123, 133, 143)은 실리콘산화물, 실리콘질화물, 저유전율물질(low-k material) 또는 이들의 조합을 포함할 수 있다. 배선들(112, 122, 132, 142) 및 콘택플러그들(111, 121, 131, 141)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 배선들(112, 122, 132, 142)은 텅스텐, 구리, 알루미늄 또는 이들의 조합을 포함할 수 있다. 콘택플러그들(111, 121, 131, 141)은 구리, 텅스텐, 티타늄질화물 또는 이들의 조합을 포함할 수 있다. 복수의 배선들(112, 122, 132, 142)은 다층 레벨 배선이라고 지칭할 수 있다. 배선들(112, 122, 132, 142) 중 최상위 배선(142)은 탑메탈층(Top metal layer) 또는 탑메탈 패드(Top metal Pad)라고 지칭할 수 있다. 배선들(112, 122, 132)은 금속 라인일 수 있고, 최상위 배선(142)은 금속 패드일 수 있다. 소자층(110)은 트랜지스터, 비트라인, 캐패시터 등을 포함할 수 있다. 본 실시예에서, 소자층(110)은 트랜지스터일 수 있다.
상부 구조물(100U)은 절연물질들(151, 152, 153) 및 인-라인 재배선층(In-line Redistribution Layer, 156)을 포함할 수 있다. 상부 구조물(100U)은 인-라인 재배선층(156)의 측벽을 서라운딩하는 수소블록킹라이너(Hydrogen blocking liner, 155)를 더 포함할 수 있다. 인-라인 재배선층(156)은 절연물질들(151, 152, 153)을 관통하여 최상위 배선(142)에 전기적으로 접속될 수 있다. 예를 들어, 인-라인 재배선층(156)은 절연물질들(151, 152, 153)을 관통하는 관통홀(154)을 채울 수 있다. 수소블록킹라이너(155)는 관통홀(154)의 측벽에 형성될 수 있다. 최상위 배선(142)은 동일 레벨의 최상위 배선들을 포함할 수 있다. 이웃하는 최상위 배선들(142) 사이에 에어갭(Air gap, AG)이 형성될 수 있고, 에어갭(AG)에 의해 최상위 배선(142) 사이의 기생캐패시턴스를 감소시킬 수 있다.
절연물질들(151, 152, 153)은 제1패시베이션층(151), 제2패시베이션층(152) 및 인-라인 탑절연층(In-line top dielectric layer, 153)의 스택을 포함할 수 있다. 제2패시베이션층(152)은 제1패시베이션층(151) 및 인-라인 탑절연층(153)에 대해 식각선택비를 갖는 물질일 수 있다. 제1패시베이션층(151) 및 인-라인 탑절연층(153)은 동일 물질일 수 있고, 제2패시베이션층(152)은 제1패시베이션층(151) 및 인-라인 탑절연층(153)과 다른 물질일 수 있다. 제1패시베이션층(151) 및 인-라인 탑절연층(153)은 실리콘산화물을 포함할 수 있고, 제2패시베이션층(152)은 실리콘질화물을 포함할 수 있다. 제2패시베이션층(152)은 제1패시베이션층(151) 및 인-라인 탑절연층(153)보다 얇을 수 있다. 인-라인 탑절연층(153)은 제1 및 제2패시베이션층(151, 152)보다 두꺼울 수 있다.
제1패시베이션층(151)은 이웃하는 최상위 배선들(142) 사이에 에어갭(AG)을 제공할 수 있는 스텝커버리지(step coverage) 또는 컨포멀리티(conformality)를 가질 수 있다. 제1패시베이션층(151)은 실리콘산화물 및 수소를 포함할 수 있다. 제1패시베이션층(151)은 수소가 함유된 고밀도플라즈마산화물(HDP Oxide)을 포함할 수 있다. 제1패시베이션층(151)은 수소가 다량 함유된 수소리치층(Hydrogen-rich layer)을 포함할 수 있다. 예를 들어, 제1패시베이션층(151)은 20at% 내지 40at%의 농도의 수소를 포함할 수 있다. 제1패시베이션층(151)은 에어갭(AG)이 내장된 수소함유 실리콘산화물을 포함할 수 있다.
인-라인 탑절연층(153)은 iRDL 몰드 또는 iRDL(iline-RDL) 절연물질이라고 지칭할 수 있다. 인-라인 탑절연층(153)은 수소가 미함유된 실리콘산화물 또는 수소가 함유된 실리콘산화물을 포함할 수 있다. 인-라인 탑절연층(153)은 폴리이미드와 같은 물질을 포함하지 않을 수 있다.
제2패시베이션층(152)은 수소(Hydrogen)의 외확산(out-diffusion)을 차단하는 역할을 할 수 있다. 제2패시베이션층(152)은 제1패시베이션층(151)을 풀리(Fully) 커버링할 수 있다. 제2패시베이션층(152)은 실리콘 질화물을 포함할 수 있고, 실리콘 질화물은 화학기상증착법(CVD)에 의해 형성될 수 있다.
인-라인 재배선층(156)은 알루미늄을 포함할 수 있다. 인-라인 재배선층(156)의 일부는 인-라인 탑절연층(153)의 상부면으로 연장될 수 있다. 수소블록킹라이너(155)는 실리콘질화물을 포함할 수 있다.
도 1에서, 기판(101), 상부 구조물(100L) 및 상부 구조물(100U)은 인-라인팹(Inline-FAB, IFAB) 프로세스에 의해 형성되는 구조물들일 수 있다. 예를 들어, 패키지 프로세스 이전에 인-라인 재배선층(156)을 형성할 수 있고, 인-라인 재배선층(156) 상에 패키지 프로세스에 의해 포스트-팹 구조(PFAB)가 형성될 수 있다. 포스트-팹 구조(PFAB)는 보호층(161), 보호절연층(162) 및 외부접속단자(162)를 포함할 수 있다. 외부접속단자(163)는 보호절연층(162) 및 보호층(161)을 관통하여 인-라인 재배선층(156)에 접속될 수 있다. 인-라인 프로세스에 의해 형성되는 인-라인 재배선층(156)은 인라인 재배선층(inline-RDL)이라고 지칭할 수 있다. 비교예로서, 일반적인 재배선층(conventional RDL)은 인-라인 프로세스 이후에 형성되는 것으로서, 본 실시예들의 인-라인 재배선층(156)과 다르다.
본 실시예는, 수소블록킹라이너(155)를 형성함에 따라, 제1패시베이션층(151)으로부터 수소의 외확산(도 2의 도면부호 H1 참조)을 방지할 수 있다. 제2패시베이션층(152)또한 제1패시베이션층(151)으로부터 수소의 외확산(도 2의 도면부호 H2 참조)을 방지할 수 있다.
본 실시예에서, 수소블록킹라이너(155)는 관통홀(154)의 측벽, 즉 제2패시베이션층(152) 및 제1패시베이션층(151)의 측벽이 노출되는 것을 방지할 수 있다.
도 3a 내지 도 3g는 일 실시예에 따른 반도체 장치를 제조하는 방법의 일예를 설명하는 도면이다.
도 1 및 도 3a에 도시된 바와 같이, 기판(101) 상부에 하부 구조물(100L)이 형성될 수 있다. 하부 구조물(100L)은 소자층(Device layer, 110)을 포함할 수 있다. 소자층(110)은 트랜지스터, 비트라인, 캐패시터 등을 포함할 수 있다. 본 실시예에서, 소자층(110)은 트랜지스터일 수 있다. 하부 구조물(100L)은 DRAM의 일부분들을 포함할 수 있다. 하부 구조물(100L)은 배선들(112, 122, 132, 142), 복수의 층간절연층(113, 123, 133, 143) 및 복수의 콘택플러그(111, 121, 131, 141)를 포함할 수 있다. 복수의 층간절연층(113, 123, 133, 143) 중 층간절연층들(123, 133, 143)은 금속층간절연층(Inter-Metal Dielectric layer, IMD)이라고 지칭할 수 있다. 콘택플러그(111, 121, 131, 141) 중에서 콘택플러그(121, 131, 141)는 비아 또는 비아플러그라고 지칭할 수 있다.
하부 구조물(100L)의 최상부면은 최상위 배선들(142)에 의해 제공될 수 있고, 최상위 배선들(142)은 층간절연층(143) 상에 위치할 수 있다. 배선들(112, 122, 132, 142)은 다마신 프로세스 또는 듀얼 다마신 프로세스에 의해 형성될 수 있다. 배선들(112, 122, 132, 142)은 금속, 예를 들어 텅스텐, 구리(Cu) 또는 알루미늄을 포함할 수 있다. 다른 실시예에서, 배선들(112, 122, 132, 142)은 금속층의 증착 및 식각에 의해 형성될 수 있다.
도 3b에 도시된 바와 같이, 최상위 배선들(142) 상에 제1패시베이션층(151)이 형성될 수 있다. 제1패시베이션층(151)은 실리콘산화물-베이스 물질을 포함할 수 있다. 제1패시베이션층(151)은 수소-리치층을 포함할 수 있다. 제1패시베이션층(151)은 수소함유 실리콘산화물을 포함할 수 있다. 제1패시베이션층(151)은 고밀도플라즈마산화물(HDP Oxide)을 포함할 수 있다. 고밀도플라즈마산화물은 고밀도플라즈마증착에 의해 형성된 실리콘산화물을 지칭할 수 있다. 고밀도플라즈마산화물은 수소-리치일 수 있다.
제1패시베이션층(151)은 최상위 배선들(142) 사이에 에어갭(AG)을 제공할 수 있다. 에어갭(AG)은 제1패시베이션층(151) 형성시 열악한 스텝커버리지(poor stepcoverage)에 의해 최상위 배선들(142) 사이에 정의될 수 있다. 에어갭(AG)의 상부면은 최상위 배선층들(142)의 상부면보다 낮은 레벨에 위치할 수 있다.
후속하여, 제1패시베이션층(151)은 CMP(Chemical mechanical polishing)) 등에 의해 평탄화될 수 있다.
다음으로, 제1패시베이션층(151) 상에 제2패시베이션층(152)이 형성될 수 있다. 제2패시베이션층(152)은 제1패시베이션층(151)과 다른 물질일 수 있다. 제2패시베이션층(152)은 수소의 외확산을 차단하는 물질을 포함할 수 있다. 제2패시베이션층(152)은 실리콘질화물을 포함할 수 있다. 제2패시베이션층(152)은 제1패시베이션층(151)보다 얇을 수 있다. 제1패시베이션층(151)은 수소함유 패시베이션층이라고 지칭할 수 있고, 제2패시베이션층(152)은 질소 함유 수소블록킹층이라고 지칭할 수 있다.
도 3c에 도시된 바와 같이, 수소 패시베이션을 위한 어닐링(200)이 수행될 수 있다. 어닐링(200)은 적어도 수소함유가스를 포함하는 분위기에서 수행될 수 있다. 어닐링(200)은 수소(H2) 가스 및 질소(N2) 가스의 혼합분위기에서 수행될 수 있다.
위와 같은 어닐링(200) 동안에 제1패시베이션층(151) 내의 수소가 확산되어 소자층(100)의 일부가 수소로 패시베이션(도면부호 '201' 참조)될 수 있다. 여기서, 소자층(110)은 트랜지스터, 캐패시터, 비트라인 등을 포함할 수 있고, 수소로 패시베이션되는 소자층(110)의 일부는 트랜지스터의 게이트절연층과 기판(101)의 계면을 포함할 수 있다. 어닐링(200)에 의해 트랜지스터의 누설전류를 감소시킬 수 있다.
어닐링(200)을 수행한 이후에, 도 3d에 도시된 바와 같이, 제2패시베이션층(152) 상에 인-라인 탑절연층(153)이 형성될 수 있다. 인-라인 탑절연층(153)은 제1 및 제2패시베이션층(151, 152)과 다른 물질일 수 있다. 인-라인 탑절연층(153)은 실리콘산화물을 포함할 수 있다. 인-라인 탑절연층(153)은 제1패시베이션층(151)보다 수소 함량이 극히 작을 수 있다. 다른 실시예에서, 인-라인 탑절연층(153)은 수소-프리(Hydrogen-free) 실리콘산화물을 포함할 수 있다.
후속하여, 인-라인 탑절연층(153)은 CMP(Chemical mechanical polishing)) 등에 의해 평탄화될 수 있다.
도 3e에 도시된 바와 같이, 인-라인 탑절연층(153), 제2패시베이션층(152) 및 제1패시베이션층(151)을 수직하게 관통하는 관통홀(154)이 형성될 수 있다. 관통홀(154)의 저면은 최상위 배선(142)의 상부 표면을 노출시킬 수 있다.
도 3f에 도시된 바와 같이, 관통홀(154)의 측벽에 수소블록킹라이너(155)가 형성될 수 있다. 수소블록킹라이너(155)는 실리콘질화물을 포함할 수 있다. 수소블록킹라이너(155)를 형성하기 위해, 예를 들어, 실리콘질화물을 얇게 증착한 후 실리콘질화물의 에치백 공정이 수행될 수 있다. 수소블록킹라이너(155)는 적어도 제1패시베이션층(151)과 제2패시베이션층(152)의 측벽을 커버링할 수 있다.
수소블록킹라이너(155)는 제1패시베이션층(151)으로부터 수소가 외확산(도면부호 '202' 참조)되는 것을 방지할 수 있다. 또한, 수소블록킹라이너(155)는 소자층(110)으로부터 디패시베이션(depassivation)되는 수소의 외확산(도면부호 '203' 참조)을 차단할 수 있다.
비교예로서, 수소블록킹라이너(155)가 생략되는 경우에는, 제1패시베이션층(151)으로부터 수소가 외확산될 수 있다. 이에 반해, 본 실시예는 수소블록킹라이너(155)가 제1패시베이션층(151)의 측벽을 커버링하므로 수소의 외확산되는 것을 억제할 수 있다.
도 3g에 도시된 바와 같이, 수소블록킹라이너(155) 상에 도전층을 증착한 후 패터닝하여 인-라인 재배선층(156)을 형성할 수 있다. 인-라인 재배선층(156)은 알루미늄층의 증착 및 식각에 의해 형성될 수 있다. 인-라인 재배선층(156)은 최상위 배선(142)에 전기적으로 접속될 수 있다. 인-라인 재배선층(156)은 관통홀(154)을 채울 수 있고, 인-라인 탑절연층(153)의 상부면을 커버링하도록 연장될 수 있다. 인-라인 재배선층(156)과 제1패시베이션층(151) 사이에 수소블록킹라이너(155)가 위치할 수 있다. 인-라인 재배선층(156)과 제2패시베이션층(152) 사이에 수소블록킹라이너(155)가 위치할 수 있다.
상술한 바와 같은 일련의 인-라인 프로세스를 수행한 이후에, 인-라인 재배선층(156)에 접속되는 외부접속단자(도 1의 163)를 포함하는 패키지 프로세스를 수행할 수 있다. 외부접속단자(163)는 범프, 솔더볼 등을 포함할 수 있다. 다른 실시예에서, 패키지 프로세스는 포스트-재배선층 형성 단계를 더 포함할 수 있고, 포스트-재배선층은 인-라인 재배선층 상에 형성될 수 있다.
도 4 및 도 5는 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로서, 상부 구조물의 변형예를 도시하고 있다. 도 4 및 도 5에 미도시된 하부 구조물은 도 1을 참조하기로 한다.
도 4를 참조하면, 상부 구조물(100U')은 최상위 배선(142)을 커버링하는 제1패시베이션층(151), 제1패시베이션층(151) 상의 제2패시베이션층(152) 및 제2패시베이션층(152) 상의 인-라인 탑절연층(153)을 포함할 수 있다. 상부 구조물(100U')은 인-라인 탑절연층(153), 제2패시베이션층(152) 및 제1패시베이션층(151)을 관통하는 관통홀(154) 및 관통홀(154)을 채우면서 최상위 배선(142)에 접속되는 인-라인 재배선층(156)을 더 포함할 수 있다. 상부 구조물(100U')은 인-라인 재배선층(156)의 측벽을 에워싸는 수소블록킹라이너(155')를 더 포함할 수 잇다.
수소블록킹라이너(155')는 경사진 측벽(Sloped sidewall)을 가질 수 있다. 경사진 측벽은 인-라인 재배선층(156)과 직접 접촉할 수 있다. 수소블록킹라이너(155')는 제1패시베이션층(151) 및 제2패시베이션층(152)의 측벽을 커버링하는 높이를 가질 수 있다.
도 5를 참조하면, 상부 구조물(100U")은 최상위 배선(142)을 커버링하는 제1패시베이션층(151), 제1패시베이션층(151) 상의 제2패시베이션층(152) 및 제2패시베이션층(152) 상의 인-라인 탑절연층(153)을 포함할 수 있다. 상부 구조물(100U")은 인-라인 탑절연층(153), 제2패시베이션층(152) 및 제1패시베이션층(151)을 관통하는 관통홀(154) 및 관통홀(154)을 채우면서 최상위 배선(142)에 접속되는 인-라인 재배선층(156)을 더 포함할 수 있다. 상부 구조물(100U")은 인-라인 재배선층(156)의 측벽을 부분적으로 에워싸는 수소블록킹라이너(155")를 더 포함할 수 있다.
수소블록킹라이너(155")는 경사진 측벽을 가질 수 있다. 경사진 측벽은 인-라인 재배선층(156)과 직접 접촉할 수 있다.
도 5의 수소블록킹라이너(155")는 도 4의 수소블록킹라이너(155')보다 높이가 낮을 수 있다. 수소블록킹라이너(155")는 제1패시베이션층(151) 및 제2패시베이션층(152)의 측벽을 커버링하는 높이를 가질 수 있다.
도 6은 다른 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로서, 재배선층의 변형예를 도시하고 있다. 도 6에 미도시된 하부 구조물은 도 1을 참조하기로 한다.
도 6을 참조하면, 반도체 장치(100U1)는 최상위 배선(142)을 커버링하는 제1패시베이션층(151), 제1패시베이션층(151) 상의 제2패시베이션층(152) 및 제2패시베이션층(152) 상의 인-라인 탑절연층(153)을 포함할 수 있다. 상부 구조물(100U1)은 인-라인 탑절연층(153), 제2패시베이션층(152) 및 제1패시베이션층(151)을 관통하는 관통홀(154) 및 관통홀(154)을 채우면서 최상위 배선(142)에 접속되는 인-라인 재배선층(156')을 더 포함할 수 있다. 상부 구조물(100U1)은 인-라인 재배선층(156')의 측벽을 에워싸는 수소블록킹라이너(155)를 더 포함할 수 있다.
인-라인 재배선층(156')은 관통홀(154)을 채우지 않고 수소블록킹라이너(155) 상에 컨포멀하게 형성될 수 있다.
도 7은 다른 실시예에 따른 반도체 장치를 설명하기 위한 도면으로서, 도 7의 반도체 장치는 DRAM을 설명하고 있다.
도 7을 참조하면, 반도체 장치(300)는 셀영역(CELL) 및 주변회로영역(PERI)을 포함할 수 있다. 셀영역(CELL)은 매립워드라인(BWL), 비트라인(BL) 및 캐패시터(CAP)를 포함할 수 있다. 캐패시터(CAP)는 스토리지노드(SN), 유전층(DE) 및 플레이트노드(PN)을 포함할 수 있다. 스토리지노드(SN)는 랜딩패드(LP) 및 스토리지노드콘택플러그(SNC)를 통해 기판(101)에 접속될 수 있다. 플레이트노드(PN)는 다층 레벨의 배선들(122, 132, 142)에 전기적으로 접속될 수 있다.
주변회로영역(PERI)은 소자층(110)을 포함할 수 있고, 소자층(110)은 다층 레벨의 배선들(112, 122, 132, 142)을 통해 인-라인 재배선층(156)에 접속될 수 있다. 소자층(110)은 게이트(G), 소스(SR) 및 드레인(DR)을 포함하는 트랜지스터일 수 있다.
셀영역(CELL) 및 주변회로영역(PERI)은 제1패시베이션층(151), 제2패시베이션층(152) 및 인-라인 탑절연층(153)의 스택에 의해 커버링될 수 있다.
인-라인 재배선층(156)은 패키지 프로세스 이전에 형성될 수 있다.
주변회로영역(PERI)의 소자층(110), 즉 트랜지스터는 기판(101) 표면에 위치하는 댕글링본드(DB)를 포함할 수 있고, 댕글링본드(DB)는 제1패시베이션층(151)으로부터 확산된 수소로 패시베이션될 수 있다. 수소의 확산은 인-라인 재배선층(156)의 형성 이전에 수행되는 어닐링(도 3c의 어닐링(200))에 의해 발생될 수 있다. 이에 따라 트랜지스터의 문턱전압 및 누설전류를 개선할 수 있다.
도시하지 않았으나, 셀영역(CELL)에도 매립워드라인(BWL)과 기판(101) 사이에 댕글링본드(DB)가 존재할 수 있고, 셀영역(CELL)의 댕글링본드(DB)또한 제1패시베이션층(151)으로부터 확산된 수소로 패시베이션될 수 있다.
위와 같이, 수소리치 제1패시베이션층(151)에 의해 댕글링 본드(DB)를 제거하므로써, 누설 전류를 감소시킬 수 있다. 특히 DRAM에서 GIDL(Gate-induced drain leakage) 특성을 개선시킬 수 있다.
또한, 수소블록킹라이너(155)를 형성함에 따라, 수소 외확산(hydrogen out diffusion)을 차단하여 수소패시베이션 효율을 개선할 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판
110 : 소자층
112, 122, 132, 142 : 배선
111, 121, 131, 141 : 콘택플러그
113, 123, 133, 143 : 층간절연층
151 : 제1패시베이션층
152 : 제2패시베이션층
153 : 인-라인 탑절연층
154 : 관통홀
155 : 수소블록킹라이너
156 : 인-라인 재배선층

Claims (20)

  1. 기판 상부에 배치되는 다층 레벨 배선들;
    상기 다층 레벨 배선들 중 최상위 배선을 덮고 수소가 함유된 제1패시베이션층;
    상기 제1패시베이션층 상에 위치하되, 상기 제1패시베이션층 내의 수소의 외확산을 차단하는 제2패시베이션층;
    상기 제2패시베이션층 상의 인-라인 탑절연층;
    상기 인-라인 탑절연층, 제2패시베이션층 및 제1패시베이션층을 관통하여 상기 최상위 배선에 접속된 인-라인 재배선층; 및
    상기 인-라인 재배선층과 제1패시베이션층 사이에 위치하는 수소블록킹라이너
    를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 수소블록킹라이너는 상기 인-라인 재배선층과 제2패시베이션층 사이에 위치하도록 수직하게 연장되는 반도체 장치.
  3. 제1항에 있어서,
    상기 수소블록킹라이너는 실리콘질화물 라이너를 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2패시베이션층은 실리콘질화물을 포함하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1패시베이션층은 수소함유 실리콘산화물을 포함하고, 상기 수소블록킹라이너 및 제2패시베이션층은 실리콘질화물을 포함하는 반도체 장치.
  6. 제1항에 있어서,
    상기 최상위 배선은 서로 수평하게 이격된 복수의 동일 레벨 배선을 포함하고, 상기 제1패시베이션층은 상기 동일 레벨 배선들 사이에 위치하는 에어갭이 내장된 수소함유 실리콘산화물을 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 기판은 소자층을 더 포함하고, 상기 소자층의 일부는 상기 제1패시베이션층으로부터 확산된 수소로 패시베이션되는 계면을 포함하는 반도체 장치.
  8. 제1항에 있어서,
    상기 인-라인 탑절연층은 실리콘산화물을 포함하고, 상기 인-라인 재배선층은 알루미늄을 포함하는 반도체 장치.
  9. 소자층을 포함하는 기판 상에 다층 레벨 배선들을 형성하는 단계;
    상기 다층 레벨 배선들 중 최상위 배선을 덮으며 수소를 포함하는 제1패시베이션층을 형성하는 단계;
    상기 제1패시베이션층 상에 상기 수소의 외확산(Out diffusion)을 차단하는 제2패시베이션층을 형성하는 단계;
    상기 제2패시베이션층 상에 인-라인 탑절연층을 형성하는 단계;
    상기 최상위 배선을 노출시키기 위해, 상기 인-라인 탑절연층, 제2패시베이션층 및 제1패시베이션층을 관통하는 관통홀을 형성하는 단계;
    상기 관통홀의 측벽에 상기 수소의 외확산을 차단하는 수소블록킹라이너를 형성하는 단계; 및
    상기 수소블록킹라이너가 형성된 관통홀 내에 인-라인 재배선층을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 제2패시베이션층을 형성하는 단계 이후에,
    상기 소자층의 일부를 수소로 패시베이션시키기 위한 어닐링을 수행하는 단계를 더 포함하는 반도체 장치 제조 방법.
  11. 제10항에 있어서,
    상기 어닐링은 수소가스 및 질소가스를 포함하는 분위기에서 수행되는 반도체 장치 제조 방법.
  12. 제9항에 있어서,
    상기 수소블록킹라이너를 형성하는 단계는,
    상기 관통홀이 형성된 인-라인 탑절연층 상에 수소블록킹물질을 형성하는 단계; 및
    상기 관통홀의 측벽에 스페이서 형상의 상기 수소블록킹라이너를 형성하기 위해 상기 수소블록킹물질을 선택적으로 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  13. 제9항에 있어서,
    상기 제2패시베이션층 및 상기 수소블록킹라이너는 실리콘질화물을 포함하는 반도체 장치 제조 방법.
  14. 제9항에 있어서,
    상기 제1패시베이션층은, 수소가 함유된 고밀도플라즈마산화물을 포함하는 반도체 장치 제조 방법.
  15. 제9항에 있어서,
    상기 인-라인 재배선층은 알루미늄을 포함하고, 상기 인-라인 탑절연층은 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  16. 소자층을 포함하는 기판 상에 다층 레벨 배선들, 상기 다층 레벨 배선들 중 최상위 배선들을 커버링하는 수소 패시베이션층 및 상기 수소 패시베이션층을 관통하는 인-라인 재배선층을 포함하는 인-라인 프로세스를 수행하는 단계; 및
    상기 인-라인 재배선층에 접속되는 외부접속단자를 포함하는 패키지 프로세스를 수행하는 단계를 포함하되,
    상기 인-라인 프로세스는,
    상기 인-라인 재배선층과 수소 패시베이션층 사이에 수소블록킹라이너를 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 인-라인 프로세스의 수소 패시베이션층을 형성하는 단계는,
    상기 최상위 배선들 사이에 위치하는 에어갭을 포함하는 수소함유 패시베이션층을 형성하는 단계;
    상기 수소함유 패시베이션층 상에 상기 수소의 외확산을 차단하는 질소함유 수소블록킹층을 형성하는 단계; 및
    상기 소자층의 일부를 상기 수소로 패시베이션시키기 위한 어닐링을 수행하는 단계
    를 포함하는 반도체 장치 제조 방법.
  18. 제17항에 있어서,
    상기 질소함유 수소블록킹층 및 상기 수소블록킹라이너는 실리콘질화물을 포함하는 반도체 장치 제조 방법.
  19. 제17항에 있어서,
    상기 수소함유 패시베이션층은, 수소가 함유된 고밀도플라즈마산화물을 포함하는 반도체 장치 제조 방법.
  20. 제17항에 있어서,
    상기 소자층은 트랜지스터를 포함하는 반도체 장치 제조 방법.
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