CN114695315A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。半导体器件包括：衬底；多层互连，其设置在衬底上；第一钝化层，其包括氢并且覆盖多层互连之中的顶部互连；第二钝化层，其设置在第一钝化层之上，以阻止氢从第一钝化层向外扩散；直插式顶电介质层，其在第二钝化层之上；直插式重分布层，其通过穿通直插式顶电介质层、第二钝化层和第一钝化层，连接至顶部互连中的一个；以及氢阻挡内衬，其设置在直插式重分布层与第一钝化层之间。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2020年12月30日提交的申请号为10-2020-0188120的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括氢钝化层的半导体器件及其制造方法。
背景技术
半导体器件的制造方法需要多种工艺，例如刻蚀工艺，这可能会对半导体衬底的表面造成损坏。半导体衬底表面上的损坏可能随着半导体器件集成密度的增加而增加，这是因为图案之间的距离减小。这又会导致半导体衬底中使用的硅材料中的悬空硅键(dangling silicon bond)增加。悬空键的增加可能成为电荷泄漏电流的来源，造成晶体管泄漏电流。
发明内容
本发明的各种实施例包括能够提高氢钝化效率的半导体器件及其制造方法。
在一个实施例中，一种半导体器件包括：衬底；多层互连，其设置在所述衬底上；第一钝化层，其包含氢并且覆盖所述多层互连之中的顶部互连；第二钝化层，其设置在所述第一钝化层之上，以阻止氢从所述第一钝化层向外扩散；直插式顶电介质层，其在所述第二钝化层之上；直插式重分布层，其通过穿通所述直插式顶电介质层、所述第二钝化层和所述第一钝化层连接至所述顶部互连中的一个；以及氢阻挡内衬，其设置在所述直插式重分布层与所述第一钝化层之间。
在另一个实施例中，一种制造半导体器件的方法包括：在包括器件层的衬底之上形成多层互连；形成含氢并且覆盖所述多层互连之中的顶部互连的第一钝化层；形成第二钝化层以阻止氢从所述第一钝化层向外扩散；在所述第二钝化层之上形成直插式顶电介质层；形成穿通所述直插式顶电介质层、所述第二钝化层以及所述第一钝化层的通孔，从而暴露出所述顶部互连；在所述通孔的侧壁上形成氢阻挡内衬，所述氢阻挡内衬阻止氢从所述第一钝化层向外扩散；以及在形成所述氢阻挡内衬的通孔内形成直插式重分布层。
在另一个实施例中，一种制造半导体器件的方法包括：执行直插式工艺，其包括在包含器件层的衬底之上形成多层互连，形成覆盖多层互连的顶部互连的氢钝化层，以及形成穿通所述氢钝化层的直插式重分布层；以及执行封装工艺，其包括形成连接至所述直插式重分布层的后制造导电层；其中，所述直插式工艺还包括在所述直插式重分布层与氢钝化层之间形成氢阻挡内衬。
所公开的技术可以通过含氢钝化层去除悬空键来降低泄漏电流。具体而言，该技术可以改善动态随机存取存储器(DRAM)中的栅致漏极泄漏的特性。
所公开的技术可以通过形成氢阻挡层和氢阻挡内衬来提高氢钝化效率，从而阻止氢在含氢钝化层处向外扩散。
附图说明
图1是图示根据本公开实施例的半导体器件的截面图。
图2是图示图1中所示的半导体器件的上部的详细图。
图3A至图3G是图示根据本发明实施例的制造半导体器件的方法的截面图。
图4至图7是图示根据本发明其他实施例的半导体器件的截面图。
具体实施方式
本文中描述的各个实施例将参照截面图、平面图和框图进行描述，它们是本发明的理想示意图。因此，可以通过制造技术和/或公差来修改附图的结构。本发明的实施例不限于附图中所示的具体结构，而是包括根据制造工艺可以产生的结构的任何变化。相应地，附图中图示的区域和区域的形状旨在说明元件的区域的具体结构，并非旨在限制本发明的范围。
本文中使用的术语用于描述实施例，并不旨在限制本公开。在本说明书中，除非上下文另有明确指示，否则单数表述包括复数表述。本文中使用的“包括”和/或“包含”不排除除了提到的那些元件之外的一个或多个元件的存在或添加的可能性。另外，在本说明书中，当所描述或图示的多层结构中的第一层称为在第二层“上”或“之上”或在衬底“上”或“之上”时，第一层可以直接形成在第二层或衬底上，但也可以表示在第一层与第二层或衬底之间可以存在一个或多个其他中间层的结构。
图1是图示根据本公开实施例的半导体器件的截面图。图2是图示图1中所示的半导体器件的上部的详细图。
参见图1和图2，半导体器件100可以包括直插式制造结构IFAB和在直插式制造结构IFAB之上的后制造结构PFAB。直插式制造结构IFAB是以直插式工艺形成的结构。后制造结构PFAB是在封装工艺中形成的结构。直插式制造结构(IFAB)可以包括下部结构100L和直接位于下部结构100L之上的上部结构100U。
下部结构100L可以包括：衬底101、器件层110、多个互连112、122、132和142、以及多个层间绝缘层113、123、133和143。下部结构100L还可以包括多个接触插塞111、121、131和141。多个接触插塞111、121、131和141也可以被称为通孔插塞。多个层间绝缘层113、123、133和143可以包括例如氧化硅、氮化硅、低k材料或它们的组合。多个互连112、122、132和142以及多个接触插塞111、121、131和141可以包括例如金属、金属氮化物、金属硅化物或其组合。多个互连112、122、132和142可以包括例如钨、铜、铝或其组合。多个接触插塞111、121、131和141可以包括例如钨、铜、氮化钛或它们的组合。多个互连112、122、132和142也可以称为多层互连。作为多个互连112、122、132和142之间的顶部(也称为最上面或顶部互连142)互连的互连142也可以称为顶部金属层或顶部金属焊盘。互连112、122和132可以是金属线并且顶部互连142可以是金属焊盘。器件层110可以包括晶体管、位线和电容器。在本发明的实施例中，器件层110可以包括晶体管。
上部结构100U可以包括绝缘材料151、152和153以及直插式重分布层156。上部结构100U还可以包括氢阻挡内衬155，其围绕直插式重分布层156的侧壁。直插式重分布层156可以通过穿通绝缘材料151、152和153电连接至顶部互连142中的一个。例如，直插式重分布层156可以填充穿通绝缘材料151、152和153的通孔154。氢阻挡内衬155可以形成在通孔154的侧壁上。顶部互连142可以包括设置在同一水平的多个互连。气隙AG可以形成在顶部互连142之间。顶部互连142之间的寄生电容通过气隙AG减小。
绝缘材料151、152和153可以包括第一钝化层151、第二钝化层152和直插式顶电介质层153的叠层。第二钝化层152可以相对于第一钝化层151和直插式顶电介质层153具有刻蚀选择性。第一钝化层151和直插式顶电介质层153可以由相同的材料组成。第二钝化层152可以由与第一钝化层151和直插式顶电介质层153不同的材料组成。第一钝化层151和直插式顶电介质层153可以包括例如氧化硅。第二钝化层152可以包括例如氮化硅。第二钝化层152可以比第一钝化层151和直插式顶电介质层153更薄。直插式顶电介质层153可以比第一钝化层151和第二钝化层152更厚。
第一钝化层151可以具有阶梯覆盖或共形性，其可以提供设置在顶部互连142之间的气隙AG。第一钝化层151可以包括例如氧化硅和氢。第一钝化层151可以包括含氢的高密度等离子体氧化物(HDP氧化物)。第一钝化层151可以包括含有大量氢的富氢层。例如，第一钝化层151中的氢浓度可以在从20at％(原子百分比)到40at％的范围内。第一钝化层151可以包括例如其中嵌入有气隙AG的含氢氧化硅。
直插式顶电介质层153可以称为直插式RDL(iRDL)成型部或iRDL绝缘材料。直插式顶电介质层153可以包括不含氢的氧化硅或含氢的氧化硅。直插式顶电介质层153可以不包括诸如聚酰亚胺的材料。
第二钝化层152可以阻止氢向外扩散。第二钝化层152可以完全覆盖第一钝化层151。在一个实施例中，第二钝化层152可以包括氮化硅，其可以通过化学气相沉积工艺形成。
直插式重分布层156可以包括例如铝。直插式重分布层156的一部分可以延伸到直插式顶电介质层153的上表面。氢阻挡内衬155可以包括氮化硅。
根据图1所示的实施例，衬底101、下部结构100L和上部结构100U可以在直插式FAB(IFAB)工艺中形成。例如，直插式重分布层156可以在封装工艺之前形成。可以在封装工艺中在直插式重分布层156之上形成后制造结构PFAB。后制造结构PFAB可以包括保护层161、保护绝缘层162和后制造导电层163。后制造导电层163可以通过穿通保护绝缘层162和保护层161连接至直插式重分布层156。后制造导电层163可以包括焊球或凸块。在直插式工艺中形成的直插式重分布层156可以称为直插式重分布层(直插式RDL)。相比之下，传统的重分布层(传统RDL)是在直插式工艺之后形成的并且不同于根据本发明实施例的直插式重分布层156。在一个实施例中，直插式RDL可以定位为DRAM的最上层材料。
根据本发明的实施例，可以通过形成氢阻挡内衬155来阻止氢(参见图2中的H1)从第一钝化层151向外扩散。第二钝化层152还可以阻止氢(参考图2中的H2)从第一钝化层151向外扩散。
根据本发明的实施例，氢阻挡内衬155可以阻止通孔154的侧壁暴露。换言之，氢阻挡内衬155可以阻止第一钝化层151和第二钝化层152的侧壁暴露。
图3A至图3G是图示根据本发明实施例的制造半导体器件的方法的截面图。
如图1和图3A所示，下部结构100L可以形成在衬底101之上。下部结构100L可以包括器件层110。器件层110可以包括晶体管、位线和电容器中的至少一个。在本实施例中，元件层110可以包括晶体管。下部结构100L可以包括DRAM的部分。下部结构100L可以包括：多个互连112、122、132和142、多个层间绝缘层113、123、133和143以及多个接触插塞111、121、131和141。多个层间绝缘层113、123、133和143中的层间绝缘层123、133和143可以称为金属间电介质层IMD。多个接触插塞111、121、131和141中的接触插塞121、131和141可以称为通孔或通孔插塞。
下部结构的顶表面可以由顶部互连142形成。顶部互连142可以设置在层间绝缘层143的上方。多个互连112、122、132和142可以通过大马士革工艺(damascene process)或双大马士革工艺(dual damascene process)形成。多个互连112、122、132和142可以包括诸如钨、铜或铝的金属。在本发明的另一个实施例中，多个互连112、122、132和142可以通过金属层的沉积或刻蚀形成。
如图3B所示，第一钝化层151可以形成在顶部互连142之上。第一钝化层151可以包括基于氧化硅的材料。第一钝化层151可以包括富氢层。第一钝化层151可以包括含氢氧化硅。第一钝化层151可以包括高密度等离子体氧化物(HDP氧化物)。高密度等离子体氧化物(HDP氧化物)可以指通过高密度等离子体沉积形成的氧化硅。高密度等离子体氧化物(HDP氧化物)可以富含氢。
第一钝化层151可以包括顶部互连142之间的气隙AG。由于在第一钝化层151的形成期间较差的阶梯覆盖，所以可以在顶部互连142之间限定气隙AG。气隙AG的上表面低于顶部互连142的上表面。
随后，可以通过诸如化学机械抛光(CMP)工艺的工艺来平坦化第一钝化层151。
接下来，可以在第一钝化层151之上形成第二钝化层152。第二钝化层152和第一钝化层151可以由不同的材料组成。第二钝化层152可以由适于阻止氢向外扩散的材料组成。第二钝化层152可以包括氮化硅。第二钝化层152可以比第一钝化层151更薄。第一钝化层151可以称为含氢的钝化层。第二钝化层152可以称为含氮的氢阻挡层。
如图3C所示，可以执行退火200用于氢钝化。退火200可以在至少含氢气体的气氛下执行。退火200可以在氢气(H2)和氮气(N2)的混合气氛中执行。
在上述退火200期间，第一钝化层151内的氢可以扩散并且器件层110的一部分可以被氢钝化(参见图3C的附图标记201)。这里，器件层110可以包括晶体管、电容器和位线中的至少一种。被氢钝化的器件层110的一部分可以包括晶体管的栅极绝缘层与衬底101之间的界面。可以通过退火200来减少晶体管的漏电流。
在执行退火200之后，如图3D所示，可以在第二钝化层152之上形成直插式顶电介质层153。直插式顶电介质层153可以由与第一钝化层151和第二钝化层152不同的材料组成。直插式顶电介质层153可以包括氧化硅。直插式顶电介质层153可以具有比第一钝化层151少得多的氢浓度。在本发明的另一个实施例中，直插式顶电介质层153可以包括无氢氧化硅。
随后，可以通过诸如化学机械抛光(CMP)工艺的工艺来平坦化直插式顶电介质层153。
如图3E所示，可以形成垂直穿通直插式顶电介质层153、第二钝化层152和第一钝化层151的通孔154。通孔154的底部可以暴露出顶部互连142中的一个的上表面。
如图3F所示，可以在通孔154的侧壁上形成氢阻挡内衬155。氢阻挡内衬155可以包括氮化硅。例如，为了形成氢阻挡内衬，可以顺序地执行氮化硅的沉积和沉积的氮化硅的回蚀工艺。氢阻挡内衬155可以至少覆盖第一钝化层151和第二钝化层152的侧壁。
氢阻挡内衬155可以阻止氢从第一钝化层151向外扩散(参见图3F的附图标记202)。此外，氢阻挡内衬155可以阻止从器件层110去钝化的氢的外扩散(参见图3F的附图标记203)。
相比之下，如果不形成氢阻挡内衬155，则氢可以从第一钝化层151向外扩散。相比之下，本发明的实施例可以通过覆盖第一钝化层151的侧壁的氢阻挡内衬155来阻止氢的外扩散。
如图3G所示，可以通过在氢阻挡内衬155之上沉积和图案化导电层来形成直插式重分布层156。可以通过铝层的沉积和刻蚀来形成直插式重分布层156。直插式重分布层156可以电连接至顶部互连142中的一个。直插式重分布层156可以填充通孔154并且延伸以覆盖直插式顶电介质层153。氢阻挡内衬155可以设置在直插式重分布层156与第一钝化层151之间。氢阻挡内衬155可以设置在直插式重分布层156与第二钝化层152之间。
在执行如上所述的一系列直插式工艺之后，可以执行封装工艺，包括连接至直插式重分布层156的后制造导电层163(参见图1的163)。后制造导电层163可以包括凸块或焊球。在本发明的另一个实施例中，封装工艺还可以包括形成后重分布层。后重分布层可以形成在直插式内重分布层156之上。后制造导电层163可以包括后制造导电层。
图4和图5是图示根据本发明的其他实施例的半导体器件的截面图并能且描述了修改的上部结构的示例。这里将省略如图1中所述的下部结构的附图和描述。
参见图4，上部结构100U’可以包括：第一钝化层151，其覆盖顶部互连142；第二钝化层，其在第一钝化层151之上；以及直插式顶电介质层153，其在覆盖顶部互连142的第二钝化层152之上。上部结构100U’还可以包括通孔154，其穿通直插式顶电介质层153、第二钝化层152和第一钝化层151。上部结构100U’还可以包括直插式重分布层156，其填充通孔154并且连接至顶部互连142中的一个。上部结构100U’还可以包括氢阻挡内衬155’，其完全覆盖填充在通孔154中的直插式重分布层156的侧壁。
氢阻挡内衬155’可以包括倾斜的侧壁。倾斜的侧壁可以与直插式重分布层156直接接触。氢阻挡内衬155’可以具有覆盖第一钝化层151和第二钝化层152的侧壁的高度。氢阻挡内衬155’可以包括倾斜的侧壁并且可以在朝向顶部互连142的方向上增加直径。
参见图5，上部结构100U”可以包括：第一钝化层151，其覆盖顶部互连142；第二钝化层152，其形成在第一钝化层151之上；以及直插式顶电介质层153，其在第二钝化层152之上。上部结构100U”还可以包括：通孔154，其穿通直插式顶电介质层153以及第二钝化层152和第一钝化层151；以及直插式重分布层156，其填充通孔154并且连接至顶部互连142中的一个。上部结构100U”还可以包括氢阻挡内衬155”，其部分地覆盖填充在通孔154中的直插式重分布层156的侧壁。
氢阻挡内衬155”可以包括倾斜的侧壁。倾斜的侧壁可以与直插式重分布层156直接接触。
图5中所示的氢阻挡内衬155”可以具有比图4中所示的氢阻挡内衬155’更短的高度。氢阻挡内衬155”可以具有覆盖第一钝化层151和第二钝化层152的侧壁的高度。氢阻挡内衬155”的上表面可以处于比直插式顶电介质层153更低的水平处。
图6是图示根据本发明另一个实施例的半导体器件的截面图并且描述了修改的重分布线层的示例。这里将省略如图1中所述的下部结构的附图和描述。
参见图6，半导体器件100U1可以包括：第一钝化层151，其覆盖顶部互连142；第二钝化层152，其形成在第一钝化层151之上；以及直插式顶电介质层153，其形成在第二钝化层152之上。顶部结构100U1可以包括通孔154和直插式重分布层156’，通孔154穿通直插式顶电介质层153、第二钝化层152和第一钝化层151的通孔154，直插式重分布层156’填充通孔154并连接至顶部互联142中的一个。上部结构100U1可以包括氢阻挡内衬155，氢阻挡内衬155覆盖设置在通孔154上的直插式重分布层156’的侧壁。
在图6的实施例中，直插式重分布层156’可以不填充通孔154并且共形地形成在氢阻挡内衬155之上。
图7是图示根据本发明实施例的半导体器件的截面图。例如，图7中所示的半导体器件可以是DRAM。
参见图7，半导体器件300可以包括单元区CELL和外围电路区PERI。单元区CELL可以包括掩埋字线BWL、位线BL和电容器CAP。电容器CAP可以包括存储节点SN、电介质层DE和板式节点PN。存储节点SN可以通过着落焊盘LP和存储节点接触插塞SNC连接至衬底101。板式节点PN可以电连接至设置在多层的层上的互连122、132和142。
外围电路区PERI可以包括器件层110。器件层110可以通过经由通孔插塞111、121、131和141设置在不同层的互连112、122、132和142连接至直插式重分布层156。器件层110可以是包括栅极G、源极SR和漏极DR的晶体管。
单元区CELL和外围电路区PERI可以被第一钝化层151、第二钝化层152和直插式顶电介质层153的叠层覆盖。
可以在封装工艺之前形成直插式重分布层156。
外围电路区PERI的器件层110和晶体管可以包括设置在衬底101的表面上的悬空键DB。悬空键DB可以被从第一钝化层151扩散的氢钝化。氢可以通过在形成直插式重分布层156之前执行的退火200(参见图3C)来扩散。因此，可以改善晶体管的阈值电压和泄漏电流。
尽管未示出，但悬空键DB可以存在于单元区CELL中的掩埋字线BWL与衬底101之间。单元区CELL的悬空键DB可以被从第一钝化层151扩散的氢钝化。
如上所述，可以通过由富氢的第一钝化层151去除悬空键DB来降低泄漏电流。因此，可以改善DRAM中栅致漏极泄漏的特性。
此外，可以通过形成阻止氢向外扩散的氢阻挡内衬155来提高氢钝化效率。
以上描述的发明不受本文所描述的实施例或附图的限制。结合本公开，其他添加、删减或修改对于本领域普通技术人员来说是显而易见的并且旨在落入所附权利要求的范围内。

Claims (20)

1.一种半导体器件，其包括：
衬底；
多层互连，其设置在所述衬底上；
第一钝化层，其包括氢并且覆盖所述多层互连之中的顶部互连；
第二钝化层，其设置在所述第一钝化层之上，以阻止氢从所述第一钝化层向外扩散；
直插式顶电介质层，其在所述第二钝化层之上；
直插式重分布层，其通过穿通所述直插式顶电介质层、所述第二钝化层和所述第一钝化层连接至所述顶部互连中的一个；以及
氢阻挡内衬，其设置在所述直插式重分布层与所述第一钝化层之间。
2.根据权利要求1所述的半导体器件，其中，所述氢阻挡内衬在所述直插式重分布层与所述第二钝化层之间竖直延伸。
3.根据权利要求1所述的半导体器件，其中，所述氢阻挡内衬包括氮化硅内衬。
4.根据权利要求1所述的半导体器件，其中，所述第二钝化层包括氮化硅。
5.根据权利要求1所述的半导体器件，
其中，所述第一钝化层包括含氢的氧化硅，以及
其中，所述氢阻挡内衬和所述第二钝化层中的每个包括氮化硅。
6.根据权利要求1所述的半导体器件，
其中，所述顶部互连在同一水平上沿水平方向间隔开，以及
其中，所述第一钝化层包括含氢的氧化硅并且包括设置在所述顶部互连之间的气隙。
7.根据权利要求1所述的半导体器件，
其中，所述衬底还包括器件层，以及
其中，所述器件层的一部分包括被从所述第一钝化层扩散的氢钝化的界面。
8.根据权利要求1所述的半导体器件，
其中，所述直插式顶电介质层包括氧化硅，以及
其中，所述直插式重分布层包括铝。
9.一种制造半导体器件的方法，所述方法包括：
在包括器件层的衬底之上形成多层互连；
形成含氢并且覆盖所述多层互连之中的顶部互连的第一钝化层；
在所述第一钝化层之上形成第二钝化层，所述第二钝化层阻止氢从所述第一钝化层向外扩散；
在所述第二钝化层之上形成直插式顶电介质层；
形成穿通所述直插式顶电介质层、所述第二钝化层以及所述第一钝化层的通孔，从而暴露出所述顶部互连；
在所述通孔的侧壁上形成氢阻挡内衬，所述氢阻挡内衬阻止氢从所述第一钝化层向外扩散；以及
在其中形成了所述氢阻挡内衬的通孔内部形成直插式重分布层。
10.根据权利要求9所述的方法，还包括：在形成所述第二钝化层之后，执行退火，以通过氢钝化所述器件层的一部分。
11.根据权利要求10所述的方法，其中，所述退火在包含氢气和氮气的气氛中执行。
12.根据权利要求9所述的方法，其中，形成所述氢阻挡内衬包括：
在其中形成了所述通孔的所述直插式顶电介质层之上形成氢阻挡材料；以及
选择性地刻蚀所述氢阻挡材料，用于在所述通孔的侧壁上形成间隔件形状的氢阻挡内衬。
13.根据权利要求9所述的方法，其中，所述第二钝化层和所述氢阻挡内衬中的每个包括氮化硅。
14.根据权利要求9所述的方法，其中，所述第一钝化层包括含氢的高密度等离子体氧化物。
15.根据权利要求9所述的方法，
其中，所述直插式重分布层包括铝，以及
其中，所述直插式顶电介质层包括氧化硅。
16.一种制造半导体器件的方法，所述方法包括：
执行直插式工艺，其包括在包含器件层的衬底之上形成多层互连，形成覆盖所述多层互连中的顶部互连的氢钝化层，以及形成穿通所述氢钝化层的直插式重分布层；以及
执行封装工艺，其包括形成与所述直插式重分布层连接的后制造导电层，
其中，所述直插式工艺还包括在所述直插式重分布层与所述氢钝化层之间形成氢阻挡内衬。
17.根据权利要求16所述的方法，其中，形成所述氢钝化层包括：
形成包括设置在所述顶部互连之间的气隙的含氢钝化层；
在所述含氢钝化层之上形成含氮的氢阻挡层，所述含氮的氢阻挡层阻止氢向外扩散；以及
执行退火，以利用氢来钝化所述器件层的一部分。
18.根据权利要求17所述的方法，其中，所述含氮的氢阻挡层和所述氢阻挡内衬中的每个包括氮化硅。
19.根据权利要求17所述的方法，其中，所述含氢钝化层包括含氢的高密度等离子体氧化物。
20.根据权利要求17所述的方法，其中，所述器件层包括晶体管。
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Publication number Priority date Publication date Assignee Title
US20060189129A1 (en) * 2000-03-21 2006-08-24 Semitool, Inc. Method for applying metal features onto barrier layers using ion permeable barriers
JP2010206094A (ja) * 2009-03-05 2010-09-16 Elpida Memory Inc 半導体装置及びその製造方法
JP6664353B2 (ja) * 2017-07-11 2020-03-13 キヤノン株式会社 光電変換装置、光電変換装置を備えた機器、光電変換装置の製造方法
KR102546639B1 (ko) * 2017-11-21 2023-06-23 삼성전자주식회사 반도체 장치
US10468413B2 (en) * 2018-04-06 2019-11-05 Sandisk Technologies Llc Method for forming hydrogen-passivated semiconductor channels in a three-dimensional memory device
US10644236B2 (en) * 2018-08-14 2020-05-05 Newport Fab, Llc Phase-change material (PCM) radio frequency (RF) switch with reduced parasitic capacitance
CN112635476B (zh) * 2019-10-12 2023-08-08 长江存储科技有限责任公司 具有氢阻挡层的三维存储设备及其制造方法
US11094650B1 (en) * 2020-02-11 2021-08-17 Taiwan Semiconductor Manufacturing Company Limited Semiconductor arrangement and method of making
WO2022021175A1 (en) * 2020-07-30 2022-02-03 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device with hydrogen-rich semiconductor channels

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