KR20240030572A - 반도체 소자 - Google Patents

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KR20240030572A
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interlayer insulating
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insulating film
uppermost
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KR1020220109786A
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송민준
이종민
신중원
이나라
최지민
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Abstract

반도체 소자는, 기판 상에, 복수의 층으로 적층된 하부 금속 배선들이 구비된다. 상기 하부 금속 배선들 상에 제1 상부 층간 절연막이 구비된다. 상기 제1 상부 층간 절연막 내부에 제1 상부 비아 및 상기 제1 상부 층간 절연막 상에 제1 상부 금속 패턴을 포함하는 제1 상부 배선이 구비된다. 상기 제1 상부 층간 절연막 상에 상기 제1 상부 금속 패턴을 덮는 제2 상부 층간 절연막이 구비된다. 상기 제2 상부 층간 절연막 내부에 최상부 비아 및 상기 제2 상부 층간 절연막 상에 최상부 금속 패턴을 포함하는 최상부 배선이 구비된다. 상기 제2 상부 층간 절연막 상에 상기 최상부 배선을 덮는 수소 공급용 산화막이 구비된다. 상기 최상부 비아의 두께는 상기 최상부 금속 패턴의 두께의 40%보다 얇다.

Description

반도체 소자{A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것이다. 보다 상세하게, 본 발명은 상부 배선 구조물을 포함하는 반도체 소자에 관한 것이다.
일반적으로, 반도체 소자는 회로 패턴들 및 상기 회로 패턴들과 전기적으로 연결되는 배선들이 적층된 상부 배선 구조물을 포함할 수 있다. 상기 반도체 소자가 고집적화됨에 따라 상부 배선 구조물의 높이가 증가되고, 상기 상부 배선 구조물에 의해 수직 열저항이 증가하게 된다. 따라서, 상기 상부 배선 구조물은 수직 열저항이 감소될 수 있도록 구성되어야 한다.
본 발명은 열저항이 감소되는 상부 배선 구조물을 포함하는 반도체 소자를 제공한다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판 상에, 복수의 층으로 적층된 하부 금속 배선들이 구비된다. 상기 하부 금속 배선들 상에 제1 상부 층간 절연막이 구비된다. 상기 제1 상부 층간 절연막 내부에 제1 상부 비아 및 상기 제1 상부 층간 절연막 상에 제1 상부 금속 패턴을 포함하는 제1 상부 배선이 구비된다. 상기 제1 상부 층간 절연막 상에 상기 제1 상부 금속 패턴을 덮는 제2 상부 층간 절연막이 구비된다. 상기 제2 상부 층간 절연막 내부에 최상부 비아 및 상기 제2 상부 층간 절연막 상에 최상부 금속 패턴을 포함하는 최상부 배선이 구비된다. 상기 제2 상부 층간 절연막 상에 상기 최상부 배선을 덮는 수소 공급용 산화막이 구비된다. 상기 최상부 비아의 두께는 상기 최상부 금속 패턴의 두께의 40%보다 얇다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 소자는, 기판 상에 메모리 셀들이 구비된다. 상기 메모리 셀들 상에, 복수의 층으로 적층된 하부 금속 배선들이 구비된다. 상기 하부 금속 배선들 상에 제1 상부 층간 절연막이 구비된다. 상기 제1 상부 층간 절연막 내부에 제1 상부 비아 및 상기 제1 상부 층간 절연막 상에 제1 상부 금속 패턴을 포함하는 제1 상부 배선이 구비된다. 상기 제1 상부 층간 절연막 상에 상기 제1 상부 금속 패턴을 덮는 제2 상부 층간 절연막이 구비된다. 상기 제2 상부 층간 절연막 내부에 최상부 비아 및 상기 제2 상부 층간 절연막 상에 최상부 금속 패턴을 포함하는 최상부 배선이 구비된다. 상기 제2 상부 층간 절연막 상에 상기 최상부 배선을 덮는 산소 공급용 산화막이 구비된다. 상기 수소 공급용 산화막 상에, 실리콘 산화물을 포함하고, 평탄한 상부면을 가지는 최상부 층간 절연막이 구비된다. 상기 최상부 층간 절연막 상에 상부 캡핑막이 구비된다. 상기 최상부 비아의 두께는 상기 최상부 금속 패턴의 두께의 40%보다 얇다.
상기한 일 과제를 달성하기 위한 예시적인 실시예들에 따른 고대역폭 메모리는, 패키지 기판이 구비된다. 패키지 기판 상에 적층된 복수의 메모리 다이들이 구비된다. 상기 복수의 메모리 다이들 상에 배치된 로직 다이가 구비된다. 상기 패키지 기판 상에 상기 메모리 다이들 및 로직 다이를 덮는 몰딩 부재가 구비된다. 상기 각각의 메모리 다이들은, 기판 상에, 복수의 층으로 적층된 하부 금속 배선들이 구비된다. 상기 하부 금속 배선들 상에, 제1 상부 비아 및 제1 상부 금속 패턴을 포함하는 제1 상부 배선이 구비된다. 상기 제1 상부 배선 상에, 최상부 비아 및 최상부 금속 패턴을 포함하는 최상부 배선이 구비된다. 상기 최상부 비아의 두께는 상기 최상부 금속 패턴의 두께의 40%보다 얇다.
상기된 본 발명에 따르면, 상기 반도체 소자의 상부 배선 구조물 에서, 최상부에 형성되는 최상부 비아 및 최상부 금속 패턴으로 구성된 최상부 배선의 두께가 감소될 수 있다. 또한, 상기 최상부 비아의 두께는 상기 최상부 금속 패턴의 두께의 40%보다 작을 수 있다. 이와 같이, 상기 최상부 배선의 두께가 감소됨에 따라, 상기 상부 배선 구조물의 수직 열저항이 감소될 수 있다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1에서 최상부 배선을 포함하는 일부분을 나타낸다.
도 3 내지 도 10은 본 발명의 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 소자의 단면도이다.
도 12는 도 11의 A 부위의 확대도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 이하에서는 기판 표면에 평행하고 서로 수직한 2개의 방향을 각각 제1 방향 및 제2 방향이라 하고, 상기 기판 표면에 수직한 방향을 수직 방향이라 한다.
도 1은 본 발명의 예시적인 실시예에 따른 반도체 소자의 단면도이다. 도 2는 도 1에서 최상부 배선을 포함하는 일부분을 나타낸다.
본 실시예에서, 상기 반도체 소자는 디램 소자인 것으로 설명한다.
도 1 및 도 2를 참조하면, 기판(100) 상에 FEOL(front end of line) 구조들이 배치되고, 상기 FEOL 구조들 상에는 BEOL(back end of line) 구조가 배치될 수 있다.
상기 기판(100) 상에는 상기 FEOL 구조로 제공되는 회로 패턴들이 형성될 수 있다. 상기 FEOL 구조는 메모리 셀들 및 페리 코아 회로들을 포함할 수 있다. 상기 BEOL 구조는 FEOL 구조에 형성된 회로 패턴들을 전기적으로 연결시키기 위한 금속 배선들이 포함될 수 있다.
먼저, 기판(100) 상에 형성되는 FEOL 구조에 대해 설명한다.
상기 기판(100)에는 액티브 영역을 정의하는 소자 분리 패턴(102)이 형성될 수 있다. 상기 기판(100) 상에는 메모리 셀을 구성하기 위한 셀 트랜지스터들, 비트 라인 구조물(110), 제1 하부 배선들(112) 및 커패시터들(114)이 형성될 수 있다. 이하에서는, 상기 기판(100) 상에 형성되는 셀 트랜지스터들, 비트 라인 구조물(110), 제1 하부 배선들(112) 및 커패시터들(114)을 통칭하여 메모리 셀 구조물이라 한다.
상기 기판(100) 상에, 상기 메모리 셀 구조물을 덮는 하부 층간 절연막(130)이 구비된다. 상기 하부 층간 절연막(130) 내에는 상기 커패시터(114)와 전기적으로 연결되는 콘택(132)이 더 포함될 수 있다.
상기 FEOL 구조 상에 형성되는 BEOL 구조를 설명한다.
상기 하부 층간 절연막(130) 및 콘택(132) 상에는 저유전막들(150, 160, 170, 180, 190), 상부 층간 절연막들(200, 210)이 형성될 수 있다. 상기 저유전막들(150, 160, 170, 180, 190) 및 상부 층간 절연막(200, 210) 내부 및 상부면에는 배선들이 형성할 수 있다.
상기 하부 층간 절연막(130) 상에는 저유전막들(150, 160, 170, 180, 190)이 형성되고, 최상부 저유전막 상에는 상부 층간 절연막들(200, 210)이 형성될 수 있다.
일 예로, 상기 하부 층간 절연막(130) 상에 제1 내지 제5 저유전막(150, 160, 170, 180, 190)이 적층될 수 있다. 상기 제1 내지 제5 저유전막(150, 160, 170, 180, 190) 내에 각각 제1 내지 제5 배선들(154, 166, 176, 186, 196)이 구비될 수 있다. 여기서, 상기 저유전막들 및 배선들의 개수는 이에 한정되지 않을 수 있다.
예시적인 실시예에서, 상기 저유전막들(150, 160, 170, 180, 190)은 유전 상수가 4.4보다 작은 절연막일 수 있다. 일 예로, 상기 저유전막들(150, 160, 170, 180, 190)은 SiCOH를 포함할 수 있다.
예시적인 실시예에서, 상기 BEOL 구조 내에서 최하부 배선인 상기 제1 배선(154)은 제1 금속 패턴을 포함할 수 있다. 상기 제2 내지 제5 배선들(166, 176, 186, 196)은 각각 비아 및 금속 패턴을 포함할 수 있다. 즉, 상기 제2 배선(166)은 제2 비아(162) 및 제2 금속 패턴(164)을 포함하고, 제3 배선(176)은 제3 비아(172) 및 제3 금속 패턴(174)을 포함할 수 있다. 상기 제4 배선(186)은 제4 비아(182) 및 제4 금속 패턴(184)을 포함하고, 제5 배선(196)은 제5 비아(192) 및 제5 금속 패턴(194)을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 내지 제 5 배선들(154, 166, 176, 186, 196)은 구리를 포함할 수 있다.
상기 제2 내지 제5 배선들(166, 176, 186, 196)은 각각 제2 내지 제5 두께를 가질 수 있다. 상기 제2 내지 제5 두께는 서로 동일할 수도 있고, 서로 다를 수도 있다. 예시적인 실시예에서, 상기 제2 내지 제5 두께는 4000Å 내지 8000Å의 범위일 수 있다.
한편, 상기 제1 배선(154)은 제1 금속 패턴만을 포함하므로, 각각의 제2 내지 제5 배선(166, 176, 186, 196)보다 얇은 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제1 배선(154)의 제1 두께는 1000Å 내지 3000 Å의 범위일 수 있다.
비아 및 금속 패턴을 포함하는 상기 제n 배선(n은 2 내지 5)에서, 상기 제n 비아의 두께는 상기 제n 금속 패턴의 두께의 50%보다 더 두꺼울 수 있다. 또한, 상기 제n 비아의 두께는 상기 제n 금속 패턴의 두께보다는 얇을 수 있다. 예를들어, 도 2에 도시된 것과 같이, 상기 제5 배선에서 상기 제5 비아 두께(T5a)는 상기 제5 금속 패턴의 두께(T5b)의 50%보다 더 두꺼울 수 있다. 그러나, 상기 비아 및 금속 패턴의 두께는 목표한 전기적 타겟에 따라 달라질 수 있다.
상기 제n 배선에서, 상기 제n 비아의 두께/제n 금속 패턴의 두께×100를 제n 비아 두께 비율로 정의할 수 있고, 상기 제n 비아 두께 비율은 50% 내지 100% 일 수 있다. 일 예로, 상기 제n 비아 두께 비율은 75% 내지 95% 일 수 있다.
최상부 저유전막인 제5 저유전막(190) 상에는 제1 및 제2 상부 층간 절연막(200, 210)이 구비될 수 있다. 상기 제1 및 제2 상부 층간 절연막(200, 210)의 내부 및 상부면 상에는 제6 배선(208) 및 최상부 배선(218)이 구비될 수 있다. 상기 제6 배선(208)은 최상부 배선(218)의 바로 아래에 위치하는 배선일 수 있다. 상기 제1 및 제2 상부 층간 절연막(200, 210)은 상기 저유전막들(150, 160, 170, 180, 190)보다는 높은 유전율을 가질 수 있다.
상기 제1 상부 층간 절연막(200)은 실리콘 산화물계 물질을 포함할 수 있다. 상기 제1 상부 층간 절연막(200)은 예를들어, TEOS(Tetraethyl orthosilicate), BPSG(boro-phosphosicateglass), TOSZ(tonen sazene), USG(undoped sicate glass) 또는 SOG(spin-on glass)를 포함할 수 있다.
예시적인 실시예에서, 상기 제1 상부 층간 절연막(200)은 수소 공급용 산화막으로 사용되지 않는 막일 수 있다. 예를들어, 상기 제1 상부 층간 절연막(200)은 고밀도 플라즈마 (high density plasma, HDP) 산화막을 포함하지 않을 수 있다.
상기 제1 상부 층간 절연막(200)내에는 제6 비아(202)가 형성될 수 있다. 상기 제1 상부 층간 절연막(200) 상에는 상기 제6 비아(202)와 접하는 제6 금속 패턴(204)이 형성될 수 있다. 상기 제6 배선은 상기 제6 비아 및 제6 금속 패턴을 포함할 수 있다.
예시적인 실시예에서, 상기 제6 비아(202)는 텅스텐을 포함할 수 있다. 예시적인 실시예에서, 상기 제6 금속 패턴(204)은 텅스텐을 포함할 수 있다. 예를들어, 상기 제6 금속 패턴(204) 상에 제1 베리어 패턴(206)이 더 포함될 수 있다. 상기 제1 베리어 패턴(206)은 티타늄, (Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
상기 제6 배선(208)은 제6 두께(T6)를 가질 수 있다. 상기 제6 두께는 각각의 제1 내지 제5 두께보다 두꺼울 수 있다. 예시적인 실시예에서, 상기 제6 두께(T6)는 7000Å 내지 12000Å의 범위일 수 있다.
상기 제6 비아의 두께(T6a)는 상기 제6 금속 패턴(T6b)의 두께의 30%보다 더 두꺼울 수 있다. 또한, 상기 제6 비아의 두께(T6a)는 상기 제6 금속 패턴(T6b)의 두께보다는 얇을 수 있다. 즉, 상기 제6 비아 두께 비율은 30% 내지 100% 일 수 있다. 예시적인 실시예에서, 상기 제6 비아 두께 비율은 각각의 제1 내지 제5 두께 비율보다 작을 수 있다. 일 예로, 상기 제6 비아 두께 비율은 40% 내지 70% 일 수 있다. 그러나, 상기 제6 비아 및 제6 금속 패턴의 두께는 목표한 전기적 타겟에 따라 달라질 수 있다.
상기 제2 상부 층간 절연막(210) 내에는 최상부 비아(212)가 형성될 수 있다. 상기 제2 상부 층간 절연막(210) 상에는 상기 최상부 비아(212)와 접하는 최상부 금속 패턴(214)이 형성될 수 있다. 상기 최상부 배선(218)은 상기 최상부 비아(212) 및 최상부 금속 패턴(214)을 포함할 수 있다.
도시하지는 않았지만, 상기 최상부 금속 패턴(214)은 범프 패드와 접촉할 수 있다. 또한, 상기 범프 패드 상에는 범프가 형성될 수 있다. 따라서, 상기 최상부 금속 패턴은 상기 범프와 전기적으로 연결될 수 있다.
상기 제2 상부 층간 절연막(210)은 적어도 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 상부 층간 절연막(210)은 서로 다른 절연 물질막이 1 층 또는 2층 이상 적층되어 형성될 수 있다.
예시적인 실시예에서, 상기 제2 상부 층간 절연막(210)은 실리콘 질화물이 포함되지 않을 수 있다. 일부 예시적인 실시예에서, 상기 제2 상부 층간 절연막(210)은 실리콘 질화물이 포함될 수도 있다.
예시적인 실시예에서, 상기 제2 상부 층간 절연막(210)은 수소 공급용 산화막으로 사용되지 않는 막 일 수 있다. 예를들어, 상기 제2 상부 층간 절연막(210)은 고밀도 플라즈마 (high density plasma, HDP) 산화막을 포함하지 않을 수 있다.
예시적인 실시예에서, 상기 최상부 비아(212)는 텅스텐을 포함할 수 있다. 상기 최상부 금속 패턴(214)은 상기 최상부 비아(212)와 다른 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 최상부 금속 패턴(214)은 알루미늄을 포함할 수 있다. 예를들어, 상기 최상부 금속 패턴(214)은 알루미늄 패턴을 포함할 수 있다. 또한, 상기 알루미늄 패턴 상부면 상에 제2 베리어 패턴(216)이 더 포함될 수 있다. 상기 제2 베리어 패턴(216)은 티타늄, (Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
상기 최상부 배선(218)은 제7 두께(T7)를 가질 수 있다. 상기 제7 두께(T7)는 각각의 제1 내지 제6 두께보다 높을 수 있다. 예시적인 실시예에서, 상기 제7 두께(T7)는 25000Å이상의 두께를 가질 수 있다. 일 예로, 상기 제7 두께(T7)는 25000Å 내지 45000Å 두께를 가질 수 있다.
예시적인 실시예에서, 상기 최상부 금속 패턴(214)은 각각의 상기 제1 내지 제6 두께보다 더 높을 수 있다. 예시적인 실시예에서, 상기 최상부 금속 패턴(214)은 20000Å이상의 두께를 가질 수 있다. 일 예로, 상기 최상부 금속 패턴(214)은 20000Å 내지 40000Å의 두께를 가질 수 있다.
상기 최상부 비아의 두께(T7a)는 상기 최상부 금속 패턴의 두께(T7b)의 40%보다 더 얇을 수 있다. 일 예로, 상기 최상부 비아의 두께(T7a)는 상기 최상부 금속 패턴의 두께(T7b)의 20 내지 35%일 수 있다. 즉, 상기 최상부 비아 두께 비율은 40%보다 더 작을 수 있다. 예시적인 실시예에서, 상기 최상부 비아 두께 비율은 각각의 제1 내지 제6 두께 비율보다 작을 수 있다.
상기 최상부 배선의 두께(T7)는 다른 배선들의 두께보다 더 두꺼울 수 있다. 때문에, 상기 최상부 배선(218)은 상부 배선 구조물의 수직 열저항에 크게 영향을 미칠 수 있다. 그러나, 상기 최상부 비아 두께 비율이 40%보다 작기 때문에, 상기 최상부 비아(212)는 최상부 금속 패턴(214)에 비해 매우 작은 두께를 가질 수 있다. 이에 따라, 전체 최상부 배선의 두께(T7)가 감소될 수 있다. 따라서, 상기 최상부 배선(218)이 두껍게 형성됨에 따라 발생되는 수직 열저항이 감소될 수 있다.
상기 제2 상부 층간 절연막(210) 및 최상부 금속 패턴(214) 상에, 상기 제2 상부 층간 절연막(210) 및 최상부 금속 패턴(214)을 덮는 수소 공급용 산화막(220)이 구비된다. 상기 수소 공급용 산화막(220)은 막 내에 수소를 포함하는 실리콘 산화물일 수 있다. 상기 수소 공급용 산화막은 고밀도 플라즈마 (high density plasma, HDP) 산화막을 포함할 수 있다.
상기 반도체 소자의 제조 공정 중에, 기판(100) 상에 형성되는 셀 트랜지스터의 게이트 절연막과 기판의 계면에 댕글링 본드(dangling bond)가 생성될 수 있다. 상기 댕글링 본드에 의해 상기 반도체 소자의 누설 전류가 증가될 수 있다. 상기 디램 소자의 경우, 메모리 셀에 기록된 데이터를 다시 써주는 리프레시가 수행될 수 있다. 상기 디램 소자의 속도 및 내구성 향상을 위하여, 상기 리프레시가 수행되는 주기(즉, 데이터 보유 시간, data retention time)는 증가되어야 한다. 그런데, 상기 게이트 절연막과 기판의 계면에 댕글링 본드가 포함되는 경우, 상기 셀 트랜지스터 및 페리 회로의 트랜지스터에는 누설 전류가 발생되어 상기 데이터 보유 시간이 감소될 수 있다. 따라서, 상기 게이트 절연막과 기판의 계면에 댕글링 본드를 제거하는 공정이 요구될 수 있다.
상기 수소 공급용 산화막(220)은 상기 게이트 절연막과 기판(100)의 계면에 수소를 공급하기 위하여 제공되는 막일 수 있다. 상기 수소 공급용 산화막(220)은 수소를 포함하는 산화물일 수 있다. 상기 게이트 절연막과 기판(100)의 계면에 수소가 공급되면, 상기 댕글링 본드에 수소가 결합됨으로써 상기 댕글링 본드가 제거될 수 있다. 따라서, 상기 디램 소자는 상기 댕글링 본드에 의한 누설 전류가 감소될 수 있고, 데이터 보유 시간이 증가될 수 있다.
또한, 상기 수소 공급용 산화막(220)은 상기 최상부 금속 패턴(214)과 제2 상부 층간 절연막(210) 간의 상부면 단차를 감소시키기 위하여 제공될 수 있다.
상기 수소 공급용 산화막(220)은 상기 최상부 금속 패턴(214)의 두께의 40%보다 더 두껍고, 상기 최상부 금속 패턴(214)의 두께보다는 얇을 수 있다. 상기 수소 공급용 산화막(220)이 상기 최상부 금속 패턴(214)의 두께의 40%보다 얇을 경우에 단차가 감소가 어려울 수 있다. 또한, 최상부 금속 패턴(214)보다 두꺼우면, 그 위에 형성되는 최상부 층간 절연막의 두께가 감소될 수 있어 최상부 층간 절연막의 평탄도가 감소될 수 있다.
예시적인 실시예에서, 상기 수소 공급용 산화막(220)은 상기 최상부 비아(212)의 두께보다 더 두꺼울 수 있다. 상기 수소 공급용 산화막(220)은 수소 공급을 위해 요구되는 충분한 두께를 가져야 하며, 예를들어 10000Å이상의 두께를 가질 수 있다.
상기 수소 공급용 산화막(220) 상에 최상부 층간 절연막(230)이 구비된다. 상기 최상부 층간 절연막(230)은 평탄한 상부면을 가질 수 있다. 상기 최상부 층간 절연막(230)은 증착 공정을 수행하였을 때 상부면의 평탄도가 높은 실리콘 산화물을 포함할 수 있다. 상기 최상부 층간 절연막(230)은 TEOS막을 포함할 수 있다.
상기 최상부 층간 절연막(230) 상에 상부 캡핑막(240)이 구비된다. 상기 상부 캡핑막(240)은 예를들어 실리콘 질화물을 포함할 수 있다. 상기 상부 캡핑막(240)은 상기 수소 공급용 산화막(220)으로부터 확산되는 수소가 상부로 이동하는 것을 막을 수 있다. 따라서, 상기 수소 공급용 산화막(220)으로부터 제공되는 수소는 기판 상부면으로 향하는 방향(즉, 하부)로 이동할 수 있다.
상기 반도체 소자는 상기 최상부 배선의 두께가 감소됨에 따라 수직 열저항이 감소될 수 있다. 또한, 상기 기판에 수소가 공급됨에 따라 상기 기판과 게이트 절연막 사이의 댕글링 본드가 감소되어, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 3 내지 도 10은 본 발명의 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 기판(100) 상에 소자 분리 공정을 수행하여 소자 분리 패턴(102)을 형성한다. 이 후, 상기 기판(100) 상에 메모리 셀 구조물을 형성한다. 상기 메모리 셀 구조물은 셀 트랜지스터들, 비트 라인 구조물(110), 제1 하부 배선(112) 및 커패시터들(114)을 포함할 수 있다.
상기 기판(100) 상에, 상기 메모리 셀 구조물을 덮는 하부 층간 절연막(130)을 형성한다. 상기 하부 층간 절연막(130) 내에는 상기 커패시터(114)와 전기적으로 연결되는 콘택(132)이 더 포함될 수 있다. 상기 메모리 셀 구조물 및 하부 층간 절연막(130)은 FEOL 구조에 해당될 수 있다.
도 4를 참조하면, 상기 하부 층간 절연막(130) 상에 제1 저유전막(150)을 형성한다. 상기 제1 저유전막(150)의 일부를 식각하여 제1 개구부(152)를 형성한다.
상기 제1 개구부(152) 내부에 제1 금속막을 형성하고, 이를 평탄화하여 제1 금속 패턴을 형성한다. 상기 제1 금속 패턴은 제1 배선(154)으로 제공될 수 있다. 이와 같이, 상기 제1 배선(154)은 싱글 다마신 공정을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 제1 배선(154)은 구리를 포함할 수 있다. 도시하지는 않았지만, 상기 제1 배선(154)은 구리를 포함하는 금속 패턴 및 상기 금속 패턴의 측벽 및 저면을 둘러싸는 베리어 패턴을 포함할 수 있다. 예를들어, 상기 베리어 패턴은 티타늄, (Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에서, 상기 제1 배선(154)의 제1 두께는 1000Å 내지 3000Å의 범위일 수 있다.
도 5를 참조하면, 상기 제1 저유전막(150) 및 제1 배선(154) 상에 제2 저유전막(160)을 형성한다. 상기 제2 저유전막(160)의 일부를 식각하여 제2 비아홀을 형성한다. 또한, 상기 제2 비아홀 상에 상기 제2 비아홀과 연통하는 제2 개구부를 형성한다.
상기 제2 비아홀 및 제2 개구부 내부에 제2 금속막을 형성하고, 이를 평탄화하여 제2 비아(162) 및 제2 금속 패턴(164)을 형성한다. 상기 제2 비아(162) 및 제2 금속 패턴(164)은 제2 배선(166)으로 제공될 수 있다. 이와 같이, 상기 제2 배선(166)은 듀얼 다마신 공정을 통해 형성할 수 있다.
예시적인 실시예에서, 상기 제2 배선(166)은 구리를 포함할 수 있다.
상기 듀얼 다마신 공정을 반복하여 수행함으로써, 제3 저유전막(170), 제3 배선(176), 제4 저유전막(180), 제4 배선(186), 제5 저유전막(190) 및 제5 배선(196)을 형성할 수 있다.
상기 제2 내지 제5 배선(166, 176, 186, 196)은 각각 제2 내지 제5 두께를 가질 수 있다. 상기 제2 내지 제5 두께는 서로 동일할 수도 있고, 서로 다를 수도 있다. 예시적인 실시예에서, 상기 제2 내지 제5 두께는 4000Å 내지 8000Å의 범위 일 수 있다.
상기 제n 배선(n은 2 내지 5)에서, 상기 제n 비아의 두께는 상기 제n 금속 패턴의 두께의 50%보다 더 두꺼울 수 있다. 또한, 상기 제n 비아의 두께는 상기 제n 금속 패턴의 두께보다는 얇을 수 있다. 즉, 상기 제n 비아 두께 비율은 50% 내지 100% 일 수 있다.
도 6을 참조하면, 상기 제5 저유전막(190) 및 제5 배선(196) 상에 제1 상부 층간 절연막(200)을 형성한다. 상기 제1 상부 층간 절연막(200)의 일부를 식각하여 제6 비아홀을 형성한다. 상기 제6 비아홀 내에 금속막을 형성하고 평탄화함으로써 제6 비아(202)를 형성한다. 상기 제6 비아(202)는 예를들어 텅스텐을 포함할 수 있다.
상기 제1 상부 층간 절연막(200)은 실리콘 산화물 계열의 절연막일 수 있다. 예시적인 실시예에서, 상기 제1 상부 층간 절연막(200)은 수소 공급용 산화막으로 사용되지 않을 수 있다. 따라서, 제1 상부 층간 절연막(200)에는 고밀도 플라즈마 산화막이 포함되지 않을 수 있다.
상기 제1 상부 층간 절연막(200) 및 제6 비아(202) 상에 제6 금속막 및 제1 베리어 금속막을 형성한다. 상기 제6 금속막은 예를들어, 알루미늄 텅스텐 또는 구리를 포함할 수 있다. 상기 제1 베리어 금속막은 티타늄, (Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
상기 제1 베리어 금속막 및 제6 금속막을 패터닝하여 제6 금속 패턴(204) 및 제1 베리어 금속 패턴(206)을 형성한다. 따라서, 상기 제6 비아(202) 및 제6 금속 패턴(204)을 포함하는 제6 배선(208)을 형성할 수 있다. 일 예로, 상기 제6 배선(208)에는 상기 제6 금속 패턴(204) 상에 형성되는 제1 베리어 금속 패턴(206)이 더 포함될 수 있다.
상기 제6 배선(208)은 제6 두께를 가질 수 있다. 상기 제6 두께는 각각의 제1 내지 제5 두께보다 두꺼울 수 있다. 예시적인 실시예에서, 상기 제6 두께는 7000Å 내지 12000Å의 범위 일 수 있다.
상기 제6 비아(202)의 두께는 상기 제6 금속 패턴(204)의 두께의 30%보다 더 두꺼울 수 있다. 또한, 상기 제6 비아(202)의 두께는 상기 제6 금속 패턴(204)의 두께보다는 얇을 수 있다. 즉, 상기 제6 비아 두께 비율은 30% 내지 100% 일 수 있다. 예시적인 실시예에서, 상기 제6 비아 두께 비율은 각각의 제1 내지 제5 비아 두께 비율보다 작을 수 있다.
도 7을 참조하면, 상기 제1 상부 층간 절연막(200) 및 제6 금속 패턴 (208) 상에 제2 상부 층간 절연막(210)을 형성한다. 상기 제2 상부 층간 절연막(210)의 일부를 식각하여 최상부 비아홀을 형성한다. 상기 최상부 비아홀 내에 금속막을 형성하고 평탄화함으로써 최상부 비아(212)를 형성한다. 상기 최상부 비아(212)는 예를들어 텅스텐을 포함할 수 있다. 상기 제2 상부 층간 절연막(210)은 적어도 실리콘 산화물계 절연막을 포함할 수 있다.
도시하지는 않았지만, 상기 제2 상부 층간 절연막(210)은 서로 다른 절연 물질막이 1 층 또는 2층 이상 적층될 수 있다.
예시적인 실시예에서, 상기 제2 상부 층간 절연막(210)은 실리콘 질화물이 포함되지 않을 수 있다. 일부 예시적인 실시예에서, 상기 제2 상부 층간 절연막(210)은 실리콘 질화물이 포함될 수도 있다.
예시적인 실시예에서, 상기 제2 상부 층간 절연막(210)은 수소 공급용 산화막으로 사용되지 않을 수 있다. 예를들어, 상기 제2 상부 층간 절연막(210)은 고밀도 플라즈마 (high density plasma, HDP) 산화막을 포함하지 않을 수 있다.
상기 제2 상부 층간 절연막(210) 및 최상부 비아(212) 상에 제7 금속막 및 제2 베리어 금속막을 형성한다. 상기 제7 금속막은 예를들어 알루미늄을 포함할 수 있다. 상기 제2 베리어 금속막은 티타늄, (Ti), 탄탈륨(Ta), 및 이들의 질화물 중 적어도 하나를 포함할 수 있다.
상기 제2 베리어 금속막 및 제7 금속막을 패터닝하여 최상부 금속 패턴(214) 및 제2 베리어 패턴(216)을 형성한다. 따라서, 상기 최상부 비아(212) 및 최상부 금속 패턴(214)을 포함하는 최상부 배선(218)을 형성할 수 있다. 일 예로, 상기 최상부 배선(218)에는 상기 최상부 금속 패턴(214) 상에 형성되는 제2 베리어 패턴(216)이 더 포함될 수 있다.
이와 같이, 상기 최상부 배선(218)에 포함되는 최상부 비아(212) 및 최상부 금속 패턴(214)은 서로 다른 금속 물질을 포함할 수 있다.
상기 최상부 배선(218)은 제7 두께를 가질 수 있다. 상기 제7 두께는 각각의 제1 내지 제6 두께보다 두꺼울 수 있다. 예시적인 실시예에서, 상기 제7 두께는 25000Å이상의 두께를 가질 수 있다. 일 예로, 상기 제7 두께는 25000Å 내지 45000Å 두께를 가질 수 있다.
예시적인 실시예에서, 상기 최상부 금속 패턴(214)은 각각의 상기 제1 내지 제6 두께보다 더 두꺼울 수 있다. 예시적인 실시예에서, 상기 최상부 금속 패턴(214)은 20000Å이상의 두께를 가질 수 있다. 일 예로, 상기 최상부 금속 패턴(214)은 20000Å 내지 40000Å의 두께를 가질 수 있다.
상기 최상부 비아(212)의 두께는 상기 최상부 금속 패턴(214)의 두께의 40%보다 더 얇을 수 있다. 일 예로, 상기 최상부 비아(212)의 두께는 상기 최상부 금속 패턴(214)의 두께의 20% 내지 35%일 수 있다.
상기 최상부 비아 두께 비율은 40%보다 더 작을 수 있다. 예시적인 실시예에서, 상기 최상부 비아 두께 비율은 각각의 제1 내지 제6 두께 비율보다 작을 수 있다.
이와 같이, 상기 최상부 비아 두께 비율이 40%보다 작기 때문에, 상기 최상부 배선(218)의 두께가 감소될 수 있다. 그러므로, 상기 최상부 배선(218)의 두께에 기인하는 수직 열저항이 감소될 수 있다.
도 8을 참조하면, 상기 제2 상부 층간 절연막(210) 및 최상부 배선(218) 상에 상기 제2 상부 층간 절연막(210) 및 최상부 배선(218)을 덮는 수소 공급용 산화막(220)을 형성한다. 상기 수소 공급용 산화막(220)은 고밀도 플라즈마 (high density plasma, HDP) 산화막을 포함할 수 있다.
상기 수소 공급용 산화막(220)은 상기 최상부 금속 패턴(214)의 두께의 40%보다 더 두껍고, 상기 최상부 금속 패턴(214)의 두께보다는 얇을 수 있다. 또한, 상기 수소 공급용 산화막(220)은 상기 최상부 비아(212)의 두께보다 더 두껍게 형성될 수 있다. 예를들어, 상기 수소 공급용 산화막(220)은 10000Å이상의 두께를 가질 수 있다.
도 9를 참조하면, 상기 수소 공급용 산화막(220) 상에 최상부 층간 절연막(230)을 형성한다. 상기 최상부 층간 절연막(230)은 상부면 평탄도가 높은 산화물을 포함할 수 있다. 상기 최상부 층간 절연막(230)은 TEOS막을 포함할 수 있다.
상기 최상부 층간 절연막(230) 상에 상부 캡핑막(240)이 구비된다. 상기 상부 캡핑막(240)은 예를들어 실리콘 질화물을 포함할 수 있다.
도 10을 참조하면, 상기 수소 공급용 산화막(220) 내의 수소가 기판(100) 상부면까지 확산되도록 하는 얼로이(Alloy) 공정을 수행한다.
상기 얼로이 공정은 약 300℃내지 500℃의 온도에서 수십 내지 수백 분 동안 진행되는 열처리를 포함할 수 있다. 상기 열처리 공정에서 상기 상부 캡핑막(240)에 열이 가해지고, 상기 수소 공급용 산화막(220) 내의 수소는 그 하부에 형성되는 다층의 배선들 및 하부 배선들을 통하여 상기 기판(100) 표면까지 전달될 수 있다. 따라서, 상기 기판(100) 및 트랜지스터의 게이트 절연막 계면의 댕글링 본드가 제거될 수 있다.
본 발명의 실시예에 따르면, 상기 최상부 비아(212)의 두께는 상기 최상부 금속 패턴(214)의 두께의 40%보다 더 얇을 수 있다. 따라서, 최상부 배선(218)의 두께가 감소되고, 이에 따라 반도체 소자의 수직 열저항이 감소될 수 있다.
상기 설명한 반도체 소자는 고대역폭 메모리 (HBM, High Bandwidth Memory)에 포함되는 메모리 다이에 사용될 수 있다. 이하에서는, 상기 반도체 소자를 포함하는 고대역폭 메모리에 대해 설명한다.
도 11은 본 발명의 예시적인 실시예에 따른 반도체 소자의 단면도이다. 도 12는 도 11의 A 부위의 확대도이다. 도 12의 B 부위는 도 11의 B에 해당될 수 있다.
도 11 및 도 12를 참조하면, 고대역폭 메모리는 패키지 기판(300), 패키지 기판(300) 상에 적층된 적층된 복수개의 메모리 다이들(즉, 칩들, 302) 및 로직 다이(304) 및 몰딩 부재(340)를 포함할 수 있다. 상기 고대역폭 메모리는 도전성 범프들(310) 및 외부 접속 단자들(도시되지 않음)을 더 포함할 수 있다.
상기 패키지 기판(300)은 내부에 회로 패턴을 포함하는 인쇄회로기판(PCB)일 수 있다. 상기 패키지 기판(300)의 상부면에는 기판 패드들이 구비되고, 패키지 기판(300)의 하부면에는 솔더 볼과 같은 외부 접속 단자들이 구비될 수 있다.
상기 로직 다이(304)는 상기 메모리 다이들(302)과 전기적으로 연결될 수 있고, 상기 메모리 다이들(302)의 입출력 등의 동작을 제어할 수 있다. 예시적인 실시예에서, 상기 로직 다이(304)는 상기 패키지 기판(300) 상의 최하층 또는 최상층에 위치할 수 있다. 도 11에서는, 상기 로직 다이(304)는 최상층에 위치하는 것으로 도시하였다.
각각의 상기 메모리 다이들(302)은 상기 설명한 본 발명의 일 실시예에 따른 반도체 소자를 포함할 수 있다.
도 11 및 도 12의 B 부위를 참조하면, 상기 메모리 다이(302)는 기판(100) 상에 메모리 셀 구조물(108)이 형성되고, 상기 메모리 구조물(108) 상에 제1 내지 제6 배선들(154, 166, 176, 186, 196, 208) 및 최상부 배선(218)이 형성될 수 있다. 상기 메모리 다이(302)는 상기 메모리 셀 구조물(108)이 형성된 기판(100) 상부면이 아래로 가도록 배치될 수 있다.
상기 메모리 다이(302)에는 상기 기판(100)을 관통하는 관통 실리콘 비아(320)가 포함될 수 있다. 상기 최상부 금속 패턴(214)과 연결되는 제1 범프 패드(350a)가 포함될 수 있다. 상기 관통 실리콘 비아(320)와 연결되는 제2 범프 패드(350b)가 포함될 수 있다.
상, 하부에 서로 인접하는 메모리 다이들(302)에서, 하부 메모리 다이의 상기 제2 범프 패드(350b) 및 상부 메모리 다이의 제1 범프 패드(350a) 사이에 도전성 범프(310)가 개재될 수 있다.
상기 고대역폭 메모리 내에 상기 메모리 다이(302)가 3층으로 적층된 것을 도시하였으나, 이에 한정되지 않는다. 일 예로, 상기 메모리 다이(302)는 10층 이상으로 적층될 수도 있다. 상기 고대역폭 메모리 내에 적층되는 상기 메모리 다이의 수는 계속 증가되고 있으며, 이에 따라 고대역폭 메모리 내의 각 메모리 다이에서 발생되는 수직 열저항이 더 커질 수 있다.
설명한 것과 같이, 상기 각 메모리 다이에는 본 발명의 일 실시예에 따른 반도체 소자가 포함된다. 즉, 각 메모리 다이에 포함되는 최상부 비아(212)의 두께는 상기 최상부 금속 패턴(214)의 두께의 40%보다 더 얇을 수 있다. 따라서, 최상부 배선(218)의 두께가 감소되고, 이에 따라 상기 각 메모리 다이에서 수직 열저항이 감소될 수 있다. 따라서, 상기 고대역폭 메모리는 낮은 수직 열저항을 가질 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
154 : 제1 배선 166, 176, 186, 196: 제2 내지 제5 배선들
200 : 제1 상부 층간 절연막 210 : 제2 상부 층간 절연막
208 : 제6 배선 202 : 제6 비아
204 : 제6 금속 패턴 218 : 최상부 배선
212 : 최상부 비아 214 : 최상부 금속 패턴
220 : 수소 공급용 산화막 230 : 최상부 층간 절연막

Claims (10)

  1. 기판 상에 구비되고, 복수의 층으로 적층된 하부 금속 배선들;
    상기 하부 금속 배선들 상에 구비되는 제1 상부 층간 절연막;
    상기 제1 상부 층간 절연막 내부에 구비되는 제1 상부 비아 및 상기 제1 상부 층간 절연막 상에 구비되는 제1 상부 금속 패턴을 포함하는 제1 상부 배선;
    상기 제1 상부 층간 절연막 상에 상기 제1 상부 금속 패턴을 덮는 제2 상부 층간 절연막;
    상기 제2 상부 층간 절연막 내부에 구비되는 최상부 비아 및 상기 제2 상부 층간 절연막 상에 구비되는 최상부 금속 패턴을 포함하는 최상부 배선; 및
    상기 제2 상부 층간 절연막 상에 상기 최상부 배선을 덮는 수소 공급용 산화막을 포함하고,
    상기 최상부 비아의 두께는 상기 최상부 금속 패턴의 두께의 40%보다 얇은 반도체 소자.
  2. 제1 항에 있어서, 상기 최상부 금속 패턴은 20000Å 내지 40000Å 두께를 가지는 반도체 소자.
  3. 제1 항에 있어서, 상기 최상부 비아의 두께는 상기 최상부 금속 패턴의 두께의 20% 내지 35%인 반도체 소자.
  4. 제1 항에 있어서, 상기 최상부 비아는 텅스텐을 포함하고, 상기 최상부 금속 패턴은 알루미늄을 포함하는 반도체 소자.
  5. 제1 항에 있어서, 각각의 상기 하부 금속 배선은 비아 및 금속 패턴을 포함하고, 상기 비아의 두께는 상기 금속 패턴의 두께의 50% 내지 100%인 반도체 소자.
  6. 제1 항에 있어서, 상기 최상부 비아의 두께/ 상기 최상부 금속 패턴의 두께×100인 최상부 비아 두께 비율은 상기 제1 상부 비아의 두께/상기 제1 상부 금속 패턴의 두께 높이×100인 제1 상부 비아 두께 비율보다 작은 반도체 소자.
  7. 제1 항에 있어서, 상기 제1 상부 금속 배선에서, 제1 상부 비아의 두께는 상기 제1 상부 금속 패턴의 두꼐의 30% 내지 100%인 반도체 소자.
  8. 제1 항에 있어서, 상기 수소 공급용 산화막은 고밀도 플라즈마(HDP) 산화막을 포함하는 반도체 소자.
  9. 제1 항에 있어서, 상기 수소 공급용 산화막의 두께는 상기 최상부 비아의 두께보다 더 두꺼운 반도체 소자.
  10. 제1 항에 있어서, 상기 수소 공급용 산화막 상에,
    실리콘 산화물을 포함하고, 평탄한 상부면을 가지는 최상부 층간 절연막; 및
    상기 최상부 층간 절연막 상에 구비되는 상부 캡핑막을 포함하는 반도체 소자.
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