JP7350096B2 - 結合された3次元メモリデバイスおよびそれを形成するための方法 - Google Patents
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Description
101 結合された3Dメモリデバイス
102 基板
104 半導体層
105 半導体層
106 半導体層
107 半導体層
108 メモリスタック
108-1 導体層
108-2 誘電体層
110 相互接続層
111 相互接続層
112 第1のボンディング層
113 第1のボンディング層
114 第2のボンディング層
115 第2のビットラインボンディングコンタクト
116 相互接続層
117 ボンディングコンタクト
118 メモリスタック
118-1 導体層
118-2 誘電体層
119 相互接続層
120 相互接続層
121 相互接続層
122 デバイス層
124 パッドアウト相互接続層
126 ボンディングインターフェース
127 ボンディングインターフェース
130 相互接続部
132 3D NANDメモリストリング
134 BL
136 3D NANDメモリストリング
138 BL
140 第1の導電性ルーティング
141 第1の導電性ルーティング
142 第1のビットラインボンディングコンタクト
143 第1のビットラインボンディングコンタクト
144 第2のビットラインボンディングコンタクト
145 ボンディングコンタクト
146 第2の導電性ルーティング
147 第2の導電性ルーティング
148 相互接続部、シリコン貫通電極(TSV)
149 相互接続部、TSV
150 ワードラインコンタクト
154 相互接続部、TSV
158 ボンディングコンタクト
160 ボンディングコンタクト
162 ボンディング層
163 ボンディング層
164 ボンディングインターフェース
165 第2のボンディング層
166 相互接続部
168 トランジスター
170 アイソレーション領域
172 接触パッド
174 ワードラインコンタクト
179 ボンディングインターフェース
180 ボンディング層
181 ボンディング層
200 結合された3Dメモリデバイス
201 結合された3Dメモリデバイス
210 相互接続層
211 相互接続層
212 第1のボンディング層
213 第1のボンディング層
214 第2のボンディング層
215 第2のワードラインボンディングコンタクト
216 相互接続層
217 ボンディングコンタクト
219 相互接続層
220 相互接続層
221 相互接続層
226 ボンディングインターフェース
227 ボンディングインターフェース
240 第1の導電性ルーティング
241 第1の導電性ルーティング
242 第1のワードラインボンディングコンタクト
243 第1のワードラインボンディングコンタクト
244 第2のワードラインボンディングコンタクト
245 ボンディングコンタクト
246 第2の導電性ルーティング
247 第2の導電性ルーティング
248 相互接続部、TSV
249 相互接続部、TSV
258 ボンディングコンタクト
260 ボンディングコンタクト
262 ボンディング層
263 ボンディング層
264 ボンディングインターフェース
265 第2のボンディング層
279 ボンディングインターフェース
280 ボンディング層
281 ボンディング層
300 結合された3Dメモリデバイス
301 結合された3Dメモリデバイス
310 相互接続層
311 相互接続層
312 第1のボンディング層
313 第1のボンディング層
314 第2のボンディング層
315a 第2のビットラインボンディングコンタクト
315b 第2のワードラインボンディングコンタクト
316 相互接続層
317 ボンディングコンタクト
319 相互接続層
320 相互接続層
321 相互接続層
326 ボンディングインターフェース
327 ボンディングインターフェース
340a 第1の導電性ルーティング
340b 第1の導電性ルーティング
342a 第1のビットラインボンディングコンタクト
342b 第1のワードラインボンディングコンタクト
343a 第1のビットラインボンディングコンタクト
343b 第1のワードラインボンディングコンタクト
344a 第2のビットラインボンディングコンタクト
344b 第2のワードラインボンディングコンタクト
345 ボンディングコンタクト
346a 第2の導電性ルーティング
346b 第2の導電性ルーティング
347 第2の導電性ルーティング
348a 相互接続部、TSV
348b 相互接続部、TSV
349a 相互接続部、TSV
349b 相互接続部、TSV
357 第1の導電性ルーティング
358 ボンディングコンタクト
360 ボンディングコンタクト
362 ボンディング層
363 ボンディング層
364 ボンディングインターフェース
365 第2のボンディング層
379 ボンディングインターフェース
380 ボンディング層
381 ボンディング層
400 結合された3Dメモリデバイスの概略平面図
502 基板
504 基板
506 メモリスタック
506-1 導体層
506-2 誘電体層
508 相互接続層
510 メモリスタック
510-1 導体層
510-2 誘電体層
512 相互接続層
514 3D NANDメモリストリング
516 3D NANDメモリストリング
518-1 第1のビットラインボンディングコンタクト
518-2 第2のビットラインボンディングコンタクト
520-1 第1の導電性ルーティング
520-2 第2の導電性ルーティング
522-1 第1のBL
522-2 第2のBL
524-1 ワードラインコンタクト
524-2 ワードラインコンタクト
526 基板
536 第2のボンディング層
538 第1のボンディング層
540 半導体層
542 相互接続部、TSV
544 ボンディングコンタクト
546 ボンディング層
548 デバイス層
550 相互接続層
552 ボンディング層
554 ボンディングコンタクト
560 半導体層
570 ボンディングインターフェース
572 接触パッド
574 相互接続部
576 パッドアウト相互接続層
580 ボンディングインターフェース
620-1 第1のワードラインボンディングコンタクト
620-2 第2のワードラインボンディングコンタクト
622-1 第1の導電性ルーティング
622-2 第2の導電性ルーティング
670 ボンディングインターフェース
718-1 第1のビットラインボンディングコンタクト
718-2 第2のビットラインボンディングコンタクト
720-1 第1の導電性ルーティング
720-2 第2の導電性ルーティング
728-1 第1のワードラインボンディングコンタクト
728-2 第2のワードラインボンディングコンタクト
730-1 第1の導電性ルーティング
730-2 第2の導電性ルーティング
770 ボンディングインターフェース
804-1 第1のビットラインボンディングコンタクト
804-2 ボンディングコンタクト
806-1 第1の導電性ルーティング
806-2 第2の導電性ルーティング
808-1 第1のワードラインボンディングコンタクト
808-2 ボンディングコンタクト
810 相互接続部、TSV
814-1 ボンディングコンタクト
814-2 第2のワードラインボンディングコンタクト
816-1 ボンディングコンタクト
816-2 第2のビットラインボンディングコンタクト
818 相互接続部、TSV
822 相互接続部
836 第2のボンディング層
838 第1のボンディング層
840 半導体層
852 ボンディング層
854 ボンディング層
860 半導体層
870 ボンディングインターフェース
880 ボンディングインターフェース
900 スタック構造体
902 基板
912 第1の半導体構造体
914 第2の半導体構造体
916 第1の半導体構造体
918 第2の半導体構造体
920 第3の半導体構造体
922 パッドアウト相互接続層
924-1 ビットラインボンディングコンタクト
924-2 ビットラインボンディングコンタクト
926-1 ビットラインボンディングコンタクト
926-2 ビットラインボンディングコンタクト
934-1 ボンディングインターフェース
934-2 ボンディングインターフェース
934-3 ボンディングインターフェース
934-4 ボンディングインターフェース
1000 スタック構造体
1002 基板
1012 第1の半導体構造体
1014 第2の半導体構造体
1016 第1の半導体構造体
1018 第2の半導体構造体
1020 第3の半導体構造体
1022 パッドアウト相互接続層
1032-1 WLボンディングコンタクト
1032-2 WLボンディングコンタクト
1034-1 ボンディングインターフェース
1034-2 ボンディングインターフェース
1034-3 ボンディングインターフェース
1034-4 ボンディングインターフェース
1036-1 WLボンディングコンタクト
1036-2 WLボンディングコンタクト
1100 スタック構造体
1102 基板
1112 第1の半導体構造体
1114 第2の半導体構造体
1116 第1の半導体構造体
1118 第2の半導体構造体
1120 第3の半導体構造体
1122 パッドアウト相互接続層
1124-1 ビットラインボンディングコンタクト
1124-2 ビットラインボンディングコンタクト
1126-1 ビットラインボンディングコンタクト
1126-2 ビットラインボンディングコンタクト
1132-1 ワードラインボンディングコンタクト
1132-2 ワードラインボンディングコンタクト
1134-1 ボンディングインターフェース
1134-2 ボンディングインターフェース
1134-3 ボンディングインターフェース
1134-4 ボンディングインターフェース
1136-1 ワードラインボンディングコンタクト
1136-2 ワードラインボンディングコンタクト
1200 スタック構造体
1201 スタック構造体
Claims (18)
- 3次元(3D)メモリデバイスであって、
複数の第1のNANDメモリストリングと;
複数の第1のビットライン(BL)であって、前記第1のBLのうちの少なくとも1つは、前記第1のNANDメモリストリングのうちのそれぞれの1つに導電的に接続されている、複数の第1のビットライン(BL)と;
複数の第1の導体層と;
前記複数の第1のBLに導電的に接続されている複数の第1のビットラインボンディングコンタクト、および、前記第1の導体層に導電的に接続されている複数の第1のワードラインボンディングコンタクトを含む、第1のボンディング層と
を含む第1の半導体構造体と、
複数の第2のNANDメモリストリングと;
複数の第2のBLであって、前記第2のBLのうちの少なくとも1つは、前記第2のNANDメモリストリングのうちのそれぞれの1つに導電的に接続されている、複数の第2のBLと;
複数の第2の導体層と;
前記複数の第2のBLに導電的に接続されている複数の第2のビットラインボンディングコンタクト、および、前記第2の導体層に導電的に接続されている複数の第2のワードラインボンディングコンタクトを含む、第2のボンディング層と
を含む第2の半導体構造体と、
前記第1のボンディング層と前記第2のボンディング層との間のボンディングインターフェースであって、前記ボンディングインターフェースにおいて、前記第1のビットラインボンディングコンタクトは、前記第2のビットラインボンディングコンタクトに導電的に接続されており、前記第1のワードラインボンディングコンタクトは、前記第2のワードラインボンディングコンタクトに導電的に接続されている、ボンディングインターフェースと
を含み、
前記複数の第1および第2のBLは、前記第1および第2のBLから横方向に離れている第1のボンディング領域においてルーティングされ、導電的に接続されており;
前記複数の第1および第2の導体層は、前記第1および第2の導体層から横方向に離れている第2のボンディング領域においてルーティングされ、導電的に接続されている、3次元(3D)メモリデバイス。 - 前記第1のNANDメモリストリングのうちの少なくとも1つは、結合された第1および第2のビットラインボンディングコンタクトを通して、前記第2のNANDメモリストリングのうちの少なくとも1つに導電的に接続されており、前記第1の導体層のうちの少なくとも1つは、結合された第1および第2のワードラインボンディングコンタクトを通して、前記第2の導体層のうちの少なくとも1つに導電的に接続されている、請求項1に記載の3Dメモリデバイス。
- 前記第1の半導体構造体は、
前記ボンディングインターフェースにおける前記第1のボンディング層、および
前記第1のボンディング層の下の前記第1のBLを含み、
前記第2の半導体構造体は、
前記ボンディングインターフェースにおける前記第2のボンディング層、および
前記第1のボンディング層の上方の前記第2のBLを含む、請求項2に記載の3Dメモリデバイス。 - 前記第1の半導体構造体は、
前記第1のボンディング層の下の第1のメモリスタックであって、前記第1のメモリスタックは、交互に積層した前記複数の第1の導体層および複数の第1の絶縁層を含む、第1のメモリスタックと、
前記第1のメモリスタックを通って垂直方向に延在する前記複数の第1のNANDメモリストリングと
をさらに含み、
前記第2の半導体構造体は、
前記第2のボンディング層の上方の第2のメモリスタックであって、前記第2のメモリスタックは、交互に積層した前記複数の第2の導体層および複数の第2の絶縁層を含む、第2のメモリスタックと、
前記第2のメモリスタックを通って垂直方向に延在する前記複数の第2のNANDメモリストリングと
をさらに含む、請求項3に記載の3Dメモリデバイス。 - 前記第1の半導体構造体は、前記複数の第1のNANDメモリストリングと前記第1のボンディング層との間に複数の第1の導電性ルーティングを含む第1の相互接続層を含み;
前記第2の半導体構造体は、前記複数の第2のNANDメモリストリングと前記第2のボンディング層との間に複数の第2の導電性ルーティングを含む第2の相互接続層を含み;
前記第1のBLおよび前記第1の導体層は、前記第1の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされており、前記第2のBLおよび前記第2の導体層は、前記第2の導電性ルーティングによって前記それぞれのボンディング領域に導電的に接続されてルーティングされている、請求項1に記載の3Dメモリデバイス。 - 前記複数の第1のBLおよび第2のBLは、互い違いの様式で垂直方向に配置されており;
前記第1のメモリスタックおよび前記第2のメモリスタックは、互い違いの様式で垂直方向に配置されており;
前記第1および第2のBLのそれぞれは、それぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれのビットラインボンディングコンタクトに導電的に接続されており;
前記第1および第2の導体層のそれぞれは、別のそれぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれの導体ボンディングコンタクトに導電的に接続されている、請求項4に記載の3Dメモリデバイス。 - 前記第1および第2のメモリスタックの周辺回路を含む、第3の半導体構造体と;
前記第2の半導体構造体と前記第3の半導体構造体の第3のボンディング層との間の第2のボンディングインターフェースと
をさらに含む、請求項6に記載の3Dメモリデバイス。 - 前記第2の半導体構造体は、前記第2のNANDメモリストリングの上方に前記第2のNANDメモリストリングと接触して半導体層を含み;
前記第1の半導体構造体は、前記第1のNANDメモリストリングの下に前記第1のNANDメモリストリングと接触して基板を含み;
前記第3の半導体構造体は、
前記第3のボンディング層と前記周辺回路との間の第3の相互接続層と、
前記第3の相互接続層の上方に前記第3の相互接続層と接触している前記周辺回路と、
前記周辺回路の上方に前記周辺回路と接触している第2の半導体層と、
前記第2の半導体層の上方のパッドアウト相互接続層と
を含む、請求項7に記載の3Dメモリデバイス。 - 前記第1および第2のメモリスタックの周辺回路を含む、第3の半導体構造体と;
前記第2の半導体構造体と前記第3の半導体構造体の第3のボンディング層との間の第2のボンディングインターフェースと
をさらに含む、請求項6に記載の3Dメモリデバイス。 - 前記第2の半導体構造体は、
前記第2のNANDメモリストリングの上方に前記第2のNANDメモリストリングに接触した半導体層と、
前記半導体層の上方に前記周辺回路に導電的に接続されているパッドアウト相互接続層と
を含み、
前記第1の半導体構造体は、
前記第1のNANDメモリストリングの下に前記第1のNANDメモリストリングと接触した第2の半導体層
を含み、
前記第3の半導体構造体は、
前記第3のボンディング層の下に前記第3のボンディング層と接触した第3の相互接続層と、
前記第3の相互接続層の下方に前記第3の相互接続層と接触した前記周辺回路と、
前記周辺回路の下に前記周辺回路と接触した基板と
を含む、請求項9に記載の3Dメモリデバイス。 - 3次元(3D)メモリデバイスであって、前記3次元(3D)メモリデバイスは、
複数の対の結合された半導体構造体を含むスタック構造体を含み、
前記対のそれぞれは、
複数の第1のNANDメモリストリング、それぞれの第1のNANDメモリストリングに導電的に接続されている複数の第1のビットライン(BL)、複数の第1の導体層、ならびに、前記第1のBLに導電的に接続されている複数の第1のビットラインボンディングコンタクトおよび前記第1の導体層に導電的に接続されている複数の第1のワードラインボンディングコンタクトを含む第1のボンディング層をそれぞれ含む、第1の半導体構造体と;
複数の第2のNANDメモリストリング、それぞれの第2のNANDメモリストリングに導電的に接続されている複数の第2のBL、複数の第2の導体層、ならびに、前記複数の第2のBLに導電的に接続されている複数の第2のビットラインボンディングコンタクトおよび前記第2の導体層に導電的に接続されている複数の第2のワードラインボンディングコンタクトを含む第2のボンディング層をそれぞれ含む、第2の半導体構造体と;
前記第1のボンディング層と前記第2のボンディング層との間のボンディングインターフェースであって、それぞれ、前記第1のビットラインボンディングコンタクトは、前記第2のビットラインボンディングコンタクトと接触しており、前記第1のワードラインボンディングコンタクトは、前記第2のワードラインボンディングコンタクトと接触している、ボンディングインターフェースと
を含み、
前記複数の第1および第2のBLは、前記第1および第2のBLから横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されており;
前記複数の第1および第2の導体層は、前記第1および第2の導体層から横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されており、
また、前記3次元(3D)メモリデバイスは、
前記スタック構造体に結合されて導電的に接続されている第3の半導体構造体であって、前記第3の半導体構造体は、結合された半導体構造体の少なくとも1つの対の周辺回路を含む、第3の半導体構造体
を含む、3次元(3D)メモリデバイス。 - 前記第1のNANDメモリストリングのうちの少なくとも1つは、前記結合された第1および第2のビットラインボンディングコンタクトを通して、前記第2のNANDメモリストリングのうちの少なくとも1つに導電的に接続されており;前記第1の導体層のうちの少なくとも1つは、前記結合された第1および第2のワードラインボンディングコンタクトを通して、前記第2の導体層のうちの少なくとも1つに導電的に接続されている、請求項11に記載の3Dメモリデバイス。
- 前記第1の半導体構造体は、
前記ボンディングインターフェースにおける前記第1のボンディング層、
前記第1のボンディング層の下の前記第1のBL、
前記第1のボンディング層の下の第1のメモリスタックであって、交互に積層した前記複数の第1の導体層および複数の第1の絶縁層を含む、第1のメモリスタック、および
前記第1のメモリスタックを通って垂直方向に延在する前記複数の第1のNANDメモリストリングを含み、
前記第2の半導体構造体は、
前記ボンディングインターフェースにおける前記第2のボンディング層、
前記第2のボンディング層の上方の前記第2のBL、
前記第2のボンディング層の上方の第2のメモリスタックであって、交互に積層した前記複数の第2の導体層および複数の第2の絶縁層を含む、第2のメモリスタック、および
前記第2のメモリスタックを通って垂直方向に延在する前記複数の第2のNANDメモリストリングを含む、請求項12に記載の3Dメモリデバイス。 - 前記第1の半導体構造体は、前記複数の第1のNANDメモリストリングと前記第1のボンディング層との間に複数の第1の導電性ルーティングを含む第1の相互接続層を含み;
前記第2の半導体構造体は、前記複数の第2のNANDメモリストリングと前記第2のボンディング層との間に複数の第2の導電性ルーティングを含む第2の相互接続層を含み;
前記第1のBLおよび前記第1の導体層は、前記第1の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされており、前記第2のBLおよび前記第2の導体層は、前記第2の導電性ルーティングによって前記それぞれのボンディング領域に導電的に接続されてルーティングされている、請求項11に記載の3Dメモリデバイス。 - 前記第1のBLおよび第2のBLは、互い違いの様式で垂直方向に配置されており;
前記第1のメモリスタックおよび前記第2のメモリスタックは、互い違いの様式で垂直方向に配置されており;
前記第1および第2のBLのそれぞれは、それぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれのビットラインボンディングコンタクトに導電的に接続されており;
前記第1および第2の導体層のそれぞれは、別のそれぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれの導体ボンディングコンタクトに導電的に接続されている、請求項13に記載の3Dメモリデバイス。 - 3次元(3D)メモリデバイスを形成するための方法であって、前記方法は、
複数の第1のNANDメモリストリング、前記第1のNANDメモリストリングに導電的に接続されている複数の第1のビットライン(BL)、複数の第1の導体層、ならびに、前記第1のBLに導電的に接続されている複数の第1のビットラインボンディングコンタクトおよび前記第1の導体層に導電的に接続されている複数の第1のワードラインボンディングコンタクトを含む第1のボンディング層を、第1の基板の上に形成し、第1の半導体構造体を形成するステップと;
複数の第2のNANDメモリストリング、前記第2のNANDメモリストリングに導電的に接続されている複数の第2のBL、複数の第2の導体層、ならびに、前記第2のBLに導電的に接続されている複数の第2のビットラインボンディングコンタクトおよび前記第2の導体層に導電的に接続されている複数の第2のワードラインボンディングコンタクトを含む第2のボンディング層を、第2の基板の上に形成し、第2の半導体構造体を形成するステップと;
前記第1の半導体構造体および前記第2の半導体構造体を前記第1のボンディング層と前記第2のボンディング層とが互いに面するように向かい合った様式で結合するステップであって、(i)前記第1の半導体構造体が、前記第2の半導体構造体に結合されるようになっており、(ii)前記第1のBLが、ボンディングインターフェースにおいて、結合された第1および第2のビットラインボンディングコンタクトを通して、前記第2のBLにそれぞれ導電的に接続されるようになっており、(iii)前記第1の導体層が、前記ボンディングインターフェースにおいて、結合された第1および第2のワードラインボンディングコンタクトを通して、前記第2の導体層に導電的に接続されるようになっている、ステップと
を含み、
前記複数の第1および第2のBLは、前記第1および第2のBLから横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されており;
前記複数の第1および第2の導体層は、前記第1および第2の導体層から横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されている、方法。 - 前記第1の半導体構造体を形成するステップは、
前記第1の基板の上方に第1のメモリスタックを形成するステップであって、前記第1のメモリスタックは、交互に積層した前記複数の第1の導体層および複数の第1の絶縁層を含む、ステップと、
前記第1のメモリスタックと前記第1のボンディング層との間に第1の相互接続層を形成するステップであって、前記第1の相互接続層は、前記第1のBLおよび前記第1の導体層をそれぞれのボンディングコンタクトと導電的に接続する複数の第1の導電性ルーティングを含む、ステップと
を含み、
前記第2の半導体構造体を形成するステップは、
前記第2の基板の上方に第2のメモリスタックを形成するステップであって、前記第2のメモリスタックは、交互に積層した前記複数の第2の導体層および複数の第2の絶縁層を含む、ステップと、
前記第2のメモリスタックと前記第2のボンディング層との間に第2の相互接続層を形成するステップであって、前記第2の相互接続層は、前記第2のBLおよび前記第2の導体層をそれぞれのボンディングコンタクトと導電的に接続する複数の第2の導電性ルーティングを含む、ステップと
を含む、請求項16に記載の方法。 - 前記第1の半導体構造体を形成するステップは、前記第1のメモリスタックを通って垂直方向に延在する前記第1のNANDメモリストリングを形成するステップをさらに含み;
前記第2の半導体構造体を形成するステップは、前記第2のメモリスタックを通って垂直方向に延在する前記第2のNANDメモリストリングを形成するステップをさらに含む、請求項17に記載の方法。
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