JP2022534431A - 結合された３次元メモリデバイスおよびそれを形成するための方法 - Google Patents

結合された３次元メモリデバイスおよびそれを形成するための方法 Download PDF

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Abstract

結合された３Ｄメモリデバイスおよびその製作方法の実施形態が開示されている。例では、３Ｄメモリデバイスは、第１の半導体構造体および第２の半導体構造体を含む。第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングおよび複数の第１のＢＬを含む。第１のＢＬのうちの少なくとも１つは、第１のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続され得る。また、第１の半導体構造体は、複数の第１の導体層と、複数の第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクト、および、第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する、第１のボンディング層とを含む。第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングおよび複数の第２のＢＬを含む。

Description

本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製作方法に関する。
平面的なメモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、および製作プロセスを改善することによって、より小さなサイズにスケーリングされる。しかし、メモリセルのフィーチャーサイズが下限に接近するとき、平面的なプロセスおよび製作技法は、困難になり、コストがかかるようになる。結果として、平面的なメモリセルのためのメモリ密度は、上限に接近する。
３Ｄメモリアーキテクチャーは、平面的なメモリセルにおける密度制限に対処することが可能である。３Ｄメモリアーキテクチャーは、メモリアレイと、メモリアレイへのおよびメモリアレイからの信号を制御するための周辺デバイスとを含む。
３Ｄメモリデバイスおよびその製作方法の実施形態が、本明細書で開示されている。
１つの例において、３Ｄメモリデバイスは、第１の半導体構造体および第２の半導体構造体を含む。第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングおよび複数の第１のビットライン（ＢＬ）を含む。第１のＢＬのうちの少なくとも１つは、第１のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続され得る。また、第１の半導体構造体は、複数の第１の導体層と、複数の第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクト、および、第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する、第１のボンディング層とを含む。第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングおよび複数の第２のＢＬを含む。第２のＢＬのうちの少なくとも１つは、第２のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続され得る。また、第２の半導体構造体は、複数の第２の導体層と、複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクト、および、第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを有する、第２のボンディング層とを含む。３Ｄメモリデバイスは、第１のボンディング層と第２のボンディング層との間にボンディングインターフェースをさらに含む。ボンディングインターフェースにおいて、第１のビットラインボンディングコンタクトは、第２のビットラインボンディングコンタクトに導電的に接続され得、第１のワードラインボンディングコンタクトは、第２のワードラインボンディングコンタクトに導電的に接続されている。
別の例において、３Ｄメモリデバイスは、複数の対の結合された半導体構造体を有するスタック構造体を含む。対のそれぞれは、第１の半導体構造体を含み、第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングと、それぞれの第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のＢＬと、複数の第１の導体層と、第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび第１の導体層に導電的に接続されている複数の第１の導体コンタクトを有する第１のボンディング層とをそれぞれ有している。また、対のそれぞれは、第２の半導体構造体を含み、第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングと、それぞれの第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬと、複数の第２の導体層と、複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび第２の導体層に導電的に接続されている複数の第２の導体コンタクトを有する第２のボンディング層とをそれぞれ有している。また、対のそれぞれは、第１のボンディング層と第２のボンディング層との間のボンディングインターフェースを含む。それぞれ、第１のビットラインボンディングコンタクトは、第２のビットラインボンディングコンタクトと接触していることが可能であり、第１のワードラインボンディングコンタクトは、第２のワードラインボンディングコンタクトと接触している。３Ｄメモリデバイスは、第３の半導体構造体をさらに含み、第３の半導体構造体は、スタック構造体に結合されて導電的に接続されている。第３の半導体構造体は、結合された半導体構造体の少なくとも１つの対の周辺回路を含むことが可能である。
さらなる別の例において、３Ｄメモリデバイスを形成するための方法は、以下の動作を含む。第１に、複数の第１のＮＡＮＤメモリストリング、第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のＢＬ、複数の第１の導体層、ならびに、第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する第１のボンディング層が、第１の基板の上に形成され、第１の半導体構造体を形成する。複数の第２のＮＡＮＤメモリストリング、第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬ、複数の第２の導体層、ならびに、第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを有する第２のボンディング層が、第２の基板の上に形成され、第２の半導体構造体を形成する。第１の半導体構造体および第２の半導体構造体は、向かい合った様式で結合され、（ｉ）第１の半導体構造体が、第２の半導体構造体に結合されるようになっており、（ｉｉ）第１のＢＬが、ボンディングインターフェースにおいて、結合された第１および第２のビットラインボンディングコンタクトを通して、第２のＢＬにそれぞれ導電的に接続されるようになっており、（ｉｉｉ）第１の導体層が、ボンディングインターフェースにおいて、結合された第１および第２のビットラインボンディングコンタクトを通して、第２の導体層に導電的に接続されるようになっている。
さらに別の例において、３Ｄメモリデバイスを形成するための方法は、複数の第１の半導体構造体および複数の第２の半導体構造体を交互に結合し、複数の対の結合された半導体構造体を有するスタック構造体を形成するステップを含む。結合された半導体構造体の少なくとも１つの対のＢＬおよび導体層は、ボンディングを通して導電的に接続され得る。複数の結合された半導体構造体を形成するステップは、向かい合った様式で第２の半導体構造体を第１の半導体と結合し、結合された半導体構造体の対を形成するステップであって、第２の半導体構造体は、第１の半導体構造体の上方にある、ステップを含むことが可能である。また、複数の結合された半導体構造体を形成するステップは、別の第１の半導体構造体を結合された半導体構造体の対と結合するステップであって、別の第１の半導体構造体は、上を向いている、ステップを含むことが可能である。また、複数の結合された半導体構造体を形成するステップは、向かい合った様式で別の第２の半導体構造体を別の第１の半導体構造体と結合し、結合された半導体構造体の別の対を形成するステップであって、対および別の対は、背中合わせの様式で結合される、ステップを含むことが可能である。
さらに別の例において、３Ｄメモリデバイスは、第１の半導体構造体を含み、第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングと、複数の第１のＢＬであって、第１のＢＬのうちの少なくとも１つは、第１のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第１のＢＬと、複数の第１の導体層と、複数の第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクト、および、第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する、第１のボンディング層とを有している。また、３Ｄメモリデバイスは、第２の半導体構造体を含み、第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングと、複数の第２のＢＬであって、第２のＢＬのうちの少なくとも１つは、第２のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第２のＢＬと、複数の第２の導体層と、複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクト、および、第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを有する、第２のボンディング層とを有している。また、３Ｄメモリデバイスは、第１のボンディング層と第２のボンディング層との間に第３の半導体構造体であって、第３の半導体構造体は、第１および第２のＮＡＮＤメモリストリングの周辺回路を有し、第１のビットラインボンディングコンタクトは、第２のビットラインボンディングコンタクトに導電的に接続されており、第１のワードラインボンディングコンタクトは、第３の半導体構造体を通して第２のワードラインボンディングコンタクトに、および、第３の半導体構造体に導電的に接続されている。
添付の図面は、本明細書に組み込まれており、明細書の一部を形成しており、添付の図面は、本開示の実施形態を図示しており、さらに、説明とともに本開示の原理を説明する役割を果たし、また、当業者が本開示を作製および使用することを可能にする役割を果たす。
いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているビットライン（ＢＬ）を有する例示的な結合された３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＢＬを有する別の例示的な結合された３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているワードライン（ＷＬ）を有する例示的な結合された３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＷＬを有する別の例示的な結合された３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、ボンディングを通してそれぞれルーティングされて導電的に接続されているＢＬおよびＷＬを有する例示的な結合された３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による、ボンディングを通してそれぞれルーティングされて導電的に接続されているＢＬおよびＷＬを有する別の例示的な結合された３Ｄメモリデバイスの断面の概略図である。 いくつかの実施形態による例示的な結合された３Ｄメモリデバイスの平面図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＢＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスを図示する図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＢＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスを図示する図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＢＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスを図示する図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＢＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスを図示する図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＢＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスを図示する図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＢＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスを図示する図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＷＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスの一部を図示する図である。 いくつかの実施形態による、ボンディングを通してルーティングされて導電的に接続されているＷＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスの一部を図示する図である。 いくつかの実施形態による、ボンディングを通してそれぞれルーティングされて導電的に接続されているＢＬおよびＷＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスの一部を図示する図である。 いくつかの実施形態による、ボンディングを通してそれぞれルーティングされて導電的に接続されているＢＬおよびＷＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスの一部を図示する図である。 いくつかの実施形態による、ボンディングを通してそれぞれルーティングされて導電的に接続されているＢＬおよびＷＬを備えた１対の結合された半導体構造体を有する結合された別の結合された３Ｄメモリデバイスを形成する例示的な製作プロセスの一部を図示する図である。 いくつかの実施形態による、ボンディングを通してそれぞれルーティングされて導電的に接続されているＢＬおよびＷＬを備えた１対の結合された半導体構造体を有する結合された別の結合された３Ｄメモリデバイスを形成する例示的な製作プロセスの一部を図示する図である。 いくつかの実施形態による、複数の対の結合された半導体構造体を有する例示的な結合された３Ｄメモリデバイスを図示する図である。 いくつかの実施形態による、複数の対の結合された半導体構造体を有する例示的な結合された３Ｄメモリデバイスを図示する図である。 いくつかの実施形態による、複数の対の結合された半導体構造体を有する例示的な結合された３Ｄメモリデバイスを図示する図である。 いくつかの実施形態による、複数の対の結合された半導体構造体を有する例示的な結合された３Ｄメモリデバイスの概略図を図示する図である。 いくつかの実施形態による、複数の対の結合された半導体構造体を有する例示的な結合された３Ｄメモリデバイスの概略図を図示する図である。 いくつかの実施形態による、１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスのフローチャートである。 いくつかの実施形態による、複数の対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成する例示的な製作プロセスのフローチャートである。 いくつかの実施形態による、ルーティングされて導電的に接続されているＢＬを有する結合された例示的な１対の半導体構造体の概略図である。
本開示の実施形態が、添付の図面を参照して説明されることとなる。
特定の構成および配置が議論されているが、これは、単に例示目的のためだけに行われているということが理解されるべきである。本開示の要旨および範囲から逸脱することなく、他の構成および配置が使用され得るということを、当業者は認識することとなる。本開示は、さまざまな他の用途においても用いられ得るということが、当業者に明らかであることとなる。
本明細書における「１つの実施形態」、「ある実施形態」、「ある例示的な実施形態」、「いくつかの実施形態」などに対する言及は、説明されている実施形態が、特定の特徴、構造体、または特質を含むことが可能であるが、すべての実施形態が、必ずしも、その特定の特徴、構造体、または特質を含むとは限らない可能性があるということを示しているということが留意される。そのうえ、そのような語句は、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造体、または特質が、実施形態に関連して説明されているときには、明示的に説明されているかどうかにかかわらず、他の実施形態に関連して、そのような特徴、構造体、または特質を実現することは、当業者の知識の範囲内であることとなる。
一般的に、専門用語は、文脈における使用法から少なくとも部分的に理解され得る。たとえば、本明細書で使用されているような「１つまたは複数の」という用語は、少なくとも部分的に文脈に応じて、単数形の意味で、任意の特徴、構造体、または特質を説明するために使用され得るか、または、複数形の意味で、特徴、構造体、または特質の組み合わせを説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などのような用語は、繰り返しになるが、少なくとも部分的に文脈に応じて、単数形の使用法を伝えるということ、または、複数形の使用法を伝えるということを理解され得る。加えて、「基づく」という用語は、必ずしも、排他的な要因のセットを伝えることを意図しているとは限らないということが理解され得、その代わりに、繰り返しになるが、少なくとも部分的に文脈に応じて、必ずしも明示的に記載されていない追加的な要因の存在を可能にする可能性がある。
本開示における「の上に」、「の上方に（ａｂｏｖｅ）」、および「の上方に（ｏｖｅｒ）」の意味は、最も広い様式で解釈されるべきであり、「の上に」は、何か「の上に直接的に」を意味するだけではなく、中間特徴または層がそれらの間にある状態で、何か「の上に」を意味することも含むようになっており、「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」は、何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」を意味するだけでなく、中間特徴または層がそれらの間にない状態で、それが何か「の上方に（ａｂｏｖｅ）」または「の上方に（ｏｖｅｒ）」（すなわち、何かの上に直接的に）あることを意味することも含むことが可能であるということが容易に理解されるべきである。
さらに、「の下に」、「の下方に」、「下側」、「の上方に」、および「上側」などのような、空間的に相対的な用語は、説明を容易にするために、図に図示されているような別のエレメントまたは特徴に対する１つのエレメントまたは特徴の関係を説明するために本明細書で使用され得る。空間的に相対的な用語は、図に示されている配向に加えて、使用中または動作中のデバイスの異なる配向を包含することを意図している。装置は、その他の方法で配向され得（９０度回転させられるか、または、他の配向で）、本明細書で使用されている空間的に相対的な記述子は、同様にそのように解釈され得る。
本明細書で使用されているように、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自身が、パターニングされ得る。基板の上に追加された材料は、パターニングされ得、または、パターニングされないままであることが可能である。そのうえ、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどのような、多様な半導体材料を含むことが可能である。代替的に、基板は、ガラス、プラスチック、またはサファイヤウエハなどのような、非導電性材料から作製され得る。
本明細書で使用されているように、「層」という用語は、所定の厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造体の全体にわたって延在することが可能であり、または、下にあるもしくは上にある構造体の延在よりも小さい延在を有することが可能である。さらに、層は、連続的な構造体の厚さよりも小さい厚さを有する均質なまたは不均質な連続的な構造体の領域であることが可能である。たとえば、層は、連続的な構造体の上部表面と底部表面との間において（または、上部表面および底部表面において）、水平方向の平面の任意の対の間に位置付けされ得る。層は、水平方向に、垂直方向に、および／または、テーパー付きの表面に沿って延在することが可能である。基板は、層であることが可能であり、その中に１つまたは複数の層を含むことが可能であり、ならびに／または、その上に、その上方に、および／もしくはその下方に、１つまたは複数の層を有することが可能である。層は、複数の層を含むことが可能である。たとえば、相互接続層は、１つまたは複数の導体および接触層（相互接続ラインおよび／またはビアコンタクトが、その中に形成されている）ならびに１つまたは複数の誘電体層を含むことが可能である。
本明細書で使用されているように、「公称の／公称的に」という用語は、所望の値の上方および／または下方の値の範囲とともに、製品またはプロセスの設計フェーズの間に設定される、コンポーネントまたはプロセス動作に関する特質またはパラメーターの所望の（または、ターゲット）値を指す。値の範囲は、製造プロセスまたは公差におけるわずかな変動に起因する可能性がある。本明細書で使用されているように、「約」という用語は、対象の半導体デバイスに関連付けられる特定のテクノロジーノードに基づいて変化し得る所与の量の値を示している。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば、値の１０～３０％（たとえば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことが可能である。
本明細書で使用されているように、「３次元（３Ｄ）ＮＡＮＤメモリストリング」という用語は、メモリセルトランジスターのストリングが基板に対して垂直方向に延在するように横方向に配向された基板の上に直列に接続されている、メモリセルトランジスターの垂直方向に配向されたストリングを指す。本明細書で使用されているように、「垂直方向の／垂直方向に」という用語は、基板の横方向の表面に対して公称的に垂直であるということを意味している。
本明細書で使用されているように、「ウエハ」は、半導体デバイスがその中におよび／またはその上に構築するための半導体材料のピースであり、それは、ダイへと分離される前に、さまざまな製作プロセスを受けることが可能である。
３Ｄ ＮＡＮＤメモリデバイスは垂直方向にスケールアップし続けるので（たとえば、９６層以上を有する）、ドライエッチングの課題に起因して、チャネルホールおよびゲートラインスリット（ＧＬＳ）などのような、高アスペクト比の構造体のワンステップエッチングを可能にすることは実現不可能である可能性がある。特に、チャネルホールのような小さいサイズのパターンに関して、限界寸法（ＣＤ）制御は、困難である可能性がある。他方では、長さの増加に伴う半導体チャネルの中の制限されたキャリア輸送速度に起因して、メモリセルをプログラムおよび消去するために、より高い電圧が望まれる。現在、導体／誘電体の対の厚さを低減させること、および、メモリスタックの中に複数のデッキをスタックさせることが、ＷＬ（導体層）の数を増加させるために使用されてきた。しかし、導体／誘電体の対の厚さを低減させることは、隣接するメモリセル同士の間に望ましくない連結を結果として生じさせる可能性がある。
複数のデッキをスタックさせることは、多くの場合、デッキの対応するパーツが互いに垂直方向に整合させられ、ボンディングインターフェースにおいて直接的なボンディングを形成することを含む。たとえば、関連技術において、１つのデッキの中のそれぞれのメモリストリングは、ボンディングインターフェースにおいて、別のデッキの中の対応するメモリストリングと整合および結合され、結合されたデッキの中のメモリストリングが導電的に接続され得るようになっている。ＢＬに導電的に接続されているビットラインボンディングコンタクトは（たとえば、メモリストリングも）、それぞれのメモリストリングと垂直方向に整合させられている。別の例において、２つのデッキの中のＷＬの導電性接続は、２つのデッキの中のＷＬを直接的に整合させて結合することを必要とし、ＷＬに導電的に接続されて垂直方向に整合させられるワードラインボンディングコンタクトは、ボンディングインターフェースにおいて結合され得る。メモリストリングおよびＷＬの直接的なアライメントおよびボンディングは、隣接するデッキの中のメモリストリング同士の間の、および、ＷＬ同士の間のオーバーレイを制御するために、高いアライメント精度を必要とする。ボンディングコンタクトの分布および／またはレイアウトは、メモリストリング／ＷＬの寸法、および／または、隣接するメモリストリング／ＷＬ同士の間の間隔によって制限され、製作において高い生産量を実現することを困難にする。マルチデッキの結合された半導体デバイスを形成するための既存のアライメントおよびボンディング方法は、製品生産量を低下させる可能性があり、したがって、改善される必要がある。
本開示によるさまざまな実施形態は、１つまたは複数の対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを提供する。それぞれの対において、２つの半導体構造体（たとえば、第１の半導体構造体および第２の半導体構造体）の中の対応するパーツは、関連技術におけるボンディングインターフェースにおいて直接的に整合および結合される代わりに、結合されることとなる所望のボンディング領域にルーティングされている。それぞれの対において、２つの半導体構造体は、向かい合った様式で結合されている。２つの半導体構造体の中の対応するパーツは、それぞれの導電性ルーティングに導電的に接続され得、それぞれの導電性ルーティングは、パーツをボンディング領域にルーティング／延在させている。２つの半導体構造体のボンディングコンタクトは、それぞれの導電性ルーティングを導電的に接続し、ボンディングコンタクトは、ボンディングインターフェースにおいて結合され得る。したがって、２つの半導体構造体の中の対応するパーツは、ボンディング領域における導電性ルーティングおよびボンディングコンタクトを通して導電的に接続され得る。したがって、２つの半導体構造体の中の対応するパーツの導電性接続は、ボンディングインターフェースにおいて対応するパーツを直接的に整合および結合することを必要としない。結合された半導体構造体のそれぞれの対の動作を制御するための周辺回路および任意のロジックプロセス適合型デバイス（ｌｏｇｉｃ ｐｒｏｃｅｓｓ－ｃｏｍｐａｔｉｂｌｅ ｄｅｖｉｃｅ）は、１つまたは複数の対に結合されている別の半導体構造体（たとえば、第３の半導体構造体）の中へ一体化され得る。
導電性ルーティングおよびボンディングコンタクトのレイアウトは、半導体構造体の中の他の構造体／デバイスのレイアウトを収容するように、および、ボンディングインターフェースにおけるより容易なボンディングを促進させるように、フレキシブルに決定され得る。半導体構造体の中の対応するパーツを直接的に整合および結合することを必要とする既存のボンディングおよびスタッキングプロセスと比較して、本開示では、半導体構造体のボンディングは、ボンディングインターフェースにおけるボンディングコンタクトのアライメントを必要とするのみである。ボンディングのために必要とされるアライメント精度は、より低くなる可能性がある。ボンディングコンタクトの場所、分布、および／または寸法は、半導体構造体の中の対応する構造体の空間および場所によってあまり制限されず、容易なアライメントおよびボンディングを促進させるように最適化され得る。２つの半導体構造体は、任意の適切な製作プロセス（たとえば、既存の製作プロセス）を使用して形成され、生産量および望ましい材料／電気的特性を維持することが可能である。いくつかの実施形態において、向かい合った様式で半導体構造体を結合することは、導電性ルーティングの数および複雑さを最小化することが可能である。結合された半導体構造体の対の製作は、望ましい生産量を維持しながら、より容易になることが可能である。
本開示の例では、対として結合されている２つの半導体構造体が、メモリスタックをそれぞれ含む。２つの半導体構造体の中のＢＬおよび／またはＷＬは、所望のボンディング領域の中のボンディングインターフェースにおいて、それぞれルーティングおよび結合されている。ＢＬのボンディングは、２つの半導体構造体の中のメモリストリングを導電的に接続することが可能であり、ＷＬのボンディングは、２つの半導体構造体の中のＷＬ（たとえば、導体層）を導電的に接続することが可能である。２つの半導体構造体の中のメモリストリングは、ワンステップエッチングなどのような任意の適切なエッチングプロセスを使用して形成され、チャネルホールを形成することが可能であり、適切なチャネル形成材料によってチャネルホールを埋めることがそれに続く。対の中のメモリストリングの製作は、生産量を維持することが可能であり、半導体チャネルの中のキャリア輸送速度は、望ましい輸送速度を維持することが可能である。
いくつかの例において、結合された半導体構造体の２つ以上の対が、結合された３Ｄメモリデバイスの中で背中合わせの様式で結合されている。それぞれの対において、２つの半導体構造体のＢＬおよび／またはＷＬが結合されている。結合された３Ｄメモリデバイスの中のすべての半導体構造体の周辺回路（または、他のロジックプロセス適合型デバイス）が、結合された３Ｄメモリデバイスの一方の側に形成されている１つの半導体構造体の中へ一体化され得る。結合された３Ｄメモリデバイスのチップサイズが低減され得る。
図１～図３は、半導体構造体の中のパーツを結合および導電的に接続するさまざまな方式を図示している。図４は、図１～図３の中の結合された３Ｄメモリデバイスの平面図を図示している。図１Ａおよび図１Ｂは、いくつかの実施形態による、結合された３Ｄメモリデバイス１００および１０１を図示しており、そこでは、結合された半導体構造体のＢＬが、ルーティングおよび結合されている。図２Ａおよび図２Ｂは、いくつかの実施形態による、結合された３Ｄメモリデバイス２００および２０１を図示しており、そこでは、結合された半導体構造体のＷＬが、ルーティングおよび結合されている。図３Ａおよび図３Ｂは、いくつかの実施形態による、結合された３Ｄメモリデバイス３００および３０１を図示しており、そこでは、結合された半導体構造体のＢＬおよびＷＬが、両方ともルーティングおよび結合されている。結合された３Ｄメモリデバイス１００、２００、および３００において、メモリアレイの周辺回路を埋め込まれている半導体構造体が、それぞれの結合された３Ｄメモリデバイスの一方の端部（たとえば、上側端部）に位置付けされている。結合された３Ｄメモリデバイス１０１、２０１、および３０１において、周辺回路を埋め込まれている半導体構造体は、１対の半導体構造体の間に位置付けされている。
本開示において、図示を簡単にするために、同様のまたは同じ対象物は、図１～図３および図５～図８において、同じ数字をそれぞれラベル付けされている。本開示の図の中に示されている対象物は、単なる例示目的のためのものに過ぎないということが留意されるべきである。任意の対象物の位置、寸法、形状、および数は、対象物の実際の位置、寸法、形状、および数を反映していない。図の中のボンディングコンタクトの図示されている場所は、ボンディングコンタクトが位置付けされている実際の場所を反映していない。ｘ軸、ｙ軸、およびｚ軸が、図１～図３および図５～図１２に追加されており、結合された３Ｄメモリデバイスの中のコンポーネントの空間的関係をさらに図示しているということが留意される。ｘ軸およびｙ軸は、半導体構造体の平面の中の２つの直交する方向を図示するために、これらの図の中に含まれているということが留意される。ｘ方向は、ワードライン方向（たとえば、ＷＬ／導体層がそれに沿って延在する方向）であり、ｙ方向は、ビットライン方向（たとえば、ＢＬがそれに沿って延在する方向）である。半導体構造体（たとえば、第１の／第２の／第３の半導体構造体）の基板または３Ｄ ＮＡＮＤメモリデバイス（たとえば、３Ｄメモリデバイス１００、１０１、２００、２０１、３００、および３０１）は、ｘ－ｙ平面の中で横方向に延在する２つの横方向の表面を含む：半導体構造体／３Ｄ ＮＡＮＤメモリデバイスの表側にある上部表面、および、表側の反対側の裏側にある底部表面。ｚ軸は、ｘ軸およびｙ軸の両方に対して垂直である。本明細書で使用されているように、１つのコンポーネント（たとえば、層またはデバイス）が半導体構造体／３Ｄ ＮＡＮＤメモリデバイスの別のコンポーネント（たとえば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板がｚ方向に半導体デバイスの最も低い平面の中に位置決めされているときには、半導体デバイスの基板に対してｚ方向（ｘ－ｙ平面に対して垂直である垂直方向）に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
本開示において、説明をしやすくするために、「導電的に接続されているＢＬ」は、ボンディングを通してルーティングされて導電的に接続されているＢＬを指し、「導電的に接続されているＷＬ」は、ボンディングを通してルーティングされて導電的に接続されているＷＬを指し、「導電的に接続されている３Ｄメモリストリング」は、ボンディングを通してルーティングされて導電的に接続されている３Ｄメモリストリングを指す。
図１～図３において、結合された３Ｄメモリデバイス１００、１０１、２００、２０１、３００、および３０１は、第１の（１番目の）半導体構造体、第２の（２番目の）半導体構造体、および第３の（３番目の）半導体構造体を含むことが可能である。図１Ａ、図２Ａ、および図３Ａにおいて、第１および第２の半導体構造体は、向かい合った様式で直接的に結合されており、第３の半導体構造体は、結合された３Ｄメモリデバイスの一方の端部において、第１および第２の半導体構造体のうちの一方に結合されている。例示目的のために、第２の半導体構造体は、第１の半導体構造体の上方にあり、第３の半導体構造体（第２の半導体構造体の上方にある）は、下を向いた様式で第２の半導体構造体に結合されている。図１Ｂ、図２Ｂ、および図３Ｂにおいて、第１および第２の半導体構造体は、向かい合った様式で結合され得、第３の半導体構造体が、上を向いた様式でそれらの間にある。
いくつかの実施形態において、第１および第２の半導体構造体は、互いに向き合っているメモリスタックをそれぞれ含む。第３の半導体構造体は、第１および第２の半導体構造体の両方の中のメモリスタックのための周辺回路を含むことが可能である。本開示において、半導体構造体は、ハイブリッドボンディング（「金属／誘電体ハイブリッドボンディング」としても知られる）などのような、適切なボンディング方法によって結合され得、ハイブリッドボンディングは、直接的なボンディング技術（たとえば、中間層（たとえば、はんだまたは接着剤など）を使用することなく表面同士の間にボンディングを形成する）であり、金属－金属ボンディングおよび誘電体－誘電体ボンディングを同時に取得することが可能である。そうでないことが特定されていない限り、第１の、第２の、および第３の半導体構造体のうちの任意の２つの間のボンディングは、ハイブリッドボンディングを含む。
図１Ａに示されているように、結合された３Ｄメモリデバイス１００は、第１の半導体構造体および第２の半導体構造体が結合されているボンディングインターフェース１２６と、第２の半導体構造体および第３の半導体構造体が結合されているボンディングインターフェース１６４とをさらに含む。下記に詳細に説明されているように、第１の、第２の、および第３の半導体構造体は、別個に（および、いくつかの実施形態において、並行して）製作され得、第１の、第２の、および第３の半導体構造体のうちの１つを製作するサーマルバジェットが、第１の、第２の、および第３の半導体構造体のうちの別の１つを製作するプロセスを制限しないようになっている。そのうえ、多数のボンディングコンタクトが、ボンディングインターフェース１２６および１６４を通して形成され、第１の半導体構造体と第２の半導体構造体との間に、および、第２の半導体構造体と第３の半導体構造体との間に、それぞれ電気的接続を行うことが可能である。ボンディングコンタクトは、それぞれの半導体構造体の中の対応する構造体（たとえば、ＢＬおよび／またはＷＬ）に導電的に接続されており、ボンディングコンタクトは、メモリスタックから離れた所望のボンディング領域の中に形成され得る。結合された半導体構造体の対の中のＮＡＮＤメモリ（たとえば、メモリスタック）と周辺回路（および、任意の他のロジックプロセス適合型デバイス）との間のデータ転送は、ボンディングインターフェース１２６および１６４を横切ってボンディングコンタクトおよび導電性ルーティングを通して実施され得る。第１の、第２の、および第３の半導体構造体を垂直方向に一体化させることによって、チップサイズが低減され得、メモリセル密度が増加され得る。そのうえ、「ユニファイド」チップとして、複数の個別のチップ（たとえば、さまざまなプロセッサー、コントローラー、およびメモリ）を単一の結合されたチップ（たとえば、結合された３Ｄメモリデバイス１００）へと一体化させることによって、より速いシステム速度およびより小さいＰＣＢサイズが、同様に実現され得る。ここで、結合された３Ｄメモリデバイス１００の中のそれぞれの半導体構造体の詳細が、下記に説明されている。
第１の半導体構造体は、結合された３Ｄメモリデバイス１００の一部として、基板１０２を含むことが可能であり、基板１０２は、シリコン（たとえば、単結晶シリコン、ｃ－Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレーター（ＳＯＩ）、または任意の他の適切な材料を含むことが可能である。
第１の半導体構造体は、基板１０２の上方にメモリスタック１０８を含むことが可能である。基板１０２は、ｘ軸（横方向または幅方向）において横方向に延在する２つの横方向の表面（たとえば、上部表面および底部表面）を含むことが可能である。本明細書で使用されているように、１つのコンポーネント（たとえば、層またはデバイス）が結合された３Ｄメモリデバイス（たとえば、結合された３Ｄメモリデバイス１００）の別のコンポーネント（たとえば、層またはデバイス）の「上に」、「上方に」、または「下方に」あるかどうかは、基板がｙ軸において結合された３Ｄメモリデバイスの最も低い平面の中に位置決めされているときには、結合された３Ｄメモリデバイスの基板（たとえば、基板１０２）に対してｙ軸（垂直方向または厚さ方向）に決定される。空間的関係を説明するための同じ概念が、本開示の全体を通して適用される。
いくつかの実施形態において、結合された３Ｄメモリデバイス１００の第１の半導体構造体は、ＮＡＮＤフラッシュの結合された３Ｄメモリデバイスを含み、そこでは、メモリセルが、３Ｄ ＮＡＮＤメモリストリング１３２のアレイの形態で提供されている。いくつかの実施形態によれば、それぞれの３Ｄ ＮＡＮＤメモリストリング１３２は、導体層１０８－１および誘電体層１０８－２をそれぞれ含む複数の対を通って垂直方向に延在している。スタックされたおよびインタリーブされた導体層１０８－１および誘電体層１０８－２は、本明細書でメモリスタック１０８とも称される。いくつかの実施形態によれば、メモリスタック１０８の中のインタリーブされた導体層１０８－１および誘電体層１０８－２は、垂直方向に交互になっている。換言すれば、メモリスタック１０８の上部または底部にあるものを除いて、それぞれの導体層１０８－１は、両側において２つの誘電体層１０８－２によって隣接され得、それぞれの誘電体層１０８－２は、両側において２つの導体層１０８－１によって隣接され得る。導体層１０８－１は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。同様に、誘電体層１０８－２は、同じ厚さまたは異なる厚さをそれぞれ有することが可能である。導体層１０８－１は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープトシリコン、シリサイド、または、それらの任意の組み合わせを含む、導体材料を含むことが可能である。誘電体層１０８－２は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせを含む、誘電材料を含むことが可能である。導体層１０８－１は、ＷＬの一部であることが可能である。そうでないことが特定されていない限り、本開示において、「ＷＬ」および「導体層」は、相互交換可能に使用されている。すなわち、ＷＬのボンディングは、結合された半導体構造体の中の導体層のボンディングと同等であることが可能である。いくつかの実施形態において、それぞれの導体層１０８－１は、１つまたは複数のワードラインコンタクト１５０と接触しており、それに導電的に接続されており、１つまたは複数のワードラインコンタクト１５０は、第１の半導体構造体の相互接続層と接触しており、それに導電的に接続されている。
いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング１３２は、半導体チャネルおよびメモリフィルムを含む「チャージトラップ」タイプのＮＡＮＤメモリストリングである。いくつかの実施形態において、半導体チャネルは、シリコン、たとえば、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどを含む。いくつかの実施形態において、メモリフィルムは、トンネリング層、ストレージ層（「チャージトラップ／ストレージ層」としても知られる）、およびブロッキング層を含む、複合誘電体層である。それぞれの３Ｄ ＮＡＮＤメモリストリング１３２は、シリンダー形状（たとえば、ピラー形状）を有することが可能である。いくつかの実施形態によれば、半導体チャネル、メモリフィルムのトンネリング層、ストレージ層、およびブロッキング層は、中心からピラーの外側表面に向かう方向に沿って、この順序で配置されている。トンネリング層は、酸化ケイ素、酸窒化ケイ素、または、それらの任意の組み合わせを含むことが可能である。ストレージ層は、窒化ケイ素、酸窒化ケイ素、シリコン、または、それらの任意の組み合わせを含むことが可能である。ブロッキング層は、酸化ケイ素、酸窒化ケイ素、高誘電率（高ｋ）誘電体、または、それらの任意の組み合わせを含むことが可能である。１つの例において、ブロッキング層は、酸化ケイ素／酸窒化ケイ素／酸化ケイ素（ＯＮＯ）の複合層を含むことが可能である。別の例において、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層などのような、高ｋ誘電体層を含むことが可能である。
いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリング１３２は、複数の制御ゲート（それぞれがＷＬの一部である）をさらに含む。メモリスタック１０８の中のそれぞれの導体層１０８－１は、３Ｄ ＮＡＮＤメモリストリング１３２のそれぞれのメモリセルのための制御ゲートとして作用することが可能である。いくつかの実施形態において、それぞれの３Ｄ ＮＡＮＤメモリストリング１３２は、垂直方向へのそれぞれの端部において２つのプラグを含む。本明細書で使用されているように、基板１０２が結合された３Ｄメモリデバイス１００の最も低い平面の中に位置決めされているときに、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング１３２）の「上側端部」は、ｙ軸において基板１０２から遠くに離れている方の端部であり、コンポーネント（たとえば、３Ｄ ＮＡＮＤメモリストリング１３２）の「下側端部」は、ｙ軸において基板１０２に近い方の端部である。３Ｄ ＮＡＮＤメモリストリング１３２の下側端部にあり、半導体チャネルと接触しているプラグは、半導体材料（たとえば、単結晶シリコンなど）を含むことが可能であり、それは、基板１０２からエピタキシャル成長させられる。このプラグは、３Ｄ ＮＡＮＤメモリストリング１３２のソース選択ゲートによって制御されるチャネルとして機能することが可能である。上側端部にあり、半導体チャネルと接触している他のプラグは、半導体材料（たとえば、ポリシリコン）を含むことが可能である。第１の半導体構造体の製作の間に３Ｄ ＮＡＮＤメモリストリング１３２の上側端部をカバーすることによって、他の端部におけるプラグは、エッチング停止層として機能し、３Ｄ ＮＡＮＤメモリストリング１３２の中に充填される誘電体、たとえば、酸化ケイ素および窒化ケイ素などのエッチングを防止することが可能である。いくつかの実施形態において、上側端部におけるプラグは、３Ｄ ＮＡＮＤメモリストリング１３２のドレインとして機能する。
３Ｄ ＮＡＮＤメモリストリング１３２は、「チャージトラップ」タイプの３Ｄ ＮＡＮＤメモリストリングに限定されず、他の実施形態では、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングであることが可能であるということが理解される。基板１０２は、「フローティングゲート」タイプの３Ｄ ＮＡＮＤメモリストリングのソースプレートとして、ポリシリコンを含むことが可能である。いくつかの実施形態において、メモリスタック１０８は、複数の２Ｄ ＮＡＮＤメモリストリングを含む。
いくつかの実施形態において、結合された３Ｄメモリデバイス１００の第１の半導体構造体は、メモリスタック１０８の上方に相互接続層１１０をさらに含み、電気信号を転送することが可能である。相互接続層１１０は、複数の相互接続部を含むことが可能である。本明細書で使用されているように、「相互接続部」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続部およびバックエンドオブライン（ＢＥＯＬ）相互接続部などのような、任意の適切なタイプの相互接続部を広く含むことが可能である。いくつかの実施形態において、相互接続層１１０の中の相互接続部は、また、局所的相互接続部（たとえば、ビットラインコンタクトおよびワードラインコンタクトなど）を含む。相互接続層１１０は、１つまたは複数の層間誘電体（ＩＬＤ）層をさらに含むことが可能であり、相互接続部およびビアコンタクトが、１つまたは複数の層間誘電体（ＩＬＤ）層の中に形成することが可能である。相互接続層１１０の中の相互接続部およびビアコンタクトは、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含む、導電性材料を含むことが可能である。相互接続層１１０の中のＩＬＤ層は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組み合わせを含む、誘電材料を含むことが可能である。
第１の半導体構造体は、複数のＢＬ１３４を含むことが可能であり、複数のＢＬ１３４は、３Ｄ ＮＡＮＤメモリストリング１３２の他の端部において、他のプラグに接触しており、それに導電的に接続されている。ＢＬ１３４は、相互接続層１１０の一部であることが可能であり、ビットラインコンタクトを通して３Ｄ ＮＡＮＤメモリストリング１３２に導電的に接続され得る。いくつかの実施形態において、ＢＬ１３４は、相互接続層１１０の下側端部にあり、３Ｄ ＮＡＮＤメモリストリング１３２の上方にある。
また、相互接続層１１０は、複数の第１の導電性ルーティング１４０を含むことが可能であり、複数の第１の導電性ルーティング１４０は、相互接続層１１０の中の任意の適切な場所に配設されている。たとえば、第１の導電性ルーティング１４０は、ＢＬ１３４の上方および／または周りにあることが可能である。第１の導電性ルーティング１４０は、ビアなどのような任意の適切な電気的接続手段を通して、ＢＬ１３４に導電的に接続され得る。第１の導電性ルーティング１４０は、ボンディングインターフェース１２６において所望の場所（たとえば、ボンディング領域）にフレキシブルにＢＬ１３４をルーティングする（たとえば、ＢＬの電気信号をルーティングする）ように設計され得る。いくつかの実施形態において、第１の導電性ルーティング１４０は、ボンディングインターフェース１２６において第１の半導体構造体の第１のボンディング層１１２の中の複数の第１のビットラインボンディングコンタクトに接触した状態になるように、および／または、それに導電的に接続されるように、ＢＬ１３４をルーティングしている。
第１のボンディング層１１２は、第１の半導体構造体の一部として、相互接続層１１０の上方に、および、ボンディングインターフェース１２６に位置付けされ得る。いくつかの実施形態において、第１のボンディング層１１２は、相互接続層１１０の一部であることが可能である。第１のボンディング層１１２は、複数の第１のビットラインボンディングコンタクト１４２を含むことが可能であり、複数の第１のビットラインボンディングコンタクト１４２は、第１の導電性ルーティング１４０に接触しており、および／または、それに導電的に接続されており、ＢＬ１３４からの／ＢＬ１３４への電気信号が、第１の導電性ルーティング１４０を通して第１のビットラインボンディングコンタクト１４２に送信され得るようになっている。第１のボンディング層１１２は、誘電体層を含むことが可能であり、第１のビットラインボンディングコンタクト１４２は、誘電体層の中に位置決めされている。いくつかの実施形態において、第１のビットラインボンディングコンタクト１４２は、第１の半導体構造体の適切なボンディング領域に位置付けされ、第２の半導体構造体の複数の第２のビットラインボンディングコンタクト１４４と結合され得る。第１および第２のビットラインボンディングコンタクト１４２および１４４の場所および分布は、チップのデバイス／構造体のレイアウト、第１および第２のビットラインボンディングコンタクト１４２および１４４を設置するための利用可能な空間、隣接するビットラインボンディングコンタクト同士の間の間隔、ならびに／または、第１および第２のビットラインボンディングコンタクト１４２および１４４を形成し、整合させ、および結合するための製作プロセスなどのような要因に基づいて決定され得る。いくつかの実施形態において、第１のボンディング層１１２は、複数のボンディングコンタクトを含むことが可能であり、複数のボンディングコンタクトは、（たとえば、相互接続層１１０の中の）任意の適切な相互接続部および／またはルーティングを通して、ワードラインコンタクト１５０に導電的に接続されており、ＷＬ（たとえば、導体層１０８－１）が、ボンディングを通して、周辺回路および／または第３の半導体構造体の他のロジックプロセス適合型デバイスに導電的に接続され得るようになっている。
相互接続層１１０の中の第１の導電性ルーティング１４０、第１のビットラインボンディングコンタクト１４２、ワードラインコンタクト１５０、ワードラインボンディングコンタクト、および相互接続部は、導電性材料を含むことが可能であり、導電性材料は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含む。相互接続層１１０の中の任意のＩＬＤ層、および、第１のボンディング層１１２の中の誘電体層は、誘電材料を含むことが可能であり、誘電材料は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組み合わせを含む。そうでないことが特定されていない限り、本開示の相互接続層およびボンディング層の中の導電性構造体（たとえば、相互接続部およびボンディングコンタクト）は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含むことが可能であり、本開示の相互接続層およびボンディング層の中の誘電体構造体（たとえば、ＩＬＤおよび誘電体層）は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組み合わせを含むことが可能である。
第２の半導体構造体は、メモリスタック１１８の上方にメモリスタック１１８と接触して半導体層１０４を有することが可能であり、半導体層１０４は、複数のインタリーブされた導体層１１８－１および誘電体層１１８－２を含む。導体層１１８－１は、１つまたは複数のワードラインコンタクト１７４とそれぞれ接触しており、それに導電的に接続され得、１つまたは複数のワードラインコンタクト１７４は、複数のボンディングコンタクトに導電的に接続され得、複数のボンディングコンタクトは、ボンディングを通して、周辺回路および／または第３の半導体構造体の中の他のロジックプロセス適合型デバイスに導電的に接続され得る。半導体層１０４は、薄くされた基板から形成され得、メモリスタック１１８が、その上に形成されている。半導体層１０４は、基板１０２と同様のまたは同じ材料を含むことが可能である。また、第２の半導体構造体は、複数の３Ｄ ＮＡＮＤメモリストリング１３６を含むことが可能であり、複数の３Ｄ ＮＡＮＤメモリストリング１３６は、メモリスタック１１８を通って垂直方向に延在しており、半導体層１０４と接触している。また、第２の半導体構造体は、複数のＢＬ１３８を含むことが可能であり、複数のＢＬ１３８は、３Ｄ ＮＡＮＤメモリストリング１３６、および、相互接続層１１６の中の導電性ルーティング１４６と接触しており、および／または、それに導電的に接続されている。いくつかの実施形態において、相互接続層１１６は、ＢＬ１３８の下におよび第２のボンディング層１１４の上方にあることが可能であり、第２のボンディング層１１４は、複数の第２のビットラインボンディングコンタクト１４４を含み、複数の第２のビットラインボンディングコンタクト１４４は、第１のビットラインボンディングコンタクト１４２と接触しており、それに導電的に接続されている。いくつかの実施形態において、メモリスタック１１８、３Ｄ ＮＡＮＤメモリストリング１３６、ＢＬ１３８、ワードラインコンタクト１７４、相互接続層１１６、第２のボンディング層１１４は、メモリスタック１０８、３Ｄ ＮＡＮＤメモリストリング１３２、ＢＬ１３４、ワードラインコンタクト１５０、相互接続層１１０、および第１のボンディング層１１２とそれぞれ同様であり、これらのコンポーネントの詳細な説明は繰り返されていない。しかし、それぞれのメモリスタックの中の階段／メモリセルの特定の数、それぞれの相互接続層の中の導電性ルーティングのパターンおよび分布は、同じであってもまたは異なっていてもよく、たとえば、それぞれの半導体構造体の設計および製作に従っており、したがって、本開示の実施形態によって限定されない。
第１の半導体構造体および第２の半導体構造体は、ボンディングインターフェース１２６において結合され得る。いくつかの実施形態において、それぞれの第１のビットラインボンディングコンタクト１４２は、ボンディングインターフェース１２６において、それぞれの第２のビットラインボンディングコンタクト１４４と整合および結合されており、第１および第２のボンディング層１１２および１１４の誘電体層は、一緒に結合されている。
第１および第２の半導体構造体のボンディングは、第１および第２のビットラインボンディングコンタクト１４２および１４４のボンディングを含むことが可能であり、それは、それぞれの３Ｄ ＮＡＮＤメモリストリング１３２をそれぞれの３Ｄ ＮＡＮＤメモリストリング１３６と導電的に接続している。メモリスタック１０８および１１８の中のメモリセルは、ＢＬ１３４および１３８のボンディングを通して導電的に接続され得る。いくつかの実施形態において、第１および第２の半導体構造体のボンディングは、垂直方向に沿った第１および第２のビットラインボンディングコンタクト１４２および１４４のアライメントのみを必要とする。いくつかの実施形態において、より容易なボンディングを促進させるために、第１および第２のビットラインボンディングコンタクト１４２および１４４は、所望のボンディング領域において形成され得、メモリスタック１０８および１１８（ならびに、チップの中の他の構造体）の設置／レイアウトが最適化され得るようになっている。いくつかの実施形態において、隣接する第１のビットラインボンディングコンタクト１４２同士の間の間隔、および、隣接する第２のビットラインボンディングコンタクト１４４同士の間の間隔、ならびに、それぞれの第１のビットラインボンディングコンタクト１４２とそれぞれの第２のビットラインボンディングコンタクト１４４との間の接触面積は、アライメントの間のより高いオーバーレイエラーを許容するのに十分に大きくなっていることが可能である。次いで、ボンディングは、３Ｄ ＮＡＮＤメモリストリング１３６および１３２の寸法、ならびに／または、３Ｄ ＮＡＮＤメモリストリング１３６および１３２の間の間隔によって、制限されにくくなり得る。第１および第２の半導体構造体の従来の直接的なボンディングと比較して（そこでは、異なるメモリスタックの中の３Ｄ ＮＡＮＤメモリストリングは、直接的に整合させられ、一緒に結合される）、ビットラインボンディングコンタクトのアライメントおよびボンディングは、異なるメモリスタックの中の３Ｄ ＮＡＮＤメモリストリングの導電性接続を促進させ、より低いオーバーレイアライメント精度を必要とし、より高い生産量に寄与することが可能である。
いくつかの実施形態において、第１および第２のビットラインボンディングコンタクト１４２および１４４は、ＢＬボンディング領域に形成され得る。ＢＬボンディング領域の場所は、上述の要因に基づいて決定され得、ＢＬ１３４とＢＬ１３８との間に位置付けされてもよく、されなくてもよい。いくつかの実施形態において、ＢＬボンディング領域は、ｘ－ｙ平面の中でＢＬ１３４および１３８から離れていることが可能である。結合された第１および第２のビットラインボンディングコンタクト１４２および１４４は、相互接続層１１０または１１６の中の同じ相互接続部または導電性ルーティングを通して、周辺回路および第３の半導体構造体の中の任意の他のロジックプロセス適合型デバイスに導電的に接続され得る。例示目的のために、図１Ａにおいて、第２の導電性ルーティング１４６およびシリコン貫通電極（ＴＳＶ）１４８は、導電的に接続されているＢＬ１３４および１３８（すなわち、導電的に接続されている３Ｄ ＮＡＮＤメモリストリング１３６および１３２）と第３の半導体構造体との間で電気信号を送信するものとして示され得る。換言すれば、ＢＬ１３４および１３８（すなわち、３Ｄ ＮＡＮＤメモリストリング１３６および１３２）は、電気信号の送信のために同じ相互接続部を共有している。いくつかの実施形態において、図１Ａに示されているように、メモリスタック１０８および１１８のＷＬ同士（または、導体層１０８－１および１１８－１）の間の電気信号は、それぞれの相互接続部（たとえば、ＴＳＶ１５４）およびボンディングコンタクト１５８を通して、周辺回路および任意の他のロジックプロセス適合型デバイスに別個に送信され得る。
いくつかの実施形態において、第２の半導体構造体は、ボンディング層１８０を含み、ボンディング層１８０は、複数のボンディングコンタクト１５８を有しており、複数のボンディングコンタクト１５８は、ボンディングインターフェース１６４において半導体層１０４の上方に分配されており、誘電材料によって絶縁されている。ボンディングコンタクト１５８は、さまざまなボンディングコンタクトを含むことが可能であり、さまざまなボンディングコンタクトは、第１および第２の半導体構造体の中の異なるデバイス／構造体にそれぞれにおよび導電的に接続されている。たとえば、ボンディングコンタクト１５８は、ボンディングコンタクトを含むことが可能であり、ボンディングコンタクトは、ＴＳＶ１４８および１５４にそれぞれおよび導電的に接続されており、導電的に接続されているＢＬ（すなわち、１３４および１３８）および分離されているＷＬ（すなわち、１０８－１および１１８－１）のために電気信号を送信する。
第３の半導体構造体は、メモリスタック１０８および１１８（および、任意の他のロジックプロセス適合型デバイス）のための周辺回路を含むことが可能であり、ボンディングインターフェース１６４において、結合された半導体構造体の対と結合され得る。第３の半導体構造体は、デバイス層１２２の上方におよびパッドアウト相互接続層１２４の下に半導体層１０６を含むことが可能である。デバイス層１２２は、半導体層１０６の「上に」形成された複数のトランジスター１６８を含むことが可能であり、ここで、トランジスター１６８の全体または一部は、半導体層１０６の下に（たとえば、半導体層１０６の底部表面の上方に）および／または半導体層１０６の直ぐ下に形成されている。半導体層１０６は、半導体層１０４と同様に、薄くされた基板から形成され得る。アイソレーション領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ：ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ））１７０およびドープ領域（たとえば、トランジスター１６８のソース領域およびドレイン領域）は、同様に半導体層１０６の中に形成され得る。アイソレーション領域１７０は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素などのような、任意の適切な誘電材料を含むことが可能である。いくつかの実施形態によれば、トランジスター１６８は、先進的なロジックプロセス（たとえば、９０ｎｍ、６５ｎｍ、４５ｎｍ、３２ｎｍ、２８ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどのテクノロジーノード）によって高速である。
トランジスター１６８は、デバイス層１２２の中のさまざまなデバイスを形成することが可能であり、または、その一部であることが可能である。いくつかの実施形態において、デバイス層１２２は、トランジスター１６８によって全体的にまたは部分的に形成された周辺回路を含む。周辺回路は、結合された３Ｄメモリデバイス１００のＮＡＮＤメモリを制御およびセンシングするための周辺回路の一部または全体であることが可能である。いくつかの実施形態において、トランジスター１６８は、周辺回路を形成し、すなわち、ＮＡＮＤメモリの動作を促進させるために使用される任意の適切なデジタル、アナログ、ならびに／または、混合信号制御およびセンシング回路を形成し、それは、それに限定されないが、ページバッファー、デコーダー（たとえば、行デコーダーおよび列デコーダー）、センスアンプ、ドライバー（たとえば、ワードラインドライバー）、チャージポンプ、電流または電圧リファレンス、または、回路の任意のアクティブまたはパッシブコンポーネント（たとえば、トランジスター、ダイオード、抵抗器、またはキャパシター）を含む。
いくつかの実施形態において、第３の半導体構造体は、デバイス層１２２の下におよびボンディングインターフェース１６４の上方に相互接続層１２０をさらに含み、周辺回路から／周辺回路へ電気信号を転送する。相互接続層１２０は、複数の相互接続部１６６を含むことが可能であり、それは、横方向の相互接続ラインおよび垂直方向の相互接続アクセス（ビア）コンタクトを含む。相互接続層１２０は、１つまたは複数の層間誘電体ＩＬＤ層をさらに含むことが可能であり、相互接続ラインおよびビアコンタクトが、その中に形成することが可能である。すなわち、相互接続層１２０は、複数のＩＬＤ層の中に相互接続部およびビアコンタクトを含むことが可能である。いくつかの実施形態において、デバイス層１２２の中のデバイスは、相互接続層１２０の中の相互接続部を通して互いに電気的に接続されている。
パッドアウト相互接続層１２４は、１つまたは複数のＩＬＤ層の中に、相互接続部、たとえば、接触パッド１７２を含むことが可能である。パッドアウト相互接続層１２４および相互接続層１２０は、半導体層１０６の反対側に形成され得る。いくつかの実施形態において、パッドアウト相互接続層１２４の中の相互接続部１３０は、第３の半導体構造体の中へ延在し、たとえば、パッドアウト目的のために、結合された３Ｄメモリデバイス１００と外側回路との間で電気信号を転送することが可能である。そうでないことが特定されていない限り、本開示のパッドアウト相互接続層の中の接触パッドおよび相互接続部は、それに限定されないが、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、または、それらの任意の組み合わせを含むことが可能であり、本開示のパッドアウト相互接続層の中の誘電体構造体（たとえば、ＩＬＤおよび誘電体層）は、それに限定されないが、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低ｋ誘電体、または、それらの任意の組み合わせを含むことが可能である。
第３の半導体構造体は、ボンディングインターフェース１６４においておよび相互接続層１２０の下にボンディング層１６２をさらに含むことが可能である。ボンディング層１６２は、複数のボンディングコンタクト１６０と、ボンディングコンタクト１６０を電気的に隔離する誘電体とを含むことが可能である。ボンディングコンタクト１６０は、それぞれ、ボンディングインターフェース１６４において、ボンディングコンタクト１５８と整合させられ、それに接触しており、および、それに導電的に接続されており、周辺回路（および、他のロジックプロセス適合型デバイス）と第１および第２の半導体構造体の中のデバイス／構造体（たとえば、導電的に接続されているＢＬおよび別個のＷＬ）との間で電気信号を送信することが可能である。ボンディングコンタクト１６０および１５８、ならびに、ボンディング層１６２および１８０の中の周囲の誘電体は、ハイブリッドボンディングのために使用され得る。
第１の、第２の、および第３の半導体構造体の相対的位置は、制限されないということが理解される。図１Ｂは、いくつかの実施形態による、別の例示的な結合された３Ｄメモリデバイス１０１の概略図を図示している。第３の半導体構造体が、上方から第１および第２の半導体構造体と結合されており、第２の半導体構造体のみとボンディングを形成している、図１Ａの中の結合された３Ｄメモリデバイス１００とは異なり、結合された３Ｄメモリデバイス１０１では、第３の半導体構造体は、第１の半導体構造体と第２の半導体構造体との間にあり、第１および第２の半導体構造体の両方とボンディングを形成している。パッドアウト相互接続層は、第２の半導体構造体の一部として形成され得る。いくつかの実施形態において、第３の半導体構造体は、上を向いた様式で、第１および第２の半導体構造体に結合されている。
図１Ｂに示されているように、第３および第１の半導体構造体は、ボンディングインターフェース１２７において結合され得、第２および第３の半導体構造体は、ボンディングインターフェース１７９において結合され得る。結合された３Ｄメモリデバイス１０１の中の第１の、第２の、および第３の半導体構造体のスタッキング順序は、結合された３Ｄメモリデバイス１００のものとは異なっているので、いくつかの実施形態において、結合された３Ｄメモリデバイス１０１の中の第１の、第２の、および第３の半導体構造体の相互接続層およびボンディング層は、結合された３Ｄメモリデバイス１００の中のものとは異なっている可能性がある。
いくつかの実施形態において、第１の半導体構造体は、メモリスタック１０８の上方に相互接続層１１１を含むことが可能であり、相互接続層１１１の上方に第１のボンディング層１１３を含むことが可能である。第１のボンディング層１１３は、ボンディングインターフェース１２７において第３の半導体構造体のボンディング層１８１と結合され得る。いくつかの実施形態において、第３の半導体構造体は、ボンディング層１８１の上方におよびデバイス層１２２の下に半導体層１０７を含むことが可能である。また、第３の半導体構造体は、デバイス層１２２の上方に相互接続層１２１を含み、デバイス層１２２の上方にボンディング層１６３を含むことが可能である。ボンディング層１６３は、ボンディングインターフェース１７９において、第２の半導体構造体の第２のボンディング層１６５と結合され得る。いくつかの実施形態において、第２の半導体構造体は、第２のボンディング層１６５の上方におよびメモリスタック１１８の下に、相互接続層１１９を含むことが可能である。また、第２の半導体構造体は、メモリスタック１１８の上方にメモリスタック１１８と接触して半導体層１０５を含むことが可能である。パッドアウト相互接続層１２４は、半導体層１０５の上方に形成され得る。パッドアウト相互接続層１２４は、接触パッド１７２および相互接続部１３０を含むことが可能であり、相互接続部１３０は、結合された３Ｄメモリデバイス１０１と外側回路との間で電気信号を送信するために、第２の半導体構造体の中へ延在している。いくつかの実施形態において、半導体層１０５および１０７は、半導体層１０６および１０４と同様であることが可能であり、詳細な説明は、本明細書で繰り返されていない。
第１のボンディング層１１３は、複数の第１のビットラインボンディングコンタクト１４３を含むことが可能であり、複数の第１のビットラインボンディングコンタクト１４３は、ボンディングインターフェース１２７において分配されており、第３の半導体構造体のボンディングコンタクト１４５と整合および結合されている。第２のボンディング層１６５は、複数の第２のビットラインボンディングコンタクト１１５を含むことが可能であり、複数の第２のビットラインボンディングコンタクト１１５は、ボンディングインターフェース１７９において分配されており、第３の半導体構造体のボンディングコンタクト１１７と整合および結合されている。第１のビットラインボンディングコンタクト１４３は、第１の導電性ルーティング１４１を通してＢＬ１３４に導電的に接続され得、第２のビットラインボンディングコンタクト１１５は、第２の導電性ルーティング１４７を通してＢＬ１３８に導電的に接続され得る。第１および第２のビットラインボンディングコンタクト１４３および１１５は、ボンディングコンタクト１１７（ボンディング層１６３の中）および１４５（ボンディング層１８１の中）、ならびに、１つまたは複数の相互接続部（たとえば、第３の半導体構造体の中に延在するＴＳＶ１４９など）を通して、導電的に接続され得る。したがって、ＢＬ１３４および１３８、ならびに、３Ｄ ＮＡＮＤメモリストリング１３２および１３６は、導電的に接続され得る。第３の半導体構造体の相互接続層１２１の中の適切な相互接続部は、ＢＬ１３４および１３８、ならびに、導電的に接続されている３Ｄ ＮＡＮＤメモリストリング１３２および１３６（または、ＴＳＶ１４９）を、周辺回路（または、他のロジックプロセス適合型デバイス）に導電的に接続することが可能である。
それぞれのボンディング層の中の第１および第２のビットラインボンディングコンタクト１４３および１１５の分布および／または場所は、第１および第２のビットラインボンディングコンタクト１４２および１４４の分布および／または場所と同じであってもよくまたは異なっていてもよい。第１および第２のビットラインボンディングコンタクト１４３および１１５の分布に応じて、第１および第２の導電性ルーティング１４１および１４７の分布は、第１および第２のビットラインボンディングコンタクト１４３および１１５をそれぞれＢＬ１３４および１３８に導電的に接続するように適切に決定／調節され得る。いくつかの実施形態において、導体層１０８－１および１１８－１は、それぞれのワードラインコンタクト１５０および１７４、ならびに、相互接続層１２１の中の別個の相互接続部を通して、第３の半導体構造体に導電的に接続され得る。したがって、導電的に接続されている３Ｄ ＮＡＮＤメモリストリング１３２および１３６は、同じ相互接続部を通して、第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得、ＷＬ１０８－１および１１８－２は、別個の相互接続部を通して、第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得る。
図には示されていないが、いくつかの実施形態において、第３の半導体は、それぞれの結合された３Ｄメモリデバイスの下側端部に位置付けされ得、半導体構造体の結合された対に下方から導電的に接続され得る。このケースでは、第３の半導体構造体の基板は、結合された３Ｄメモリデバイスの基板として機能することが可能である。第２の半導体構造体の半導体層が、上を向いている場合には、パッドアウト相互接続層が、半導体層の上方に形成され得る。垂直方向に沿った第１の、第２の、および第３の半導体構造体の設置は、結合された３Ｄメモリデバイス／チップの中のデバイス／構造体の全体的なレイアウト／設置に基づいてフレキシブルに決定され得、本開示の実施形態によって限定されるべきではない。
図２Ａは、結合された３Ｄメモリデバイス２００を図示しており、そこでは、結合された半導体構造体の対のＷＬ（または、導体層）が、一緒に結合され、いくつかの実施形態によれば、結合された半導体構造体の対の中のメモリスタック（および、メモリセル）を導電的に接続している。いくつかの実施形態において、導電的に接続されているＷＬは、周辺回路（または、他のロジックプロセス適合型デバイス）から／周辺回路へ電気信号を送信する同じ相互接続部を共有している。結合された３Ｄメモリデバイス２００において、周辺回路（または、他のロジックプロセス適合型デバイス）から／周辺回路への電気信号は、ＢＬのために別個に送信される。図２Ａに示されているように、第１および第２の半導体構造体は、ボンディングインターフェース２２６において結合されており、第３および第２の半導体構造体は、ボンディングインターフェース２６４において結合されている。第１の半導体構造体は、メモリスタック１０８の上方におよびボンディングインターフェース２２６の下に、相互接続層２１０を含むことが可能であり、また、ボンディングインターフェース２２６において、第１のボンディング層２１２を含むことが可能である。第２の半導体構造体は、メモリスタック１１８の下におよびボンディングインターフェース２２６の上方に、相互接続層２１６を含むことが可能であり、また、ボンディングインターフェース２２６において、第２のボンディング層２１４を含むことが可能である。また、第２の半導体構造体は、半導体層１０４の上方におよびボンディングインターフェース２６４において、ボンディング層２８０を含むことが可能である。第３の半導体構造体は、ボンディングインターフェース２６４において、ボンディング層２６２を含むことが可能であり、また、ボンディング層２６２とデバイス層１２２との間に、相互接続層２２０を含むことが可能である。
いくつかの実施形態において、第１のボンディング層２１２は、ボンディングインターフェース２２６の上に分配されている複数の第１のワードラインボンディングコンタクト２４２を含み、第２のボンディング層２１４は、ボンディングインターフェース２２６の上に分配されている複数の第２のワードラインボンディングコンタクト２４４を含む。第１のワードラインボンディングコンタクト２４２のそれぞれは、第１の半導体構造体のそれぞれのＷＬ１０８－１（または、導体層１０８－１）に導電的に接続され得、第２のワードラインボンディングコンタクト２４４のそれぞれは、第２の半導体構造体のそれぞれのＷＬ１１８－１（または、導体層１１８－１）に導電的に接続され得る。いくつかの実施形態において、それぞれのＷＬは、それぞれの導電性ルーティングおよび／またはそれぞれの相互接続層（たとえば、２１０または２１６）の中の相互接続部を通して、それぞれのボンディングコンタクトに導電的に接続されている。たとえば、第１の導電性ルーティング２４０は、ワードラインコンタクト１５０および他の必要なビア／相互接続部を通して、ＷＬ１０８－１（または、導体層１０８－１）に導電的に接続され得、第２の導電性ルーティング２４６は、ワードラインコンタクト１７４および他の必要なビア／相互接続部を通して、ＷＬ１１８－１（または、導体層１１８－１）に導電的に接続され得る。第１および第２の導電性ルーティング１４０および１４６と同様に、第１および第２の導電性ルーティング２４６および２４０は、それぞれのＷＬからの／それぞれのＷＬへの電気信号をそれぞれのワードラインボンディングコンタクトにルーティングするようにフレキシブルに設計され得、ワードラインボンディングコンタクトは、インターフェース２２６において所望のボンディング領域に位置決めされている。次いで、第１のワードラインボンディングコンタクト２４２および第２のワードラインボンディングコンタクト２４４は、互いに整合させられ、インターフェース２２６において結合され得、ＷＬ１０８－１および１１８－１は、導電的に接続され得る。
相互接続層２１０または２１６の中の相互接続部は、導電的に接続されているＷＬを第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続することが可能である。図示を容易にするために、第２の導電性ルーティング２４６およびＴＳＶ２４８は、導電的に接続されているＷＬをボンディング層２８０の中のボンディングコンタクト２５８に導電的に接続するように示されている。ボンディングコンタクト２５８は、ボンディングインターフェース２６４において、第３の半導体構造体のボンディング層２６２の中のボンディングコンタクト２６０と結合され得る。相互接続層２２０の中の適切な相互接続部は、結合されたボンディングコンタクト２５８および２６０を第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続することが可能である。次いで、導電的に接続されているＷＬは、周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得る。いくつかの実施形態において、ボンディングコンタクト２５８は、また、他のボンディングコンタクトを含み、他の構造体／デバイスを第３の半導体構造体に導電的に接続することが可能である。いくつかの実施形態において、ＢＬ１３４および１３８は、たとえば、別個の相互接続部およびボンディングコンタクト２５８を通して、第３の半導体構造体に別個に導電的に接続されている。
図２Ｂは、別の結合された３Ｄメモリデバイス２０１を図示しており、そこでは、結合された半導体構造体の対のＷＬ（または、導体層）が、一緒に結合され、いくつかの実施形態によれば、結合された半導体構造体の対の中のメモリスタック（および、メモリセル）を導電的に接続している。結合された３Ｄメモリデバイス２００とは異なり、第３の半導体構造体は、第１の半導体構造体と第２の半導体構造体との間に位置決めされており、第１および第２の半導体構造体の両方に結合され得る。図２Ｂに示されているように、第１および第３の半導体構造体は、ボンディングインターフェース２２７において結合され得、第３および第２の半導体構造体は、ボンディングインターフェース２７９において結合され得る。パッドアウト相互接続層は、第２の半導体構造体の上方に形成され得る。いくつかの実施形態において、第３の半導体構造体は、上を向いた様式で、第１および第２の半導体構造体に結合されている。結合された３Ｄメモリデバイス２０１の中の第１の、第２の、および第３の半導体構造体のスタッキング順序は、結合された３Ｄメモリデバイス２００のものとは異なっているので、いくつかの実施形態において、結合された３Ｄメモリデバイス２０１の中の第１の、第２の、および第３の半導体構造体の相互接続層およびボンディング層は、結合された３Ｄメモリデバイス２００のものとは異なっている可能性がある。
いくつかの実施形態において、第１の半導体構造体は、メモリスタック１０８の上方に相互接続層２１１を含むことが可能であり、相互接続層２１１の上方に第１のボンディング層２１３を含むことが可能である。第１のボンディング層２１３は、ボンディングインターフェース２２７において第３の半導体構造体のボンディング層２８１と結合され得る。また、第３の半導体構造体は、デバイス層１２２の上方に相互接続層２２１を含み、また、ボンディングインターフェース２７９において第２の半導体構造体の第２のボンディング層２６５と結合されたボンディング層２６３を含むことが可能である。いくつかの実施形態において、第２の半導体構造体は、第２のボンディング層２６５の上方におよびメモリスタック１１８の下に、相互接続層２１９を含むことが可能である。パッドアウト相互接続層１２４は、半導体層１０５の上方に形成され得る。
第１のボンディング層２１３は、複数の第１のワードラインボンディングコンタクト２４３を含むことが可能であり、複数の第１のワードラインボンディングコンタクト２４３は、ボンディングインターフェース２２７において分配されており、第３の半導体構造体のボンディングコンタクト２４５と整合および結合されている。第２のボンディング層２６５は、複数の第２のワードラインボンディングコンタクト２１５を含むことが可能であり、複数の第２のワードラインボンディングコンタクト２１５は、ボンディングインターフェース２７９において分配されており、第３の半導体構造体のボンディングコンタクト２１７と整合および結合されている。第１のワードラインボンディングコンタクト２４３は、第１の導電性ルーティング２４１を通してＷＬ１０８－１（または、導体層１０８－１）に導電的に接続され得、第２のワードラインボンディングコンタクト２１５は、第２の導電性ルーティング２４７を通してＷＬ１１８－１（または、導体層１１８－１）に導電的に接続され得る。第１および第２のワードラインボンディングコンタクト２４３および２１５は、ボンディングコンタクト２１７（ボンディング層２６３の中）および２４５（ボンディング層２８１の中）、ならびに、第３の半導体構造体の中に延在する相互接続部２４９（たとえば、ＴＳＶ）を通して、導電的に接続され得る。したがって、ＷＬ１０８－１および１１８－１（または、導体層１０８－１および１１８－１）は、導電的に接続され得る。第３の半導体構造体の相互接続層２２１の中の適切な相互接続部は、導電的に接続されているＷＬ１０８－１および１１８－１（または、相互接続部２４９）を周辺回路（または、他のロジックプロセス適合型デバイス）に導電的に接続することが可能である。
それぞれのボンディング層の中の第１および第２のワードラインボンディングコンタクト２４３および２１５の分布および／または場所は、第１および第２のワードラインコンタクト２４２および２４４の分布および／または場所と同じであってもよくまたは異なっていてもよい。第１および第２のワードラインボンディングコンタクト２４３および２１５の分布に応じて、第１および第２の導電性ルーティング２４１および２４７の分布は、第１および第２のワードラインボンディングコンタクト２４３および２１５をそれぞれＷＬ１０８－１および１１８－１と導電的に接続するように適切に決定／調節され得る。いくつかの実施形態において、ＢＬ１３４および１３８は、相互接続層２２１の中の別個の相互接続部を通して、第３の半導体構造体に導電的に接続され得る。したがって、導電的に接続されているＷＬ１０８－１および１１８－１は、同じ相互接続部を通して、第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得、ＢＬ１３４および１３８は、別個の相互接続部を通して、第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得る。
図３Ａは、結合された３Ｄメモリデバイス３００を図示しており、そこでは、結合された半導体構造体の対のＢＬおよびＷＬ（または、導体層）の両方が、一緒に結合され、いくつかの実施形態によれば、結合された半導体構造体の対の中のメモリスタック（および、メモリセル）を導電的に接続している。いくつかの実施形態において、導電的に接続されているＷＬおよびＢＬは、周辺回路（または、他のロジックプロセス適合型デバイス）から／周辺回路へ電気信号を送信する同じ相互接続部をそれぞれ共有している。図３Ａに示されているように、第１および第２の半導体構造体は、ボンディングインターフェース３２６において結合されており、第３および第２の半導体構造体は、ボンディングインターフェース３６４において結合されている。第１の半導体構造体は、メモリスタック１０８の上方におよびボンディングインターフェース３２６の下に、相互接続層３１０を含むことが可能であり、また、ボンディングインターフェース３２６において、第１のボンディング層３１２を含むことが可能である。第２の半導体構造体は、メモリスタック１１８の下におよびボンディングインターフェース３２６の上方に、相互接続層３１６を含むことが可能であり、また、ボンディングインターフェース３２６において、第２のボンディング層３１４を含むことが可能である。また、第２の半導体構造体は、半導体層１０４の上方におよびボンディングインターフェース３６４において、ボンディング層３８０を含むことが可能である。第３の半導体構造体は、ボンディングインターフェース３６４において、ボンディング層３６２を含むことが可能であり、また、ボンディング層３６２とデバイス層１２２との間に、相互接続層３２０を含むことが可能である。
いくつかの実施形態において、第１のボンディング層３１２は、ボンディングインターフェース３２６の上に分配されている複数の第１のビットラインボンディングコンタクト３４２ａおよび複数の第１のワードラインボンディングコンタクト３４２ｂを含み、第２のボンディング層３１４は、ボンディングインターフェース３２６の上に分配されている複数の第２のビットラインボンディングコンタクト３４４ａおよび複数の第２のワードラインボンディングコンタクト３４４ｂを含む。第１のビットラインボンディングコンタクト３４２ａのそれぞれは、それぞれのＢＬ１３４に導電的に接続され得、それぞれの第１のワードラインボンディングコンタクト３４２ｂは、第１の半導体構造体のそれぞれのＷＬ１０８－１（すなわち、導体層１０８－１）に導電的に接続され得る。第２のビットラインボンディングコンタクト３４４ａのそれぞれは、それぞれのビットライン１３８に導電的に接続され得、第２のワードラインボンディングコンタクト３４４ｂのそれぞれは、第２の半導体構造体のそれぞれのＷＬ１１８－１（すなわち、導体層１１８－１）に導電的に接続され得る。いくつかの実施形態において、ＢＬおよびＷＬは、適切なビアおよび／またはそれぞれの相互接続層（たとえば、３１０または３１６）の中の相互接続部を通して、それぞれのボンディングコンタクトにそれぞれ導電的に接続されている。たとえば、第１の導電性ルーティング３４０ａおよび３４０ｂ（ならびに、他の必要な相互接続部／ビア）は、ＢＬ１３４およびＷＬ１０８－１（または、導体層１０８－１）をそれぞれの第１のビットラインボンディングコンタクト３４２ａおよび第１のワードラインボンディングコンタクト３４２ｂに導電的に接続することが可能であり、第２の導電性ルーティング３４６ａおよび３４６ｂは、ＢＬ１３８およびＷＬ１１８－１（または、導体層１１８－１）をそれぞれの第２のビットラインボンディングコンタクト３４４ａおよび第２のワードラインボンディングコンタクト３４４ｂに導電的に接続することが可能である。第１および第２の導電性ルーティング３４０（すなわち、３４０ａおよび３４０ｂ）および３４６（すなわち、３４６ａおよび３４６ｂ）は、それぞれのＢＬおよびＷＬからの／それぞれのＢＬおよびＷＬへの電気信号をそれぞれのビットラインボンディングコンタクトおよびワードラインボンディングコンタクトにルーティングするようにフレキシブルに設計され得、それらは、インターフェース３２６において所望の場所（たとえば、ボンディング領域）に位置決めされている。インターフェース３２６において、第１および第２のビットラインボンディングコンタクト３４２ａおよび３４４ａは、次いで、互いに整合および結合され得、第１および第２のワードラインボンディングコンタクト３４２ｂおよび３４４ｂは、互いに整合および結合され得る。したがって、３Ｄ ＮＡＮＤメモリストリング１３２および１３６、ならびに、ＷＬ１０８－１および１１８－１は、導電的に接続され得る。
相互接続層３１０または３１６の中の相互接続部は、導電的に接続されているＢＬ（すなわち、１３４および１３８）および導電的に接続されているＷＬ（たとえば、１０８－１および１１８－１）を第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続することが可能である。図示を容易にするために、第２の導電性ルーティング３４６ａおよび３４６ｂ、ならびに、ＴＳＶ３４８ａおよび３４８ｂは、導電的に接続されているＢＬおよび導電的に接続されているＷＬをボンディング層３８０の中のそれぞれのボンディングコンタクト３５８に導電的に接続するように示されている。ボンディングコンタクト３５８は、第３の半導体構造体のボンディング層３６２の中のボンディングコンタクト３６０と結合され得る。相互接続層３２０の中の適切な相互接続部は、結合されたボンディングコンタクト３５８および３６０を第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続することが可能である。次いで、導電的に接続されているＢＬ１３４および１３８、導電的に接続されているＷＬ１０８－１および１１８－１、ならびに、導電的に接続されている３Ｄ ＮＡＮＤメモリストリング１３２および１３６は、周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得る。
図３Ｂは、別の結合された３Ｄメモリデバイス３０１を図示しており、そこでは、結合された半導体構造体の対のＢＬおよびＷＬ（または、導体層）が、一緒に結合され、いくつかの実施形態によれば、結合された半導体構造体の対の中のメモリスタック（および、メモリセル）を導電的に接続している。結合された３Ｄメモリデバイス３００とは異なり、第３の半導体構造体は、第１の半導体構造体と第２の半導体構造体との間に位置決めされており、第１および第２の半導体構造体の両方に結合され得る。図３Ｂに示されているように、第１および第３の半導体構造体は、ボンディングインターフェース３２７において結合され得、第３および第２の半導体構造体は、ボンディングインターフェース３７９において結合され得る。パッドアウト相互接続層は、第２の半導体構造体の上方に形成され得る。いくつかの実施形態において、第３の半導体構造体は、上を向いた様式で、第１および第２の半導体構造体に結合されている。結合された３Ｄメモリデバイス３０１の中の第１の、第２の、および第３の半導体構造体のスタッキング順序は、結合された３Ｄメモリデバイス３００のものとは異なっているので、いくつかの実施形態において、結合された３Ｄメモリデバイス３０１の中の第１の、第２の、および第３の半導体構造体の相互接続層およびボンディング層は、結合された３Ｄメモリデバイス３００のものとは異なっている可能性がある。
いくつかの実施形態において、第１の半導体構造体は、メモリスタック１０８の上方に相互接続層３１１を含むことが可能であり、相互接続層３１１の上方に第１のボンディング層３１３を含むことが可能である。第１のボンディング層３１３は、ボンディングインターフェース３２７において第３の半導体構造体のボンディング層３８１と結合され得る。また、第３の半導体構造体は、デバイス層１２２の上方に相互接続層３２１を含み、また、ボンディングインターフェース３７９において第２の半導体構造体の第２のボンディング層３６５と結合されたボンディング層３６３を含むことが可能である。ボンディング層３８１および３６３は、第１および第２の半導体構造体の中のビットラインボンディングコンタクトおよびワードラインボンディングコンタクトを導電的に接続するために、複数のボンディングコンタクト（たとえば、３４５および３１７）をそれぞれ含むことが可能である。たとえば、ボンディングコンタクト３４５は、第１のビットラインボンディングコンタクト３４３ａを導電的に接続するための複数のボンディングコンタクトと、第１のワードラインボンディングコンタクト３４３ｂを導電的に接続するため別の複数のボンディングコンタクトとを含むことが可能であり、ボンディングコンタクト３１７は、第２のビットラインボンディングコンタクト３１５ａを導電的に接続すせるための複数のボンディングコンタクトと、第２のワードラインボンディングコンタクト３１５ｂを導電的に接続するための別の複数のボンディングコンタクトとを含むことが可能である。いくつかの実施形態において、第２の半導体構造体は、第２のボンディング層３６５の上方におよびメモリスタック１１８の下に、相互接続層３１９を含むことが可能である。パッドアウト相互接続層１２４は、半導体層１０５の上方に形成され得る。
第１のボンディング層３１３は、複数の第１のビットラインボンディングコンタクト３４３ａおよび複数の第１のワードラインボンディングコンタクト３４３ｂを含むことが可能であり、それらは、ボンディングインターフェース３２７において分配されており、第３の半導体構造体のボンディングコンタクト３４５と結合されている。第２のボンディング層３６５は、複数の第２のビットラインボンディングコンタクト３１５ａおよび複数の第２のワードラインボンディングコンタクト３１５ｂを含むことが可能であり、それらは、ボンディングインターフェース３７９において分配されており、第３の半導体構造体のボンディングコンタクト３１７と結合されている。第１のビットラインボンディングコンタクト３４３ａは、第１の導電性ルーティング３５７を通してＢＬ１３４に導電的に接続され得、第２のビットラインボンディングコンタクト３１５ａは、第２の導電性ルーティング３４７を通してＢＬ１３８に導電的に接続され得る。第１のワードラインボンディングコンタクト３４３ｂは、第１の導電性ルーティング３５７を通してＷＬ１０８－１（または、導体層１０８－１）に導電的に接続され得、第２のワードラインボンディングコンタクト３１５ｂは、第２の導電性ルーティング３４７を通してＷＬ１１８－１（または、導体層１１８－１）に導電的に接続され得る。第１および第２のビットラインボンディングコンタクト３４３ａおよび３１５ａは、第３の半導体構造体の中のボンディングコンタクト３１７（ボンディング層３６３の中）および３４５（ボンディング層３８１の中）、ならびに、第３の半導体構造体の中に延在する相互接続部３４９ａ（たとえば、ＴＳＶ）を通して、導電的に接続され得る。第１および第２のワードラインボンディングコンタクト３４３ｂおよび３１５ｂは、ボンディングコンタクト３１７（ボンディング層３６３の中）および３４５（ボンディング層３８１の中）、ならびに、第３の半導体構造体の中に延在する相互接続部３４９ｂ（たとえば、ＴＳＶ）を通して、導電的に接続され得る。したがって、ＢＬ１３４および１３８、ＷＬ１０８－１および１１８－１（または、導体層１０８－１および１１８－１）、ならびに、メモリスタック１０８および１１８は、導電的に接続され得る。
第１および第２のビットラインボンディングコンタクト３４３ａおよび３１５ａの分布および／または場所は、第１および第２のビットラインボンディングコンタクト３４２ａおよび３４４ａの分布および／または場所と同じであってもよくまたは異なっていてもよい。第１および第２のワードラインボンディングコンタクト３４３ｂおよび３１５ｂの分布および／または場所は、第１および第２のワードラインボンディングコンタクト３４２ｂおよび３４４ｂの分布および／または場所と同じであってもよくまたは異なっていてもよい。これらのボンディングコンタクトの分布に応じて、第１および第２の導電性ルーティング３５７および３４７の分布は、第１および第２のビットラインボンディングコンタクト３４３ａおよび３１５ａをそれぞれＢＬ１３４および１３８に導電的に接続するように、ならびに、第１および第２のワードラインボンディングコンタクト３４３ｂおよび３１５ｂをそれぞれＷＬ１０８－１および１１８－１に導電的に接続するように適切に決定／調節され得る。したがって、導電的に接続されているＷＬ１０８－１および１１８－１は、同じ相互接続部を通して、第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得、ＢＬ１３４および１３８は、同じ相互接続部を通して、第３の半導体構造体の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続され得る。次いで結合されたメモリスタック１０８および１１８およびＷＬ（または、導体層１０８－１および１１８－１）の中の３Ｄ ＮＡＮＤメモリストリング１３２および１３６は、導電的に接続され得る。
図４は、いくつかの実施形態による、導電的に接続されているＢＬおよび／または導電的に接続されているＷＬを有する結合された３Ｄメモリデバイスの概略平面図４００を図示している。平面図は、結合された３Ｄメモリデバイス１００、１０１、２００、２０１、３００、および３０１の中の導電的に接続されているＢＬおよび／または導電的に接続されているＷＬのレイアウト／場所を図示することが可能である。図４に示されているように、平面図４００は、コアアレイ領域、アレイ共通ソース（ＡＣＳ）ドライバーパッドアウト領域のうちの１つまたは複数（たとえば、１対）、ＢＬボンディングおよびパッドアウト領域のうちの１つまたは複数（たとえば、１対）、ＷＬボンディングおよびパッドアウト領域のうちの１つまたは複数（たとえば、１対）、およびボンディングパッド領域を含むことが可能である。コアアレイ領域は、メモリアレイが設置されている領域を表すことが可能である。ＡＣＳドライバーパッドアウト領域は、メモリアレイのＡＣＳおよび周辺回路を導電的に接続する接触パッドが位置付けされている領域を表すことが可能である。ボンディングパッド領域は、全体的なチップ（たとえば、周辺回路）のための接触パッドが位置付けされている領域を表すことが可能である。ＢＬボンディングおよびパッドアウト領域は、結合されたメモリスタックのＢＬがボンディングを通して導電的に接続されており、導電的に接続されているＢＬに導電的に接続されている相互接続部が位置付けされている領域を表すことが可能である。ＷＬボンディングおよびパッドアウト領域は、結合されたメモリスタックのＷＬがボンディングを通して導電的に接続されており、導電的に接続されているＷＬに導電的に接続されている相互接続部が位置付けされている領域を表すことが可能である。いくつかの実施形態において、ＢＬおよびＷＬボンディングおよびパッドアウト領域の数、場所、および／または面積は、たとえば、全体的なチップのレイアウトおよび／または配置を収容するように決定される（たとえば、最適化される）。
さまざまな実施形態において、結合された半導体構造体の対のメモリスタック（たとえば、１０８および１１８）のそれぞれは、それぞれの所望の場所において（たとえば、チップの中心において）、コアアレイ領域の中にフレキシブルに設置され、チップの中の構造体／デバイスの全体的な配置を最適化することが可能である。メモリスタック（たとえば、１０８および１１８）は、垂直方向に（たとえば、ｚ軸に沿って）互いに整合させられてもよくまたは整合させられなくてもよい。いくつかの実施形態において、メモリスタックは、垂直方向に互い違いの様式で配置され得る。すなわち、メモリスタックは、ｚ軸に沿って互いに整合させられておらず、たとえば、チップのための全体的な配置／ルーティングを最適化する。それぞれの半導体構造体の中の導電性ルーティング（たとえば、１４０、１４６、１４１、１４７、２４０、２４６、２４１、２４７、３４０ａ、３４０ｂ、３４６ａ、および／または３４６ｂ）は、それぞれのＷＬおよび／またはＢＬを、それぞれのボンディングコンタクトに導電的に接続されることとなるそれぞれのボンディングおよびパッドアウト領域に導電的に接続およびルーティングするように設計され得る。すなわち、それぞれの導電性ルーティングの一方の端部は、それぞれのＢＬ／ＷＬと接触しており、および／または、それに導電的に接続され得、導電性ルーティングの他方の端部は、それぞれのボンディングコンタクトと接触しており、および／またはそれに導電的に接続され得る。２つの端部の間の導電性ルーティングの配置は、それぞれの半導体構造体の中の構造体／デバイスのレイアウトに従うことが可能である。さまざまな実施形態において、それぞれの半導体構造体の中の導電性ルーティングの配置は、同じであってもまたは異なっていてもよい。
ボンディングコンタクトは、それぞれの導電性ルーティングと接触しているか、または、それに導電的に接続されており、ボンディングコンタクトは、それぞれのボンディングおよびパッドアウト領域においてそれぞれのボンディング層の中に分配され得、他のボンディング層の中のそれぞれのボンディングコンタクトと結合されている。いくつかの実施形態において、ボンディングコンタクトの合計数、および／または、メモリスタックの場所などのような要因に応じて、結合された半導体構造体の対のボンディングコンタクトは、２つ以上の部分へと分割されており、それらは、それぞれのボンディングおよびパッドアウト領域の中にそれぞれ位置付けされている。ボンディングコンタクトの分割は、導電性ルーティングおよび／または相互接続部の配置が最適化されることを可能にすることができる。たとえば、導電性ルーティングの長さおよび複雑さは、ＢＬおよび／またはＷＬのより近くにあるそれぞれのボンディングおよびパッドアウト領域にＢＬおよび／またはＷＬをルーティングすることによって最小化され得る。いくつかの実施形態において、メモリスタック１０８および１１８は、コアアレイ領域の中に設置され得る。
例では、結合された３Ｄメモリデバイス１００および１０１に関して、第１および第２のビットラインボンディングコンタクト（たとえば、結合された３Ｄメモリデバイス１００の中の１４２および１４４、ならびに、結合された３Ｄメモリデバイス１０１の中の１４３および１４５）は、ＢＬボンディングおよびパッドアウト領域の中で結合され得る。いくつかの実施形態において、それぞれの半導体構造体のＢＬからそれぞれのＢＬボンディングおよびパッドアウト領域までの距離に応じて、合計の結合された第１および第２のビットラインボンディングコンタクトは、複数の部分（たとえば、２つの部分）へと分割されており、したがって、それぞれのＢＬボンディングおよびパッドアウト領域は、結合された第１および第２のビットラインボンディングコンタクトの一部分を含む。たとえば、結合された第１および第２のビットラインボンディングコンタクトは、２つのＢＬボンディングおよびパッドアウト領域の中で分配するように均一に分割され得る。一方では、ＷＬ１０８－１（または、導体層１０８－１）の一部分、および、ＷＬ１１８－１（または、導体層１１８－１）の一部分は、それぞれのワードラインコンタクト１５０および１７４ならびに任意の適切な相互接続部および／またはボンディングコンタクトによって、ＷＬボンディングおよびパッドアウト領域のうちの１つに別個にルーティングされ得る。ＷＬ１０８－１（または、導体層１０８－１）の他の部分、および、ＷＬ１１８－１（または、導体層１１８－１）の他の部分は、それぞれのワードラインコンタクト１５０および１７４ならびに任意の適切な相互接続部および／またはボンディングコンタクトによって、ＷＬボンディングおよびパッドアウト領域のうちの他の１つに別個にルーティングされ得る。いくつかの実施形態において、ＷＬは、２つの部分へと均一に分割されており、それぞれは、より近いＷＬボンディングおよびパッドアウト領域にルーティングされている。
この例では、ＢＬボンディングおよびパッドアウト領域において、結合された第１および第２のビットラインボンディングコンタクトは、適切な相互接続部（たとえば、１４８または１４９）およびボンディングコンタクト（たとえば、１５８および１６０）を通して、周辺回路および／または接触パッド（たとえば、１７２）に導電的にさらに接続され得る。ＷＬボンディングおよびパッドアウト領域において、ワードラインコンタクト１５０および１７４は、適切な相互接続部（たとえば、１５４）およびボンディングコンタクト（たとえば、１５８および１６０）を通して、周辺回路および／または接触パッド（たとえば、１７２）に別個に導電的に接続され得る。
別の例において、結合された３Ｄメモリデバイス２００および２０１に関して、第１および第２のワードラインボンディングコンタクト（たとえば、結合された３Ｄメモリデバイス２００の中の２４２および２４４、ならびに、結合された３Ｄメモリデバイス２０１の中の２４３および２４５）は、ＷＬボンディングおよびパッドアウト領域の中でそれぞれ結合され得る。いくつかの実施形態において、それぞれの半導体構造体のＷＬからそれぞれのＷＬボンディングおよびパッドアウト領域までの距離に応じて、結合された第１および第２のワードラインボンディングコンタクトが分割されており、それぞれのＷＬボンディングおよびパッドアウト領域が、合計の結合された第１および第２のワードラインボンディングコンタクトの一部分を含むようになっている。たとえば、結合された第１および第２のワードラインボンディングコンタクトは、２つのＷＬボンディングおよびパッドアウト領域の中で分配するように均一に分割され得る。一方では、ＢＬ１３４の一部分、および、ＢＬ１３８の一部分は、それぞれの相互接続部および／またはボンディングコンタクトによって、ＢＬボンディングおよびパッドアウト領域のうちの１つに別個にルーティングされ得る。ＢＬ１３４の他の部分、および、ＢＬ１３８の他の部分は、それぞれの相互接続部および／またはボンディングコンタクトによって、ＢＬボンディングおよびパッドアウト領域のうちの他の１つに別個にルーティングされ得る。いくつかの実施形態において、ＢＬ１３４および１３８は、２つの部分へと均一に分割されており、それぞれは、より近いＢＬボンディングおよびパッドアウト領域にルーティングされている。
この例では、ＷＬボンディングおよびパッドアウト領域において、結合された第１および第２のワードラインボンディングコンタクトは、適切な相互接続部（たとえば、２４８または２４９）およびボンディングコンタクト（たとえば、２５８および２６０）を通して、周辺回路および／または接触パッド（たとえば、１７２）に導電的にさらに接続され得る。ＢＬボンディングおよびパッドアウト領域において、ＢＬ１３４および１３８に別個に導電的に接続されているボンディングコンタクト（たとえば、２５８）は、適切な相互接続部およびボンディングコンタクト（たとえば、２５８および２６０）を通して、周辺回路および／または接触パッド（たとえば、１７２）に導電的に接続され得る。
第３の例において、結合された３Ｄメモリデバイス３００および３０１に関して、第１および第２のビットラインボンディングコンタクト（たとえば、結合された３Ｄメモリデバイス３００の中の３４２ａおよび３４４ａ、ならびに、結合された３Ｄメモリデバイス３０１の中の３４３ａおよび３１５ａ）は、ＢＬボンディングおよびパッドアウト領域の中でそれぞれ整合および結合され得、第１および第２のワードラインボンディングコンタクト（たとえば、結合された３Ｄメモリデバイス３００の中の３４２ｂおよび３４４ｂ、ならびに、結合された３Ｄメモリデバイス３０１の中の３４３ｂおよび３１５ｂ）は、ＷＬボンディングおよびパッドアウト領域の中でそれぞれ整合および結合され得る。いくつかの実施形態において、それぞれの半導体構造体のＢＬからそれぞれのＢＬボンディングおよびパッドアウト領域までの距離、および／または、それぞれの半導体構造体のＷＬからそれぞれのＷＬボンディングおよびパッドアウト領域までの距離に応じて、結合された第１および第２のビットラインボンディングコンタクト、ならびに、結合された第１および第２のワードラインボンディングコンタクトは、それぞれ分割されており、それぞれのＢＬボンディングおよびパッドアウト領域が、合計の結合された第１および第２のビットラインボンディングコンタクトの一部分を有するようになっており、それぞれのＷＬボンディングおよびパッドアウト領域が、合計の結合された第１および第２のワードラインボンディングコンタクトの一部分を有するようになっている。たとえば、結合された第１および第２のワードラインボンディングコンタクトは、２つのＷＬボンディングおよびパッドアウト領域の中で分配するように均一に分割され得る。一方では、結合された第１および第２のビットラインボンディングコンタクトは、２つのＢＬボンディングおよびパッドアウト領域の中で分配するように均一に分割され得る。この例では、ＷＬボンディングおよびパッドアウト領域において、結合された第１および第２のワードラインボンディングコンタクトは、適切な相互接続部（たとえば、３４８ｂまたは３４９ｂ）およびボンディングコンタクト（たとえば、結合された３Ｄメモリデバイス３００の中の３５８および３６０、ならびに、結合された３Ｄメモリデバイス３０１の中の３１５ｂ、３１７、３４５、および３４３ｂ）を通して、周辺回路および／または接触パッド（たとえば、１７２）に導電的にさらに接続され得る。ＢＬボンディングおよびパッドアウト領域において、結合された第１および第２のビットラインボンディングコンタクトは、適切な相互接続部（たとえば、３４８ａまたは３４９ａ）およびボンディングコンタクト（たとえば、結合された３Ｄメモリデバイス３００の中の３５８および３６０、ならびに、結合された３Ｄメモリデバイス３０１の中の３１５ａ、３１７、３４５、および３４３ａ）を通して、周辺回路および／または接触パッド（たとえば、１７２）にさらに導電的に接続され得る。
図５Ａ～図５Ｆは、いくつかの実施形態による、導電的に接続されているＢＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成するための例示的な製作プロセスを図示している。図６Ａおよび図６Ｂは、いくつかの実施形態による、一緒に結合されているＷＬを備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成するための例示的な製作プロセスの一部を図示している。図７Ａおよび図７Ｂは、いくつかの実施形態による、導電的に接続されているＢＬおよびＷＬの両方をそれぞれ備えた１対の結合された半導体構造体を有する結合された３Ｄメモリデバイスを形成するための例示的な製作プロセスの一部を図示している。図１３は、いくつかの実施形態による、結合された３Ｄメモリデバイスを形成するための例示的な方法１３００のフローチャートである。方法１３００に示されている動作は、網羅的ではないということ、および、他の動作が、図示されている動作のいずれかの前に、後に、またはその間に、同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図１３に示されているものとは異なる順序で実施され得る。方法１３００は、図１Ａ、図２Ａ、および図３Ｂに示されている結合された３Ｄメモリデバイスを形成するために用いられ得る。
図１３を参照すると、方法１３００は、動作１３０２において開始し、動作１３０２では、第１の半導体構造体および第２の半導体構造体が形成される。第１の半導体構造体は、複数の第１のＢＬと、複数の第１の導体層と、複数の第１のビットラインボンディングコンタクトおよび／または複数の第１のワードラインボンディングコンタクトを備えた第１のボンディング層とを含む。第２の半導体構造体は、複数の第２のＢＬと、複数の第２の導体層と、複数の第２のビットラインボンディングコンタクトおよび／または複数の第２のワードラインボンディングコンタクトを備えた第２のボンディング層とを含む。図５Ａ、図６Ａ、および図７Ａは、対応する構造体を図示している。
図５Ａは、複数のビットラインボンディングコンタクトを備えたボンディング層をそれぞれ有する第１および第２の半導体構造体を図示している。図５Ａに示されているように、第１および第２の半導体構造体が形成され得る。第１の半導体構造体は、基板５０２と、基板５０２の上方のメモリスタック５０６と、メモリスタック５０６を通って垂直方向に延在する複数の３Ｄ ＮＡＮＤメモリストリング５１６と、３Ｄ ＮＡＮＤメモリストリング５１６に導電的に接続されている複数の第１のＢＬ５２２－１とを含むことが可能である。メモリスタック５０６は、複数のインタリーブされた導体層５０６－１および誘電体層５０６－２を含むことが可能である。導体層５０６－１は、それぞれＷＬの一部であることが可能であり、１つまたは複数のワードラインコンタクト５２４－１に導電的に接続されている。また、第１の半導体構造体は、メモリスタック５０６の上方に相互接続層５０８を含むことが可能であり、また、相互接続層５０８の上方にまたは相互接続層５０８の一部として第１のボンディング層５３８を含むことが可能である。第１のボンディング層５３８は、複数の第１のビットラインボンディングコンタクト５１８－１を含むことが可能であり、複数の第１のビットラインボンディングコンタクト５１８－１は、相互接続層５０８の中の複数の第１の導電性ルーティング５２０－１を通して、第１のＢＬ５２２－１に導電的に接続されている。
第２の半導体構造体は、第１の半導体構造体と同様であることが可能である。図５Ａに示されているように、第２の半導体構造体は、基板５０４と、基板５０４の上方のメモリスタック５１０と、メモリスタック５１０を通って垂直方向に延在する複数の３Ｄ ＮＡＮＤメモリストリング５１４と、３Ｄ ＮＡＮＤメモリストリング５１４に導電的に接続されている複数の第２のＢＬ５２２－２とを含むことが可能である。メモリスタック５１０は、複数のインタリーブされた導体層５１０－１および誘電体層５１０－２を含むことが可能である。導体層５１０－１は、それぞれＷＬの一部であることが可能であり、１つまたは複数のワードラインコンタクト５２４－２に導電的に接続されている。また、第２の半導体構造体は、メモリスタック５１０の上方に相互接続層５１２を含むことが可能であり、また、相互接続層５１２の上方にまたは相互接続層５１２の一部として第２のボンディング層５３６を含むことが可能である。第２のボンディング層５３６は、複数の第２のビットラインボンディングコンタクト５１８－２を含むことが可能であり、複数の第２のビットラインボンディングコンタクト５１８－２は、相互接続層５１２の中の複数の第２の導電性ルーティング５２０－２を通して、第２のＢＬ５２２－２に導電的に接続されている。メモリスタック５０６および５１０は、同じまたは異なるレベル／数の階段を有することが可能である。いくつかの実施形態において、それぞれの第１のビットラインボンディングコンタクト５１８－１は、それぞれの第２のビットラインボンディングコンタクト５１８－２に対応している。
図６Ａは、複数のワードラインボンディングコンタクトを備えたボンディング層をそれぞれ有する第１および第２の半導体構造体を図示している。図５Ａに示されている第１および第２の半導体構造体とは異なり、図６Ａでは、第１の半導体構造体の第１のボンディング層５３８は、複数の第１のワードラインボンディングコンタクト６２０－１を含み、複数の第１のワードラインボンディングコンタクト６２０－１は、複数の第１の導電性ルーティング６２２－１を通してＷＬ５０６－１（または、導体層５０６－１）に導電的に接続されており、複数の第１の導電性ルーティング６２２－１は、ワードラインコンタクト５２４－１に導電的に接続されている。第２の半導体構造体の第２のボンディング層５３６は、複数の第２のワードラインボンディングコンタクト６２０－２を含み、複数の第２のワードラインボンディングコンタクト６２０－２は、複数の第２の導電性ルーティング６２２－２を通してＷＬ５１０－１（または、導体層５１０－１）に導電的に接続されており、複数の第２の導電性ルーティング６２２－２は、ワードラインコンタクト５２４－１に導電的に接続されている。いくつかの実施形態において、第１および第２の導電性ルーティング６２２－１および６２２－２は、それぞれ相互接続層５０８および５１２の中にある。いくつかの実施形態において、それぞれの第１のワードラインボンディングコンタクト６２０－１は、それぞれの第２のワードラインボンディングコンタクト６２０－２に対応している。
図７Ａは、複数のビットラインボンディングコンタクトおよび複数のワードラインボンディングコンタクトを備えたボンディング層をそれぞれ有する第１および第２の半導体構造体を図示している。図５Ａおよび図６Ａに示されている第１および第２の半導体構造体とは異なり、図７Ａでは、第１の半導体構造体の第１のボンディング層５３８は、複数の第１のビットラインボンディングコンタクト７１８－１および複数の第１のワードラインボンディングコンタクト７２８－１を含む。第１のビットラインボンディングコンタクト７１８－１は、複数の第１の導電性ルーティング７２０－１を通して第１のＢＬ５２２－１に導電的に接続され得、第１のワードラインボンディングコンタクト７２８－１は、複数の第１の導電性ルーティング７３０－１を通して、ＷＬ５０６－１（または、導体層５０６－１）に導電的に接続され得、複数の第１の導電性ルーティング７３０－１は、ワードラインコンタクト５２４－１に導電的に接続されている。第２の半導体構造体の第２のボンディング層５３６は、複数の第２のビットラインボンディングコンタクト７１８－２および複数の第２のワードラインボンディングコンタクト７２８－２を含む。第２のビットラインボンディングコンタクト７１８－２は、複数の第２の導電性ルーティング７２０－２を通して第２のＢＬ５２２－２に導電的に接続され得、第２のワードラインボンディングコンタクト７２８－２は、複数の第２の導電性ルーティング７３０－２を通して、ＷＬ５１０－１（または、導体層５１０－１）に導電的に接続され得、複数の第２の導電性ルーティング７３０－２は、ワードラインコンタクト５２４－２に導電的に接続されている。いくつかの実施形態において、それぞれの第１のビットラインボンディングコンタクト７１８－１は、それぞれの第２のビットラインボンディングコンタクト７１８－２に対応しており、それぞれの第１のワードラインボンディングコンタクト７２８－１は、それぞれの第２のワードラインボンディングコンタクト７２８－２に対応している。
第１および第２の半導体構造体は、同様の方法／プロセスによって形成され得る。いくつかの実施形態において、メモリスタックが、基板の上方に形成され、メモリスタックを通って垂直方向に延在する３Ｄ ＮＡＮＤメモリストリングのアレイが形成される。図５Ａ、図６Ａ、および図７Ａに図示されているように、インタリーブされた犠牲層（図示せず）および誘電体層（たとえば、５０６－２または５１０－２）が、基板（たとえば、５０２または５０４）の上方に形成されている。インタリーブされた犠牲層および誘電体層は、誘電体スタック（図示せず）を形成することが可能である。いくつかの実施形態において、それぞれの犠牲層は、窒化ケイ素の層を含み、それぞれの誘電体層は、酸化ケイ素の層を含む。インタリーブされた犠牲層および誘電体層は、１つまたは複数の薄膜堆積プロセスによって形成され得、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）、原子層堆積（ＡＬＤ）、または、それらの任意の組み合わせを含む。いくつかの実施形態において、メモリスタック（たとえば、５０６または５１０）は、ゲート交換プロセスによって形成され得、たとえば、誘電体層に対して選択的な犠牲層のウェット／ドライエッチングを使用して、犠牲層を複数の導体層（たとえば、５０６－１または５１０－１）と交換し、結果として生じる凹部を導体層によって充填する。結果として、メモリスタック（たとえば、５０６または５１０）は、インタリーブされた導体層（たとえば、５０６－１または５１０－１）および誘電体層（たとえば、５０６－２または５１０－２）を含むことが可能である。いくつかの実施形態において、それぞれの導体層は、金属層（たとえば、タングステンの層など）を含む。他の実施形態では、メモリスタックは、ゲート交換プロセスなしで、導体層（たとえば、ドープされたポリシリコン層）および誘電体層（たとえば、酸化ケイ素層）を交互に堆積させることによって形成され得るということが理解される。いくつかの実施形態において、酸化ケイ素を含むパッド酸化物層が、メモリスタックと基板との間に形成されている。
複数の３Ｄ ＮＡＮＤメモリストリング（たとえば、５１６または５１４）が、基板の上方に形成され得、それぞれが、メモリスタックのインタリーブされた導体層および誘電体層を通って、垂直方向に延在している。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリングを形成するための製作プロセスは、ドライエッチングおよび／またはウェットエッチング（たとえば、ディープ反応性イオンエッチング（ＤＲＩＥ）など）を使用して、メモリスタックを通して基板の中へチャネル孔部を形成することを含み、基板からチャネルホールの下側部分の中にプラグをエピタキシャル成長させることがそれに続く。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリングを形成するための製作プロセスは、また、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組み合わせなど）を使用して、メモリフィルム（たとえば、トンネリング層、ストレージ層、およびブロッキング層）および半導体層などのような、複数の層によってチャネルホールをそれぞれ充填することを含む。いくつかの実施形態において、３Ｄ ＮＡＮＤメモリストリングを形成するための製作プロセスは、３Ｄ ＮＡＮＤメモリストリングの上側端部において凹部をエッチングすることによって、その後に、薄膜堆積プロセス（たとえば、ＡＬＤ、ＣＶＤ、ＰＶＤ、または、それらの任意の組み合わせなど）を使用して、半導体材料によって凹部を充填することによって、それぞれのチャネルホールの上側部分の中に別のプラグを形成することをさらに含む。
相互接続層（たとえば、５０８または５１２）が、メモリスタック（たとえば、５０６または５１０）および３Ｄ ＮＡＮＤメモリストリングのアレイの上方に形成され得る。相互接続層は、複数のＩＬＤ層の中にＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含み、３Ｄ ＮＡＮＤメモリストリングのアレイと電気的接続を行うことが可能である。いくつかの実施形態において、相互接続層は、複数のＩＬＤ層と、複数のプロセスにおいて形成されたその中の相互接続部とを含む。たとえば、相互接続層の中の相互接続部は、１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または、それらの任意の組み合わせを含む。相互接続部を形成するための製作プロセスは、また、フォトリソグラフィー、ＣＭＰ、ウェット／ドライエッチング、または任意の他の適切なプロセスを含むことが可能である。ＩＬＤ層は、１つまたは複数の薄膜堆積プロセスによって堆積された誘電材料を含むことが可能であり、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組み合わせを含む。
いくつかの実施形態において、相互接続層（たとえば、５０８または５１２）のフォーメーションは、また、３Ｄ ＮＡＮＤメモリストリング（たとえば、５１６または５１４）に導電的に接続されている複数のＢＬ（たとえば、５２２－１または５２２－２）と、ＢＬに導電的に接続されている複数の導電性ルーティング（たとえば、５２０－１、５２０－２、７２０－１、および７２０－２）とを形成することを含む。いくつかの実施形態において、相互接続層のフォーメーションは、ＷＬ（たとえば、５０６－１および５１０－１）に導電的に接続されている複数の導電性ルーティング（たとえば、６２２－１、６２２－２、７３０－１、および７３０－２）を形成することを含む。適切なビアおよび／または相互接続部が、ＢＬと導電性ルーティングとの間に形成され、電気的接続を行うことが可能である。ＢＬおよび導電性ルーティングのフォーメーションは、相互接続部のフォーメーションの一部であることが可能であり、したがって、詳細な説明は繰り返されていない。
ボンディング層（たとえば、５３８または５３６）は、相互接続層の上方に形成され得る。ボンディング層は、誘電体によって取り囲まれている複数のビットラインボンディングコンタクト（たとえば、５１８－１、５１８－２、７１８－１、および７１８－２）および／または複数のワードラインボンディングコンタクト（たとえば、６２０－１、６２０－２、７２８－１、および７２８－２）を含むことが可能である。いくつかの実施形態において、誘電体層は、１つまたは複数の薄膜堆積プロセスによって、相互接続層（たとえば、５０８または５１２）の上部表面の上に堆積されており、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組み合わせを含む。次いで、パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通るコンタクトホールを最初にパターニングすることによって、ボンディングコンタクトが、誘電体層を通して、相互接続層の中の相互接続部と接触して形成され得る。コンタクトホールは、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、コンタクトホールを充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。いくつかの実施形態において、ビットラインボンディングコンタクト（たとえば、５１８－１、５１８－２、７１８－１、および７１８－２）は、それぞれの導電性ルーティング（たとえば、５２０－１、５２０－２、７２０－１、および７２０－２）に導電的に接続され、および／または、それと接触しており、ＢＬ（たとえば、５２２－１および５２２－２）に導電的に接続されるようになっている。いくつかの実施形態において、ワードラインボンディングコンタクト（たとえば、６２０－１、６２０－２、７２８－１、および７２８－２）は、それぞれの導電性ルーティング（たとえば、６２２－１、６２２－２、７３０－１、および７３０－２）に導電的に接続され、および／または、それと接触している。
図１３に戻って参照すると、第１および第２の半導体構造体のフォーメーションの後に、方法１３００は、動作１３０４に進み、動作１３０４では、第１および第２の半導体構造体が、向かい合った様式で結合され、第１のビットラインボンディングコンタクトを第２のビットラインボンディングコンタクトと導電的に接続し、および／または、第１のワードラインボンディングコンタクトを第２のワードラインボンディングコンタクトと導電的に接続する。図５Ｂ、図６Ｂ、および図７Ｂは、対応する構造体を図示している。
図５Ｂ、図６Ｂ、および図７Ｂに示されているように、第１および第２の半導体構造体は、向かい合った様式で結合されており、それによって、ボンディングインターフェースを形成することが可能である。いくつかの実施形態において、第２の半導体構造体は、逆さまになるようにひっくり返されており、第１の半導体構造体は、上を向いている。次いで、第２の半導体構造体は、基板５０４が上を向いた状態で、第１の半導体構造体の上方にあることが可能である。いくつかの実施形態において、ボンディングインターフェース５７０、６７０、および７７０が、図５Ｂ、図６Ｂ、および図７Ｂの第１の半導体構造体と第２の半導体構造体との間にそれぞれ形成されている。いくつかの実施形態において、処理プロセス（たとえば、プラズマ処理、ウェット処理、および／または熱処理）が、ボンディングの前にボンディング表面に適用される。ボンディングは、ハイブリッドボンディングを含むことが可能である。いくつかの実施形態において、それぞれの第１のビットラインボンディングコンタクト（たとえば、５１８－１または７１８－１）は、図５Ｂおよび図７Ｂに示されているように、それぞれの第２のビットラインボンディングコンタクト（たとえば、５１８－２または７１８－２）と整合および結合されている。いくつかの実施形態において、それぞれの第１のワードラインボンディングコンタクト（たとえば、６２０－１または７２８－１）は、図６Ｂおよび図７Ｂに示されているように、それぞれの第２のワードラインボンディングコンタクト（たとえば、６２０－２または７２８－２）と整合および結合されている。ボンディングは、ハイブリッドボンディングを含むことが可能である。
いくつかの実施形態によれば、１対の結合された半導体構造体の概略図が、図１５に示されている。図１５は、１対の結合された半導体構造体の中の異なるコンポーネント（たとえば、ＢＬ、ＷＬ、ビットラインボンディングコンタクト、導電性ルーティング、およびメモリストリングなど）の空間的関係を図示している。
図１５に示されているように、第２の半導体構造体は、ボンディングインターフェースにおいて、第１の半導体構造体と結合されている。第１の半導体構造体は、複数の第１のメモリストリング（たとえば、５１６）と、第１のメモリストリングに導電的に接続されている複数の第１のＢＬ（ＢＬａ－１、ＢＬａ－１、…、ＢＬａ－ｎ）（たとえば、５２２－１）と、ボンディングインターフェースの上に分配されている複数の第１のビットラインボンディングコンタクトと、ビットラインボンディングコンタクトおよびＢＬを導電的に接続する複数の第１の導電性ルーティング（たとえば、５２０－１）とを含むことが可能である。同様に、第２の半導体構造体は、複数の第２のメモリストリング（たとえば、５１４）と、第２のメモリストリングに導電的に接続されている複数の第２のＢＬ（ＢＬｂ－１、ＢＬｂ－２、…、ＢＬｂ－ｎ）（たとえば、５２２－２）と、ボンディングインターフェースの上に分配されている複数の第２のビットラインボンディングコンタクトと、第２のビットラインボンディングコンタクトおよび第２のＢＬを導電的に接続する複数の第２の導電性ルーティング（たとえば、５２０－２）とを含むことが可能である。
いくつかの実施形態において、それぞれのＢＬは、適切なビアを通してそれぞれの導電性ルーティングに導電的に接続され得、それは、それぞれの半導体構造体のそれぞれの相互接続層（たとえば、５０８または５１２）の一部であることが可能である。図１５に示されているように、第１のＢＬは、第１のビアを通して第１の導電性ルーティングに導電的に接続され得、第２のＢＬは、第２のビアを通して第２の導電性ルーティングに導電的に接続され得る。いくつかの実施形態において、第１の／第２の導電性ルーティングの一方の端部は、それぞれのビアと接触しており、第１の／第２の導電性ルーティングの他方の端部は、それぞれのボンディング層（たとえば、それぞれのＢＬから横方向に離れているボンディング層の中のそれぞれのビットラインボンディングコンタクト（図示せず））と接触している。第１および第２のビアは、それぞれの相互接続層の中に垂直方向に延在することが可能である。第１および第２のビットライン導電性ルーティングの他方の端部は、それぞれのボンディング層の中の所望のボンディング場所（たとえば、ビットラインボンディング領域）まで延在し、第１および第２のＢＬの電気信号をボンディング場所までルーティング／延在させることが可能である。第１および第２のビットラインボンディングコンタクトは、ボンディング層の上に分配されており、ボンディングインターフェースにおいて一緒に結合され得る。したがって、第１および第２のＢＬは、ボンディングインターフェースの上の所望のボンディング場所においてルーティングされ、導電的に接続され得る。
図１５に示されているように、第１および第２の半導体構造体は、また、第１および第２の導体層（たとえば、５０６－１および５１０－１）を含むことが可能であり、第１および第２の導体層は、第１および第２の半導体構造体の第１および第２のＷＬとして機能する。第１および第２の導体層は、それぞれのメモリスタック（たとえば、５０６および５１０）の一部であることがそれぞれ可能である。第１および第２の３Ｄ ＮＡＮＤメモリストリングは、それぞれのメモリスタックを通って垂直方向に延在することが可能である。図には示されていないが、第１および第２のＷＬは、また、ワードラインコンタクト（たとえば、５２４－１および５２４－２、ならびに、それぞれの導電性ルーティング）などのような適切な相互接続部によって、それぞれのボンディング層の中の所望のボンディング場所（たとえば、ワードラインボンディング領域）にルーティングされ得る。第１および第２のワードラインボンディングコンタクトは、ボンディング層の上に分配されており、ボンディングインターフェースにおいて一緒に結合され得る。したがって、第１および第２のＷＬは、ボンディングインターフェースの上の所望のボンディング場所においてルーティングされ、導電的に接続され得る。いくつかの実施形態において、第１および第２のＢＬならびに第１および第２のＷＬは、両方とも、ボンディングインターフェースの上のそれぞれのボンディング場所においてルーティングされ、導電的に接続されている。
図１３に戻って参照すると、第１および第２の半導体構造体のボンディングの後に、方法１３００は、動作１３０６に進み、動作１３０６では、第１および第２の半導体構造体のうちの１つの基板が、半導体層を形成するために薄くされる。図５Ｃ、図６Ｂ、および図７Ｂは、対応する構造体を図示している。
図５Ｃ、図６Ｂ、および図７Ｂに示されているように、１対の結合された半導体構造体の上部における基板５０４が薄くされており、薄くされた上部基板５０４が、半導体層５４０（たとえば、単結晶シリコン層またはポリシリコン層）としての役割を果たすことができるようになっている。半導体層５４０の厚さは、約２００ｎｍから約５μｍの間（たとえば、２００ｎｍから５μｍの間）、または、約１５０ｎｍから約５０μｍの間（１５０ｎｍから５０μｍの間）にあることが可能である。基板５０４は、それに限定されないが、ウエハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の適切なプロセス、または、それらの任意の組み合わせを含むプロセスによって薄くされ得る。
いくつかの実施形態において、半導体層５４０が形成された後に、ボンディング層５４６が、半導体層５４０の上方に形成される。ボンディング層５４６は、誘電体によって取り囲まれている複数のボンディングコンタクト５４４を含むことが可能である。ボンディングコンタクト５４４は、第２の半導体構造体の中の任意の相互接続部に導電的に接続され得、それは、周辺回路（および、他のロジックプロセス適合型デバイス）に導電的に接続されることとなる。たとえば、ボンディングコンタクト５４４は、相互接続層５１２の中の相互接続部に導電的に接続され得、第２の導電性ルーティング（たとえば、５２０－２、６２０－２、７２０－２、および７３０－２）にさらに導電的に接続されることとなる。したがって、ボンディングコンタクト５４４は、任意の導電的に接続されているＢＬ（たとえば、５２２－１および５２２－２）および／または任意の導電的に接続されているＷＬ（たとえば、５０６－１および５１０－１）に導電的に接続され得る。
ボンディング層５４６は、半導体層５４０の上に誘電体層を堆積させることによって形成され得る。図５Ｃは、例として、対応する構造体を図示している。誘電体層は、１つまたは複数の薄膜堆積プロセスによって形成され得、１つまたは複数の薄膜堆積プロセスは、それに限定されないが、ＣＶＤ、ＰＶＤ、ＡＬＤ、または、それらの任意の組み合わせを含む。パターニングプロセス（たとえば、誘電体層の中の誘電材料のフォトリソグラフィーおよびドライ／ウェットエッチング）を使用して、誘電体層を通して、コンタクトホールを最初にパターニングすることによって、ボンディングコンタクト５４４が、誘電体層を通して、相互接続層５１２の中の相互接続部および／または導電性ルーティングと接触して形成され得る。コンタクトホールは、導体（たとえば、銅）によって充填され得る。いくつかの実施形態において、コンタクトホールを充填することは、導体を堆積させる前に、接着（グルー）層、バリア層、および／またはシード層を堆積させることを含む。相互接続部（たとえば、ＴＳＶ５４２など）は、第２の半導体構造体および／または第１の半導体構造体の中に形成され、ＢＬ５２２－１および５２２－２をそれぞれのボンディングコンタクト５４４に導電的に接続することが可能である。図には示されていないが、ボンディング層５４６と同じまたは同様のボンディング層が、また、図６Ｂおよび図７Ｂの半導体層５４０の上方に形成され得る。
図１３に戻って参照すると、基板が薄くされ、基板の上方のボンディング層が形成された後に、方法１３００は、動作１３０８に進み、動作１３０８では、第３の半導体構造体が、半導体層に結合される。図５Ｄおよび図５Ｅは、対応する構造体を図示している。
第３の半導体構造体を結合する前に、図５Ｄに示されているように、第３の半導体構造体が、別個の製作プロセスにおいて形成され得る。第３の半導体構造体は、基板５２６と、基板５２６の上方のデバイス層５４８と、デバイス層５４８の上方の相互接続層５５０と、相互接続層５５０の上方のまたは相互接続層５５０の一部としてのボンディング層５５２とを含むことが可能である。基板５２６は、基板５０２および５０４と同じであるかまたは同様であることが可能である。デバイス層５４８は、メモリスタック５０６および５１０のための周辺回路、および、任意の他のロジックプロセス適合型デバイスを含むことが可能である。複数のトランジスターが、周辺回路および任意の他のロジックプロセス適合型デバイスの全体または一部を形成することが可能である。相互接続層５５０は、任意の適切な導電性相互接続部を含み、周辺回路および任意の他のロジックプロセス適合型デバイスを第１および第２の半導体構造体の中の構造体と導電的に接続することが可能である。ボンディング層５５２は、ボンディング層５４６の中のボンディングコンタクト５４４とのボンディングのための複数のボンディングコンタクト５５４を含むことが可能である。ボンディングコンタクト５５４は、相互接続層５５０の中の相互接続部に導電的に接続され得る。
いくつかの実施形態において、第３の半導体構造体を形成するために、周辺回路（および、任意の他のロジックプロセス適合型デバイス）を有するデバイス層５４８が、基板５２６の上に形成され、相互接続層５５０が、デバイス層５４８の上方に形成され、ボンディング層５５２が、相互接続層５５０の上方にまたは相互接続層５５０の一部として形成される。いくつかの実施形態において、周辺回路（および、任意の他のロジックプロセス適合型デバイス）を形成するために、複数のトランジスターが、基板５２６の上に形成される。
いくつかの実施形態において、複数のトランジスターが、基板５２６の上に形成される。トランジスターは、それに限定されないが、フォトリソグラフィー、ドライ／ウェットエッチング、薄膜堆積、熱膨張、インプランテーション、ＣＭＰ、および任意の他の適切なプロセスを含む、複数のプロセスによって形成され得る。いくつかの実施形態において、ドープ領域は、イオンインプランテーションおよび／または熱拡散によって、基板５２６の中に形成され、それは、たとえば、トランジスターのソース領域および／またはドレイン領域として機能する。いくつかの実施形態において、アイソレーション領域（たとえば、ＳＴＩ）は、また、ウェット／ドライエッチングおよび薄膜堆積によって、基板５２６の中に形成される。トランジスターは、基板５２６の上にデバイス層５４８を形成することが可能である。いくつかの実施形態において、デバイス層５４８の中の他のロジックプロセス適合型デバイスが、同様の製作プロセスによって形成される。
さらに、相互接続層５５０が、デバイス層５４８の上方に形成され得る。相互接続層５５０は、ＭＥＯＬおよび／またはＢＥＯＬの相互接続部を含むことが可能であり、相互接続層５５０のフォーメーションは、相互接続層５０８および５１２のフォーメーションと同じであるかまたは同様であることが可能であり、詳細な説明は本明細書で繰り返されていない。ＩＬＤ層および相互接続部は、集合的に相互接続層５５０と称され得る。ボンディング層５５２は、相互接続層５５０の上方に形成され得る。ボンディング層５５２は、誘電体によって取り囲まれている複数のボンディングコンタクト５５４を含むことが可能である。ボンディング層５５２のフォーメーションは、ボンディング層５４６、５３８、および５３６のフォーメーションと同じであるかまたは同様であることが可能であり、詳細な説明は本明細書で繰り返されていない。
図５Ｅに示されているように、第３の半導体層は、逆さまにひっくり返されており、ボンディング層５４６に結合されている。ボンディングインターフェース５８０が、第２の半導体構造体と第３の半導体構造体との間に、たとえば、ボンディング層５４６とボンディング層５５０との間に形成され得る。第３の半導体層は、下を向いた様式で、第１および第２の半導体構造体に結合され得る。いくつかの実施形態において、ボンディングは、第１および第２の半導体構造体のボンディングと同様のハイブリッドボンディングを含む。ボンディングインターフェース５８０において、ボンディングコンタクト５５４は、ボンディングコンタクト５５４と結合され得、周辺回路（および、任意の他のロジックプロセス適合型デバイス）は、結合された第１および第２の半導体構造体の中の対応する構造体（たとえば、導電的に接続されているＢＬ５２２－１および５２２－２、ならびに／または、導電的に接続されているＷＬ５０６－１および５１０－１）に導電的に接続され得る。
図１３に戻って参照すると、第３の半導体構造体のボンディングの後に、方法１３００は、動作１３１０に進み、動作１３１０では、パッドアウト相互接続層が形成される。図５Ｆは、対応する構造体を図示している。
図５Ｆに示されているように、パッドアウト相互接続層５７６（接触パッド５７２と、接触パッド５７２に導電的に接続されている複数の相互接続部５７４とを含む）が形成され得る。いくつかの実施形態において、パッドアウト相互接続層５７６のフォーメーションの前に、基板５２６は、半導体層５６０を形成するために薄くされる。半導体層５６０のフォーメーションは、半導体層５４０のフォーメーションと同様であることが可能であり、詳細な説明は本明細書で繰り返されていない。
パッドアウト相互接続層５７６は、１つまたは複数のＩＬＤ層の中に形成されている相互接続部（たとえば、接触パッド５７２など）を含むことが可能である。相互接続部５７４は、相互接続層５５０の中の相互接続部および接触パッド５７２と接触していることが可能である。接触パッド５７２は、相互接続部５７４を導電的に接続するために半導体層５６０の上方にＷなどのような導電性材料を堆積させることによって形成され得る。
また、図５Ｃ～図５Ｆに図示されている動作１３０６～１３１０は、図６Ｂおよび図７Ｂの中の１対の結合された半導体構造体に対して実施され、第３の半導体構造体を１対の結合された半導体構造体に結合することが可能である。周辺回路および第３の半導体構造体の中の任意の他のロジックプロセス適合型デバイスは、１対の結合された半導体構造体の中の対応する構造体（たとえば、導電的に接続されているＷＬ５０６－１および５１０－１ならびに／または導電的に接続されているＢＬ５２２－１および５２２－２）に導電的に接続され得る。
図８Ａおよび図８Ｂは、いくつかの実施形態による、第１の半導体構造体と第２の半導体構造体との間に結合された第３の半導体を備えた結合された３Ｄメモリデバイスを形成するためのボンディング方法の一部を図示している。図示を容易にするために、方法１３００の中の動作と同様のまたは同じ動作は、示されていないかまたは詳細に説明されていない。いくつかの実施形態において、第３の半導体は、上を向いた様式で結合されている。ボンディング方法は、半導体構造体１Ｂ、２Ｂ、および３Ｂを形成するために用いられ得る。
図８Ａに示されているように、第１の、第２の、および第３の半導体構造体は、別個の製作プロセスによって形成され得る。第１の半導体構造体の相互接続層５０８は、複数の第１の導電性ルーティング８０６－１を含むことが可能であり、複数の第１の導電性ルーティング８０６－１は、任意の適切な相互接続部を通して、ＢＬ５２２－１および／またはＷＬ５０６－１（または、導体層５０６－１）に導電的に接続されている。相互接続層５０８の上方のまたは相互接続層５０８の一部としての第１のボンディング層８３８は、複数の第１のビットラインボンディングコンタクト８０４－１および／または複数の第１のワードラインボンディングコンタクト８０８－１を含むことが可能である。いくつかの実施形態において、第１のビットラインボンディングコンタクト８０４－１および／または第１のワードラインボンディングコンタクト８０８－１は、それぞれの第１の導電性ルーティング８０６－１に導電的に接続されており、ＢＬ５２２－１および／またはＷＬ５０６－１に導電的に接続されることとなる。同様に、第２の半導体構造体の相互接続層５１２は、複数の第２の導電性ルーティング８０６－２を含むことが可能であり、複数の第２の導電性ルーティング８０６－２は、任意の適切な相互接続部を通して、ＢＬ５２２－２および／またはＷＬ５１０－１（または、導体層５１０－１）に導電的に接続されている。相互接続層５１２の上方のまたは相互接続層５１２の一部としての第２のボンディング層８３６は、複数の第２のビットラインボンディングコンタクト８１６－２および／または複数の第２のワードラインボンディングコンタクト８１４－２を含むことが可能である。いくつかの実施形態において、第２のビットラインボンディングコンタクト８１６－２および／または第２のワードラインボンディングコンタクト８１４－２は、それぞれの第２の導電性ルーティング８０６－２に導電的に接続されており、ＢＬ５２２－２および／またはＷＬ５１０－１に導電的に接続されることとなる。
第３の半導体構造体の基板５２６は、半導体層５４０／５６０と同様の半導体層８６０を形成するために薄くされ得る。ボンディング層８５４は、半導体層８６０の上に形成され得、複数のボンディングコンタクト８０４－２および／または８０８－２（相互接続層５５０に導電的に接続されている）が、ボンディング層８５４の中に形成され得る。いくつかの実施形態において、ボンディング層８５４を形成するために、第３の半導体構造体の基板が、半導体層８６０を形成するために薄くされ、誘電体が半導体層８６０の上に堆積されるようにするために、第３の半導体が逆さまにひっくり返される。ボンディングコンタクト８０４－２が、誘電体の中に形成され得、ボンディング層８５４を形成する。ボンディング層８５４を形成するためのプロセスは、ボンディング層５４６を形成するためのプロセスと同様である。第３の半導体構造体の相互接続層５５０は、ボンディングコンタクト８０４－２および／または８０８－２に導電的に接続されている複数の相互接続部（たとえば、ＴＳＶ８１８および／または８１０）を含むことが可能である。いくつかの実施形態において、相互接続層５５０は、ボンディングコンタクト８０４－２、８１６－１、８０８－２、および／または８１４－１をデバイス層５４８の中の周辺回路（および／または、他のロジックプロセス適合型デバイス）に導電的に接続する任意の適切な相互接続部（たとえば、相互接続部８２２、８１８、および／または８１０）を含む。第３の半導体層のボンディング層８５２は、複数のボンディングコンタクト８１６－１および／または８１４－１を含むことが可能であり、複数のボンディングコンタクト８１６－１および／または８１４－１は、ボンディングコンタクト８０４－２および８０８－２にそれぞれ導電的に接続されている。
図８Ａに示されているように、第１および第３の半導体構造体は、一緒に結合され得る。ボンディングは、ハイブリッドボンディングを含むことが可能である。いくつかの実施形態において、第１および第３の半導体構造体の両方は、上を向いた様式で結合されている。ボンディングインターフェース８７０が、第１の半導体構造体と第３の半導体構造体との間に（すなわち、第１のボンディング層８３８とボンディング層８５４との間に）形成されている。いくつかの実施形態において、ボンディングインターフェースにおいて、第１のビットラインボンディングコンタクト８０４－１は、ボンディングコンタクト８０４－２と整合および結合されており、第１のワードラインボンディングコンタクト８０８－１は、ボンディングコンタクト８０８－２と整合および結合されている。
次いで、第２の半導体構造体は、逆さまにひっくり返され、第３の半導体構造体に結合され得る。第１および第３の半導体構造体のボンディング、ならびに、第３および第２の半導体構造体のボンディングは、ハイブリッドボンディングをそれぞれ含むことが可能である。図８Ｂに示されているように、ボンディングインターフェース８８０が、第２の半導体層と第３の半導体層との間に（すなわち、第２のボンディング層８３６とボンディング層８５２との間に）形成され得る。いくつかの実施形態において、ボンディングインターフェース８８０において、第２のビットラインボンディングコンタクト８１６－２は、ボンディングコンタクト８１６－１と整合および結合されており、第２のワードラインボンディングコンタクト８１４－２は、ボンディングコンタクト８１４－１と整合および結合されている。次いで、第１のビットラインボンディングコンタクト８０４－１は、ボンディングコンタクト８０４－２および８１６－１、ならびに、ＴＳＶ８１８などのような任意の適切な相互接続部を通して、第２のビットラインボンディングコンタクト８１６－２に導電的に接続され得る。また、次いで、第１のワードラインボンディングコンタクト８０８－１は、ボンディングコンタクト８０８－２および８１４－１、ならびに、ＴＳＶ８１０などのような任意の適切な相互接続部を通して、第２のワードラインボンディングコンタクト８１４－２に導電的に接続され得る。すなわち、ＢＬ（たとえば、５２２－１および５２２－２）およびＷＬ（たとえば、５０６－１および５１０－１）は、第３の半導体構造体の中でそれぞれ導電的に接続され得る。導電的に接続されているＢＬ５２２－１および５２２－２、ならびに、導電的に接続されているＷＬ５０６－１および５１０－１は、任意の適切な相互接続部（たとえば、ＴＳＶ８０８および８１０など）および相互接続部８２２を通して、周辺回路および任意の他のロジックプロセス適合型デバイスにそれぞれ接続され得る。
いくつかの実施形態において、第２の半導体構造体が第３の半導体構造体と結合された後に、第２の半導体構造体の基板５０４が、半導体層８４０を形成するために薄くされる。次いで、パッドアウト相互接続層が、半導体層８４０の上方に形成され得る。ボンディング、ボンディング層（たとえば、８３８、８５４、８５２、および８３６）のフォーメーション、半導体層８６０および８４０のフォーメーション、ならびに、パッドアウト相互接続層のフォーメーションは、方法１３００の説明を参照され得る。詳細な説明は、本明細書で繰り返されていない。
図１２Ａおよび図１２Ｂは、Ｎ対の結合された半導体構造体をそれぞれ有するスタック構造体１２００および１２０１の例示的なブロック図を図示しており、それぞれの対は、垂直方向に沿って別の対に背中合わせに結合されており、Ｎは、正の整数である。スタック構造体１２００では、１つまたは複数の対（たとえば、Ｎ対）の周辺回路（および／または、任意の他のロジックプロセス適合型デバイス）を含有する第３の半導体構造体は、Ｎ対の上方に位置付けされ得る。スタック構造体１２０１では、第３の半導体構造体は、Ｎ対の下に位置付けされ得る。スタック構造体１２００および１２０１は、基板をそれぞれ含むことが可能であり、基板は、スタック構造体１２００／１２０１の底部に位置付けされている。それぞれの対は、向かい合った様式で結合された第１および第２の半導体構造体を含むことが可能である。いくつかの実施形態において、それぞれの対において、第２の半導体構造体は、第１の半導体構造体の上方にある。第１および第２の半導体構造体のそれぞれは、また、複数の３Ｄ ＮＡＮＤメモリストリング、複数のＢＬ、および複数のＷＬ（たとえば、導体層）を含む。いくつかの実施形態において、スタック構造体１２００では、第Ｎの対の第１の半導体構造体の基板が、スタック構造体１２００の基板として保持され、第Ｎの対の中の第１の半導体構造体の中のメモリスタックが、基板の上方に形成されており、Ｎ対の中のすべての他の第１および第２の半導体構造体ならびに第３の半導体構造体の中のメモリスタックが、それぞれの半導体層の上に形成されている。いくつかの実施形態において、パッドアウト相互接続層（１つまたは複数の接触パッドを含む）が、第３の半導体構造体の半導体層の上方に形成され得る。いくつかの実施形態において、スタック構造体１２０１では、第３の半導体構造体の基板が、スタック構造体１２０１の基板として保持され、Ｎ対の中の第１および第２の半導体構造体のそれぞれの中のメモリスタックが、それぞれの半導体層の上に形成されている。いくつかの実施形態において、パッドアウト相互接続層が、第１の対の中の第２の半導体構造体の半導体層の上方に形成され得る。
さまざまな実施形態において、１つの対の中に結合された対応する構造体は、別の対と同じであってもまたは異なっていてもよい。たとえば、第１の対では、第１および第２の半導体構造体のＢＬは、同じ相互接続部を通して、第３の半導体構造体に結合されて導電的に接続され得、第１および第２の半導体構造体のＷＬは、第３の半導体構造体に結合されていないことが可能であり、２つの異なる相互接続部（または、２つの異なるセットの相互接続部）を通して、第３の半導体構造体に導電的に接続され得る。第２の対では、第１および第２の半導体構造体のＷＬは、同じ相互接続部を通して、第３の半導体構造体に結合されて導電的に接続され得、第１および第２の半導体構造体のＢＬは、第３の半導体構造体に結合されていないことが可能であり、２つの異なる相互接続部（または、２つの異なるセットの相互接続部）を通して、第３の半導体構造体に導電的に接続され得る。第３の対では、第１および第２の半導体構造体のＷＬは、同じ相互接続部を通して、第３の半導体構造体に結合されて導電的に接続され得、第１および第２の半導体構造体のＢＬは、同じ相互接続部を通して、第３の半導体構造体に導電的に接続され得る。いくつかの実施形態において、すべての対の中の結合された構造体は、同じであることが可能である。たとえば、すべての対の中のＢＬは、結合され得、すべての対の中のＷＬは、別個になっていることが可能である。それぞれの対の中で結合された特定の構造体、同じ／異なる結合された構造体を備えた対の数、および／または、特定の結合された構造体の対が配置されている順序は、本開示の実施形態によって限定されるべきではない。
図９～図１１は、いくつかの実施形態によるスタック構造体９００、１０００、および１１００を図示しており、それぞれが、複数の対の結合された半導体構造体を有しており、結合された半導体構造体のすべての対に関して周辺回路を有する同じ半導体構造体を共有している。適切な相互接続部（たとえば、ＴＳＶなど）が用いられ、複数の対を通って延在し、複数の対を導電的に接続することが可能である。ボンディングコンタクトは、それぞれのボンディングインターフェースに配設され、隣接する半導体構造体の中の任意の適切な相互接続部を導電的に接続することが可能である。それぞれの対は、１対のメモリスタック、ならびに、複数の導電的に接続されているＢＬおよび／または複数の導電的に接続されているＷＬを含むことが可能である。図示を容易にするために、それぞれのスタック構造体は、２対の結合された半導体構造体を含む。
スタック構造体９００、１０００、および１１００のそれぞれは、それぞれのスタック構造体の底部において、基板（たとえば、９０２、１００２、および１１０２）を含むことが可能であり、基板の上方において、複数の対のメモリスタックが、向かい合った様式で結合されている。スタック構造体の底部におけるメモリスタックを除いて、それぞれのメモリスタックは、半導体層の上にあることが可能であり、半導体層は、メモリスタックがその上方に形成されている場所において基板を薄くすることによって形成され得る。対の中のそれぞれの半導体構造体は、メモリスタックと、複数の３Ｄ ＮＡＮＤメモリストリングと、複数のＢＬと、複数のＷＬ（たとえば、導電性層）とを含むことが可能である。それぞれの半導体構造体は、ハイブリッドボンディングを通して別の半導体構造体と結合され得る。結合された半導体構造体のそれぞれの対は、背中合わせの様式でハイブリッドボンディングを通して別の対に結合され得る。
図９に示されているように、スタック構造体９００は、２対の半導体構造体を含み、それぞれが、第１の半導体構造体および第２の半導体構造体を含む。いくつかの実施形態において、第１の対は、ボンディングインターフェース９３４－２において、背中合わせの様式で第２の対と結合されている。第１の対は、第１の半導体構造体９１２を含むことが可能であり、第１の半導体構造体９１２は、ボンディングインターフェース９３４－１において、向かい合った様式で第２の半導体構造体９１４と結合されている。第２の対は、第１の半導体構造体９１６を含むことが可能であり、第１の半導体構造体９１６は、ボンディングインターフェース９３４－３において、向かい合った様式で第２の半導体構造体９１８と結合されている。第３の半導体構造体９２０（上部表面においてパッドアウト相互接続層９２２を備えている）が、ボンディングインターフェース９３４－４において、下を向いた様式で第２の対と結合され得る。いくつかの実施形態において、それぞれの対の中の第１および第２の半導体構造体のＢＬは、それぞれのビットラインボンディングコンタクト（たとえば、９２４－１および９２４－２、ならびに、９２６－１および９２６－２）を通して、それぞれのボンディングインターフェースにおいてルーティングおよび結合されており、また、同じ相互接続部を通して、第３の半導体構造体９２０に導電的に接続されている。いくつかの実施形態において、それぞれの対の中の第１および第２の半導体構造体のＷＬ（たとえば、導体層）は、別個に第３の半導体構造体９２０に導電的に接続されている。
図１０に示されているように、スタック構造体１０００は、２対の半導体構造体を含み、それぞれが、第１の半導体構造体および第２の半導体構造体を含む。いくつかの実施形態において、第１の対は、ボンディングインターフェース１０３４－２において、背中合わせの様式で第２の対と結合されている。第１の対は、第１の半導体構造体１０１２を含むことが可能であり、第１の半導体構造体１０１２は、ボンディングインターフェース１０３４－１において、向かい合った様式で第２の半導体構造体１０１４と結合されている。第２の対は、第１の半導体構造体１０１６を含むことが可能であり、第１の半導体構造体１０１６は、ボンディングインターフェース１０３４－３において、向かい合った様式で第２の半導体構造体１０１８と結合されている。第３の半導体構造体１０２０（上部表面においてパッドアウト相互接続層１０２２を備えている）が、ボンディングインターフェース１０３４－４において、下を向いた様式で第２の対と結合され得る。いくつかの実施形態において、それぞれの対の中の第１および第２の半導体構造体のＷＬ（たとえば、導体層）は、それぞれのＷＬボンディングコンタクト（たとえば、１０３２－１および１０３２－２、ならびに、１０３６－１および１０３６－２）を通して、それぞれのボンディングインターフェースにおいてルーティングおよび結合されており、また、同じ相互接続部を通して、第３の半導体構造体１０２０に導電的に接続されている。いくつかの実施形態において、それぞれの対の中の第１および第２の半導体構造体のＢＬは、別個に第３の半導体構造体１０２０に導電的に接続されている。
図１１に示されているように、スタック構造体１１００は、２対の半導体構造体を含み、それぞれが、第１の半導体構造体および第２の半導体構造体を含む。いくつかの実施形態において、第１の対は、ボンディングインターフェース１１３４－２において、背中合わせの様式で第２の対と結合されている。第１の対は、第１の半導体構造体１１１２を含むことが可能であり、第１の半導体構造体１１１２は、ボンディングインターフェース１１３４－１において、向かい合った様式で第２の半導体構造体１１１４と結合されている。第２の対は、第１の半導体構造体１１１６を含むことが可能であり、第１の半導体構造体１１１６は、ボンディングインターフェース１１３４－３において、向かい合った様式で第２の半導体構造体１１１８と結合されている。第３の半導体構造体１１２０（上部表面においてパッドアウト相互接続層１１２２を備えている）が、ボンディングインターフェース１１３４－４において、下を向いた様式で第２の対と結合され得る。いくつかの実施形態において、それぞれのボンディングインターフェースにおいて、それぞれの対の中の第１および第２の半導体構造体のＢＬは、それぞれのビットラインボンディングコンタクト（たとえば、１１２４－１および１１２４－２、ならびに、１１２６－１および１１２６－２）を通してルーティングおよび結合されており、それぞれの対の中の第１および第２の半導体構造体のＷＬ（たとえば、導体層）は、それぞれのワードラインボンディングコンタクト（たとえば、１１３２－１および１１３２－２、ならびに、１１３６－１および１１３６－２）を通してルーティングおよび結合されている。それぞれの対の中の導電的に接続されているＢＬは、それぞれの同じ相互接続部を通して、第３の半導体構造体１１２０に導電的に接続され得、それぞれの対の中の導電的に接続されているＷＬは、それぞれの同じ相互接続部を通して、第３の半導体構造体１１２０に導電的に接続され得る。
図１４は、いくつかの実施形態による、スタック構造体１２００を形成するための例示的な方法１４００のフローチャートである。方法１４００に示されている動作は、網羅的ではないということ、および、他の動作が、図示されている動作のいずれかの前に、後に、またはその間に、同様に実施され得るということが理解される。さらに、動作のうちのいくつかは、同時に、または、図１４に示されているものとは異なる順序で実施され得る。図示を容易にするために、方法１４００は、図５および図９～図１２を考慮して説明され得る。
方法１４００は、動作１４０２において開始し、動作１４０２では、複数の対の半導体構造体が形成される。それぞれの対は、結合されていない第１の半導体構造体および第２の半導体構造体を含む。たとえば、Ｎ対の半導体構造体が形成される（たとえば、スタック構造体１２００を参照すると）。それぞれの対は、第１の半導体および第２の半導体構造体を含むことが可能であり、それらは、別個の製作プロセスで形成される（たとえば、図５Ａの中の第１および第２の半導体構造体の説明を参照すると）。第１および第２の半導体構造体は、基板の上方のメモリスタックと、メモリスタックを通って延在する複数の３Ｄ ＮＡＮＤメモリストリングと、３Ｄ ＮＡＮＤメモリストリングに導電的に接続されている複数のＢＬと、メモリスタックの一部としての複数のＷＬ（または、導体層）とをそれぞれ含むことが可能である。それぞれの対において、第１および第２の半導体構造体のＢＬおよび／またはＷＬは、それぞれのボンディング領域にルーティングされており（たとえば、図４の説明を参照すると）、第１および第２の半導体構造体が対として一緒に結合されると、その後に結合されることとなる。
いくつかの実施形態において、それぞれの対は、１対のボンディング層を含み、１対のボンディング層は、その後に、ボンディングインターフェースの反対側に位置付けされる。第Ｎの対を除いて、それぞれの対は、また、他の対／第３の半導体構造体（たとえば、結合された３Ｄメモリデバイス９００～１１００を参照すると）とのボンディングのために、上部表面および底部表面のそれぞれの上にボンディング層を含む。それぞれのボンディング層は、別の対との導電性コンタクトを形成するために（たとえば、図９～図１２に示されている構造体を参照すると）、複数のボンディングコンタクト（たとえば、導電的に接続されているＢＬに導電的に接続されているボンディングコンタクト、それぞれの対の導電的に接続されているＷＬ、ならびに／または、別個のＢＬおよびＷＬ）を含むことが可能である。
複数の対の半導体構造体が形成された後に、方法１４００は、動作１４０４および１４０６に進み、動作１４０４および１４０６では、結合された半導体構造体の対が結合され、Ｎ対の結合された半導体構造体が形成された後に、スタックの上部における第２の半導体構造体の基板が、上部半導体層を形成するために薄くされる。いくつかの実施形態において、１つの対の中の第１および第２の半導体構造体は、向かい合った様式で結合され、対同士は、背中合わせの様式で互いに結合される。説明をしやすくするために、第２の半導体構造体は、それぞれの対の中で第１の半導体構造体の上方にある。
第Ｎの対（たとえば、底部対）の第１の半導体構造体は、スタック構造体の底部にあることが可能である。第Ｎの対の中の第１の半導体構造体の基板は、スタック構造体のための基板として機能するように維持され得る。第Ｎの対の第２の半導体構造体は、逆さまにひっくり返され、第Ｎの対の第１の半導体構造体と整合および結合され得る（たとえば、図５Ｂの説明を参照すると）。第Ｎの対の中の第２の半導体構造体の基板は、半導体層を形成するために薄くされ得る。随意的に、ボンディング層が、半導体層の上方に形成され得る（たとえば、図５Ｃの説明を参照すると）。
次いで、第（Ｎ－１）の対の第１の半導体構造体（基板が薄くされている）が、背中合わせの様式で、第Ｎの対の第２の半導体構造体に結合され得、したがって、第（Ｎ－１）の対の第１の半導体構造体が、第Ｎの対の上方にあり、上を向いている。いくつかの実施形態において、第（Ｎ－１）の対の第１の半導体構造体の基板は、第（Ｎ－１）の対が第Ｎの対に結合される前に薄くされる。次いで、第（Ｎ－１）の対の第２の半導体構造体は、第（Ｎ－１）の対の第１の半導体構造体と整合および結合され得る。いくつかの実施形態において、第（Ｎ－１）の対の第２の半導体構造体の基板は、それが第（Ｎ－１）の対の第１の半導体構造体に結合された後に薄くされる。いくつかの実施形態において、所望の数の対が形成されるまで結合および薄くするプロセスを繰り返すことによって、１つまたは複数の対が、第Ｎの対の上方にスタックされ得る。いくつかの実施形態において、第１の半導体構造体および第２の半導体構造体は、ｚ軸に沿って交互に結合され、Ｎ対の結合された半導体構造体を形成する。いくつかの実施形態において、１つまたは複数の対のそれぞれの基板は、それぞれの半導体層を形成するために薄くされ得る。隣接する対同士の間の導電性接続は、それぞれのボンディングインターフェースにおけるボンディングコンタクト、および、ボンディングインターフェース同士の間の相互接続部（たとえば、ＴＳＶ）によって形成され得る。いくつかの実施形態において、第１の対（たとえば、スタック構造体の上部の対）の中の第２の半導体構造体の基板は、上部半導体構造体を形成するために薄くされる（図５Ｃおよび図５Ｄの説明を参照すると）。
Ｎ対が一緒に結合された後に、方法１４００は、動作１４０８に進み、動作１４０８では、第３の半導体構造体が、上部半導体層に結合される。第３の半導体構造体は、ハイブリッドボンディングによって、下を向いた様式で、Ｎ対に結合され得る（図５Ｅおよび図９～図１２の説明を参照すると）。第３の半導体構造体とＮ対の結合された半導体構造体との間の導電性接続が、ボンディングインターフェースに形成され得る。いくつかの実施形態において、第３の半導体構造体の基板は、別の半導体層を形成するために薄くされる（図５Ｅの説明を参照すると）。
別の半導体層が形成された後に、方法１４００は、動作１４１０に進み、動作１４１０では、パッドアウト相互接続層が、別の半導体層の上方に形成される（図５Ｆおよび図９～図１２の説明を参照すると）。方法１４００の中の結合動作および薄くする動作は、方法１３００の説明を参照され得、本明細書で繰り返されていない。
示されていないが、いくつかの実施形態において、Ｎ対の結合された半導体構造体は、第３の半導体構造体の上方に形成され（たとえば、スタック構造体１２０１を参照すると）、パッドアウト相互接続層は、上部半導体層の上方に形成され、上部半導体層は、第１の対の第２の半導体構造体の基板を薄くすることによって形成される。このケースでは、第３の半導体構造体は、結合された３Ｄメモリデバイスの底部にあることが可能であり、第３の半導体構造体の基板は、結合された３Ｄメモリデバイスの基板として保持され得る。第１の結合された３Ｄメモリデバイスがハイブリッドボンディングを使用して第３の結合された３Ｄメモリデバイスに結合される前に、第Ｎの対の第１の結合された３Ｄメモリデバイスの基板は、半導体層を形成するために薄くされ得る。次いで、第Ｎの対の第２の半導体構造体は、向かい合った様式で、第１の半導体構造体に結合され得、第２の半導体構造体が第１の半導体構造体の上方にある状態になっている。次いで、第Ｎの対の第１の半導体構造体の基板は、別の半導体層を形成するために薄くされ得る（たとえば、図５Ｂおよび図５Ｃの説明を参照すると）。繰り返すと、第（Ｎ－１）の対が、背中合わせの様式で第Ｎの対に結合され得、第１および第２の半導体構造体の基板は、両方ともそれぞれの半導体層を形成するために薄くされ得る。いくつかの実施形態において、所望の数の対が形成されるまで結合および薄くするプロセスを繰り返すことによって、１つまたは複数の対が、第Ｎの対の上方にスタックされ得る。いくつかの実施形態において、１つまたは複数の対のそれぞれの基板は、それぞれの半導体層を形成するために薄くされ得る。隣接する対同士の間の、および、第３の半導体とＮ対の結合された半導体構造体との間の導電性接続は、それぞれのボンディングインターフェースにおけるボンディングコンタクト、および、ボンディングインターフェース同士の間の相互接続部（たとえば、ＴＳＶ）によって形成され得る。いくつかの実施形態において、第１の対（たとえば、スタック構造体の上部の対）の中の第２の半導体構造体の基板は、上部半導体構造体を形成するために薄くされ（図５Ｃおよび図５Ｄの説明を参照すると）、上部半導体層の上方にパッドアウト相互接続層を形成する。
本開示の実施形態によれば、３Ｄメモリデバイスは、第１の半導体構造体および第２の半導体構造体を含む。第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングおよび複数の第１のＢＬを含む。第１のＢＬのうちの少なくとも１つは、第１のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続され得る。また、第１の半導体構造体は、複数の第１の導体層と、複数の第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクト、および、第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する、第１のボンディング層とを含む。第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングおよび複数の第２のＢＬを含む。第２のＢＬのうちの少なくとも１つは、第２のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続され得る。また、第２の半導体構造体は、複数の第２の導体層と、複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクト、および、第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを有する、第２のボンディング層とを含む。３Ｄメモリデバイスは、第１のボンディング層と第２のボンディング層との間にボンディングインターフェースをさらに含む。ボンディングインターフェースにおいて、第１のビットラインボンディングコンタクトは、第２のビットラインボンディングコンタクトに導電的に接続され得、第１のワードラインボンディングコンタクトは、第２のワードラインボンディングコンタクトに導電的に接続されている。
いくつかの実施形態において、第１のＮＡＮＤメモリストリングのうちの少なくとも１つは、結合された第１および第２のビットラインボンディングコンタクトを通して、第２のＮＡＮＤメモリストリングのうちの少なくとも１つに導電的に接続されており、第１の導体層のうちの少なくとも１つは、結合された第１および第２のワードラインボンディングコンタクトを通して、第２の導体層のうちの少なくとも１つに導電的に接続されている。
いくつかの実施形態において、第１の半導体構造体は、ボンディングインターフェースにおける第１のボンディング層、および第１のボンディング層の下の第１のＢＬを含む。いくつかの実施形態において、第２の半導体構造体は、第２のメモリスタックにおける第２のＢＬ、および第２のボンディング層の上方の第２のボンディング層を含む。
いくつかの実施形態において、第１の半導体構造体は、第１のボンディング層の下の第１のメモリスタックと、第１のメモリスタックを通って垂直方向に延在する複数の第１のＮＡＮＤメモリストリングとをさらに含む。第１のメモリスタックは、インタリーブされた複数の第１の導体層および複数の第１の絶縁層を含むことが可能である。いくつかの実施形態において、第２の半導体構造体は、第２のボンディング層の上方の第２のメモリスタックと、第２のメモリスタックを通って垂直方向に延在する複数の第２のＮＡＮＤメモリストリングとをさらに含む。第２のメモリスタックは、インタリーブされた複数の第２の導体層および複数の第２の絶縁層を含むことが可能である。
いくつかの実施形態において、複数の第１および第２のＢＬは、第１および第２のＢＬから横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されており；複数の第１および第２の導体層は、第１および第２の導体層から横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されている。
いくつかの実施形態において、第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングと第１のボンディング層との間に複数の第１の導電性ルーティングを有する第１の相互接続層を含む。いくつかの実施形態において、第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングと第２のボンディング層との間に複数の第２の導電性ルーティングを有する第２の相互接続層を含む。第１のＢＬおよび第１の導体層は、第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされ得、第２のＢＬおよび第２の導体層は、第２の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされ得る。
いくつかの実施形態において、複数の第１のＢＬおよび第２のＢＬは、互い違いの様式で垂直方向に配置されており；第１のメモリスタックおよび第２のメモリスタックは、互い違いの様式で垂直方向に配置されており；第１および第２のＢＬのそれぞれは、それぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれのビットラインボンディングコンタクトに導電的に接続されており；第１および第２の導体層のそれぞれは、別のそれぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれの導体ボンディングコンタクトに導電的に接続されている。
いくつかの実施形態において、３Ｄメモリデバイスは、第２の半導体構造体の上方の第３の半導体構造体であって、第３の半導体構造体は、第１および第２のメモリスタックの周辺回路を有する、第３の半導体構造体と；第２の半導体構造体と第３の半導体構造体の第３のボンディング層との間の第２のボンディングインターフェースとをさらに含む。
いくつかの実施形態において、第２の半導体構造体は、第２のＮＡＮＤメモリストリングの上方に第２のＮＡＮＤメモリストリングと接触して半導体層を含み；第１の半導体構造体は、第１のＮＡＮＤメモリストリングの下に第１のＮＡＮＤメモリストリングと接触して基板を含む。いくつかの実施形態において、第３の半導体構造体は、第３のボンディング層と周辺回路との間の第３の相互接続層と、第３の相互接続層の上方に第３の相互接続層と接触している周辺回路と、周辺回路の上方に周辺回路と接触している第２の半導体層と、第２の半導体層の上方のパッドアウト相互接続層とを含む。
いくつかの実施形態において、３Ｄメモリデバイスは、第２の半導体構造体の下の第３の半導体構造体であって、第３の半導体構造体は、第１および第２のメモリスタックの周辺回路を有する、第３の半導体構造体と；第２の半導体構造体と第３の半導体構造体の第３のボンディング層との間の第２のボンディングインターフェースとをさらに含む。
いくつかの実施形態において、第２の半導体構造体は、第２のＮＡＮＤメモリストリングの上方に第２のＮＡＮＤメモリストリングに接触した半導体層と、半導体層の上方に周辺回路に導電的に接続されているパッドアウト相互接続層とを含む。いくつかの実施形態において、第１の半導体構造体は、第１のＮＡＮＤメモリストリングの下に第１のＮＡＮＤメモリストリングと接触した第２の半導体層を含む。いくつかの実施形態において、第３の半導体構造体は、第３のボンディング層の下に第３のボンディング層と接触した第３の相互接続層と、第３の相互接続層の下方に第３の相互接続層と接触した周辺回路と、周辺回路の下に周辺回路と接触した基板とを含む。
いくつかの実施形態において、３Ｄメモリデバイスは、複数のビア構造体をさらに含み、複数のビア構造体は、パッドアウト相互接続層から第３の相互接続層の中へ垂直方向に延在し、周辺回路に導電的に接続されるようになっている。
いくつかの実施形態において、周辺回路は、第３のボンディング層に導電的に接続されており、第３のボンディング層は、第１および第２のＮＡＮＤメモリストリングならびに第１および第２の導体層に導電的に接続されている。
本開示の実施形態によれば、３Ｄメモリデバイスは、複数の対の結合された半導体構造体を有するスタック構造体を含む。対のそれぞれは、第１の半導体構造体を含み、第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングと、それぞれの第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のＢＬと、複数の第１の導体層と、第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび第１の導体層に導電的に接続されている複数の第１の導体コンタクトを有する第１のボンディング層とをそれぞれ有している。また、対のそれぞれは、第２の半導体構造体を含み、第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングと、それぞれの第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬと、複数の第２の導体層と、複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび第２の導体層に導電的に接続されている複数の第２の導体コンタクトを有する第２のボンディング層とをそれぞれ有している。また、対のそれぞれは、第１のボンディング層と第２のボンディング層との間のボンディングインターフェースを含む。それぞれ、第１のビットラインボンディングコンタクトは、第２のビットラインボンディングコンタクトと接触していることが可能であり、第１のワードラインボンディングコンタクトは、第２のワードラインボンディングコンタクトと接触している。３Ｄメモリデバイスは、第３の半導体構造体をさらに含み、第３の半導体構造体は、スタック構造体に結合されて導電的に接続されている。第３の半導体構造体は、結合された半導体構造体の少なくとも１つの対の周辺回路を含むことが可能である。
いくつかの実施形態において、第１のＮＡＮＤメモリストリングのうちの少なくとも１つは、結合された第１および第２のビットラインボンディングコンタクトを通して、第２のＮＡＮＤメモリストリングのうちの少なくとも１つに導電的に接続されており；第１の導体層のうちの少なくとも１つは、結合された第１および第２のワードラインボンディングコンタクトを通して、第２の導体層のうちの少なくとも１つに導電的に接続されている。
いくつかの実施形態において、第１の半導体構造体は、ボンディングインターフェースにおける第１のボンディング層、および第１のボンディング層の下の第１のＢＬを含む。いくつかの実施形態において、第２の半導体構造体は、第２のメモリスタックにおける第２のＢＬ、および第２のボンディング層の上方の第２のボンディング層を含む。
いくつかの実施形態において、第１の半導体構造体は、第１のボンディング層の下の第１のメモリスタックと、第１のメモリスタックを通って垂直方向に延在する複数の第１のＮＡＮＤメモリストリングとをさらに含む。第１のメモリスタックは、インタリーブされた複数の第１の導体層および複数の第１の絶縁層を含むことが可能である。いくつかの実施形態において、第２の半導体構造体は、第２のボンディング層の上方の第２のメモリスタックと、第２のメモリスタックを通って垂直方向に延在する複数の第２のＮＡＮＤメモリストリングとをさらに含む。第２のメモリスタックは、インタリーブされた複数の第２の導体層および複数の第２の絶縁層を含むことが可能である。
いくつかの実施形態において、複数の第１および第２のＢＬは、第１および第２のＢＬから横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されており；複数の第１および第２の導体層は、第１および第２の導体層から横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されている。
いくつかの実施形態において、第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングと第１のボンディング層との間に複数の第１の導電性ルーティングを有する第１の相互接続層を含む。いくつかの実施形態において、第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングと第２のボンディング層との間に複数の第２の導電性ルーティングを有する第２の相互接続層を含む。第１のＢＬおよび第１の導体層は、第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされ得、第２のＢＬおよび第２の導体層は、第２の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされ得る。
いくつかの実施形態において、第１のＢＬおよび第２のＢＬは、互い違いの様式で垂直方向に配置されており；第１のメモリスタックおよび第２のメモリスタックは、互い違いの様式で垂直方向に配置されており；第１および第２のＢＬのそれぞれは、それぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれのビットラインボンディングコンタクトに導電的に接続されており；第１および第２の導体層のそれぞれは、別のそれぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれの導体ボンディングコンタクトに導電的に接続されている。
いくつかの実施形態において、スタック構造体は、上部の第２の半導体構造体の中の第２のＮＡＮＤメモリストリングの上方に第２のＮＡＮＤメモリストリングと接触した半導体層と、底部の第１の半導体構造体の中の第１のＮＡＮＤメモリストリングの下に第１のＮＡＮＤメモリストリングと接触した基板とを含む。いくつかの実施形態において、第３の半導体構造体は、半導体層の上方に半導体層と接触した第３のボンディング層と、第３のボンディング層の上方の周辺回路と、周辺回路の上方の第２の半導体層と、第２の半導体層の上方のパッドアウト相互接続層とを含む。
いくつかの実施形態において、スタック構造体は、上部の第２の半導体構造体の中の第２のＮＡＮＤメモリストリングの上方に第２のＮＡＮＤメモリストリングと接触した半導体層と、半導体層の上方に第２のＮＡＮＤメモリストリングと接触したパッドアウト相互接続層と、底部の第１の半導体構造体の中の第１のＮＡＮＤメモリストリングの下に第１のＮＡＮＤメモリストリングと接触した第２の半導体層とを含む。いくつかの実施形態において、第３の半導体構造体は、第２の半導体層の下に第２の半導体層と接触した第３のボンディング層と、第３のボンディング層の下に第３のボンディング層と接触した周辺回路と、周辺回路の下方の基板とを含む。
いくつかの実施形態において、３Ｄメモリデバイスは、複数のビア構造体をさらに含み、複数のビア構造体は、パッドアウト相互接続層から垂直方向に延在し、周辺回路に導電的に接続されるようになっている。
いくつかの実施形態において、周辺回路は、第３のボンディング層に導電的に接続されており、第３のボンディング層は、第１および第２のＮＡＮＤメモリストリングならびに半導体構造体のそれぞれの対の中の第１および第２の導体層に導電的に接続されている。
いくつかの実施形態において、半導体構造体のそれぞれの対は、ハイブリッドボンディングを通して、背中合わせの様式で互いに結合されている。
本開示の実施形態によれば、３Ｄメモリデバイスを形成するための方法は、以下の動作を含む。第１に、複数の第１のＮＡＮＤメモリストリング、第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のＢＬ、複数の第１の導体層、ならびに、第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する第１のボンディング層が、第１の基板の上に形成され、第１の半導体構造体を形成する。複数の第２のＮＡＮＤメモリストリング、第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬ、複数の第２の導体層、ならびに、第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを有する第２のボンディング層が、第２の基板の上に形成され、第２の半導体構造体を形成する。第１の半導体構造体および第２の半導体構造体は、向かい合った様式で結合され、（ｉ）第１の半導体構造体が、第２の半導体構造体に結合されるようになっており、（ｉｉ）第１のＢＬが、ボンディングインターフェースにおいて、結合された第１および第２のビットラインボンディングコンタクトを通して、第２のＢＬにそれぞれ導電的に接続されるようになっており、（ｉｉｉ）第１の導体層が、ボンディングインターフェースにおいて、結合された第１および第２のビットラインボンディングコンタクトを通して、第２の導体層に導電的に接続されるようになっている。
いくつかの実施形態において、第１の半導体構造体を形成するステップは、第１の基板の上方に第１のメモリスタックを形成するステップを含む。第１のメモリスタックは、インタリーブされた複数の第１の導体層および複数の第１の絶縁層を含むことが可能である。いくつかの実施形態において、第１の半導体構造体を形成するステップは、第１のメモリスタックと第１のボンディング層との間に第１の相互接続層を形成するステップであって、第１の相互接続層は、第１のＢＬおよび第１の導体層をそれぞれのボンディングコンタクトと導電的に接続する複数の第１の導電性ルーティングを有する、ステップを含む。いくつかの実施形態において、第２の半導体構造体を形成するステップは、第２の基板の上方に第２のメモリスタックを形成するステップであって、第２のメモリスタックは、インタリーブされた複数の第２の導体層および複数の第２の絶縁層を有する、ステップを含む。いくつかの実施形態において、第２の半導体構造体を形成するステップは、第２のメモリスタックと第２のボンディング層との間に第２の相互接続層を形成するステップであって、第２の相互接続層は、第２のＢＬおよび第２の導体層をそれぞれのボンディングコンタクトと導電的に接続する複数の第２の導電性ルーティングを有する、ステップを含む。
いくつかの実施形態において、第１の半導体構造体を形成するステップは、第１のメモリスタックを通って垂直方向に延在する第１のＮＡＮＤメモリストリングを形成するステップをさらに含み；第２の半導体構造体を形成するステップは、第２のメモリスタックを通って垂直方向に延在する第２のＮＡＮＤメモリストリングを形成するステップをさらに含む。
いくつかの実施形態において、方法は、第２の基板を薄くし、半導体層を形成するステップと、第３の半導体構造体を半導体層に結合するステップと、第３の半導体構造体の第３の基板を薄くし、第２の半導体層を形成するステップと、第２の半導体層の上方にパッドアウト相互接続層を形成するステップとをさらに含む。
いくつかの実施形態において、方法は、第１の基板を薄くし、半導体層を形成するステップと、第３の半導体構造体を半導体層に結合するステップと、第２の半導体構造体の第２の基板を薄くし、第２の半導体層を形成するステップと、第２の半導体層の上方にパッドアウト相互接続層を形成するステップとをさらに含む。
いくつかの実施形態において、第３の半導体構造体を形成するステップは、第３の基板の上方に周辺回路を形成するステップと、周辺回路の上方に第３の相互接続層を形成するステップと、第３の相互接続層の上方に第３のボンディング層を形成するステップとを含む。いくつかの実施形態において、第３の半導体構造体を半導体層に結合するステップは、第３のボンディング層を半導体層に結合するステップを含む。
いくつかの実施形態において、第１の半導体構造体および第２の半導体構造体のボンディングは、ハイブリッドボンディングを含む。
本開示の実施形態によれば、３Ｄメモリデバイスを形成するための方法は、複数の第１の半導体構造体および複数の第２の半導体構造体を交互に結合し、複数の対の結合された半導体構造体を有するスタック構造体を形成するステップを含む。結合された半導体構造体の少なくとも１つの対のＢＬおよび導体層は、ボンディングを通して導電的に接続され得る。複数の結合された半導体構造体を形成するステップは、向かい合った様式で第２の半導体構造体を第１の半導体と結合し、結合された半導体構造体の対を形成するステップであって、第２の半導体構造体は、第１の半導体構造体の上方にある、ステップを含むことが可能である。また、複数の結合された半導体構造体を形成するステップは、別の第１の半導体構造体を結合された半導体構造体の対と結合するステップであって、別の第１の半導体構造体は、上を向いている、ステップを含むことが可能である。また、複数の結合された半導体構造体を形成するステップは、向かい合った様式で別の第２の半導体構造体を別の第１の半導体構造体と結合し、結合された半導体構造体の別の対を形成するステップであって、対および別の対は、背中合わせの様式で結合される、ステップを含むことが可能である。
いくつかの実施形態において、第１の半導体構造体を形成するステップは、複数の第１のＮＡＮＤメモリストリング、第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のビットライン（ＢＬ）、複数の第１の導体層、ならびに、第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する第１のボンディング層を、第１の基板の上に形成し、第１の半導体構造体を形成するステップを含む。いくつかの実施形態において、第２の半導体構造体を形成するステップは、複数の第２のＮＡＮＤメモリストリング、第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬ、複数の第２の導体層、ならびに、第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを有する第２のボンディング層を、第２の基板の上に形成し、第２の半導体構造体を形成するステップを含む。
いくつかの実施形態において、別の第１の半導体構造体を形成するステップは、複数の別の第１のＮＡＮＤメモリストリング、別の第１のＮＡＮＤメモリストリングに導電的に接続されている複数の別の第１のＢＬ、複数の別の第１の導体層、ならびに、別の第１のＢＬに導電的に接続されている複数の別の第１のビットラインボンディングコンタクトおよび別の第１の導体層に導電的に接続されている複数の別の第１のワードラインボンディングコンタクトを有する別の第１のボンディング層を、別の第１の基板の上に形成し、別の第１の半導体構造体を形成するステップを含む。いくつかの実施形態において、別の第２の半導体構造体を形成するステップは、複数の別の第２のＮＡＮＤメモリストリング、別の第２のＮＡＮＤメモリストリングに導電的に接続されている複数の別の第２のＢＬ、複数の別の第２の導体層、ならびに、別の第２のＢＬに導電的に接続されている複数の別の第２のビットラインボンディングコンタクトおよび別の第２の導体層に導電的に接続されている複数の別の第２のワードラインボンディングコンタクトを有する別の第２のボンディング層を、別の第２の基板の上に形成し、別の第２の半導体構造体を形成するステップを含む。
いくつかの実施形態において、第１および第２の半導体構造体を向かい合った様式で結合するステップは、ボンディングインターフェースにおいて、第１および第２のビットラインボンディングコンタクトならびに第１および第２のワードラインコンタクトを整合および結合するステップであって、（ｉ）第１の半導体構造体が、第２の半導体構造体に結合されるようになっており、（ｉｉ）第１のＢＬが、結合された第１および第２のビットラインボンディングコンタクトを通して、第２のＢＬに導電的に接続されるようになっており、（ｉｉｉ）第１の導体層が、結合された第１および第２のワードラインボンディングコンタクトを通して、第２の導体層に導電的に接続されるようになっている、ステップを含む。いくつかの実施形態において、別の第１および第２の半導体構造体を向かい合った様式で結合するステップは、別のボンディングインターフェースにおいて、別の第１および第２のビットラインボンディングコンタクトならびに別の第１および第２のワードラインボンディングコンタクトを整合および結合するステップであって、（ｉ）別の第１の半導体構造体が、別の第２の半導体構造体に結合されるようになっており、（ｉｉ）別の第１のＢＬが、結合された別の第１および第２のビットラインボンディングコンタクトを通して、別の第２のＢＬに導電的に接続されるようになっており、（ｉｉｉ）別の第１の導体層が、結合された別の第１および第２のワードラインボンディングコンタクトを通して、別の第２の導体層に導電的に接続されるようになっている、ステップを含む。
いくつかの実施形態において、第１の、第２の、別の第１の、および別の第２の半導体構造体を形成するステップは、複数の第１の導電性ルーティングを有するそれぞれの相互接続層を形成するステップをそれぞれ含み、複数の第１の導電性ルーティングは、（ｉ）それぞれのＢＬおよびそれぞれのビットラインボンディングコンタクト、ならびに、（ｉｉ）それぞれの導体層およびそれぞれのワードラインボンディングコンタクトを導電的に接続する。
いくつかの実施形態において、方法は、第２の半導体構造体、別の第１の半導体構造体、および別の第２の半導体構造体の基板を薄くし、それぞれの半導体層を形成するステップをさらに含む。
いくつかの実施形態において、方法は、下を向いた様式で第３の半導体構造体を第２の半導体構造体の半導体層に結合するステップと；第３の半導体構造体の第３の基板を薄くし、第２の半導体層を形成するステップと；第２の半導体層の上方にパッドアウト相互接続層を形成するステップとをさらに含む。
いくつかの実施形態において、方法は、第１の基板を薄くし、それぞれの半導体層を形成するステップと；上を向いた様式で第３の半導体構造体を第１の半導体構造体の半導体層に結合するステップと；別の第２の半導体構造体の半導体層の上方にパッドアウト相互接続層を形成するステップとをさらに含む。
いくつかの実施形態において、第３の半導体構造体を形成するステップは、第３の基板の上方に周辺回路を形成するステップと、周辺回路の上方に第３の相互接続層を形成するステップと、第３の相互接続層の上方に第３のボンディング層を形成するステップとを含む。いくつかの実施形態において、第３の半導体構造体を半導体層に結合するステップは、第３のボンディング層を半導体層に結合するステップを含む。
いくつかの実施形態において、対の中の半導体構造体同士の間のボンディング、および、対同士の間のボンディングは、ハイブリッドボンディングを含む。
本開示の実施形態によれば、３Ｄメモリデバイスは、第１の半導体構造体を含み、第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングと、複数の第１のＢＬであって、第１のＢＬのうちの少なくとも１つは、第１のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第１のＢＬと、複数の第１の導体層と、複数の第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクト、および、第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを有する、第１のボンディング層とを有している。また、３Ｄメモリデバイスは、第２の半導体構造体を含み、第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングと、複数の第２のＢＬであって、第２のＢＬのうちの少なくとも１つは、第２のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第２のＢＬと、複数の第２の導体層と、複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクト、および、第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを有する、第２のボンディング層とを有している。また、３Ｄメモリデバイスは、第１のボンディング層と第２のボンディング層との間に第３の半導体構造体を含み、第３の半導体構造体は、第１および第２のＮＡＮＤメモリストリングの周辺回路を有し、第１のビットラインボンディングコンタクトは、第２のビットラインボンディングコンタクトに導電的に接続されており、第１のワードラインボンディングコンタクトは、第３の半導体構造体を通して第２のワードラインボンディングコンタクトに、および、第３の半導体構造体に導電的に接続されている。
いくつかの実施形態において、第１のＮＡＮＤメモリストリングのうちの少なくとも１つは、第３の半導体構造体を通して、第２のＮＡＮＤメモリストリングのうちの少なくとも１つに、および、第３の半導体構造体に導電的に接続されており、第１の導体層のうちの少なくとも１つは、第３の半導体構造体を通して第２の導体層のうちの少なくとも１つに、および、第３の半導体構造体に導電的に接続されている。
いくつかの実施形態において、第１の半導体構造体は、第３の半導体構造体の下の第１のボンディング層と、第１のボンディング層の下の第１のＢＬと、第１のボンディング層の下の第１のメモリスタックと、第１のメモリスタックを通って垂直方向に延在する複数の第１のＮＡＮＤメモリストリングとを含む。第１のメモリスタックは、インタリーブされた複数の第１の導体層および複数の第１の絶縁層を含むことが可能である。いくつかの実施形態において、第２の半導体構造体は、第３の半導体構造体の上方の第２のボンディング層と、第２のボンディング層の上方の第２のＢＬと、第２のボンディング層の上方の第２のメモリスタックと、第２のメモリスタックを通って垂直方向に延在する複数の第２のＮＡＮＤメモリストリングとを含む。第２のメモリスタックは、インタリーブされた複数の第２の導体層および複数の第２の絶縁層を含むことが可能である。
いくつかの実施形態において、第１の半導体構造体は、複数の第１のＮＡＮＤメモリストリングと第１のボンディング層との間に複数の第１の導電性ルーティングを有する第１の相互接続層を含む。いくつかの実施形態において、第２の半導体構造体は、複数の第２のＮＡＮＤメモリストリングと第２のボンディング層との間に複数の第２の導電性ルーティングを有する第２の相互接続層を含む。第１のＢＬは、第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされ得、第２のＢＬは、第２の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされて得る。ボンディング領域は、第１および第２のＢＬから横方向に離れていることが可能である。第１の導体層は、第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされ得、第２の導体層は、第２の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされ得る。ボンディング領域は、第１および第２の導体層から横方向に離れていることが可能である。
いくつかの実施形態において、複数の第１のＢＬおよび第２のＢＬは、互い違いの様式で垂直方向に配置されており；第１のメモリスタックおよび第２のメモリスタックは、互い違いの様式で垂直方向に配置されており；第１および第２のＢＬのそれぞれは、それぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれのビットラインボンディングコンタクトに導電的に接続されており；第１および第２の導体層のそれぞれは、別のそれぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれの導体ボンディングコンタクトに導電的に接続されている。
いくつかの実施形態において、第２の半導体構造体は、第２のＮＡＮＤメモリストリングの上方に第２のＮＡＮＤメモリストリングと接触して半導体層を含み、また、半導体層の上方にパッドアウト相互接続層を含み；第１の半導体構造体は、第１のＮＡＮＤメモリストリングの下に第１のＮＡＮＤメモリストリングと接触して基板を含み；第３の半導体構造体は、上側ボンディング層を含み、上側ボンディング層は、第２のビットラインボンディングコンタクトおよび第２のワードラインボンディングコンタクトに導電的に接続されている複数の上側ボンディングコンタクトを含む。また、第３の半導体構造体は、下側ボンディング層を含み、下側ボンディング層は、第１のビットラインボンディングコンタクトおよび第１のワードラインボンディングコンタクトに導電的に接続されている複数の下側ボンディングコンタクトを含む、下側ボンディング層と、上側ボンディング層の下の第３の相互接続層と、第３の相互接続層の下に第３の相互接続層と接触した、第１および第２のＮＡＮＤメモリストリングのうちの少なくとも１つの周辺回路と、周辺回路と下側ボンディング層との間で周辺回路および下側ボンディング層と接触した第２の半導体層とを含む。
したがって、特定の実施形態の先述の説明は、他の人が、当業者の範囲内の知識を適用することによって、本開示の一般的な概念から逸脱することなく、過度の実験なしに、さまざまな用途に関して、そのような特定の実施形態を容易に修正および／または適合させることができる本開示の一般的な性質を明らかにすることとなる。したがって、そのような適合および修正は、本明細書に提示されている教示および指針に基づいて、開示されている実施形態の均等物の意味および範囲の中にあることを意図している。本明細書での言い回しまたは専門用語は、説明の目的のためのものであり、限定ではなく、本明細書の専門用語または言い回しは、教示および指針に照らして当業者によって解釈されることとなるようになっているということが理解されるべきである。
本開示の実施形態は、特定の機能およびその関係の実装を図示する機能的なビルディングブロックの助けを借りて上記に説明されてきた。これらの機能的なビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。特定の機能およびその関係が適当に実施される限りにおいて、代替的な境界が定義され得る。
概要および要約のセクションは、本発明者によって企図される本開示の１つまたは複数の（しかし、すべてではない）例示的な実施形態を記載している可能性があり、したがって、決して本開示および添付の特許請求の範囲を限定することを意図していない。
本開示の幅および範囲は、上記に説明された例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびその均等物のみに従って定義されるべきである。
１００ 結合された３Ｄメモリデバイス
１０１ 結合された３Ｄメモリデバイス
１０２ 基板
１０４ 半導体層
１０５ 半導体層
１０６ 半導体層
１０７ 半導体層
１０８ メモリスタック
１０８－１ 導体層
１０８－２ 誘電体層
１１０ 相互接続層
１１１ 相互接続層
１１２ 第１のボンディング層
１１３ 第１のボンディング層
１１４ 第２のボンディング層
１１５ 第２のビットラインボンディングコンタクト
１１６ 相互接続層
１１７ ボンディングコンタクト
１１８ メモリスタック
１１８－１ 導体層
１１８－２ 誘電体層
１１９ 相互接続層
１２０ 相互接続層
１２１ 相互接続層
１２２ デバイス層
１２４ パッドアウト相互接続層
１２６ ボンディングインターフェース
１２７ ボンディングインターフェース
１３０ 相互接続部
１３２ ３Ｄ ＮＡＮＤメモリストリング
１３４ ＢＬ
１３６ ３Ｄ ＮＡＮＤメモリストリング
１３８ ＢＬ
１４０ 第１の導電性ルーティング
１４１ 第１の導電性ルーティング
１４２ 第１のビットラインボンディングコンタクト
１４３ 第１のビットラインボンディングコンタクト
１４４ 第２のビットラインボンディングコンタクト
１４５ ボンディングコンタクト
１４６ 第２の導電性ルーティング
１４７ 第２の導電性ルーティング
１４８ 相互接続部、シリコン貫通電極（ＴＳＶ）
１４９ 相互接続部、ＴＳＶ
１５０ ワードラインコンタクト
１５４ 相互接続部、ＴＳＶ
１５８ ボンディングコンタクト
１６０ ボンディングコンタクト
１６２ ボンディング層
１６３ ボンディング層
１６４ ボンディングインターフェース
１６５ 第２のボンディング層
１６６ 相互接続部
１６８ トランジスター
１７０ アイソレーション領域
１７２ 接触パッド
１７４ ワードラインコンタクト
１７９ ボンディングインターフェース
１８０ ボンディング層
１８１ ボンディング層
２００ 結合された３Ｄメモリデバイス
２０１ 結合された３Ｄメモリデバイス
２１０ 相互接続層
２１１ 相互接続層
２１２ 第１のボンディング層
２１３ 第１のボンディング層
２１４ 第２のボンディング層
２１５ 第２のワードラインボンディングコンタクト
２１６ 相互接続層
２１７ ボンディングコンタクト
２１９ 相互接続層
２２０ 相互接続層
２２１ 相互接続層
２２６ ボンディングインターフェース
２２７ ボンディングインターフェース
２４０ 第１の導電性ルーティング
２４１ 第１の導電性ルーティング
２４２ 第１のワードラインボンディングコンタクト
２４３ 第１のワードラインボンディングコンタクト
２４４ 第２のワードラインボンディングコンタクト
２４５ ボンディングコンタクト
２４６ 第２の導電性ルーティング
２４７ 第２の導電性ルーティング
２４８ 相互接続部、ＴＳＶ
２４９ 相互接続部、ＴＳＶ
２５８ ボンディングコンタクト
２６０ ボンディングコンタクト
２６２ ボンディング層
２６３ ボンディング層
２６４ ボンディングインターフェース
２６５ 第２のボンディング層
２７９ ボンディングインターフェース
２８０ ボンディング層
２８１ ボンディング層
３００ 結合された３Ｄメモリデバイス
３０１ 結合された３Ｄメモリデバイス
３１０ 相互接続層
３１１ 相互接続層
３１２ 第１のボンディング層
３１３ 第１のボンディング層
３１４ 第２のボンディング層
３１５ａ 第２のビットラインボンディングコンタクト
３１５ｂ 第２のワードラインボンディングコンタクト
３１６ 相互接続層
３１７ ボンディングコンタクト
３１９ 相互接続層
３２０ 相互接続層
３２１ 相互接続層
３２６ ボンディングインターフェース
３２７ ボンディングインターフェース
３４０ａ 第１の導電性ルーティング
３４０ｂ 第１の導電性ルーティング
３４２ａ 第１のビットラインボンディングコンタクト
３４２ｂ 第１のワードラインボンディングコンタクト
３４３ａ 第１のビットラインボンディングコンタクト
３４３ｂ 第１のワードラインボンディングコンタクト
３４４ａ 第２のビットラインボンディングコンタクト
３４４ｂ 第２のワードラインボンディングコンタクト
３４５ ボンディングコンタクト
３４６ａ 第２の導電性ルーティング
３４６ｂ 第２の導電性ルーティング
３４７ 第２の導電性ルーティング
３４８ａ 相互接続部、ＴＳＶ
３４８ｂ 相互接続部、ＴＳＶ
３４９ａ 相互接続部、ＴＳＶ
３４９ｂ 相互接続部、ＴＳＶ
３５７ 第１の導電性ルーティング
３５８ ボンディングコンタクト
３６０ ボンディングコンタクト
３６２ ボンディング層
３６３ ボンディング層
３６４ ボンディングインターフェース
３６５ 第２のボンディング層
３７９ ボンディングインターフェース
３８０ ボンディング層
３８１ ボンディング層
４００ 結合された３Ｄメモリデバイスの概略平面図
５０２ 基板
５０４ 基板
５０６ メモリスタック
５０６－１ 導体層
５０６－２ 誘電体層
５０８ 相互接続層
５１０ メモリスタック
５１０－１ 導体層
５１０－２ 誘電体層
５１２ 相互接続層
５１４ ３Ｄ ＮＡＮＤメモリストリング
５１６ ３Ｄ ＮＡＮＤメモリストリング
５１８－１ 第１のビットラインボンディングコンタクト
５１８－２ 第２のビットラインボンディングコンタクト
５２０－１ 第１の導電性ルーティング
５２０－２ 第２の導電性ルーティング
５２２－１ 第１のＢＬ
５２２－２ 第２のＢＬ
５２４－１ ワードラインコンタクト
５２４－２ ワードラインコンタクト
５２６ 基板
５３６ 第２のボンディング層
５３８ 第１のボンディング層
５４０ 半導体層
５４２ 相互接続部、ＴＳＶ
５４４ ボンディングコンタクト
５４６ ボンディング層
５４８ デバイス層
５５０ 相互接続層
５５２ ボンディング層
５５４ ボンディングコンタクト
５６０ 半導体層
５７０ ボンディングインターフェース
５７２ 接触パッド
５７４ 相互接続部
５７６ パッドアウト相互接続層
５８０ ボンディングインターフェース
６２０－１ 第１のワードラインボンディングコンタクト
６２０－２ 第２のワードラインボンディングコンタクト
６２２－１ 第１の導電性ルーティング
６２２－２ 第２の導電性ルーティング
６７０ ボンディングインターフェース
７１８－１ 第１のビットラインボンディングコンタクト
７１８－２ 第２のビットラインボンディングコンタクト
７２０－１ 第１の導電性ルーティング
７２０－２ 第２の導電性ルーティング
７２８－１ 第１のワードラインボンディングコンタクト
７２８－２ 第２のワードラインボンディングコンタクト
７３０－１ 第１の導電性ルーティング
７３０－２ 第２の導電性ルーティング
７７０ ボンディングインターフェース
８０４－１ 第１のビットラインボンディングコンタクト
８０４－２ ボンディングコンタクト
８０６－１ 第１の導電性ルーティング
８０６－２ 第２の導電性ルーティング
８０８－１ 第１のワードラインボンディングコンタクト
８０８－２ ボンディングコンタクト
８１０ 相互接続部、ＴＳＶ
８１４－１ ボンディングコンタクト
８１４－２ 第２のワードラインボンディングコンタクト
８１６－１ ボンディングコンタクト
８１６－２ 第２のビットラインボンディングコンタクト
８１８ 相互接続部、ＴＳＶ
８２２ 相互接続部
８３６ 第２のボンディング層
８３８ 第１のボンディング層
８４０ 半導体層
８５２ ボンディング層
８５４ ボンディング層
８６０ 半導体層
８７０ ボンディングインターフェース
８８０ ボンディングインターフェース
９００ スタック構造体
９０２ 基板
９１２ 第１の半導体構造体
９１４ 第２の半導体構造体
９１６ 第１の半導体構造体
９１８ 第２の半導体構造体
９２０ 第３の半導体構造体
９２２ パッドアウト相互接続層
９２４－１ ビットラインボンディングコンタクト
９２４－２ ビットラインボンディングコンタクト
９２６－１ ビットラインボンディングコンタクト
９２６－２ ビットラインボンディングコンタクト
９３４－１ ボンディングインターフェース
９３４－２ ボンディングインターフェース
９３４－３ ボンディングインターフェース
９３４－４ ボンディングインターフェース
１０００ スタック構造体
１００２ 基板
１０１２ 第１の半導体構造体
１０１４ 第２の半導体構造体
１０１６ 第１の半導体構造体
１０１８ 第２の半導体構造体
１０２０ 第３の半導体構造体
１０２２ パッドアウト相互接続層
１０３２－１ ＷＬボンディングコンタクト
１０３２－２ ＷＬボンディングコンタクト
１０３４－１ ボンディングインターフェース
１０３４－２ ボンディングインターフェース
１０３４－３ ボンディングインターフェース
１０３４－４ ボンディングインターフェース
１０３６－１ ＷＬボンディングコンタクト
１０３６－２ ＷＬボンディングコンタクト
１１００ スタック構造体
１１０２ 基板
１１１２ 第１の半導体構造体
１１１４ 第２の半導体構造体
１１１６ 第１の半導体構造体
１１１８ 第２の半導体構造体
１１２０ 第３の半導体構造体
１１２２ パッドアウト相互接続層
１１２４－１ ビットラインボンディングコンタクト
１１２４－２ ビットラインボンディングコンタクト
１１２６－１ ビットラインボンディングコンタクト
１１２６－２ ビットラインボンディングコンタクト
１１３２－１ ワードラインボンディングコンタクト
１１３２－２ ワードラインボンディングコンタクト
１１３４－１ ボンディングインターフェース
１１３４－２ ボンディングインターフェース
１１３４－３ ボンディングインターフェース
１１３４－４ ボンディングインターフェース
１１３６－１ ワードラインボンディングコンタクト
１１３６－２ ワードラインボンディングコンタクト
１２００ スタック構造体
１２０１ スタック構造体

Claims (48)

  1. ３次元（３Ｄ）メモリデバイスであって、
    複数の第１のＮＡＮＤメモリストリングと；
    複数の第１のビットライン（ＢＬ）であって、前記第１のＢＬのうちの少なくとも１つは、前記第１のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第１のビットライン（ＢＬ）と；
    複数の第１の導体層と；
    前記複数の第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクト、および、前記第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを含む、第１のボンディング層と
    を含む第１の半導体構造体と、
    複数の第２のＮＡＮＤメモリストリングと；
    複数の第２のＢＬであって、前記第２のＢＬのうちの少なくとも１つは、前記第２のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第２のＢＬと；
    複数の第２の導体層と；
    前記複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクト、および、前記第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを含む、第２のボンディング層と
    を含む第２の半導体構造体と、
    前記第１のボンディング層と前記第２のボンディング層との間のボンディングインターフェースであって、前記ボンディングインターフェースにおいて、前記第１のビットラインボンディングコンタクトは、前記第２のビットラインボンディングコンタクトに導電的に接続されており、前記第１のワードラインボンディングコンタクトは、前記第２のワードラインボンディングコンタクトに導電的に接続されている、ボンディングインターフェースと
    を含む、３次元（３Ｄ）メモリデバイス。
  2. 前記第１のＮＡＮＤメモリストリングのうちの少なくとも１つは、結合された第１および第２のビットラインボンディングコンタクトを通して、前記第２のＮＡＮＤメモリストリングのうちの少なくとも１つに導電的に接続されており、前記第１の導体層のうちの少なくとも１つは、結合された第１および第２のワードラインボンディングコンタクトを通して、前記第２の導体層のうちの少なくとも１つに導電的に接続されている、請求項１に記載の３Ｄメモリデバイス。
  3. 前記第１の半導体構造体は、
    前記ボンディングインターフェースにおける前記第１のボンディング層、および
    前記第１のボンディング層の下の前記第１のＢＬを含み、
    前記第２の半導体構造体は、
    前記第２のメモリスタックにおける前記第２のＢＬ、および
    前記第２のボンディング層の上方の前記第２のボンディング層を含む、請求項２に記載の３Ｄメモリデバイス。
  4. 前記第１の半導体構造体は、
    前記第１のボンディング層の下の第１のメモリスタックであって、前記第１のメモリスタックは、インタリーブされた前記複数の第１の導体層および複数の第１の絶縁層を含む、第１のメモリスタックと、
    前記第１のメモリスタックを通って垂直方向に延在する前記複数の第１のＮＡＮＤメモリストリングと
    をさらに含み、
    前記第２の半導体構造体は、
    前記第２のボンディング層の上方の第２のメモリスタックであって、前記第２のメモリスタックは、インタリーブされた前記複数の第２の導体層および複数の第２の絶縁層を含む、第２のメモリスタックと、
    前記第２のメモリスタックを通って垂直方向に延在する前記複数の第２のＮＡＮＤメモリストリングと
    をさらに含む、請求項３に記載の３Ｄメモリデバイス。
  5. 前記複数の第１および第２のＢＬは、前記第１および第２のＢＬから横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されており；
    前記複数の第１および第２の導体層は、前記第１および第２の導体層から横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されている、請求項３または４に記載の３Ｄメモリデバイス。
  6. 前記第１の半導体構造体は、前記複数の第１のＮＡＮＤメモリストリングと前記第１のボンディング層との間に複数の第１の導電性ルーティングを含む第１の相互接続層を含み；
    前記第２の半導体構造体は、前記複数の第２のＮＡＮＤメモリストリングと前記第２のボンディング層との間に複数の第２の導電性ルーティングを含む第２の相互接続層を含み；
    前記第１のＢＬおよび前記第１の導体層は、前記第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされており、前記第２のＢＬおよび前記第２の導体層は、前記第２の導電性ルーティングによって前記それぞれのボンディング領域に導電的に接続されてルーティングされている、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
  7. 前記複数の第１のＢＬおよび第２のＢＬは、互い違いの様式で垂直方向に配置されており；
    前記第１のメモリスタックおよび前記第２のメモリスタックは、互い違いの様式で垂直方向に配置されており；
    前記第１および第２のＢＬのそれぞれは、それぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれのビットラインボンディングコンタクトに導電的に接続されており；
    前記第１および第２の導体層のそれぞれは、別のそれぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれの導体ボンディングコンタクトに導電的に接続されている、請求項６に記載の３Ｄメモリデバイス。
  8. 前記第２の半導体構造体の上方の第３の半導体構造体であって、前記第１および第２のメモリスタックの周辺回路を含む、第３の半導体構造体と；
    前記第２の半導体構造体と前記第３の半導体構造体の第３のボンディング層との間の第２のボンディングインターフェースと
    をさらに含む、請求項７に記載の３Ｄメモリデバイス。
  9. 前記第２の半導体構造体は、前記第２のＮＡＮＤメモリストリングの上方に前記第２のＮＡＮＤメモリストリングと接触して半導体層を含み；
    前記第１の半導体構造体は、前記第１のＮＡＮＤメモリストリングの下に前記第１のＮＡＮＤメモリストリングと接触して基板を含み；
    前記第３の半導体構造体は、
    前記第３のボンディング層と前記周辺回路との間の第３の相互接続層と、
    前記第３の相互接続層の上方に前記第３の相互接続層と接触している前記周辺回路と、
    前記周辺回路の上方に前記周辺回路と接触している第２の半導体層と、
    前記第２の半導体層の上方のパッドアウト相互接続層と
    を含む、請求項８に記載の３Ｄメモリデバイス。
  10. 前記第２の半導体構造体の下の第３の半導体構造体であって、前記第１および第２のメモリスタックの周辺回路を含む、第３の半導体構造体と；
    前記第２の半導体構造体と前記第３の半導体構造体の第３のボンディング層との間の第２のボンディングインターフェースと
    をさらに含む、請求項７に記載の３Ｄメモリデバイス。
  11. 前記第２の半導体構造体は、
    前記第２のＮＡＮＤメモリストリングの上方に前記第２のＮＡＮＤメモリストリングに接触した半導体層と、
    前記半導体層の上方に前記周辺回路に導電的に接続されているパッドアウト相互接続層と
    を含み、
    前記第１の半導体構造体は、
    前記第１のＮＡＮＤメモリストリングの下に前記第１のＮＡＮＤメモリストリングと接触した第２の半導体層
    を含み、
    前記第３の半導体構造体は、
    前記第３のボンディング層の下に前記第３のボンディング層と接触した第３の相互接続層と、
    前記第３の相互接続層の下方に前記第３の相互接続層と接触した前記周辺回路と、
    前記周辺回路の下に前記周辺回路と接触した基板と
    を含む、請求項１０に記載の３Ｄメモリデバイス。
  12. 複数のビア構造体をさらに含み、前記複数のビア構造体は、前記パッドアウト相互接続層から前記第３の相互接続層の中へ垂直方向に延在し、前記周辺回路に導電的に接続されるようになっている、請求項９または１１に記載の３Ｄメモリデバイス。
  13. 前記周辺回路は、前記第３のボンディング層に導電的に接続されており、前記第３のボンディング層は、前記第１および第２のＮＡＮＤメモリストリングならびに前記第１および第２の導体層に導電的に接続されている、請求項１１に記載の３Ｄメモリデバイス。
  14. ３次元（３Ｄ）メモリデバイスであって、前記３次元（３Ｄ）メモリデバイスは、
    複数の対の結合された半導体構造体を含むスタック構造体を含み、
    前記対のそれぞれは、
    複数の第１のＮＡＮＤメモリストリング、それぞれの第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のビットライン（ＢＬ）、複数の第１の導体層、ならびに、前記第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび前記第１の導体層に導電的に接続されている複数の第１の導体コンタクトを含む第１のボンディング層をそれぞれ含む、第１の半導体構造体と；
    複数の第２のＮＡＮＤメモリストリング、それぞれの第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬ、複数の第２の導体層、ならびに、前記複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび前記第２の導体層に導電的に接続されている複数の第２の導体コンタクトを含む第２のボンディング層をそれぞれ含む、第２の半導体構造体と；
    前記第１のボンディング層と前記第２のボンディング層との間のボンディングインターフェースであって、それぞれ、前記第１のビットラインボンディングコンタクトは、前記第２のビットラインボンディングコンタクトと接触しており、前記第１のワードラインボンディングコンタクトは、前記第２のワードラインボンディングコンタクトと接触している、ボンディングインターフェースと
    を含み、
    また、前記３次元（３Ｄ）メモリデバイスは、
    前記スタック構造体に結合されて導電的に接続されている第３の半導体構造体であって、前記第３の半導体構造体は、結合された半導体構造体の少なくとも１つの対の周辺回路を含む、第３の半導体構造体
    を含む、３次元（３Ｄ）メモリデバイス。
  15. 前記第１のＮＡＮＤメモリストリングのうちの少なくとも１つは、前記結合された第１および第２のビットラインボンディングコンタクトを通して、前記第２のＮＡＮＤメモリストリングのうちの少なくとも１つに導電的に接続されており；前記第１の導体層のうちの少なくとも１つは、前記結合された第１および第２のワードラインボンディングコンタクトを通して、前記第２の導体層のうちの少なくとも１つに導電的に接続されている、請求項１４に記載の３Ｄメモリデバイス。
  16. 前記第１の半導体構造体は、
    前記ボンディングインターフェースにおける前記第１のボンディング層、および
    前記第１のボンディング層の下の前記第１のＢＬを含み、
    前記第２の半導体構造体は、
    前記第２のメモリスタックにおける前記第２のＢＬ、
    前記第２のボンディング層の上方の前記第２のボンディング層を含む、請求項１５に記載の３Ｄメモリデバイス。
  17. 前記第１の半導体構造体は、
    前記第１のボンディング層の下の第１のメモリスタックであって、インタリーブされた前記複数の第１の導体層および複数の第１の絶縁層を含む、第１のメモリスタックと、
    前記第１のメモリスタックを通って垂直方向に延在する前記複数の第１のＮＡＮＤメモリストリングと
    をさらに含み、
    前記第２の半導体構造体は、
    前記第２のボンディング層の上方の第２のメモリスタックであって、インタリーブされた前記複数の第２の導体層および複数の第２の絶縁層を含む、第２のメモリスタックと、
    前記第２のメモリスタックを通って垂直方向に延在する前記複数の第２のＮＡＮＤメモリストリングと
    をさらに含む、請求項１６に記載の３Ｄメモリデバイス。
  18. 前記複数の第１および第２のＢＬは、前記第１および第２のＢＬから横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されており；
    前記複数の第１および第２の導体層は、前記第１および第２の導体層から横方向に離れているそれぞれのボンディング領域においてルーティングされ、導電的に接続されている、請求項１６または１７に記載の３Ｄメモリデバイス。
  19. 前記第１の半導体構造体は、前記複数の第１のＮＡＮＤメモリストリングと前記第１のボンディング層との間に複数の第１の導電性ルーティングを含む第１の相互接続層を含み；
    前記第２の半導体構造体は、前記複数の第２のＮＡＮＤメモリストリングと前記第２のボンディング層との間に複数の第２の導電性ルーティングを含む第２の相互接続層を含み；
    前記第１のＢＬおよび前記第１の導体層は、前記第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされており、前記第２のＢＬおよび前記第２の導体層は、前記第２の導電性ルーティングによって前記それぞれのボンディング領域に導電的に接続されてルーティングされている、請求項１４から１８のいずれか一項に記載の３Ｄメモリデバイス。
  20. 前記第１のＢＬおよび第２のＢＬは、互い違いの様式で垂直方向に配置されており；
    前記第１のメモリスタックおよび前記第２のメモリスタックは、互い違いの様式で垂直方向に配置されており；
    前記第１および第２のＢＬのそれぞれは、それぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれのビットラインボンディングコンタクトに導電的に接続されており；
    前記第１および第２の導体層のそれぞれは、別のそれぞれのビア構造体およびそれぞれの導電性ルーティングを通して、それぞれの導体ボンディングコンタクトに導電的に接続されている、請求項１４に記載の３Ｄメモリデバイス。
  21. 前記スタック構造体は、
    上部の第２の半導体構造体の中の前記第２のＮＡＮＤメモリストリングの上方に前記第２のＮＡＮＤメモリストリングと接触した半導体層と、
    底部の第１の半導体構造体の中の前記第１のＮＡＮＤメモリストリングの下に前記第１のＮＡＮＤメモリストリングと接触した基板と
    を含み、
    前記第３の半導体構造体は、
    前記半導体層の上方に前記半導体層と接触した第３のボンディング層と、
    前記第３のボンディング層の上方の前記周辺回路と、
    前記周辺回路の上方の第２の半導体層と、
    前記第２の半導体層の上方のパッドアウト相互接続層と
    を含む、請求項１６から２０のいずれか一項に記載の３Ｄメモリデバイス。
  22. 前記スタック構造体は、
    上部の第２の半導体構造体の中の前記第２のＮＡＮＤメモリストリングの上方に前記第２のＮＡＮＤメモリストリングと接触した半導体層と、
    前記半導体層の上方に前記第２のＮＡＮＤメモリストリングと接触したパッドアウト相互接続層と、
    底部の第１の半導体構造体の中の前記第１のＮＡＮＤメモリストリングの下に前記第１のＮＡＮＤメモリストリングと接触した第２の半導体層と
    を含み、
    前記第３の半導体構造体は、
    前記第２の半導体層の下に前記第２の半導体層と接触した第３のボンディング層と、
    前記第３のボンディング層の下に前記第３のボンディング層と接触した前記周辺回路と、
    前記周辺回路の下方の基板と
    を含む、請求項１６から２０のいずれか一項に記載の３Ｄメモリデバイス。
  23. 複数のビア構造体をさらに含み、前記複数のビア構造体は、前記パッドアウト相互接続層から垂直方向に延在し、前記周辺回路に導電的に接続されるようになっている、請求項２１または２２に記載の３Ｄメモリデバイス。
  24. 前記周辺回路は、前記第３のボンディング層に導電的に接続されており、前記第３のボンディング層は、前記第１および第２のＮＡＮＤメモリストリングならびに半導体構造体のそれぞれの対の中の第１および第２の導体層に導電的に接続されている、請求項２３に記載の３Ｄメモリデバイス。
  25. 半導体構造体のそれぞれの対は、ハイブリッドボンディングを通して、背中合わせの様式で互いに結合されている、請求項１４から２４のいずれか一項に記載の３Ｄメモリデバイス。
  26. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、前記方法は、
    複数の第１のＮＡＮＤメモリストリング、前記第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のビットライン（ＢＬ）、複数の第１の導体層、ならびに、前記第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび前記第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを含む第１のボンディング層を、第１の基板の上に形成し、第１の半導体構造体を形成するステップと；
    複数の第２のＮＡＮＤメモリストリング、前記第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬ、複数の第２の導体層、ならびに、前記第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび前記第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを含む第２のボンディング層を、第２の基板の上に形成し、第２の半導体構造体を形成するステップと；
    前記第１の半導体構造体および前記第２の半導体構造体を向かい合った様式で結合するステップであって、（ｉ）前記第１の半導体構造体が、前記第２の半導体構造体に結合されるようになっており、（ｉｉ）前記第１のＢＬが、ボンディングインターフェースにおいて、結合された第１および第２のビットラインボンディングコンタクトを通して、前記第２のＢＬにそれぞれ導電的に接続されるようになっており、（ｉｉｉ）前記第１の導体層が、前記ボンディングインターフェースにおいて、結合された第１および第２のビットラインボンディングコンタクトを通して、前記第２の導体層に導電的に接続されるようになっている、ステップと
    を含む、方法。
  27. 前記第１の半導体構造体を形成するステップは、
    前記第１の基板の上方に第１のメモリスタックを形成するステップであって、前記第１のメモリスタックは、インタリーブされた前記複数の第１の導体層および複数の第１の絶縁層を含む、ステップと、
    前記第１のメモリスタックと前記第１のボンディング層との間に第１の相互接続層を形成するステップであって、前記第１の相互接続層は、前記第１のＢＬおよび前記第１の導体層をそれぞれのボンディングコンタクトと導電的に接続する複数の第１の導電性ルーティングを含む、ステップと
    を含み、
    前記第２の半導体構造体を形成するステップは、
    前記第２の基板の上方に第２のメモリスタックを形成するステップであって、前記第２のメモリスタックは、インタリーブされた前記複数の第２の導体層および複数の第２の絶縁層を含む、ステップと、
    前記第２のメモリスタックと前記第２のボンディング層との間に第２の相互接続層を形成するステップであって、前記第２の相互接続層は、前記第２のＢＬおよび前記第２の導体層をそれぞれのボンディングコンタクトと導電的に接続する複数の第２の導電性ルーティングを含む、ステップと
    を含む、請求項２６に記載の方法。
  28. 前記第１の半導体構造体を形成するステップは、前記第１のメモリスタックを通って垂直方向に延在する前記第１のＮＡＮＤメモリストリングを形成するステップをさらに含み；
    前記第２の半導体構造体を形成するステップは、前記第２のメモリスタックを通って垂直方向に延在する前記第２のＮＡＮＤメモリストリングを形成するステップをさらに含む、請求項２７に記載の方法。
  29. 前記第２の基板を薄くし、半導体層を形成するステップと；
    第３の半導体構造体を前記半導体層に結合するステップと；
    前記第３の半導体構造体の第３の基板を薄くし、第２の半導体層を形成するステップと；
    前記第２の半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項２７または２８に記載の方法。
  30. 前記第１の基板を薄くし、半導体層を形成するステップと；
    第３の半導体構造体を前記半導体層に結合するステップと；
    前記第２の半導体構造体の第２の基板を薄くし、第２の半導体層を形成するステップと；
    前記第２の半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項２７または２８に記載の方法。
  31. 前記第３の半導体構造体を形成するステップは、
    前記第３の基板の上方に周辺回路を形成するステップと、
    前記周辺回路の上方に第３の相互接続層を形成するステップと、
    前記第３の相互接続層の上方に第３のボンディング層を形成するステップと
    を含み、
    前記第３の半導体構造体を前記半導体層に結合するステップは、前記第３のボンディング層を前記半導体層に結合するステップを含む、請求項２９または３０に記載の方法。
  32. 前記第１の半導体構造体および前記第２の半導体構造体のボンディングは、ハイブリッドボンディングを含む、請求項２６から３１のいずれか一項に記載の方法。
  33. ３次元（３Ｄ）メモリデバイスを形成するための方法であって、前記方法は、複数の第１の半導体構造体および複数の第２の半導体構造体を交互に結合し、複数の対の結合された半導体構造体を含むスタック構造体を形成するステップを含み、少なくとも１つの対の結合された半導体構造体のビットライン（ＢＬ）および導体層は、ボンディングを通して導電的に接続されており、複数の結合された半導体構造体を形成するステップは、
    向かい合った様式で第２の半導体構造体を第１の半導体と結合し、結合された半導体構造体の対を形成するステップであって、前記第２の半導体構造体は、前記第１の半導体構造体の上方にある、ステップと；
    別の第１の半導体構造体を結合された半導体構造体の前記対と結合するステップであって、前記別の第１の半導体構造体は、上を向いている、ステップと；
    向かい合った様式で別の第２の半導体構造体を前記別の第１の半導体構造体と結合し、結合された半導体構造体の別の対を形成するステップであって、前記対および前記別の対は、背中合わせの様式で結合される、ステップと
    を含む、方法。
  34. 前記第１の半導体構造体を形成するステップは、複数の第１のＮＡＮＤメモリストリング、前記第１のＮＡＮＤメモリストリングに導電的に接続されている複数の第１のビットライン（ＢＬ）、複数の第１の導体層、ならびに、前記第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクトおよび前記第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを含む第１のボンディング層を、第１の基板の上に形成し、第１の半導体構造体を形成するステップを含み；
    前記第２の半導体構造体を形成するステップは、複数の第２のＮＡＮＤメモリストリング、前記第２のＮＡＮＤメモリストリングに導電的に接続されている複数の第２のＢＬ、複数の第２の導体層、ならびに、前記第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクトおよび前記第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを含む第２のボンディング層を、第２の基板の上に形成し、第２の半導体構造体を形成するステップを含む、請求項３３に記載の方法。
  35. 前記別の第１の半導体構造体を形成するステップは、複数の別の第１のＮＡＮＤメモリストリング、前記別の第１のＮＡＮＤメモリストリングに導電的に接続されている複数の別の第１のＢＬ、複数の別の第１の導体層、ならびに、前記別の第１のＢＬに導電的に接続されている複数の別の第１のビットラインボンディングコンタクトおよび前記別の第１の導体層に導電的に接続されている複数の別の第１のワードラインボンディングコンタクトを含む別の第１のボンディング層を、別の第１の基板の上に形成し、別の第１の半導体構造体を形成するステップを含み；
    前記別の第２の半導体構造体を形成するステップは、複数の別の第２のＮＡＮＤメモリストリング、前記別の第２のＮＡＮＤメモリストリングに導電的に接続されている複数の別の第２のＢＬ、複数の別の第２の導体層、ならびに、前記別の第２のＢＬに導電的に接続されている複数の別の第２のビットラインボンディングコンタクトおよび前記別の第２の導体層に導電的に接続されている複数の別の第２のワードラインボンディングコンタクトを含む別の第２のボンディング層を、別の第２の基板の上に形成し、別の第２の半導体構造体を形成するステップを含む、請求項３３に記載の方法。
  36. 前記第１および第２の半導体構造体を向かい合った様式で結合するステップは、ボンディングインターフェースにおいて、前記第１および第２のビットラインボンディングコンタクトならびに前記第１および第２のワードラインコンタクトを整合および結合するステップであって、（ｉ）前記第１の半導体構造体が、前記第２の半導体構造体に結合されるようになっており、（ｉｉ）前記第１のＢＬが、前記結合された第１および第２のビットラインボンディングコンタクトを通して、前記第２のＢＬに導電的に接続されるようになっており、（ｉｉｉ）前記第１の導体層が、前記結合された第１および第２のワードラインボンディングコンタクトを通して、前記第２の導体層に導電的に接続されるようになっている、ステップを含み；
    前記別の第１および第２の半導体構造体を向かい合った様式で結合するステップは、別のボンディングインターフェースにおいて、前記別の第１および第２のビットラインボンディングコンタクトならびに前記別の第１および第２のワードラインボンディングコンタクトを整合および結合するステップであって、（ｉ）前記別の第１の半導体構造体が、前記別の第２の半導体構造体に結合されるようになっており、（ｉｉ）前記別の第１のＢＬが、前記結合された別の第１および第２のビットラインボンディングコンタクトを通して、前記別の第２のＢＬに導電的に接続されるようになっており、（ｉｉｉ）前記別の第１の導体層が、前記結合された別の第１および第２のワードラインボンディングコンタクトを通して、前記別の第２の導体層に導電的に接続されるようになっている、ステップを含む、請求項３５に記載の方法。
  37. 前記第１の、前記第２の、前記別の第１の、および前記別の第２の半導体構造体を形成するステップは、複数の第１の導電性ルーティングを含むそれぞれの相互接続層を形成するステップをそれぞれ含み、前記複数の第１の導電性ルーティングは、（ｉ）前記それぞれのＢＬおよび前記それぞれのビットラインボンディングコンタクト、ならびに、（ｉｉ）前記それぞれの導体層および前記それぞれのワードラインボンディングコンタクトを導電的に接続する、請求項３５または３６に記載の方法。
  38. 前記第２の半導体構造体、前記別の第１の半導体構造体、および前記別の第２の半導体構造体の基板を薄くし、それぞれの半導体層を形成するステップをさらに含む、請求項３５または３６に記載の方法。
  39. 下を向いた様式で第３の半導体構造体を前記第２の半導体構造体の前記半導体層に結合するステップと；
    前記第３の半導体構造体の第３の基板を薄くし、第２の半導体層を形成するステップと；
    前記第２の半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項３８に記載の方法。
  40. 前記第１の基板を薄くし、それぞれの半導体層を形成するステップと；
    上を向いた様式で第３の半導体構造体を前記第１の半導体構造体の前記半導体層に結合するステップと；
    前記別の第２の半導体構造体の前記半導体層の上方にパッドアウト相互接続層を形成するステップと
    をさらに含む、請求項３８に記載の方法。
  41. 前記第３の半導体構造体を形成するステップは、
    前記第３の基板の上方に周辺回路を形成するステップと、
    前記周辺回路の上方に第３の相互接続層を形成するステップと、
    前記第３の相互接続層の上方に第３のボンディング層を形成するステップと
    を含み、
    前記第３の半導体構造体を前記半導体層に結合するステップは、前記第３のボンディング層を前記半導体層に結合するステップを含む、請求項３９または４０に記載の方法。
  42. 対の中の前記半導体構造体同士の間のボンディング、および、前記対同士の間のボンディングは、ハイブリッドボンディングを含む、請求項３３から４１のいずれか一項に記載の方法。
  43. ３次元（３Ｄ）メモリデバイスであって、
    複数の第１のＮＡＮＤメモリストリングと；
    複数の第１のビットライン（ＢＬ）であって、前記第１のＢＬのうちの少なくとも１つは、前記第１のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第１のビットライン（ＢＬ）と；
    複数の第１の導体層と；
    前記複数の第１のＢＬに導電的に接続されている複数の第１のビットラインボンディングコンタクト、および、前記第１の導体層に導電的に接続されている複数の第１のワードラインボンディングコンタクトを含む、第１のボンディング層と
    を含む第１の半導体構造体と、
    複数の第２のＮＡＮＤメモリストリングと；
    複数の第２のＢＬであって、前記第２のＢＬのうちの少なくとも１つは、前記第２のＮＡＮＤメモリストリングのうちのそれぞれの１つに導電的に接続されている、複数の第２のＢＬと；
    複数の第２の導体層と；
    前記複数の第２のＢＬに導電的に接続されている複数の第２のビットラインボンディングコンタクト、および、前記第２の導体層に導電的に接続されている複数の第２のワードラインボンディングコンタクトを含む、第２のボンディング層と
    を含む第２の半導体構造体と、
    前記第１のボンディング層と前記第２のボンディング層との間の第３の半導体構造体であって、前記第３の半導体構造体は、前記第１および第２のＮＡＮＤメモリストリングの周辺回路を含み、前記第１のビットラインボンディングコンタクトは、前記第２のビットラインボンディングコンタクトに導電的に接続されており、前記第１のワードラインボンディングコンタクトは、前記第３の半導体構造体を通して前記第２のワードラインボンディングコンタクトに、および、前記第３の半導体構造体に導電的に接続されている、第３の半導体構造体と
    を含む、３次元（３Ｄ）メモリデバイス。
  44. 前記第１のＮＡＮＤメモリストリングのうちの少なくとも１つは、前記第３の半導体構造体を通して、前記第２のＮＡＮＤメモリストリングのうちの少なくとも１つに、および、前記第３の半導体構造体に導電的に接続されており、前記第１の導体層のうちの少なくとも１つは、前記第３の半導体構造体を通して前記第２の導体層のうちの少なくとも１つに、および、前記第３の半導体構造体に導電的に接続されている、請求項４３に記載の３Ｄメモリデバイス。
  45. 前記第１の半導体構造体は、
    前記第３の半導体構造体の下の前記第１のボンディング層と、
    前記第１のボンディング層の下の前記第１のＢＬと、
    前記第１のボンディング層の下の第１のメモリスタックであって、前記第１のメモリスタックは、インタリーブされた前記複数の第１の導体層および複数の第１の絶縁層を含む、第１のメモリスタックと、
    前記第１のメモリスタックを通って垂直方向に延在する前記複数の第１のＮＡＮＤメモリストリングと
    を含み、
    前記第２の半導体構造体は、
    前記第３の半導体構造体の上方の前記第２のボンディング層と、
    前記第２のボンディング層の上方の前記第２のＢＬと、
    前記第２のボンディング層の上方の第２のメモリスタックであって、前記第２のメモリスタックは、インタリーブされた前記複数の第２の導体層および複数の第２の絶縁層を含む、第２のメモリスタックと、
    前記第２のメモリスタックを通って垂直方向に延在する前記複数の第２のＮＡＮＤメモリストリングと
    を含む、請求項４４に記載の３Ｄメモリデバイス。
  46. 前記第１の半導体構造体は、前記複数の第１のＮＡＮＤメモリストリングと前記第１のボンディング層との間に複数の第１の導電性ルーティングを含む第１の相互接続層を含み；
    前記第２の半導体構造体は、前記複数の第２のＮＡＮＤメモリストリングと前記第２のボンディング層との間に複数の第２の導電性ルーティングを含む第２の相互接続層を含み；
    前記第１のＢＬは、前記第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされており、前記第２のＢＬは、前記第２の導電性ルーティングによって前記それぞれのボンディング領域に導電的に接続されてルーティングされており、前記ボンディング領域は、前記第１および第２のＢＬから横方向に離れており；
    前記第１の導体層は、前記第１の導電性ルーティングによってそれぞれのボンディング領域に導電的に接続されてルーティングされており、前記第２の導体層は、前記第２の導電性ルーティングによって前記それぞれのボンディング領域に導電的に接続されてルーティングされており、前記ボンディング領域は、前記第１および第２の導体層から横方向に離れている、請求項４５に記載の３Ｄメモリデバイス。
  47. 前記複数の第１のＢＬおよび第２のＢＬは、互い違いの様式で垂直方向に配置されており；
    前記第１のメモリスタックおよび前記第２のメモリスタックは、互い違いの様式で垂直方向に配置されており；
    前記第１および第２のＢＬのそれぞれは、それぞれのビア構造体および前記それぞれの導電性ルーティングを通して、前記それぞれのビットラインボンディングコンタクトに導電的に接続されており；
    前記第１および第２の導体層のそれぞれは、別のそれぞれのビア構造体および前記それぞれの導電性ルーティングを通して、前記それぞれの導体ボンディングコンタクトに導電的に接続されている、請求項４６に記載の３Ｄメモリデバイス。
  48. 前記第２の半導体構造体は、前記第２のＮＡＮＤメモリストリングの上方の前記第２のＮＡＮＤメモリストリングと接触する半導体層、および、前記半導体層の上方のパッドアウト相互接続層を含み；
    前記第１の半導体構造体は、前記第１のＮＡＮＤメモリストリングの下に前記第１のＮＡＮＤメモリストリングと接触して基板を含み；
    前記第３の半導体構造体は、
    前記第２のビットラインボンディングコンタクトおよび前記第２のワードラインボンディングコンタクトに導電的に接続されている複数の上側ボンディングコンタクトを含む、上側ボンディング層と、
    前記第１のビットラインボンディングコンタクトおよび前記第１のワードラインボンディングコンタクトに導電的に接続されている複数の下側ボンディングコンタクトを含む、下側ボンディング層と、
    前記上側ボンディング層の下の第３の相互接続層と、
    前記第３の相互接続層の下に前記第３の相互接続層と接触した、前記第１および第２のＮＡＮＤメモリストリングのうちの少なくとも１つの周辺回路と、
    前記周辺回路と前記下側ボンディング層との間で前記周辺回路および前記下側ボンディング層と接触した第２の半導体層と
    を含む、請求項４７に記載の３Ｄメモリデバイス。
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