TW202119554A - 鍵合的三維記憶體裝置及其形成方法 - Google Patents

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Abstract

公開了鍵合的3D記憶體裝置及其製作方法的實施例。在示例中，一種3D記憶體裝置包括第一半導體結構和第二半導體結構。第一半導體結構包括多個第一NAND儲存串和多個第一BL。第一BL的至少其中之一可以導電連接至第一NAND儲存串中的相應的一個。第一半導體結構還包括多個第一導體層以及具有導電連接至所述多個第一BL的多個第一位元線鍵合觸點以及導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層。第二半導體結構包括多個第二NAND儲存串和多個第二BL。

Description

鍵合的三維記憶體裝置及其形成方法
本發明的實施例有關於三維（3D）記憶體裝置及其製作方法。
透過改進製程技術、電路設計、程式設計演算法和製作製程使平面儲存單元縮小到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面製程和製作技術變得更加困難，而且成本更加高昂。因此，平面儲存單元的儲存密度接近上限。
3D儲存架構能夠解決平面儲存單元中的密度限制。3D儲存架構包括儲存陣列以及用於控制往返於儲存陣列的訊號的周邊元件。
公開了3D記憶體裝置及其製作方法的實施例。
在一個示例中，一種3D記憶體裝置包括第一半導體結構和第二半導體結構。第一半導體結構包括多個第一NAND儲存串和多個第一位元線（BL）。第一BL的至少其中之一可以導電連接至第一NAND儲存串中的相應的一個。第一半導體結構還包括多個第一導體層以及具有導電連接至所述多個第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層。第二半導體結構包括多個第二NAND儲存串和多個第二BL。第二BL的至少其中之一可以導電連接至第二NAND儲存串中的相應的一個。第二半導體結構還包括多個第二導體層以及具有導電連接至所述多個第二BL的多個第二位元線鍵合觸點和導電連接至所述第二導體層的多個第二字元線鍵合觸點的第二鍵合層。所述3D記憶體裝置還包括處於第一鍵合層和第二鍵合層之間的鍵合介面。在鍵合介面處，第一位元線鍵合觸點可以導電連接至第二位元線鍵合觸點，並且第一字元線鍵合觸點導電連接至第二字元線鍵合觸點。
在另一示例中，一種3D記憶體裝置包括具有多對鍵合的半導體結構的堆疊結構。所述對中的每一者包括第一半導體結構，所述第一半導體結構具有多個第一NAND儲存串、導電連接至相應的第一NAND儲存串的多個第一BL、多個第一導體層以及具有分別導電連接至所述第一BL的多個第一位元線鍵合觸點和分別導電連接至所述第一導體層的多個第一導體觸點的第一鍵合層。所述對中的每一者包括第二半導體結構，所述第二半導體結構具有多個第二NAND儲存串、導電連接至相應的第二NAND儲存串的多個第二BL、多個第二導體層以及具有分別導電連接至所述多個第二BL的多個第二位元線鍵合觸點和分別導電連接至所述第二導體層的多個第二導體觸點的第二鍵合層。所述對中的每一者還包括處於第一鍵合層和第二鍵合層之間的鍵合介面。在鍵合介面處，第一位元線鍵合觸點可以分別與第二位元線鍵合觸點發生接觸，並且第一字元線鍵合觸點分別與第二字元線鍵合觸點發生接觸。所述3D記憶體裝置還包括鍵合並且導電連接至所述堆疊結構的第三半導體結構。第三半導體結構可以包括至少一對鍵合的半導體結構的周邊電路。
在又一示例中，一種用於形成3D記憶體裝置的方法包括下述步驟。首先，在第一基底上形成多個第一NAND儲存串、導電連接至所述第一NAND儲存串的多個第一BL、多個第一導體層以及具有導電連接至所述第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層，以形成第一半導體結構。在第二基底上形成多個第二NAND儲存串、導電連接至所述第二NAND儲存串的多個第二BL、多個第二導體層以及具有導電連接至所述第二BL的多個第二位元線鍵合觸點和導電連接至所述第二導體層的多個第二字元線鍵合觸點的第二鍵合層，以形成第二半導體結構。使第一半導體結構和第二半導體結構按照面對面的方式鍵合，使得(i)第一半導體結構被鍵合至第二半導體結構，(ii)第一BL分別透過鍵合介面處的鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至第二BL，並且(iii)第一導體層透過鍵合介面處的鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至第二導體層。
在又一示例中，一種用於形成3D記憶體裝置的方法包括交替地鍵合多個第一半導體結構和多個第二半導體結構，以形成具有多對鍵合的半導體結構的堆疊結構。至少一對鍵合的半導體結構的BL和導體層可以透過鍵合而導電連接。形成多個鍵合的半導體結構可以包括使第二半導體結構與第一半導體按照面對面的方式鍵合，從而形成一對鍵合的半導體結構，所述第二半導體結構處於所述第一半導體結構上方。形成多個鍵合的半導體結構還可以包括使另一第一半導體結構與所述一對鍵合的半導體結構鍵合，所述另一第一半導體結構朝上。形成多個鍵合的半導體結構還可以包括使另一第二半導體結構與所述另一第一半導體結構按照面對面的方式鍵合，從而形成另一對鍵合的半導體結構，所述一對和所述另一對按照背對背的方式鍵合。
在又一示例中，一種3D記憶體裝置包括第一半導體結構，所述第一半導體結構具有：多個第一NAND儲存串；多個第一BL，所述第一BL的至少其中之一導電連接至所述第一NAND儲存串中的相應的一個；多個第一導體層；以及具有導電連接至所述多個第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層。所述3D記憶體裝置還包括第二半導體結構，所述第二半導體結構具有：多個第二NAND儲存串；多個第二BL，所述第二BL的至少其中之一導電連接至所述第二NAND儲存串中的相應的一個；多個第二導體層；以及具有導電連接至所述多個第二BL的多個第二位元線鍵合觸點和導電連接至所述第二導體層的多個第二字元線鍵合觸點的第二鍵合層。所述3D記憶體裝置還包括處於第一鍵合層和第二鍵合層之間的第三半導體結構，所述第三半導體結構具有第一NAND儲存串和第二NAND儲存串的周邊電路，第一位元線鍵合觸點導電連接至第二位元線鍵合觸點，並且第一字元線鍵合觸點透過第三半導體結構導電連接至第二字元線鍵合觸點並且導電連接至第三半導體結構。
儘管對具體配置和佈置進行了討論，但應當理解，這只是出於例示性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不脫離本發明的精神和範圍。對相關領域的技術人員顯而易見的是，本發明還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這種短語未必是指同一個實施例。另外，在結合實施例描述特定特徵、結構或特性時，結合其它實施例（無論是否明確描述）實現這種特徵、結構或特性應在相關領域技術人員的知識範圍中。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或多個”可以用於描述單數意義的任何特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語同樣可以被理解為傳達單數使用或傳達複數使用。此外，可以將術語“基於”理解為未必旨在傳達排他性的一組因素，並且相反可以允許存在未必明確描述的附加因素，其同樣至少部分地取決於上下文。
應當容易理解，本發明中的“在…上”、“在…上方”和“在…之上”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…上方”或“在…之上”不僅表示“在”某物“上方”或“之上”，而且還可以包括其“在”某物“上方”或“之上”且其間沒有居間特徵或層（即，直接在某物上）的含義。
此外，諸如“在…下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或多個元件或特徵的如圖中所示的關係。空間相對術語旨在涵蓋除了在圖式中所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向（旋轉90度或在其它取向），並且本文中使用的空間相對描述詞可以類似地被相應解釋。
如本文所使用的，術語“基底”是指向其上增加後續材料層的材料。基底自身可以被圖案化。增加在基底頂部的材料可以被圖案化或者可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶片的非導電材料製成。
如本文所使用的，術語“層”是指包括具有厚度的區域的材料部分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、垂直和/或沿傾斜表面延伸。基底可以是層，在其中可以包括一個或多個層，和/或可以在其上、其上方和/或其下方具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體層和接觸層（其中形成互連線和/或通孔觸點）和一個或多個介電質層。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於部件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）中變化。
如本文所使用的，術語“三維（3D）NAND儲存串”是指在橫向取向的基底上的垂直取向的串聯連接的儲存單元電晶體串，以使得儲存串在相對於基底的垂直方向上延伸。如文中使用的，術語“垂直/垂直地”是指在標稱上垂直於基底的橫向表面。
如本文所使用的，“晶片”是用於構建在其中和/或其上的半導體元件的一片半導體材料，其在被分成裸片之前可以經歷各種製作製程。
隨著3D NAND記憶體裝置持續地垂直擴展（例如，具有96個或更多的層），對高縱橫比結構（例如，通道孔和閘極線狹縫（GLS））實現單步蝕刻可能是不切實際的，其原因在於乾式蝕刻所面臨的困難。尤其是，對於小尺寸的圖案（例如，通道孔）而言，臨界尺寸（CD）控制可能一直存在挑戰。另一方面，由於具有增大的長度的半導體通道中的受限的載子傳輸速率的原因，希望以更高的電壓對儲存單元進行程式化和擦除。當前，降低導體/介電質對的厚度以及在儲存堆疊層中堆疊多個堆疊已經被用來提高WL（導體層）的數量。然而，降低導體/介電質對的厚度可能導致相鄰儲存單元之間的不希望出現的耦合。
堆疊多個堆疊往往包括使堆疊的對應部分垂直地相互對準，從而在鍵合介面處形成直接鍵合。例如，在相關領域中，一個堆疊中的每個儲存串在鍵合介面處與另一堆疊中的對應儲存串對準並鍵合，從而能夠對鍵合的堆疊中的儲存串進行導電連接。導電連接至BL（例如，還導電連接至儲存串）的位元線鍵合觸點與相應的儲存串垂直對準。在另一示例中，兩個堆疊中的WL的導電連接要求兩個堆疊中的WL直接對準並鍵合，並且導電連接至WL並與WL垂直對準的字元線鍵合觸點能夠在鍵合介面處鍵合。儲存串和WL的直接對準和鍵合需要高對準精確度來控制相鄰堆疊中的儲存串之間以及WL之間的重疊。鍵合觸點的分佈和/或佈局受到儲存串/WL的尺寸和/或相鄰儲存串/WL之間的間隔的限制，從而使獲得高製造產率變得困難。現有的用於形成多堆疊鍵合半導體元件的對準和鍵合方法可能損害產品的產率，並且因而需要改進。
根據本發明的各種實施例提供了具有一對或多對鍵合的半導體結構的鍵合的3D記憶體裝置。在每一對中，兩個半導體結構（例如，第一半導體結構和第二半導體結構）中的對應部分被佈線至預期鍵合區以進行鍵合，而不是像在相關領域中那樣在鍵合介面處直接對準並鍵合。在每一對中，兩個半導體結構按照面對面的方式鍵合。兩個半導體結構中的對應部分可以導電連接至相應的導電路由，相應的導電路由再將所述部分佈線/延伸至鍵合區。兩個半導體結構的對相應的導電路由進行導電連接的鍵合觸點可以在鍵合介面處鍵合。相應地，兩個半導體結構中的對應部分能夠透過導電路由和鍵合區處的鍵合觸點得到導電連接。因而，兩個半導體結構中的對應部分的導電連接不要求對鍵合介面處的對應部分的直接對準和鍵合。用於控制每一對鍵合的半導體結構的操作的周邊電路以及任何邏輯製程相容元件可以被整合到另一半導體結構中，例如，所述另一半導體結構是鍵合至一對或多對的第三半導體結構。
可以靈活地確定導電路由和鍵合觸點的佈局，以適應半導體結構中的其他結構/元件的佈局，並且促進鍵合介面處的更容易的鍵合。與要求半導體結構中的對應部分的直接對準和鍵合的現有鍵合及堆疊製程相比，在本發明中，半導體結構的鍵合只要求鍵合觸點在鍵合介面處對準。鍵合所需的對準精確度可以更低。鍵合觸點的位置、分佈和/或尺寸不太受半導體結構中的對應結構的空間和位置的限制，而且能夠加以優化，以促進容易的對準和鍵合。兩個半導體結構可以是使用任何適當製作製程（例如，現有製作製程）形成的，以維持產率和預期的材料/電特性。在一些實施例中，使半導體結構按照面對面的方式鍵合能夠使導電路由的數量和複雜性最小化。能夠在保持預期的產率的同時使一對鍵合的半導體結構的製作變得更加容易。
在本發明的示例中，被鍵合成一對的兩個半導體結構均包括儲存堆疊層。這兩個半導體結構中的BL和/或WL在預期的鍵合區中的鍵合介面處被分別佈線並鍵合。BL的鍵合能夠對兩個半導體結構中的儲存串進行導電連接，並且WL的鍵合能夠對兩個半導體結構中的WL（例如，導體層）進行導電連接。兩個半導體結構中的儲存串可以是使用任何適當蝕刻製程（例如，單步蝕刻）形成通道孔並且隨後採用適當通道形成材料填充所述通道孔而形成的。所述對中的儲存串的製作能夠保持產率，並且半導體通道中的載子傳輸速率能夠保持預期的傳輸速率。
在一些實施例中，在鍵合的3D記憶體裝置中按照背對背的方式鍵合不止一對鍵合的半導體結構。在每一對中，兩個半導體結構的BL和/或WL被鍵合。鍵合的3D記憶體裝置中的所有半導體結構的周邊電路（或其他邏輯製程相容元件）可以被整合到形成在鍵合的3D記憶體裝置的一側上的一個半導體結構中。能夠降低鍵合的3D記憶體裝置的晶片尺寸。
第1圖-第3圖示出了對半導體結構中的部分進行鍵合和導電連接的各種方式。第4圖示出了第1圖-第3圖中的鍵合的3D記憶體裝置的平面圖。第1A圖和第1B圖示出了根據一些實施例的鍵合的3D記憶體裝置100和101，其中，鍵合的半導體結構的BL被佈線並鍵合。第2A圖和第2B圖示出了根據一些實施例的鍵合的3D記憶體裝置200和201，其中，鍵合的半導體結構的WL被佈線並鍵合。第3A圖和第3B圖示出了根據一些實施例的鍵合的3D記憶體裝置300和301，其中，鍵合的半導體結構的BL和WL都被佈線並鍵合。在鍵合的3D記憶體裝置100、200和300中，嵌入有儲存陣列的周邊電路的半導體結構位於相應的鍵合的3D記憶體裝置的一端（例如，上端）。在鍵合的3D記憶體裝置101、201和301中，嵌入有所述周邊電路的半導體結構位於該對半導體結構之間。
在本發明中，為了例示的簡單起見，在第1圖-第3圖和第5圖-第8圖中分別以相同的圖式標記標示類似或相同的物件。應當指出，本發明的圖式中所示的物件僅用於例示的目的。任何物件的位置、尺寸、形狀和數量不反映該物件的實際位置、尺寸、形狀和數量。圖式中的鍵合觸點的例示位置不反映鍵合觸點所處的實際位置。應當指出，在第1圖-第3圖以及第5圖-第12圖中添加x軸、y軸和z軸是為了進一步例示鍵合的3D記憶體裝置中的部件的空間關係。應當指出，在這些圖式中包括x軸和y軸是為了例示半導體結構的平面內的兩個正交方向。x方向是字元線方向（例如，WL/導體層的延伸方向），並且y方向是位元線方向（例如，BL的延伸方向）。半導體結構（例如，第一/第二/第三半導體結構）或3D NAND記憶體裝置（例如，3D記憶體裝置100、101、200、201、300和301）的基底包括在x-y平面內橫向延伸的兩個橫向表面：處於半導體結構/3D NAND記憶體裝置的正面上的頂表面以及處於與所述正面相反的背面上的底表面。z軸垂直於x軸和y軸兩者。如文中所使用的，當基底在z方向（垂直於x-y平面的垂直方向）上處於半導體元件的最低平面內時，半導體結構/3D NAND記憶體裝置的一個部件（例如，層或元件）是處於另一部件（例如，層或元件）“上”、“上方”還是“下方”是沿z方向相對於半導體元件的基底確定的。在本發明中將通篇採用相同的概念來描述空間關係。
在本發明中，為了便於描述，“導電連接的BL”是指透過鍵合被佈線並導電連接的BL，“導電連接的WL”是指透過鍵合被佈線並導電連接的WL，並且“導電連接的3D儲存串”是指透過鍵合被佈線並導電連接的3D儲存串。
在第1圖-第3圖中，鍵合的3D記憶體裝置100、101、200、201、300和301可以包括第一（1ST ）半導體結構、第二（2ND ）半導體結構和第三（3RD ）半導體結構。在第1A圖、第2A圖和第3A圖中，第一和第二半導體結構可以按照面對面的方式直接鍵合，並且第三半導體結構在鍵合的3D記憶體裝置的一端鍵合至第一半導體結構和第二半導體結構之一。出於例示的目的，第二半導體結構處於第一半導體結構上方，並且處於第二半導體結構上方的第三半導體結構按照面朝下的方式鍵合至第二半導體結構。在第1B圖、第2B圖和第3B圖中，第一半導體結構和第二半導體結構可以按照面對面的方式鍵合，並且第三半導體結構按照面朝上的方式居於其間。
在一些實施例中，第一半導體結構和第二半導體結構均包括相互面對的儲存堆疊層。第三半導體結構可以包括用於第一半導體結構和第二半導體結構兩者中的儲存堆疊層的周邊電路。在本發明中，半導體結構可以透過適當的鍵合方法來鍵合，適當的鍵合方法例如是混合鍵合（又稱為“金屬/介電質混合鍵合”），其是一種直接鍵合技術（例如，在不使用諸如焊料或黏合劑的中間層的情況下在表面之間形成鍵合），並且可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。除非另外指明，否則第一半導體結構、第二半導體結構和第三半導體結構中的任兩者之間的鍵合包括混合鍵合。
如第1A圖所示，鍵合的3D記憶體裝置100還包括第一半導體結構和第二半導體結構被鍵合的鍵合介面126以及第二半導體結構和第三半導體結構被鍵合的鍵合介面164。如下文所詳述的，第一半導體結構、第二半導體結構和第三半導體結構可以是單獨製作的（並且在一些實施例中是並行製作的），以使得製作第一、第二和第三半導體結構之一的熱預算不對製作第一、第二和第三半導體結構中的另一個的製程構成限制。此外，可以形成穿過鍵合介面126和鍵合介面164的大量鍵合觸點，從而分別在第一半導體結構和第二半導體結構之間以及在第二半導體結構和第三半導體結構之間形成電連接。導電連接至相應的半導體結構中的對應結構（例如，BL和/或WL）的鍵合觸點可以形成在離開儲存堆疊層的預期鍵合區中。一對鍵合的半導體結構中的NAND記憶體（例如，儲存堆疊層）與周邊電路（以及任何其他邏輯製程相容元件）之間的資料傳輸可以是透過跨越鍵合介面126和鍵合介面164的鍵合觸點和導電路由來進行的。透過垂直地整合第一半導體結構、第二半導體結構和第三半導體結構，能夠降低晶片尺寸，並且能夠提高儲存單元密度。此外，作為“統一的”晶片，透過將多個分立晶片（例如，各種處理器、控制器和記憶體）整合到單個鍵合的晶片（例如，鍵合的3D記憶體裝置100）中，還能夠實現更快的系統速度以及更小的PCB尺寸。下文現在描述鍵合的3D記憶體裝置100中的每個半導體結構的細節。
作為鍵合的3D記憶體裝置的部分，第一半導體結構可以包括基底102，其可以包括矽（例如，單晶矽、c-Si）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或者任何其他適當材料。
第一半導體結構可以包括處於基底102上方的儲存堆疊層108。基底102可以包括沿x軸（橫向方向或寬度方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如文中所使用的，當鍵合的3D記憶體裝置的基底（例如，基底102）沿y軸（垂直方向或厚度方向）位於鍵合的3D記憶體裝置（例如，鍵合的3D記憶體裝置100）的最低平面內時，鍵合的3D記憶體裝置的一個部件（例如，層或元件）是處於另一部件（例如，層或元件）“上”、“上方”還是“下方”是沿y軸相對於基底確定的。在本發明中將通篇採用相同的概念來描述空間關係。
在一些實施例中，鍵合的3D記憶體裝置100的第一半導體結構包括NAND快閃記憶體鍵合的3D記憶體裝置，其中，儲存單元是按照3D NAND儲存串132的陣列的形式提供的。根據一些實施例，每個3D NAND儲存串132垂直地延伸穿過多對，每一對包括導體層108-1和介電質層108-2。堆疊並且交替的導體層108-1和介電質層108-2在文中又被稱為儲存堆疊層108。根據一些實施例，儲存堆疊層108中的交替的導體層108-1和介電質層108-2在垂直方向上交替。換言之，除了處於儲存堆疊層108的頂部或底部的層之外，每個導體層108-1可以在兩側與兩個介電質層108-2鄰接，並且每個介電質層108-2可以在兩側與兩個導體層108-1鄰接。導體層108-1可以均具有相同厚度或者不同厚度。類似地，介電質層108-2可以均具有相同厚度或者不同厚度。導體層108-1可以包括導體材料，所述導電材料包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。介電質層108-2可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。導體層108-1可以是WL的部分。除非另外指明，否則在本發明中，“WL”和“導體層”可互換使用。也就是說，在鍵合的半導體結構中，WL的鍵合可以等價於導體層的鍵合。在一些實施例中，每個導體層108-1與一個或多個字元線觸點150接觸並導電連接，一個或多個字元線觸點150與第一半導體結構的互連層接觸並導電連接。
在一些實施例中，每個3D NAND儲存串132是包括半導體通道和記憶體膜的“電荷捕集”類型的NAND儲存串。在一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜是包括穿隧層、儲存層（又稱為“電荷捕集/儲存層”）和阻障層的複合介電質層。每個3D NAND儲存串132可以具有圓柱形狀（例如，柱形狀）。根據一些實施例，記憶體膜的半導體通道、穿隧層、儲存層和阻障層按此順序沿從柱的中間向柱的外表面的方向佈置。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽或其任何組合。阻障層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電質或其任何組合。在一個示例中，阻障層可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。在另一示例中，阻障層可以包括高k介電質層，諸如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）或氧化鉭（a2 O5 ）層等
在一些實施例中，3D NAND儲存串132還包括多個控制閘極（均是WL的部分）。儲存堆疊層108中的每個導體層108-1可以充當用於3D NAND儲存串132的每個儲存單元的控制閘極。在一些實施例中，每個3D NAND儲存串132包括在垂直方向上處於相應端部的兩個插塞。如文中所使用的，在基底102被置於鍵合的3D記憶體裝置100的最低平面內時，部件（例如，3D NAND儲存串132）的“上端”是沿y軸離基底102較遠的一端，並且部件（例如，3D NAND儲存串132）的“下端”是沿y軸離基底102較近的一端。處於3D NAND儲存串132的下端並且與半導體通道接觸的插塞可以包括從基底10磊晶生長的半導體材料，例如，單晶矽。該插塞可以充當由3D NAND儲存串132的源極選擇閘極控制的通道。處於半導體通道的上端並且與半導體通道接觸的另一插塞可以包括半導體材料（例如，多晶矽）。透過在第一半導體結構的製作期間覆蓋3D NAND儲存串132的上端，處於另一端的插塞能夠充當蝕刻停止層，從而防止蝕刻到填充在3D NAND儲存串132中的介電質（諸如氧化矽和氮化矽）。在一些實施例中，處於上端的插塞起著3D NAND儲存串132的汲極的作用。
應當理解3D NAND儲存串132不限於“電荷捕集”類型的3D NAND儲存串，並且在其他實施例中可以是“浮閘”類型的3D NAND儲存串。基底102可以包括多晶矽作為“浮閘”類型的3D NAND儲存串的源極板。在一些實施例中，儲存堆疊層108包括多個2D NAND儲存串。
在一些實施例中，鍵合的3D記憶體裝置100的第一半導體結構還包括處於儲存堆疊層108上方的互連層110，以傳輸電訊號。互連層110可以包括多個互連。如本文所用，術語“互連”可以寬泛地包括任何適當類型的互連，例如中段製程（MEOL）互連和後段製程（BEOL）互連。在一些實施例中，互連層110中的互連還包括諸如位元線觸點和字元線觸點的局部互連。互連層110還可以包括一個或多個層間介電質（ILD）層，其中可以形成互連和通孔觸點。互連層110中的互連和通孔觸點可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層110中的ILD層可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
第一半導體結構可以包括多個BL 134，其與3D NAND儲存串132的另一端的另一插塞接觸並且導電連接。BL 134可以是互連層110的部分，並透過位元線觸點導電連接至3D NAND儲存串132。在一些實施例中，BL 134處於互連層110的下端，並且處於3D NAND儲存串132上方。
互連層110還可以包括設置在互連層110中的任何適當位置的多個第一導電路由140。例如，第一導電路由140可以處於BL 134上方和/或可以圍繞BL 134。第一導電路由140可以透過任何適當的電連接手段（例如，通孔）導電連接至BL 134。第一導電路由140可以被設計為將BL 134（例如，將BL的電訊號）靈活地佈線至鍵合介面126處的預期位置（例如，鍵合區）。在一些實施例中，第一導電路由140將BL 134佈線為在鍵合介面126處與第一半導體結構的第一鍵合層112中的多個第一位元線鍵合觸點發生接觸和/或導電連接。
作為第一半導體結構的部分，第一鍵合層112可以位於互連層110上方並且處於鍵合介面126處。在一些實施例中，第一鍵合層112可以是互連層110的部分。第一鍵合層112可以包括與第一導電路由140接觸和/或導電連接的多個第一位元線鍵合觸點142，從而可以將往返於位元線134的電訊號透過第一導電路由140傳送至第一位元線鍵合觸點142。第一鍵合層112可以包括第一位元線鍵合觸點142所處的介電質層。在一些實施例中，第一位元線鍵合觸點142可以位於第一半導體結構的適當鍵合區處，從而與第二半導體結構的多個第二位元線鍵合觸點144鍵合。第一位元線鍵合觸點142和第二位元線鍵合觸點144的位置和分佈可以是基於某些因素確定的，諸如晶片的元件/結構的佈局、用於放置第一位元線鍵合觸點142和第二位元線鍵合觸點144的可用空間、相鄰位元線鍵合觸點之間的間隔、和/或用以完成第一位元線鍵合觸點142和第二位元線鍵合觸點144的形成、對準和鍵合的製作製程。在一些實施例中，第一鍵合層112可以包括多個鍵合觸點，所述多個鍵合觸點透過（例如，互連層110中的）任何適當互連/佈線導電連接至字元線觸點150，從而使WL（例如，導體層108-1）可以透過鍵合而導電連接至第三半導體結構中的周邊電路和/或其他邏輯製程相容元件。
第一導電路由140、第一位元線鍵合觸點142、字元線觸點150、字元線鍵合觸點和互連層110中的互連可以包括導電材料，其包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層110中的任何ILD層和第一鍵合層112中的介電質層可以包括介電質材料，所述介電質材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。除非另外指明，否則本發明的互連層和鍵合層中的導電結構（例如，互連和鍵合觸點）可以包括但不限於W、Co、Cu、Al、矽化物或其任何組合，並且本發明的互連層和鍵合層中的介電質結構（例如，ILD和介電質層）可以包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
第二半導體結構可以具有處於包括多個交替的導體層118-1和介電質層118-2的儲存堆疊層118上方並與儲存堆疊層118接觸的半導體層104。導體層118-1可以均與一個或多個字元線觸點174接觸並導電連接，所述字元線觸點174可以導電連接至透過鍵合與第三半導體結構中的周邊電路和/或其他邏輯製程相容元件導電連接的多個鍵合觸點。半導體層104可以由減薄的基底形成，儲存堆疊層118形成在該基底上。半導體層104可以包括與基底102類似或相同的材料。第二半導體結構還可以包括垂直地延伸穿過儲存堆疊層118並且與半導體層104接觸的多個3D NAND儲存串136。第二半導體結構還可以包括與3D NAND儲存串136和互連層116中的導電路由146接觸並且導電連接的多個BL 138。在一些實施例中，互連層116可以處於BL 138之下並且處於包括多個第二位元線鍵合觸點144的第二鍵合層114上方，所述多個第二位元線鍵合觸點與第一位元線鍵合觸點142接觸並且導電連接。在一些實施例中，儲存堆疊層118、3D NAND儲存串136、BL 138、字元線觸點174、互連層116、第二鍵合層114分別與儲存堆疊層108、3D NAND儲存串132、BL 134、字元線觸點150、互連層110和第一鍵合層112類似，並且將不再重複這些部件的詳細描述。然而，每個儲存堆疊層中的階梯/儲存單元的具體數量、每個互連層中的導電路由的圖案化和分佈可以是相同或不同的，例如，受到相應的半導體結構的設計和製作的影響，因而不受本發明的實施例限制。
第一半導體結構和第二半導體結構可以在鍵合介面126處鍵合。在一些實施例中，每個第一位元線鍵合觸點142在鍵合介面126處與相應的第二位元線鍵合觸點144對準並鍵合，並且第一鍵合層112和第二鍵合層114的介電質層也鍵合在一起。
第一半導體結構和第二半導體結構的鍵合可以包括第一位元線鍵合觸點142和第二位元線鍵合觸點144的鍵合，第一位元線鍵合觸點142和第二位元線鍵合觸點144使每個3D NAND儲存串132與相應的3D NAND儲存串136導電連接。儲存堆疊層108和儲存堆疊層188中的儲存單元可以透過BL 134和BL 138的鍵合而導電連接。在一些實施例中，第一半導體結構和第二半導體結構的鍵合只要求第一位元線鍵合觸點142和第二位元線鍵合觸點144沿垂直方向對準。在一些實施例中，為了促進更容易的鍵合，第一位元線鍵合觸點142和第二位元線鍵合觸點144可以形成在預期鍵合區，從而可以優化儲存堆疊層108和儲存堆疊層118以及晶片中的其他結構的放置/佈局。在一些實施例中，相鄰的第一位元線鍵合觸點142之間和相鄰的第二位元線鍵合觸點144之間的間隔、以及每個第一位元線鍵合觸點142與相應的第二位元線鍵合觸點144之間的接觸面積可以足夠大，從而在對準期間容許較高的重疊誤差。因而，鍵合可以不太受3D NAND儲存串136和3D NAND儲存串134的尺寸和/或其間的間隔的限制。與其中不同儲存堆疊層中的3D NAND儲存串直接對準並且鍵合到一起的第一半導體結構和第二半導體結構的常規直接鍵合相比，促進不同儲存堆疊層中的3D NAND儲存串的導電連接的對位元線鍵合觸點的對準和鍵合可以需要更低的重疊對準精確度，並且貢獻更高的產率。
在一些實施例中，第一位元線鍵合觸點142和第二位元線鍵合觸點144可以形成於BL鍵合區處。BL鍵合區的位置可以是基於前述因素確定的，並且可以位於或不位於BL 134和BL 138之間。在一些實施例中，BL鍵合區可以在x-y平面內離開BL 134和BL 138。鍵合的第一位元線鍵合觸點142和第二位元線鍵合觸點144可以透過互連層110或互連層116中的相同互連或導電路由而導電連接至第三半導體結構中的周邊電路和任何其他邏輯製程相容元件。出於例示目的，在第1A圖中，第二導電路由146和穿矽通孔（TSV）148可以被示為在導電連接的BL 134和BL 138（即，導電連接的3D NAND儲存串136和3D NAND儲存串132）與第三半導體結構之間傳送電訊號。換言之，BL 134和BL 138（即，3D NAND儲存串136和3D NAND儲存串132）共用相同的互連以傳輸電訊號。在一些實施例中，如第1A圖所示，儲存堆疊層108和儲存堆疊層118的WL（或者導體層108-1和導體層118-1）之間的電訊號可以透過相應的互連（例如，TSV 154）和鍵合觸點158單獨傳送至周邊電路和任何其他邏輯製程相容元件。
在一些實施例中，第二半導體結構包括鍵合層180，其具有透過介電質材料絕緣的分佈在鍵合介面164處並且處於半導體層104上方的多個鍵合觸點158。鍵合觸點158可以包括分別導電連接至第一半導體結構和第二半導體結構中的不同元件/結構的各種鍵合觸點。例如，鍵合觸點158可以包括分別導電連接至TSV 148和TSV 154的鍵合觸點，以傳送用於導電連接的BL（即134和138）和單獨的WL（即108-1和118-1）的電訊號。
第三半導體結構可以包括用於儲存堆疊層108和儲存堆疊層118（以及任何其他邏輯製程相容元件）並且在鍵合介面164處與該對鍵合的半導體結構鍵合的周邊電路。第三半導體結構可以包括處於元件層122上方並且處於焊墊引出互連層124之下的半導體層106。元件層122可以包括形成於半導體層106“上”的多個電晶體168，其中，電晶體168的全部或部分形成於半導體層106之下（例如，處於半導體層106的底表面上方）和/或直接形成於半導體層106之下。半導體層106可以由減薄的基底形成，與半導體層104類似。還可以在半導體層106中形成隔離區（例如，淺溝槽隔離（STI））170和摻雜區（例如，電晶體168的源極區和汲極區）。隔離區170可以包括任何適當的介電質材料，諸如氧化矽、氮化矽和/或氮氧化矽。根據一些實施例，借助於高級邏輯製程（例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm等技術節點），電晶體168為高速電晶體。
電晶體168可以形成元件層122中的各種元件或者可以是其部分。在一些實施例中，元件層122包括完全或部分地由電晶體168形成的周邊電路。周邊電路可以是用於控制並感測鍵合的3D記憶體裝置100的NAND記憶體的周邊電路的部分或全部。在一些實施例中，電晶體168形成用於促進NAND記憶體的操作的周邊電路，即，任何適當的數位、類比和/或混合訊號控制和感測電路，其包括但不限於頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者電路的任何主動或被動部件（例如，電晶體、二極體、電阻器或電容器）。
在一些實施例中，第三半導體結構還包括處於元件層122之下並且處於鍵合介面164上方的互連層120，以往返於周邊電路傳輸電訊號。互連層120可以包括多個互連166，包括橫向互連線和垂直互連存取（通孔）觸點。互連層120還可以包括一個或多個層間介電質ILD層，其中可以形成互連線和通孔觸點。也就是說，互連層120可以包括處於多個ILD層中的互連和通孔觸點。在一些實施例中，元件層122中的元件透過互連層120中的互連相互電連接。
焊墊引出互連層124可以包括處於一個或多個ILD層中的互連，例如，接觸焊墊172。焊墊引出互連層124和互連層120可以形成在半導體層106的相對側。在一些實施例中，焊墊引出互連層124中的互連130能夠延伸到第三半導體結構中，並且在鍵合的3D記憶體裝置100和外部電路之間傳輸電訊號以例如用於焊墊引出的目的。除非另外指明，否則本發明的焊墊引出互連層中的接觸焊墊和互連可以包括但不限於W、Co、Cu、Al、矽化物或其任何組合，並且本發明的焊墊引出互連層中的介電質結構（例如，ILD層和介電質層）可以包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
第三半導體結構還可以包括處於鍵合介面164處並且處於互連層120之下的鍵合層162。鍵合層162可以包括多個鍵合觸點160以及將鍵合觸點160電隔離的介電質。鍵合觸點160可以在鍵合介面164處與鍵合觸點158分別對準、接觸和導電連接，以在周邊電路（和其他邏輯製程相容元件）與第一半導體結構和第二半導體結構中的元件/結構（例如，導電連接的BL和單獨的WL）之間傳送電訊號。鍵合層162和鍵合層180中的鍵合觸點160和鍵合觸點158以及周圍介電質可以用於混合鍵合。
應當理解，第一半導體結構、第二半導體結構和第三半導體結構的相對位置不受限制。第1B圖示出了根據一些實施例的另一示例性的鍵合的3D記憶體裝置101的示意圖。與其中第三半導體結構從上方與第一半導體結構和第二半導體結構鍵合、因而只與第二半導體結構鍵合的第1A圖中的鍵合的3D記憶體裝置100不同的是，在鍵合的3D記憶體裝置101中，第三半導體結構處於第一半導體結構和第二半導體結構之間，從而與第一半導體結構和第二半導體結構兩者鍵合。焊墊引出互連層可以被形成為第二半導體結構的部分。在一些實施例中，第三半導體結構按照面朝上的方式鍵合至第一半導體結構和第二半導體結構。
如第1B圖所示，第三半導體結構和第一半導體結構可以在鍵合介面127處鍵合，並且第二半導體結構和第三半導體結構可以在鍵合介面179處鍵合。由於鍵合的3D記憶體裝置101中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於鍵合的3D記憶體裝置100中的順序，因而在一些實施例中，鍵合的3D記憶體裝置101中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於鍵合的3D記憶體裝置100中的互連層和鍵合層。
在一些實施例中，第一半導體結構可以包括處於儲存堆疊層108上方的互連層111以及處於互連層111上方的第一鍵合層113。第一鍵合層113可以在鍵合介面127處與第三半導體結構的鍵合層181鍵合。在一些實施例中，第三半導體結構可以包括處於鍵合層181上方並且處於元件層122之下的半導體層107。在一些實施例中，第三半導體結構還可以包括處於元件層122上方的互連層121以及處於元件層122上方的鍵合層163。鍵合層163可以在鍵合介面179處與第二半導體結構的第二鍵合層165鍵合。在一些實施例中，第二半導體結構可以包括處於第二鍵合層165上方並且處於儲存堆疊層118之下的互連層119。第二半導體結構還可以包括處於儲存堆疊層118上方並且與之接觸的半導體層105。焊墊引出互連層124可以形成於半導體層105上方。焊墊引出互連層124可以包括延伸到第二半導體結構中的接觸焊墊172和互連130，從而在鍵合的3D記憶體裝置101與外部電路之間傳送電訊號。在一些實施例中，半導體層105和半導體層107可以與半導體層106和半導體層104類似，並且本文不再重複對其的詳細描述。
第一鍵合層113可以包括分佈在鍵合介面127處、與第三半導體結構的鍵合觸點145對準並且鍵合的多個第一位元線鍵合觸點143。第二鍵合層165可以包括分佈在鍵合介面179處、與第三半導體結構的鍵合觸點117對準並且鍵合的多個第二位元線鍵合觸點115。第一位元線鍵合觸點143可以透過第一導電路由141導電連接至BL 134，並且第二位元線鍵合觸點115可以透過第二導電路由147導電連接至BL 138。第一位元線鍵合觸點143和第二位元線鍵合觸點115可以透過鍵合觸點117（處於鍵合層163中）和鍵合觸點145（處於鍵合層181中）以及在第三半導體結構中延伸的一個或多個互連（例如，TSV 149）導電連接。BL 134和BL 138以及3D NAND儲存串132和3D NAND儲存串136可以由此得到導電連接。第三半導體結構的互連層121中的適當互連可以將BL 134和BL 138以及導電連接的3D NAND儲存串132和3D NAND儲存串136（或TSV 149）導電連接至周邊電路（或其他邏輯製程相容元件）
第一位元線鍵合觸點143和第二位元線鍵合觸點115在相應鍵合層中的分佈和/或位置可以與第一位元線鍵合觸點142和第二位元線鍵合觸點144的分佈和/或位置相同或不同。取決於第一位元線鍵合觸點143和第二位元線鍵合觸點115的分佈，可以對應地確定/調整第一導電路由141和第二導電路由147的分佈，從而分別將第一位元線鍵合觸點143和第二位元線鍵合觸點115導電連接至BL 134和BL 138。在一些實施例中，導體層108-1和導體層118-1透過相應的字元線觸點150和字元線觸點174以及互連層121中的單獨互連而導電連接至第三半導體結構。因而，導電連接的3D NAND儲存串132和3D NAND儲存串136可以透過同一互連導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件），並且WL 108-1和WL 118-2可以透過單獨互連而導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件）。
儘管圖式中未示出，但是在一些實施例中，第三半導體結構可以位於相應的鍵合的3D記憶體裝置的下端，並且從下面導電連接至鍵合的該對半導體結構。在這種情況下，第三半導體結構的基底可以充當鍵合的3D記憶體裝置的基底。如果第二半導體結構的半導體層是面朝上的，那麼焊墊引出互連層可以形成於該半導體層上方。第一半導體結構、第二半導體結構和第三半導體結構沿垂直方向的放置可以是基於鍵合的3D記憶體裝置/晶片中的元件/結構的總體佈局/放置而確定的，並且不應受本發明的實施例限制。
第2A圖示出了根據一些實施例的鍵合的3D記憶體裝置200，其中，一對鍵合的半導體結構的WL（或導體層）鍵合到一起，從而將一對鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電連接。在一些實施例中，導電連接的WL共用相同的互連，所述互連往返於周邊電路（或其他邏輯製程相容元件）傳送電訊號。在鍵合的3D記憶體裝置200中，對於BL而言，往返於周邊電路（或其他邏輯製程相容元件）的電訊號是單獨傳送的。如第2A圖所示，第一半導體結構和第二半導體結構在鍵合介面226處鍵合，並且第三半導體結構和第二半導體結構在鍵合介面264處鍵合。第一半導體結構可以包括處於儲存堆疊層108上方並且處於鍵合介面226之下的互連層210以及處於鍵合介面226處的第一鍵合層212。第二半導體結構可以包括處於儲存堆疊層118之下並且處於鍵合介面226上方的互連層216以及處於鍵合介面226處的第二鍵合層214。第二半導體結構還可以包括處於半導體層104上方並且處於鍵合介面264處的鍵合層280。第三半導體結構可以包括處於鍵合介面264處的鍵合層262以及處於鍵合層262和元件層122之間的互連層220。
在一些實施例中，第一鍵合層212包括分佈在鍵合介面226上的多個第一字元線鍵合觸點242，並且第二鍵合層214包括分佈在鍵合介面226上的多個第二字元線鍵合觸點244。第一字元線鍵合觸點242中的每一者可以導電連接至第一半導體結構的相應WL 108-1（或導體層108-1），並且第二字元線鍵合觸點244中的每一者可以導電連接至第二半導體結構的相應WL 118-1（或導體層118-1）。在一些實施例中，每個WL透過相應的互連層（例如，210或216）中的相應導電路由和/或互連而導電連接至相應的鍵合觸點。例如，第一導電路由240可以透過字元線觸點150和其他必要的通孔/互連而導電連接至WL 108-1（或導體層108-1），並且第二導電路由246可以透過字元線觸點174和其他必要的通孔/互連而導電連接至WL 118-1（或導體層118-1）。與第一導電路由140和第二導電路由146類似，第一導電路由240和第二導電路由246可以被靈活地設計成將往返於WL的電訊號佈線至位於介面126處的預期鍵合區的相應字元線鍵合觸點。之後，第一字元線鍵合觸點242和第二字元線鍵合觸點244可以在介面126處相互對準並且鍵合，並且WL 108-1和WL 118-1可以被導電連接。
互連層210或互連層216中的互連可以將導電連接的WL導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件）。為了便於例示，第二導電路由246和TSV 248被示為將導電連接的WL導電連接至鍵合層280中的鍵合觸點258。鍵合觸點258可以在鍵合介面264處與第三半導體結構的鍵合層262中的鍵合觸點260鍵合。互連層220中的適當互連可以將鍵合的鍵合觸點258和鍵合觸點260導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件）。之後，導電連接的WL可以導電連接至周邊電路（和/或其他邏輯製程相容元件）。在一些實施例中，鍵合觸點258還包括其他鍵合觸點，從而將其他結構/元件導電連接至第三半導體結構。在一些實施例中，BL 134和BL 138單獨地（例如，透過單獨的互連和鍵合觸點258）導電連接至第三半導體結構。
第2B圖示出了根據一些實施例的另一鍵合的3D記憶體裝置201，其中，一對鍵合的半導體結構的WL（或導體層）鍵合到一起，從而將一對鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電連接。與鍵合的3D記憶體裝置200不同的是，置於第一半導體結構和第二半導體結構之間的第三半導體結構可以被鍵合至第一半導體結構和第二半導體結構兩者。如第2B圖所示，第一半導體結構和第三半導體結構可以在鍵合介面227處鍵合，並且第三半導體結構和第二半導體結構可以在鍵合介面279處鍵合。焊墊引出互連層可以形成於第二半導體結構上方。在一些實施例中，第三半導體結構按照面朝上的方式鍵合至第一半導體結構和第二半導體結構。由於鍵合的3D記憶體裝置201中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於鍵合的3D記憶體裝置200中的順序，因而在一些實施例中，鍵合的3D記憶體裝置201中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於鍵合的3D記憶體裝置200的互連層和鍵合層。
在一些實施例中，第一半導體結構可以包括處於儲存堆疊層108上方的互連層211以及處於互連層211上方的第一鍵合層213。第一鍵合層213可以在鍵合介面227處與第三半導體結構的鍵合層281鍵合。第三半導體結構還可以包括處於元件層122上方的互連層221以及在鍵合介面279處與第二半導體結構的第二鍵合層265鍵合的鍵合層263。在一些實施例中，第二半導體結構可以包括處於第二鍵合層265上方並且處於儲存堆疊層118之下的互連層219。焊墊引出互連層124可以形成於半導體層105上方。
第一鍵合層213可以包括分佈在鍵合介面227處、與第三半導體結構的鍵合觸點245對準並且鍵合的多個第一字元線鍵合觸點243。第二鍵合層265可以包括分佈在鍵合介面279處、與第三半導體結構的鍵合觸點217對準並且鍵合的多個第二字元線鍵合觸點215。第一字元線鍵合觸點243可以透過第一導電路由241導電連接至WL 108-1（或導體層108-1），並且第二字元線鍵合觸點215可以透過第二導電路由247導電連接至WL 118-1（或導體層118-1）。第一字元線鍵合觸點243和第二字元線鍵合觸點215可以透過（鍵合層263中的）鍵合觸點217和（鍵合層281中的）鍵合觸點245以及在第三半導體結構中延伸的互連249（例如，TSV）導電連接。WL 108-1和WL 118-1（或者導體層108-1和導體層118-1）因而可以得到導電連接。第三半導體結構的互連層221中的適當互連可以將導電連接的WL 108-1和WL 118-1（或互連249）導電連接至周邊電路（或其他邏輯製程相容元件）。
第一字元線鍵合觸點243和第二字元線鍵合觸點215在相應鍵合層中的分佈和/或位置可以與第一字元線鍵合觸點242和第二字元線鍵合觸點244的分佈和/或位置相同或不同。取決於第一字元線鍵合觸點243和第二字元線鍵合觸點215的分佈，可以對應地確定/調整第一導電路由241和第二導電路由247的分佈，從而使第一字元線鍵合觸點243和第二字元線鍵合觸點215分別與WL 108-1和WL 118-1導電連接。在一些實施例中，BL 134和BL 138透過互連層221中的單獨互連而導電連接至第三半導體結構。因而，導電連接的WL 108-1和WL 118-1可以透過同一互連導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件），並且BL 134和BL 138可以透過單獨的互連而導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件）。
第3A圖示出了根據一些實施例的鍵合的3D記憶體裝置300，其中，一對鍵合的半導體結構的BL和WL（或導體層）被鍵合到一起，從而將一對鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電連接。在一些實施例中，導電連接的WL和BL分別共用相同的互連，所述互連從/向周邊電路（或其他邏輯製程相容元件）傳送電訊號。如第3A圖所示，第一半導體結構和第二半導體結構在鍵合介面326處鍵合，並且第三半導體結構和第二半導體結構在鍵合介面364處鍵合。第一半導體結構可以包括處於儲存堆疊層108上方並且處於鍵合介面326之下的互連層310以及處於鍵合介面326處的第一鍵合層312。第二半導體結構可以包括處於儲存堆疊層118之下並且處於鍵合介面326上方的互連層316以及處於鍵合介面326處的第二鍵合層314。第二半導體結構還可以包括處於半導體層104上方並且處於鍵合介面364處的鍵合層380。第三半導體結構可以包括處於鍵合介面364處的鍵合層362以及處於鍵合層362和元件層122之間的互連層320。
在一些實施例中，第一鍵合層312包括分佈在鍵合介面326上的多個第一位元線鍵合觸點342a和多個第一字元線鍵合觸點342b，並且第二鍵合層314包括分佈在鍵合介面326上的多個第二位元線鍵合觸點344a和多個第二字元線鍵合觸點344b。第一半導體結構的第一位元線鍵合觸點342a中的每一者可以導電連接至相應的BL 134，並且第一字元線鍵合觸點342b中的每一者可以導電連接至相應的WL 108-1（即，導體層108-1）。第二半導體結構的第二位元線鍵合觸點344a中的每一者可以導電連接至相應的位元線138，並且第二字元線鍵合觸點344b中的每一者可以導電連接至相應的WL 118-1（即，導體層118-1）。在一些實施例中，BL和WL均透過相應的互連層（例如，310或316）中的適當通孔和/或互連導電連接至相應的鍵合觸點。例如，第一導電路由340a和第一導電路由340b（和其他必要互連/通孔）可以將BL 134和WL 108-1（或導體層108-1）導電連接至相應的第一位元線鍵合觸點342a和第一字元線鍵合觸點342b，並且第二導電路由346a和第二導電路由346b可以將BL 138和WL 118-1（或導體層118-1）導電連接至相應的第二位元線鍵合觸點344a和第二字元線鍵合觸點344b。第一導電路由340（即，340a和340b）和第二導電路由346（即，346a和346b）可以被靈活地設計成將來自/通往BL和WL的電訊號佈線至位於介面326處的預期位置（例如，鍵合區）的相應位元線鍵合觸點和字元線鍵合觸點。之後在介面126處，可以使第一位元線鍵合觸點342a和第二位元線鍵合觸點344a相互對準鍵合，並且可以使第一字元線鍵合觸點342b和第二字元線鍵合觸點344b相互對準鍵合。相應地，3D NAND儲存串132和136以及WL 108-1和118-1可以得到導電連接。
互連層310或互連層316中的互連可以將導電連接的BL（即，134和138）以及導電連接的WL（例如，108-1和118-1）導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件）。為了便於例示，第二導電路由346a和第二導電路由346b以及TSV 348a和TSV 348b被示為將導電連接的BL和導電連接的WL導電連接至鍵合層380中的相應鍵合觸點358。可以使鍵合觸點358與第三半導體結構的鍵合層362中的鍵合觸點360鍵合。互連層320中的適當互連可以將鍵合的鍵合觸點358和360導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件）。導電連接的BL 134和138以及導電連接的WL 108-1和118-1、以及導電連接的3D NAND儲存串132和136之後可以被導電連接至周邊電路（和/或其他邏輯製程相容元件）。
第3B圖示出了根據一些實施例的另一鍵合的3D記憶體裝置301，其中，一對鍵合的半導體結構的BL和WL（或導體層）鍵合到一起，從而將一對鍵合的半導體結構中的儲存堆疊層（和儲存單元）導電連接。與鍵合的3D記憶體裝置300不同的是，置於第一半導體結構和第二半導體結構之間的第三半導體結構可以被鍵合至第一半導體結構和第二半導體結構兩者。如第3B圖所示，第一半導體結構和第三半導體結構可以在鍵合介面327處鍵合，並且第三半導體結構和第二半導體結構可以在鍵合介面379處鍵合。焊墊引出互連層可以形成於第二半導體結構上方。在一些實施例中，第三半導體結構按照朝上的方式鍵合至第一半導體結構和第二半導體結構。由於鍵合的3D記憶體裝置301中的第一半導體結構、第二半導體結構和第三半導體結構的堆疊順序不同於鍵合的3D記憶體裝置300的堆疊順序，因而在一些實施例中，鍵合的3D記憶體裝置301中的第一半導體結構、第二半導體結構和第三半導體結構的互連層和鍵合層可以不同於鍵合的3D記憶體裝置300的互連層和鍵合層。
在一些實施例中，第一半導體結構可以包括處於儲存堆疊層108上方的互連層311以及處於互連層311上方的第一鍵合層313。第一鍵合層313可以在鍵合介面327處與第三半導體結構的鍵合層381鍵合。第三半導體結構還可以包括處於元件層122上方的互連層321以及在鍵合介面379處與第二半導體結構的第二鍵合層365鍵合的鍵合層363。鍵合層381和鍵合層363可以均包括多個鍵合觸點（例如，345和317），以將第一半導體結構和第二半導體結構中的位元線鍵合觸點和字元線鍵合觸點導電連接。例如，鍵合觸點345可以包括用於對第一位元線鍵合觸點343a進行導電連接的多個鍵合觸點以及用於對第一字元線鍵合觸點343b進行導電連接的另外多個鍵合觸點，並且鍵合觸點317可以包括用於對第二位元線鍵合觸點315a進行導電連接的多個鍵合觸點以及用於對第二字元線鍵合觸點315b進行導電連接的另外多個鍵合觸點。在一些實施例中，第二半導體結構可以包括處於第二鍵合層365上方並且處於儲存堆疊層118之下的互連層319。焊墊引出互連層124可以形成於半導體層105上方。
第一鍵合層313可以包括分佈在鍵合介面327處並且與第三半導體結構的鍵合觸點345鍵合的多個第一位元線鍵合觸點343a和多個第一字元線鍵合觸點343b。第二鍵合層365可以包括分佈在鍵合介面379處並且與第三半導體結構的鍵合觸點317鍵合的多個第二位元線鍵合觸點315a和多個第二字元線鍵合觸點315b。第一位元線鍵合觸點343a可以透過第一導電路由357導電連接至BL 134，並且第二位元線鍵合觸點315a可以透過第二導電路由347導電連接至BL 138。第一字元線鍵合觸點343b可以透過第一導電路由357導電連接至WL 108-1（或導體層108-1），並且第二字元線鍵合觸點315b可以透過第二導電路由347導電連接至WL 118-1（或導體層118-1）。第一位元線鍵合觸點343a和第二位元線鍵合觸點315a可以透過第三半導體結構中的鍵合觸點317（處於鍵合層363中）和鍵合觸點345（處於鍵合層381中）以及在第三半導體結構中延伸的互連349a（例如，TSV）而導電連接。第一字元線鍵合觸點343b和第二字元線鍵合觸點315b可以透過鍵合觸點317（處於鍵合層363中）和鍵合觸點345（處於鍵合層381中）以及在第三半導體結構中延伸的互連349b（例如，TSV）而導電連接。BL 134和BL 138、WL 108-1和WL 118-1（或導體層108-1和導體層118-1）以及儲存堆疊層108和儲存堆疊層118因而可以得到導電連接。
第一位元線鍵合觸點343a和第二位元線鍵合觸點315a的分佈和/或位置可以與第一位元線鍵合觸點342a和第二位元線鍵合觸點344a的分佈和/或位置相同或不同。第一字元線鍵合觸點343b和第二字元線鍵合觸點315b的分佈和/或位置可以與第一字元線鍵合觸點342b和第二字元線鍵合觸點344b的分佈和/或位置相同或不同。根據這些鍵合觸點的分佈，可以相應地確定/調整第一導電路由357和第二導電路由347的分佈，從而將第一位元線鍵合觸點343a和第二位元線鍵合觸點315a分別導電連接至BL 134和BL 138，並且將第一字元線鍵合觸點343b和第二字元線鍵合觸點315b分別導電連接至WL 108-1和WL 118-1。因而，導電連接的WL 108-1和WL 118-1可以透過相同的互連而導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件），並且BL 134和BL 138可以透過相同的互連而導電連接至第三半導體結構中的周邊電路（和/或其他邏輯製程相容元件）。於是，鍵合的儲存堆疊層108和儲存堆疊層118中的3D NAND儲存串132和3D NAND儲存串136以及WL（或導體層108-1和導體層118-1）可以得到導電連接。
第4圖示出了根據一些實施例的具有導電連接的BL和/或導電連接的WL的鍵合的3D記憶體裝置的示意性平面圖400。該平面圖可以例示鍵合的3D記憶體裝置100、101、200、201、300和301中的導電連接的BL和/或導電連接的WL的佈局/位置。如第4圖所示，平面圖400可以包括核心陣列區、一個或多個（例如，一對）陣列共用源極（ACS）驅動器焊墊引出區、一個或多個（例如，一對）BL鍵合和焊墊引出區、一個或多個（例如，一對）WL鍵合和焊墊引出區、以及鍵合焊墊區。核心陣列區可以表示放置儲存陣列的區域。ACS驅動器焊墊引出區可以表示對儲存陣列的ACS和周邊電路進行導電連接的接觸焊墊所處的區域。鍵合焊墊區可以表示用於總體晶片（例如，周邊電路）的接觸焊墊所處的區域。BL鍵合和焊墊引出區可以表示其中鍵合的儲存堆疊層的BL透過鍵合而導電連接並且導電連接至導電連接的BL的互連所處的區域。WL鍵合和焊墊引出區可以表示其中鍵合的儲存堆疊層的WL透過鍵合而導電連接並且導電連接至導電連接的WL的互連所處的區域。在一些實施例中，確定（例如，優化）BL鍵合和焊墊引出區和WL鍵合和焊墊引出區的數量、位置和/或面積以（例如）適應總體晶片的佈局和/或佈置。
在各種實施例中，一對鍵合的半導體結構的儲存堆疊層（例如，108和118）中的每一者可以被靈活地置於核心陣列區中的相應預期位置上，例如，處於晶片中心，從而優化晶片中的結構/元件的總體佈置。儲存堆疊層（例如，108和118）可以或者可以不相互垂直（例如，沿z軸）對準。在一些實施例中，儲存堆疊層可以垂直地按照錯開方式佈置。也就是說，儲存堆疊層可以不沿z軸相互對準，從而（例如）優化晶片的總體佈置/佈線。相應的半導體結構中的導電路由（例如，140、146、141、147、240、246、241、247、340a、340b、346a和/或346b）可以被設計為將相應的WL和/或BL導電連接並佈線至將要導電連接至相應的鍵合觸點的相應的鍵合和焊墊引出區。也就是說，每個導電路由的一端可以與相應的BL/WL發生接觸和/或導電連接，並且該導電路由的另一端可以與相應的鍵合觸點發生接觸和/或導電連接。導電路由的處於所述兩端之間的佈置可以符合相應半導體結構中的結構/元件的佈局。在各種實施例中，每個半導體結構中的導電路由的佈置可以是相同或不同的。
與相應的導電路由發生接觸或導電連接的鍵合觸點可以分佈在相應鍵合和焊墊引出區處的相應鍵合層中，與另一鍵合層中的相應鍵合觸點相鍵合。取決於諸如鍵合觸點的總數和/或儲存堆疊層的位置的因素，在一些實施例中，一對鍵合的半導體結構的鍵合觸點被劃分成不止一個部分，所述的不止一個部分分別位於相應的鍵合和焊墊引出區中。對鍵合觸點的劃分可以允許對導電路由和/或互連的佈置進行優化。例如，可以透過將BL和/或WL佈線至更加靠近BL和/或WL的相應的鍵合和焊墊引出區而使導電路由的長度和複雜性最小化。在一些實施例中，儲存堆疊層108和儲存堆疊層118可以被置於核心陣列區中。
在示例中，對於鍵合的3D記憶體裝置100和101而言，第一位元線鍵合觸點和第二位元線鍵合觸點（例如，鍵合的3D記憶體裝置100中的142和144以及鍵合的3D記憶體裝置101中的143和145）可以在BL鍵合和焊墊引出區中鍵合。在一些實施例中，取決於從每個半導體結構的BL到每個BL鍵合和焊墊引出區的距離，整個的鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點被劃分成多個部分（例如，兩個部分），使得每個BL鍵合和焊墊引出區包括鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點的一部分。例如，鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點可以被均勻劃分為分佈在兩個BL鍵合和焊墊引出區中。與此同時，WL 108-1（或導體層108-1）的部分和WL 118-1（或導體層118-1）的部分可以透過相應的字元線觸點150和174以及任何適當的互連和/或鍵合觸點被單獨佈線至WL鍵合和焊墊引出區之一。WL 108-1（或導體層108-1）的另一部分和WL 118-1（或導體層118-1）的另一部分可以透過相應的字元線觸點150和174以及任何適當的互連和/或鍵合觸點被單獨佈線至WL鍵合和焊墊引出區中的另一個。在一些實施例中，WL被均勻地劃分成兩個部分，每個部分被佈線至較近的WL鍵合和焊墊引出區。
在該示例中，在BL鍵合和焊墊引出區中，鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點可以進一步透過適當的互連（例如，148或149）和鍵合觸點（例如，158和160）導電連接至周邊電路和/或接觸焊墊（例如，172）。在WL鍵合和焊墊引出區中，字元線觸點150和字元線觸點174可以透過適當的互連（例如，154）和鍵合觸點（例如，158和160）單獨導電連接至周邊電路和/或接觸焊墊（例如，172）。
在另一示例中，對於鍵合的3D記憶體裝置200和201而言，第一字元線鍵合觸點和第二字元線鍵合觸點（例如，鍵合的3D記憶體裝置200中的242和244以及鍵合的3D記憶體裝置201中的243和245）可以分別在WL鍵合和焊墊引出區中鍵合。在一些實施例中，取決於從每個半導體結構的WL到每個WL鍵合和焊墊引出區的距離，鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點可以被劃分，使得每個WL鍵合和焊墊引出區包括整個鍵合的第一字元線線鍵合觸點和第二字元線鍵合觸點的一部分。例如，鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點可以被均勻劃分為分佈在兩個WL鍵合和焊墊引出區中。與此同時，BL 134的部分和BL 138的部分可以透過相應的互連和/或鍵合觸點單獨佈線至BL鍵合和焊墊引出區之一。BL 134的另一部分和BL 138的另一部分可以透過相應的互連和/或鍵合觸點單獨佈線至BL鍵合和焊墊引出區中的另一個。在一些實施例中，BL 134和BL 138被均勻地劃分成兩個部分，每個部分被佈線至較近的BL鍵合和焊墊引出區。
在該示例中，在WL鍵合和焊墊引出區中，鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點可以進一步透過適當的互連（例如，248或249）和鍵合觸點（例如，258和260）導電連接至周邊電路和/或接觸焊墊（例如，172）。在BL鍵合和焊墊引出區中，單獨導電連接至BL 134和BL 138的鍵合觸點（例如，258）可以透過適當的互連和鍵合觸點（例如，258和260）導電連接至周邊電路和/或接觸焊墊（例如，172）。
在第三示例中，對於鍵合的3D記憶體裝置300和301而言，第一位元線鍵合觸點和第二位元線鍵合觸點（例如，鍵合的3D記憶體裝置300中的342a和344a以及鍵合的3D記憶體裝置301中的343a和315a）可以分別在BL鍵合和焊墊引出區中對準並鍵合，並且第一字元線鍵合觸點和第二字元線鍵合觸點（例如，鍵合的3D記憶體裝置300中的342b和344b以及鍵合的3D記憶體裝置301中的343b和315b）可以分別在WL鍵合和焊墊引出區中對準並鍵合。在一些實施例中，取決於從每個半導體結構的BL到每個BL鍵合和焊墊引出區的距離和/或從每個半導體結構的WL到每個WL鍵合和焊墊引出區的距離，鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點以及鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點均被劃分，使得每個BL鍵合和焊墊引出區具有整個的鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點的一部分，並且每個WL鍵合和焊墊引出區具有整個的鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點的一部分。例如，鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點可以被均勻劃分為分佈在兩個WL鍵合和焊墊引出區中。與此同時，鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點可以被均勻劃分為分佈在兩個BL鍵合和焊墊引出區中。在該示例中，在WL鍵合和焊墊引出區中，鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點可以進一步透過適當的互連（例如，348b或349b）和鍵合觸點（例如，鍵合的3D記憶體裝置中的358和360以及鍵合的3D記憶體裝置301中的315b、317、345和343b）導電連接至周邊電路和/或接觸焊墊（例如，172）。在BL鍵合和焊墊引出區中，鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點可以進一步透過適當的互連（例如，348a或349a）和鍵合觸點（例如，鍵合的3D記憶體裝置300中的358和360以及鍵合的3D記憶體裝置301中的315a、317、345和343a）導電連接至周邊電路和/或接觸焊墊（例如，172）。
第5A圖-第5F圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構並且其中BL被導電連接的鍵合的3D記憶體裝置的示例性製作製程。第6A圖和第6B圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構並且其中WL被鍵合到一起的鍵合的3D記憶體裝置的示例性製作製程的部分。第7A圖和第7B圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構並且其中BL和WL兩者被分別導電連接的鍵合的3D記憶體裝置的示例性製作製程的部分。第13圖是根據一些實施例的用於形成鍵合的3D記憶體裝置的示例性方法1300的流程圖。應當理解，方法1300中所示的步驟並不具有排他性，也可以在所示步驟中的任何步驟之前、之後或之間進行其他步驟。此外，所述步驟中的一些可以是同時進行的或者可以是按照不同於第13圖所示的依序執行的。方法1300可以被用於形成第1A圖、第2A圖和第3B圖中所示的鍵合的3D記憶體裝置。
參考第13圖，方法1300開始於步驟1302，其中，形成第一半導體結構和第二半導體結構。第一半導體結構包括多個第一BL、多個第一導體層以及具有多個第一位元線鍵合觸點和/或多個第一字元線鍵合觸點的第一鍵合層。第二半導體結構包括多個第二BL、多個第二導體層以及具有多個第二位元線鍵合觸點和/或多個第二字元線鍵合觸點的第二鍵合層。第5A圖、第6A圖和第7A圖示出了對應的結構。
第5A圖示出了第一半導體結構和第二半導體結構，它們每一者具有帶有多個位元線鍵合觸點的鍵合層。如第5A圖所示，可以形成第一半導體結構和第二半導體結構。第一半導體結構可以包括基底502、處於基底502上方的儲存堆疊層506、垂直地延伸穿過儲存堆疊層506的多個3D NAND儲存串516、導電連接至3D NAND儲存串516的多個第一BL 522-1。儲存堆疊層506可以包括多個交替的導體層506-1和介電質層506-2。導體層506-1可以均是WL的部分，其導電連接至一個或多個字元線觸點524-1。第一半導體結構還可以包括處於儲存堆疊層506上方的互連層508以及處於互連層508上方或者作為互連層508的部分的第一鍵合層538。第一鍵合層538可以包括多個第一位元線鍵合觸點518-1，其透過互連層508中的多個第一導電路由520-1導電連接至第一BL 522-1。
第二半導體結構可以與第一半導體結構類似。如第5A圖所示，第二半導體結構可以包括基底504、處於基底504上方的儲存堆疊層510、垂直地延伸穿過儲存堆疊層510的多個3D NAND儲存串514、導電連接至3D NAND儲存串514的多個第二BL 522-2。儲存堆疊層510可以包括多個交替的導體層510-1和介電質層510-2。導體層510-1可以均是WL的部分，其導電連接至一個或多個字元線觸點524-2。第一半導體結構還可以包括處於儲存堆疊層510上方的互連層512以及處於互連層512上方或者作為互連層512的部分的第二鍵合層536。第二鍵合層536可以包括多個第二位元線鍵合觸點518-2，其透過互連層512中的多個第二導電路由520-2導電連接至第二BL 522-2。儲存堆疊層506和儲存堆疊層510可以具有相同或不同層級/數量的階梯。在一些實施例中，每個第一位元線鍵合觸點518-1對應於相應的第二位元線鍵合觸點518-2。
第6A圖示出了第一半導體結構和第二半導體結構，它們每一者具有帶有多個字元線鍵合觸點的鍵合層。與第5A圖中所示的第一半導體結構和第二半導體結構不同，在第6A圖中，第一半導體結構的第一鍵合層538包括多個第一字元線鍵合觸點620-1，其透過導電連接至字元線觸點524-1的多個第一導電路由622-1導電連接至WL 506-1（或導體層506-1）。第二半導體結構的第二鍵合層536包括多個第二字元線鍵合觸點620-2，其透過導電連接至字元線觸點524-1的多個第二導電路由622-2導電連接至WL 510-1（或導體層510-1）。在一些實施例中，第一導電路由622-1和第二導電路由622-2分別處於互連層508和互連層512中。在一些實施例中，每個第一字元線鍵合觸點620-1對應於相應的第二字元線鍵合觸點620-2。
第7A圖示出了第一半導體結構和第二半導體結構，它們每一者具有帶有多個位元線鍵合觸點和多個字元線鍵合觸點的鍵合層。與第5A圖和第6A圖所示的第一半導體結構和第二半導體結構不同，在第7A圖中，第一半導體結構的第一鍵合層538包括多個第一位元線鍵合觸點718-1和多個第一字元線鍵合觸點728-1。第一位元線鍵合觸點718-1可以透過多個第一導電路由720-1導電連接至第一BL 522-1，並且第一字元線鍵合觸點728-1可以透過導電連接至字元線觸點524-1的多個第一導電路由730-1導電連接至WL 506-1（或導體層506-1）。第二半導體結構的第二鍵合層536包括多個第二位元線鍵合觸點718-2和多個第二字元線鍵合觸點728-2。第二位元線鍵合觸點718-2可以透過多個第二導電路由720-2導電連接至第二BL 522-2，並且第二字元線鍵合觸點728-2可以透過導電連接至字元線觸點524-2的多個第二導電路由730-2導電連接至WL 510-1（或導體層510-1）。在一些實施例中，每個第一位元線鍵合觸點718-1對應於相應的第二位元線鍵合觸點718-2，並且每個第一字元線鍵合觸點728-1對應於相應的第二字元線鍵合觸點728-2。
第一半導體結構和第二半導體結構可以是透過類似的方法/製程形成的。在一些實施例中，儲存堆疊層形成於基底上方，並且形成垂直地延伸穿過儲存堆疊層的3D NAND儲存串的陣列。如第5A圖、第6A圖和第7A圖所示，在基底（例如，502或504）上方形成交替的犧牲層（未示出）和介電質層（例如，506-2或510-2）。交替的犧牲層和介電質層可以形成介電質堆疊層（未示出）。在一些實施例中，每個犧牲層包括氮化矽層，並且每個介電質層包括氧化矽層。交替的犧牲層和介電質層可以由一種或多種薄膜沉積製程形成，所述製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。在一些實施例中，儲存堆疊層（例如，506或510）可以透過閘極替換製程形成，例如，透過使用相對於介電質層有選擇性的對犧牲層的濕式/乾式蝕刻並且利用導體層填充所產生的凹陷而以多個導體層（例如，506-1或510-1）替換犧牲層。結果，儲存堆疊層（例如，506或510）可以包括交替的導體層（例如，506-1或510-1）和介電質層（506-2或510-2）。在一些實施例中，每個導體層包括金屬層，例如，鎢層。應當理解，在其他實施例中，儲存堆疊層可以是透過交替地沉積導體層（例如，摻雜多晶矽層）和介電質層（例如，氧化矽層）形成的，而不用閘極替換製程。在一些實施例中，在儲存堆疊層和基底之間形成包括氧化矽的焊墊氧化物層。
可以在基底上方形成多個3D NAND儲存串（例如，516或514），每個3D NAND儲存串垂直地延伸穿過儲存堆疊層的交替的導體層和介電質層。在一些實施例中，形成3D NAND儲存串的製作製程包括使用乾式蝕刻和/或濕式蝕刻（例如，深反應離子蝕刻（DRIE））形成穿過儲存堆疊層並且進入矽基底的通道孔，隨後在通道孔的下部中從基底磊晶生長出插塞。在一些實施例中，形成3D NAND儲存串的製作製程還包括接下來使用諸如ALD、CVD、PVD或其任何組合的薄膜沉積製程利用諸如記憶體膜（例如，穿隧層、儲存層和阻障層）和半導體層的多個層填充每個通道孔。在一些實施例中，形成3D NAND儲存串的製作製程還包括：透過在3D NAND儲存串的上端蝕刻出凹陷，隨後使用諸如ALD、CVD、PVD或其任何組合的薄膜沉積製程利用半導體材料填充凹陷而在每個通道孔的上部中形成另一插塞。
互連層（例如，508或512）可以形成於儲存堆疊層（例如，506或510）和3D NAND儲存串的陣列上方。互連層可以包括處於多個ILD層中的MEOL和/或BEOL的互連，從而形成與3D NAND儲存串的陣列的電連接。在一些實施例中，互連層包括透過多種製程形成的多個ILD層以及其中的互連。例如，互連層中的互連可以包括透過一種或多種薄膜沉積製程沉積的導電材料，所述製程包括但不限於CVD、PVD、ALD、電鍍、無電電鍍或其任何組合。形成互連的製作製程還可以包括微影、CMP、濕式/乾式蝕刻或者任何其他適當製程。ILD層可以包括透過一種或多種薄膜沉積製程沉積的介電質材料，所述製程包括但不限於CVD、PVD、ALD或其任何組合。
在一些實施例中，互連層（例如，508或512）的形成還包括形成導電連接至3D NAND儲存串（例如，516或514）的多個BL（例如，522-1或522-2）以及導電連接至BL的多個導電路由（例如，520-1、520-2、720-1和720-2）。在一些實施例中，互連層的形成還包括形成導電連接至WL（例如，506-1和510-1）的多個導電路由（例如，622-1、622-2、730-1和730-2）。可以在BL和導電路由之間形成適當的通孔和/或互連，以進行電連接。BL和導電路由的形成可以是互連的形成的一部分，因而不再重複對其的詳細描述。
鍵合層（例如，538或536）可以形成於互連層上方。鍵合層可以包括被介電質包圍的多個位元線鍵合觸點（例如，518-1、518-2、718-1和718-2）和/或多個字元線鍵合觸點（例如，620-1、620-2、728-1和728-2）。在一些實施例中，透過一種或多種薄膜沉積製程在互連層（例如，508或512）的頂表面上沉積介電質層，所述製程包括但不限於CVD、PVD、ALD或其任何組合。之後，可以透過首先使用圖案化製程（對介電質層中的介電質材料的微影以及乾式/濕式蝕刻）圖案化出穿過介電質層的接觸孔，來形成穿過介電質層並且與互連層中的互連接觸的鍵合觸點。可以利用導體（例如，銅）填充接觸孔。在一些實施例中，填充接觸孔包括在沉積導體之前沉積黏合（膠黏）層、阻障層和/或晶種層。在一些實施例中，位元線鍵合觸點（例如，518-1、518-2、718-1和718-2）導電連接至將要導電連接至BL（例如，522-1和522-2）的相應的導電路由（例如，520-1、520-2、720-1和720-2）和/或與之接觸。在一些實施例中，字元線鍵合觸點（例如，620-1、620-2、728-1和728-2）導電連接至相應的導電路由（例如，622-1、622-2、730-1和730-2）和/或與之接觸。
重新參考第13圖，在形成第一半導體結構和第二半導體結構之後，方法1300進行至步驟1304，其中，第一半導體結構和第二半導體結構按照面對面的方式鍵合，從而使第一位元線鍵合觸點與第二位元線鍵合觸點導電連接，和/或使第一字元線鍵合觸點與第二字元線鍵合觸點導電連接。第5B圖、第6B圖和第7B圖示出了對應的結構。
如第5B圖、第6B圖和第7B圖所示，第一半導體結構和第二半導體結構可以按照面對面的方式鍵合，由此形成鍵合介面。在一些實施例中，使第二半導體結構上下翻轉，並且使第一半導體結構朝上。於是，第二半導體結構可以在第一半導體結構上方，其中基底504朝上。在一些實施例中，在第5B圖、第6B圖和第7B圖中，鍵合介面570、670和770分別形成於第一半導體結構和第二半導體結構之間。在一些實施例中，在鍵合之前對鍵合表面施加處理製程，例如，電漿處理、濕式處理和/或熱處理。鍵合包括混合鍵合。在一些實施例中，使每個第一位元線鍵合觸點（例如，518-1或718-1）與相應的第二位元線鍵合觸點（例如，518-2或718-2）對準並且鍵合，如第5B圖和第7B圖所示。在一些實施例中，使每個第一字元線鍵合觸點（例如，620-1或728-1）與相應的第二字元線鍵合觸點（例如，620-2或728-2）對準並且鍵合，如第6B圖和第7B圖所示。鍵合可以包括混合鍵合。
根據一些實施例，在第15圖中示出了一對鍵合的半導體結構的示意圖。第15圖示出了一對鍵合的半導體結構中的不同部件（諸如BL、WL、位元線鍵合觸點、導電路由和儲存串）的空間關係。
如第15圖所示，第二半導體結構與第一半導體結構在鍵合介面處鍵合。第一半導體結構可以包括多個第一儲存串（例如，516）、導電連接至第一儲存串的多個第一BL（BLa-1、BLa-2……BLa-n）（例如，522-1）、分佈在鍵合介面上的多個第一位元線鍵合觸點、以及對位元線鍵合觸點和BL進行導電連接的多個第一導電路由（例如，520-1）。類似地，第二半導體結構可以包括多個第二儲存串（例如，514）、導電連接至第二儲存串的多個第二BL（BLb-1、BLb-2……BLb-n）（例如，522-2）、分佈在鍵合介面上的多個第二位元線鍵合觸點、以及對第二位元線鍵合觸點和第二BL進行導電連接的多個第二導電路由（例如，520-2）。
在一些實施例中，每個BL可以透過適當通孔導電連接至相應的導電路由，所述適當通孔可以是相應半導體結構的相應互連層（例如，508或512）的部分。如第15圖所示，第一BL可以透過第一通孔導電連接至第一導電路由，並且第二BL可以透過第二通孔導電連接至第二導電路由。在一些實施例中，第一/第二導電路由的一端與相應的通孔接觸，並且第一/第二導電路由的另一端與相應的鍵合層（即，與相應的BL橫向分開的鍵合層中的相應位元線鍵合觸點，未示出）接觸。第一通孔和第二通孔可以垂直地延伸穿過相應的互連層。第一位元線導電路由和第二位元線導電路由的另一端可以延伸至相應鍵合層中的預期鍵合位置（例如，位元線鍵合區），從而將第一BL和第二BL的電訊號佈線/擴展到鍵合位置。第一位元線鍵合觸點和第二位元線鍵合觸點可以分佈在鍵合層上，並且在鍵合介面處鍵合在一起。因而，第一BL和第二BL可以被佈線並且在鍵合介面上的預期鍵合位置被導電連接。
如第15圖所示，第一半導體結構和第二半導體結構還可以包括第一導體層和第二導體層（例如，506-1和510-1），其充當第一半導體結構和第二半導體結構的第一WL和第二WL。第一導體層和第二導體層可以均為相應的儲存堆疊層（例如，506和510）的部分。第一3D NAND儲存串和第二3D NAND儲存串可以垂直地延伸穿過相應的儲存堆疊層。儘管圖中未示出，但是第一WL和第二WL還可以透過諸如字元線觸點的適當互連（例如，524-1和524-1以及相應的導電路由）被佈線至相應鍵合層中的預期鍵合位置（例如，字元線鍵合區）。第一字元線鍵合觸點和第二字元線鍵合觸點可以分佈在鍵合層上，並且在鍵合介面處鍵合在一起。因而，第一WL和第二WL可以被佈線並且在鍵合介面上的預期鍵合位置被導電連接。在一些實施例中，第一BL和第二BL以及第一WL和第二WL都可以被佈線並且在鍵合介面上的相應鍵合位置被導電連接。
重新參考第13圖，在第一半導體結構和第二半導體結構的鍵合之後，方法1300進行至步驟1306，其中，第一半導體結構和第二半導體結構之一的基底被減薄，以形成半導體層。第5C圖、第6B圖和第7B圖示出了對應的結構。
如第5C圖、第6B圖和第7B圖中所示，處於一對鍵合的半導體結構的頂部的基底504被減薄，使得減薄的頂部基底504能夠充當半導體層540（例如，單晶矽層或多晶矽層）。半導體層540的厚度可以處於大約200nm和大約5µm之間（例如處於200nm和5µm之間），或者處於大約150nm和大約50µm之間（例如處於150nm和50µm之間）。可以透過包括但不限於晶片打磨、乾式蝕刻、濕式蝕刻、CMP、任何其他適當製程或其任何組合的製程對基底504減薄。
在一些實施例中，在形成半導體層540之後，在半導體層540上方形成鍵合層546。鍵合層546可以包括被介電質包圍的多個鍵合觸點544。鍵合觸點544可以導電連接至第二半導體結構中的將導電連接至周邊電路（和其他邏輯製程相容元件）的任何互連。例如，鍵合觸點544可以導電連接至互連層512中的將進一步導電連接至第二導電路由（例如，520-2、620-2、720-2和730-2）的互連。相應地，鍵合觸點544可以導電連接至任何導電連接的BL（例如，522-1和522-2）和/或任何導電連接的WL（例如，506-1和510-1）。
鍵合層546可以是透過在半導體層540上沉積介電質層形成的。第5C圖示出了對應結構作為示例。介電質層可以是透過一種或多種薄膜沉積製程形成的，所述製程包括但不限於CVD、PVD、ALD或其任何組合。可以透過首先使用圖案化製程（對介電質層中的介電質材料的微影以及乾式/濕式蝕刻）圖案化出穿過介電質層的接觸孔，來形成穿過介電質層並且與互連層512中的互連和/或導電路由接觸的鍵合觸點544。可以利用導體（例如，銅）填充接觸孔。在一些實施例中，填充接觸孔包括在沉積導體之前沉積黏合（膠黏）層、阻障層和/或晶種層。諸如TSV 542的互連可以被形成到第二半導體結構和/或第一半導體結構中，從而將BL 522-1和522-2導電連接至相應的鍵合觸點544。儘管圖式未示出，但是在第6C圖和第7C圖中還可以在半導體層540上方形成與鍵合層546相同或類似的鍵合層。
參考第13圖，在基底被減薄並且在基底上方形成了鍵合層之後，方法1300進行至步驟1308，其中，第三半導體結構鍵合至半導體層。第5D圖和第5E圖示出了對應結構。
在鍵合第三半導體層之前，如第5D圖所示，可以在單獨的製作製程中形成第三半導體結構。第三半導體結構可以包括基底526、基底526上方的元件層548、元件層548上方的互連層550、以及在互連層550上方或者作為互連層550的部分的鍵合層552。基底526可以與基底502和基底504相同或類似。元件層548可以包括用於儲存堆疊層506和儲存堆疊層510的周邊電路以及任何其他邏輯製程相容元件。多個電晶體可以形成周邊電路以及任何其他邏輯製程相容元件的全部或部分。互連層550可以包括任何適當的導電互連，從而使周邊電路和任何其他邏輯製程相容元件與第一半導體結構和第二半導體結構中的結構導電連接。鍵合層552可以包括用於與鍵合層546中的鍵合觸點544鍵合的多個鍵合觸點554。鍵合觸點554可以導電連接至互連層550中的互連。
在一些實施例中，為了形成第三半導體結構，在基底526上形成具有周邊電路（和任何其他邏輯製程相容元件）的元件層548，在元件層548上方形成互連層550，並且在互連層550上方或者作為互連層550的部分形成鍵合層552。在一些實施例中，為了形成周邊電路（和任何其他邏輯製程相容元件），在基底526上形成多個電晶體。
在一些實施例中，在基底526上形成多個電晶體。電晶體可以是透過多種製程形成的，所述製程包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、佈植、CMP以及任何其他適當製程。在一些實施例中，透過離子佈植和/或熱擴散在基底526中形成充當（例如）電晶體的源極區和/或汲極區的摻雜區。在一些實施例中，還透過濕式/乾式蝕刻和薄膜沉積在基底526中形成隔離區（例如，STI）。電晶體能夠在基底526上形成元件層548。在一些實施例中，元件層548中的其他邏輯製程相容元件是透過類似的製作製程形成的。
此外，可以在元件層548上方形成互連層550。互連層550可以包括多個MEOL和/或BEOL的互連，互連層550的形成可以與互連層508和互連層512的形成相同或類似，並且這裡將不再重複對其的詳細描述。ILD層和互連可以被統稱為互連層550。鍵合層552可以形成於介電質層550上方。鍵合層552可以包括被介電質包圍的多個鍵合觸點554。鍵合層552的形成可以與鍵合層546、鍵合層538和鍵合層536的形成類似或相同，因而這裡不再重複對其的詳細描述。
如第5E圖所示，將第三半導體結構翻轉為上下顛倒，並且鍵合至鍵合層546。鍵合介面580可以形成於第二半導體結構和第三半導體結構之間，例如，形成於鍵合層546和互連層550之間。第三半導體結構可以按照朝下的方式鍵合至第一半導體結構和第二半導體結構。在一些實施例中，鍵合包括混合鍵合，這與第一半導體結構和第二半導體結構的鍵合類似。在鍵合介面580處，鍵合觸點554可以與鍵合觸點544鍵合，並且周邊電路（和任何其他邏輯製程相容元件）可以導電連接至鍵合的第一半導體結構和第二半導體結構中的對應結構（例如，導電連接的BL 522-1和BL 522-2和/或導電連接的WL 506-1和WL 510-1）。
重新參考第13圖，在第三半導體結構的鍵合之後，方法1300進行至步驟1310，其中，形成焊墊引出互連層。第5F圖示出了對應結構。
如第5F圖，可以形成包括接觸焊墊572和導電連接至接觸焊墊572的多個互連574的焊墊引出互連層576。在一些實施例中，在形成焊墊引出互連層576之前，對基底526減薄，以形成半導體層560。半導體層560的形成可以與半導體層540的形成類似，因而這裡不再重複對其的詳細描述。
焊墊引出互連層576可以包括形成於一個或多個ILD層中的互連，例如，接觸焊墊572。互連574可以與互連層550中的互連以及接觸焊墊572接觸。接觸焊墊572可以是透過在半導體層560之上沉積諸如W的用以對互連574進行導電連接的導電材料而形成的。
還可以對第6B圖和第7B圖中的一對鍵合的半導體結構進行第5C圖-第5F圖所示的步驟1306-步驟1310，從而將第三半導體結構鍵合至所述一對鍵合的半導體結構。第三半導體結構中的周邊電路和任何其他邏輯製程相容元件可以導電連接至所述一對鍵合的半導體結構中的對應結構（例如，導電連接的WL 506-1和WL 510-1和/或導電連接的BL 522-1和BL 522-2）。
第8A圖和第8B圖示出了根據一些實施例的用以形成具有鍵合在第一半導體結構和第二半導體結構之間的第三半導體結構的鍵合的3D記憶體裝置的鍵合方法的部分。為了便於例示，將不再詳細描繪或描述與方法1300中的步驟類似或相同的步驟。在一些實施例中，第三半導體按照朝上的方式鍵合。鍵合方法可以用於形成半導體結構1B、2B和3B。
如第8A圖所示，第一半導體結構、第二半導體結構和第三半導體結構可以是透過單獨的製作製程形成的。第一半導體結構的互連層508可以包括透過任何適當互連而導電連接至BL 522-1和/或WL 506-1（或導體層506-1）的多個第一導電路由806-1。處於互連層508上方或者作為其部分的第一鍵合層838可以包括多個第一位元線鍵合觸點804-1和/或多個第一字元線鍵合觸點808-1。在一些實施例中，第一位元線鍵合觸點804-1和/或第一字元線鍵合觸點808-1導電連接至將導電連接至BL 522-1和/或WL 506-1的相應的第一導電路由806-1。類似地，第二半導體結構的互連層512可以包括透過任何適當互連而導電連接至BL 522-2和/或WL 510-1（或導體層510-1）的多個第二導電路由806-2。處於互連層512上方或者作為其部分的第二鍵合層836可以包括多個第二位元線鍵合觸點816-2和/或多個第二字元線鍵合觸點814-2。在一些實施例中，第二位元線鍵合觸點816-2和/或第二字元線鍵合觸點814-2導電連接至將被導電連接至BL 522-2和/或WL 510-1的相應的第二導電路由806-2。
第三半導體結構的基底526可以被減薄，以形成半導體層860，這與半導體層540/560類似。鍵合層854可以形成於半導體層860上，並且可以在鍵合層854中形成導電連接至互連層550的多個鍵合觸點804-2和/或808-2。在一些實施例中，為了形成鍵合層854，第三半導體結構的基底被減薄，以形成半導體層860，並且第三半導體結構被翻轉為上下顛倒，以使介電質沉積在半導體層860上。鍵合觸點804-2可以被形成在介電質中，從而形成鍵合層854。形成鍵合層854的製程與形成鍵合層546的製程類似。第三半導體結構的互連層550可以包括導電連接至鍵合觸點804-2和/或808-2的諸如TSV 818和/或810的多個互連。在一些實施例中，互連層550包括任何適當互連（例如，互連822、818和/或810），所述互連將鍵合觸點804-2、816-1、808-2和/或814-1導電連接至元件層548中的周邊電路（和/或其他邏輯製程相容元件）。第三半導體結構的鍵合層852可以包括分別導電連接至鍵合觸點804-2和鍵合觸點808-2的多個鍵合觸點816-1和/或814-1。
如第8A圖所示，第一半導體結構和第二半導體結構可以被鍵合到一起。鍵合可以包括混合鍵合。在一些實施例中，第一半導體結構和第三半導體結構兩者按照朝上的方式鍵合。鍵合介面870形成於第一半導體結構和第三半導體結構之間（即，形成於第一鍵合層838和鍵合層854之間）。在一些實施例中，在鍵合介面處，第一位元線鍵合觸點804-1與鍵合觸點804-2對準並且鍵合，並且第一字元線鍵合觸點808-1與鍵合觸點808-2對準並鍵合。
之後，使第二半導體結構翻轉為上下顛倒，並且鍵合至第三半導體結構。第一半導體結構和第三半導體結構的鍵合以及第三半導體結構和第二半導體結構的鍵合可以均包括混合鍵合。如第8B圖所示，鍵合介面880可以形成於第二半導體層和第三半導體層之間（即，形成於第二鍵合層836和鍵合層852之間）。在一些實施例中，在鍵合介面880處，第二位元線鍵合觸點816-2與鍵合觸點816-1對準並且鍵合，並且第二字元線鍵合觸點814-2與鍵合觸點814-1對準並鍵合。之後，第一位元線鍵合觸點804-1可以透過鍵合觸點804-2和鍵合觸點816-1以及任何適當互連（例如，TSV 818）導電連接至第二位元線鍵合觸點816-2。而且，之後第一字元線鍵合觸點808-1可以透過鍵合觸點808-2和鍵合觸點814-1以及任何適當的互連（例如，TSV 810）導電連接至第二字元線鍵合觸點814-2。也就是說，BL（例如，522-1和522-2）和WL（例如，506-1和510-1）可以分別導電連接在第三半導體結構中。導電連接的BL 522-1和BL 522-2以及導電連接的WL 506-1和510-1可以分別透過任何適當的互連（諸如TSV 808和TSV 810）以及互連822連接至周邊電路和任何其他邏輯製程相容元件。
在一些實施例中，在第二半導體結構與第三半導體結構鍵合之後，對第二半導體結構的基底504減薄，以形成半導體層840。之後，可以在半導體層840上方形成焊墊引出互連層。鍵合、鍵合層（例如，838、854、852和836）的形成、半導體層860和840的形成、以及焊墊引出互連層的形成可以被稱為對方法1300的描述。這裡不再重複對其的詳細描述。
第12A圖和第12B圖示出了堆疊結構1200和堆疊結構1201的示例性方框圖，每個堆疊結構具有N對鍵合的半導體結構，每一對鍵合的半導體結構沿垂直方向背對背地鍵合到另一對，其中，N是正整數。在堆疊結構1200中，含有一個或多個對（例如，N對）的周邊電路（和/或邏輯製程相容元件）的第三半導體結構可以位於N對上方。在堆疊結構1201中，第三半導體結構可以位於N對之下。堆疊結構1200和堆疊結構1201可以均包括位於堆疊結構1200/1201的底部的基底。每一對可以包括按照面對面的方式鍵合的第一半導體結構和第二半導體結構。在一些實施例中，在每一對中，第二半導體結構處於第一半導體結構上方。第一半導體結構和第二半導體結構中的每一者還包括多個3D NAND儲存串、多個BL和多個WL（例如，導體層）。在一些實施例中，在堆疊結構1200中，第N對的第一半導體結構的基底被保留作為堆疊結構1200的基底，並且第N對中的第一半導體結構中的儲存堆疊層形成於該基底上方，並且N對中的所有其他第一半導體結構和第二半導體結構中的儲存堆疊層以及第三半導體結構形成在相應的半導體層上。在一些實施例中，可以在第三半導體結構的半導體層上方形成包括一個或多個接觸焊墊的焊墊引出互連層。在一些實施例中，在堆疊結構1201中，第三半導體結構的基底被保留作為堆疊結構1201的基底，並且N個對中的第一半導體結構和第二半導體結構中的每一者中的儲存堆疊層形成於相應的半導體層上。在一些實施例中，焊墊引出互連層可以形成於第一對中的第二半導體結構的半導體層上方。
在各種實施例中，在一對中鍵合的對應結構可以與在另一對中鍵合的對應結構相同或不同。例如，在第一對中，第一半導體結構和第二半導體結構的BL可以被鍵合並且透過相同的互連導電連接至第三半導體結構，並且第一半導體結構和第二半導體結構的WL可以不被鍵合並且可以透過兩個不同互連（或者兩個不同組的互連）導電連接至第三半導體結構。在第二對中，第一半導體結構和第二半導體結構的WL可以被鍵合並且透過相同的互連導電連接至第三半導體結構，並且第一半導體結構和第二半導體結構的BL可以不被鍵合並且可以透過兩個不同互連（或者兩個不同組的互連）導電連接至第三半導體結構。在第三對中，第一半導體結構和第二半導體結構的WL可以被鍵合並且透過相同的互連導電連接至第三半導體結構，並且第一半導體結構和第二半導體結構的BL可以透過相同的互連導電連接至第三半導體結構。在一些實施例中，所有對中的鍵合結構可以是相同的。例如，所有對中的BL可以是鍵合的，並且所有對中的WL可以是單獨的。每一對中鍵合的具體結構、具有相同/不同鍵合結構的對的數量、和/或特定鍵合結構的對的佈置順序不應受本發明的實施例的限制。
第9圖-第11圖示出了根據一些實施例的堆疊結構900、堆疊結構1000和堆疊結構1100，每個堆疊結構具有多對鍵合的半導體結構，所述多對鍵合的半導體結構共用具有用於所有對的鍵合的半導體結構的周邊電路的同一半導體結構。可以採用延伸穿過多對並且對多個對進行導電連接的適當互連（例如，TSV）。鍵合觸點可以設置在每個鍵合介面處，從而對相鄰半導體結構中的任何適當互連進行導電連接。每一對包括一對儲存堆疊層以及多個導電連接的BL和/或多個導電連接的WL。為了便於例示，每個堆疊結構包括兩對鍵合的半導體結構。
堆疊結構900、堆疊結構1000和堆疊結構110中的每一者可以包括處於相應的堆疊結構的底部的基底（例如，902、1002和1102），多對儲存堆疊層在所述基底上方按照面對面的方式鍵合。除了處於堆疊結構的底部的儲存堆疊層之外，每個儲存堆疊層可以處於半導體層上，該半導體層可以是透過對在上面形成儲存堆疊層的基底進行減薄而形成的。一對中的每個半導體結構可以包括儲存堆疊層、多個3D NAND儲存串、多個BL和多個WL（例如，導體層）。每個半導體結構可以透過混合鍵合與另一半導體結構鍵合。每一對的鍵合的半導體結構可以透過混合鍵合按照背對背的方式鍵合至另一對。
如第9圖所示，堆疊結構900包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在一些實施例中，第一對在鍵合介面934-2處按照背對背的方式與第二對鍵合。第一對可以包括在鍵合介面934-1處按照面對面的方式與第二半導體結構914鍵合的第一半導體結構912。第二對可以包括在鍵合介面934-3處按照面對面的方式與第二半導體結構918鍵合的第一半導體結構916。具有位於頂表面處的焊墊引出互連層922的第三半導體結構920可以在鍵合介面934-4處按照朝下的方式與第二對鍵合。在一些實施例中，每一對中的第一半導體結構和第二半導體結構的BL被佈線並且透過相應的位元線鍵合觸點（例如，924-1和924-2以及926-1和926-2）在相應的鍵合介面處鍵合，並且透過相同的互連導電連接至第三半導體結構920。在一些實施例中，每一對中的第一半導體結構和第二半導體結構的WL（例如，導體層）單獨地導電連接至第三半導體結構920。
如第10圖所示，堆疊結構1000包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在一些實施例中，第一對在鍵合介面1034-2處按照背對背的方式與第二對鍵合。第一對可以包括在鍵合介面1034-1處按照面對面的方式與第二半導體結構1014鍵合的第一半導體結構1012。第二對可以包括在鍵合介面1034-3處按照面對面的方式與第二半導體結構1018鍵合的第一半導體結構1016。具有位於頂表面處的焊墊引出互連層1022的第三半導體結構1020可以在鍵合介面1034-4處按照朝下的方式與第二對鍵合。在一些實施例中，每一對中的第一半導體結構和第二半導體結構的WL（例如，導體層）被佈線並且透過相應的WL鍵合觸點（例如，1032-1和1032-2以及1036-1和1036-2）在相應的鍵合介面處鍵合，並且透過相同的互連導電連接至第三半導體結構1020。在一些實施例中，每一對中的第一半導體結構和第二半導體結構的BL單獨地導電連接至第三半導體結構1020。
如第11圖所示，堆疊結構1100包括兩對半導體結構，每一對半導體結構包括第一半導體結構和第二半導體結構。在一些實施例中，第一對在鍵合介面1134-2處按照背對背的方式與第二對鍵合。第一對可以包括在鍵合介面1134-1處按照面對面的方式與第二半導體結構1114鍵合的第一半導體結構1112。第二對可以包括在鍵合介面1134-3處按照面對面的方式與第二半導體結構1118鍵合的第一半導體結構1116。具有位於頂表面處的焊墊引出互連層1122的第三半導體結構1120可以處於上方並且可以在鍵合介面1134-4處按照朝下的方式與第二對鍵合。在一些實施例中，在相應的鍵合介面處，每一對中的第一半導體結構和第二半導體結構的BL被佈線並且透過相應的位元線鍵合觸點（1124-1和1124-2以及1126-1和1126-2）鍵合，並且每一對中的第一半導體結構和第二半導體結構的WL（例如，導體層）被佈線並且透過相應的字元線鍵合觸點（例如，1132-1和1132-2以及1136-1和1136-2）鍵合。每一對中的導電連接的BL可以透過相應的相同互連導電連接至第三半導體結構1120，並且每一對中的導電連接的WL可以透過相應的相同互連導電連接至第三半導體結構1120。
第14圖是根據一些實施例的用於形成堆疊結構1200的示例性方法1400的流程圖。應當理解，方法1400中所示的步驟並不具有排他性，也可以在所示步驟中的任何步驟之前、之後或之間進行其他步驟。此外，所述步驟中的一些可以是同時進行的或者可以是按照不同於第14圖所示的依序執行的。為了便於例示，可以關聯於第5圖以及第9圖到第12圖描述方法1400。
方法1400開始於步驟1402，其中，形成多對半導體結構。每一對包括未鍵合的第一半導體結構和第二半導體結構。例如，形成N對半導體結構（例如，參考堆疊結構1200）。每一對可以包括在單獨的製作製程中形成的第一半導體結構和第二半導體結構（例如，參考第5A圖中對第一半導體結構和第二半導體結構的描繪）。第一半導體結構和第二半導體結構可以均包括處於基底上方的儲存堆疊層、延伸穿過儲存堆疊層的多個3D NAND儲存串的多個BL以及作為儲存堆疊層的部分的多個WL（或導體層）。在每一對中，第一半導體結構和第二半導體結構的BL和/或WL被佈線至相應的鍵合區（例如，參考第4圖的描繪），接下來一旦第一半導體結構和第二半導體結構被鍵合一起成為一對，所述BL和/或WL將被鍵合。
在一些實施例中，每一對包括接下來位於鍵合介面的相對側上的一對鍵合層。除了第N對之外，每一對還包括位於頂表面和底表面中的每一者上的鍵合層，以便與其他對/第三半導體結構鍵合（例如，參考鍵合的3D記憶體裝置900-1100）。每個鍵合層可以包括多個鍵合觸點，例如，導電連接至相應對的導電連接的BL的鍵合觸點、導電連接至相應對的導電連接的WL的鍵合觸點、和/或導電連接至單獨的BL和WL的鍵合觸點，以用於與其他對形成導電接觸（例如，參考第9圖-第12圖所示的結構）。
在形成多對半導體結構之後，方法1400進行至步驟1404和步驟1406，其中，使各對鍵合的半導體結構鍵合，並且在形成N對鍵合的半導體結構之後，對處於堆疊層的頂部的第二半導體結構的基底減薄，以形成頂部半導體層。在一些實施例中，一對中的第一半導體結構和第二半導體結構按照面對面的方式鍵合，並且各對按照背對背的方式相互鍵合。為了便於例示，在每一對中，第二半導體結構處於第一半導體結構上方。
第N對（例如，底部的一對）的第一半導體結構可以處於堆疊結構的底部。可以保留第N對中的第一半導體結構的基底，以充當堆疊結構的基底。第N對的第二半導體結構可以被翻轉為上下顛倒，從而與第N對的第一半導體結構對準並且鍵合（例如，參考第5B圖的描繪）。第N對中的第二半導體結構的基底可以被減薄，以形成半導體層。任選地，可以在半導體層上方形成鍵合層（例如，參考第5C圖的描繪）。
之後，可以使第(N-1)對的具有減薄的基底的第一半導體結構按照背對背的方式與第N對的第二半導體結構鍵合，從而使第(N-1)對的第一半導體結構處於第N對上方且朝上。在一些實施例中，在第(N-1)對被鍵合至第N對之前，對第(N-1)對的第一半導體結構的基底減薄。之後，可以使第(N-1)對的第二半導體結構與第(N-1)對的第一半導體結構對準並鍵合。在一些實施例中，在第(N-1)對的第二半導體結構被鍵合至第(N-1)對的第一半導體結構之後，對所述第二半導體結構的基底減薄。在一些實施例中，透過重複按鍵合和減薄製程直至形成預期數量的對，可以在第N對上方堆疊一個或多個對。在一些實施例中，使第一半導體結構和第二半導體結構沿z軸交替鍵合，以形成N對鍵合的半導體結構。在一些實施例中，可以對一個或多個對中的每一對的基底減薄，以形成相應的半導體層。相鄰對之間的導電連接可以是透過每個鍵合介面處的鍵合觸點以及鍵合介面之間的互連（例如，TSV）形成的。在一些實施例中，第一對（例如，堆疊結構的頂部對）中的第二半導體結構的基底被減薄，以形成頂部半導體結構（參考第5C圖和第5D圖的描繪）。
在將N對鍵合到一起之後，方法1400進行至步驟1408，其中，第三半導體結構被鍵合至頂部半導體層。第三半導體結構可以透過混合鍵合按照朝下的方式鍵合至所述N對（參考第5E圖以及第9圖-第12圖的描繪）。第三半導體結構和N對鍵合的半導體結構之間的導電連接可以形成於鍵合介面處。在一些實施例中，對第三半導體結構的基底進行減薄，以形成另一半導體層（參考第5E圖的描繪）。
在形成另一半導體層之後，方法1400進行至步驟1410，其中，在另一半導體層上方形成焊墊引出互連層（參考第5F圖以及第9圖-第12圖的描繪）。方法1400中的鍵合和減薄製程可以參照對方法1300的描述，這裡不再重複。
儘管未示出，但是在一些實施例中，在第三半導體結構上方形成N對鍵合的半導體結構（例如，參考堆疊結構1201），並且在透過減薄第一對的第二半導體結構的基底所形成的頂部半導體層上方形成焊墊引出互連層。在這種情況下，第三半導體結構可以處於鍵合的3D記憶體裝置的底部，並且第三半導體結構的基底可以被保留作為鍵合的3D記憶體裝置的基底。對第N對的第一鍵合的3D記憶體裝置的基底減薄，以形成半導體層，而後再使用混合鍵合將第一鍵合的3D記憶體裝置鍵合至第三鍵合的3D記憶體裝置。之後，可以使第N對的第二半導體結構按照面對面的方式鍵合至第一半導體結構，其中，第二半導體結構處於第一半導體結構上方。之後，可以對第N對的第一半導體結構的基底減薄，以形成另一半導體層（例如，參考第5B圖和第5C圖的描繪）。可以重複地按照背對背的方式使第(N-1)對與第N對鍵合，並且對第一半導體結構和第二半導體結構的基底都進行減薄，以形成相應的半導體層。在一些實施例中，透過重複按鍵合和減薄製程直至形成預期數量的對，可以在第N對上方堆疊一個或多個對。在一些實施例中，可以對一個或多個對中的每一對的基底減薄，以形成相應的半導體層。相鄰對之間的以及第三半導體與N對鍵合的半導體結構之間的導電連接可以是透過每個鍵合介面處的鍵合觸點以及鍵合介面之間的互連（例如，TSV）形成的。在一些實施例中，第一對（例如，堆疊結構的頂部對）中的第二半導體結構的基底被減薄，以形成頂部半導體結構（參考第5C圖和第5D圖的描繪）以及處於頂部半導體層上方的焊墊引出互連層。
根據本發明的實施例，一種3D記憶體裝置包括第一半導體結構和第二半導體結構。第一半導體結構包括多個第一NAND儲存串和多個第一BL。第一BL的至少其中之一可以導電連接至第一NAND儲存串中的相應的一個。第一半導體結構還包括多個第一導體層以及具有導電連接至所述多個第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層。第二半導體結構包括多個第二NAND儲存串和多個第二BL。第二BL的至少其中之一可以導電連接至第二NAND儲存串中的相應的一個。第二半導體結構還包括多個第二導體層以及具有導電連接至所述多個第二BL的多個第二位元線鍵合觸點和導電連接至所述第二導體層的多個第二字元線鍵合觸點的第二鍵合層。所述3D記憶體裝置還包括處於第一鍵合層和第二鍵合層之間的鍵合介面。在鍵合介面處，第一位元線鍵合觸點可以導電連接至第二位元線鍵合觸點，並且第一字元線鍵合觸點導電連接至第二字元線鍵合觸點。
在一些實施例中，第一NAND儲存串的至少其中之一透過鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至第二NAND儲存串的至少其中之一，並且第一導體層的至少其中之一透過鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點導電連接至第二導體層的至少其中之一。
在一些實施例中，第一半導體結構包括處於所述鍵合介面處的第一鍵合層以及處於第一鍵合層之下的第一BL。在一些實施例中，第二半導體結構包括處於第二儲存堆疊層處的第二BL以及處於第二鍵合層上方的第二鍵合層。
在一些實施例中，第一半導體結構還包括處於第一鍵合層之下的第一儲存堆疊層以及垂直地延伸穿過第一儲存堆疊層的多個第一NAND儲存串。第一儲存堆疊層可以包括交替的多個第一導體層和多個第一絕緣層。在一些實施例中，第二半導體結構還包括處於第二鍵合層上方的第二儲存堆疊層以及垂直地延伸穿過第二儲存堆疊層的多個第二NAND儲存串。第二儲存堆疊層可以包括交替的多個第二導體層和多個第二絕緣層。
在一些實施例中，所述多個第一BL和所述多個第二BL被佈線並且在沿橫向離開所述第一BL和所述第二BL的相應鍵合區處導電連接；並且所述多個第一導體層和所述多個第二導體層被佈線並且在沿橫向離開所述第一導體層和所述第二導體層的相應鍵合區處導電連接。
在一些實施例中，第一半導體結構包括處於多個第一NAND儲存串和第一鍵合層之間的具有多個第一導電路由的第一互連層。在一些實施例中，第二半導體結構包括處於多個第二NAND儲存串和第二鍵合層之間的具有多個第二導電路由的第二互連層。所述第一BL和所述第一導體層可以導電連接到相應的鍵合區並透過所述第一導電路由而佈線至相應的鍵合區，並且所述第二BL和所述第二導體層導電連接到相應的鍵合區並透過所述第二導電路由而佈線至相應的鍵合區。
在一些實施例中，所述多個第一BL和所述多個第二BL按照錯開的方式垂直佈置，第一儲存堆疊層和第二儲存堆疊層按照錯開的方式垂直佈置；第一BL和第二BL中的每一者透過相應的通孔結構和相應的導電路由導電連接至相應的位元線鍵合觸點；並且第一導體層和第二導體層中的每一者透過另一相應的通孔結構和相應的導電路由導電連接至相應的導體鍵合觸點。
在一些實施例中，所述3D記憶體裝置還包括：處於第二半導體結構上方的第三半導體結構，第三半導體結構具有第一儲存堆疊層和第二儲存堆疊層的周邊電路；以及處於第二半導體結構和第三半導體結構的第三鍵合層之間的第二鍵合介面。
在一些實施例中，第二半導體結構包括處於第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層；並且第一半導體結構包括處於第一NAND儲存串之下並且與第一NAND儲存串接觸的基底。在一些實施例中，第三半導體結構包括：處於第三鍵合層和周邊電路之間的第三互連層；處於第三互連層上方並且與第三互連層接觸的周邊電路；處於周邊電路上方並且與周邊電路接觸的第二半導體層；以及處於第二半導體層上方的焊墊引出互連層。
在一些實施例中，所述3D記憶體裝置還包括：處於第二半導體結構之下的第三半導體結構，第三半導體結構具有第一儲存堆疊層和第二儲存堆疊層的周邊電路；以及處於第二半導體結構和第三半導體結構的第三鍵合層之間的第二鍵合介面。
在一些實施例中，第二半導體結構包括處於第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層以及處於所述半導體層上方並且導電連接至周邊電路的焊墊引出互連層。在一些實施例中，第一半導體結構包括處於第一NAND儲存串之下並且與第一NAND儲存串接觸的第二半導體層。在一些實施例中，第三半導體結構包括：處於第三鍵合層之下並且與第三鍵合層接觸的第三互連層；處於第三互連層下方並且與第三互連層接觸的周邊電路；以及處於周邊電路之下並且與周邊電路接觸的基底。
在一些實施例中，所述3D記憶體裝置還包括多個通孔結構，所述多個通孔結構從焊墊引出互連層垂直地延伸到第三互連層中以導電連接至周邊電路。
在一些實施例中，周邊電路導電連接至第三鍵合層，第三鍵合層導電連接至第一NAND儲存串和第二NAND儲存串以及第一導體層和第二導體層。
根據本發明的實施例，一種3D記憶體裝置包括具有多對鍵合的半導體結構的堆疊結構。所述對中的每一者包括第一半導體結構，所述第一半導體結構具有多個第一NAND儲存串、導電連接至相應的第一NAND儲存串的多個第一BL、多個第一導體層以及具有分別導電連接至所述第一BL的多個第一位元線鍵合觸點和分別導電連接至所述第一導體層的多個第一導體觸點的第一鍵合層。所述對中的每一者還包括第二半導體結構，所述第二半導體結構具有多個第二NAND儲存串、導電連接至相應的第二NAND儲存串的多個第二BL、多個第二導體層以及具有分別導電連接至所述多個第二BL的多個第二位元線鍵合觸點和分別導電連接至所述第二導體層的多個第二導體觸點的第二鍵合層。所述對中的每一者還包括處於第一鍵合層和第二鍵合層之間的鍵合介面。在鍵合介面處，第一位元線鍵合觸點可以分別與第二位元線鍵合觸點發生接觸，並且第一字元線鍵合觸點分別與第二字元線鍵合觸點發生接觸。所述3D記憶體裝置還包括鍵合並且導電連接至所述堆疊結構的第三半導體結構。第三半導體結構可以包括至少一對鍵合的半導體結構的周邊電路。
在一些實施例中，第一NAND儲存串的至少其中之一透過鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至第二NAND儲存串的至少其中之一，並且第一導體層的至少其中之一透過鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點導電連接至第二導體層的至少其中之一。
在一些實施例中，第一半導體結構包括鍵合介面處的第一鍵合層以及第一鍵合層之下的第一BL。在一些實施例中，第二半導體結構包括第二儲存堆疊層處的第二BL以及第二鍵合層上方的第二鍵合層。
在一些實施例中，第一半導體結構還包括處於第一鍵合層之下的第一儲存堆疊層以及垂直地延伸穿過第一儲存堆疊層的多個第一NAND儲存串。第一儲存堆疊層可以包括交替的多個第一導體層和多個第一絕緣層。在一些實施例中，第二半導體結構還包括處於第二鍵合層上方的第二儲存堆疊層以及垂直地延伸穿過第二儲存堆疊層的多個第二NAND儲存串。第二儲存堆疊層可以包括交替的多個第二導體層和多個第二絕緣層。
在一些實施例中，所述多個第一BL和所述多個第二BL被佈線並且在沿橫向離開所述第一BL和所述第二BL的相應鍵合區處導電連接；並且所述多個第一導體層和所述多個第二導體層被佈線並且在沿橫向離開所述第一導體層和所述第二導體層的相應鍵合區處導電連接。
在一些實施例中，第一半導體結構包括處於所述多個第一NAND儲存串和第一鍵合層之間的具有多個第一導電路由的第一互連層。在一些實施例中，第二半導體結構包括處於多個第二NAND儲存串和第二鍵合層之間的具有多個第二導電路由的第二互連層。所述第一BL和所述第一導體層可以導電連接到相應的鍵合區並透過所述第一導電路由而佈線至相應的鍵合區，並且所述第二BL和所述第二導體層導電連接到相應的鍵合區並透過所述第二導電路由而佈線至相應的鍵合區。
在一些實施例中，第一BL和第二BL按照錯開的方式垂直佈置，第一儲存堆疊層和第二儲存堆疊層按照錯開的方式垂直佈置；第一BL和第二BL中的每一者透過相應的通孔結構和相應的導電路由導電連接至相應的位元線鍵合觸點；並且第一導體層和第二導體層中的每一者透過另一相應的通孔結構和所述相應的導電路由導電連接至相應的導體鍵合觸點。
在一些實施例中，所述堆疊結構包括：處於頂部第二半導體結構中的第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層；以及處於底部第一半導體結構中的第一NAND儲存串之下並且與第一NAND儲存串接觸的基底。在一些實施例中，第三半導體結構包括：處於所述半導體層上方並且與所述半導體層接觸的第三鍵合層，處於第三鍵合層上方的周邊電路；處於周邊電路上方的第二半導體層；以及處於第二半導體層上方的焊墊引出互連層。
在一些實施例中，所述堆疊結構包括：處於頂部第二半導體結構中的第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層；以及處於所述半導體層上方並且與第二NAND儲存串接觸的焊墊引出互連層；以及處於底部第一半導體結構中的第一NAND儲存串之下並且與第一NAND儲存串接觸的第二半導體層。在一些實施例中，第三半導體結構包括：處於第二半導體層之下並且與第二半導體層接觸的第三鍵合層；處於第三鍵合層之下並且與第三鍵合層接觸的周邊電路；以及處於周邊電路下方的基底。
在一些實施例中，所述3D記憶體裝置還包括多個通孔結構，所述多個通孔結構從焊墊引出互連層垂直地延伸以導電連接至周邊電路。
在一些實施例中，所述周邊電路導電連接至所述第三鍵合層，所述第三鍵合層導電連接至每一對半導體結構中的第一NAND儲存串和第二NAND儲存串以及第一導體層和第二導體層。
在一些實施例中，每一對半導體結構透過混合鍵合按照背對背的方式鍵合。
根據本發明的實施例，一種用於形成3D記憶體裝置的方法包括下述步驟。首先，在第一基底上形成多個第一NAND儲存串、導電連接至所述第一NAND儲存串的多個第一BL、多個第一導體層以及具有導電連接至所述第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層，以形成第一半導體結構。在第二基底上形成多個第二NAND儲存串、導電連接至所述第二NAND儲存串的多個第二BL、多個第二導體層以及具有導電連接至所述第二BL的多個第二位元線鍵合觸點和導電連接至所述第二導體層的多個第二字元線鍵合觸點的第二鍵合層，以形成第二半導體結構。使第一半導體結構和第二半導體結構按照面對面的方式鍵合，使得(i)第一半導體結構被鍵合至述第二半導體結構，(ii)第一BL分別透過鍵合介面處的鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至第二BL，並且(iii)第一導體層透過鍵合介面處的鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至第二導體層。
在一些實施例中，形成第一半導體結構包括形成處於第一基底上方的第一儲存堆疊層。第一儲存堆疊層可以包括交替的多個第一導體層和多個第一絕緣層。在一些實施例中，形成第一半導體結構包括形成處於第一儲存堆疊層和第一鍵合層之間的第一互連層，第一互連層具有使第一BL和第一導體層與相應的鍵合觸點導電連接的多個第一導電路由。在一些實施例中，形成第二半導體結構包括形成處於第二基底上方的第二儲存堆疊層，第二儲存堆疊層具有交替的多個第二導體層和多個第二絕緣層。在一些實施例中，形成第二半導體結構包括形成處於第二儲存堆疊層和第二鍵合層之間的第二互連層，第二互連層具有使第二BL和第二導體層與相應的鍵合觸點導電連接的多個第二導電路由。
在一些實施例中，形成第一半導體結構還包括形成垂直地延伸穿過第一儲存堆疊層的第一NAND儲存串；並且形成第二半導體結構還包括形成垂直地延伸穿過第二儲存堆疊層的第二NAND儲存串。
在一些實施例中，所述方法還包括：對第二基底減薄以形成半導體層；將第三半導體結構鍵合至所述半導體層；對第三半導體結構的第三基底減薄以形成第二半導體層；以及形成處於第二半導體層上方的焊墊引出互連層。
在一些實施例中，所述方法還包括：對第一基底減薄以形成半導體層；將第三半導體結構鍵合至所述半導體層；對第二半導體結構的第二基底減薄，以形成第二半導體層；以及形成處於第二半導體層上方的焊墊引出互連層。
在一些實施例中，形成第三半導體結構包括：形成處於第三基底上方的周邊電路；形成處於周邊電路上方的第三互連層；以及形成處於第三互連層上方的第三鍵合層。在一些實施例中，使第三半導體結構鍵合到所述半導體層包括使第三鍵合層鍵合到所述半導體層。
在一些實施例中，第一半導體結構與第二半導體結構的鍵合包括混合鍵合。
根據本發明的實施例，一種用於形成3D記憶體裝置的方法包括交替地鍵合多個第一半導體結構和多個第二半導體結構，以形成具有多對鍵合的半導體結構的堆疊結構。至少一對鍵合的半導體結構的BL和導體層可以透過鍵合而導電連接。形成多個鍵合的半導體結構可以包括使第二半導體結構與第一半導體按照面對面的方式鍵合，從而形成一對鍵合的半導體結構，所述第二半導體結構處於所述第一半導體結構上方。形成多個鍵合的半導體結構還可以包括使另一第一半導體結構與所述一對鍵合的半導體結構鍵合，所述另一第一半導體結構朝上。形成多個鍵合的半導體結構還可以包括使另一第二半導體結構與所述另一第一半導體結構按照面對面的方式鍵合，從而形成另一對鍵合的半導體結構，所述一對和所述另一對按照背對背的方式鍵合。
在一些實施例中，形成第一半導體結構包括在第一基底上形成多個第一NAND儲存串、導電連接至所述第一NAND儲存串的多個第一位元線（BL）、多個第一導體層以及具有導電連接至所述第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層，以形成第一半導體結構。在一些實施例中，形成第二半導體結構包括在第二基底上形成多個第二NAND儲存串、導電連接至第二NAND儲存串的多個第二BL、多個第二導體層以及具有導電連接至第二BL的多個第二位元線鍵合觸點和導電連接至第二導體層的多個第二字元線鍵合觸點的第二鍵合層，以形成第二半導體結構。
在一些實施例中，形成另一第一半導體結構包括在另一第一基底上形成多個另一第一NAND儲存串、導電連接至所述另一第一NAND儲存串的多個另一第一BL、多個另一第一導體層以及具有導電連接至所述另一第一BL的多個另一第一位元線鍵合觸點和導電連接至所述另一第一導體層的多個另一第一字元線鍵合觸點的另一第一鍵合層，以形成另一第一半導體結構。在一些實施例中，形成所述另一第二半導體結構包括在另一第二基底上形成多個另一第二NAND儲存串、導電連接至所述另一第二NAND儲存串的多個另一第二BL、多個另一第二導體層以及具有導電連接至所述另一第二BL的多個另一第二位元線鍵合觸點和導電連接至所述另一第二導體層的多個另一第二字元線鍵合觸點的另一第二鍵合層，以形成另一第二半導體結構。
在一些實施例中，使第一半導體結構和第二半導體結構按照面對面的方式鍵合包括在鍵合介面處使第一位元線鍵合觸點和第二位元線鍵合觸點以及使第一字元線觸點和第二字元線觸點對準並鍵合，使得(i)第一半導體結構被鍵合至第二半導體結構，(ii)第一BL透過鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至第二BL，(iii)第一導體層透過鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點導電連接至第二導體層。在一些實施例中，使另一第一半導體結構和另一第二半導體結構按照面對面的方式鍵合包括在另一鍵合介面處使另一第一位元線鍵合觸點和另一第二位元線鍵合觸點以及使另一第一字元線鍵合觸點和另一第二字元線鍵合觸點對準並鍵合，使得(i)另一第一半導體結構被鍵合至另一第二半導體結構，(ii)另一第一BL透過鍵合的另一第一位元線鍵合觸點和另一第二位元線鍵合觸點導電連接至另一第二BL，並且(iii)另一第一導體層透過鍵合的另一第一字元線鍵合觸點和另一第二字元線鍵合觸點導電連接至另一第二導體層。
在一些實施例中，形成所述第一半導體結構、所述第二半導體結構、所述另一第一半導體結構和所述另一第二半導體結構均包括形成相應互連層，所述相應互連層具有對(i)相應的BL和相應的位元線鍵合觸點進行導電連接、以及對(ii)相應的導體層和相應的字元線鍵合觸點進行導電連接的多個第一導電路由。
在一些實施例中，所述方法還包括對第二半導體結構、另一第一半導體結構和另一第二半導體結構的基底減薄，以形成相應的半導體層。
在一些實施例中，所述方法還包括：使第三半導體結構按照朝下的方式鍵合到第二半導體結構的半導體層；對第三半導體結構的第三基底減薄，以形成第二半導體層；以及形成處於第二半導體層上方的焊墊引出互連層。
在一些實施例中，所述方法還包括：對第一基底減薄，以形成相應的半導體層；使第三半導體結構按照朝上的方式鍵合至第一半導體結構的半導體層；以及形成處於另一第二半導體結構的半導體層上方的焊墊引出互連層。
在一些實施例中，形成第三半導體結構包括：形成處於第三基底上方的周邊電路；形成處於周邊電路上方的第三互連層；以及形成處於第三互連層上方的第三鍵合層。在一些實施例中，使第三半導體結構鍵合到所述半導體層包括使第三鍵合層鍵合到所述半導體層。
在一些實施例中，一對中的半導體結構之間的鍵合以及所述對之間的鍵合包括混合鍵合。
根據本發明的實施例，一種3D記憶體裝置包括第一半導體結構，所述第一半導體結構具有：多個第一NAND儲存串；多個第一BL，所述第一BL的至少其中之一導電連接至所述第一NAND儲存串中的相應的一個；多個第一導體層；以及具有導電連接至所述多個第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層。所述3D記憶體裝置還包括第二半導體結構，所述第二半導體結構具有：多個第二NAND儲存串；多個第二BL，所述第二BL的至少其中之一導電連接至所述第二NAND儲存串中的相應的一個；多個第二導體層；以及具有導電連接至所述多個第二BL的多個第二位元線鍵合觸點和導電連接至所述第二導體層的多個第二字元線鍵合觸點的第二鍵合層。所述3D記憶體裝置還包括處於第一鍵合層和第二鍵合層之間的第三半導體結構，所述第三半導體結構具有第一NAND儲存串和第二NAND儲存串的周邊電路，第一位元線鍵合觸點導電連接至第二位元線鍵合觸點，並且第一字元線鍵合觸點透過第三半導體結構導電連接至第二字元線鍵合觸點並導電連接至第三半導體結構。
在一些實施例中，第一NAND儲存串的至少其中之一透過第三半導體結構導電連接至第二NAND儲存串的至少其中之一並導電連接至第三半導體結構，並且第一導體層的至少其中之一透過第三半導體結構導電連接至第二導體層的至少其中之一並導電連接至第三半導體結構。
在一些實施例中，第一半導體結構包括：處於第三半導體結構之下的第一鍵合層；處於第一鍵合層之下的第一BL；處於第一鍵合層之下的第一儲存堆疊層；以及垂直地延伸穿過第一儲存堆疊層的多個第一NAND儲存串。第一儲存堆疊層可以包括交替的多個第一導體層和多個第一絕緣層。在一些實施例中，第二半導體結構包括：處於第三半導體結構上方的第二鍵合層；處於第二鍵合層上方的第二BL；處於第二鍵合層上方的第二儲存堆疊層；以及垂直地延伸穿過第二儲存堆疊層的多個第二NAND儲存串。第二儲存堆疊層可以包括交替的多個第二導體層和多個第二絕緣層。
在一些實施例中，第一半導體結構包括處於所述多個第一NAND儲存串和第一鍵合層之間的具有多個第一導電路由的第一互連層。在一些實施例中，第二半導體結構包括處於所述多個第二NAND儲存串和第二鍵合層之間的具有多個第二導電路由的第二互連層。第一BL可以導電連接到相應的鍵合區並透過所述第一導電路由而佈線至相應的鍵合區，並且第二BL可以導電連接到相應的鍵合區並透過所述第二導電路由而佈線至相應的鍵合區。鍵合區在橫向上離開第一BL和第二BL。第一導體層可以導電連接到相應的鍵合區並透過所述第一導電路由而佈線至相應的鍵合區，並且第二導體層可以導電連接到相應的鍵合區並透過所述第二導電路由而佈線至相應的鍵合區。鍵合區可以在橫向上離開第一導體層和第二導體層。
在一些實施例中，所述多個第一BL和所述多個第二BL按照錯開的方式垂直佈置，第一儲存堆疊層和第二儲存堆疊層按照錯開的方式垂直佈置；第一BL和第二BL中的每一者透過相應的通孔結構和相應的導電路由導電連接至相應的位元線鍵合觸點；並且第一導體層和第二導體層中的每一者透過另一相應的通孔結構和相應的導電路由導電連接至相應的導體鍵合觸點。
在一些實施例中，第二半導體結構包括：處於第二NAND儲存串上方並且與第二NAND儲存串接觸的半導體層以及處於所述半導體層上方的焊墊引出互連層；第一半導體結構包括處於第一NAND儲存串之下並且與第一NAND儲存串接觸的基底；並且第三半導體結構包括上鍵合層，所述上鍵合層包括導電連接至第二位元線鍵合觸點和第二字元線鍵合觸點的多個上鍵合觸點。第三半導體結構還包括：下鍵合層，下鍵合層包括導電連接至第一位元線鍵合觸點和第一字元線鍵合觸點的多個下鍵合觸點；處於下鍵合層之下的第三互連層；處於第三互連層之下並與第三互連層接觸的第一NAND儲存串和第二NAND儲存串的至少其中之一的周邊電路；以及處於周邊電路和下鍵合層之間並且與周邊電路和下鍵合層接觸的第二半導體層。
對特定實施例的上述說明因此將完全揭示本發明的一般性質，使得他人能夠透過運用本領域技術範圍中的知識容易地對這種特定實施例進行修改和/或調整以用於各種應用，而不需要過度實驗，並且不脫離本發明的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍中。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本發明的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地限定了這些功能構建塊的邊界。可以限定替代的邊界，只要適當進行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本發明的一個或多個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據下方申請專利範圍及其等同物來進行限定。
100,101,200,201,300,301,900,1000,1100:3D記憶體裝置 102,502,504,526,902,1002,1102:基底 104,105,106,107,540,560,840,860:半導體層 108,118,506,510:儲存堆疊層 108-1,118-1,506-1,510-1:導體層 108-2,118-2,506-2,510-2:介電質層 110,111,116,119,120,121,210,211,216,219,220,221,310,311,316,319,320,321,508,512,550:互連層 112,113,212,213,312,313,538,838:第一鍵合層 114,165,214,265,314,365,536,836:第二鍵合層 122,548:元件層 124,576,922,1022,1122:焊墊引出互連層 126,127,164,179,226,227,264,279,326,327,364,379,570,580,670,770,870,880,934-1,934-2,934-3,934-4,1034-1,1034-2,1034-3,1034-4,1134-1,1134-2,1134-3,1134-4:鍵合介面 132,136,514,516:3D NAND儲存串 134,138:位元線 140,141,240,241,340,340a,340b,357,520-1,622-1,720-1,730-1,806-1:第一導電路由 142,143,342a,343a,518-1,718-1,804-1:第一位元線鍵合觸點 115,144,315a,344a,518-2,718-2,816-2:第二位元線鍵合觸點 146,147,246,247,346,346a,346b,347,520-2,622-2,720-2,730-2,806-2:第二導電路由 148,149,154,248,348a,348b,542,810,818:穿矽通孔 150,174,524-1,524-2:字元線觸點 117,145,158,160,217,245,258,260,317,345,358,360,544,554,804-2,808-2,816-1,814-1:鍵合觸點 130,166,249,349a,349b,574,822:互連 168:電晶體 170:隔離區 172,572:接觸焊墊162,163,180,181,262,263,280,281,362,363,380,381,546,552,852,854:鍵合層 242,243,342b,343b,620-1,728-1,808-1:第一字元線鍵合觸點 215,244,315b,344b,620-2,728-2,814-2:第二字元線鍵合觸點 400:平面圖 522-1,BLa-1~BLa-n:第一BL 522-2,BLb-1~BLb-n:第二BL 900,1000,1100,1200,1201:堆疊結構 912,916,1012,1016,1112,1116:第一半導體結構 914,918,1014,1018,1114,1118:第二半導體結構 920,1020,1120:第三半導體結構 924-1,924-2,926-1,926-2,1124-1,1124-2,1126-1,1126-2:位元線鍵合觸點 1032-1,1032-2,1036-1,1036-2,1132-1,1132-2,1136-1,1136-2:字元線鍵合觸點 1300,1400:方法 1302,1304,1306,1308,1310,1402,1404,1406,1408,1410:步驟 x,y,z:軸
被併入本文並形成說明書的部分的圖式例示了本發明的實施例並與說明書一起進一步用以解釋本發明的原理，並使相關領域的技術人員能夠做出和使用本發明。 第1A圖示出了根據一些實施例的具有透過鍵合來佈線並導電連接的位元線（BL）的示例性鍵合的3D記憶體裝置的截面的示意圖。 第1B圖示出了根據一些實施例的具有透過鍵合來佈線並導電連接的BL的另一示例性鍵合的3D記憶體裝置的截面的示意圖。 第2A圖示出了根據一些實施例的具有透過鍵合來佈線並導電連接的字元線（WL）的示例性鍵合的3D記憶體裝置的截面的示意圖。 第2B圖示出了根據一些實施例的具有透過鍵合來佈線並導電連接的WL的另一示例性鍵合的3D記憶體裝置的截面的示意圖。 第3A圖示出了根據一些實施例的具有透過鍵合來佈線並導電連接的BL和WL的示例性鍵合的3D記憶體裝置的截面的示意圖。 第3B圖示出了根據一些實施例的具有透過鍵合來佈線並導電連接的BL和WL的另一示例性鍵合的3D記憶體裝置的截面的示意圖。 第4圖示出了根據一些實施例的示例性鍵合的3D記憶體裝置的平面圖。 第5A圖-第5F圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構並且具有透過鍵合來佈線並導電連接的BL的3D記憶體裝置的示例性製作製程。 第6A圖和第6B圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構具有透過鍵合來佈線並導電連接的WL的鍵合的3D記憶體裝置的示例性製作製程的部分。 第7A圖和第7B圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構具有透過鍵合來佈線並導電連接的BL和WL的鍵合的3D記憶體裝置的示例性製作製程的部分。 第8A圖和第8B圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構具有透過鍵合來佈線並導電連接的BL和WL的另一鍵合的3D記憶體裝置的示例性製作製程的部分。 第9圖-第11圖每一者示出了根據一些實施例的具有多對鍵合的半導體結構的示例性鍵合的3D記憶體裝置。 第12A圖和第12B圖每一者示出了根據一些實施例的具有多對鍵合的半導體結構的示例性鍵合的3D記憶體裝置的示意圖。 第13圖示出了根據一些實施例的用以形成具有一對鍵合的半導體結構的鍵合的3D記憶體裝置的示例性製作製程的流程圖。 第14圖示出了根據一些實施例的用以形成具有多對鍵合的半導體結構的鍵合的3D記憶體裝置的示例性製作製程的流程圖。 第15圖示出了根據一些實施例的具有被佈線並導電連接的BL的示例性的一對鍵合的半導體結構的示意圖。 將參考圖式描述本發明的實施例。
100:3D記憶體裝置
102:基底
104,106:半導體層
108,118:儲存堆疊層
108-1,118-1:導體層
108-2,118-2:介電質層
110,116,120:互連層
112:第一鍵合層
114:第二鍵合層
122:元件層
124:焊墊引出互連層
126,164:鍵合介面
132,136:3D NAND儲存串
134,138:位元線
140:第一導電路由
142:第一位元線鍵合觸點
144:第二位元線鍵合觸點
146:第二導電路由
148,154:穿矽通孔
150,174:字元線觸點
158,160:鍵合觸點
130,166:互連
168:電晶體
170:隔離區
172:接觸焊墊
162,180:鍵合層
x,y,z:軸

Claims (20)

  1. 一種三維（3D）記憶體裝置，包括： 第一半導體結構，包括： 多個第一NAND儲存串； 多個第一位元線（BL），所述多個第一BL中的至少一個導電連接至所述多個第一NAND儲存串中的相應的一個； 多個第一導體層；以及 第一鍵合層，包括導電連接至所述多個第一BL的多個第一位元線鍵合觸點以及導電連接至所述多個第一導體層的多個第一字元線鍵合觸點； 第二半導體結構，包括： 多個第二NAND儲存串； 多個第二BL，所述多個第二BL中的至少一個導電連接至所述多個第二NAND儲存串中的相應的一個； 多個第二導體層；以及 第二鍵合層，包括導電連接至所述多個第二BL的多個第二位元線鍵合觸點以及導電連接至所述多個第二導體層的多個第二字元線鍵合觸點；以及 處於所述第一鍵合層和所述第二鍵合層之間的鍵合介面，其中，在所述鍵合介面處，所述第一位元線鍵合觸點導電連接至所述第二位元線鍵合觸點，並且所述第一字元線鍵合觸點導電連接至所述第二字元線鍵合觸點。
  2. 根據請求項1所述的3D記憶體裝置，其中，所述多個第一NAND儲存串的至少其中之一透過鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至所述多個第二NAND儲存串的至少其中之一，並且所述多個第一導體層的至少其中之一透過鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點導電連接至所述多個第二導體層的至少其中之一。
  3. 根據請求項2所述的3D記憶體裝置，其中： 所述第一半導體結構包括： 所述鍵合介面處的所述第一鍵合層，以及 所述第一鍵合層之下的所述第一BL；並且 所述第二半導體結構包括： 所述第二儲存堆疊層處的所述第二BL，以及 所述第二鍵合層上方的所述第二鍵合層。
  4. 根據請求項3所述的3D記憶體裝置，其中， 所述第一半導體結構還包括： 處於所述第一鍵合層之下的第一儲存堆疊層，所述第一儲存堆疊層包括交替的所述多個第一導體層和多個第一絕緣層，以及 垂直地延伸穿過所述第一儲存堆疊層的所述多個第一NAND儲存串；並且 所述第二半導體結構還包括： 處於所述第二鍵合層上方的第二儲存堆疊層，所述第二儲存堆疊層包括交替的所述多個第二導體層和多個第二絕緣層，以及 垂直地延伸穿過所述第二儲存堆疊層的所述多個第二NAND儲存串。
  5. 根據請求項3所述的3D記憶體裝置，其中： 所述多個第一BL和所述多個第二BL被佈線並且在沿橫向離開所述第一BL和所述第二BL的相應鍵合區處導電連接；並且 所述多個第一導體層和所述多個第二導體層被佈線並且在沿橫向離開所述第一導體層和所述第二導體層的相應鍵合區處導電連接。
  6. 根據請求項1所述的3D記憶體裝置，其中： 所述第一半導體結構包括處於所述多個第一NAND儲存串和所述第一鍵合層之間的包括多個第一導電路由的第一互連層； 所述第二半導體結構包括處於所述多個第二NAND儲存串和所述第二鍵合層之間的包括多個第二導電路由的第二互連層；並且 所述第一BL和所述第一導體層導電連接到相應的鍵合區並透過所述第一導電路由而佈線至所述相應的鍵合區，並且所述第二BL和所述第二導體層導電連接到所述相應的鍵合區並透過所述第二導電路由而佈線至所述相應的鍵合區。
  7. 根據請求項6所述的3D記憶體裝置，其中： 所述多個第一BL和所述多個第二BL按照錯開的方式垂直佈置； 所述第一儲存堆疊層和所述第二儲存堆疊層按照錯開的方式垂直佈置； 所述第一BL和所述第二BL中的每一者透過相應的通孔結構和相應的導電路由導電連接至相應的位元線鍵合觸點；並且 所述第一導體層和所述第二導體層中的每一者透過另一相應的通孔結構和所述相應的導電路由導電連接至相應的導體鍵合觸點。
  8. 根據請求項7所述的3D記憶體裝置，還包括： 處於所述第二半導體結構上方的第三半導體結構，所述第三半導體結構包括所述第一儲存堆疊層和所述第二儲存堆疊層的周邊電路；以及 處於所述第二半導體結構和所述第三半導體結構的第三鍵合層之間的第二鍵合介面。
  9. 根據請求項8所述的3D記憶體裝置，其中： 所述第二半導體結構包括處於所述第二NAND儲存串上方並且與所述第二NAND儲存串接觸的半導體層； 所述第一半導體結構包括處於所述第一NAND儲存串之下並且與所述第一NAND儲存串接觸的基底；並且 所述第三半導體結構包括： 處於所述第三鍵合層和所述周邊電路之間的第三互連層， 處於所述第三互連層上方並且與所述第三互連層接觸的所述周邊電路， 處於所述周邊電路上方並且與所述周邊電路接觸的第二半導體層，以及 處於所述第二半導體層上方的焊墊引出互連層。
  10. 根據請求項7所述的3D記憶體裝置，還包括： 處於所述第二半導體結構之下的第三半導體結構，所述第三半導體結構包括所述第一儲存堆疊層和所述第二儲存堆疊層的周邊電路；以及 處於所述第二半導體結構和所述第三半導體結構的第三鍵合層之間的第二鍵合介面。
  11. 根據請求項10所述的3D記憶體裝置，其中： 所述第二半導體結構包括： 處於所述第二NAND儲存串上方並且與所述第二NAND儲存串接觸的半導體層，以及 處於所述半導體層上方並且導電連接至所述周邊電路的焊墊引出互連層； 所述第一半導體結構包括： 處於所述第一NAND儲存串之下並且與所述第一NAND儲存串接觸的第二半導體層；並且 所述第三半導體結構包括： 處於所述第三鍵合層之下並且與所述第三鍵合層接觸的第三互連層， 處於所述第三互連層下方並且與所述第三互連層接觸的所述周邊電路，以及 處於所述周邊電路之下並且與所述周邊電路接觸的基底。
  12. 一種三維（3D）記憶體裝置，包括： 包括多對鍵合的半導體結構的堆疊結構，其中，所述多對中的每一者包括： 第一半導體結構，其包括多個第一NAND儲存串、導電連接至相應的第一NAND儲存串的多個第一位元線（BL）、多個第一導體層、以及包括分別導電連接至所述多個第一BL的多個第一位元線鍵合觸點和分別導電連接至所述多個第一導體層的多個第一導體觸點的第一鍵合層； 第二半導體結構，其包括多個第二NAND儲存串、導電連接至相應的第二NAND儲存串的多個第二BL、多個第二導體層、以及包括分別導電連接至所述多個第二BL的多個第二位元線鍵合觸點和分別導電連接至所述多個第二導體層的多個第二導體觸點的第二鍵合層；以及 處於所述第一鍵合層和所述第二鍵合層之間的鍵合介面，其中，所述第一位元線鍵合觸點分別與所述第二位元線鍵合觸點接觸，並且所述第一字元線鍵合觸點分別與所述第二字元線鍵合觸點接觸，以及 鍵合並且導電連接至所述堆疊結構的第三半導體結構，其中，所述第三半導體結構包括至少一對鍵合的半導體結構的周邊電路。
  13. 根據請求項12所述的3D記憶體裝置，其中，所述多個第一NAND儲存串的至少其中之一透過鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至所述多個第二NAND儲存串的至少其中之一，並且所述所述第一導體層的至少其中之一透過鍵合的第一字元線鍵合觸點和第二字元線鍵合觸點導電連接至所述所述第二導體層的至少其中之一。
  14. 根據請求項13所述的3D記憶體裝置，其中， 所述第一半導體結構包括： 所述鍵合介面處的所述第一鍵合層， 所述第一鍵合層之下的所述第一BL； 處於所述第一鍵合層之下的第一儲存堆疊層，所述第一儲存堆疊層包括交替的所述多個第一導體層和多個第一絕緣層，以及 垂直地延伸穿過所述第一儲存堆疊層的所述多個第一NAND儲存串； 所述第二半導體結構包括： 所述第二儲存堆疊層處的所述第二BL，以及 所述第二鍵合層上方的所述第二鍵合層， 處於所述第二鍵合層上方的第二儲存堆疊層，所述第二儲存堆疊層包括交替的所述多個第二導體層和多個第二絕緣層，以及 垂直地延伸穿過所述第二儲存堆疊層的所述多個第二NAND儲存串。
  15. 根據請求項14所述的3D記憶體裝置，其中： 所述多個第一BL和所述多個第二BL被佈線並且在沿橫向離開所述第一BL和所述第二BL的相應鍵合區處導電連接；並且 所述多個第一導體層和所述多個第二導體層被佈線並且在沿橫向離開所述第一導體層和所述第二導體層的相應鍵合區處導電連接。
  16. 根據請求項12所述的3D記憶體裝置，其中： 所述第一半導體結構包括處於所述多個第一NAND儲存串和所述第一鍵合層之間的包括多個第一導電路由的第一互連層； 所述第二半導體結構包括處於所述多個第二NAND儲存串和所述第二鍵合層之間的包括多個第二導電路由的第二互連層；並且 所述第一BL和所述第一導體層導電連接到相應的鍵合區並透過所述第一導電路由而佈線至所述相應的鍵合區，並且所述第二BL和所述第二導體層導電連接到所述相應的鍵合區並透過所述第二導電路由而佈線至所述相應的鍵合區。
  17. 根據請求項12所述的3D記憶體裝置，其中， 所述第一BL和所述第二BL按照錯開的方式垂直佈置； 所述第一儲存堆疊層和所述第二儲存堆疊層按照錯開的方式垂直佈置； 所述第一BL和所述第二BL中的每一者透過相應的通孔結構和相應的導電路由而導電連接至相應的位元線鍵合觸點；並且 所述第一導體層和所述第二導體層中的每一者透過另一相應的通孔結構和所述相應的導電路由而導電連接至相應的導體鍵合觸點。
  18. 一種用於形成三維（3D）記憶體裝置的方法，包括： 在第一基底上形成多個第一NAND儲存串、導電連接至所述第一NAND儲存串的多個第一位元線（BL）、多個第一導體層、以及包括導電連接至所述第一BL的多個第一位元線鍵合觸點和導電連接至所述第一導體層的多個第一字元線鍵合觸點的第一鍵合層，以形成第一半導體結構； 在第二基底上形成多個第二NAND儲存串、導電連接至所述第二NAND儲存串的多個第二BL、多個第二導體層、以及包括導電連接至所述第二BL的多個第二位元線鍵合觸點和導電連接至所述第二導體層的多個第二字元線鍵合觸點的第二鍵合層，以形成第二半導體結構；以及 使所述第一半導體結構和所述第二半導體結構按照面對面的方式鍵合，使得(i)所述第一半導體結構被鍵合至所述第二半導體結構，(ii)所述第一BL分別透過鍵合介面處的鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至所述第二BL，並且(iii)所述第一導體層透過所述鍵合介面處的所述鍵合的第一位元線鍵合觸點和第二位元線鍵合觸點導電連接至所述第二導體層。
  19. 根據請求項18所述的方法，其中： 形成所述第一半導體結構包括： 形成處於所述第一基底上方的第一儲存堆疊層，所述第一儲存堆疊層包括交替的所述多個第一導體層和多個第一絕緣層， 形成處於所述第一儲存堆疊層和所述第一鍵合層之間的第一互連層，所述第一互連層包括使所述第一BL和所述第一導體層與相應的鍵合觸點導電連接的多個第一導電路由；並且 形成所述第二半導體結構包括： 形成處於所述第二基底上方的第二儲存堆疊層，所述第二儲存堆疊層包括交替的所述多個第二導體層和多個第二絕緣層， 形成處於所述第二儲存堆疊層和所述第二鍵合層之間的第二互連層，所述第二互連層包括使所述第二BL和所述第二導體層與所述相應的鍵合觸點導電連接的多個第二導電路由。
  20. 根據請求項19所述的方法，其中： 形成所述第一半導體結構還包括形成垂直地延伸穿過所述第一儲存堆疊層的所述第一NAND儲存串；並且 形成所述第二半導體結構還包括形成垂直地延伸穿過所述第二儲存堆疊層的所述第二NAND儲存串。
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