TWI691057B - 多堆疊層三維記憶體件 - Google Patents

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Abstract

公開了具有複數個儲存堆疊層的三維記憶體件以及用於形成三維記憶體件的方法的實施例。在示例中，三維記憶體件包括第一元件晶片、第二元件晶片和鍵合界面。第一元件晶片包括周邊元件和第一互連層。第二元件晶片包括基底、設置在基底的相對側上的兩個儲存堆疊層、兩個記憶體串、以及第二互連層，其中每個記憶體串垂直延伸穿過兩個儲存堆疊層中的一個。鍵合界面垂直地形成在第一元件晶片的第一互連層和第二元件晶片的第二互連層之間。

Description

多堆疊層三維記憶體件
本公開的實施例涉及三維(3D)記憶體件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面儲存單元的儲存密度接近上限。
3D記憶體架構可以解決平面儲存單元中的密度限制。3D記憶體架構包括儲存陣列和用於控制進出儲存陣列的訊號的周邊元件。
本文公開了具有複數個儲存堆疊層的3D記憶體件及其製造方法的實施例。
在一個示例中，3D記憶體件包括第一元件晶片、第二元件晶片和鍵合界面。第一元件晶片包括周邊元件和第一互連層。第二元件晶片包括基底、設置在基底的相對側上的兩個儲存堆疊層、兩個記憶體串、以及第二互連層， 其中每個記憶體串垂直延伸穿過兩個儲存堆疊層中的一個。鍵合界面垂直地形成在第一元件晶片的第一互連層和第二元件晶片的第二互連層之間。
在另一示例中，3D記憶體件包括第一元件晶片、第二元件晶片和鍵合界面。第一元件晶片包括周邊元件和第一互連層。第二元件晶片包括基底、形成在基底上並包括一個在另一個之上設置的兩個儲存堆疊的儲存堆疊層、兩個記憶體串、以及第二互連層，其中每個記憶體串垂直延伸穿過兩個儲存堆疊中的一個。鍵合界面垂直地形成在第一元件晶片的第一互連層和第二元件晶片的第二互連層之間。
在又一個示例中，公開了一種用於形成3D記憶體件的方法。周邊元件形成在第一晶片基底上。第一互連層形成在第一晶片基底上的周邊元件之上。第一儲存堆疊層形成在第二晶片基底的第一側上。形成垂直延伸穿過第一儲存堆疊層的第一記憶體串。第二儲存堆疊層形成在與第二晶片基底的第一側相對的第二側上。形成垂直延伸穿過第二儲存堆疊層的第二記憶體串。第二互連層形成在第一和第二儲存堆疊層中的一個之上。第一晶片基底和第二晶片基底在第一互連層和第二互連層之間的鍵合界面處鍵合。
在又一個示例中，公開了一種用於形成3D記憶體件的方法。周邊元件形成在第一晶片基底上。第一互連層形成在第一晶片基底上的周邊元件之上。在第二晶片基底上形成包括一個在另一個之上形成的兩個儲存堆疊的儲存堆疊層。形成兩個記憶體串，每個記憶體串垂直延伸穿過兩個儲存堆疊中的一個。在儲存堆疊層之上形成第二互連層。第一晶片基底和第二晶片基底在第一互連層和第二互連層之間的鍵合界面處鍵合。
100、200、201:3D記憶體件
102、202:周邊元件晶片
104、106、204、205:儲存陣列元件晶片
108、132、174、206、230、302、402、502:基底
110、208、304:電晶體
112、210、306:周邊互連層
114、152、172、194、212、260、308、436、440、530:鍵合觸點
116、134、156、176、214、404、420:儲存堆疊層
118、136、158、178、216、244A、244B、406、422、506A、506B:NAND記憶體串
120、138、160、180、218、246、408、424、514:閘縫隙(GLS)
122、140、182、220、248、426、516:貫穿陣列觸點(TAC)
124、142、162、184、222、250、412、428、518:介電質結構
126、144、164、186、224、252、410、430、520:阻隔結構
128、146、166、188、226、254、414、432:階梯結構
130、148、168、190、228、256、416、434、526:字元線觸點
150、170、192、258、418、438、528:陣列互連層
154、196、262:鍵合界面
198A、198B:選擇線
232A、505A:第一儲存堆疊
232B、505B:第二儲存堆疊
234、508:共源極層
236:第一導電層
238:第二導電層
240:第一源極觸點
242:第二源極觸點
263、534:堆疊間插塞(IDP)
264、532:介電質層
504A:第一介電質堆疊
510、512:導電層
522、524:源極觸點
800、900:方法
802~816、902~912:步驟
X、Y:軸
併入本文中並且構成說明書的部分的附圖示出了本公開的實施例，並且與說明書一起進一步用來對本公開的原理進行解釋，並且使相關領域技術人員能夠實施和使用本公開。
圖1示出了根據本公開的一些實施例的具有複數個儲存堆疊層的示例性3D記憶體件的橫截面。
圖2A示出了根據本公開的一些實施例的具有複數個儲存堆疊層的另一示例性3D記憶體件的橫截面。
圖2B示出了根據本公開的一些實施例的具有複數個儲存堆疊層的又一示例性3D記憶體件的橫截面。
圖3A-3B示出了根據本公開的一些實施例的用於形成示例性周邊元件晶片的製造製程。
圖4A-4D示出了根據本公開的一些實施例的用於形成示例性雙面儲存陣列元件晶片的製造製程。
圖5A-5G示出了根據本公開的各種實施例的用於形成示例性多堆疊儲存陣列元件晶片的製造製程。
圖6示出了根據本公開的一些實施例的用於鍵合示例性雙面儲存陣列元件晶片和示例性周邊元件晶片的製造製程。
圖7示出了根據本公開的一些實施例的用於鍵合示例性多堆疊儲存陣列元件晶片和示例性周邊元件晶片的製造製程。
圖8是根據一些實施例的用於形成具有複數個儲存堆疊層的3D記憶體件的示例 性方法的流程圖。
圖9是根據一些實施例的用於形成具有複數個儲存堆疊層的3D記憶體件的另一示例性方法的流程圖。
將參考附圖來描述本公開的實施例。
儘管對具體配置和布置進行了討論，但應當理解，這只是出於示例性目的而進行的。相關領域中的技術人員將認識到，可以使用其它配置和布置而不脫離本公開的精神和範圍。對相關領域的技術人員顯而易見的是，本公開還可以用於多種其它應用中。
要指出的是，在說明書中提到“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等指示所述的實施例可以包括特定特徵、結構或特性，但未必每個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指同一個實施例。另外，在鍵合實施例描述特定特徵、結構或特性時，鍵合其它實施例(無論是否明確描述)實現這種特徵、結構或特性應在相關領域技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分取決於上下文，本文中使用的術語“一個或複數個”可以用於描述單數意義的特徵、結構或特性，或者可以用於描述複數意義的特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如“一”或“所述”的術語可以被理解為傳達單數使用或傳達複數使用。另外，術語“基於”可以被理解為不一定旨在 傳達一組排他性的因素，而是可以替代地，至少部分地取決於上下文，允許存在不一定明確描述的其他因素。
應當容易理解，本公開中的“在…上”、“在…之上”和“在…上方”的含義應當以最寬方式被解讀，以使得“在…上”不僅表示“直接在”某物“上”而且還包括在某物“上”且其間有居間特徵或層的含義，並且“在…之上”或“在…上方”不僅表示“在”某物“之上”或“上方”的含義，而且還可以包括其“在”某物“之上”或“上方”且其間沒有居間特徵或層(即，直接在某物上)的含義。
此外，諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空間相關術語在本文中為了描述方便可以用於描述一個元件或特徵與另一個或複數個元件或特徵的關係，如在附圖中示出的。空間相關術語旨在涵蓋除了在附圖所描繪的取向之外的在設備使用或操作中的不同取向。設備可以以另外的方式被定向(旋轉90度或在其它取向)，並且本文中使用的空間相關描述詞可以類似地被相應解釋。
如本文中使用的，術語“基底”是指向其上增加後續材料的材料。可以對基底自身進行圖案化。增加在基底的頂部上的材料可以被圖案化或可以保持不被圖案化。此外，基底可以包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由諸如玻璃、塑膠或藍寶石晶圓的非導電材料製成。
如本文中使用的，術語“層”是指包括具有厚度的區域的材料部 分。層可以在下方或上方結構的整體之上延伸，或者可以具有小於下方或上方結構範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均質或非均質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在頂表面和底表面處的任何水平面對之間。層可以水平、豎直和/或沿傾斜表面延伸。基底可以是層，其中可以包括一個或複數個層，和/或可以在其上、其上方和/或其下方具有一個或複數個層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和接觸層(其中形成互連線和/或通孔觸點)和一個或複數個介電質層。
如本文使用的，術語“標稱/標稱地”是指在生產或過程的設計階段期間設置的針對部件或過程操作的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%(例如，值的±10%、±20%或±30%)內變化。
如本文所使用的，術語“3D記憶體件”指的是在橫向取向的基底上具有垂直取向的儲存單元電晶體串(在本文中稱為“記憶體串”，例如NAND記憶體串)使得記憶體串相對於基底在垂直方向上延伸的半導體元件。如本文所使用的，術語“垂直/垂直地”意味著標稱上正交於基底的橫向表面。
隨著3D NAND記憶體技術繼續擴大規模(例如，朝向128級以及更高)，由於乾式蝕刻技術的製程限制，透過單個蝕刻步驟形成通道孔和閘縫隙 (GLS)不再可行。另一方面，期望精確控制和進一步減小小尺寸圖案(如通道孔)的臨界尺寸，以增加儲存單元密度。
根據本公開的各種實施例提供了具有複數個儲存堆疊層的3D記憶體件。多堆疊層3D記憶體件可以透過以任何合適的堆疊序列混合鍵合複數個元件晶片來形成，這可以顯著增加製程開口以實現更好的臨界尺寸控制和鬆弛的微影對準和覆蓋規範，從而提高生產能力和產量。在一些實施例中，元件晶片包括雙面儲存陣列元件晶片，每個晶片在基底的兩側具有兩個儲存堆疊層。在一些實施例中，元件晶片包括多堆疊儲存陣列元件晶片，每個晶片在一個儲存堆疊層中具有複數個儲存堆疊。在一些實施例中，周邊元件晶片還包括儲存堆疊層，以進一步增加可以聚集到所得3D記憶體件中的儲存堆疊層的數量。本文公開的多堆疊層架構可以容易地擴展到兩個、三個、四個或甚至更多的儲存堆疊層。
圖1示出了根據本公開的一些實施例的具有複數個儲存堆疊層的示例性3D記憶體件100的橫截面。如圖1所示，3D記憶體件100可以是三晶片記憶體件，包括周邊元件晶片102和垂直堆疊以及使用諸如混合鍵合的鍵合技術電連接和機械連接的兩個儲存陣列元件晶片104和106。3D記憶體件100表示非單片3D記憶體件的示例。術語“非單片”意味著3D記憶體件的元件(例如，周邊元件和儲存陣列元件)可以在不同的基底上單獨形成，然後例如透過鍵合技術連接以形成3D記憶體件。可以理解，鍵合技術可以提供在任何垂直布置中連接任意數量的元件晶片的靈活性，以增加3D記憶體件100的單元密度和產量。還應理解，3D記憶體件100可以具有兩個以上的儲存陣列元件晶片以進一步增加單元密度。還應理解，周邊元件晶片和儲存陣列元件晶片可以以任何順序堆疊。例如， 周邊元件晶片102可以設置在3D存放裝置100的底部、頂部或中間。
在一些實施例中，周邊元件晶片102包括基底108，其可包括矽(例如，單晶矽)、矽鍺(SiGe)、砷化鎵(GaAs)、鍺(Ge)、矽覆絕緣層(SOI)、或任何其他合適的材料。周邊元件晶片102還可以包括在基底108上的周邊元件。周邊元件可以形成在基底108“上”，其中周邊元件的整體或部分形成在基底108中(例如，在基底108的頂表面以下)和/或直接在基底108上。周邊元件可以包括形成在基底108上的複數個電晶體110。隔離區(例如，淺溝槽隔離(STI))和摻雜區(例如，電晶體110的源極區和汲極區)也可以形成在基底108中。
周邊元件可以包括用於便於3D記憶體件100的操作的任何合適的數位、類比和/或混合訊號周邊電路。例如，周邊元件可以包括一個或複數個頁面緩衝器、解碼器(例如，行解碼器和列解碼器)、讀出放大器、驅動器、電荷泵、電流或電壓基準源、或電路的任何有源或無源元件(例如，電晶體、二極體、電阻器或電容器)。在一些實施例中，使用互補金屬氧化物半導體(CMOS)技術在基底108上形成周邊元件(周邊元件晶片102因此也稱為“CMOS晶片”)。
周邊元件晶片102可包括電晶體110之上的互連層112(本文稱為“周邊互連層”)以將電訊號傳輸到電晶體110和從電晶體110傳輸電訊號。周邊互連層112可包括複數個互連(本文也稱為“觸點”)，包括橫向互連線和垂直互連接入(通孔)觸點。如本文所用，術語“互連”或“觸點”可以廣泛地包括任何合適類型的互連，例如中段工序(MEOL)互連和後段工序(BEOL)互連。周邊互連層112還可以包括一個或複數個層間介電質(ILD)層(也稱為“金屬間介電質(IMD)層”)，其中可以形成互連線和通孔觸點。周邊互連層112中的 互連線和通孔觸點可包括導電材料，其包括但不限於鎢(W)、鈷(Co)、銅(Cu)、鋁(Al)、矽化物或其任何組合。周邊互連層112中的ILD層可以包括介電質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數(低k)介電質或其任何組合。
在一些實施例中，周邊互連層112在其頂部還包括複數個鍵合觸點114和電隔離鍵合觸點114的鍵合介電質。鍵合觸點114可包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合介電質可包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。如下面詳細描述的，可以將周邊互連層112的鍵合觸點114和鍵合介電質用於混合鍵合。
注意的是，x軸和y軸被包括在圖1中，以進一步示出3D記憶體件100中的元件的空間關係。基底108包括在x方向(即，橫向方向)上橫向延伸的兩個橫向表面(例如，頂表面和底表面)。如本文所使用的，一個元件(例如，層或元件)是否在半導體元件(例如，3D記憶體件100)的另一元件(例如，層或元件)“上”、“之上”或“之下”是在基底在y方向上位於半導體元件的最低部平面中時、相對於半導體元件的基底(例如，基底108)在y方向(即，垂直方向)上所確定的。在整個本公開中均採用用於描述空間關係的相同概念。
在一些實施例中，周邊元件晶片102僅包括周邊元件，但不包括任何儲存陣列元件。應當理解，在一些實施例中，周邊元件晶片102還包括儲存陣列元件，例如周邊元件(例如，電晶體110)旁邊的儲存堆疊層116，如圖1所示。應當理解，周邊元件(例如，電晶體110)和儲存陣列元件(例如，儲存堆疊層116)的相對位置不限於圖1中所示的示例。儲存陣列元件(例如，儲存堆疊層 116)可以設置在周邊元件(例如，電晶體110)上方或下方。也就是說，在周邊元件晶片102中，儲存陣列元件和周邊元件可以以任何順序垂直堆疊在基底108上。
如圖1所示，儲存堆疊層116可包括複數個對，每個對包括導體層和介電質層(在本文中稱為“導體/介電質層對”)。儲存堆疊層116中的導體層和介電質層可以在垂直方向上交替。儲存堆疊層116中的導體層可包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。儲存堆疊層116中的介電質層可包括介電質材料，包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，3D記憶體件100是NAND快閃記憶體設備，其中以NAND記憶體串的形式提供儲存單元。如圖1所示，周邊元件晶片102可以包括NAND記憶體串118的陣列，每個NAND記憶體串118垂直延伸穿過儲存堆疊層116。在一些實施例中，每個NAND記憶體串118可以包括半導體通道和複合介電質層(也稱為“記憶體膜”)。半導體通道可以包括矽，例如非晶矽、多晶矽或單晶矽。複合介電質層可包括穿隧層、儲存層(也稱為“電荷捕獲/儲存層”)和阻障層。每個NAND記憶體串118可以具有圓柱形狀(例如，柱形)。根據一些實施例，半導體通道、穿隧層、儲存層和阻障層按此順序沿著從柱的中心朝向外表面的方向布置。穿隧層可包括氧化矽、氮氧化矽或其任何組合。儲存層可包括氮化矽、氮氧化矽、矽或其任何組合。阻障層可包括氧化矽、氮氧化矽、高介電常數(高k)介電質或其任何組合。
在一些實施例中，NAND記憶體串118還包括複數個控制閘極(每個 控制閘極是字線的一部分)。儲存堆疊層116中的每個導體層可以用作NAND記憶體串118的每個儲存單元的控制閘極。每個NAND記憶體串118可以包括在其下端的源極選擇閘和在其上端的汲極選擇閘。如本文所使用的，元件(例如，記憶體NAND串118)的“上端”是在y方向上遠離基底108的端部，並且元件(例如，NAND記憶體串118)的“下端”是在y方向上靠近基底108的端部。
在一些實施例中，周邊元件晶片102還包括垂直延伸穿過儲存堆疊層116的閘縫隙(“GLS”)120。GLS 120可用於透過閘極替換製程在儲存堆疊層116中形成導體/介電質層對。在一些實施例中，首先用介電質材料(例如，氧化矽、氮化矽或其任何組合)填充GLS 120，以用於將NAND記憶體串陣列分隔成不同的區域(例如，儲存指狀物和/或儲存塊)。然後，GLS 120可以填充有導電和/或半導體材料，例如W、Co、多晶矽或其任何組合，以用於電控制陣列共源級(ACS)。
在一些實施例中，儲存堆疊層116包括具有複數個介電質層對的介電質結構124，即具有兩種不同介電質材料(例如氧化矽和氮化矽)的交錯介電質層。周邊元件晶片102還可以包括垂直延伸穿過儲存堆疊層116的阻隔結構126。阻隔結構126可以將儲存堆疊層116橫向分隔成介電質層對(介電質結構124)和導體/介電質層對。也就是說，根據一些實施例，阻隔結構126是介電質層對(介電質結構124)和導體/介電質層對之間的邊界。介電質結構124可以至少由阻隔結構126橫向圍繞。阻隔結構126可以包括介電質材料，例如氧化矽或氮化矽。
如圖1所示，周邊元件晶片102還可以包括垂直延伸穿過儲存堆疊層116的介電質結構124的貫穿陣列觸點(TAC)122。TAC 122可以僅形成在至少 由阻隔結構126橫向圍繞的介電質結構124內部。也就是說，TAC 122可以垂直延伸穿過介電質層(例如，氧化矽層和氮化矽層)，但不穿過任何導體層。TAC 122可以延伸穿過儲存堆疊層116的整個厚度(例如，垂直方向上的所有介電質層對)。在一些實施例中，TAC 122進一步延伸穿過基底108的至少一部分。TAC 122可以利用縮短的互連佈線從周邊元件晶片102(例如電源匯流排的部分)傳送電訊號和/或將電訊號傳送到周邊元件晶片102。在一些實施例中，TAC 122可以在周邊元件晶片102中的周邊元件(例如，電晶體110)和儲存陣列元件(例如，NAND記憶體串118)之間和/或在周邊元件晶片102與儲存陣列元件晶片104和106中的每個之間提供電連接。TAC 122還可以為儲存堆疊層116提供機械支撐。在一些實施例中，TAC 122包括穿過儲存堆疊層116的介電質結構124的垂直開口，其填充有導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。
在一些實施例中，儲存堆疊層116包括在橫向方向上在儲存堆疊層116的一側處的階梯結構128，以扇出字線。階梯結構128可以朝向儲存堆疊層116的中心傾斜，以使字線在遠離基底108的垂直方向上扇出。周邊元件晶片102還包括局部觸點，以將周邊元件和儲存陣列元件電連接到周邊互連層112。在一些實施例中，作為局部觸點的部分，字元線觸點130在一個或複數個ILD層內垂直延伸。每個字元線觸點130可以具有與周邊互連層112接觸的上端和在階梯結構128處與儲存堆疊層116中的對應導體層接觸的下端，以單獨定址儲存陣列元件的對應字線。在一些實施例中，包括字元線觸點130的局部觸點包括接觸孔和/或填充有導電材料(例如W、Co、Cu、Al、矽化物或其任何組合)的接觸溝槽。
如圖1所示，第一儲存陣列元件晶片104可以設置在周邊元件晶片102 上方。在一些實施例中，第一儲存陣列元件晶片104設置在周邊元件晶片102下方。第一儲存陣列元件晶片104可以是雙面儲存陣列元件晶片，其包括分別在晶片基底的相對側上的至少兩個儲存堆疊層。應當理解，第一儲存陣列元件晶片104不限於雙面儲存陣列元件晶片，並且可以是包括至少一個儲存堆疊層的任何儲存陣列元件晶片。根據一些實施例，與周邊元件晶片102不同，第一儲存陣列元件晶片104僅包括儲存陣列元件，但不包括任何周邊元件。
第一儲存陣列元件晶片104可包括基底132，該基底132可包括矽(例如，單晶矽)、SiGe、GaAs、Ge、SOI或任何其它合適的材料。在一些實施例中，基底132是減薄的基底。基底132可以包括其上分別形成兩個記憶體疊層134和156的兩個相對的側面(上側和下側)。如圖1所示，第一儲存陣列元件晶片104可以包括設置在基底132的下側，即基底132下方的儲存堆疊層134。類似於周邊元件晶片102的對應部分，第一儲存陣列元件晶片104，在其基底132的下側還可包括NAND記憶體串136的陣列、GLS 138、儲存堆疊層134的由阻隔結構144圍繞的介電質結構142、儲存堆疊層134的階梯結構146、以及字元線觸點148。
在一些實施例中，每個NAND記憶體串136垂直延伸穿過儲存堆疊層134並且設置在基底132下方。每個NAND記憶體串136可以包括在其上端的源極選擇閘和在其下端的汲極選擇閘。在一些實施例中，GLS 138垂直延伸穿過儲存堆疊層134並且設置在基底132下方。GLS 138可以將NAND記憶體串陣列分隔成不同的區域(例如，儲存指狀物和/或儲存塊)和/或電控制ACS。在一些實施例中，介電質結構142設置在基底132下方並且將儲存堆疊層134橫向分隔成介電質層對(介電質結構142)和導體/介電質層對，其中NAND記憶體串136穿過該導體/介電質層對形成。在一些實施例中，在儲存堆疊層134的一側處的階梯結構146 朝向設置在基底132下方的儲存堆疊層134的中心傾斜，以在垂直方向上朝向基底108扇出字線。在一些實施例中，每個字元線觸點148設置在基底132下方，並且具有在階梯結構146處與儲存堆疊層134接觸的上端，以單獨定址儲存陣列元件的對應字線。應理解，周邊元件晶片102和第一儲存陣列元件晶片104中的儲存陣列元件的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
第一儲存陣列元件晶片104可包括在儲存堆疊層134下方的互連層150(在本文中稱為“陣列互連層”)和穿過其中的NAND記憶體串136，以將電訊號傳輸到基底132的下側的儲存陣列元件和從該儲存陣列元件傳輸電訊號。陣列互連層150可包括形成在一個或複數個ILD層中的複數個互連。在一些實施例中，陣列互連層150在其底部還包括複數個鍵合觸點152和電隔離鍵合觸點152的鍵合介電質。陣列互連層150的鍵合觸點152和鍵合介電質可用於如下詳細描述的混合鍵合。應當理解，周邊元件晶片102和第一儲存陣列元件晶片104中的互連層的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並且將不再重複。
如圖1所示，3D記憶體件100可以包括在陣列互連層150和周邊互連層112之間垂直形成的鍵合界面154。周邊元件晶片102和第一儲存陣列元件晶片104可以在鍵合界面154處鍵合。在一些實施例中，周邊元件晶片102和第一儲存陣列元件晶片104可以使用混合鍵合(也稱為“金屬/介電質混合鍵合”)來鍵合，這是直接鍵合技術(例如，在不使用中間層(例如焊料或鍵合劑)的情況下在表面之間形成鍵合)，並可以同時獲得金屬-金屬鍵合和介電質-介電質鍵合。周邊互連層112的頂部中的鍵合觸點114可以與陣列互連層150的底部中的鍵 合觸點152形成金屬-金屬鍵合；周邊互連層112的頂部中的鍵合介電質可以與陣列互連層150的底部中的鍵合介電質形成介電質-介電質鍵合。
如圖1所示，第一儲存陣列元件晶片104還可以包括設置在基底132的上側，即基底132上方的另一個儲存堆疊層156。類似於周邊元件晶片102的對應物，第一儲存陣列元件晶片104，在其基底132的上側還可以包括NAND記憶體串158的陣列、GLS 160、儲存堆疊層156的由阻隔結構164圍繞的介電質結構162、儲存堆疊層156的階梯結構166，以及字元線觸點168。
在一些實施例中，每個NAND記憶體串158垂直延伸穿過儲存堆疊層156並且設置在基底132上方。每個NAND記憶體串158可以包括在其下端的源極選擇閘和在其上端的汲極選擇閘。在一些實施例中，GLS 160垂直延伸穿過儲存堆疊層156並且設置在基底132上方。GLS 160可以將NAND記憶體串陣列分隔成不同的區域(例如，儲存指狀物和/或儲存塊)和/或電控制ACS。在一些實施例中，介電質結構162設置在基底132上方並且將儲存堆疊層156橫向分隔成介電質層對(介電質結構162)和導體/介電質層對，其中NAND記憶體串158穿過該導體/介電質層對形成。在一些實施例中，在儲存堆疊層156的一側處的階梯結構166朝向設置在基底132上方的儲存堆疊層156的中心傾斜，以在遠離基底108的垂直方向上扇出字線。在一些實施例中，每個字元線觸點168設置在基底132上方，並且具有在階梯結構166處與儲存堆疊層156接觸的下端，以單獨定址儲存陣列元件的對應字線。應當理解，周邊元件晶片102和第一儲存陣列元件晶片104中的儲存陣列元件的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
第一儲存陣列元件晶片104可包括在儲存堆疊層156上方的另一互連層170(在本文中稱為“陣列互連層”)和穿過其中的NAND記憶體串158，以將電訊號傳輸到基底132的上側的儲存陣列元件和從該儲存陣列元件傳輸電訊號。也就是說，根據一些實施例，第一儲存陣列元件晶片104包括設置在基底132的相對側上的兩個陣列互連層150和170。陣列互連層170可包括形成在一個或複數個ILD層中的複數個互連。在一些實施例中，陣列互連層170在其頂部還包括複數個鍵合觸點172和電隔離鍵合觸點172的鍵合介電質。陣列互連層170的鍵合觸點172和鍵合介電質可用於如下詳細描述的混合鍵合。應當理解，周邊元件晶片102和第一儲存陣列元件晶片104中的互連層的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
如圖1所示，第一儲存陣列元件晶片104還可包括垂直延伸穿過基底132的TAC 140以及在基底132的相對側上的兩個儲存堆疊層134和156。根據一些實施例，TAC 140垂直延伸穿過儲存堆疊層134的介電質結構142的整個厚度、儲存堆疊層156的介電質結構162的整個厚度以及基底132的整個厚度。TAC 140可以利用縮短的互連佈線從第一儲存陣列元件晶片104上的儲存陣列元件(例如，NAND記憶體串136和158)(例如電源匯流排的部分)傳送電訊號，和/或將電訊號傳送至該儲存陣列元件。在一些實施例中，TAC 140可以在基底132的相對側上的儲存陣列元件(例如，NAND記憶體串136和158)之間和/或在第一儲存陣列元件晶片104與周邊元件晶片102和第二儲存陣列元件晶片106中的每一個之間提供的電連接。TAC 140還可以為儲存堆疊層134和156提供機械支撐。
在一些實施例中，周邊元件晶片102的TAC 122和第一儲存陣列元件晶片104的TAC 140透過周邊互連層112和陣列互連層150中的觸點(例如，如圖1 所示的鍵合觸點114和152)電連接。也就是說，周邊互連層112和陣列互連層150中的每一個可以包括電連接周邊元件晶片102的TAC 122和第一儲存陣列元件晶片104的TAC 140的觸點。透過電連接TAC 122和140，可以在周邊元件晶片102和第一儲存陣列元件晶片104中的任何合適元件之間傳輸電訊號。
如圖1所示，第二儲存陣列元件晶片106可以設置在第一儲存陣列元件晶片104上方。在一些實施例中，第二儲存陣列元件晶片106設置在周邊元件晶片102下方。第二儲存陣列元件晶片106可以是單面儲存陣列元件晶片、雙面儲存陣列元件晶片、或包括至少一個儲存堆疊層的任何儲存陣列元件晶片。根據一些實施例，與周邊元件晶片102不同，第二儲存陣列元件晶片106僅包括儲存陣列元件，但不包括任何周邊元件。
第二儲存陣列元件晶片106可包括基底174，其可包括矽(例如，單晶矽)、SiGe、GaAs、Ge、SOI或任何其它合適的材料。第二儲存陣列元件晶片106還可包括設置在基底174下方的儲存堆疊層176。類似於周邊元件晶片102和第一儲存陣列元件晶片104的對應物，第二儲存陣列元件晶片106可進一步包括NAND記憶體串178的陣列、GLS 180、儲存堆疊層176的由阻隔結構186圍繞的介電質結構184、儲存堆疊層176的階梯結構188、以及字元線觸點190。應當理解，周邊元件晶片102、第一儲存陣列元件晶片104以及第二儲存陣列元件晶片106中的儲存陣列元件的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
第二儲存陣列元件晶片106可包括在儲存堆疊層176下方的互連層192(在本文中稱為“陣列互連層”)和穿過其中的NAND記憶體串178，以將電 訊號傳輸到第二儲存陣列元件晶片106的儲存陣列元件和從該儲存陣列元件傳輸電訊號。陣列互連層192可包括形成在一個或複數個ILD層中的複數個互連。在一些實施例中，陣列互連層192在其底部還包括複數個鍵合觸點194和電隔離鍵合觸點194的鍵合介電質。陣列互連層192的鍵合觸點194和鍵合介電質可用於如下詳細描述的混合鍵合。應當理解，周邊元件晶片102、第一儲存陣列元件晶片104以及第二儲存陣列元件晶片106中的互連層的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
如圖1所示，第二儲存陣列元件晶片106還可包括垂直延伸穿過儲存堆疊層176的介電質結構184的TAC 182。TAC 182可僅形成在至少由阻隔結構186橫向圍繞的介電質結構184內部。TAC 182可延伸穿過儲存堆疊層176的整個厚度(例如，垂直方向上的所有介電質層對)。在一些實施例中，TAC 182進一步延伸穿過基底174的至少一部分。TAC 182可以利用縮短的互連佈線從第二儲存陣列元件晶片106(例如電源匯流排的部分)傳送電訊號和/或將電訊號傳送到該第二儲存陣列元件晶片106。在一些實施例中，TAC 182可以提供周邊元件晶片102與儲存陣列元件晶片104和106中的每一個之間的電連接。TAC 182還可以向儲存堆疊層116提供機械支撐。
在一些實施例中，第二儲存陣列元件晶片106的TAC 182和第一儲存陣列元件晶片104的TAC 140透過陣列互連層192和陣列互連層170中的觸點電連接(例如，如圖1所示的鍵合觸點194和172)。也就是說，陣列互連層192和陣列互連層170中的每一個可以包括電連接第二儲存陣列元件晶片106的TAC 182和第一儲存陣列元件晶片104的TAC 140的觸點。透過電連接TAC 182、140和122，電訊號可以在3D記憶體件100中的周邊元件晶片102和兩個儲存陣列元件晶片 104和106中的每一個中的任何合適元件之間進行傳輸。
如圖1所示，3D記憶體件100可以包括在陣列互連層192和陣列互連層170之間垂直形成的另一鍵合界面196。第一儲存陣列元件晶片104和第二儲存陣列元件晶片106可以在鍵合界面196處鍵合。在一些實施例中，第一儲存陣列元件晶片104和第二儲存陣列元件晶片106可以使用混合鍵合來鍵合。陣列互連層170的頂部中的鍵合觸點172可以與陣列互連層192的底部中的鍵合觸點194形成金屬-金屬鍵合；陣列互連層170的頂部中的鍵合介電質可以與陣列互連層192的底部中的鍵合介電質形成介電質-介電質鍵合。也就是說，第一儲存陣列元件晶片104可以使用例如混合鍵合在相對側上與周邊元件晶片102和第二儲存陣列元件晶片106鍵合，以形成3D記憶體件100。
3D記憶體件100在本文中可稱為多堆疊層3D記憶體件，其包括透過鍵合技術垂直堆疊的複數個元件晶片上的複數個儲存堆疊層(及穿過其中的NAND記憶體串陣列)。在一些實施例中，為了便於在不同儲存堆疊層中定址NAND記憶體串陣列，3D記憶體件100包括選擇線198A和198B以在不同元件晶片102、104和106上的NAND記憶體串118、136、158和178之間進行選擇。在一個示例中，選擇線198A可以被配置為在周邊元件晶片102的NAND記憶體串118和第一儲存陣列元件晶片104的下側上的NAND記憶體串136之間進行選擇。在另一個示例中，選擇線198B可以被配置為在第一儲存陣列元件晶片104的上側的NAND記憶體串158和第二儲存陣列元件晶片106的NAND記憶體串178之間進行選擇。
圖2A示出了根據本公開的一些實施例的具有複數個儲存堆疊層的另 一示例性3D記憶體件200的橫截面。如圖2A所示，3D記憶體件200可以是雙晶片記憶體件，包括垂直堆疊以及使用諸如混合鍵合的鍵合技術電連接和機械連接的周邊元件晶片202和儲存陣列元件晶片204。應當理解，鍵合技術可以提供在任何垂直布置中連接任意數量的元件晶片的靈活性，以增加3D記憶體件200的單元密度和產量。可以理解，3D記憶體件200可以具有兩個或更多個儲存陣列元件以進一步增加單元密度，並且周邊元件晶片和儲存陣列元件晶片可以以任何順序堆疊。例如，周邊元件晶片202可以設置在3D存放裝置200的底部、頂部或中間。儲存陣列元件晶片204是多堆疊儲存陣列元件晶片，該晶片在儲存堆疊層中具有複數個儲存堆疊，這能夠在晶片基底的同一側上連續擴展儲存堆疊層的層級。應當理解，儲存陣列元件晶片204不限於多堆疊儲存陣列元件晶片，並且可以是包括至少一個儲存堆疊層的任何儲存陣列元件晶片。
類似於圖1中所示的3D記憶體件100中的周邊元件晶片102的對應物，3D記憶體件200的周邊元件晶片202可包括基底206、基底206上的周邊元件(例如，電晶體208)、以及周邊元件上方的周邊互連層210，其包括在其頂部的複數個鍵合觸點260和鍵合介電質。另外或可選地，周邊元件晶片202可以包括周邊元件旁邊的儲存陣列元件，如圖2A所示，或者周邊元件上方或下方的儲存陣列元件。在一些實施例中，周邊元件晶片202的儲存陣列元件包括具有介電質結構222和階梯結構226的儲存堆疊層214、NAND記憶體串216的陣列、GLS 218、TAC 220、阻隔結構224以及諸如字元線觸點228的局部觸點。應當理解，圖1中的周邊元件晶片102和圖2A中的周邊元件晶片202中的周邊元件和儲存陣列元件的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
儲存陣列元件晶片204可包括基底230，該基底230可包括矽(例如，單晶矽)、SiGe、GaAs、Ge、SOI或任何其它合適的材料。儲存陣列元件晶片204還可包括設置在基底230下方的儲存堆疊層232。如圖2A所示，儲存堆疊層232可包括一個在另一個之上設置的第一儲存堆疊232A和第二儲存堆疊232B以及在第一和第二儲存堆疊232A和232B之間垂直設置的共源極層234。在一些實施例中，第一和第二儲存堆疊232A和232B每個包括複數個導體/介電質層對，並由共源極層234分隔開。共源極層234可以包括由一個或複數個ILD層電隔離的第一導電層236和第二導電層238。導電層236和238可包括導電材料，包括但不限於W、Co、Cu、Al、摻雜矽、矽化物或其任何組合。在一些實施例中，導電層236和238分別包括摻雜有p型摻雜劑和n型摻雜劑的多晶矽。
儲存陣列元件晶片204可包括NAND記憶體串244A的第一陣列，其中每個NAND記憶體串244A垂直延伸穿過第一儲存堆疊232A；以及NAND記憶體串244B的第二陣列，其中每個NAND記憶體串244B垂直延伸穿過第二儲存堆疊232B。在一些實施例中，每個NAND記憶體串244A或244B電連接到共源極層234。在一些實施例中，儲存陣列元件晶片204還包括GLS 246和阻隔結構252，每個垂直延伸穿過儲存堆疊層232，例如儲存堆疊232A和232B以及共源極層234。阻隔結構252可以將儲存堆疊層232橫向分隔成介電質結構250，該介電質結構250包括複數個介電質層對和複數個導體/介電質層對，NAND記憶體串244A和244B延伸穿過該導體/介電質層對。在一些實施例中，儲存陣列元件晶片204還包括垂直延伸穿過儲存堆疊層232的介電質結構250的TAC 248，例如儲存堆疊232A和232B以及共源極層234的整個厚度。在一些實施例中，TAC 248進一步延伸到基底230的至少一部分中。
儲存陣列元件晶片204可進一步包括本地觸點以扇出儲存陣列元件。在一些實施例中，局部觸點包括字元線觸點256，每個字元線觸點256在儲存堆疊層232的階梯結構254處與第一儲存堆疊232A或第二儲存堆疊232B的對應導體層接觸。如圖2A所示，局部觸點還可以包括電連接到共源極層234中的第一導電層236的第一源極觸點240和電連接到共源極層234中的第二導電層238的第二源極觸點242。也就是說，可以透過對應的第一或第二源極觸點240或242單獨選擇共源極層234中的兩個導電層236和238。應當理解，圖1中的3D記憶體件100和圖2A中的3D記憶體件200中的儲存陣列元件的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
儲存陣列元件晶片204還可包括儲存堆疊層232下方的陣列互連層258和穿過其中的NAND記憶體串244A和244B。陣列互連層258可包括形成在一個或複數個ILD層中的複數個互連。在一些實施例中，陣列互連層258在其底部還包括複數個鍵合觸點260和電隔離鍵合觸點260的鍵合介電質。陣列互連層258的鍵合觸點260和鍵合介電質可用於如以下詳細描述的混合鍵合。在一些實施例中，儲存陣列元件晶片204的TAC 248和周邊元件晶片202的TAC 220透過陣列互連層258和周邊互連層210中的觸點(例如，如圖2A中所示的鍵合觸點260和212)電連接。也就是說，周邊互連層210和陣列互連層258中的每一個可以包括電連接周邊元件晶片202的TAC 220和儲存陣列元件晶片204的TAC 248的觸點。透過電連接TAC 248和220，電訊號可以在3D記憶體件200的周邊元件晶片202和儲存陣列元件晶片204上的任何合適設備之間進行傳輸。應當理解，圖1中的3D記憶體件100和圖2A中的3D記憶體件200中的互連層的對應物的細節(例如，結構、材料、製造製程、功能等)將容易領會並將不再重複。
如圖2A所示，3D記憶體件200可以包括在陣列互連層258和周邊互連層210之間垂直形成的鍵合界面262。周邊元件晶片202和儲存陣列元件晶片204可以在鍵合界面262處鍵合。在一些實施例中，周邊元件晶片202和儲存陣列元件晶片204可以使用混合鍵合來鍵合。周邊互連層210的頂部中的鍵合觸點212可以與陣列互連層258的底部中的鍵合觸點260形成金屬-金屬鍵合；周邊互連層210的頂部中的鍵合介電質可以與陣列互連層258的底部中的鍵合介電質形成介電質-介電質鍵合。應當理解，儲存陣列元件晶片204可以使用例如混合鍵合以任一順序與周邊元件晶片202鍵合，以形成3D記憶體件200。
圖2B示出根據本公開的一些實施例的具有複數個儲存堆疊層的又一示例性3D記憶體件201的橫截面。3D記憶體件201基本上類似於圖2A中的3D記憶體件200，除了3D記憶體件201使用堆疊間插塞(IDP)263來替換由3D記憶體件200使用的共源極層234以用於電連接不同儲存堆疊232A和232B中的NAND記憶體串244A和244B之外。如圖2B所示，3D記憶體件201的儲存陣列元件晶片205包括垂直設置在第一儲存堆疊232A和第二儲存堆疊232B之間的介電質層264。IDP 263可以形成在介電質層264中並且電連接到NAND記憶體串244A和244B。在一些實施例中，IDP 263包括半導體插塞，例如未摻雜的多晶矽。應當理解，雙面儲存陣列元件晶片(例如，104)、單側儲存陣列元件晶片(例如，106)、共源極層多堆疊儲存陣列元件晶片(例如，204)和IDP多堆疊儲存陣列元件晶片(例如，205)的任意組合可以使用混合鍵合存在於3D記憶體件中。還應理解，3D記憶體件(例如，100、200和201)的拉長可以從周邊元件晶片或儲存陣列元件晶片。
圖3A-3B示出了根據一些實施例的用於形成示例性周邊元件晶片的 製造製程。圖4A-4D示出了根據一些實施例的用於形成示例性雙面儲存陣列元件晶片的製造製程。圖6示出了根據一些實施例的用於鍵合示例性雙面儲存陣列元件晶片和示例性周邊元件晶片的製造製程。圖8是根據一些實施例的用於形成具有複數個儲存堆疊層的3D記憶體件的示例性方法的流程圖。圖3A-3B、4A-4D、6和8中示出的3D記憶體件的示例包括圖1中所示的3D記憶體件100。將一起來描述圖3A-3B、4A-4D、6和8。應當理解，方法800中示出的步驟不是詳盡的，並且可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與圖8中所示不同的順序來執行。
參照圖8，方法800開始於步驟802，其中周邊元件形成在第一晶片基底上。基底可以是矽基底。如圖3A所示，周邊元件形成在矽基底302上。周邊元件可以包括形成在矽基底302上的複數個電晶體304。電晶體304可以透過多種製程形成，該製程包括但不限於微影、蝕刻、薄膜沉積、熱生長、植入、化學機械拋光(CMP)和任何其他合適的製程。在一些實施例中，透過離子注入和/或熱擴散在矽基底302中形成摻雜區，其例如用作電晶體304的源極區和/或汲極區。在一些實施例中，隔離區(例如，STI)還可以透過蝕刻和薄膜沉積形成在矽基底302中。應當理解，儲存陣列元件可以形成在周邊元件(例如，電晶體304)的旁邊、上方或下方，並且下面將關於儲存陣列元件晶片的對應物來描述用於形成儲存陣列元件的製造製程。
方法800前進到步驟804，如圖8所示，其中在周邊元件上方形成第一互連層(例如，周邊互連層)。周邊互連層可以包括在一個或複數個ILD層中的複數個互連。如圖3B所示，周邊互連層306可以形成在電晶體304上方。周邊互連層306可以包括互連，其包括複數個ILD層中的MEOL和/或BEOL的互連線和通 孔觸點，以與周邊元件(例如，電晶體304)進行電連接。在一些實施例中，周邊互連層306在其頂部包括鍵合觸點308和鍵合介電質。
在一些實施例中，周邊互連層306包括在複數個製程中形成的複數個ILD層和其中的互連。例如，互連可以包括透過一種或多種薄膜沉積製程沉積的導電材料，該薄膜沉積製程包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍、化學鍍、或其任何組合。形成互連的製造製程還可包括微影、CMP、蝕刻或任何其他合適的製程。ILD層可包括透過一種或多種薄膜沉積製程沉積的介電質材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。圖3B中所示的ILD層和互連可以統稱為“互連層”(例如，周邊互連層306)。
方法800進行到步驟806，如圖8中所示，其中第一儲存堆疊層形成在第二晶片基底的第一側上。如圖4A所示，在矽基底402上形成包括複數個導體/介電質對的儲存堆疊層404。形成儲存堆疊層404的製造製程可包括首先透過一個或複數個薄膜沉積製程形成複數個介電質層對，該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。形成儲存堆疊層404的製造製程還可以包括閘極替換製程，即，使用濕式蝕刻和/或乾式蝕刻製程用導體/介電質層對中的複數個導體層(例如，鎢層)替換介電質層對中的犧牲層(例如，氮化矽層)，隨後是一個或複數個薄膜沉積製程。
如圖4A所示，垂直延伸穿過儲存堆疊層404的GLS 408可以形成在矽基底402上方。GLS 408可以包括介電質材料，其包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。可以透過乾式蝕刻和/或濕式蝕刻製程以形成穿過介電 質層對的垂直開口、然後透過填充製程以用介電質材料填充開口，來形成GLS 408。可以透過CVD、PVD、ALD、任何其他合適的製程或其任何組合來填充開口。在一些實施例中，在填充製程之前，GLS 408可以在形成儲存堆疊層404中用作閘極替換製程的通道。
如圖4A所示，在閘極替換製程之前，在矽基底402上方形成垂直延伸穿過儲存堆疊層404的阻隔結構410。結果，由阻隔結構410圍繞的區域將不經受閘極替換製程，並且在閘極替換製程之後介電質層對將保留在該區域中以形成儲存堆疊層404的介電質結構412。阻隔結構410可以透過微影、CMP和/或蝕刻來圖案化，並且使用薄膜沉積製程(例如CVD、PVD、ALD或其任何組合)填充介電質材料。
如圖4A所示，階梯結構414形成在儲存堆疊層404的橫向側面。階梯結構414可以透過修整蝕刻製程來形成。字元線觸點416可以形成在矽基底402上方、在階梯結構414處。每個字元線觸點416可以垂直延伸穿過介電質層。在一些實施例中，形成字元線觸點416的製造製程包括使用蝕刻製程形成垂直開口，然後使用ALD、CVD、PVD、電鍍、任何其他合適的製程或其任何組合、用導電材料填充開口。
方法800進行到步驟808，如圖8中所示，其中形成垂直延伸穿過第一儲存堆疊層的第一記憶體串。如圖4A所示，NAND記憶體串406形成在矽基底402上。NAND記憶體串406可各自垂直延伸穿過儲存堆疊層404。在一些實施例中，儲存堆疊層404中的導體層用於形成NAND記憶體串406的選擇閘和字線。儲存堆疊層404中的至少一些導體層(例如，除了頂部和底部導體層之外)可以各自用 作NAND記憶體串406的字線。
在一些實施例中，用於形成NAND記憶體串406的製造製程包括形成垂直延伸穿過儲存堆疊層404的半導體通道。在一些實施例中，用於形成NAND記憶體串406的製造製程還包括在儲存堆疊層404中的半導體通道和導體/介電質層對之間形成複合介電質層(記憶體膜)。複合介電質層可包括但不限於穿隧層、儲存層和阻障層。半導體通道和複合介電質層可以透過薄膜沉積製程形成，該薄膜沉積製程例如是ALD、CVD、PVD、任何其他合適的製程、或其任何組合。
方法800進行到步驟810，如圖8中所示，其中第二儲存堆疊層形成在與第二晶片基底的第一側相對的第二側上。方法800前進到步驟812，如圖8中所示，其中形成垂直延伸穿過第二儲存堆疊層的第二記憶體串。在一些實施例中，形成垂直延伸穿過第一和第二儲存堆疊層和第二晶片基底的觸點。
如圖4C所示，矽基底402可以上下翻轉以在其上形成儲存堆疊層404的矽基底402的相對側上製造另一個儲存堆疊層420。根據一些實施例，儲存堆疊層420、NAND記憶體串422、GLS 424、阻隔結構430、儲存堆疊層420的介電質結構428和階梯結構432、以及諸如字元線觸點434的局部觸點使用用於形成圖4A中的對應物的相同製造製程來形成，並且將不再重複。
如圖4C所示，可以形成垂直延伸穿過儲存堆疊層404和420以及矽基底402的TAC 426。在一些實施例中，用於形成TAC 426的製造製程包括透過一個或複數個濕式蝕刻和/或乾式蝕刻製程形成垂直開口，並使用薄膜沉積製程(例 如ALD、CVD、PVD、電鍍、任何其他合適的方法、或其任何組合)、用導電材料填充開口。
方法800進行到步驟814，如圖8中所示，其中第二互連層(例如，陣列互連層)形成在第一和第二儲存堆疊層中的一個上方。陣列互連層可以包括一個或複數個ILD層中的複數個互連。如圖4B所示，陣列互連層418可以形成在儲存堆疊層404和NAND記憶體串406之上。如圖4C所示，鍵合觸點436和鍵合介電質可以形成在陣列互連層418中。在一些實施例中，陣列互連層的互連可以包括透過一個或複數個薄膜沉積製程沉積的導電材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任何組合。ILD層可包括透過一種或多種薄膜沉積製程沉積的介電質材料，該薄膜沉積製程包括但不限於CVD、PVD、ALD或其任何組合。
如圖4D所示，另一陣列互連層438可以形成在矽基底402的另一側、在儲存堆疊層420和NAND記憶體串422之上。可以在陣列互連層438中形成鍵合觸點440和鍵合介電質。根據一些實施例，陣列互連層438使用用於形成圖4B中的陣列互連層418的相同製造製程來形成，並且將不再重複。
方法800進行到步驟816，如圖8中所示，其中第一晶片基底和第二晶片基底在第一互連層和第二互連層之間的鍵合界面處鍵合。鍵合可以是混合鍵合。如圖6所示，陣列互連層418(或陣列互連層438)可以與周邊互連層306鍵合，從而形成鍵合界面。在一些實施例中，在鍵合之前將處理製程(例如電漿處理、濕式處理和/或熱處理)應用到鍵合表面。在鍵合之後，周邊互連層306中的鍵合觸點308和陣列互連層418中的鍵合觸點436(或陣列互連層438中的鍵 合觸點440)彼此對準並接觸，使得陣列互連層418(或陣列互連層438)中的互連電連接到周邊互連層306中的互連。在鍵合元件中，矽基底402可以在矽基底302之上或之下。
圖5A-5G示出了根據一些實施例的用於形成示例性多堆疊儲存陣列元件晶片的製造製程。圖7示出了根據一些實施例的用於鍵合示例性多堆疊儲存陣列元件晶片和示例性周邊元件晶片的製造製程。圖9是根據一些實施例的用於形成具有複數個儲存堆疊層的3D記憶體件的另一示例性方法的流程圖。圖5A-5G、7和9中示出的3D記憶體件的示例包括圖2A-2B中所示的3D記憶體件200和201。將一起描述圖5A-5G、7和9。應當理解，方法900中示出的步驟不是窮舉的，並且也可以在任何所示步驟之前、之後或之間執行其他步驟。此外，一些步驟可以同時執行，或者以與圖9中所示不同的循序執行。
參考圖9，方法900開始於步驟902，其中周邊元件形成在第一晶片基底上。方法900進行到步驟904，如圖9中所示，其中在周邊元件上方形成第一互連層(例如，周邊互連層)。如圖3A-3B所示，周邊元件(例如，電晶體304)可以形成在矽基底302上，並且周邊互連層306可以形成在電晶體304之上，如上面詳細描述的。
方法900進行到步驟906，如圖9中所示，其中在第二晶片基底上形成包括一個在另一個之上的兩個儲存堆疊的儲存堆疊層。方法900進行到步驟908，如圖9所示，其中形成兩個記憶體串，每個記憶體串垂直延伸穿過兩個儲存堆疊中的一個。在一些實施例中，形成儲存堆疊層包括在兩個儲存堆疊之間垂直地形成共源極層。在一些實施例中，形成儲存堆疊層包括在兩個儲存堆疊 之間垂直地形成堆疊間插塞。
參考圖5A，可以使用一個或複數個薄膜沉積製程在矽基底502上方形成包括複數個介電質層對(例如，氧化矽層和氮化矽層)的第一介電質堆疊504A，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任何組合。每個垂直延伸穿過第一介電質堆疊504A的NAND記憶體串506A可以使用上面詳細描述的製造製程來形成。
參考圖5B，包括兩個導電層510和512的共源極層508可以形成在第一介電質堆疊504A上。在一些實施例中，形成一個或複數個ILD層作為共源極層508的部分以電隔離導電層510。可以透過分別使用一種或多種薄膜沉積製程沉積導電材料(例如具有p型摻雜劑和n型摻雜劑的摻雜多晶矽)、然後是摻雜製程(例如離子注入和/或熱擴散)，來形成導電層510和512，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任何組合。可以透過使用一種或多種薄膜沉積製程沉積介電質材料來形成共源極層508的ILD層，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任何組合。
參考圖5C，可以使用一個或複數個薄膜沉積製程在共源極層508上形成包括複數個介電質層對(例如，氧化矽層和氮化矽層)的第二介電質堆疊，該薄膜沉積製程包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任何組合。第一儲存堆疊505A和第二儲存堆疊505B可以透過閘極替換製程以替換第一介電質堆疊504A和第二介電質堆疊而形成，如以上詳細描述的。根據一些實施例，在閘極替換製程之後，第一儲存堆疊505A和第二儲存堆疊505B中的每一個包括複數個導體/介電質層對(例如，鎢層和氧化矽層)。
參考圖5C，兩個源極觸點522和524可以穿過第二儲存堆疊505B形成，並分別與共源極層508中的兩個導電層510和512接觸。可以透過使用濕式蝕刻和/或乾式蝕刻製程蝕刻垂直開口、然後進行薄膜沉積製程以用導電材料填充開口來形成源極觸點522和524。根據一些實施例，NAND記憶體串506B、GLS 514、阻隔結構520、儲存堆疊層505的介電質結構518、TAC 516和諸如字元線觸點526的局部觸點使用用於形成圖4A中的對應物的相同製造製程來形成，並且將不再重複。
圖5E-5F示出了用於步驟906和908的另一示例性製造製程，其基本上類似於圖5B-5C中所示的示例性製造製程，除了形成IDP 534之外。如圖5E中所示，可以透過使用CVD、PVD、ALD、電鍍、化學鍍或其任何組合沉積介電質材料，來在第一介電質堆疊504A上形成介電質層532。可以透過使用濕式蝕刻和/或乾式蝕刻製程蝕刻開口、然後使用薄膜沉積製程用半導體材料(例如未摻雜的多晶矽)填充開口，來在介電質層532中形成IDP 534。如圖5F所示，第二儲存堆疊505B可以形成在介電質層532上和IDP 534上方。
方法900進行到步驟910，如圖9中所示，其中形成在儲存堆疊層之上的第二互連層(例如，陣列互連層)。如圖5D或圖5G所示，可以使用上面詳細描述的製造製程在儲存堆疊層505之上形成在其頂部包括鍵合觸點530和鍵合介電質的陣列互連層528。
方法900進行到步驟912，如圖9所示，其中第一晶片基底和第二晶片基底在第一互連層和第二互連層之間的鍵合界面處鍵合。鍵合可以是混合鍵 合。如圖7所示，陣列互連層528可以與周邊互連層306鍵合，從而形成鍵合界面。在一些實施例中，在鍵合之前將處理製程(例如電漿處理、濕式處理和/或熱處理)應用到鍵合表面。在鍵合之後，周邊互連層306中的鍵合觸點308和陣列互連層528中的鍵合觸點530彼此對準並接觸，使得陣列互連層528中的互連電連接到周邊互連層306中的互連。在鍵合元件中，矽基底502可以在矽基底302之上或之下。
根據本公開的一個方面，3D記憶體件包括第一元件晶片、第二元件晶片和鍵合界面。第一元件晶片包括周邊元件和第一互連層。第二元件晶片包括基底、設置在基底的相對側上的兩個儲存堆疊層、兩個記憶體串、以及第二互連層，其中每個記憶體串垂直延伸穿過兩個儲存堆疊層中的一個。鍵合界面垂直形成在第一元件晶片的第一互連層和第二元件晶片的第二互連層之間。
在一些實施例中，第一元件晶片還包括儲存堆疊層和垂直延伸穿過儲存堆疊層的記憶體串。第一元件晶片的儲存堆疊層可以設置在周邊元件旁邊、下方或上方。
在一些實施例中，第一互連層包括在鍵合界面處的複數個鍵合觸點和鍵合介電質。在一些實施例中，第二互連層包括在鍵合界面處的複數個鍵合觸點和鍵合介電質。
在一些實施例中，第二元件晶片的兩個儲存堆疊層中的每一個包括朝向儲存堆疊層的中心傾斜的階梯結構。根據一些實施例，第二元件晶片還包括兩個字元線觸點，每個字元線觸點與相應的階梯結構處的兩個儲存堆疊層中 的一個接觸。
在一些實施例中，第一元件晶片還包括垂直延伸穿過第一元件晶片的儲存堆疊層的第一觸點。在一些實施例中，第二元件晶片還包括垂直延伸穿過第二元件晶片的基底和兩個儲存堆疊層的第二觸點。根據一些實施例，第一互連層和第二互連層中的每一個包括電連接第一元件晶片的第一觸點和第二元件晶片的第二觸點的觸點。
在一些實施例中，第二元件晶片還包括設置在基底的與第二互連層相對的一側的另一第二互連層。
在一些實施例中，3D記憶體件還包括第三元件晶片和第二鍵合界面。第三元件晶片可包括儲存堆疊層、垂直延伸穿過儲存堆疊層的記憶體串、以及第三互連層。第二鍵合界面垂直形成在第三元件晶片的第三互連層和第二元件晶片的另一第二互連層之間。在一些實施例中，3D記憶體件還包括選擇線，該選擇線被配置為在第三元件晶片中的記憶體串與第二元件晶片中的兩個記憶體串中的一個之間進行選擇。
根據本公開的另一方面，3D記憶體件包括第一元件晶片、第二元件晶片和鍵合界面。第一元件晶片包括周邊元件和第一互連層。第二元件晶片包括基底、形成在基底上並包括一個在另一個之上設置的兩個儲存堆疊的儲存堆疊層、兩個記憶體串、以及第二互連層，其中每個記憶體串垂直延伸穿過兩個儲存堆疊中的一個。鍵合界面垂直形成在第一元件晶片的第一互連層和第二元件晶片的第二互連層之間。
在一些實施例中，第一元件晶片還包括儲存堆疊層和垂直延伸穿過儲存堆疊層的記憶體串。第一元件晶片的儲存堆疊層可以設置在周邊元件的旁邊、下方或上方。
在一些實施例中，第一互連層包括在鍵合界面處的複數個鍵合觸點和鍵合介電質。在一些實施例中，第二互連層包括在鍵合界面處的複數個鍵合觸點和鍵合介電質。
在一些實施例中，第二元件晶片還包括共源極層，該共源極層垂直設置在兩個儲存堆疊之間並且電連接到第二元件晶片的兩個記憶體串。共源極層可包括兩個導電層。
在一些實施例中，第二元件晶片還包括在兩個儲存堆疊之間垂直設置並且電連接到第二元件晶片的兩個記憶體串的堆疊間插塞。堆疊間插塞可包括半導體插塞。
在一些實施例中，第一元件晶片還包括垂直延伸穿過第一元件晶片的儲存堆疊層的第一觸點。在一些實施例中，第二元件晶片還包括垂直延伸穿過第二元件晶片的兩個儲存堆疊的第二觸點。根據一些實施例，第一互連層和第二互連層中的每一個包括電連接第一元件晶片的第一觸點和第二元件晶片的第二觸點的觸點。
根據本公開的又一方面，公開了一種用於形成3D記憶體件的方法。 周邊元件形成在第一晶片基底上。在第一晶片基底上的周邊元件之上形成第一互連層。第一儲存堆疊層形成在第二晶片基底的第一側上。形成垂直延伸穿過第一儲存堆疊層的第一記憶體串。第二儲存堆疊層形成在與第二晶片基底的第一側相對的第二側上。形成垂直延伸穿過第二儲存堆疊層的第二記憶體串。在第一和第二儲存堆疊層中的一個之上形成第二互連層。第一晶片基底和第二晶片基底在第一互連層和第二互連層之間的鍵合界面處鍵合。
在一些實施例中，鍵合包括混合鍵合。
根據本公開的又一方面，公開了一種用於形成3D記憶體件的方法。周邊元件形成在第一晶片基底上。在第一晶片基底上的周邊元件之上形成第一互連層。在第二晶片基底上形成包括一個在另一個之上形成的兩個儲存堆疊的儲存堆疊層。形成兩個記憶體串，每個記憶體串垂直延伸穿過兩個儲存堆疊中的一個。在儲存堆疊層之上形成第二互連層。第一晶片基底和第二晶片基底在第一互連層和第二互連層之間的鍵合界面處鍵合。
在一些實施例中，鍵合包括混合鍵合。
在一些實施例中，形成儲存堆疊層包括在兩個儲存堆疊之間垂直地形成共源極層。在一些實施例中，形成儲存堆疊層包括在兩個儲存堆疊之間垂直地形成堆疊間插塞。
對特定實施例的上述說明因此將揭示本公開的一般性質，使得他人能夠透過運用本領域技術範圍內的知識容易地對這種特定實施例進行修改和/或 調整以用於各種應用，而不需要過度實驗，且不脫離本公開的一般概念。因此，基於本文呈現的教導和指導，這種調整和修改旨在處於所公開的實施例的等同物的含義和範圍內。應當理解，本文中的措辭或術語是用於說明的目的，而不是為了進行限制，從而本說明書的術語或措辭將由技術人員按照所述教導和指導進行解釋。
上文已經借助於功能構建塊描述了本公開的實施例，功能構建塊例示了指定功能及其關係的實施方式。在本文中出於方便描述的目的任意地定義了這些功能構建塊的邊界。可以定義替代的邊界，只要適當執行指定的功能及其關係即可。
發明內容和摘要部分可以闡述發明人所設想的本公開的一個或複數個示例性實施例，但未必是所有示例性實施例，並且因此，並非旨在透過任何方式限制本公開和所附權利要求。
本公開的廣度和範圍不應受任何上述示例性實施例的限制，並且應當僅根據所附權利要求書及其等同物來進行限定。
100:3D記憶體件
102:周邊元件晶片
104、106:儲存陣列元件晶片
108、132、174:基底
110:電晶體
112:周邊互連層
114、152、172、194:鍵合觸點
116、134、156、176:儲存堆疊層
118、136、158、178:NAND記憶體串
120、138、160、180:閘縫隙(GLS)
122、140、182:貫穿陣列觸點(TAC)
124、142、162、184:介電質結構
126、144、164、186:阻隔結構
128、146、166、188:階梯結構
130、148、168、190:字元線觸點
150、170、192:陣列互連層
154、196:鍵合界面
198A、198B:選擇線
X、Y:軸

Claims (18)

  1. 一種三維(3D)記憶體件，包括：第一元件晶片，包括：周邊元件；以及第一互連層；第二元件晶片，包括：基底；設置在所述基底的相對側的兩個儲存堆疊層；兩個記憶體串，每個所述記憶體串垂直延伸穿過所述兩個儲存堆疊層中的一個；以及第二互連層與另一第二互連層；以及鍵合界面，所述鍵合界面垂直形成在所述第一元件晶片的所述第一互連層和所述第二元件晶片的所述第二互連層之間，其中所述另一第二互連層設置在所述基底的與所述第二互連層相對的一側。
  2. 如請求項1所述的3D記憶體件，其中所述第一元件晶片還包括儲存堆疊層和垂直延伸穿過所述儲存堆疊層的記憶體串。
  3. 如請求項2所述的3D記憶體件，其中所述第一元件晶片的所述儲存堆疊層設置在所述周邊元件旁邊、下方或上方。
  4. 如請求項1所述的3D記憶體件，其中，所述第一互連層包括在所述鍵合界面處的複數個鍵合觸點和鍵合介電質。
  5. 如請求項1所述的3D記憶體件，其中，所述第二元件晶片的所述兩個儲存堆疊層中的每一個包括朝向所述儲存堆疊層的中心傾斜的階梯結構。
  6. 如請求項5所述的3D記憶體件，其中所述第二元件晶片還包括兩個字元線觸點，每個所述字元線觸點在相應的階梯結構處與所述兩個儲存堆疊層中的一個接觸。
  7. 如請求項1所述的3D記憶體件，其中所述第二互連層包括在所述鍵合界面處的複數個鍵合觸點和鍵合介電質。
  8. 如請求項2所述的3D記憶體件，其中所述第一元件晶片還包括垂直延伸穿過所述第一元件晶片的所述儲存堆疊層的第一觸點。
  9. 如請求項8所述的3D記憶體件，其中所述第二元件晶片還包括垂直延伸穿過所述第二元件晶片的所述基底和所述兩個儲存堆疊層的第二觸點。
  10. 如請求項9所述的3D記憶體件，其中，所述第一互連層和所述第二互連層中的每一個包括電連接所述第一元件晶片的第一觸點和所述第二元件晶片的第二觸點的觸點。
  11. 如請求項1所述的3D記憶體件，還包括：第三元件晶片，包括：儲存堆疊層； 垂直延伸穿過所述儲存堆疊層的記憶體串；以及第三互連層；以及第二鍵合界面，所述第二鍵合界面垂直形成在所述第三元件晶片的所述第三互連層和所述第二元件晶片的所述另一第二互連層之間。
  12. 如請求項11所述的3D記憶體件，還包括選擇線，所述選擇線被配置為在所述第三元件晶片中的記憶體串和所述第二元件晶片中的兩個記憶體串中的一個之間進行選擇。
  13. 一種三維(3D)記憶體件，包括：第一元件晶片，包括：周邊元件；以及第一互連層；第二元件晶片，包括：基底；兩個儲存堆疊層，所述儲存堆疊層形成在所述基底上並包括一個在另一個之上設置的兩個儲存堆疊；兩個記憶體串，每個所述記憶體串垂直延伸穿過所述兩個儲存堆疊中的一個；共源極層，所述共源極層垂直設置在所述兩個儲存堆疊之間並且電連接到所述第二元件晶片的所述兩個記憶體串；以及第二互連層；以及鍵合界面，所述鍵合界面垂直形成在所述第一元件晶片的第一互連層和所述第二元件晶片的第二互連層之間。
  14. 如請求項13所述的3D記憶體件，其中，所述共源極層包括兩個導電層。
  15. 如請求項13所述的3D記憶體件，其中，所述第二元件晶片還包括堆疊間插塞，所述堆疊間插塞垂直設置在所述兩個儲存堆疊之間並且電連接到所述第二元件晶片的所述兩個記憶體串。
  16. 如請求項15所述的3D記憶體件，其中所述堆疊間插塞包括半導體插塞。
  17. 一種用於形成三維(3D)記憶體件的方法，包括：在第一晶片基底上形成周邊元件；在所述第一晶片基底上的所述周邊元件之上形成第一互連層；在第二晶片基底的第一側上形成第一儲存堆疊層；形成垂直延伸穿過所述第一儲存堆疊層的第一記憶體串；在所述第一儲存堆疊層上形成第二互連層；在與所述第二晶片基底的第一側相對的第二側上形成第二儲存堆疊層；形成垂直延伸穿過所述第二儲存堆疊層的第二記憶體串；在所述第二儲存堆疊層上形成另一第二互連層；以及在所述第一互連層和所述第二互連層之間的鍵合界面處鍵合所述第一晶片基底和所述第二晶片基底。
  18. 如請求項17所述的用於形成3D記憶體件的方法，其中所述鍵合包括 混合鍵合。
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