TWI780666B - 半導體結構及製造複數個半導體結構之方法 - Google Patents

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Abstract

本揭露提供一種半導體結構。該半導體結構包含一第一混合鍵合結構、一記憶體結構及一控制電路結構。該第一混合鍵合結具有一第一表面以及一第二表面。該記憶體結構接觸該第一表面。該控制電路結構用於控制該記憶體結構。該電路控制結構是接觸該第二表面。本揭露亦提供一種系統級封裝結構及一種製造複數個半導體結構的方法。

Description

半導體結構及製造複數個半導體結構之方法
本揭露係有關於一種半導體結構及製造複數個半導體結構之方法，特別是所揭露的半導體結構具有透過晶圓堆疊技術而與邏輯結構整合為一之記憶體結構。
奠基於高性能之前景，系統上晶片(system-on-chip, SOC)的實現已被極大地推展；SOC作為一種將DRAM陣列嵌入邏輯元件的結構，被認為是針對高速傳輸大量數據的較佳解決方案。然而，DRAM和邏輯元件的合併需要減少兩者製程的差異，舉例而言，對於SOC，邏輯元件和所嵌入的DRAM的設計規則兼容性，即至關重要。
協調邏輯元件和所嵌入的DRAM的兼容性的過程主要取決於數種不同的方法。例如，將記憶體電路整併入經高性能技術優化後的邏輯元件當中，或是將邏輯電路整併入經技術優化後的高密度低性能DRAM。任一種選擇都具有優缺點，通常將DRAM和邏輯元件合併至同一晶片可產生巨大的優勢，但這並不容易達成，而且整合的過程充滿挑戰性。也就是說，由於邏輯元件的製程和DRAM的製程在許多方面並不相容，因此針對這些半導體結構的整合，有必要提出新的方法來解決問題。
本發明的一實施例係關於一種半導體結構，其包含：一第一混合鍵合結構，其具有一第一表面和一第二表面；一記憶體結構，其接觸該第一表面；及一控制電路結構，其用於控制該記憶體結構，並接觸該第二表面。
本發明的一實施例係關於一種系統級封裝結構，其包含：一第一半導體結構，其具有一第一臨界尺寸；一第二半導體結構，其與該第一半導體結構相堆疊，其具有一第二臨界尺寸且經一混合鍵合界面而與該第一半導體結構相接觸；及一基板，其經一第一導電凸塊而電性連接於該第一半導體結構及該第二半導體結構；其中，該第一臨界尺寸係不同於該第二臨界尺寸。
本發明的一實施例係關於一種製造複數個半導體結構的方法，該方法包含：形成一第一混合鍵合層於具有複數個第一記憶體結構的一第一晶圓上；形成一第二混合鍵合層於具有複數個控制電路結構的一第二晶圓上；經由一第一混合鍵合步驟而鍵合該第一晶圓及該第二晶圓，以連接該第一混合鍵合層及該第二混合鍵合層，因此取得一第一鍵合晶圓；及至少將該第一晶圓、該第二晶圓、該第一混合鍵合層及該第二混合鍵合層單體化而取得複數個半導體結構。
本申請案主張2020年5月7日申請之美國臨時專利申請案第63/021,608號之優先權，該案之全部揭示內容以引用方式全部併入本文中。
以下揭露提供用於實施所提供之標的之不同構件之許多不同實施例或實例。下文描述元件及配置之特定實例以簡化本揭露。當然，此等僅為實例且非旨在限制。舉例而言，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成為直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不指示所論述之各個實施例及/或組態之間之一關係。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」、「在…上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中圖解說明。空間相對術語意欲涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向) 且因此可同樣解釋本文中使用之空間相對描述詞。
如本文中使用，諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區、層及/或區段，此等元件、組件、區、層及/或區段不應受此等術語限制。此等術語可僅用來區分一個元件、組件、區、層或區段與另一元件、組件、區、層或區段。除非由上下文清楚指示，否則諸如「第一」、「第二」及「第三」之術語當在本文中使用時並不暗示一序列或順序。
舉例來說，高頻寬記憶體(high bandwidth memory, HBM)是一種將記憶體晶粒垂直堆疊於邏輯晶粒的CPU或GPU記憶體系統。堆疊的記憶體晶粒是以可區分層次之記憶體塔之形式坐落於邏輯晶粒上，其中，每兩個相鄰的記憶體晶粒是透過被封模材料側向環繞的微凸塊所相連接。雖然這些HBM堆疊並非於物理上被整合至CPU或GPU當中，但他們已經相當靠近，且是透過中介板快速地與CPU或GPU連接，因此HBM的特性幾乎與整合至晶片的記憶體沒有區別。
一般而言，在透過微凸塊操作堆疊記憶體晶粒之前，這些用於HBM結構中的記憶體晶粒通常已經過切割測試，例如是透過一些標準電性測試操作而獲得的已知良好晶粒(known good die, KGD)。接著這些KGD可被堆疊或封裝以用於高端應用。每個記憶體晶粒都經微凸塊鍵合而形成記憶體堆疊(當中可包含控制電路晶粒)，且該記憶體晶粒是進一步以覆晶方式鍵合至矽中介板而形成晶圓上晶片(chip-on-wafer, CoW)結構。不過，微凸塊操作會導致高成本、挑選出KGD的流程會降低生產效率，且微凸塊操作引起的堆疊缺陷會降低生產良率。
因此，本揭露的一些實施例提供了一種整合有控制電路之記憶體結構，其係透過晶圓堆疊而非CoW操作所完成。控制電路可包含一個或多個邏輯結構。換句話說，可透過以晶圓堆疊(wafer-on-wafer或wafer-to-wafer)為基礎的混合鍵合操作來製造控制電路上的記憶體結構。記憶體堆疊(當中可包含控制電路)可以在完成混合鍵合操作後進行切割或分離。藉由這個方式，形成記憶體堆疊的生產效率可以極大地提高，也可以顯著降低微凸塊操作引起的堆疊缺陷的風險。至於在省略對記憶體晶粒之KGD挑選的面向上，則可藉由提供控制電路對記憶體晶粒的記憶體區塊執行測試操作，不需要使用到探針量測或試驗機。例如美國專利申請號US 16/899,166之「半導體裝置及其製造方法」，其係作為本案的參考資料。
圖1A展示了一半導體結構，該半導體結構包含透過晶圓堆疊而與控制電路結構整合之記憶體結構。在一些實施例中，控制電路結構可包含至少一個邏輯結構，例如，包含具有半導體結構最小線寬的一電晶體。如圖所示，半導體結構包含一混合鍵合結構10、一記憶體結構100及一控制電路結構200。混合鍵合結構10包含一第一表面101A及相反於第一表面101A的一第二表面201A。混合鍵合結構10是夾於記憶體結構100及控制電路結構200之間。混合鍵合結構10是用於整合記憶體結構100及控制電路結構200。在一些實施例中，記憶體結構100與混合鍵合結構10的第一表面101A相接觸。控制電路結構200與混合鍵合結構10的第二表面201A相接觸。
在一些實施例中，混合鍵合結構10包含一第一混合鍵合層101靠近於記憶體結構100，及一第二混合鍵合層201靠近於控制電路結構200。第一混合鍵合層101是形成於記憶體結構100上，且用於鍵合第二混合鍵合層201。第二混合鍵合層201是形成於控制電路結構200上，且用於鍵合第一混合鍵合層101。在一些實施例中，每一第一混合鍵合層101及第二混合鍵合層都包含複數個被介電材料所側面環繞的鍵合墊，介電材料之例子包含氧化物。
混合鍵合是一種可同時藉由金屬鍵合和氧化物鍵合而連接兩個基板或晶圓的方法，意即，其可允許兩個基板或晶圓以「面對面」、「面對背」或「背對背」的方式連接。出於說明的目的，圖1B展示了半導體結構或半導體晶圓的正面與背面的定義。對於一半導體結構80(例如前揭圖1A所示的記憶體結構100或控制電路結構200)或是一晶圓而言，半導體結構可包含一半導體基板83及一後段製程結構85，而一前段製程結構84則是形成於半導體基板83上或其中。根據一些實施例，後段製程結構85的表面可為半導體結構80的正面81，而半導體基板83的表面則可為半導體結構80的背面82。不過，這並不構成本實施例的限制。對於半導體結構的正面或背面，其定義也可以交換。在一些實施中，記憶體結構100的位置及控制電路結構200的位置可經由鍵合而垂直對齊，並且第一混合鍵合層101的複數個第一鍵合墊102可因此與第二混合鍵合層201的複數個第二鍵合墊202相接觸；與此同時，第一混合鍵合層101的複數個第一氧化物部分103係與第二混合鍵合層201的複數個第二氧化物部分203相接觸。在此些實施例中，第一混合鍵合層101的第一鍵合墊102與第二混合鍵合層201的第二鍵合墊202為鏡像分布。
在一些實施例中，第一鍵合墊102及第二鍵合墊202是由銅(Cu)所製成。在一些實施例中，第一氧化物部分103及第二氧化物部分203是由諸如二氧化矽(SiO2 )等介電材料所製成。為了強化銅-銅之連結，對於鍵合墊表面平坦度的控制是重要的因素。例如，在一些實施例中，銅鍵合墊的表面可透過實施化學機械研磨(CMP)操作而被控制為實質上與二氧化矽部分齊平。在一些實施例中，取決於所進行的混合鍵合操作，二氧化矽部分可些微地凸出於銅鍵合墊。在本揭露中，舉例而言，可以透過先讓第一氧化物部分103與第二氧化物部分203相接觸來使得記憶體結構100及控制電路結構200鍵合；前述氧化物部分之間的鍵合可以透過凡德瓦力。之後，可實施退火操作以促成第一鍵合墊102和第二鍵合墊202之間的連接。
在一些實施例中，控制電路結構200是一種DRAM控制邏輯。在一些實施例中，控制電路結構200除了用於控制記憶體結構100之外，還可以進一步用作與GPU或CPU整合的系統上晶片(SoC)。
如圖2所示，本揭露的半導體結構可包含一系統級封裝(SiP)結構。在該些實施中，系統及封裝結構包含一第一半導體結構100’、一第二半導體結構200’以及一基板500。第二半導體結構200’是與第一半導體結構100’堆疊在一起。第二半導體結構200’是經混合鍵合界面1201而與第一半導體結構100’相接觸。基板500是經一第一導電凸塊連接部501而電性連接於第一半導體結構100’及第二半導體結構200’。第一導電凸塊連接部501可包含複數個焊料(solder)，其中這些焊料可被合適的底部填充膠材料(未示於圖中)所環繞。
在一些實施例中，第一半導體結構100’可包含堆疊於第二半導體結構200’之上的複數個記憶體晶粒(即記憶體晶粒100A、100B、100C、100D等)。在一些實施例中，至少兩個記憶體晶粒是經一第二混合鍵合結構20而混合鍵合。在一些實施例中，相鄰的兩個記憶體晶粒是經第二混合鍵合結構20而混合鍵合。第二混合鍵合結構20的詳細內容乃相同於之前曾闡述過的第一混合鍵合結構10，只不過此時鏡像分布的鍵合墊是形成於相鄰的記憶體晶粒上。在一些實施例中，第一半導體結構100’的每一記憶體晶粒皆可包含具有一第一臨界尺寸的DRAM結構(即經微影製程操作而在所述結構中能實現的最小線寬)。同樣地，第二半導體結構200’可包含至少具有一第二臨界尺寸的邏輯結構(即經微影製程操作而在所述結構中能實現的最小線寬)。由於可以實施不同的技術節點來製造第一半導體結構100’和第二半導體結構200’，因此第一臨界尺寸係不同於第二臨界尺寸。在一些實施例中，當實施於製造第一半導體結構100’的技術節點較為先進時，第一臨界尺寸係小於第二臨界尺寸。在另一實施例中，當實施於製造第二半導體結構200’的技術節點較為先進時，第一臨界尺寸係大於第二臨界尺寸。值得注意的是，當第一半導體結構100’和第二半導體結構200'是由相同的技術節點製造時，第一臨界尺寸可等於第二臨界尺寸。
在本揭露中，透過混合鍵合而垂直堆疊於第二半導體結構200’上的記憶體晶粒的數量是可客製化的。舉例而言，有鑑於在傳統結構中，通常會有四個或是八個記憶體晶粒透過微凸塊而堆疊於控制電路或邏輯晶粒上，據此，本揭露之部分實施例係以四個記憶體晶粒透過混合鍵合而垂直堆疊於第二半導體結構200’作為範例，但實際上，記憶體晶粒的數量並不限於此數字或範圍。
在一些實施例中，第二半導體結構200’是一個DRAM控制邏輯。在一些實施例中，第二半導體結構200’是經前揭圖1A所示之第一混合鍵合結構10而鍵合於第一半導體結構100’的記憶體晶粒100A。在一些實施例中，第一半導體結構100’當中的鍵合結構及第一半導體結構100’與第二半導體結構200’之間的鍵合結構，係不同於第二半導體結構200’與基板500之間的鍵合結構。舉例而言，第一混合鍵合結構10和第二混合鍵合結構20是透過適當的混合鍵合操作而形成，其特徵在於混合鍵合界面1201；而第一導電凸塊連接部501則是透過適當的微凸塊操作而形成，其可被觀察到複數個焊料凸塊。
在一些實施例中，SiP結構可包含經一第二導電凸塊連接部401而與第一半導體結構100’及第二半導體結構200’電性連接的一第三半導體結構300。第二導電凸塊連接部401可包含複數個焊料，其中這些焊料可被合適的底部填充膠材料(未示於圖中)所環繞。在一些實施例中，第三半導體結構300具有一第三臨界尺寸，其小於第一半導體結構100’的第一臨界尺寸。在一些實施例中，第三半導體結構300是緊鄰於第一半導體結構100’及第二半導體結構200’所構成的一堆疊。在一些實施例中，第三半導體結構300是用以作為GPU或CPU的SOC。
在一些實施例中，SiP結構可包含在基板500與第二半導體結構200’之間的中介板400。中介板400可用以支撐第一半導體結構100’、第二半導體結構200’和第三半導體結構300。雖未示於圖2當中，但中介板400是透過第二導電凸塊連接部401、第一導電凸塊連接部501及位於第三半導體結構300與第二半導體結構200’之間橫向發送訊號之一重分佈層，從而電性連接於第一半導體結構100’、第二半導體結構200’及基板500。中介板400的重分佈層也可使靠近第二半導體結構200’之較高密度I/O被改編為較靠近基板500的較低密度I/O。
如前所述，混合鍵合可允許兩個基板或晶圓以「面對面」或「面對背」等排列方式連接。在一些實施例中，憑藉著不同的混合鍵合方案及在製造每一記憶體晶粒和邏輯晶粒之通孔時的諸多可選順序，記憶體晶粒和邏輯晶粒之基板或晶圓之堆疊可因此有不同的應用形式。
如圖3所示，在一些實施例中，每一記憶體結構和控制電路結構是經後鑽孔製程(via-last process)所製造。經所述後鑽孔製程，矽穿透通孔(TSV)即是在製備電晶體和打線之後才形成；易言之，前段製程(FEOL)結構和後段製程(BEOL)結構皆是形成於通孔蝕刻和通孔填充等操作之前。在該些實施例中，邏輯晶粒和記憶體晶粒可以「面對面」的排列為堆疊，而記憶體結構中的記憶體晶粒之間則是以「背對背」的排列為堆疊(方案I)。另一方面，分散於邏輯晶粒上的鍵合墊和分散於記憶體晶粒上的鍵合墊係為鏡像分布。另外，在具有方案I的堆疊排列的實施例中，前揭圖1所示的混合鍵合結構10的第二表面201A是較靠近於控制電路結構200的後段製程結構，並且較遠離於控制電路結構200的前段製程結構。
如圖3所示，由於記憶體晶粒是自一第一晶圓61(後揭示於圖4A)所製造，每一記憶體晶粒包含一第一正面61A及一第一背面61B；而控制電路結構200則是自一第二晶圓62(後揭示於圖4A)所製造，並且具有一第二正面62A及一第二背面62B。第一混合鍵合結構10是夾於控制電路結構200及記憶體晶粒100A之間。另外，每一第二混合鍵合結構20是夾於相鄰的記憶體晶粒之間，例如記憶體晶粒100A、100B之間。在一些實施例中，每一第二混合鍵合結構20包含兩個第一混合鍵合層101，其中，位於這些第一混合鍵合層101當中的鍵合墊係沿著混合鍵合界面1201而為鏡像分布。
可參考圖4A至圖4J以製造如圖3所示之半導體結構。如圖4A所示，在一些實施例中，記憶體結構100(即記憶體晶粒)及控制電路結構200(即邏輯晶粒)於混合鍵合操作前，是分別形成於第一晶圓61及第二晶圓62。每一第一晶圓61及第二晶圓62可包含複數個晶粒區域，而本揭露僅以展示其中一個晶粒區域做為示意。在一些實施例中，每一記憶體結構100之範圍內可包含一第一保留區域631。同樣地，每一控制電路結構200之範圍內可包含一第二保留區域632。第一保留區域631及第二保留區域632是保留給後續操作以在該處形成TSV，因為鍵合墊的位置可與TSV的所在位置相關。如前所述，由於混合鍵合層中的鍵合墊應為鏡像分布，因此在設計每一記憶體結構100(即記憶體晶粒)及控制電路結構200(即邏輯晶粒)的布局時，可預先規劃出前述第一保留區域631及第二保留區域632。
如圖4B所示，一第一TSV 104及一第二TSV 204可分別形成於鄰近第一晶圓61的第一正面61A及第二晶圓62的第二正面62A。在一些實施例中，第一TSV 104及第二TSV204是經通孔蝕刻操作而形成，而通孔的孔洞結構是經電鍍操作而被導電材料所填充。在如圖4B所示的操作階段中，第一TSV 104及第二TSV 204可分別僅有一端暴露於第一晶圓61及第二晶圓62外；然而，在接續的晶圓薄化操作中(如圖4F及圖4I所示)，第一TSV 104及第二TSV 204的兩端都可分別暴露於第一晶圓61及第二晶圓62外。
如圖4C所示，在一些實施例中，於形成第一TSV 104及第二TSV 204後，一第一金屬層105可形成於第一晶圓61的第一正面61A上，以連接第一TSV 104及一頂部金屬106。同樣地，一第二金屬層205可形成於第二晶圓62的第二正面62A上，以連接第二TSV 204及一頂部金屬206。
如圖4D所示，在一些實施例中，第一混合鍵合層101是形成於第一晶圓61的第一正面61A上。同樣地，第二混合鍵合層201是形成於第二晶圓62的第一正面62A上。在一些實施例中，第一混合鍵合層101包含如前揭圖1A所示的第一鍵合墊102。在一些實施例中，第一混合鍵合層101進一步包含位在其一第一混合鍵合部分107的複數個第一導電通孔108。換言之，第一混合鍵合部分107可包含一金屬通孔結構以連接第一鍵合墊102及第一金屬層105。由於第一導電通孔108可設計為具有小臨界尺寸(例如具有小直徑)，從而為了增加產品良率，可藉由形成複數個相對應於第一鍵合墊102的第一導電通孔108而防止因製造操作所引起的連接缺陷。第一TSV 104可經第一金屬層105而耦接於第一導電通孔108的一端，且第一鍵合墊102可與第一導電通孔108的另一端相接觸。同樣地，在一些實施例中，第二混合鍵合層201進一步包含複數個位在其一第二混合鍵合部分207的複數個第二導電通孔208。第二TSV 204可經第二金屬層205而耦接於第二導電通孔208的一端，且第二鍵合墊202可與第二導電通孔208的另一端相接觸。該些實施例中的導電通孔可強化鍵合墊與TSV之間的導電性。
另外，在一些實施例中，第一混合鍵合部分107可進一步包含一第三鍵合墊102’，其電性斷接於記憶體結構100。也就是說，第三鍵合墊102’是一個假性鍵合墊，其僅用於進行混合鍵合而不耦接於第一金屬層105。同樣地，第二混合鍵合部分207可進一步包含一第四鍵合墊202’，其係電性斷接於控制電路結構200。第三鍵合墊102’可用於在接續的混合鍵合操作中，混合鍵合於第四鍵合墊202’。
如圖4E所示，第一晶圓61是經翻轉並透過一混合鍵合操作而堆疊於第二晶圓62上，其中，第一正面61A是面對第二正面62A，從而係執行了兩者之間的「面對面」堆疊。於此堆疊，第一鍵合墊102是與第二鍵合墊202相接觸而混合鍵結並電性連接；而第三鍵合墊102’則是與第四鍵合墊202’相接觸而僅用於混合鍵結。在一些實施例中，第一晶圓61和第二晶圓62是在合適的條件下進行混合鍵合。在一些實施例中，第一TSV 104及第二TSV 204是分別形成於第一保留區域631及第二保留區域632。在混合鍵合操作後，可以觀察到第一TSV 104及第二TSV 204是位於第一鍵合墊102與第二鍵合墊202在堆疊結構中的同一側。
透過上述混合鍵合操作而混合鍵合第一晶圓61及第二晶圓62，第一晶圓61上的第一鍵合層101係與第二晶圓62上的第二鍵合層201相連接，從而獲得一第一鍵合晶圓64。在一些實施例中，第一鍵合晶圓64可接續著被單體化而獲得複數個半導體結構，其中，每一半導體結構包含如前揭圖1A所示的記憶體結構100及控制電路結構200。在一些其他的實施例中，並且將於接下來的圖4F至圖4G所提及的，取決於產品要求和當下工藝技術的程度，還可以有其他相同於第一晶圓61的額外晶圓可以鍵合於第一鍵合晶圓64上，即藉著晶圓對晶圓之封裝基礎而於邏輯晶粒上堆疊額外數量的記憶體晶粒。
如圖4F所示，在一些實施例中，於鍵合第一晶圓61及第二晶圓62後，係自第一背面61B薄化第一晶圓61而暴露出第一TSV 104。薄化操作可透過機械研磨、化學機械研磨、濕蝕刻、乾蝕刻或是它們的組合而實施。在一些實施例中，第一晶圓61的厚度可以被薄化至小於50微米。
如圖4G所示，在一些實施例中，另一第一混合鍵合層(例如圖中所示之一第四混合鍵合層101B)可形成於第一鍵合晶圓64上並且電性連接於暴露的第一TSV 104。除此之外，如圖4H所示，在一些實施例中，另一第一晶圓(例如圖中所示之具有第三混合鍵合層101C的第三晶圓61C)可經混合鍵合操作而堆疊在前揭圖4G所形成之第四混合鍵合層101B上。就第三晶圓61C的部分而言，可在第三晶圓61C上形成第三混合鍵合層101C前，先行於第三晶圓61C相鄰於第一正面61A之處形成一第三TSV 104C。
第三混合鍵合層101C及第四混合鍵合層101B得經混合鍵合操作而相連接，且可因此獲得一第二鍵合晶圓65。第二鍵合晶圓65可被薄化而暴露第三TSV 104C，以供另一輪堆疊操作之用。也就是說，記憶體晶粒之堆疊，實質上就是透過重複地形成與其上具有第一混合鍵合層101之第一晶圓61相似之記憶體晶圓，並且再次形成第一混合鍵合層101，直到共有四或八個晶圓經複數個混合鍵合操作而堆疊。在該些實施例中，與第一晶圓61相似之記憶體晶圓是以相同的方向進行堆疊，換言之，記憶體結構的記憶體晶粒是以「面對背」的排列進行堆疊。
如圖4I所示，在一些實施例中，一頂部第一晶圓61’可省略如前揭圖4F所示之薄化操作，因為其上方已不須再形成第一混合鍵合層。據此，一頂部第一TSV 104’可不暴露於頂部第一晶圓61’的一頂部第一背面61B’，且一頂部記憶體晶粒的厚度係大於位於頂部記憶體晶粒和控制電路結構200之間的至少一記憶體晶粒的厚度。在一些實施例中，於記憶體晶粒透過混合鍵合而堆疊後，係自第二背面62B薄化第二晶圓62而暴露出第二TSV 204。薄化操作可透過機械研磨、化學機械研磨、濕蝕刻、乾蝕刻或是它們的組合而實施。在一些實施例中，第二晶圓62的厚度可以被薄化至小於50微米。
如圖4J所示，於第二晶圓62自第二背面62B薄化後，一底部金屬層209可形成於第二背面62B以電性連接於第二TSV 204。接著，可設置第二導電凸塊連接部401與底部金屬層209相接觸，以電性連接於中介板400。
在設置控制電路結構200及記憶體結構100堆疊於中介板400前，經堆疊的第二晶圓62和第一晶圓61可被單體化而獲得複數個如前揭圖3所示的半導體結構。如圖5A所示，在一些實施例中，對鍵合晶圓(即第一鍵合晶圓64或第二鍵合晶圓65)之單體化操作包含執行一雷射劃片操作。在一些實施例中，一雷射70可被用於切割堆疊晶圓的至少一部分。在一些實施例中，未薄化的晶圓(例如圖4I所示的頂部第一晶圓61’)可被用於作為一塊體基板，而雷射劃片所形成的切割道71可停止於塊體基板當中。在一些實施例中，一機械切割操作可接續雷射劃片操作；舉例而言，如圖5B所示，使用一機械鋸72以切穿頂部第一晶圓61’之塊體基板，從而完全地分離出單一的記憶體堆疊。
在一些實施例中，單體化第一晶圓及第二晶圓之操作可包含執行一電漿蝕刻操作。如圖6A所示，一光阻層73可被設置於晶圓堆疊相反於頂部第一晶圓61’之塊體基板的一側，而一非等向電漿蝕刻可對堆疊結構形成停止於塊體基板的一溝槽。如圖6B所示，接續地，可在電漿蝕刻操作後接著對頂部第一晶圓61’之塊體基板執行一研磨操作，從而完全地分離出單一的記憶體堆疊。然而，此並非作為本實施例的限制。在另一些實施例中，可先對頂部第一晶圓61’之塊體基板執行研磨操作，而後再接著對堆疊的第二晶圓62和第一晶圓61執行電漿蝕刻操作，以分離出單一的記憶體堆疊。
透過應用上述的單體化操作，第一晶圓61、第二晶圓62、位於第一晶圓61和第二晶圓62之間之第一混合鍵合結構10及位於相鄰的第一晶圓61之間的第二混合鍵合結構20，可被完全地分離而獲得包含上述結構之複數個半導體結構。在一些實施例中，如圖7所示，記憶體結構100具有一第一側表面100C’，第一混合鍵合結構10具有一第二側表面10C，及控制電路結構200具有一第三側表面200C；其中，第一側表面100C’、第二側表面10C及第三側表面200C於一剖視角度實質上具有一連續線之特徵。另外，出自於單體化操作的緣故，此連續線可能因為雷射劃片或電漿蝕刻所產生的切割邊緣並非完美的垂直，意即在大多數的案例中可能切割形成錐形溝槽，從而使得連續線包含一斜度。在切割完成後，錐形溝槽即轉變為在記憶體結構100、第一混合鍵合結構10及控制電路結構200等側表面處可觀察到的斜度。
如圖8所示，在一些實施例中，邏輯晶粒(即控制電路結構200)及記憶體晶粒100A、100B、100C、100D可皆為「面對背」之排列(方案II)。在此些實施例中，邏輯晶粒當中用於TSV的保留區域即實質上相同於記憶體晶粒當中用於TSV的保留區域，且如前所提及的，第一TSV 104、第二TSV 204是位於特定的一對鍵合墊的同一側。另外，在具有方案II之堆疊排列的實施例中，在前揭圖1所示的第二表面201A是較靠近於控制電路結構200的前段製程結構，並且較遠離控制電路結構200的後段製程結構。
圖9A及圖9B展示了製備圖8之半導體結構的步驟。如圖9A及圖9B所示，第二晶圓62可在形成第二混合鍵合層201於其上之前，先於第二背面62B被薄化而於暴露第二TSV 204。之後，底部金屬層209可形成於第二正面62A以電性連接於暴露的第二TSV 204。進一步地，在該些實施例中，第二晶圓62是經翻轉以形成第二混合鍵合層201於第二晶圓62的第二背面62B，且第二混合鍵合層201可接著與第一晶圓61的第一正面61A上的第一混合鍵合層101混合鍵合。此處所提及之混合鍵合操作係相同於前述之混合鍵合操作，並展示於前揭圖4E。進一步關於透過混合鍵合堆疊與第一晶圓61相同的數個額外晶圓、形成第二導電凸點連接部401及晶圓的切割操作，則可參考前揭圖4F至圖4J，為簡潔起見而在此省略。
如圖10所示，在一些實施例中，每一記憶體結構及控制電路結構都是透過中段鑽孔製程(via-middle process)所製造；該中段鑽孔製程在部分實施例中也被稱為前鑽孔製程(via-first process)。經中段鑽孔製程，TSV的形成是執行於電晶體形成之後，並且早於後段製程操作；也就是說，通孔蝕刻和通孔填充等操作都是實施於前段製程結構形成之後，但先於後段製程階段的金屬化前。
在該些實施例中，混合鍵合之邏輯晶粒和記憶體晶粒可以如前揭之方案I和方案II之形式進行安排。詳言之，如圖10所示，邏輯晶粒(即控制電路結構200)及記憶體晶粒100A是以「面對面」之排列為堆疊，而記憶體結構中的記憶體晶粒100A、100B、100C、100D則是以「面對背」之排列為堆疊(方案I)。因為控制電路結構200當中的第二TSV 204是經中段鑽孔製程或前鑽孔製程而形成，因此其已電性連接於控制電路結構200當中的一金屬化結構210的一底部。就控制電路結構200已以「面對面」之排列堆疊於記憶體晶粒100A上的情況而言，形成於第二晶圓的第二正面62A上的第二混合鍵合層201’可省略形成第二金屬層205(如前揭圖3所示)；取而代之的，如圖11A及圖11B所示，第二導電通孔208可形成於接近第二晶圓的第二正面62A之處，並且接觸金屬化結構210的頂部金屬206。類似地，形成於第一晶圓的第一正面61A上的第一混合鍵合層101’可省略形成第一金屬層105(如前揭圖3所示)；取而代之的，第一導電通孔108可形成於接近第一晶圓的第二正面61A之處，並且接觸金屬化結構的頂部金屬106。
如圖10所示，與形成於晶圓正面上的第一混合鍵合層101’和第二混合鍵合層201’所相反，形成於第一晶圓的第一背面61B的第一混合鍵合層101和第二晶圓的第二背面62B仍可分別具有第一金屬層105及底部金屬層209串接TSV至相對應的鍵合墊。進一步關於透過混合鍵合堆疊與第一晶圓相同的數個額外晶圓、形成第二導電凸點連接部401及晶圓的切割操作，則可參考前揭圖4F至圖4J，為簡潔起見而在此省略。
如圖12所示，在一些實施例中，邏輯晶粒(即控制電路結構200)及記憶體結構中的記憶體晶粒100A、100B、100C、100D皆是經中段鑽孔製程或前鑽孔製程而形成，並且以「面對背」之排列為堆疊(方案II)。在此些實施例中，由於是「面對背」之排列，如圖13A及圖13B所示，第二混合鍵合層201可形成在第二晶圓62的第二背面62B上，並且其中包含第二金屬層205。此第二混合鍵合層201可用於混合鍵合於形成在第一晶圓61的第一正面61A上的第一混合鍵合層101’，並且此第一混合鍵合層101’不包含第一金屬層105。進一步關於透過混合鍵合堆疊更多第一晶圓、形成第二導電凸點連接部401及底部金屬層209及晶圓的切割操作，則可參考前揭圖4F至圖4J，為簡潔起見而在此省略。
在一些實施例中，邏輯晶粒的TSV結構可透過背面TSV製程而形成。也就是說，如圖14所示，控制電路結構200中的一背面TSV(BTSV)是在控制電路結構200及記憶體晶粒100A是以「面對面」之排列而堆疊後才形成，而記憶體結構中的記憶體晶粒100A、100B、100C、100D則是以「面對背」之排列而堆疊(方案I)。參考如圖15A、圖15B及圖15C所示之結構變化，在一些實施例中，在控制電路結構200及記憶體晶粒100A、100B、100C、100D經混合鍵合操作而堆疊後(如圖15A)，第二晶圓62即接著自其第二背面62B被薄化(如圖15B)。在一些實施例中，第二晶圓62經薄化而使得其在第二晶圓62的後段製程結構中的第一金屬層2102(例如圖示中底部的金屬層)與第二晶圓的第二背面62B之間的厚度小於約10微米。接續地，一通孔蝕刻和一通孔填充操作實施於第二晶圓62的第二背面62B以形成BTSV 211，其係電性連接於金屬化結構210。進一步關於透過混合鍵合堆疊第一晶圓之細節、形成第二導電凸點連接部401及底部金屬層209及晶圓的切割操作，則可參考前揭圖4F至圖4J，為簡潔起見而在此省略。
如圖10、圖12及圖14所示，在一些實施例中，第二TSV 204實質上係為半穿透通孔，其一端係與後端製程結構相接觸，例如後段製程金屬線。
簡言之，基於上述提及之諸多實施例，形成記憶體堆疊的製程效率可以被顯著地提高，且肇因於微凸塊操作所產生的堆疊缺陷的風險也大幅地降低。除此之外，相較於現有工藝，本揭露使用大量的鍵合墊以連接記憶體結構和控制電路結構，以及使用大量的鍵合墊連接記憶體結構，也可以增加現有記憶體系統的記憶體存取頻寬。
在一個例示性態樣中，本揭露提供一種半導體結構。該半導體結構包含：一第一混合鍵合結構、一記憶體結構及一控制電路結構。該第一混合鍵合結構具有一第一表面和一第二表面。該記憶體結構係接觸該第一表面。該控制電路結構係用於控制該記憶體結構，該控制電路結構係接觸該第二表面。
在另一個例示性態樣中，本揭露提供一種系統級封裝結構。該系統級封裝結構包含一第一半導體結構、一第二半導體結構及一基板。該第一半導體結構具有一第一臨界尺寸。該第二半導體結構係與該第一半導體結構相堆疊。該第二半導體結構具有一第二臨界尺寸且經一混合鍵合界面而與該第一半導體結構相接觸。該基板係經一第一導電凸塊而電性連接於該第一半導體結構及該第二半導體結構。該第一臨界尺寸係不同於該第二臨界尺寸。
在再一個例示性態樣中，本揭露提供一種製造複數個半導體結構的方法。其包含以下步驟：一第一混合鍵合層形成於具有多個第一記憶體結構的一第一晶圓上；一第二混合鍵合層形成於具有多個控制電路結構的一第二晶圓上；該第一晶圓及該第二晶圓經由一第一混合鍵合步驟而鍵合，以連接該第一混合鍵合層及該第二混合鍵合層，因此取得一第一鍵合晶圓；及至少該第一晶圓、該第二晶圓、該第一混合鍵合層及該第二混合鍵合層被單體化而取得複數個半導體結構。
前述內容概述數項實施例之結構，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易地使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行本文中介紹之實施例之相同目的及/或達成相同優點。熟習此項技術者亦應瞭解，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中作出各種改變、置換及更改。
10:第一混合鍵合結構 10C:第二側表面 20:第二混合鍵合結構 61:第一晶圓 61’:頂部第一晶圓 61A:第一正面 61B:第一背面 61B’:頂部第一背面 62:第二晶圓 62A:第二正面 62B:第二背面 64:第一鍵合晶圓 65:第二鍵合晶圓 70:雷射 71:切割道 72:機械鋸 73:光阻層 80:半導體結構 81:正面 82:背面 83:半導體基板 84:前段製程結構 85:後段製程結構 100:記憶體結構 100’:第一半導體結構 100A:記憶體晶粒 100B:記憶體晶粒 100C:記憶體晶粒 100C’:第一側表面 100D:記憶體晶粒 101:第一混合鍵合層 101’:第一混合鍵合層 101A:第一表面 101B:第四混合鍵合層 101C:第三混合鍵合層 102:第一鍵合墊 102’:第三鍵合墊 103:第一氧化物部分 104:第一TSV 104’:頂部第一TSV 104C:第三TSV 105:第一金屬層 106:頂部金屬 107:第一混合鍵合部分 108:第一導電通孔 200:控制電路結構 200’:第二半導體結構 200C:第三側表面 201:第二混合鍵合層 201’:第二混合鍵合層 201A:第二表面 202:第二鍵合墊 202’:第四鍵合墊 203:第二氧化物部分 204:第二TSV 205:第二金屬層 206:頂部金屬 207:第二混合鍵合部分 208:第二導電通孔 209:底部金屬層 210:金屬化結構 2102:第一金屬層 211:BTSV 300:第三半導體結構 400:中介板 401:第二導電凸塊連接部 500:基板 501:第一導電凸塊連接部 631:第一保留區域 632:第二保留區域 1201:混合鍵合界面
當結合附圖閱讀時，從以下詳細描述最佳理解本揭露之態樣。應注意，根據產業中之標準實踐，各種結構未按比例繪製。事實上，為了清楚論述可任意增大或減小各種結構之尺寸。
圖1A說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖1B說明半導體結構或半導體晶圓的正面及背面之定義。
圖2說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖3說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖4A至圖4J說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
圖5A至圖5B說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
圖6A至圖6B說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
圖7說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖8說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖9A至圖9B說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
圖10說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖11A至圖11B說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
圖12說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖13A至圖13B說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
圖14說明根據本揭露之半導體結構之一些實施例之剖視圖。
圖15A至圖15C說明根據本揭露之形成半導體結構之一些實施例之剖視圖。
10:第一混合鍵合結構
20:第二混合鍵合結構
100’:第一半導體結構
100A:記憶體晶粒
100B:記憶體晶粒
100C:記憶體晶粒
100D:記憶體晶粒
102:第一鍵合墊
103:第一氧化物部分
200’:第二半導體結構
300:第三半導體結構
400:中介板
401:第二導電凸塊連接部
500:基板
501:第一導電凸塊連接部
1201:混合鍵合界面

Claims (20)

  1. 一種半導體結構，其包含：一第一混合鍵合結構，其具有一第一表面和一第二表面；一記憶體結構，其接觸該第一表面，該記憶體結構具有一第一臨界尺寸，該第一臨界尺寸係該記憶體結構的最小線寬；及一控制電路結構，其用於控制該記憶體結構，並接觸該第二表面，該控制電路結構具有一第二臨界尺寸，該第二臨界尺寸係該控制電路結構的最小線寬；其中，該第一臨界尺寸係不同於該第二臨界尺寸，且該記憶體結構包含一第一穿透通孔，其與該第一混合鍵合結構的該第一表面接觸之一端，係與該記憶體結構的一金屬化結構的一頂部金屬齊平。
  2. 如請求項1所述的半導體結構，其中該第二表面係較靠近於該控制電路結構之一後段製程結構，並較遠離該控制結構之一前段製程結構。
  3. 如請求項1所述的半導體結構，其中該第二表面係較靠近於該控制電路結構之一前段製程結構，並較遠離該控制結構之一後段製程結構。
  4. 如請求項1所述的半導體結構，其中該記憶體結構包含垂直堆疊之複數個記憶體晶粒，且至少二記憶體晶粒係經一第二混合鍵合結構而混合鍵合。
  5. 如請求項4所述的半導體結構，其中該等記憶體晶粒之一頂部記憶體晶粒之厚度，係大於設置於該頂部記憶體晶粒及該控制電路結構之間之該等記憶體晶粒其中之一者之厚度。
  6. 如請求項1所述的半導體結構，其中該記憶體結構及該控制電路結構係經該第一混合鍵合結構而垂直鍵合，該記憶體結構具有一第一側表面，該第一混合鍵合結構具有一第二側表面，且該控制電路結構具有一第三側表面，且該第一側表面、該第二側表面及該第三側表面係實質上於一剖視視角度形成一連續線。
  7. 如請求項6所述的半導體結構，其中該控制電路結構進一步包含一第二穿透通孔，且該第一混合鍵合結構包含：一第一混合鍵合部分，其具有複數個第一導電通孔及一第一鍵合墊，其中該第一穿透通孔係耦接於該等第一導電通孔的複數個第一端，且該第一鍵合墊係接觸於該等第一導電通孔的複數個第二端；及一第二混合鍵合部分，其具有多個第二導電通孔及一第二鍵合墊，其中該第二鍵合墊係接觸於該第一鍵合墊，該第二穿透通孔係耦接於該等第二導電通孔的複數個第一端，且該第二鍵合墊係接觸於該等第二導電通孔的複數個第二端。
  8. 如請求項7所述的半導體結構，其中該第一混合鍵合部分進一步包含一第三鍵合墊，且該第二混合鍵合部分進一步包含一第四鍵合墊接觸於該 第三鍵合墊，其中，該第三鍵合墊及該第四鍵合墊係電性斷接於該記憶體結構以及該控制電路結構。
  9. 如請求項7所述的半導體結構，其中該第二穿透通孔係一半穿透通孔，其一端接觸於一後段製程金屬線。
  10. 一種系統級封裝結構，其包含：一第一半導體結構，其具有一第一臨界尺寸，該第一臨界尺寸係該第一半導體結構的最小線寬；一第二半導體結構，其與該第一半導體結構相堆疊，其具有一第二臨界尺寸且經一混合鍵合界面而與該第一半導體結構相接觸，該第二臨界尺寸係該第二半導體結構的最小線寬；及一基板，其經一第一導電凸塊而電性連接於該第一半導體結構及該第二半導體結構；其中，該第一臨界尺寸係不同於該第二臨界尺寸，且該第一半導體結構、該第二半導體結構分別為一記憶體結構與一控制電路結構，且該第一導電凸塊係與該第二半導體結構相接觸。
  11. 如請求項10所述的系統級封裝結構，進一步包含：一第三半導體結構，其一第二導電凸塊而電性連接於該第一半導體結構及該第二半導體結構，其中該第三半導體結構具有一第三臨界尺寸小於該第一臨界尺寸，該第三臨界尺寸係該第三半導體結構的最小線寬；及 一中介板，其支撐該第一半導體結構、該第二半導體結構及該第三半導體結構，並與該基板相連接。
  12. 如請求項10所述的系統級封裝結構，進一步包含一第一鍵合墊位於該混合鍵合界面，其於該混合鍵合界面與一第二鍵合墊相接觸，其中該第一鍵合墊係電性連接於該第一半導體結構的一第一矽穿透通孔，及該第二鍵合墊係電性連接於該第二半導體結構的一第二矽穿透通孔。
  13. 如請求項10所述的系統級封裝結構，其中該第一臨界尺寸係小於該第二臨界尺寸。
  14. 一種製造複數個半導體結構的方法，該方法包含：形成一第一混合鍵合層於具有複數個第一DRAM記憶體結構的一第一晶圓上，該等第一DRAM記憶體結構具有一第一臨界尺寸，該第一臨界尺寸係該等第一DRAM記憶體結構的最小線寬；形成一第二混合鍵合層於具有複數個DRAM控制電路結構的一第二晶圓上，該等DRAM控制電路結構具有一第二臨界尺寸，該第二臨界尺寸係該等DRAM控制電路結構的最小線寬，且該第二晶圓的該等DRAM控制電路結構係用以控制該第一晶圓的該等第一DRAM記憶體結構；經由一第一混合鍵合步驟而鍵合該第一晶圓及該第二晶圓，以連接該第一混合鍵合層及該第二混合鍵合層，因此取得一第一鍵合晶圓；及 至少將該第一晶圓、該第二晶圓、該第一混合鍵合層及該第二混合鍵合層單體化而取得複數個半導體結構；其中，該第一臨界尺寸係不同於該第二臨界尺寸。
  15. 如請求項14所述的方法，進一步包含：形成一第三混合鍵合層於具有多個第二DRAM記憶體結構的一第三晶圓；形成一第四混合鍵合層於該第一鍵合晶圓上；及經由一第二混合鍵合步驟而鍵合該第三晶圓及該第一鍵合晶圓，以連接該第三混合鍵合層及該第四混合鍵合層，因此取得一第二鍵合晶圓。
  16. 如請求項15所述的方法，進一步包含：於形成該第一混合鍵合層於該第一晶圓上之前，形成一第一通孔相鄰於該第一晶圓的一正面，其中該第一混合鍵合層是形成於該第一晶圓的該正面；於形成該第二混合鍵合層於該第二晶圓上之前，形成一第二通孔相鄰於該第二晶圓的一正面，其中該第二混合鍵合層是形成於該第二晶圓的該正面；於鍵合該第一晶圓及該第二晶圓之後且形成該第四混合鍵合層於該第一鍵合晶圓上之前，自該第一晶圓的一背面薄化該第一晶圓以暴露該第一通孔；於形成該第三混合鍵合層於該第三晶圓上之前，形成一第三通孔 相鄰於該第三晶圓的一正面；及自該第二晶圓的一背面薄化該第二晶圓以暴露該第二通孔。
  17. 如請求項15所述的方法，進一步包含：於形成該第一混合鍵合層於該第一晶圓上之前，形成一第一通孔相鄰於該第一晶圓的一正面；於形成該第三混合鍵合層於該第三晶圓上之前，形成一第二通孔相鄰於該第三晶圓的一正面；於鍵合該第一晶圓及該第二晶圓之後且鍵合該第三晶圓及該第一鍵合晶圓之前，自該第一晶圓的一背面薄化該第一晶圓以暴露該第一通孔；於鍵合該第三晶圓及該第一鍵合晶圓之後，自該第二晶圓的一背面薄化該第一鍵合晶圓以形成一經薄化第二晶圓；及於該經薄化第二晶圓形成一第三通孔。
  18. 如請求項15所述的方法，進一步包含：於形成該第一混合鍵合層於該第一晶圓上之前，形成一第一通孔相鄰於該第一晶圓的一正面，其中該第一混合鍵合層是形成於該第一晶圓的該正面；形成一第二通孔相鄰於該第二晶圓的一正面；於形成該第二混合鍵合層於該第二晶圓上之前，自該第二晶圓的一背面薄化該第二晶圓以暴露該第二通孔，其中該第二混合鍵合層是形成於該第二晶圓的該背面；及 於形成該第三混合鍵合層於該第三晶圓上之前，形成一第三通孔相鄰於該第三晶圓的一正面。
  19. 如請求項14所述的方法，其中至少單體化該第一晶圓、該第二晶圓之步驟包含：執行一雷射劃片操作；及執行一機械切割操作接續該雷射劃片操作。
  20. 如請求項14所述的方法，其中至少單體化該第一晶圓、該第二晶圓之步驟包含：執行一電漿蝕刻操作；及執行一研磨操作。
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