TW202119601A - 堆疊立體異質記憶體元件及其形成方法 - Google Patents

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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract

公開了立體（3D）記憶體元件及其製造方法的實施例。3D記憶體元件包括：NAND儲存單元和包括第一鍵合接觸點的第一鍵合層。3D記憶體元件還包括第二半導體結構，包括： DRAM單元和包括第二鍵合接觸點的第二鍵合層。3D記憶體元件還包括第三半導體結構，所述第三半導體結構包括： SRAM單元、包括第三鍵合接觸點的第三鍵合層、和包括第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於靜態隨機存取記憶體（SRAM）單元的兩側。半導體元件還包括在第一鍵合層和第三鍵合層之間的第一鍵合介面，以及在第二鍵合層和第四鍵合層之間的第二鍵合介面。

Description

堆疊立體異質記憶體元件及其形成方法
本發明內容的實施例涉及立體（3D）記憶體元件及其製造方法。
透過改進製程技術、電路設計、程式設計演算法和製造製程，將平面儲存單元縮小到了更小的尺寸。但是，隨著儲存單元的特徵尺寸接近下限，平面製程和製造技術變得更加困難和昂貴。作為結果，針對平面儲存單元的儲存密度接近上限。
立體（3D）儲存架構能夠解決平面儲存單元中的密度限制。立體（3D）儲存架構包括儲存陣列，以及用於控制存取（包含儲存或讀取）儲存陣列的信號的週邊元件。
本文公開了立體（3D）記憶體元件及其製造方法的實施例。
根據本發明內容的一個方面，一種立體（3D）記憶體元件包括第一半導體結構，所述第一半導體結構包括：NAND儲存單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。立體（3D）記憶體元件還包括第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。立體（3D）記憶體元件還包括第三半導體結構，所述第三半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列、包括多個第三鍵合接觸點的第三鍵合層、和包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於靜態隨機存取記憶體（SRAM）單元的陣列的兩側。立體（3D）記憶體元件還包括位於第一鍵合層和第三鍵合層之間的第一鍵合介面。第一鍵合接觸點在第一鍵合介面處與第三鍵合接觸點相接觸。立體（3D）記憶體元件還包括位於第二鍵合層和第四鍵合層之間的第二鍵合介面。第二鍵合接觸點在第二鍵合介面處與第四鍵合接觸點相接觸。
在本發明的其中一些實施例中，第二半導體結構包括：基底、位於基底之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上的第二鍵合層。
在本發明的其中一些實施例中，第三半導體結構包括：位於第二鍵合層之上的第四鍵合層、位於第四鍵合層之上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上的第三鍵合層。
在本發明的其中一些實施例中，第一半導體結構包括：位於第三鍵合層之上的第一鍵合層、位於第一鍵合層之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上並且與NAND儲存單元的陣列相接觸的半導體層。在本發明的其中一些實施例中，NAND儲存單元的陣列包括立體（3D） NAND儲存串或平面（2D） NAND儲存單元中的至少一項。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。在本發明的其中一些實施例中，半導體層包括單晶矽。在本發明的其中一些實施例中，半導體層包括多晶矽。
在本發明的其中一些實施例中，第一半導體結構包括：基底、位於基底之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上的第一鍵合層。在本發明的其中一些實施例中，NAND儲存單元的陣列包括立體（3D） NAND儲存串或平面（2D） NAND儲存單元中的至少一項。
在本發明的其中一些實施例中，第三半導體結構包括：位於第一鍵合層之上的第三鍵合層、位於第三鍵合層之上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上的第四鍵合層。
在本發明的其中一些實施例中，第二半導體結構包括：位於第四鍵合層之上的第二鍵合層、位於第二鍵合層之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上並且與動態隨機存取記憶體（DRAM）單元的陣列相接觸的半導體層。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。在本發明的其中一些實施例中，半導體層包括單晶矽。
在本發明的其中一些實施例中，第一半導體結構、第二半導體結構和第三半導體結構中的至少一個半導體結構還包括週邊電路。
在本發明的其中一些實施例中，第一半導體結構包括垂直位於第一鍵合層和NAND儲存單元的陣列之間的第一互連層，以及第二半導體結構包括垂直位於第二鍵合層和動態隨機存取記憶體（DRAM）單元的陣列之間的第二互連層。
在本發明的其中一些實施例中，靜態隨機存取記憶體（SRAM）單元的陣列透過第一互連層以及第一鍵合接觸點和第三鍵合接觸點電性連接至NAND儲存單元的陣列，以及靜態隨機存取記憶體（SRAM）單元的陣列透過第二互連層以及第二鍵合接觸點和第四鍵合接觸點電性連接至動態隨機存取記憶體（DRAM）單元的陣列。在本發明的其中一些實施例中，NAND儲存單元的陣列透過第一互連層和第二互連層以及第一鍵合接觸點、第二鍵合接觸點、第三鍵合接觸點和第四鍵合接觸點電性連接至動態隨機存取記憶體（DRAM）單元的陣列。
在本發明的其中一些實施例中，立體（3D）記憶體元件不包括處理器。
根據本發明內容的另一方面，一種立體（3D）記憶體元件包括第一半導體結構，所述第一半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。立體（3D）記憶體元件還包括第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。立體（3D）記憶體元件還包括第三半導體結構，所述第三半導體結構包括：NAND儲存單元的陣列、包括多個第三鍵合接觸點的第三鍵合層、和包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於NAND儲存單元的陣列的兩側。立體（3D）記憶體元件還包括位於第一鍵合層和第三鍵合層之間的第一鍵合介面。第一鍵合接觸點在第一鍵合介面處與第三鍵合接觸點相接觸。立體（3D）記憶體元件還包括位於第二鍵合層和第四鍵合層之間的第二鍵合介面。第二鍵合接觸點在第二鍵合介面處與第四鍵合接觸點相接觸。
在本發明的其中一些實施例中，第二半導體結構包括：基底、位於基底之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上的第二鍵合層。
在本發明的其中一些實施例中，第三半導體結構包括：位於第二鍵合層之上的第四鍵合層、位於第四鍵合層之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上的第三鍵合層。
在本發明的其中一些實施例中，第一半導體結構包括：位於第三鍵合層之上的第一鍵合層、位於第一鍵合層之上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上並且與靜態隨機存取記憶體（SRAM）單元的陣列相接觸的半導體層。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，第一半導體結構包括：基底、位於基底上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上的第一鍵合層。
在本發明的其中一些實施例中，第三半導體結構包括：位於第一鍵合層之上的第三鍵合層、位於第三鍵合層之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上的第四鍵合層。
在本發明的其中一些實施例中，第二半導體結構包括：位於第四鍵合層之上的第二鍵合層、位於第二鍵合層之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上並且與動態隨機存取記憶體（DRAM）單元的陣列相接觸的半導體層。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，第一半導體結構、第二半導體結構和第三半導體結構中的至少一個半導體結構還包括週邊電路。
在本發明的其中一些實施例中，立體（3D）記憶體元件不包括處理器。
根據本發明內容的另一方面，公開了一種用於形成立體（3D）記憶體元件的方法。形成第一半導體結構，所述第一半導體結構包括：NAND儲存單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。形成第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。形成第三半導體結構，所述第三半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第三鍵合接觸點的第三鍵合層。將第三半導體結構按照面對面的方式與第一半導體結構和第二半導體結構中的一個鍵合，以形成具有第一鍵合介面的已經被鍵合的結構，其中第一鍵合介面的位於第三鍵合層與以下鍵合層中的一個鍵合層之間的：第一鍵合層和第二鍵合層。在第三半導體結構中形成包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於靜態隨機存取記憶體（SRAM）單元的陣列的兩側。將已經被鍵合的結構按照面對面的方式與第一半導體結構和第二半導體結構中的另一個鍵合，以形成第二鍵合介面，其中第二鍵合介面位於第四鍵合層與以下鍵合層中的另一個鍵合層之間：第一鍵合層和第二鍵合層。
在本發明的其中一些實施例中，為了形成第一半導體結構，在第一基底之上形成NAND儲存單元的陣列，在NAND儲存單元的陣列之上形成第一互連層，以及在第一互連層之上形成第一鍵合層。在本發明的其中一些實施例中，為了形成第一半導體結構，在第一基底上形成週邊電路。
在本發明的其中一些實施例中，為了形成第二半導體結構，在第二基底之上形成動態隨機存取記憶體（DRAM）單元的陣列，在動態隨機存取記憶體（DRAM）單元的陣列之上形成第二互連層，以及在第二互連層之上形成第二鍵合層。在本發明的其中一些實施例中，為了形成第二半導體結構，在第二基底上形成週邊電路。
在本發明的其中一些實施例中，為了形成第三半導體結構，在第三基底上形成靜態隨機存取記憶體（SRAM）單元的陣列，在靜態隨機存取記憶體（SRAM）單元的陣列之上形成第三互連層，以及在第三互連層之上形成第三鍵合層。
在本發明的其中一些實施例中，在將第三半導體結構與第一半導體結構和第二半導體結構中的一個鍵合之後，將第三基底減薄，將垂直地延伸穿過減薄的第三基底的接觸形成為與第三互連層相接觸；以及形成在減薄的第三基底上並且與接觸相接觸的第四鍵合層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之上。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第一基底減薄，以形成半導體層，以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之下。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第二基底減薄，以形成半導體層；以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，鍵合包括混合鍵合。
根據本發明內容的另一方面，公開了一種用於形成立體（3D）記憶體元件的方法。形成第一半導體結構，所述第一半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。形成第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。形成第三半導體結構，所述第三半導體結構包括：NAND儲存單元的陣列和包括多個第三鍵合接觸點的第三鍵合層。將第三半導體結構按照面對面的方式與第一半導體結構和第二半導體結構中的一個鍵合，以形成具有第一鍵合介面的已經被鍵合的結構，其中第一鍵合介面位於第三鍵合層與以下鍵合層中的一個鍵合層之間：第一鍵合層和第二鍵合層。在第三半導體結構中形成包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於NAND儲存單元的陣列的兩側。將已經被鍵合的結構，按照面對面的方式與第一半導體結構和第二半導體結構中的另一個鍵合，以形成第二鍵合介面，其中第二鍵合介面位於第四鍵合層與以下鍵合層中的另一個鍵合層之間：第一鍵合層和第二鍵合層。
在本發明的其中一些實施例中，為了形成第一半導體結構，在第一基底上形成靜態隨機存取記憶體（SRAM）單元的陣列，在靜態隨機存取記憶體（SRAM）單元的陣列之上形成第一互連層，以及在第一互連層之上形成第一鍵合層。
在本發明的其中一些實施例中，為了形成第二半導體結構，在第二基底之上形成動態隨機存取記憶體（DRAM）單元的陣列，在動態隨機存取記憶體（DRAM）單元的陣列之上形成第二互連層，以及在第二互連層之上形成第二鍵合層。
在本發明的其中一些實施例中，為了形成第三半導體結構，在第三基底之上形成NAND儲存單元的陣列，在NAND儲存單元的陣列之上形成第三互連層，以及在第三互連層之上形成第三鍵合層。
在本發明的其中一些實施例中，在將第三半導體結構與第一半導體結構和第二半導體結構中的一個鍵合之後，將第三基底減薄，將垂直地延伸穿過減薄的第三基底的接觸形成為與第三互連層相接觸，以及形成在減薄的第三基底上並且與接觸相接觸的第四鍵合層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之上。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第一基底減薄，以形成半導體層，以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之下。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第二基底減薄，以形成半導體層，以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，鍵合包括混合鍵合。
儘管討論了具體配置和佈置，但是應當理解該討論只是為了說明性目的。本領域技術人員將認識到可以使用其他配置和佈置而不脫離本發明的精神和範圍。對本領域技術人員顯而易見的是：也可以將本發明內容用到各種其他應用當中。
應當指出，在說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等引用可以指示：所描述的實施例可以包括特定的特徵、結構或特性，但未必各個實施例都包括該特定特徵、結構或特性。此外，這樣的短語未必是指相同實施例。此外，在結合實施例描述特定特徵、結構或特性時，結合明確或未明確描述的其他實施例實現這樣的特徵、結構或特性位於本領域技術人員的知識範圍之內。
一般而言，可以至少部分地由上下文的使用來理解術語。例如，至少部分地取決於上下文，本文中採用的詞語“一個或多個”可以用於從單數的意義上描述任何特徵、結構或特點，或者可以用於從複數的意義上描述特徵、結構或特點的組合。類似地，還可以將詞語“一（a）”、“一個（an）”或“該（the）”理解為傳達單數用法或者傳達複數用法，其至少部分地取決於上下文。此外，可以將術語“基於”理解為不一定意在傳達排他的一組因素，並且相反可以允許存在額外的未必明確描述的因素，再一次，這是至少部分地取決於上下文的。
應當容易地理解，應當按照最寬的方式解釋本發明內容中的“在……上”、“在……以上”和“在……之上”，使得“在……上”不僅意味著直接位於某物上，還包含在某物上並且其間具有中間特徵或層的含義，並且“在……以上”或者“在……之上”不僅包含在某物以上或之上的含義，而且還包含在某物以上或之上並且其間沒有中間特徵或層的含義（即，直接位於某物上）。
此外，文中為了便於說明可以採用空間相對術語，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一個元件或特徵與其他元件或特徵的如圖所示的關係。空間相對術語意在包含除了附圖所示的取向之外的位於使用或操作步驟中的元件的不同取向。裝置可以具有其他取向（旋轉90度或者位於其他取向上），並且相似地可以相應解釋文中採用的空間相對描述詞。
文中使用的，術語“基底”是指在上面添加後續材料層的材料。能夠對基底本身圖案化。添加到基底上面的材料可以被圖案化，或者可以保持不被圖案化。此外，基底可以包括很寬範圍內的半導體材料，例如，矽、鍺、砷化鎵、磷化銦等。替代地，基底可以由非導電材料（例如，玻璃、塑膠或者藍寶石晶圓）形成。
如文中使用的，術語“層”可以指包括具有一定厚度的區域的材料部分。層可以在整個的下層結構或上覆結構之上延伸，或者可以具有比下層結構或上覆結構的範圍小的範圍。此外，層可以是均勻或者非均勻的連續結構的、具有小於該連續結構的厚度的區域。例如，層可以位於連續結構的頂表面和底表面之間的任何水平面的對之間，或者位於頂表面和底表面處。層可以水平延伸、垂直延伸和/或沿錐形表面延伸。基底可以是層，可以在其中包含一個或多個層，和/或可以具有位於其上、其以上和/或其以下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導體和接觸層（在其中形成互連線和/或通孔接觸）以及一個或多個介電層。
如文中所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的元件或製程操作步驟的特徵或參數的預期或目標值連同高於和/或低於預期值的某一值範圍。值範圍可能歸因於製造製程或容限的略微變化。如文中所使用的，術語“大約”指示：給定量的值，其能夠基於與物件半導體元件相關聯的特定技術節點發生變動。基於特定技術節點，術語“大約”可以指示給定量的值，其在例如該值的10~30%（例如，該值的±10%、±20%或者30%）內發生變動。
如本文使用的，術語“立體（3D）NAND儲存串”是指在橫向基底上串聯連接的垂直取向的儲存單元電晶體的串，使得儲存單元電晶體的串相對於基底在垂直方向上延伸。如文中使用的，術語“垂直/垂直地”是指在標稱上垂直於基底的橫向表面。
常規記憶體元件通常是同質（homogeneous）的，即，具有相同類型的記憶體。例如，主記憶體是NAND記憶體或動態隨機存取記憶體（DRAM）之一。甚至對於多晶片封裝（MCP）中的記憶體元件，都在相同的封裝中包含相同類型的記憶體裸晶（die），例如，NAND裸晶（die）或動態隨機存取記憶體（DRAM）裸晶（die）。然而，當需要不同類型的記憶體時，將需要焊接到印刷電路板（PCB）上並且透過印刷電路板上的長距離金屬線/導線電性連接的（位於分別的封裝中的）多個儲存晶片，進而導致進一步的電阻-電容（RC）延遲以及增大的印刷電路板面積。
另一方面，對記憶體元件的立體（3D）積體是在封裝級別上實現的，例如，透過將分別地製造的晶片堆疊在多晶片封裝內，或者是在儲存單元級別上實現。單片式立體（3D）方案提供了更高的層間連接密度，允許在儲存單元級別上（例如，電晶體）以更加緊密的單元密度來構建立體（3D）記憶體元件。一般而言，單片式立體（3D）記憶體元件需要在基底以上，依照順序地製造和互連的兩級或更多級的儲存單元。然而，由於儲存單元是逐堆疊體地形成的，所以單片式立體（3D）記憶體元件具有較高的製造成本，連同較長的週期時間。與即將產生的層和/或堆疊體的相互作用影響，尤其是熱預算影響和限制，可能導入不希望產生的效果，例如不均勻性、不合格的輪廓、缺陷、應力等。此外，在系統級上，資料傳輸和處理速率較慢，尤其是由於長距離層間電性連接和不合格的互連。
根據本發明內容的各種實施例，提供了具有已經被鍵合到一起的異質記憶體（例如，靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（DRAM）和NAND記憶體）的堆疊立體（3D）記憶體元件，以與單片式立體（3D）記憶體元件相比，實現以下各項優點：利用更短的週期時間、和更高的產率、更低的製造成本、更短的層間電性連接的距離、以及具有更小的裸晶（die）尺寸和成本、更好的陣列效率。異質儲存架構能夠利用非揮發性記憶體和揮發性記憶體兩者的優點，例如，NAND記憶體的大儲存容量、以及靜態隨機存取記憶體（SRAM）和動態隨機存取記憶體（DRAM）的快存取速度，由此拓寬電路設計的製程尺寸。
在本發明的其中一些實施例中，本文公開的半導體元件可以包括異質記憶體，例如具有NAND記憶體（例如，作為非揮發性記憶體）的第一半導體結構、具有動態隨機存取記憶體（DRAM）（例如，作為揮發性記憶體）的第二半導體結構以及具有靜態隨機存取記憶體（SRAM）（例如，作為片上快取記憶體器）的第三半導體結構，利用大量的透過兩個鍵合介面的短距離垂直金屬互連，而不是週邊分佈的長距離金屬佈線，或者甚至是常規透過矽片通孔（TSV），來將一個半導體結構鍵合（例如，使用混合鍵合）在另一個半導體結構上。因此，由於來自靜態隨機存取記憶體（SRAM）晶圓、NAND記憶體晶圓和動態隨機存取記憶體（DRAM）晶圓的製造製程的造成的更少的相互作用影響，可以實現具有更高的產率、更短的製造週期時間，以及良好的混合鍵合產率。在靜態隨機存取記憶體（SRAM）、NAND記憶體和動態隨機存取記憶體（DRAM）之間的更短連接距離（例如從毫米或厘米級達到了微米級）能夠利用更快的資料傳遞速率來改善記憶體性能。
圖1繪示出了根據一些實施例的具有異質記憶體的示例性立體（3D）記憶體元件100的截面的示意圖。立體（3D）記憶體元件100表示已經被鍵合的半導體元件的示例。立體（3D）記憶體元件100的元件（例如，靜態隨機存取記憶體（SRAM）、NAND記憶體和動態隨機存取記憶體（DRAM））可以分別形成在不同基底上，並且然後連接到一起，以形成已經被鍵合的晶片，在該已經被鍵合的晶片中，三種不同類型的記憶體一個堆疊在另一個上。
立體（3D）記憶體元件100還可以包括含有動態隨機存取記憶體（DRAM）單元的陣列的第一半導體結構102。也就是說，第一半導體結構102可以是動態隨機存取記憶體（DRAM）記憶體元件。動態隨機存取記憶體（DRAM）要求對儲存單元的週期性刷新。在本發明的其中一些實施例中，各個動態隨機存取記憶體（DRAM）單元，包括用於將資料位元作為正電荷或負電荷來儲存的電容器，以及用於控制對所述資料位元的存取的一個或多個電晶體。在一個示例中，各個動態隨機存取記憶體（DRAM）單元是一個電晶體、一個電容器（1T1C）的單元。
立體（3D）記憶體元件100還可以包括含有靜態隨機存取記憶體（SRAM）單元的陣列的第二半導體結構104。在本發明的其中一些實施例中，第二半導體結構104中的靜態隨機存取記憶體（SRAM）單元陣列使用互補金屬氧化物半導體（CMOS）技術。可以利用改進的邏輯製程（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3 奈米、2 奈米等的技術節點）來實現靜態隨機存取記憶體（SRAM）單元，以實現高速度。在本發明的其中一些實施例中，各個靜態隨機存取記憶體（SRAM）單元包括用於將資料位元作為正電荷或負電荷來儲存的多個電晶體，以及用於控制對所述資料位元的存取的一個或多個電晶體。在一個示例中，各個靜態隨機存取記憶體（SRAM）單元具有六個電晶體（例如，金屬氧化物半導體場效應電晶體（MOSFET）），例如，四個電晶體用於儲存資料位元，以及兩個電晶體用於控制對所述資料的存取。靜態隨機存取記憶體（SRAM）可以被用作一個或多個快取記憶體器（例如，指令快取記憶體器或資料快取記憶體器）和/或資料緩衝器。
在本發明的其中一些實施例中，立體（3D）記憶體元件100的第二半導體結構104還包括第一半導體結構102中的動態隨機存取記憶體（DRAM）的週邊電路的全部或部分。週邊電路（又稱為控制和感測電路）可以包括用於促進動態隨機存取記憶體（DRAM）的操作步驟的任何適當的數位、類比和/或混合信號電路。例如，週邊電路可以包括以下各項中的一項或多項：輸入/輸出緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器或者電路的任何主動或被動元件（例如，電晶體、二極體、電阻器或電容器）。在本發明的其中一些實施例中，立體（3D）記憶體元件100的第二半導體結構104還包括第三半導體結構106中的NAND記憶體的週邊電路的全部或部分。週邊電路（又稱為控制和感測電路）可以包括用於促進NAND記憶體的操作步驟的任何適當的數位、類比和/或混合信號電路。例如，週邊電路可以包括以下各項中的一項或多項：頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者電路的任何主動或被動元件（例如，電晶體、二極體、電阻器或電容器）。靜態隨機存取記憶體（SRAM）的記憶體控制器可以被作為週邊電路的部分來嵌入。
立體（3D）記憶體元件100還可以包括含有NAND儲存單元的陣列的第三半導體結構106。也就是說，第三半導體結構106可以是NAND快閃記憶體元件，其中，儲存單元是以立體（3D） NAND儲存串的陣列和/或平面（2D） NAND儲存單元的陣列的形式來提供的。NAND儲存單元可以被組織成頁，所述頁然後被組織成塊，其中，各個NAND儲存單元被電性連接至被稱為位元線（BL）的分別的線。NAND儲存單元中的具有相同垂直位置的所有儲存單元可以經由字元線（WL）透過控制閘極電性連接。在本發明的其中一些實施例中，儲存平面含有透過相同的位元線電性連接的某個數量的塊。
在本發明的其中一些實施例中，NAND儲存單元的陣列是平面（2D） NAND儲存單元的陣列，所述平面（2D） NAND儲存單元中的每一個包括浮動閘極電晶體。根據本發明的一些實施例，2D NAND儲存單元的陣列包括多個2D NAND儲存串，多個2D NAND儲存串中的每一個包括多個串聯連接（類似NAND閘極）的多個儲存單元（例如，32個到128個儲存單元）和兩個選擇電晶體。根據本發明的一些實施例，各個平面（2D） NAND儲存串佈置在基底上的相同平面內（位於平面中）。在本發明的其中一些實施例中，NAND儲存單元的陣列是立體（3D） NAND儲存串的陣列，所述立體（3D） NAND儲存串中的每一個在基底之上垂直地透過儲存堆疊體延伸（位於立體中）。取決於立體（3D） NAND技術（例如，儲存堆疊體中的層/階（tier）的數量）， 3D NAND儲存串通常包括32個到256個NAND儲存單元，這些NAND儲存單元中的每一個包括浮動閘極電晶體或電荷捕獲電晶體。
如圖1所示，立體（3D）記憶體元件100還包括垂直位於第一半導體結構102和第二半導體結構104之間的第一鍵合介面108以及垂直位於第二半導體結構104和第三半導體結構106之間的第二鍵合介面110。根據本發明的一些實施例，第一鍵合介面108和第二鍵合介面110位於不同平面中。例如，第一鍵合介面108可以位於第二鍵合介面110之下，如圖1所示。也就是說，在本發明的其中一些實施例中，第一半導體結構102、第二半導體結構104和第三半導體結構106一個堆疊在另一個上。例如，第三半導體結構106可以位於第二半導體結構104之上，所述第二半導體結構104可以位於第一半導體結構102之上，如圖1所示。
如下文所詳述的，第一半導體結構102、第二半導體結構104和第三半導體結構106可以是分別製造的（並且在一些實施例中是同時製造的），使得製造第一半導體結構102、第二半導體結構104和第三半導體結構106中的任一個的熱預算，不對製造第一半導體結構102、第二半導體結構104和第三半導體結構106中的另一個的製程構成限制。此外，能夠形成透過第一鍵合介面108和第二鍵合介面110的大量互連（例如，鍵合接觸點），以分別在第一半導體結構102和第二半導體結構104之間、以及在第二半導體結構104和第三半導體結構106之間形成直接的、短距離（例如，微米級）的電性連接，這與電路板（例如，印刷電路板）上的長距離（例如，毫米級或釐米級）的晶片到晶片資料匯流排不同，進而消除了晶片介面延遲、並且以降低的功耗實現了高速I/O輸送量。可以透過跨越第一鍵合介面108的互連（例如，鍵合接觸點）來執行在第一半導體結構102中的動態隨機存取記憶體（DRAM）與第二半導體結構104中的靜態隨機存取記憶體（SRAM）之間的資料傳送。類似地，可以透過跨越第二鍵合介面110的互連（例如，鍵合接觸點）來執行在第二半導體結構104中的靜態隨機存取記憶體（SRAM）與第三半導體結構106中的NAND記憶體之間的資料傳送。透過垂直地對具有異質記憶體的第一半導體結構102、第二半導體結構104和第三半導體結構106進行整合，能夠降低儲存晶片尺寸，並且能夠提高儲存單元密度。
應當理解，在第一半導體結構102、第二半導體結構104和第三半導體結構106中堆疊的異質記憶體的相對位置不限於圖1中的示例。圖2繪示出了根據一些實施例的另一示例性立體（3D）記憶體元件200的截面的示意圖。與圖1中的立體記憶體元件100（其中包括NAND記憶體的第三半導體結構106位於包括靜態隨機存取記憶體（SRAM）的第二半導體結構104之上，所述第二半導體結構104位於包括動態隨機存取記憶體（DRAM）的第一半導體結構102之上）不同，在圖2中的立體記憶體元件200中，第一半導體結構102位於第二半導體結構104之上，所述第二半導體結構104位於第三半導體結構106之上。然而，根據本發明的一些實施例，在立體（3D）記憶體元件200中，第一鍵合介面108被形成為垂直位於第一半導體結構102和第二半導體結構104之間，並且第一半導體結構102和第二半導體結構104透過鍵合（例如，混合鍵合）來垂直連接。類似地，根據本發明的一些實施例，在立體（3D）記憶體元件200中，第二鍵合介面110被形成為垂直位於第二半導體結構104和第三半導體結構106之間，並且第二半導體結構104和第三半導體結構106透過鍵合（例如，混合鍵合）來垂直連接。與第二鍵合介面110位於第一鍵合介面108之上的圖1中的示例不同，在立體（3D）記憶體元件200中，第一鍵合介面108位於第二鍵合介面110之上。可以透過跨越第一鍵合介面108的互連（例如，鍵合接觸點）來執行在第一半導體結構102中的動態隨機存取記憶體（DRAM）與第二半導體結構104中的靜態隨機存取記憶體（SRAM）之間的資料傳送。類似地，可以透過跨越第二鍵合介面110的互連（例如，鍵合接觸點）來執行在第二半導體結構104中的靜態隨機存取記憶體（SRAM）與第三半導體結構106中的NAND記憶體之間的資料傳送。
儘管在圖1和圖2中，包括靜態隨機存取記憶體（SRAM）的第二半導體結構104位於三個半導體結構（包含第一半導體結構102、第二半導體結構104與第三半導體結構106）三者的中間，即，夾在包括動態隨機存取記憶體（DRAM）的第一半導體結構102和包括NAND記憶體的第三半導體結構106之間，但是應當理解，在其他一些實施例中，包括NAND記憶體的第三半導體結構106可以位於三個半導體結構（包含第一半導體結構102、第二半導體結構104與第三半導體結構106）三者的中間。
例如，圖3繪示出了根據一些實施例的另一示例性立體（3D）記憶體元件300的截面的示意圖。如圖3所示，包括靜態隨機存取記憶體（SRAM）的第二半導體結構104位於包括NAND記憶體的第三半導體結構106之上，所述第三半導體結構106位於包括動態隨機存取記憶體（DRAM）的第一半導體結構102之上。根據本發明的一些實施例，在立體（3D）記憶體元件300中，第一鍵合介面302被形成為垂直位於第一半導體結構102和第三半導體結構106之間，並且第一半導體結構102和第三半導體結構106透過鍵合（例如，混合鍵合）來垂直連接。類似地，根據本發明的一些實施例，在立體（3D）記憶體元件300中，第二鍵合介面304被形成為垂直位於第二半導體結構104和第三半導體結構106之間，並且第二半導體結構104和第三半導體結構106透過鍵合（例如，混合鍵合）來垂直連接。根據本發明的一些實施例，第一鍵合介面302和第二鍵合介面304位於不同平面中。例如，第二鍵合介面304可以位於第一鍵合介面302之上，如圖3所示。可以透過跨越第一鍵合介面302的互連（例如，鍵合接觸點）來執行在第一半導體結構102中的動態隨機存取記憶體（DRAM）與第三半導體結構106中的NAND記憶體之間的資料傳送。類似地，可以透過跨越第二鍵合介面304的互連（例如，鍵合接觸點）來執行在第二半導體結構104中的靜態隨機存取記憶體（SRAM）與第三半導體結構106中的NAND記憶體之間的資料傳送。
圖4繪示出了根據一些實施例的另一示例性立體（3D）記憶體元件400的截面的示意圖。如圖4所示，包括動態隨機存取記憶體（DRAM）的第一半導體結構102位於包括NAND記憶體的第三半導體結構106之上，所述第三半導體結構106位於包括靜態隨機存取記憶體（SRAM）的第二半導體結構104之上。根據本發明的一些實施例，在立體（3D）記憶體元件400中，第一鍵合介面302被形成為垂直位於第一半導體結構102和第三半導體結構106之間，並且第一半導體結構102和第三半導體結構106透過鍵合（例如，混合鍵合）來垂直連接。類似地，根據本發明的一些實施例，在立體（3D）記憶體元件400中，第二鍵合介面304被形成為垂直位於第二半導體結構104和第三半導體結構106之間，並且第二半導體結構104和第三半導體結構106透過鍵合（例如，混合鍵合）來垂直連接。根據本發明的一些實施例，第一鍵合介面302和第二鍵合介面304位於不同平面中。例如，第一鍵合介面302可以位於第二鍵合介面304之上，如圖4所示。可以透過跨越第一鍵合介面302的互連（例如，鍵合接觸點）來執行在第一半導體結構102中的動態隨機存取記憶體（DRAM）與第三半導體結構106中的NAND記憶體之間的資料傳送。類似地，可以透過跨越第二鍵合介面304的互連（例如，鍵合接觸點）來執行在第二半導體結構104中的靜態隨機存取記憶體（SRAM）與第三半導體結構106中的NAND記憶體之間的資料傳送。在本發明的其中一些實施例中，立體（3D）記憶體元件100、立體記憶體元件200、立體記憶體元件300和立體記憶體元件400不包括處理器，例如，中央處理單元（CPU）。
圖5A繪示出了根據一些實施例的具有靜態隨機存取記憶體（SRAM）的示例性半導體結構501的示意性平面圖。半導體結構501可以是圖1-4中的第二半導體結構104的一個示例。半導體結構501可以包括使用邏輯製程製造的靜態隨機存取記憶體（SRAM） 504。例如，圖5A繪示出了靜態隨機存取記憶體（SRAM） 504的示例性佈局，其中，靜態隨機存取記憶體（SRAM）單元的陣列分佈在半導體結構501中的多個分別的區域中。也就是說，透過靜態隨機存取記憶體（SRAM） 504形成的快取記憶體模組，可以被劃分成在半導體結構501中分佈的、更小的快取記憶體區域。在一個示例中，快取記憶體區域的分佈可以基於鍵合接觸點的設計，例如，覆蓋不具有鍵合接觸點的區域。在另一示例中，快取記憶體區域的分佈可以是隨機的。在本發明的其中一些實施例中，半導體結構501只包括靜態隨機存取記憶體（SRAM） 504，而沒有週邊電路和其他邏輯元件，例如，處理器核心。
圖5B繪示出了根據一些實施例的具有NAND記憶體和週邊電路的示例性半導體結構503的示意性平面圖。半導體結構503可以是圖1-4中的第三半導體結構106的一個示例。半導體結構503可以包括NAND記憶體506，其與NAND記憶體506的週邊電路位於相同基底上。半導體結構503可以包括用於控制和感測NAND記憶體506的所有週邊電路，所述週邊電路包括：例如，字元線驅動器508、頁緩衝器510以及任何其他適當元件。圖5B繪示出了週邊電路（例如，字元線驅動器508、頁緩衝器510）和NAND記憶體506的示例性佈局，其中，週邊電路（例如，字元線驅動器508、頁緩衝器510）和NAND記憶體506形成在相同平面上的不同區域中。例如，週邊電路（例如，字元線驅動器508、頁緩衝器510）可以形成在NAND記憶體506以外。應當理解，在本發明的其中一些實施例中，半導體結構501中的靜態隨機存取記憶體（SRAM） 504的週邊電路的全部或部分也可以位於半導體結構503中。
圖5C繪示出了根據一些實施例的具有動態隨機存取記憶體（DRAM）和週邊電路的示例性半導體結構505的示意性平面圖。半導體結構505可以是圖1-4中的第一半導體結構102的一個示例。半導體結構505可以包括動態隨機存取記憶體（DRAM） 512，其與動態隨機存取記憶體（DRAM） 512的週邊電路位於相同基底上。半導體結構505可以包括用於控制和感測動態隨機存取記憶體（DRAM） 512的所有週邊電路，所述週邊電路包括：例如，行解碼器514、列解碼器516以及任何其他適當元件。圖5C繪示出了週邊電路（例如，行解碼器514、列解碼器516）和動態隨機存取記憶體（DRAM） 512的示例性佈局，其中，週邊電路（例如，行解碼器514、列解碼器516）和動態隨機存取記憶體（DRAM） 512形成在相同平面上的不同區域中。例如，週邊電路（例如，行解碼器514、列解碼器516）可以形成在動態隨機存取記憶體（DRAM） 512以外。應當理解，在本發明的其中一些實施例中，半導體結構501中的靜態隨機存取記憶體（SRAM） 504的週邊電路的全部或部分也可以位於半導體結構505中。
應當理解，半導體結構501、半導體結構503和半導體結構505的佈局不限於圖5A–5C中的示例性佈局。在本發明的其中一些實施例中，NAND記憶體506的週邊電路的部分（例如，字元線驅動器508、頁緩衝器510和任何其他適當元件中的一個或多個）可以位於具有靜態隨機存取記憶體（SRAM） 504的半導體結構501中。也就是說，根據一些其他實施例，NAND記憶體506的週邊電路可以分佈在半導體結構501和半導體結構503兩者上。在本發明的其中一些實施例中，動態隨機存取記憶體（DRAM） 512的週邊電路的部分（例如，行解碼器514、列解碼器516和任何其他適當元件中的一個或多個）可以位於具有靜態隨機存取記憶體（SRAM） 504的半導體結構501中。也就是說，根據一些其他實施例，動態隨機存取記憶體（DRAM） 512的週邊電路可以分佈在半導體結構501和半導體結構505兩者上。在本發明的其中一些實施例中，週邊電路中的至少一些週邊電路（例如，字元線驅動器508、頁緩衝器510）與NAND記憶體506（例如，NAND儲存單元的陣列）一個堆疊在另一個上，即，位於不同平面中。例如，NAND記憶體506（例如，NAND儲存單元的陣列）可以被形成在週邊電路之上或週邊電路之下，進而進一步減小晶片尺寸。在本發明的其中一些實施例中，週邊電路中的至少一些週邊電路（例如，行解碼器514、列解碼器516）與動態隨機存取記憶體（DRAM） 512（例如，動態隨機存取記憶體（DRAM）單元的陣列）一個堆疊在另一個上，即，位於不同平面中。例如，動態隨機存取記憶體（DRAM） 512（例如，動態隨機存取記憶體（DRAM）單元的陣列）可以形成在週邊電路之上或週邊電路之下，進而進一步減小晶片尺寸。
圖6A繪示出了根據一些實施例的具有靜態隨機存取記憶體（SRAM）和週邊電路的示例性半導體結構601的示意性平面圖。半導體結構601可以是圖1-4中的第二半導體結構104的一個示例。半導體結構601可以包括使用相同的邏輯製程製造的靜態隨機存取記憶體（SRAM） 504，以及NAND記憶體506和動態隨機存取記憶體（DRAM） 512兩者的週邊電路（例如，字元線驅動器508、頁緩衝器510、行解碼器514、列解碼器516）。例如，圖6A繪示出了靜態隨機存取記憶體（SRAM） 504的示例性佈局，其中，靜態隨機存取記憶體（SRAM）單元的陣列分佈在半導體結構601中的多個分別區域中。半導體結構601可以包括用於控制和感測NAND記憶體506的所有週邊電路，所述週邊電路包括：例如，字元線驅動器508、頁緩衝器510以及任何其他適當元件。半導體結構601還可以包括用於控制和感測動態隨機存取記憶體（DRAM） 512的所有週邊電路，所述週邊電路包括：例如，行解碼器514、列解碼器516以及任何其他適當元件。在本發明的其中一些實施例中，半導體結構601可以進一步包括靜態隨機存取記憶體（SRAM） 504的週邊電路。圖6A繪示出了週邊電路（例如，字元線驅動器508、頁緩衝器510、行解碼器514、列解碼器516）的示例性佈局，其中，週邊電路和靜態隨機存取記憶體（SRAM） 504形成在相同平面中的不同區域中。應當理解，在本發明的其中一些實施例中，週邊電路中的至少一些週邊電路（例如，字元線驅動器508、頁緩衝器510、行解碼器514、列解碼器516）與靜態隨機存取記憶體（SRAM） 504（例如，靜態隨機存取記憶體（SRAM）單元的陣列）一個堆疊在另一個上，即，位於不同平面中。例如，靜態隨機存取記憶體（SRAM） 504（例如，靜態隨機存取記憶體（SRAM）單元的陣列）可以形成在週邊電路之上或週邊電路之下，以進一步減小晶片尺寸。
圖6B繪示出了根據一些實施例的具有NAND記憶體的示例性半導體結構603的示意性平面圖。半導體結構603可以是圖1-4中的第三半導體結構106的一個示例。透過將所有的週邊電路（例如，字元線驅動器508、頁緩衝器510）從半導體結構603移走（例如，移到半導體結構601），能夠增大半導體結構603中的NAND記憶體506的尺寸（例如，NAND儲存單元的數量）。
圖6C繪示出了根據一些實施例的具有動態隨機存取記憶體（DRAM）的示例性半導體結構605的示意性平面圖。半導體結構605可以是圖1-4中的第一半導體結構102的一個示例。透過將所有的週邊電路（例如，行解碼器514、列解碼器516）從半導體結構605移走（例如，移到半導體結構601），能夠增大半導體結構605中的動態隨機存取記憶體（DRAM） 512的尺寸（例如，動態隨機存取記憶體（DRAM）單元的數量）。
圖7A繪示出了根據一些實施例的具有異質記憶體的示例性立體（3D）記憶體元件700的截面圖。作為上文參考圖1描述的立體（3D）記憶體元件100的一個示例，立體（3D）記憶體元件700是包括第一半導體結構702、位於第一半導體結構702之下的第二半導體結構704、以及垂直位於第一半導體結構702和第二半導體結構704之間的第三半導體結構706的已經被鍵合的晶片。根據本發明的一些實施例，第一半導體結構702和第三半導體結構706在其間的第一鍵合介面708處連結。根據本發明的一些實施例，第二半導體結構704和第三半導體結構706在其間的第二鍵合介面710處連結。根據本發明的一些實施例，第一鍵合介面708位於第二鍵合介面710之上，即，位於不同平面中。如圖7A所示，第二半導體結構704可以包括基底712，其可以包括矽（例如，單晶矽（c-Si））、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣體上矽（SOI）或者任何其他適當材料。
立體（3D）記憶體元件700的第二半導體結構704可以包括位於基底712之上的動態隨機存取記憶體（DRAM）單元714的陣列。要指出的是，在圖7A中增加了x 軸和y 軸，以進一步例示立體（3D）記憶體元件700中元件之間的空間關係。基底712包括沿x 方向（橫向方向或寬度方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如文中所使用的，當基底在y 方向（垂直方向或厚度方向）上位於半導體元件的最低平面中時，半導體元件（例如，立體（3D）記憶體元件700）的一個元件（例如，層或元件）是位於另一元件（例如，層或元件）“上”、“之上”還是“之下”是沿y 方向相對於半導體元件的基底（例如，基底712）來確定的。貫穿本發明內容中將採用相同標記來描述空間關係。
在本發明的其中一些實施例中，各個動態隨機存取記憶體（DRAM）單元714包括動態隨機存取記憶體（DRAM）選擇電晶體716和電容器718。動態隨機存取記憶體（DRAM）單元714可以是由一個電晶體和一個電容器構成的1T1C單元。應當理解，動態隨機存取記憶體（DRAM）單元714可以具有任何適當配置，例如2T1C單元、3T1C單元等。在本發明的其中一些實施例中，動態隨機存取記憶體（DRAM）選擇電晶體716形成於基底712“上”，其中，動態隨機存取記憶體（DRAM）選擇電晶體716的全部或部分形成於基底712中和/或直接形成於基底712上。還可以在基底712中形成隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，動態隨機存取記憶體（DRAM）選擇電晶體716的源極區和汲極）。在本發明的其中一些實施例中，電容器718設置在動態隨機存取記憶體（DRAM）選擇電晶體716之上。根據本發明的一些實施例，各個電容器718包括兩個電極，其中的一個電性連接至相應動態隨機存取記憶體（DRAM）選擇電晶體716的一個節點。根據本發明的一些實施例，各個動態隨機存取記憶體（DRAM）選擇電晶體716的另一節點，電性連接至動態隨機存取記憶體（DRAM）的位元線720。各個電容器718的另一節點可以共同電性連接至公共板（common plate）722。應當理解，動態隨機存取記憶體（DRAM）單元714的結構和配置不限於圖7A中的示例，並且可以包括任何適當的結構和配置。
在本發明的其中一些實施例中，立體（3D）記憶體元件700的第二半導體結構704還包括位於動態隨機存取記憶體（DRAM）單元714的陣列之上的互連層724，以傳送讀取或存入動態隨機存取記憶體（DRAM）單元714的陣列的電信號。互連層724可以包括多個互連（本文或許還可稱為“接觸”），包括橫向互連線和垂直互連接入（通孔）接觸。如本文所用，術語“互連”可以寬泛地包括任何適當類型的互連，例如，中段（MEOL）互連和後段（BEOL）互連。互連層724還可以包括一個或多個層間介電（ILD）層（還稱為“金屬間介電（IMD）層”），其中可以形成互連線和通孔接觸。也就是說，互連層724可以包括位於多個層間介電層中的互連線和通孔接觸。互連層724中的互連線和通孔接觸可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層724中的層間介電層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電或其任何組合。
如圖7A中所示，立體（3D）記憶體元件700的第二半導體結構704還可以包括位於第二鍵合介面710處並且位於互連層724和動態隨機存取記憶體（DRAM）單元714的陣列之上的鍵合層726。鍵合層726可以包括多個鍵合接觸點728以及將鍵合接觸點728電性隔離的介電層。鍵合接觸點728可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。鍵合層726的其餘區域可以利用介電材料來形成，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層726中的鍵合接觸點728和周圍介電可以用於混合鍵合。
類似地，如圖7A中所示，立體（3D）記憶體元件700的第三半導體結構706還可以包括位於第二鍵合介面710處並且位於第二半導體結構704的鍵合層726之上的鍵合層730。鍵合層730可以包括多個鍵合接觸點732，以及將鍵合接觸點732電性隔離的介電層。鍵合接觸點732可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。鍵合層730的其餘區域可以利用介電材料形成，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層730中的鍵合接觸點732和周圍介電可以用於混合鍵合。根據本發明的一些實施例，鍵合接觸點732與鍵合接觸點728在第二鍵合介面710處相接觸。
如下文所詳述的，第三半導體結構706可以在第二鍵合介面710處，按照面對面的方式，鍵合到第二半導體結構704的頂部上。在本發明的其中一些實施例中，作為混合鍵合（還稱為“金屬/介電混合鍵合”）的結構，第二鍵合介面710設置在鍵合層730和鍵合層726之間，所述混合鍵合是一種直接鍵合技術（例如，在無需例如焊料或黏合劑的中間層的情況下，在表面之間形成鍵合），並且可以同時獲得金屬-金屬鍵合和介電-介電鍵合。在本發明的其中一些實施例中，第二鍵合介面710是鍵合層730和鍵合層726相遇並且鍵合的地方。事實上，第二鍵合介面710可以是具有一定厚度的層，其包括第二半導體結構704的鍵合層726的頂表面的一部分和第三半導體結構706的鍵合層730的底表面的一部分。
如圖7A所示，第三半導體結構706可以包括設置在鍵合層730之上的半導體層766。半導體層766可以是減薄的基底，在該減薄的基底上形成靜態隨機存取記憶體（SRAM）單元734的陣列。在本發明的其中一些實施例中，半導體層766包括單晶矽。半導體層766還可以包括隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，形成靜態隨機存取記憶體（SRAM）單元734的陣列的電晶體736的源極和汲極）。
立體（3D）記憶體元件700的第三半導體結構706還可以包括位於半導體層766之上並且與半導體層766相接觸的靜態隨機存取記憶體（SRAM）單元734的陣列。在本發明的其中一些實施例中，週邊電路也形成在半導體層766之上並且與半導體層766相接觸，即，與靜態隨機存取記憶體（SRAM）單元734的陣列位於相同平面中。例如，週邊電路可以是用於控制和感測立體（3D）記憶體元件700的NAND記憶體、動態隨機存取記憶體（DRAM）和/或靜態隨機存取記憶體（SRAM）的週邊電路的部分或全部。在本發明的其中一些實施例中，電晶體736形成了用作例如立體（3D）記憶體元件700的快取記憶體器和/或資料緩衝器的靜態隨機存取記憶體（SRAM）單元734的陣列。在本發明的其中一些實施例中，電晶體736還形成用於促進NAND記憶體、動態隨機存取記憶體（DRAM）和/或靜態隨機存取記憶體（SRAM）的操作步驟的週邊電路，即，任何適當的數位、類比和/或混合信號控制和感測電路，其包括但不限於頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者電路的任何主動或被動元件（例如，電晶體、二極體、電阻器或電容器等）。電晶體736可以形成於半導體層766“上”，其中，電晶體736的全部或部分形成於半導體層766中（例如，位於半導體層766的頂表面之下）和/或直接形成於半導體層766上。根據本發明的一些實施例，利用改進的邏輯製程（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3 奈米、2 奈米等技術節點），電晶體736是高速的電晶體。
在本發明的其中一些實施例中，立體（3D）記憶體元件700的第三半導體結構706還包括位於靜態隨機存取記憶體（SRAM）單元734的陣列之上的互連層738，以傳送讀取或存入靜態隨機存取記憶體（SRAM）單元734的陣列的電信號。互連層738可以包括多個互連（或是稱為接觸），例如中段（MEOL）互連和後段（BEOL）互連。在本發明的其中一些實施例中，互連層738中的互連還包括例如位元線接觸和字元線接觸的局部互連。互連層738還可以包括一個或多個層間介電層，其中可以形成互連線和通孔接觸。互連層738中的互連線和通孔接觸可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層738中的層間介電層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
如圖7A中所示，立體（3D）記憶體元件700的第三半導體結構706還可以包括位於第一鍵合介面708處並且位於互連層738和靜態隨機存取記憶體（SRAM）單元734的陣列之上的另一鍵合層740。也就是說，根據本發明的一些實施例，第三半導體結構706包括位於靜態隨機存取記憶體（SRAM）單元734的陣列的兩側的兩個鍵合層730和鍵合層740。例如，鍵合層740可以形成在第三半導體結構706的正面，並且鍵合層730可以形成在第三半導體結構706的背面。鍵合層740可以包括多個鍵合接觸點742以及將鍵合接觸點742電性隔離的介電層。鍵合接觸點742可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。鍵合層740的其餘區域可以利用介電形成，所述介電包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層740中的鍵合接觸點742和周圍介電可以用於混合鍵合。
類似地，如圖7A中所示，立體（3D）記憶體元件700的第一半導體結構702還可以包括位於第一鍵合介面708處並且位於第三半導體結構706的鍵合層740之上的鍵合層744。鍵合層744可以包括多個鍵合接觸點746以及將鍵合接觸點746電性隔離的介電。鍵合接觸點746可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。鍵合層744的其餘區域可以採用介電形成，所述介電包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。鍵合層744中的鍵合接觸點746和周圍介電可以用於混合鍵合。根據本發明的一些實施例，鍵合接觸點746與鍵合接觸點742在第一鍵合介面708處相接觸。
如下文所詳述的，第一半導體結構702可以在第一鍵合介面708處，按照面對面的方式，鍵合到第三半導體結構706的頂部上。在本發明的其中一些實施例中，作為混合鍵合的結構，第一鍵合介面708設置在鍵合層744和鍵合層740之間。在本發明的其中一些實施例中，第一鍵合介面708是鍵合層744和鍵合層740相遇並且鍵合的地方。事實上，第一鍵合介面708可以是具有一定厚度的層，其包括第三半導體結構706的鍵合層740的頂表面的一部分和第一半導體結構702的鍵合層744的底表面的一部分。
在本發明的其中一些實施例中，立體（3D）記憶體元件700的第一半導體結構702還包括位於鍵合層744之上的互連層748，以傳送電信號。互連層748可以包括多個互連，例如中段（MEOL）互連和後段（BEOL）互連。在本發明的其中一些實施例中，互連層748中的互連還包括例如位元線接觸和字元線接觸的局部互連。互連層748還可以包括一個或多個層間介電層，其中可以形成互連線和通孔接觸。互連層748中的互連線和通孔接觸可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、矽化物或其任何組合。互連層748中的層間介電層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。
如圖7A所示，立體（3D）記憶體元件700的第一半導體結構702包括NAND快閃記憶體元件，其中，儲存單元是以立體（3D） NAND儲存串750的陣列的形式，在互連層748和鍵合層744之上提供的。根據本發明的一些實施例，各個立體（3D） NAND儲存串750垂直地延伸穿過多個對，各個對包括導體層和介電層。堆疊並且交錯的導體層和介電層在文中還被稱為儲存堆疊體752。根據本發明的一些實施例，儲存堆疊體752中交錯的導體層和介電層在垂直方向上交替。換言之，除了在儲存堆疊體752的頂部或底部的層之外，各個導體層可以在兩側與兩個介電層相鄰，並且各個介電層可以在兩側與兩個導體層相鄰。導體層可以均具有相同厚度或不同厚度。類似地，介電層可以均具有相同厚度或不同厚度。導體層可以包括導體材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。介電層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在本發明的其中一些實施例中，各個立體（3D） NAND儲存串750是包括半導體通道和儲存膜的“電荷捕獲”類型的NAND儲存串。在本發明的其中一些實施例中，半導體通道包括矽，例如非晶矽、多晶矽或單晶矽。在本發明的其中一些實施例中，儲存膜是包括穿隧層、儲存層（還稱為“電荷捕獲/儲存層”）和阻擋層的複合介電層。各個立體（3D） NAND儲存串750可以具有圓柱形（例如，柱形）。根據本發明的一些實施例，儲存膜依照順序，沿著從柱的中間向柱的外表面的方向，依序包含有半導體通道、穿隧層、儲存層和阻擋層。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。阻擋層可以包括氧化矽、氮氧化矽、高介電常數（高k）介電或其任何組合。在一個示例中，阻擋層可以包括氧化矽/氮氧化矽/氧化矽（ONO）複合層。在另一示例中，阻擋層可以包括高k介電層，例如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）或氧化鉭（a2 O5 ）層等。
在本發明的其中一些實施例中，立體（3D） NAND儲存串750還包括用多個控制閘極（各個控制閘極是字元線的一部分）。儲存堆疊體752中的各個導體層可以充當用於立體（3D） NAND儲存串750的各個儲存單元的控制閘極。在本發明的其中一些實施例中，各個立體（3D） NAND儲存串750包括在垂直方向上位於相應的末端處的兩個插塞756和插塞754。插塞756可以包括從半導體層758磊晶生長的半導體材料（例如，單晶矽）。插塞756可以用來當作立體（3D） NAND儲存串750的源極選擇閘極的控制器。插塞756可以位於立體（3D） NAND儲存串750的上端，並且與半導體層758相接觸。如文中所使用的，當基底712被置於立體（3D）記憶體元件700的最低平面中時，元件（例如，立體（3D） NAND儲存串750）的“上端”是在y 方向上遠離基底712的一端，並且元件（例如，立體（3D） NAND儲存串750）的“下端”是在y 方向上靠近基底712的一端。另一插塞754可以包括半導體材料（例如，多晶矽）。在本發明的其中一些實施例中，插塞754用來當作立體（3D） NAND儲存串750的汲極。
在本發明的其中一些實施例中，第一半導體結構702還包括設置在儲存堆疊體752和立體（3D） NAND儲存串750之上的半導體層758。半導體層758可以是減薄的基底，在該減薄的基底上形成儲存堆疊體752和立體（3D） NAND儲存串750。在本發明的其中一些實施例中，半導體層758包括單晶矽，插塞756可以從所述單晶矽磊晶地生長。在本發明的其中一些實施例中，半導體層758可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其他適當材料。半導體層758還可以包括隔離區（例如，淺溝槽隔離（STI））和摻雜區（當作用於立體（3D） NAND儲存串750的陣列公共源極（ACS），其未示出）。隔離區（未示出）可以穿過半導體層758的整個厚度或部分厚度來延伸，以對摻雜區進行電性隔離。在本發明的其中一些實施例中，在儲存堆疊體752和半導體層758之間設置包括氧化矽的襯墊氧化物（pad oxide）層。
應當理解，立體（3D） NAND儲存串750不限於“電荷捕獲”類型的立體（3D） NAND儲存串，並且在其他實施例中可以是“浮動閘極”類型的立體（3D） NAND儲存串。還應當理解，儲存堆疊體752不限於具有單板（single-deck）結構，而是還可以具有多板（multiple-deck）結構（其具有在不同板之間的、用於立體（3D） NAND儲存串750的電性連接的板間插塞）。半導體層758可以包括多晶矽，作為“浮動閘極”類型的立體（3D） NAND儲存串的源極板。
如圖7A所示，立體（3D）記憶體元件700的第一半導體結構702還可以包括位於半導體層758之上的襯墊引出（pad-out）（pad-out）互連層760。襯墊引出（pad-out）互連層760可以包括位於一個或多個層間介電層中的互連，例如，接觸襯墊762。襯墊引出（pad-out）互連層760和互連層748可以形成在半導體層758的兩側。在本發明的其中一些實施例中，襯墊引出（pad-out）互連層760中的互連能夠在立體（3D）記憶體元件700和外部電路之間傳送電信號，例如，以達到襯墊引出（pad-out）的目的。
在本發明的其中一些實施例中，第一半導體結構702還包括一個或多個接觸764，所述一個或多個接觸764延伸穿過半導體層758，以將襯墊引出（pad-out）互連層760和互連層748進行電性連接。類似地，在本發明的其中一些實施例中，第三半導體結構706還包括一個或多個接觸768，所述一個或多個接觸768延伸穿過半導體層766，以對第三半導體結構706中的互連層738和第二半導體結構704中的互連層724進行電性連接。作為結果，可以透過互連層738和748以及鍵合接觸點742和鍵合接觸點746，將靜態隨機存取記憶體（SRAM）單元734的陣列（以及週邊電路，如果有的話）電性連接至立體（3D） NAND儲存串750的陣列。靜態隨機存取記憶體（SRAM）單元734的陣列（以及週邊電路，如果有的話）可以透過接觸768、互連層724以及鍵合接觸點732和728電性連接至動態隨機存取記憶體（DRAM）單元714的陣列。立體（3D） NAND儲存串750的陣列可以透過接觸768、互連層748、互連層738和互連層724以及鍵合接觸點746、鍵合接觸點742、鍵合接觸點732和鍵合接觸點728電性連接至動態隨機存取記憶體（DRAM）單元714的陣列。此外，靜態隨機存取記憶體（SRAM）單元734的陣列、立體（3D） NAND儲存串750的陣列以及動態隨機存取記憶體（DRAM）單元714的陣列可以透過接觸764和襯墊引出（pad-out）互連層760電性連接至外部電路。
圖7B繪示出了根據一些實施例的具有異質記憶體元件的另一示例性立體（3D）記憶體元件701的截面圖。作為上文參考圖2描述的立體（3D）記憶體元件200的一個示例，立體（3D）記憶體元件701是已經被鍵合的晶片，其包括位於包括靜態隨機存取記憶體（SRAM）的第三半導體結構707之上的包括動態隨機存取記憶體（DRAM）的第二半導體結構705，所述包括靜態隨機存取記憶體（SRAM）的第三半導體結構707位於包括NAND記憶體的第一半導體結構703之上。與上文在圖7A中描述的立體（3D）記憶體元件700類似，立體（3D）記憶體元件701表示已經被鍵合的晶片的示例，其中，包括靜態隨機存取記憶體（SRAM）的第三半導體結構707、包括NAND記憶體的第一半導體結構703以及包括動態隨機存取記憶體（DRAM）的第二半導體結構705是分別形成的，並且分別在不同平面中，在第一鍵合介面709和第二鍵合介面711處按照面對面的方式鍵合。與上文在圖7A中描述的立體（3D）記憶體元件700類似，包括靜態隨機存取記憶體（SRAM）的第三半導體結構707位於三個半導體結構（包含第一半導體結構703、第二半導體結構705和第三半導體結構707）三者的中間，即，夾在包括NAND記憶體的第一半導體結構703和包括動態隨機存取記憶體（DRAM）的第二半導體結構705之間。與上文在圖7A中描述的立體（3D）記憶體元件700（其中，包括動態隨機存取記憶體（DRAM）的第二半導體結構704位於包括NAND記憶體的第一半導體結構702之下）不同，圖7B中的立體（3D）記憶體元件701包括設置在包括NAND記憶體的第一半導體結構703之上的、包括動態隨機存取記憶體（DRAM）的第三半導體結構705。應當理解，下文可能不再重複在立體（3D）記憶體元件700和701這兩者當中的類似結構的細節（例如，材料、製造製程、功能等）。
立體（3D）記憶體元件701的第一半導體結構703可以包括基底713以及位於基底713之上的、包括交錯的導體層和介電層的儲存堆疊體715。在本發明的其中一些實施例中，立體（3D） NAND儲存串717的陣列各自垂直地延伸透過位於基底713之上的儲存堆疊體715中的交錯的導體層和介電層。各個立體（3D） NAND儲存串717可以包括半導體通道和儲存膜。各個立體（3D） NAND儲存串717還包括分別位於其下端和上端的兩個插塞719和插塞721。立體（3D） NAND儲存串717可以是“電荷捕獲”類型的立體（3D） NAND儲存串或者“浮動閘極”類型的立體（3D） NAND儲存串。在本發明的其中一些實施例中，在儲存堆疊體715和基底713之間設置包括氧化矽的襯墊氧化物（pad oxide）層。
在本發明的其中一些實施例中，立體（3D）記憶體元件701的第一半導體結構703還包括位於儲存堆疊體715和立體（3D） NAND儲存串717之上的互連層723，以傳送讀取或存入立體（3D） NAND儲存串717的電信號。互連層723可以包括多個互連，包括互連線和通孔接觸。在本發明的其中一些實施例中，互連層723中的互連還包括例如位元線接觸和字元線接觸的局部互連。在本發明的其中一些實施例中，立體（3D）記憶體元件701的第一半導體結構703還包括位於第一鍵合介面709處並且位於互連層723和儲存堆疊體715（包括透過其中的立體（3D） NAND儲存串717）之上的互連層725。鍵合層725可以包括多個鍵合接觸點727以及圍繞鍵合接觸點727並且將鍵合接觸點727電性隔離的介電層。
類似地，如圖7B中所示，立體（3D）記憶體元件701的第三半導體結構707還可以包括位於第一鍵合介面709處，並且位於第一半導體結構703的鍵合層725之上的鍵合層729。鍵合層729可以包括多個鍵合接觸點731以及圍繞鍵合接觸點731並且將鍵合接觸點731電性隔離的介電層。根據本發明的一些實施例，鍵合接觸點731與鍵合接觸點727在第一鍵合介面709處相接觸。第三半導體結構707可以在第一鍵合介面709處，按照面對面的方式鍵合到第一半導體結構704的頂部上。在本發明的其中一些實施例中，作為混合鍵合的結構，第一鍵合介面709設置在鍵合層729和鍵合層725之間。在本發明的其中一些實施例中，第一鍵合介面709是鍵合層729和鍵合層725相遇並且鍵合的地方。事實上，第一鍵合介面709可以是具有一定厚度的層，其包括第一半導體結構703的鍵合層725的頂表面的一部分和第三半導體結構707的鍵合層729的底表面的一部分。
如圖7B所示，第三半導體結構707可以包括設置在鍵合層729之上的半導體層733。半導體層733可以是減薄的基底，在該減薄的基底上形成靜態隨機存取記憶體（SRAM）單元735的陣列。在本發明的其中一些實施例中，半導體層733包括單晶矽。半導體層733還可以包括隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，形成靜態隨機存取記憶體（SRAM）單元735的陣列的電晶體769的源極和汲極）。
立體（3D）記憶體元件701的第三半導體結構707還可以包括位於半導體層733之上並且與半導體層733相接觸的靜態隨機存取記憶體（SRAM）單元735的陣列。在本發明的其中一些實施例中，週邊電路也形成在半導體層733之上並且與半導體層733相接觸，即，與靜態隨機存取記憶體（SRAM）單元735的陣列位於相同平面中。在本發明的其中一些實施例中，電晶體769形成用來當作例如立體（3D）記憶體元件701的快取記憶體器和/或資料緩衝器的靜態隨機存取記憶體（SRAM）單元735的陣列。在本發明的其中一些實施例中，電晶體769還形成用於促進NAND記憶體、動態隨機存取記憶體（DRAM）和/或靜態隨機存取記憶體（SRAM）的操作步驟的週邊電路，即，任何適當的數位、類比和/或混合信號控制和感測電路。電晶體769可以形成於半導體層733“上”，其中，電晶體769的全部或部分形成於半導體層733中（例如，位於半導體層733的頂表面之下）和/或直接形成於半導體層733上。根據本發明的一些實施例，利用改進的邏輯製程（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3 奈米、2 奈米等技術點），電晶體769是高速的電晶體。
在本發明的其中一些實施例中，立體（3D）記憶體元件701的第三半導體結構707還包括位於靜態隨機存取記憶體（SRAM）單元735的陣列之上的互連層737，以傳送讀取或存入靜態隨機存取記憶體（SRAM）單元735的陣列的電信號。互連層737可以包括多個互連，包括互連線和通孔接觸。在本發明的其中一些實施例中，互連層737中的互連還包括例如位元線接觸和字元線接觸的局部互連。在本發明的其中一些實施例中，立體（3D）記憶體元件701的第三半導體結構707還包括位於第二鍵合介面711處並且位於互連層737和靜態隨機存取記憶體（SRAM）單元735的陣列之上的鍵合層739。也就是說，根據本發明的一些實施例，第三半導體結構707包括位於靜態隨機存取記憶體（SRAM）單元735的陣列的兩側的兩個鍵合層729和鍵合層739。例如，鍵合層739可以形成在第三半導體結構707的正面，並且鍵合層729可以形成在第三半導體結構707的背面。鍵合層739可以包括多個鍵合接觸點741以及圍繞鍵合接觸點741並且將鍵合接觸點741電性隔離的介電層。
類似地，如圖7B所示，立體（3D）記憶體元件701的第二半導體結構705還可以包括位於第二鍵合介面711處並且位於第三半導體結構707的鍵合層739之上的鍵合層743。鍵合層743可以包括多個鍵合接觸點745以及圍繞鍵合接觸點745並且將鍵合接觸點745電性隔離的介電。根據本發明的一些實施例，鍵合接觸點745與鍵合接觸點741在第二鍵合介面處711相接觸。第二半導體結構705可以在第二鍵合介面711處，按照面對面的方式鍵合到第三半導體結構707的頂部上。在本發明的其中一些實施例中，作為混合鍵合的結構，第二鍵合介面711設置在鍵合層743和鍵合層739之間。在本發明的其中一些實施例中，第二鍵合介面711是鍵合層743和鍵合層739相遇並且鍵合的地方。事實上，第二鍵合介面711可以是具有一定厚度的層，其包括第三半導體結構707的鍵合層739的頂表面的一部分和第二半導體結構705的鍵合層743的底表面的一部分。
在本發明的其中一些實施例中，立體（3D）記憶體元件701的第二半導體結構705還包括位於鍵合層743之上的互連層747，以傳送電信號。互連層747可以包括多個互連，包括互連線和通孔接觸。在本發明的其中一些實施例中，互連層747中的互連還包括例如位元線接觸和字元線接觸的局部互連。
如圖7B中所示，立體（3D）記憶體元件701的第二半導體結構705還可以包括位於互連層747之上的動態隨機存取記憶體（DRAM）單元749的陣列。在本發明的其中一些實施例中，各個動態隨機存取記憶體（DRAM）單元749包括動態隨機存取記憶體（DRAM）選擇電晶體751和電容器753。動態隨機存取記憶體（DRAM）單元749可以是由一個電晶體和一個電容器構成的1T1C單元。應當理解，動態隨機存取記憶體（DRAM）單元749可以具有任何適當配置，例如2T1C單元、3T1C單元等。在本發明的其中一些實施例中，動態隨機存取記憶體（DRAM）選擇電晶體751形成於半導體層759上，其中，動態隨機存取記憶體（DRAM）選擇電晶體751的全部或部分形成於半導體層759中和/或直接形成於半導體層759上。在本發明的其中一些實施例中，電容器753設置在動態隨機存取記憶體（DRAM）選擇電晶體751之下。根據本發明的一些實施例，各個電容器753包括兩個電極，其中一個電極電性連接至相應動態隨機存取記憶體（DRAM）選擇電晶體751的一個節點。根據本發明的一些實施例，各個動態隨機存取記憶體（DRAM）選擇電晶體751的另一節點電性連接至動態隨機存取記憶體（DRAM）的位元線755。各個電容器753的另一節點可以共同電性連接至公共板757。應當理解，動態隨機存取記憶體（DRAM）單元749的結構和配置不限於圖7B中的示例，並且可以包括任何適當的結構和配置。
在本發明的其中一些實施例中，第二半導體結構705還包括設置在動態隨機存取記憶體（DRAM）單元749的陣列之上的半導體層759。半導體層759可以是減薄的基底，在該減薄的基底上形成動態隨機存取記憶體（DRAM）單元749的陣列。在本發明的其中一些實施例中，半導體層759包括單晶矽。半導體層759還可以包括隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，動態隨機存取記憶體（DRAM）選擇電晶體751源極和汲極，未示出）。
如圖7B所示，立體（3D）記憶體元件701的第二半導體結構705還可以包括位於半導體層759之上的襯墊引出（pad-out）互連層761。襯墊引出（pad-out）互連層761可以包括位於一個或多個層間介電層中的互連，例如，接觸襯墊763。襯墊引出（pad-out）互連層761和互連層747可以形成在半導體層759的兩側。在本發明的其中一些實施例中，襯墊引出（pad-out）互連層761中的互連能夠在立體（3D）記憶體元件701和外部電路之間傳送電信號，例如，以達到襯墊引出（pad-out）的目的。在本發明的其中一些實施例中，第二半導體結構705還包括一個或多個接觸765，所述一個或多個接觸765延伸穿過半導體層759，以對襯墊引出（pad-out）互連層761和互連層747進行電性連接。類似地，在本發明的其中一些實施例中，第三半導體結構707還包括一個或多個接觸767，所述一個或多個接觸767延伸穿過半導體層733，以對第三半導體結構707中的互連層737和第一半導體結構703中的互連層723進行電性連接。
作為結果，可以透過接觸767、互連層723以及鍵合接觸點731和鍵合接觸點727，來將靜態隨機存取記憶體（SRAM）單元735的陣列（以及週邊電路，如果有的話）電性連接至立體（3D） NAND儲存串717的陣列。靜態隨機存取記憶體（SRAM）單元735的陣列（以及週邊電路，如果有的話）可以透過互連層747和互連層737以及鍵合接觸點745和鍵合接觸點741電性連接至動態隨機存取記憶體（DRAM）單元749的陣列。NAND儲存串717的陣列可以透過接觸767、互連層723、互連層737和互連層747以及鍵合接觸點745、鍵合接觸點741、鍵合接觸點731和鍵合接觸點727電性連接至動態隨機存取記憶體（DRAM）單元749的陣列。此外，靜態隨機存取記憶體（SRAM）單元735的陣列、立體（3D） NAND儲存串717的陣列以及動態隨機存取記憶體（DRAM）單元749的陣列透過接觸765和襯墊引出（pad-out）互連層761電性連接至外部電路。
應當理解，儘管圖7A和圖7B中的立體（3D）記憶體元件700和701分別繪示出了圖1和圖2中的立體（3D）記憶體元件100和立體（3D）記憶體元件200的示例，但是可以按照與上文參考圖7A和圖7B描述的相同的脈絡來實施圖3和圖4中的立體（3D）記憶體元件300和立體（3D）記憶體元件400，本文不再對其重複。
圖8A和圖8B繪示出了根據一些實施例的用於形成具有靜態隨機存取記憶體（SRAM）和週邊電路的示例性半導體結構的製造製程。圖9A和圖9B繪示出了根據一些實施例的用於形成具有立體（3D） NAND儲存串的示例性半導體結構的製造製程。圖10A–10C繪示出了根據一些實施例的用於形成具有動態隨機存取記憶體（DRAM）單元的示例性半導體結構的製造製程。圖11A和圖11B繪示出了根據一些實施例的用於形成示例性的已經被鍵合結構的製造製程。圖12A和圖12B繪示出了根據一些實施例的針對具有異質記憶體的示例性立體（3D）記憶體元件的製造製程。圖16A和圖16B繪示出了根據一些實施例的用於形成具有異質記憶體的立體（3D）記憶體元件的示例性方法1600的流程圖。圖8A、8B、9A、9B、10A、10B、10C、11A、11B、12A、12B、16A和16B中描繪的半導體元件的示例包括圖7A和圖7B中描繪的立體（3D）記憶體元件700和立體（3D）記憶體元件701。應當理解，方法1600中所示的操作步驟不具有排他性，並且也可以在所示操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。此外，操作步驟中的一些操作步驟可以是同時執行的，或者可以是按照不同於圖16A和圖16B所示的順序執行的。
如圖9A和圖9B中所描述的，形成第一半導體結構，所述第一半導體結構包括立體（3D） NAND儲存串的陣列和包括多個第一鍵合接觸點的第一鍵合層。如圖10A–10C中所示，形成第二半導體結構，所述第二半導體結構包括動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。如圖8A和圖8B所示，形成第三半導體結構，所述第三半導體結構包括靜態隨機存取記憶體（SRAM）單元的陣列、週邊電路和包括多個第三鍵合接觸點的第三鍵合層。如圖11A和圖11B所示，第三半導體結構按照面對面的方式，與第一半導體結構和第二半導體結構中的一個鍵合，以形成具有在第三鍵合層與第一鍵合層或第二鍵合層之間的第一鍵合介面的已經被鍵合的結構。如圖12A和圖12B所示，將已經被鍵合的結構按照面對面的方式，與第一半導體結構和第二半導體結構中的另一個鍵合，以形成在第四鍵合層與第二鍵合層或第一鍵合層之間的第二鍵合介面。
參考圖16A，方法1600開始於操作步驟1602，其中，在第一基底之上形成NAND儲存單元的陣列。第一基底可以是矽基底。NAND儲存單元的陣列可以是立體（3D） NAND儲存串的陣列。在本發明的其中一些實施例中，NAND儲存單元的陣列的週邊電路也形成在第一基底上。
如圖9A所示，在矽基底902之上形成交錯的犧牲層（未示出）和介電層908。交錯的犧牲層和介電層908可以形成介電堆疊體（未示出）。在本發明的其中一些實施例中，各個犧牲層包括氮化矽層，並且各個介電層908包括氧化矽層。交錯的犧牲層和介電層908可以是透過一種或多種薄膜沉積製程形成的，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。在本發明的其中一些實施例中，儲存堆疊體904可以是透過閘極替換製程形成的，例如，使用對於介電層908具有選擇性對犧牲層的濕式/乾式蝕刻，並且利用導體層906來填充所產生的凹陷，來用導體層906代替犧牲層。作為結果，儲存堆疊體904可以包括交錯的導體層906和介電層908。在本發明的其中一些實施例中，各個導電層906包括金屬層，例如，鎢層。應當理解，在其他實施例中，儲存堆疊體904可以是透過交替地沉積導體層（例如，摻雜多晶矽層）和介電層（例如，氧化矽層）來形成的，而不需要閘極替換製程。在本發明的其中一些實施例中，在儲存堆疊體904和矽基底902之間形成包括氧化矽的襯墊氧化物（pad oxide）層。
如圖9A所示，在矽基底902之上形成立體（3D） NAND儲存串910，立體（3D） NAND儲存串910中的每一個垂直地延伸穿過儲存堆疊體904的交錯的導體層906和介電層908。在本發明的其中一些實施例中，用於形成立體（3D） NAND儲存串910的製造製程包括：使用乾式蝕刻和/或濕式蝕刻（例如，深反應離子蝕刻（DRIE））來形成透過儲存堆疊體904並且進入矽基底902的通道孔，接著在通道孔的下部，從矽基底902磊晶生長插塞912。在本發明的其中一些實施例中，用於形成立體（3D） NAND儲存串910的製造製程還包括：隨後使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其任何組合的薄膜沉積製程，利用例如儲存膜914（例如，穿隧層、儲存層和阻擋層）和半導體層916的多個層來填充通道孔。在本發明的其中一些實施例中，用於形成立體（3D） NAND儲存串910的製造製程還包括：透過在立體（3D） NAND儲存串910的上端蝕刻出凹陷，接著使用例如原子層沉積（ALD）、化學氣相沉積（CVD）、物理氣相沉積（PVD）或其任何組合的薄膜沉積製程利用半導體材料填充凹陷，來在通道孔的上部中形成另一插塞918。
方法1600進行至操作步驟1604，如圖16A所示，其中，在NAND儲存單元的陣列之上形成第一互連層。第一互連層可以包括位於一個或多個層間介電層中的第一多個互連。如圖9B所示，可以在儲存堆疊體904和立體（3D） NAND儲存串910的陣列之上形成互連層920。互連層920可以包括位於多個層間介電層中的中段（MEOL）互連和/或後段（BEOL）互連，以實現與立體（3D） NAND儲存串910的陣列的電性連接。在本發明的其中一些實施例中，互連層920包括多個層間介電層以及透過多種製程在所述層間介電層中形成的互連。例如，互連層920中的互連，可以包括透過一種或多種薄膜沉積製程來沉積的導電材料，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍或其任何組合。用於形成互連的製造製程還可以包括微影、化學機械拋光（CMP）、濕式/乾式蝕刻或者任何其他適當製程。層間介電層可以包括透過一種或多種薄膜沉積製程來沉積的介電材料，所述薄膜沉積製程包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。圖9B中所示的層間介電層和互連可以被統稱為互連層920。
方法1600進行至操作步驟1606，如圖16A所示，其中，在第一互連層之上形成第一鍵合層。第一鍵合層可以包括多個第一鍵合接觸點。如圖9B所示，在互連層920之上形成鍵合層922。鍵合層922可以包括被介電包圍的多個鍵合接觸點924。在本發明的其中一些實施例中，透過一種或多種薄膜沉積製程（其包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合），在互連層920的頂表面上沉積介電層。之後，可以透過首先使用圖案化製程（例如，對介電層中的介電材料的微影以及乾式/濕式蝕刻）來對透過介電層的接觸孔進行圖案化，來形成透過介電層並且與互連層920中的互連相接觸的鍵合接觸點924。可以利用導體（例如，銅）來填充接觸孔。在本發明的其中一些實施例中，填充接觸孔包括在對導體進行沉積之前對黏合（膠黏）層、阻隔層和/或晶種層進行沉積。
方法1600進行至操作步驟1608，如圖16A所示，其中，在第二基底之上形成動態隨機存取記憶體（DRAM）單元的陣列。第二基底可以是矽基底。在本發明的其中一些實施例中，為了形成動態隨機存取記憶體（DRAM）單元的陣列，在第二基底上形成多個電晶體，並且形成在電晶體之上並且與電晶體相接觸的多個電容器。在本發明的其中一些實施例中，動態隨機存取記憶體（DRAM）單元的陣列的週邊電路也形成在第二基底上。
如圖10A所示，在矽基底1002上形成多個電晶體1004。電晶體1004可以是透過多個製程形成的，所述製程包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（CMP）以及任何其他適當製程。在本發明的其中一些實施例中，透過離子注入和/或熱擴散來在矽基底1002中形成摻雜區，所述摻雜區例如用來當作電晶體1004的源極區和/或汲極區。在本發明的其中一些實施例中，還透過濕式/乾式蝕刻和薄膜沉積來在矽基底1002中形成隔離區（例如，淺溝槽隔離（STI））。
如圖10B所示，形成電晶體1004（即，動態隨機存取記憶體（DRAM）選擇電晶體1004）之上並且與電晶體1004相接觸的多個電容器1006。可以透過光學對準步驟（photography）來將各個電容器1006圖案為與相應的動態隨機存取記憶體（DRAM）選擇電晶體1004對準，以形成1T1C儲存單元，例如，透過將電容器1006的一個電極與相應的動態隨機存取記憶體（DRAM）選擇電晶體1004的一個節點電性連接。在本發明的其中一些實施例中，也形成位元線1007和公共板1009，以用於將動態隨機存取記憶體（DRAM）選擇電晶體1004和電容器1006電性連接。電容器1006可以是透過多種製程形成的，所述製程包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（CMP）以及任何其他適當製程。由此形成了動態隨機存取記憶體（DRAM）單元1008的陣列（各個動態隨機存取記憶體（DRAM）單元具有動態隨機存取記憶體（DRAM）選擇電晶體1004和電容器1006）。
方法1600進行至操作步驟1610，如圖16A所示，其中，在動態隨機存取記憶體（DRAM）單元的陣列之上形成第二互連層。第二互連層可以包括位於一個或多個層間介電層中的第二多個互連。如圖10C所示，可以在動態隨機存取記憶體（DRAM）單元1008的陣列之上形成互連層1014。互連層1014可以包括位於多個層間介電層中的中段（MEOL）互連和/或後段（BEOL）互連，以實現與動態隨機存取記憶體（DRAM）單元1008的陣列的電性連接。在本發明的其中一些實施例中，互連層1014包括多個層間介電層以及透過多種製程在所述層間介電層中形成的互連。例如，互連層1014中的互連可以包括透過一種或多種薄膜沉積製程（其包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍或其任何組合）來沉積的導電材料。用於形成互連的製造製程還可以包括微影、化學機械拋光（CMP）、濕式/乾式蝕刻或者任何其他適當製程。層間介電層可以包括透過一種或多種薄膜沉積製程（其包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）來沉積的介電材料。圖10C中所示的層間介電層和互連可以被統稱為互連層1014。
方法1600進行至操作步驟1612，如圖16A所示，其中，在第二互連層之上形成第二鍵合層。第二鍵合層可以包括多個第二鍵合接觸點。如圖10C所示，在互連層1014之上形成鍵合層1016。鍵合層1016可以包括被介電包圍的多個鍵合接觸點1018。在本發明的其中一些實施例中，透過一種或多種薄膜沉積製程（其包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）在互連層1014的頂表面上沉積介電層。之後，可以首先透過使用圖案化製程（例如，對介電層中的介電材料的微影以及乾式/濕式蝕刻）來對穿過介電層的接觸孔進行圖案化，來形成穿過介電層並且與互連層1014中的互連相接觸的鍵合接觸點1018。可以利用導體（例如，銅）來填充接觸孔。在本發明的其中一些實施例中，填充接觸孔包括在對導體進行沉積之前對黏合（膠黏）層、阻隔層和/或晶種層進行沉積。
方法1600進行至操作步驟1614，如圖16A所示，其中，在第三基底之上形成靜態隨機存取記憶體（SRAM）單元的陣列。第三基底可以是矽基底。在本發明的其中一些實施例中，為了形成靜態隨機存取記憶體（SRAM）單元的陣列，在第三基底上形成多個電晶體。在本發明的其中一些實施例中，也在第三基底上形成以下各項中的至少一項的週邊電路：靜態隨機存取記憶體（SRAM）單元的陣列、NAND儲存單元的陣列或者動態隨機存取記憶體（DRAM）單元的陣列。
如圖8A所示，透過多種製程（其包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、化學機械拋光（CMP）以及任何其他適當製程）在矽基底802上形成多個電晶體804。在本發明的其中一些實施例中，透過離子注入和/或熱擴散來在矽基底802中形成摻雜區，所述摻雜區例如用來當作電晶體804的源極區和/或汲極區。在本發明的其中一些實施例中，還透過濕式/乾式蝕刻和薄膜沉積來在矽基底802中形成隔離區（例如，淺溝槽隔離（STI））。電晶體804能夠在矽基底802上形成元件層806。在本發明的其中一些實施例中，元件層806包括靜態隨機存取記憶體（SRAM）單元803的陣列和週邊電路805。
方法1600進行至操作步驟1616，如圖16B所示，其中，在靜態隨機存取記憶體（SRAM）單元的陣列之上形成第三互連層。第三互連層可以包括位於一個或多個層間介電層中的第三多個互連。如圖8B所示，可以在包括靜態隨機存取記憶體（SRAM）單元803的陣列的元件層806之上形成互連層814。互連層814可以包括位於多個層間介電層中的中段（MEOL）互連和/或後段（BEOL）互連，以實現與元件層806的電性連接。在本發明的其中一些實施例中，互連層814包括多個層間介電層，以及透過多種製程在所述層間介電層中形成的互連。例如，互連層814中的互連可以包括透過一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、無電鍍或其任何組合）沉積的導電材料。用於形成互連的製造製程還可以包括微影、化學機械拋光（CMP）、濕式/乾式蝕刻或者任何其他適當製程。層間介電層可以包括透過一種或多種薄膜沉積製程（包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）沉積的介電材料。圖8B所示的層間介電層和互連可以被統稱為互連層814。
方法1600進行至操作步驟1618，如圖16B所示，其中，在第三互連層之上形成第三鍵合層。第三鍵合層可以包括多個第三鍵合接觸點。如圖8B所示，在互連層814之上形成鍵合層816。鍵合層816可以包括被介電包圍的多個鍵合接觸點818。在本發明的其中一些實施例中，透過一種或多種薄膜沉積製程（其包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）在互連層814的頂表面上沉積介電層。之後，可以透過首先使用圖案化製程（例如，對介電層中的介電材料的微影以及乾式/濕式蝕刻）對透過介電層的接觸孔進行圖案化，來形成透過介電層並且與互連層814中的互連相接觸的鍵合接觸點818。可以利用導體（例如，銅）來填充接觸孔。在本發明的其中一些實施例中，填充接觸孔包括在對導體進行沉積之前，對阻隔層、黏合層和/或晶種層進行沉積。
方法1600進行至操作步驟1620，如圖16B所示，其中，將第三半導體結構按照面對面的方式，與第一半導體結構和第二半導體結構中的其中一個鍵合，以形成具有第一鍵合介面的已經被鍵合的結構，其中第一鍵合介面具在第三鍵合層與以下鍵合層中的其中一個鍵合層之間：第一鍵合層和第二鍵合層。在本發明的其中一些實施例中，第一半導體結構和第二半導體結構中的一個在已經被鍵合的結構中位於第三半導體結構之上。在本發明的其中一些實施例中，第三鍵合接觸點在第一鍵合介面處與第一鍵合接觸點和第二鍵合接觸點中的一個相接觸。鍵合可以是混合鍵合。在本發明的其中一些實施例中，將第一半導體結構與第三半導體結構鍵合。在本發明的其中一些實施例中，將第二半導體結構與第三半導體結構鍵合。
如圖11A所示，將矽基底902和形成於其上的元件（例如，儲存堆疊體904和透過所述儲存堆疊體904形成的立體（3D） NAND儲存串910的陣列）上下顛倒。將朝下的鍵合層922與朝上的鍵合層816鍵合，即，按照面對面的方式，由此形成第一鍵合介面1102（如圖11B所示）。也就是說，矽基底902和形成於矽基底902上的元件，可以按照面對面的方式與矽基底802和形成於矽基底802上的元件鍵合。在本發明的其中一些實施例中，在鍵合之前，對鍵合表面應用處理製程，例如，電漿處理、濕式處理和/或熱處理。儘管圖11A中未示出，但是在一些其他實施例中，可以將矽基底1002和形成於矽基底1002上的元件（例如，動態隨機存取記憶體（DRAM）單元1008的陣列）上下顛倒，並且可以將朝下的鍵合層1016與朝上的鍵合層816鍵合，即，按照面對面的方式。在鍵合之後，鍵合層922中的鍵合接觸點924與鍵合層816中的鍵合接觸點818相互對準並且相互接觸，使得儲存堆疊體904和透過儲存堆疊體904形成的立體（3D） NAND儲存串910的陣列，能夠電性連接至元件層806（例如，其中的靜態隨機存取記憶體（SRAM）單元803的陣列和週邊電路805）。在鍵合之後，可以在元件層806（例如，其中的靜態隨機存取記憶體（SRAM）單元803的陣列和週邊電路805）和儲存堆疊體904（和透過儲存堆疊體904形成的立體（3D） NAND儲存串910的陣列）之間形成第一鍵合介面1102，如圖11B所示。
方法1600進行至操作步驟1622，如圖16B所示，其中，將已經被鍵合的結構中的第三基底減薄，以形成半導體層。在本發明的其中一些實施例中，形成垂直地延伸穿過減薄後的第三基底的接觸以與第三互連層相接觸。
如圖11B所示，矽基底802（如圖11A所示）在鍵合之後被減薄，使得減薄的矽基底802能夠用作半導體層1104，例如，單晶矽層。在一個示例中，例如，利用蝕刻製程與化學機械拋光（CMP）製程的組合，半導體層1104的厚度可以在大約1 微米（µm）和大約20 微米（µm）之間，例如，在1 微米和20 微米之間（例如，1 微米、2 微米、3 微米、4 微米、5 微米、6 微米、7 微米、8 微米、9 微米、10 微米、15 微米、20 微米，位於由這些值中的任何值的下端限定的任何範圍內，或者位於這些值中的任何兩個值限定的任何範圍內）。應當理解，在本發明的其中一些實施例中，透過進一步施加額外的蝕刻製程，可以將半導體層1104的厚度進一步下降到1 微米以下，例如，位於次微米（sub-micro）範圍內。如圖11B所示，使用乾式蝕刻和/或濕式蝕刻，並且接著透過一種或多種薄膜（例如，金屬膜）沉積製程（其包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）形成垂直地延伸穿過半導體層1104的接觸1107。由此形成的接觸1107可以與互連層814中的互連相接觸，以實現電性連接。
方法1600進行至操作步驟1624，如圖16B所示，其中，第四鍵合層形成在減薄後的第三基底上，並且與接觸相接觸。第四鍵合層可以包括多個第四鍵合接觸點。在本發明的其中一些實施例中，第三鍵合層和第四鍵合層位於靜態隨機存取記憶體（SRAM）單元的陣列的兩側。
如圖11B所示，鍵合層1106形成在半導體層1104上。鍵合層1106可以包括多個鍵合接觸點1108，所述多個鍵合接觸點1108被介電層包圍，並且與接觸1107相接觸，以實現與互連層814中的互連的電性連接。根據本發明的一些實施例，鍵合層816和鍵合層1106位於包括靜態隨機存取記憶體（SRAM）單元803的陣列的元件層806的兩側。在本發明的其中一些實施例中，透過一種或多種薄膜沉積製程（其包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合）在半導體層1104上沉積介電層。之後，可以透過首先使用圖案化製程（例如，對介電層中的介電材料的微影以及乾式/濕式蝕刻）來將透過介電層的接觸孔圖案化，來形成透過介電層並且與互連層814中的互連相接觸的鍵合接觸點1108。可以採用導體（例如，銅）填充接觸孔。在本發明的其中一些實施例中，填充接觸孔包括在對導體進行沉積之前對阻隔層、黏合層和/或晶種層進行沉積。
方法1600進行至操作步驟1626，如圖16B中所示，其中，將已經被鍵合的結構，按照面對面的方式與第一半導體結構和第二半導體結構中的另一個鍵合，以形成第二鍵合介面，其中第二鍵合介面在第四鍵合層與以下鍵合層中的另一個鍵合層之間：第一鍵合層和第二鍵合層。在本發明的其中一些實施例中，在鍵合之後，已經被鍵合的結構位於第一半導體結構和第二半導體結構中的另一個半導體結構之上。在本發明的其中一些實施例中，第四鍵合接觸點在第二鍵合介面處，與第一鍵合接觸點和第二鍵合接觸點中的一個鍵合接觸點相接觸。鍵合可以是混合鍵合。在本發明的其中一些實施例中，將已經被鍵合的結構與第一半導體結構鍵合。在本發明的其中一些實施例中，將已經被鍵合的結構與第二半導體結構鍵合。
如圖12A所示，將朝下的鍵合層1106與位於矽基底1002之上的朝上的鍵合層1016鍵合，即，按照面對面的方式，由此形成第二鍵合介面1202（如圖12B中所示）。也就是說，矽基底902和形成於矽基底902上的元件（即，圖11B中的已經被鍵合的結構）可以按照面對面的方式與矽基底1002和形成於矽基底1002上的元件（例如，動態隨機存取記憶體（DRAM）單元1008的陣列）鍵合。在本發明的其中一些實施例中，在鍵合之前，對鍵合表面應用處理製程，例如，電漿處理、濕式處理和/或熱處理。在鍵合之後，將鍵合層1106中的鍵合接觸點1108與鍵合層1016中的鍵合接觸點1018相互對準並且相互接觸，使得立體（3D） NAND儲存串910的陣列和元件層806（例如，其中的靜態隨機存取記憶體（SRAM）單元803的陣列和週邊電路805）能夠電性連接至動態隨機存取記憶體（DRAM）單元1008的陣列。在鍵合之後，在元件層806（例如，其中的靜態隨機存取記憶體（SRAM）單元803的陣列和週邊電路805）和動態隨機存取記憶體（DRAM）單元1008的陣列之間可以形成第二鍵合介面1202，如圖12B所示。
方法1600進行至操作步驟1628，如圖16B所示，其中，將第一基底或第二基底減薄，以形成另一半導體層。如圖11B所示，在鍵合之後位於已經被鍵合晶片的頂部（例如，如圖12A所示位於矽基底1002之上）的矽基底902被減薄，使得減薄的矽基底902能夠用作半導體層1204（例如，單晶矽層）。在一個示例中，例如，利用蝕刻製程與化學機械拋光（CMP）製程的組合，半導體層1204的厚度可以位於大約1 微米和大約20 微米之間，例如，在1 微米和20 微米之間（例如，1 微米、2 微米、3 微米、4 微米、5 微米、6 微米、7 微米、8 微米、9 微米、10 微米、15 微米、20 微米，位於由這些值中的任何值的下端限定的任何範圍內，或者位於這些值中的任何兩個值限定的任何範圍內）。應當理解，在本發明的其中一些實施例中，透過進一步施加額外的蝕刻製程，可以將半導體層1204的厚度進一步下降到1 微米以下，例如，位於次微米範圍內。還應當理解，當矽基底1002是位於已經被鍵合的晶片的頂部（例如，位於矽基底902之上）的基底時，可以透過將矽基底1002減薄來形成另一半導體層。
方法1600進行至操作步驟1630，如圖16B所示，其中，在半導體層之上形成襯墊引出（pad-out）互連層。如圖12B所示，在半導體層1204之上形成襯墊引出（pad-out）互連層1206。襯墊引出（pad-out）互連層1206可以包括形成於一個或多個層間介電層中的互連，例如，襯墊接觸1208。襯墊接觸1208可以包括導電材料，所述導電材料包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜矽、矽化物或其任何組合。層間介電層可以包括介電材料，所述介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電或其任何組合。在本發明的其中一些實施例中，在鍵合和減薄之後，例如透過濕式/乾式蝕刻以及接著對導電材料進行沉積，來形成垂直地延伸穿過半導體層1204的接觸1210。接觸1210可以與襯墊引出（pad-out）互連層1206和互連層920中的互連相接觸。
應當理解，儘管圖8A、8B、9A、9B、10A、10B、10C、11A、11B、12A、12B、16A和16B中描繪的半導體元件包括圖1和圖2中描繪的立體（3D）記憶體元件100和200，但是可以按照與上文參考圖8A、8B、9A、9B、10A、10B、10C、11A、11B、12A、12B、16A和16B描述的相同的脈絡來實現圖3和圖4中的立體（3D）記憶體元件300和400，這裡不再重複。
應當理解，在本發明的其中一些實施例中，本文公開的動態隨機存取記憶體（DRAM）可以包括多堆疊體動態隨機存取記憶體（DRAM）單元。例如，圖13繪示出了根據一些實施例的具有多堆疊體動態隨機存取記憶體（DRAM）單元的示例性半導體結構1300的截面圖。將不重複包括動態隨機存取記憶體（DRAM）單元的兩種半導體結構704和1300中的類似結構的細節（例如，材料、製造製程、功能等）。根據本發明的一些實施例，半導體結構1300包括第一動態隨機存取記憶體（DRAM）堆疊體1302和位於第一動態隨機存取記憶體（DRAM）堆疊體1302之上的第二動態隨機存取記憶體（DRAM）堆疊體1304。如圖13所示，第一動態隨機存取記憶體（DRAM）堆疊體1302可以包括基底1306以及位於基底1306之上的動態隨機存取記憶體（DRAM）單元1308的陣列。在本發明的其中一些實施例中，各個動態隨機存取記憶體（DRAM）單元1308包括形成於基底1306上的動態隨機存取記憶體（DRAM）選擇電晶體1310，以及位於動態隨機存取記憶體（DRAM）選擇電晶體1310之上並且與動態隨機存取記憶體（DRAM）選擇電晶體1310相接觸的電容器1312。第一動態隨機存取記憶體（DRAM）堆疊體1302還可以包括與動態隨機存取記憶體（DRAM）選擇電晶體1310相接觸的位元線1314。第一動態隨機存取記憶體（DRAM）堆疊體1302還可以包括位於動態隨機存取記憶體（DRAM）單元1308的陣列之上的互連層1316。
如圖13所示，第二動態隨機存取記憶體（DRAM）堆疊體1304可以包括位於互連層1316之上的矽化物層1318以及位於矽化物層1318上的多晶矽層1320。根據本發明的一些實施例，矽化物層1318包括一層或多層的矽化物材料，例如矽化鎢、矽化鈦、矽化鈷或其任何組合。在本發明的其中一些實施例中，對多晶矽層1320進行摻雜，以實現較高的導電性。在本發明的其中一些實施例中，第二動態隨機存取記憶體（DRAM）堆疊體1304還包括位於多晶矽層1320之上的動態隨機存取記憶體（DRAM）單元1322的陣列。在本發明的其中一些實施例中，各個動態隨機存取記憶體（DRAM）單元1322包括形成於多晶矽層1320上的動態隨機存取記憶體（DRAM）選擇電晶體1324以及位於動態隨機存取記憶體（DRAM）選擇電晶體1324之上並且與動態隨機存取記憶體（DRAM）選擇電晶體1324相接觸的電容器1326。第二動態隨機存取記憶體（DRAM）堆疊體1304還可以包括與動態隨機存取記憶體（DRAM）選擇電晶體1324相接觸的位元線1328。第二動態隨機存取記憶體（DRAM）堆疊體1304還可以包括位於動態隨機存取記憶體（DRAM）單元1308的陣列之上的互連層1323以及位於互連層1323之上的包括鍵合接觸點1327的鍵合層1325。在本發明的其中一些實施例中，半導體結構1300還包括垂直地延伸穿過矽化物層1318和多晶矽層1320的接觸1329，以將第二動態隨機存取記憶體（DRAM）堆疊體1304的鍵合層1325、互連層1323與第一動態隨機存取記憶體（DRAM）堆疊體1302的互連層1316電性連接。
應當理解，在本發明的其中一些實施例中，除了立體（3D） NAND儲存串的陣列之外或者代替立體（3D） NAND儲存串的陣列，本文公開的NAND記憶體可以包括平面（2D） NAND儲存單元的陣列。例如，根據本發明的一些實施例，圖14繪示出了具有平面（2D） NAND儲存單元的示例性半導體結構1400的截面圖。半導體結構1400包括NAND快閃記憶體元件，其中，儲存單元是以位於基底1402上的平面（2D） NAND儲存單元1403的陣列的形式提供的。平面（2D） NAND儲存單元1403的陣列可以包括多個平面（2D） NAND儲存串，其中的每一個包括透過源極/汲極1405（與NAND閘極類似）串聯連接的多個儲存單元，以及分別位於平面（2D） NAND儲存串的末端兩個選擇電晶體1407。在本發明的其中一些實施例中，各個平面（2D） NAND儲存單元1403包括具有垂直堆疊的浮動閘極1409和控制閘極1411的浮動閘極電晶體。在本發明的其中一些實施例中，浮動閘極電晶體還包括介電層，例如垂直設置在控制閘極1411和浮動閘極1409之間的阻擋層以及設置在浮動閘極1409之下的穿隧層。可以橫向地在源極/汲極1405之間並且在閘極堆疊體（包括穿隧層、浮動閘極1409、阻擋層和控制閘極1411）之下形成通道。根據本發明的一些實施例，各個通道受被透過控制閘極1411施加至相應的閘極堆疊體的電壓信號控制。應當理解，平面（2D） NAND儲存單元1403可以包括電荷捕獲電晶體，所述電荷捕獲電晶體利用儲存層來代替浮動閘極1409。
在本發明的其中一些實施例中，半導體結構1400還包括位於平面（2D） NAND儲存單元1403的陣列之上的互連層1413，以傳送讀取或存入平面（2D） NAND儲存單元1403的陣列的電信號。互連層1413可以包括多個互連，包括互連線和通孔接觸。在本發明的其中一些實施例中，互連層1413中的互連還包括例如位元線接觸和字元線接觸的局部互連。在本發明的其中一些實施例中，半導體結構1400還包括位於互連層1413和平面（2D） NAND儲存單元1403的陣列之上的鍵合層1415。鍵合層1415可以包括多個鍵合接觸點1417以及圍繞鍵合接觸點1417並且對鍵合接觸點1417電性隔離的介電層。
應當理解，儘管上文公開的在其中形成靜態隨機存取記憶體（SRAM）的半導體結構（例如，706和707）均包括靜態隨機存取記憶體（SRAM）、NAND記憶體和/或動態隨機存取記憶體（DRAM）的週邊電路，但是在本發明的其中一些實施例中，週邊電路的全部或部分可以不包含在已經被鍵合的半導體元件中的該半導體結構中。還應當理解，儘管上文公開的在其中形成NAND記憶體的半導體結構（例如，第一半導體結構702和第一半導體結構703）均不包括NAND記憶體的週邊電路，但是在本發明的其中一些實施例中，週邊電路的全部或部分可以包含在已經被鍵合的半導體元件中的該半導體結構中。還應當理解，儘管上文公開的在其中形成動態隨機存取記憶體（DRAM）的半導體結構（例如，第二半導體結構704和第二半導體結構705）均不包括動態隨機存取記憶體（DRAM）的週邊電路，但是在本發明的其中一些實施例中，週邊電路的全部或部分可以包含在已經被鍵合的半導體元件中的該半導體結構中。
例如，圖15A繪示出了根據一些實施例的具有NAND記憶體和週邊電路的示例性半導體結構1500的截面圖。僅出於例示的目的，半導體結構1500中的NAND記憶體1504包括在基底1502之上垂直地延伸穿過儲存堆疊體715的立體（3D） NAND儲存串717的陣列，如上文參考圖7B在第一半導體結構703中所詳述的。將不再重複這兩種半導體結構703和1500中的類似結構的細節（例如，材料、製造製程、功能等）。應當理解，在其他實施例中，NAND記憶體1504可以包括平面（2D） NAND儲存單元（例如，1403）的陣列。
如圖15A所示，半導體結構1500還包括形成在基底1502上並且位於NAND記憶體1504（例如，立體（3D） NAND儲存串717的陣列）之外的週邊電路1506。NAND記憶體1504和NAND記憶體1504的週邊電路1506兩者可以形成在相同平面中，例如，形成在基底1502上。週邊電路1506可以是用於感測和控制NAND記憶體1504的週邊電路的全部或部分，其包括以下各項中的一項或多項：頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者電路的任何主動或被動元件（例如，電晶體、二極體、電阻器或電容器）。在本發明的其中一些實施例中，週邊電路1506包括多個電晶體1508。電晶體1508可以形成於基底1502“上”，其中，電晶體1508的全部或部分形成於基底1502中（例如，位於基底1502的頂表面之下）和/或直接形成於基底1502上。還可以在基底1502中形成隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，電晶體1508的源極區和汲極區）。根據本發明的一些實施例，利用改進的邏輯製程（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3 奈米、2 奈米等技術節點），電晶體1508是高速的電晶體。
在本發明的其中一些實施例中，半導體結構1500還包括位於NAND記憶體1504（例如，儲存堆疊體715、立體（3D） NAND儲存串717）和週邊電路1506之上的互連層1510，以傳送讀取或存入立體（3D） NAND儲存串717和週邊電路1506的電信號。互連層1510可以包括多個互連，包括互連線和通孔接觸。NAND記憶體1504（例如，立體（3D） NAND儲存串717）和週邊電路1506還可以透過互連層1510中的互連電性連接。在本發明的其中一些實施例中，半導體結構1500還包括位於互連層1510、儲存堆疊體715（以及透過其的立體（3D） NAND儲存串717）和週邊電路1506之上的鍵合層1512。鍵合層1512可以包括多個鍵合接觸點1514以及圍繞鍵合接觸點1514並且對鍵合接觸點1514電性隔離的介電層。
在相同半導體結構中，NAND記憶體與NAND記憶體的週邊電路的相對位置不限於位於與圖15A所示相同的平面中。在本發明的其中一些實施例中，NAND記憶體的週邊電路位於NAND記憶體之上。在本發明的其中一些實施例中，NAND記憶體的週邊電路位於NAND記憶體之下。例如，圖15B繪示出了根據一些實施例的具有NAND記憶體和週邊電路的另一示例性半導體結構1501的截面圖。半導體結構1501與半導體結構703類似，兩者均包括儲存堆疊體715、立體（3D） NAND儲存串717的陣列、位於儲存堆疊體715之上的互連層723以及位於互連層723之上的鍵合層725。因此不再重複兩種半導體結構703和1501中的類似結構的細節（例如，材料、製造製程、功能等）。
與半導體結構703不同，半導體結構1501還包括位於基底1503上的、位於儲存堆疊體715（和透過其的立體（3D） NAND儲存串717）之下的週邊電路1507。週邊電路1507可以是用於感測和控制立體（3D） NAND儲存串717的週邊電路的全部或部分，其包括以下各項中的一項或多項：頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓參考或者電路的任何主動或被動元件（例如，電晶體、二極體、電阻器或電容器）。在一些實施方案中，週邊電路1507包括多個電晶體1509。電晶體1509可以形成於基底1503“上”，其中，電晶體1509的全部或部分形成於半導體層1503中（例如，位於基底1503的頂表面之下）和/或直接形成於基底1503上。還可以在基底1503中形成隔離區（例如，淺溝槽隔離（STI））和摻雜區（例如，電晶體1509的源極區和汲極區）。根據本發明的一些實施例，利用改進的邏輯製程（例如，90 奈米、65 奈米、45 奈米、32 奈米、28 奈米、20 奈米、16 奈米、14 奈米、10 奈米、7 奈米、5 奈米、3 奈米、 2奈米等技術節點），電晶體1509是高速的電晶體。
在本發明的其中一些實施例中，半導體結構1501還包括被形成為垂直位於週邊電路1507和儲存堆疊體715（以及透過其的立體（3D） NAND儲存串717）之間的互連層1511，以將立體（3D） NAND儲存串717和週邊電路1507電性連接，以用於在立體（3D） NAND儲存串717和週邊電路1507之間傳送電信號。互連層1511可以包括多個互連，包括互連線和通孔接觸。立體（3D） NAND儲存串717和週邊電路1507還可以透過互連層1511中的互連電性連接。在本發明的其中一些實施例中，半導體結構1501還包括半導體層1505，可以在所述半導體層1505之上形成儲存堆疊體715（以及透過其的立體（3D） NAND儲存串717）。半導體層1505可以是例如透過一種或多種薄膜沉積製程，在互連層1511之上形成的多晶矽層。之後，在半導體層1505之上形成儲存堆疊體715。應當理解，儘管週邊電路1507如圖15B所示位於儲存堆疊體715（和透過其的立體（3D） NAND儲存串717）之下，但是在本發明的其中一些實施例中，週邊電路1507可以位於儲存堆疊體715（和透過其的立體（3D） NAND儲存串717）之上。
儘管圖15A和圖15B中的半導體結構1500和1501包括NAND快閃記憶體，但是應當理解，包括動態隨機存取記憶體（DRAM）的半導體結構可以具有與半導體結構1500和1501類似的配置。例如，本文公開的包括動態隨機存取記憶體（DRAM）的半導體結構（例如，第二半導體結構704和第二半導體結構705）還可以包括動態隨機存取記憶體（DRAM）單元的週邊電路的全部或部分。動態隨機存取記憶體（DRAM）單元的週邊電路可以與動態隨機存取記憶體（DRAM）單元位於相同的平面中（例如，位於動態隨機存取記憶體（DRAM）單元陣列之外），可以位於動態隨機存取記憶體（DRAM）單元陣列之上，和/或可以位於動態隨機存取記憶體（DRAM）單元陣列之下。
根據本發明內容的一個方面，一種立體（3D）記憶體元件包括第一半導體結構，所述第一半導體結構包括：NAND儲存單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。立體（3D）記憶體元件還包括第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。立體（3D）記憶體元件還包括第三半導體結構，所述第三半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列、包括多個第三鍵合接觸點的第三鍵合層、和包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於靜態隨機存取記憶體（SRAM）單元的陣列的兩側。立體（3D）記憶體元件還包括位於第一鍵合層和第三鍵合層之間的第一鍵合介面。第一鍵合接觸點在第一鍵合介面處與第三鍵合接觸點相接觸。立體（3D）記憶體元件還包括位於第二鍵合層和第四鍵合層之間的第二鍵合介面。第二鍵合接觸點在第二鍵合介面處與第四鍵合接觸點相接觸。
在本發明的其中一些實施例中，第二半導體結構包括：基底、位於基底之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上的第二鍵合層。
在本發明的其中一些實施例中，第三半導體結構包括：位於第二鍵合層之上的第四鍵合層、位於第四鍵合層之上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上的第三鍵合層。
在本發明的其中一些實施例中，第一半導體結構包括：位於第三鍵合層之上的第一鍵合層、位於第一鍵合層之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上並且與NAND儲存單元的陣列相接觸的半導體層。在本發明的其中一些實施例中，NAND儲存單元的陣列包括立體（3D） NAND儲存串或平面（2D） NAND儲存單元中的至少一項。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。在本發明的其中一些實施例中，半導體層包括單晶矽。在本發明的其中一些實施例中，半導體層包括多晶矽。
在本發明的其中一些實施例中，第一半導體結構包括：基底、位於基底之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上的第一鍵合層。在本發明的其中一些實施例中，NAND儲存單元的陣列包括立體（3D） NAND儲存串或平面（2D） NAND儲存單元中的至少一項。
在本發明的其中一些實施例中，第三半導體結構包括：位於第一鍵合層之上的第三鍵合層、位於第三鍵合層之上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上的第四鍵合層。
在本發明的其中一些實施例中，第二半導體結構包括：位於第四鍵合層之上的第二鍵合層、位於第二鍵合層之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上並且與動態隨機存取記憶體（DRAM）單元的陣列相接觸的半導體層。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。在本發明的其中一些實施例中，半導體層包括單晶矽。
在本發明的其中一些實施例中，第一半導體結構、第二半導體結構和第三半導體結構中的至少一個半導體結構還包括週邊電路。
在本發明的其中一些實施例中，第一半導體結構包括垂直位於第一鍵合層和NAND儲存單元的陣列之間的第一互連層，以及第二半導體結構包括垂直位於第二鍵合層和動態隨機存取記憶體（DRAM）單元的陣列之間的第二互連層。
在本發明的其中一些實施例中，靜態隨機存取記憶體（SRAM）單元的陣列透過第一互連層以及第一鍵合接觸點和第三鍵合接觸點電性連接至NAND儲存單元的陣列，以及靜態隨機存取記憶體（SRAM）單元的陣列透過第二互連層以及第二鍵合接觸點和第四鍵合接觸點電性連接至動態隨機存取記憶體（DRAM）單元的陣列。在本發明的其中一些實施例中，NAND儲存單元的陣列透過第一互連層和第二互連層以及第一鍵合接觸點、第二鍵合接觸點、第三鍵合接觸點和第四鍵合接觸點電性連接至動態隨機存取記憶體（DRAM）單元的陣列。
在本發明的其中一些實施例中，立體（3D）記憶體元件不包括處理器。
根據本發明內容的另一方面，一種立體（3D）記憶體元件包括第一半導體結構，所述第一半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。立體（3D）記憶體元件還包括第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。立體（3D）記憶體元件還包括第三半導體結構，所述第三半導體結構包括：NAND儲存單元的陣列、包括多個第三鍵合接觸點的第三鍵合層、和包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於NAND儲存單元的陣列的兩側。立體（3D）記憶體元件還包括位於第一鍵合層和第三鍵合層之間的第一鍵合介面。第一鍵合接觸點在第一鍵合介面處與第三鍵合接觸點相接觸。立體（3D）記憶體元件還包括位於第二鍵合層和第四鍵合層之間的第二鍵合介面。第二鍵合接觸點在第二鍵合介面處與第四鍵合接觸點相接觸。
在本發明的其中一些實施例中，第二半導體結構包括：基底、位於基底之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上的第二鍵合層。
在本發明的其中一些實施例中，第三半導體結構包括：位於第二鍵合層之上的第四鍵合層、位於第四鍵合層之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上的第三鍵合層。
在本發明的其中一些實施例中，第一半導體結構包括：位於第三鍵合層之上的第一鍵合層、位於第一鍵合層之上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上並且與靜態隨機存取記憶體（SRAM）單元的陣列相接觸的半導體層。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，第一半導體結構包括：基底、位於基底上的靜態隨機存取記憶體（SRAM）單元的陣列、以及位於靜態隨機存取記憶體（SRAM）單元的陣列之上的第一鍵合層。
在本發明的其中一些實施例中，第三半導體結構包括：位於第一鍵合層之上的第三鍵合層、位於第三鍵合層之上的NAND儲存單元的陣列、以及位於NAND儲存單元的陣列之上的第四鍵合層。
在本發明的其中一些實施例中，第二半導體結構包括：位於第四鍵合層之上的第二鍵合層、位於第二鍵合層之上的動態隨機存取記憶體（DRAM）單元的陣列、以及位於動態隨機存取記憶體（DRAM）單元的陣列之上並且與動態隨機存取記憶體（DRAM）單元的陣列相接觸的半導體層。
在本發明的其中一些實施例中，半導體結構還包括位於半導體層之上的襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，第一半導體結構、第二半導體結構和第三半導體結構中的至少一個半導體結構還包括週邊電路。
在本發明的其中一些實施例中，立體（3D）記憶體元件不包括處理器。
根據本發明內容的另一方面，公開了一種用於形成立體（3D）記憶體元件的方法。形成第一半導體結構，所述第一半導體結構包括：NAND儲存單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。形成第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。形成第三半導體結構，所述第三半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第三鍵合接觸點的第三鍵合層。將第三半導體結構按照面對面的方式與第一半導體結構和第二半導體結構中的一個鍵合，以形成具有第一鍵合介面的已經被鍵合的結構，其中第一鍵合介面位於第三鍵合層與以下鍵合層中的一個鍵合層之間：第一鍵合層和第二鍵合層。在第三半導體結構中形成包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於靜態隨機存取記憶體（SRAM）單元的陣列的兩側。將已經被鍵合的結構按照面對面的方式與第一半導體結構和第二半導體結構中的另一個鍵合，以形成位於第四鍵合層與以下鍵合層中的另一個鍵合層之間的第二鍵合介面：第一鍵合層和第二鍵合層。
在本發明的其中一些實施例中，為了形成第一半導體結構，在第一基底之上形成NAND儲存單元的陣列，在NAND儲存單元的陣列之上形成第一互連層，以及在第一互連層之上形成第一鍵合層。在本發明的其中一些實施例中，為了形成第一半導體結構，在第一基底上形成週邊電路。
在本發明的其中一些實施例中，為了形成第二半導體結構，在第二基底之上形成動態隨機存取記憶體（DRAM）單元的陣列，在動態隨機存取記憶體（DRAM）單元的陣列之上形成第二互連層，以及在第二互連層之上形成第二鍵合層。在本發明的其中一些實施例中，為了形成第二半導體結構，在第二基底上形成週邊電路。
在本發明的其中一些實施例中，為了形成第三半導體結構，在第三基底上形成靜態隨機存取記憶體（SRAM）單元的陣列，在靜態隨機存取記憶體（SRAM）單元的陣列之上形成第三互連層，以及在第三互連層之上形成第三鍵合層。
在本發明的其中一些實施例中，在將第三半導體結構與第一半導體結構和第二半導體結構中的一個鍵合之後，將第三基底減薄，將垂直地延伸穿過減薄的第三基底的接觸形成為與第三互連層相接觸；以及形成在減薄的第三基底上並且與接觸相接觸的第四鍵合層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之上。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第一基底減薄，以形成半導體層，以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之下。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第二基底減薄，以形成半導體層；以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，鍵合包括混合鍵合。
根據本發明內容的另一方面，公開了一種用於形成立體（3D）記憶體元件的方法。形成第一半導體結構，所述第一半導體結構包括：靜態隨機存取記憶體（SRAM）單元的陣列和包括多個第一鍵合接觸點的第一鍵合層。形成第二半導體結構，所述第二半導體結構包括：動態隨機存取記憶體（DRAM）單元的陣列和包括多個第二鍵合接觸點的第二鍵合層。形成第三半導體結構，所述第三半導體結構包括：NAND儲存單元的陣列和包括多個第三鍵合接觸點的第三鍵合層。將第三半導體結構按照面對面的方式與第一半導體結構和第二半導體結構中的一個鍵合，以形成具有第一鍵合介面的已經被鍵合的結構，其中第一鍵合介面位於第三鍵合層與以下鍵合層中的一個鍵合層之間：第一鍵合層和第二鍵合層。在第三半導體結構中形成包括多個第四鍵合接觸點的第四鍵合層。第三鍵合層和第四鍵合層位於NAND儲存單元的陣列的兩側。將已經被鍵合的結構按照面對面的方式與第一半導體結構和第二半導體結構中的另一個鍵合，以形成位於第四鍵合層與以下鍵合層中的另一個鍵合層之間的第二鍵合介面：第一鍵合層和第二鍵合層。
在本發明的其中一些實施例中，為了形成第一半導體結構，在第一基底上形成靜態隨機存取記憶體（SRAM）單元的陣列，在靜態隨機存取記憶體（SRAM）單元的陣列之上形成第一互連層，以及在第一互連層之上形成第一鍵合層。
在本發明的其中一些實施例中，為了形成第二半導體結構，在第二基底之上形成動態隨機存取記憶體（DRAM）單元的陣列，在動態隨機存取記憶體（DRAM）單元的陣列之上形成第二互連層，以及在第二互連層之上形成第二鍵合層。
在本發明的其中一些實施例中，為了形成第三半導體結構，在第三基底之上形成NAND儲存單元的陣列，在NAND儲存單元的陣列之上形成第三互連層，以及在第三互連層之上形成第三鍵合層。
在本發明的其中一些實施例中，在將第三半導體結構與第一半導體結構和第二半導體結構中的一個鍵合之後，將第三基底減薄，將垂直地延伸穿過減薄的第三基底的接觸形成為與第三互連層相接觸，以及形成在減薄的第三基底上並且與接觸相接觸的第四鍵合層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之上。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第一基底減薄，以形成半導體層，以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，第一半導體結構位於第二半導體結構之下。在本發明的其中一些實施例中，在將已經被鍵合的結構與第一半導體結構和第二半導體結構中的另一個鍵合之後，將第二基底減薄，以形成半導體層，以及在半導體層之上形成襯墊引出（pad-out）互連層。
在本發明的其中一些實施例中，鍵合包括混合鍵合。
上文對具體實施例的描述將揭示本發明內容的概括性質，使得本領域技術人員不需要過多的試驗就能夠透過應用本領域的技能內的知識來容易地針對各種應用修改和/或調整這樣的具體實施例，而不脫離本發明內容的一般原理。因此，基於文中提供的教導和指引這樣的調整和修改旨在落在所公開的實施例的含義以及等價方案的範圍內。應當理解，文中的措辭或術語是為了達到描述而非限定目的，使得本領域技術人員應當根據教導和指引對本說明書的術語或措辭進行解釋。
上文借助於用於說明所指定的功能及其關係的實現方式的功能構建塊，已經描述了本發明的實施例。為了描述的方便起見，任意地定義了這些功能構建塊的邊界。可以定義替代邊界，只要適當地執行指定功能及其關係。
發明內容部分和摘要部分可以闡述了發明人設想的本發明內容的一個或多個示例性實施例，而非全部的示例性實施例，並且因此，不意在透過任何方式對本發明內容和所附申請專利範圍構成限制。
本發明內容的寬度和範圍不應由上述示例性實施例中的任何示例性實施例限制，而是應該僅根據所附申請專利範圍及其等同物來界定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:立體（3D）記憶體元件 102:第一半導體結構 104:第二半導體結構 106:第三半導體結構 108:第一鍵合介面 110:第二鍵合介面 200:立體（3D）記憶體元件 300:立體（3D）記憶體元件 302:第一鍵合介面 304:第二鍵合介面 400:立體（3D）記憶體元件 501:半導體結構 503:半導體結構 504:靜態隨機存取記憶體（SRAM） 505:半導體結構 506:NAND記憶體 508:字元線驅動器 510:頁緩衝器 512:動態隨機存取記憶體（DRAM） 514:行解碼器 516:列解碼器 601:半導體結構 603:半導體結構 605:半導體結構 700:立體（3D）記憶體元件 701:立體（3D）記憶體元件 702:第一半導體結構 703:第一半導體結構 704:第二半導體結構 705:第二半導體結構 706:第三半導體結構 707:第三半導體結構 708:第一鍵合介面 709:第一鍵合介面 710:第二鍵合介面 711:第二鍵合介面 712:基底 713:基底 714:動態隨機存取記憶體（DRAM）單元 715:儲存堆疊體 716:動態隨機存取記憶體（DRAM）選擇電晶體 717:立體（3D） NAND儲存串 718:電容器 719:插塞 720:位元線 721:插塞 722:公共板（common plate） 723:互連層 724:互連層 725:互連層 726:鍵合層 727:鍵合接觸點 728:鍵合接觸點 729:鍵合層 730:鍵合層 731:鍵合接觸點 732:鍵合接觸點 733:半導體層 734:靜態隨機存取記憶體（SRAM）單元 735:靜態隨機存取記憶體（SRAM）單元 736:電晶體 737:互連層 738:互連層 739:鍵合層 740:鍵合層 741:鍵合接觸點 742:鍵合接觸點 743:鍵合層 744:鍵合層 745:鍵合接觸點 746:鍵合接觸點 747:互連層 748:互連層 749:動態隨機存取記憶體（DRAM）單元 751:動態隨機存取記憶體（DRAM）選擇電晶體 750 :立體（3D） NAND儲存串 752:儲存堆疊體 753:電容器 754:插塞 755:位元線 756:插塞 757:公共板 758:半導體層 759:半導體層 760:襯墊引出（pad-out）（pad-out）互連層 761:襯墊引出（pad-out）互連層 762:接觸襯墊 763:接觸襯墊 764:接觸 765:接觸 766:半導體層 767:接觸 768:接觸 769:電晶體 802:矽基底 803:靜態隨機存取記憶體（SRAM）單元 804:電晶體 805:週邊電路 806:元件層 814:互連層 816:鍵合層 818:鍵合接觸點 902:矽基底 904:儲存堆疊體 906:導體層 908:介電層 910:立體（3D） NAND儲存串 912:插塞 914:儲存膜 916:半導體層 918:插塞 920:互連層 922:鍵合層 924:鍵合接觸點 1002:矽基底 1004:電晶體 1006:電容器 1007:位元線 1008:動態隨機存取記憶體（DRAM）單元 1009:公共板 1014:互連層 1016:鍵合層 1018:鍵合接觸點 1102:第一鍵合介面 1104:半導體層 1106:鍵合層 1107:接觸 1108:鍵合接觸點 1202:第二鍵合介面 1204:半導體層 1206:襯墊引出（pad-out）互連層 1208:襯墊接觸 1210:接觸 1300:半導體結構 1302:第一動態隨機存取記憶體（DRAM）堆疊體 1304:第二動態隨機存取記憶體（DRAM）堆疊體 1306:基底 1308:動態隨機存取記憶體（DRAM）單元 1310:動態隨機存取記憶體（DRAM）選擇電晶體 1312:電容器 1314:位元線 1316:互連層 1318:矽化物層 1320:多晶矽層 1322:動態隨機存取記憶體（DRAM）單元 1323:互連層 1324:動態隨機存取記憶體（DRAM）選擇電晶體 1325:鍵合層 1326:電容器 1327:鍵合接觸點 1328:位元線 1329:接觸 1400:半導體結構 1402:基底 1403:平面（2D） NAND儲存單元 1405:源極/汲極 1407:選擇電晶體 1409:浮動閘極 1411:控制閘極 1413:互連層 1415:鍵合層 1417:鍵合接觸點 1500:半導體結構 1501:半導體結構 1502:基底 1503:基底 1504:NAND記憶體 1505:半導體層 1506:週邊電路 1507:週邊電路 1508:電晶體 1509:電晶體 1510:互連層 1511:互連層 1512:鍵合層 1514:鍵合接觸點 1600:方法 1602:操作步驟 1604:操作步驟 1606:操作步驟 1608:操作步驟 1610:操作步驟 1612:操作步驟 1614:操作步驟 1616:操作步驟 1618:操作步驟 1620:操作步驟 1622:操作步驟 1624:操作步驟 1626:操作步驟 1628:操作步驟 1630:操作步驟
被併入本文並且形成說明書的部分的附圖例示了本發明內容的實施例，並且與說明書一起進一步用以解釋本發明內容的原理，以及使相關領域的技術人員能夠做出和使用本發明內容。 圖1繪示出了根據一些實施例的具有異質（heterogeneous）記憶體的示例性立體（3D）記憶體元件的截面的示意圖。 圖2繪示出了根據一些實施例的具有異質記憶體的另一示例性立體（3D）記憶體元件的截面的示意圖。 圖3繪示出了根據一些實施例的具有異質記憶體的另一示例性立體（3D）記憶體元件的截面的示意圖。 圖4繪示出了根據一些實施例的具有異質記憶體的另一示例性立體（3D）記憶體元件的截面的示意圖。 圖5A繪示出了根據一些實施例的具有靜態隨機存取記憶體（SRAM）的示例性半導體結構的示意性平面圖。 圖5B繪示出了根據一些實施例的具有NAND記憶體和週邊電路的示例性半導體結構的示意性平面圖。 圖5C繪示出了根據一些實施例的具有動態隨機存取記憶體（DRAM）和週邊電路的示例性半導體結構的示意性平面圖。 圖6A繪示出了根據一些實施例的具有靜態隨機存取記憶體（SRAM）和週邊電路的示例性半導體結構的示意性平面圖。 圖6B繪示出了根據一些實施例的具有NAND記憶體的示例性半導體結構的示意性平面圖。 圖6C繪示出了根據一些實施例的具有動態隨機存取記憶體（DRAM）的示例性半導體結構的示意性平面圖。 圖7A繪示出了根據一些實施例的具有異質記憶體的示例性立體（3D）記憶體元件的截面圖。 圖7B繪示出了根據一些實施例的具有異質記憶體元件的另一示例性立體（3D）記憶體元件的截面圖。 圖8A和圖8B繪示出了根據一些實施例的用於形成具有靜態隨機存取記憶體（SRAM）和週邊電路的示例性半導體結構的製造製程。 圖9A和圖9B繪示出了根據一些實施例的用於形成具有立體（3D） NAND儲存串的示例性半導體結構的製造製程。 圖10A、圖10B、圖10C繪示出了根據一些實施例的用於形成具有動態隨機存取記憶體（DRAM）單元的示例性半導體結構的製造製程。 圖11A和圖11B繪示出了根據一些實施例的用於形成示例性的已經被鍵合結構的製造製程。 圖12A和圖12B繪示出了根據一些實施例的用於具有異質記憶體的示例性立體（3D）記憶體元件的製造製程。 圖13繪示出了根據一些實施例的具有多堆疊體動態隨機存取記憶體（DRAM）單元的示例性半導體結構的截面圖。 圖14繪示出了根據一些實施例的具有平面（2D） NAND儲存單元的示例性半導體結構的截面圖。 圖15A繪示出了根據一些實施例的具有NAND記憶體和週邊電路的示例性半導體結構的截面圖。 圖15B繪示出了根據一些實施例的具有NAND記憶體和週邊電路的另一示例性半導體結構的截面圖。 圖16A和圖16B繪示出了根據一些實施例的用於形成具有異質記憶體的立體（3D）記憶體元件的示例性方法的流程圖。 將參考附圖描述本發明內容的實施例。
700:立體(3D)記憶體元件
702:第一半導體結構
704:第二半導體結構
706:第三半導體結構
708:第一鍵合介面
710:第二鍵合介面
712:基底
714:動態隨機存取記憶體(DRAM)單元
716:動態隨機存取記憶體(DRAM)選擇電晶體
718:電容器
720:位元線
722:公共板(common plate)
724:互連層
726:鍵合層
728:鍵合接觸點
730:鍵合層
732:鍵合接觸點
734:靜態隨機存取記憶體(SRAM)單元
736:電晶體
738:互連層
740:鍵合層
742:鍵合接觸點
744:鍵合層
746:鍵合接觸點
748:互連層
750:立體(3D)NAND儲存串
752:儲存堆疊體
754:插塞
756:插塞
758:半導體層
760:襯墊引出(pad-out)互連層
762:接觸襯墊
764:接觸
766:半導體層
768:接觸

Claims (20)

  1. 一種立體（3D）記憶體元件，包括： 一第一半導體結構，所述第一半導體結構包括：一NAND儲存單元的陣列，和包括多個第一鍵合接觸點的一第一鍵合層； 一第二半導體結構，所述第二半導體結構包括：一動態隨機存取記憶體（DRAM）單元的陣列，和包括多個第二鍵合接觸點的一第二鍵合層； 一第三半導體結構，所述第三半導體結構包括：一靜態隨機存取記憶體（SRAM）單元的陣列、包括多個第三鍵合接觸點的一第三鍵合層、和包括多個第四鍵合接觸點的一第四鍵合層，其中，所述第三鍵合層和所述第四鍵合層位於所述靜態隨機存取記憶體（SRAM）單元的陣列的兩側； 一第一鍵合介面，所述第一鍵合介面位於所述第一鍵合層和所述第三鍵合層之間，所述第一鍵合接觸點在所述第一鍵合介面處，與所述第三鍵合接觸點相接觸；以及 一第二鍵合介面，所述第二鍵合介面位於所述第二鍵合層和所述第四鍵合層之間，所述第二鍵合接觸點在所述第二鍵合介面處，與所述第四鍵合接觸點相接觸。
  2. 根據申請專利範圍第1項所述的立體（3D）記憶體元件，其中，所述第二半導體結構包括： 一基底； 位於所述基底之上的所述動態隨機存取記憶體（DRAM）單元的陣列；以及 位於所述動態隨機存取記憶體（DRAM）單元的陣列之上的所述第二鍵合層。
  3. 根據申請專利範圍第2項所述的立體（3D）記憶體元件，其中，所述第三半導體結構包括： 位於所述第二鍵合層之上的所述第四鍵合層； 位於所述第四鍵合層之上的所述靜態隨機存取記憶體（SRAM）單元的陣列；以及 位於所述靜態隨機存取記憶體（SRAM）單元的陣列之上的所述第三鍵合層。
  4. 根據申請專利範圍第3項所述的立體（3D）記憶體元件，其中，所述第一半導體結構包括： 位於所述第三鍵合層之上的所述第一鍵合層； 位於所述第一鍵合層之上的所述NAND儲存單元的陣列；以及 位於所述NAND儲存單元的陣列之上並且與所述NAND儲存單元的陣列相接觸的一半導體層。
  5. 根據申請專利範圍第4項所述的立體（3D）記憶體元件，還包括位於所述半導體層之上的一襯墊引出（pad-out）互連層。
  6. 根據申請專利範圍第1項所述的立體（3D）記憶體元件，其中，所述第一半導體結構包括： 一基底； 位於所述基底之上的所述NAND儲存單元的陣列；以及 位於所述NAND儲存單元的陣列之上的所述第一鍵合層。
  7. 根據申請專利範圍第6項所述的立體（3D）記憶體元件，其中，所述第三半導體結構包括： 位於所述第一鍵合層之上的所述第三鍵合層； 位於所述第三鍵合層之上的所述靜態隨機存取記憶體（SRAM）單元的陣列；以及 位於所述靜態隨機存取記憶體（SRAM）單元的陣列之上的所述第四鍵合層。
  8. 根據申請專利範圍第7項所述的立體（3D）記憶體元件，其中，所述第二半導體結構包括： 位於所述第四鍵合層之上的所述第二鍵合層； 位於所述第二鍵合層之上的所述動態隨機存取記憶體（DRAM）單元的陣列；以及 位於所述動態隨機存取記憶體（DRAM）單元的陣列之上並且與所述動態隨機存取記憶體（DRAM）單元的陣列相接觸的一半導體層。
  9. 根據申請專利範圍第8項所述的立體（3D）記憶體元件，還包括位於所述半導體層之上的一襯墊引出（pad-out）互連層。
  10. 根據申請專利範圍第1項所述的立體（3D）記憶體元件，其中， 所述第一半導體結構包括垂直位於所述第一鍵合層和所述NAND儲存單元的陣列之間的一第一互連層； 所述第二半導體結構包括垂直位於所述第二鍵合層和所述動態隨機存取記憶體（DRAM）單元的陣列之間的一第二互連層； 所述靜態隨機存取記憶體（SRAM）單元的陣列透過所述第一互連層以及所述第一鍵合接觸點和所述第三鍵合接觸點，電性連接至所述NAND儲存單元的陣列；以及 所述靜態隨機存取記憶體（SRAM）單元的陣列透過所述第二互連層以及所述第二鍵合接觸點和所述第四鍵合接觸點，電性連接至所述動態隨機存取記憶體（DRAM）單元的陣列。
  11. 根據申請專利範圍第10項所述的立體（3D）記憶體元件，其中，所述NAND儲存單元的陣列透過所述第一互連層和所述第二互連層以及所述第一鍵合接觸點、所述第二鍵合接觸點、所述第三鍵合接觸點和所述第四鍵合接觸點電性連接至所述動態隨機存取記憶體（DRAM）單元的陣列。
  12. 一種立體（3D）記憶體元件，包括： 一第一半導體結構，所述第一半導體結構包括：一靜態隨機存取記憶體（SRAM）單元的陣列，和包括多個第一鍵合接觸點的一第一鍵合層； 一第二半導體結構，所述第二半導體結構包括：一動態隨機存取記憶體（DRAM）單元的陣列，和包括多個第二鍵合接觸點的第二鍵合層； 一第三半導體結構，所述第三半導體結構包括：一NAND儲存單元的陣列、包括多個第三鍵合接觸點的一第三鍵合層、和包括多個第四鍵合接觸點的一第四鍵合層，其中，所述第三鍵合層和所述第四鍵合層位於所述NAND儲存單元的陣列的兩側； 一第一鍵合介面，所述第一鍵合介面位於所述第一鍵合層和所述第三鍵合層之間，所述第一鍵合接觸點在所述第一鍵合介面處，與所述第三鍵合接觸點相接觸；以及 一第二鍵合介面，所述第二鍵合介面位於所述第二鍵合層和所述第四鍵合層之間，所述第二鍵合接觸點在所述第二鍵合介面處，與所述第四鍵合接觸點相接觸。
  13. 一種用於形成立體（3D）記憶體元件的方法，包括： 形成一第一半導體結構，所述第一半導體結構包括：一NAND儲存單元的陣列，和包括多個第一鍵合接觸點的一第一鍵合層； 形成第二半導體結構，所述第二半導體結構包括：一動態隨機存取記憶體（DRAM）單元的陣列，和包括多個第二鍵合接觸點的一第二鍵合層； 形成一第三半導體結構，所述第三半導體結構包括：一靜態隨機存取記憶體（SRAM）單元的陣列，和包括多個第三鍵合接觸點的一第三鍵合層； 將所述第三半導體結構按照面對面的方式與所述第一半導體結構和所述第二半導體結構中的一個鍵合，以形成具有一第一鍵合介面的一已經被鍵合的結構，其中所述第一鍵合介位於所述第三鍵合層與以下鍵合層中的一個鍵合層之間：所述第一鍵合層和所述第二鍵合層； 在所述第三半導體結構中形成包括多個第四鍵合接觸點的一第四鍵合層，其中，所述第三鍵合層和所述第四鍵合層位於所述靜態隨機存取記憶體（SRAM）單元的陣列的兩側；以及 將所述已經被鍵合的結構，按照面對面的方式與所述第一半導體結構和所述第二半導體結構中的另一個鍵合，以形成一第二鍵合介面，其中所述第二鍵合介面位於所述第四鍵合層與以下鍵合層中的另一個鍵合層之間：所述第一鍵合層和所述第二鍵合層。
  14. 根據申請專利範圍第13項所述的方法，其中，形成所述第一半導體結構包括： 在一第一基底之上形成所述NAND儲存單元的陣列； 在所述NAND儲存單元的陣列之上形成一第一互連層；以及 在所述第一互連層之上形成所述第一鍵合層。
  15. 根據申請專利範圍第13項所述的方法，其中，形成所述第二半導體結構包括： 在一第二基底之上形成所述動態隨機存取記憶體（DRAM）單元的陣列； 在所述動態隨機存取記憶體（DRAM）單元的陣列之上形成一第二互連層；以及 在所述第二互連層之上形成所述第二鍵合層。
  16. 根據申請專利範圍第13項所述的方法，其中，形成所述第三半導體結構包括： 在一第三基底上形成所述靜態隨機存取記憶體（SRAM）單元的陣列； 在所述靜態隨機存取記憶體（SRAM）單元的陣列之上形成一第三互連層；以及 在所述第三互連層之上形成所述第三鍵合層。
  17. 根據申請專利範圍第16項所述的方法，還包括： 在將所述第三半導體結構與所述第一半導體結構和所述第二半導體結構中的一個鍵合之後，將所述第三基底減薄； 形成垂直地延伸穿過所述減薄後的第三基底，以與所述第三互連層相接觸的一接觸；以及 形成位在所述減薄後的第三基底上並且與所述接觸相接觸的所述第四鍵合層。
  18. 根據申請專利範圍第13項所述的方法，其中，在將所述已經被鍵合的結構與所述第一半導體結構和所述第二半導體結構中的另一個鍵合之後，所述第一半導體結構位於所述第二半導體結構之上；以及 所述方法還包括： 在將所述已經被鍵合的結構與所述第一半導體結構和所述第二半導體結構中的另一個鍵合之後，將所述第一基底減薄，以形成一半導體層；以及 在所述半導體層之上形成一襯墊引出（pad-out）互連層。
  19. 根據申請專利範圍第13項所述的方法，其中，在將所述已經被鍵合的結構與所述第一半導體結構和所述第二半導體結構中的另一個鍵合之後，所述第一半導體結構位於所述第二半導體結構之下； 所述方法還包括： 在將所述已經被鍵合的結構與所述第一半導體結構和所述第二半導體結構中的另一個鍵合之後，將所述第二基底減薄，以形成一半導體層；以及 在所述半導體層之上形成一襯墊引出（pad-out）互連層。
  20. 根據申請專利範圍第13項所述的方法，其中，所述鍵合包括一混合鍵合。
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