TW202040800A - 立體nand記憶體件與多個功能晶片的積體 - Google Patents

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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/09181—On opposite sides of the body
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Abstract

公開了立體半導體元件和製造方法的實施例。該方法包括形成第一和第二記憶體晶片以及微處理器晶片。該方法還包括將第一記憶體晶片的第一互連層與第二記憶體晶片的第二互連層鍵合，使得第一記憶體晶片的一個或多個第一儲存單元透過第一和第二互連層的互連結構與第二記憶體晶片的一個或多個第二儲存單元電性連接。該方法還包括將微處理器晶片的第三互連層與第二記憶體晶片的基底鍵合，使得微處理器晶片的一個或多個微處理器元件透過第二和第三互連層的互連結構與第二記憶體晶片的一個或多個儲存單元電性連接。

Description

立體NAND記憶體件與多個功能晶片的積體
本發明總體涉及半導體技術的領域，並且更具體涉及一種用於形成立體（3D）積體電路的方法。
透過改進製程技術、電路設計、程式設計演算法以及製造製程，平面積體電路（IC）元件被縮放到更小的尺寸。然而，隨著邏輯/模擬元件和儲存單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性並且成本高。因此，針對平面積體電路元件的密度和頻寬接近上限。立體（3D）IC架構能夠解決平面積體電路元件中的密度和性能限制。
在本發明中描述了立體積體電路元件以及用於形成該立體積體電路元件的方法的實施例。
本發明的一個方面提供了一種用於形成立體半導體元件的方法，包括：形成微處理器晶片，包括：在第一基底上形成至少一個微處理器元件；以及在所述至少一個微處理器元件上形成第一互連層，所述第一互連層具有至少一個第一互連結構。所述方法還包括形成記憶體晶片，包括：在第二基底上形成至少一個儲存單元；以及在所述至少一個儲存單元上形成第二互連層，所述第二互連層具有至少一個第二互連結構。所述方法還包括：將所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層鍵合，使得所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述記憶體晶片的所述至少一個儲存單元電性連接。
在一些實施例中，所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層的所述鍵合包括在鍵合介面處的介電與介電的鍵合以及金屬與金屬的鍵合。
在一些實施例中，形成所述微處理器晶片包括形成用於電腦或移動設備的中央處理單元、微控制器或數位訊號處理器。
在一些實施例中，形成所述記憶體晶片包括形成靜態隨機存取記憶體、動態隨機存取記憶體或快閃記憶體。
本發明的另一方面提供了一種用於形成立體半導體元件的方法，包括：形成第一記憶體晶片，包括：在第一基底上形成至少一個第一儲存單元；以及在所述至少一個第一儲存單元上形成第一互連層，所述第一互連層具有至少一個第一互連結構。所述方法還包括：形成第二記憶體晶片，包括：在第二基底上形成至少一個第二儲存單元；以及在所述至少一個第二儲存單元上形成第二互連層，所述第二互連層具有至少一個第二互連結構。所述方法還包括：將所述第一記憶體晶片的所述第一互連層與所述第二記憶體晶片的所述第二互連層鍵合，使得所述第一記憶體晶片的所述至少一個第一儲存單元透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接。所述方法還包括：形成微處理器晶片，包括：在第三基底上形成至少一個微處理器元件；以及在所述至少一個微處理器元件上形成第三互連層，所述第三互連層具有至少一個第三互連結構。所述方法還包括：將所述微處理器晶片的所述第三互連層與所述第一記憶體晶片的所述第一基底鍵合，使得所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第三互連結構與所述第一記憶體晶片的所述至少一個第一儲存單元電性連接。
在一些實施例中，所述第一記憶體晶片的所述第一互連層與所述第二記憶體晶片的所述第二互連層的鍵合包括在鍵合介面處的介電與介電的鍵合以及金屬與金屬的鍵合。
在一些實施例中，所述微處理器晶片的所述第三互連層與所述第一記憶體晶片的所述第一基底的鍵合包括在鍵合介面處的介電與介電的鍵合以及金屬與金屬的鍵合。
在一些實施例中，用於形成立體半導體元件的所述方法還包括：形成至少一個垂直互連結構，其延伸透過所述第一記憶體晶片的所述第一基底，其中，所述至少一個垂直互連結構與所述至少一個第一互連結構電性連接。
在一些實施例中，用於形成立體半導體元件的所述方法還包括：形成至少一個垂直互連結構，其延伸透過所述第二記憶體晶片的所述第二基底，其中，所述至少一個垂直互連結構與所述至少一個第二互連結構電性連接。
在一些實施例中，用於形成立體半導體元件的所述方法還包括：形成至少一個輸入/輸出焊盤，其與所述第二記憶體晶片的所述至少一個垂直互連結構電性連接。
在一些實施例中，用於形成立體半導體元件的所述方法還包括：形成至少一個垂直互連結構，其延伸透過所述微處理器晶片的所述第三基底，其中，所述至少一個垂直互連結構與所述至少一個第三互連結構電性連接。
在一些實施例中，用於形成立體半導體元件的所述方法還包括：形成至少一個輸入/輸出焊盤，其與所述微處理器晶片的所述至少一個垂直互連結構電性連接。
在一些實施例中，用於形成立體半導體元件的所述方法還包括：在所述第一記憶體晶片的所述第一互連層與所述第二記憶體晶片的所述第二互連層的鍵合之後，使所述第一基底或所述第二基底減薄，其中，所述減薄包括研磨、濕或乾蝕刻或者化學機械拋光。
在一些實施例中，用於形成立體半導體元件的所述方法還包括：在所述微處理器晶片的所述第三互連層與所述第一記憶體晶片的所述第一基底的鍵合之後，使所述第二基底或所述第三基底減薄，其中，所述減薄包括研磨、濕或乾蝕刻或者化學機械拋光。
在一些實施例中，形成所述微處理器晶片包括形成用於電腦或移動設備的中央處理單元、微控制器或數位訊號處理器。
在一些實施例中，形成所述第一記憶體晶片包括形成靜態隨機存取記憶體或動態隨機存取記憶體。
在一些實施例中，形成所述第二記憶體晶片包括形成快閃記憶體。
本發明的另一方面提供了一種立體（3D）半導體元件，其具有微處理器晶片，所述微處理器晶片包括：在第一基底上的至少一個微處理器元件；以及被設置在所述至少一個微處理器元件上的第一互連層，所述第一互連層包括至少一個第一互連結構。所述3D半導體元件還包括記憶體晶片，所述記憶體晶片具有：在第二基底上的至少一個儲存單元；以及被設置在所述至少一個儲存單元上的第二互連層，所述第二互連層包括至少一個第二互連結構。在所述3D半導體元件中，所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層鍵合，並且所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述至少一個儲存單元電性連接。
在一些實施例中，所述立體半導體元件還包括：在所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層之間的鍵合介面，其中，所述鍵合介面包括介電與介電的鍵合以及金屬與金屬的鍵合。
在一些實施例中，所述微處理器晶片包括用於電腦或移動設備的中央處理單元、微控制器或數位訊號處理器。
在一些實施例中，所述記憶體晶片包括靜態隨機存取記憶體、動態隨機存取記憶體或快閃記憶體。
本發明的另一方面提供了一種立體（3D）半導體元件，其具有微處理器晶片，所述微處理器晶片包括：在第一基底上的至少一個微處理器元件；以及被設置在所述至少一個微處理器元件上的第一互連層，所述第一互連層包括至少一個第一互連結構。所述3D半導體元件還包括第一記憶體晶片，所述第一記憶體晶片具有：在第二基底上的至少一個第一儲存單元；以及被設置在所述至少一個第一儲存單元上的第二互連層，所述第二互連層包括至少一個第二互連結構。所述3D半導體元件還包括第二記憶體晶片，所述第二記憶體晶片具有：在第三基底上的至少一個第二儲存單元；以及被設置在所述至少一個第二儲存單元上的第三互連層，所述第三互連層包括至少一個第三互連結構。在所述3D半導體元件中，所述微處理器晶片的所述第一互連層與所述第一記憶體晶片的所述第二基底鍵合，並且所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述第一記憶體晶片的所述至少一個第一儲存單元電性連接。在所述3D半導體元件中，所述第二記憶體晶片的所述第三互連層與所述第一記憶體晶片的所述第二互連層鍵合，並且所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構、所述至少一個第二互連結構或所述至少一個第三互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接。
在一些實施例中，在所述立體半導體元件中，所述第一記憶體晶片的所述至少一個第一儲存單元透過所述至少一個第三互連結構或所述至少一個第二互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接。
在一些實施例中，所述立體半導體元件還包括：至少一個垂直互連結構，其延伸透過所述第一基底、所述第二基底或所述第三基底，其中，所述至少一個垂直互連結構與所述至少一個第一互連結構、所述至少一個第二互連結構或所述至少一個第三互連結構電性連接。
在一些實施例中，所述立體半導體元件還包括：在所述第一基底或所述第三基底上的至少一個輸入/輸出焊盤，其與所述至少一個垂直互連結構電性連接。
在一些實施例中，所述立體半導體元件還包括：在所述第二記憶體晶片的所述第三互連層與所述第一記憶體晶片的所述第二互連層之間的鍵合介面，其中，所述鍵合介面包括介電與介電的鍵合以及金屬與金屬的鍵合。
在一些實施例中，所述立體半導體元件還包括：在所述微處理器晶片的所述第一互連層與所述第一記憶體晶片的所述第二基底之間的鍵合介面，其中，所述鍵合介面包括介電與介電的鍵合以及金屬與金屬的鍵合。
在一些實施例中，所述微處理器晶片包括用於電腦或移動設備的中央處理單元、微控制器或數位訊號處理器。
在一些實施例中，所述第一記憶體晶片包括靜態隨機存取記憶體或動態隨機存取記憶體。
在一些實施例中，所述第二記憶體晶片包括快閃記憶體。
根據本發明的說明書、申請專利範圍和附圖，本領域技術人員能夠理解本發明的其他方面。
儘管討論了特定的配置和排列，但是應當理解，這僅僅是出於例示說明的目的而進行的。相關領域的技術人員將認識到，在不背離本發明的主旨和範圍的情況下，能夠使用其他配置和排列。對於相關領域的技術人員顯而易見的是，本發明還能夠被用在各種其他應用中。
應當注意，在說明書中對“一個實施例”、“實施例”、“示例性實施例”、“一些實施例”等的引用指示所描述的實施例能夠包括特定特徵、結構或特性，但是不一定各個實施例都包括所述特定特徵、結構或特性。此外，這樣的短語不一定代表同一實施例。此外，當結合實施例來描述特定特徵、結構或特性時，無論是否明確描述，相關領域技術人員將知道結合其他實施例來實現這些特徵、結構或特性。
通常，術語能夠至少部分地根據在上下文中的使用來理解。例如，如在本文中所使用的術語“一個或多個”至少部分地取決於上下文能夠被用於以單數意義來描述任何特徵、結構或特性，或者能夠被用於以複數意義來描述特徵、結構或特性的組合。類似地，例如“一”、“一個”或“該”的術語同樣能夠至少部分地基於上下文被理解為傳達單數用法或者傳達複數用法。另外，術語“基於”能夠至少部分地取決於上下文被理解為不一定旨在傳達一組排他性因素，而是可以替代地允許存在不一定明確描述的其他因素。
應當容易理解，本發明中的“...上”、“...上方”和“...之上”的含義應當以最寬泛的方式來解釋，使得“...上”不僅意指直接在事物上，而且還包括在事物上並且在其之間具有中間特徵或層的含義。此外，“...上方”或“...之上”不僅意指在事物的“上方”或“之上”，而且還能夠包括在事物的“上方”或“之上”並且在其之間沒有中間特徵或層（即，直接在事物上）的含義。
此外，在本文中能夠使用空間相對術語，例如“...之下”、“...下方”、“...下面”、“...之上”、“...上方”等，以便於說明書描述如在附圖中所圖示的一個元件或特徵相對於另外的（一個或多個）元件或（一個或多個）特徵的關係。除了在附圖中所描繪的取向之外，空間相對術語旨在涵蓋在使用或處理步驟中的元件的不同取向。裝置能夠以其他方式來取向（旋轉90度或者在其他取向上），並且同樣能夠相應地解釋在本文中所使用的空間相對描述符。
如在本文中所使用的，術語“基底”代表向其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的頂表面通常是形成半導體元件的地方，並且因此，除非另有說明，否則半導體元件被形成在基底的頂側。底表面與頂表面相對，並且因此，基底的底側與基底的頂側相對。基底自身能夠被圖案化。添加在基底的頂部上的材料能夠被圖案化或者能夠保持未圖案化。此外，基底能夠包括寬範圍的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。備選地，基底能夠由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如在本文中所使用的，術語“層”代表包括具有厚度的區域的材料部分。層具有頂側和底側，其中，層的底側相對靠近基底並且頂側相對遠離基底。層能夠在整個下層結構或上層結構上延伸，或者能夠具有小於下層結構或上層結構的範圍的範圍。此外，層能夠是均勻或不均勻連續結構的區域，其厚度小於連續結構的厚度。例如，層能夠位於連續結構的頂表面和底表面處或者其之間的任何一組水平平面之間。層能夠水平、垂直和/或沿著錐形表面延伸。基底能夠是層，能夠在其中包括一個或多個層，和/或能夠在其上、其之上和/或在其之下具有一個或多個層。層能夠包含多個層。例如，互連層能夠包括一個或多個導電層和接觸層（在其中形成有接觸、互連線和/或垂直互連接入（VIA））以及一個或多個介電層。
如在本文中所使用的，術語“標稱/名義上”代表在產品或過程的設計階段期間所設置的部件或過程步驟的特性或參數的期望值或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可能是由於製造過程或公差的微小變化而引起的。如在本文中所使用的，術語“約”指示能夠基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“約”能夠指示給定量的值，其例如在值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如在本文中所使用的，術語“3D記憶體件”代表在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為“儲存串”，例如NAND儲存串）使得儲存串相對於基底在垂直方向上延伸的半導體元件。如在本文中所使用的，術語“垂直”或“垂直地”意指名義上垂直於基底的側表面。
隨著積體電路（IC）的技術發展接近半導體元件性能的基本限制，包含主動元件和電路的多個堆疊層的立體（3D）積體電路提供了相對於常規平面（2D）平面積體電路的有吸引力的備選方案。立體積體電路能夠提供許多優點，包括高密度、高頻寬、低功耗以及小形狀等優點。一種可能的應用是在邏輯晶片的頂部堆疊單個或多個記憶體晶片，其中，邏輯晶片和記憶體晶片能夠透過數百個互連部（例如，輸入/輸出（IO））進行通信，進而允許高頻寬與低功耗。透過改善架構和佈局規劃，能夠使在記憶體晶片與邏輯晶片之間的互連長度最小化，進而減少延遲並且改善頻寬。
穿矽孔（TSV）已經被用作構建立體積體電路的解決方案。這是一種透過（矽）基底來形成垂直互連以實現堆疊晶片之間的通信的技術。儘管能夠減薄矽基底，但是需要一定的厚度來維持機械強度並且為多堆疊體立體積體電路提供支撐。由於矽基底的厚度以及高深寬比VIA蝕刻和金屬填充的挑戰，TSV具有大的橫向尺寸和間距，限制了能夠使用的TSV的數量，並且由此限制了立體積體電路的性能改進。
根據本發明的各種實施例提供了製造方法以及對應的立體積體電路元件，其與其他立體積體電路相比具有更小的尺寸、更高的密度、更高的頻寬以及經改進的性能（速度/功率）。透過使用混合鍵合技術，動態隨機存取記憶體（DRAM）、NAND快閃記憶體或者其他功能晶片能夠透過數千或數百萬個金屬互連部與中央處理單元（CPU）晶片集成，進而實現超級晶片，例如，電腦上晶片。
現在將參考圖1至圖6來描述本發明的第一實施例的範例。
圖1圖示了根據本發明的一些實施例的示例性立體積體電路元件100的示意圖。立體積體電路元件100能夠包括微處理器晶片101和記憶體晶片103。在一些實施例中，微處理器晶片101能夠是任何適合的微處理器，例如，用於電腦或移動設備的中央處理單元（CPU）、微控制器或數位訊號處理器。在一些實施例中，記憶體晶片103能夠是任何適合的揮發性或非揮發性記憶體，例如，靜態隨機存取記憶體（SRAM）、動態隨機存取記憶體（DRAM）、相變記憶體、磁隨機存取記憶體或快閃記憶體。作為範例，微處理器晶片101能夠是CPU晶片，並且也被稱為CPU晶片101，並且記憶體晶片103能夠是DRAM晶片，並且也被稱為DRAM晶片103。CPU晶片101和DRAM晶片103能夠分別包括多個CPU互連VIA 105和DRAM互連VIA 107。透過混合鍵合，DRAM晶片103和CPU 101能夠被接連在一起以形成立體積體電路元件100。DRAM晶片103和CPU晶片101能夠透過CPU/DRAM互連VIA 105/107被電性連接在一起。
圖2圖示了根據本發明的一些實施例的示例性CPU晶片101的截面。CPU晶片101能夠包括CPU基底202，CPU基底202能夠包括矽（例如，單晶矽）、矽鍺（SiGe）、鍺（Ge）、絕緣體上矽（SOI）、絕緣體上鍺（GOI）、砷化鎵（GaAs）、氮化鎵、碳化矽、玻璃、III-V化合物、任何其他適合的材料或者其任意組合。
CPU晶片101能夠包括CPU基底202上的一個或多個微處理器元件或CPU元件204。CPU元件能夠被形成在CPU基底202“上”，其中，CPU元件204的全部或部分被形成在CPU基底202中（例如，在CPU基底202的頂表面下方）和/或直接被形成在CPU基底202上。CPU元件204能夠包括任何適合的半導體元件，例如，金屬氧化物半導體場效應電晶體（MOSFET）、雙極性電晶體（BJT）、二極體、電阻器、電容器、電感器等。在半導體元件當中，p型和/或n型MOSFET被廣泛實施在邏輯電路設計中，並且被用作針對本發明中的CPU元件204的範例。
CPU元件204能夠是p通道MOSFET或n通道MOSFET，並且能夠包括但不限於：由淺溝槽隔離（STI）（在圖2中未示出）圍繞的主動元件區域，形成在具有n型摻雜或p型摻雜的主動元件區域中的井206，包括閘極介電的閘極堆疊體208，閘極導體和/或閘極硬遮罩。CPU元件204還能夠包括源極/汲極延伸和/或halo區（在圖2中未示出）、閘極側壁子210以及位於閘極堆疊體的每側上的源極/汲極212。CPU元件204還能夠包括在源極/汲極的頂部中的矽化物接觸區域（未示出）。其他已知的元件也能夠被形成在CPU基底202上。CPU元件204的結構和製造方法對於本領域技術人員而言是已知的，並且在此整體併入本文。
能夠透過使用微影和蝕刻對基底進行圖案化、填充絕緣材料並且拋光絕緣材料以在基底202上形成共平面表面來形成淺溝槽隔離。用於淺溝槽隔離的絕緣材料能夠包括氧化矽、氮氧化矽、TEOS、低溫氧化物（LTO）、高溫氧化物（HTO）、氮化矽等。能夠使用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積（LPCVD）、高密度電漿化學氣相沉積(HDP-CVD)、快速熱化學氣相沉積（RTCVD）、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、濺鍍、熱氧化或氮化或者其組合等技術來設置用於淺溝槽隔離的絕緣材料。淺溝槽隔離的形成步驟還能夠包括高溫退火步驟，以使所設置的絕緣材料緻密化，進而實現更好的電性隔離。能夠採用其他淺溝槽隔離結構，這對於本領域普通技術人員來說是顯而易見的。
CPU元件204的井(well)206能夠包括針對n通道MOSFET的p型摻雜以及針對p通道MOSFET的n型摻雜，並且分別被稱為p型井和n型井。井206的摻雜劑分佈和濃度影響CPU元件204的元件特性。對於具有低閾值電壓（Vt ）的MOSFET元件，井206能夠以較低濃度來摻雜，並且能夠形成低電壓p型井或低電壓n型井。對於具有高Vt 的MOSFET，井206能夠以較高濃度來摻雜，並且能夠形成高電壓p型井或高電壓n型井。在一些實施例中，為了與p型基底202電性隔離，針對具有高Vt 的n通道MOSFET，能夠在高電壓p型井下方形成深的n型井。
n型井的形成能夠包括任何適合的n型摻雜劑，例如磷、砷、銻等，和/或者其任意組合。p型井的形成能夠包括任何適合的p型摻雜劑，例如硼。摻雜劑摻入能夠透過離子注入然後啟動退火來實現，或者透過在針對主動元件區域的磊晶期間的原位摻雜來實現。
CPU元件204的閘極堆疊體208能夠透過“閘極優先”方案來形成，其中，閘極堆疊體208在源極/汲極形成之前被設置和圖案化。CPU元件204的閘極堆疊體208也能夠透過“替換”方案來形成，其中，能夠首先形成犧牲閘極堆疊體，並且然後在源極/汲極形成之後由高k介電層和閘極導體進行替換。
在一些實施例中，閘極介電能夠由氧化矽、氮化矽、氮氧化矽和/或高k介電膜製成，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鎂或氧化鑭膜和/或其組合。閘極介電能夠透過任何適合的方法來設置，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、低壓化學氣相沉積（LPCVD）、快速熱化學氣相沉積（RTCVD）、濺鍍、MOCVD、原子層沉積(ALD)、熱氧化或氮化，或者其組合。
在一些實施例中，閘極導體能夠由金屬製成，例如鎢、鈷、鎳、銅或鋁和/或其組合。在一些實施例中，閘極導體還能夠包括導電材料，例如氮化鈦（TiN）、氮化鉭（TaN）等。閘極導體能夠透過任何適合的沉積方法來形成，例如濺鍍、熱蒸發、電子束蒸發、原子層沉積(ALD)、物理氣相沉積（PVD）和/或其組合。
在一些實施例中，閘極導體還能夠包括多晶半導體，例如多晶矽、多晶鍺、多晶鍺矽以及任何其他適合的材料，和/或其組合。在一些實施例中，多晶材料能夠與任何適合類型的摻雜劑結合，例如硼、磷或砷等。在一些實施例中，閘極導體也能夠是非晶半導體。
在一些實施例中，閘極導體能夠由金屬矽化物製成，包括WSix 、CoSix 、NiSix 或AlSix 等。金屬矽化物材料的形成步驟能夠包括使用上文所描述的類似技術來形成金屬層和多晶半導體。金屬矽化物的形成步驟還能夠包括對沉積的金屬層和多晶半導體層進行熱退火處理，然後去除未反應的金屬。
能夠透過設置絕緣材料，並且接著執行非等向性蝕刻來形成閘極側壁子210。用於閘極側壁子210的絕緣材料能夠是任何絕緣體，包括氧化矽、氮化矽、矽氧化物、TEOS、LTO、HTO等。閘極側壁子210能夠使用例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、低壓化學氣相沉積（LPCVD）、快速熱化學氣相沉積（RTCVD）、MOCVD、原子層沉積(ALD)濺鍍或者其組合的技術來設置。閘極側壁子210的非等向性蝕刻包括乾式蝕刻，例如反應離子蝕刻（反應離子蝕刻RIE）。
在源極/汲極212之間的閘極堆疊體208的長度L是MOSFET的重要特徵。閘極長度L決定MOSFET的驅動電流的幅度，並且因此對邏輯電路積極地縮小。閘極長度L能夠小於約100 nm。在一些實施例中，閘極長度能夠在約5 nm至約30 nm的範圍內。具有這樣小尺寸的閘極堆疊體的圖案化是非常具有挑戰性的，並且能夠使用包括光學鄰近校正、雙重曝光和/或雙重蝕刻、自對準雙圖案化等技術。
在一些實施例中，CPU元件204的源極/汲極212摻入有高濃度摻雜劑。對於n型MOSFET，針對源極/汲極212的摻雜劑能夠包括任何適合的n型摻雜劑，例如磷、砷、銻等，和/或者其任意組合。對於p型MOSFET，針對源極/汲極212的摻雜劑能夠包括任何適合的p型摻雜劑，例如硼。摻雜劑摻入能夠透過離子注入然後摻雜劑活化退火來實現。源極/汲極212能夠由與基底202相同的材料製成，例如矽。在一些實施例中，CPU元件204的源極/汲極212能夠由與基底202不同的材料製成，以實現高性能。例如，在矽基底上，用於p型MOSFET的源極/汲極212能夠包括SiGe，並且用於n型MOSFET的源極/汲極212能夠包括碳摻入。利用不同的材料形成源極/汲極212能夠包括回蝕刻源極/汲極區域中的基底材料並且使用例如磊晶的技術來設置新的源極/汲極材料。也能夠透過在磊晶期間的原位摻雜來實現針對源極/汲極212的摻雜。
CPU元件204還能夠具有沿著閘極堆疊體208的每側的可選的源極/汲極延伸區和/或halo區（在圖2中未示出）。源極/汲極延伸區和/或halo區位於閘極堆疊體下方的主動元件區域內部，並且被實施主要用於CPU元件204的更好的短通道控制，其中，通道長度小於約0.5 μm。源極/汲極延伸區和/或halo區的形成步驟能夠類似於源極/汲極212的形成步驟，但是可以使用不同的注入條件（例如，劑量、角度、能量、物質等）以獲得改善的摻雜輪廓、深度或濃度。
CPU元件204能夠被形成在CPU基底202上，具有平面主動元件區域（如在圖2中所示的），其中，MOSFET的通道和電流的方向平行於CPU基底202的頂表面。在一些實施例中，CPU元件也能夠被形成在具有3D主動元件區域的CPU基底202上，例如，所謂的鰭狀電晶體“FINFET”，其形狀類似於鰭狀結構(FIN)（未示出），其中，MOSFET的閘極堆疊體包圍FIN，並且MOSFET的通道位於FIN的三個側面（閘極下方的頂部和兩個側壁）。用於FINFET元件的結構和方法對於本領域技術人員而言是已知的，並且在本發明中不再進一步討論。
然而，CPU元件204並不限於MOSFET。其他元件（例如，二極體、電阻器、電容器、電感器、BJT等）的結構能夠在MOSFET製造期間透過不同的遮罩設計和佈局來同時地形成。為了形成MOSFET之外的元件，能夠在MOSFET的過程流程中添加或修改過程步驟，例如，獲得不同摻雜劑分佈、膜厚度或材料堆疊等的過程。在一些實施例中，除了MOSFET之外的CPU元件204也能夠利用額外的設計和/或微影遮罩級來製造，以實現特定的電路要求。
在一些實施例中，多個CPU元件204能夠被用於形成用於CPU晶片101的操作步驟的任何數位、類比和/或混合信號電路。CPU晶片101能夠執行例如由指令指定的基本算術、邏輯、控制和輸入/輸出（I/O）操作步驟。
在一些實施例中，CPU晶片101能夠包括CPU元件204上方的CPU互連層214，以提供在不同CPU元件204和外部元件（例如，電源、另一晶片、I/O元件等）之間的電性連接。CPU互連層214能夠包括一個或多個互連結構，例如，一個或多個垂直接觸結構216以及一個或多個橫向導線218。接觸結構216和導線218能夠寬泛地包括任何適合類型的互連，例如中間線（MOL）互連和後端線（BEOL）互連。在CPU晶片101中的接觸結構216和導線218能夠包括任何適合的導電材料，例如鎢（W）、鈷（Co）、銅（Cu）、鈦（Ti）、鉭（Ta）、鋁（Al）、氮化鈦（TiN）、氮化鉭（TaN）、鎳、矽化物（WSix 、CoSix 、NiSix 、AlSix 等），或者其任意組合。導電材料能夠透過一種或多種薄膜沉積過程來沉積，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積(PECVD)、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍、濺鍍、蒸發或者其任意組合。
CPU互連層214還能夠包括絕緣層220。在CPU互連層214中的絕緣層220能夠包括絕緣材料，例如，氧化矽、氮化矽、氮氧化矽、摻雜的氧化矽（例如F-、C-、N-或H-摻雜的氧化物）、四乙氧基矽烷（TEOS）、聚醯亞胺、旋塗玻璃（SOG）、低k介電材料，例如多孔SiCOH、倍半矽氧烷（SSQ），或者其任意組合。絕緣材料能夠透過一種或多種薄膜沉積過程來沉積，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、原子層沉積(ALD)、高密度電漿化學氣相沉積（HDP-CVD）、濺鍍、旋塗或者其任意組合。
在圖2中，圖示了兩個導電層222（也被稱為“金屬層”）作為範例，其中，各個金屬層222包括接觸結構216和導線218，其中，同一金屬層的導線218位於與CPU基底202的相同距離處。針對CPU晶片101的金屬層222的數量不受限制，並且能夠是針對CPU性能改善的任何數量。
能夠透過從CPU晶片101的底部到頂部堆疊金屬層222來形成CPU互連層214。在圖2中的CPU晶片101的範例中，能夠首先形成底部金屬層222-1，並且然後能夠在底部金屬層222-1的頂部上形成上金屬層222-2。各個金屬層222的製造過程能夠包括但不限於：將絕緣層220的一部分設置為具有金屬層所需的厚度，使用微影和乾/濕蝕刻對絕緣層220的一部分進行圖案化以形成用於接觸結構216和導線218的接觸孔，設置導電材料以填充接觸結構216和導線218的接觸孔，並且透過使用例如化學機械拋光（CMP）或反應離子蝕刻（RIE）的平坦化過程來去除接觸孔外部的多餘導電材料。
在一些實施例中，最頂部導線218與CPU晶片101的頂表面223共平面，其中，最頂部導線218能夠被直接連接到另一晶片或外部元件上的導線。
在一些實施例中，最頂部導線218被嵌入在絕緣層220內部，其中，導線218的頂部上的絕緣材料在運輸或處理期間提供劃痕保護。透過形成金屬VIA，或者簡單地透過使用乾/濕蝕刻來回蝕刻絕緣層220，能夠建立到最頂部導線218的電性連接。
圖3圖示了根據本發明的一些實施例的處於特定處理階段的示例性CPU晶片300的截面。CPU晶片300包括被設置在CPU晶片101的頂部上的鍵合層324。CPU晶片300還包括多個CPU互連VIA 105，其中，CPU互連VIA 105延伸透過鍵合層324到絕緣層220中，並且與CPU晶片101的導線218的電性接觸。
鍵合層324能夠包括介電材料，例如氧化矽、氮化矽、氮氧化矽或者其任意組合。鍵合層324還能夠包括黏合材料，例如，環氧樹脂、聚醯亞胺、乾膜(dry film)、光敏聚合物等。鍵合層324能夠透過一種或多種薄膜沉積過程來形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、原子層沉積(ALD)、高密度電漿化學氣相沉積（HDP-CVD）、濺鍍、旋塗或者其任意組合。
CPU互連VIA 105能夠包括例如銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、鋁（Al）、氮化鈦（TiN）、氮化鉭（TaN）等金屬，或者其任意組合。CPU互連VIA 105的金屬能夠透過一種或多種薄膜沉積過程來設置，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積(PECVD)、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍、濺鍍、蒸發或者其任意組合。
CPU互連VIA 105的製造過程還能夠包括但不限於微影、濕/乾蝕刻、平坦化（例如，化學機械拋光CMP或反應離子蝕刻RIE回蝕刻）等。
圖4A圖示了根據本發明的一些實施例的示例性DRAM晶片103的截面。DRAM晶片103包括DRAM基底402、DRAM週邊元件（未示出）、DRAM儲存單元以及DRAM互連層414。DRAM基底402能夠類似於CPU基底202。DRAM互連層414能夠類似於CPU互連層214，並且能夠使用類似的材料和類似的製程來形成。例如，DRAM互連層414的互連結構（例如接觸結構416和導線418）和絕緣層420分別類似於CPU互連層214的互連結構（例如接觸結構216和導線218）和絕緣層220。
在一些實施例中，DRAM週邊元件能夠包括任何主動和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等。多個DRAM週邊元件能夠形成適合的數位、類比和/或混合信號週邊電路以支援DRAM晶片103的操作步驟。例如，週邊電路能夠包括頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器、電荷泵、計時和控制等電路。DRAM週邊元件能夠類似於CPU元件204，並且能夠使用類似的製程來形成。
能夠將多個DRAM儲存單元排列為DRAM記憶體陣列，DRAM晶片的核心區域提供儲存功能。各個DRAM儲存單元包括DRAM元件404和DRAM電容器430。DRAM元件404能夠類似於CPU元件204，並且還能夠包括任何合適的半導體元件，例如，金屬氧化物半導體場效應電晶體（MOSFET）。N型MOSFET常常在DRAM儲存單元中被實施為存取電晶體。在圖4中，MOSFET被圖示為DRAM元件404的範例。
類似於CPU元件204，DRAM元件404還能夠包括但不限於：由淺溝槽隔離（STI）圍繞的主動元件區域，在主動元件區域中形成的具有n型或p型摻雜的井，包括閘極介電的閘極堆疊體408，閘極導體和/或閘極硬遮罩。DRAM元件404還能夠包括：源極/汲極延伸區和/或halo區，閘極側壁子410以及位於閘極堆疊體的每側的源極/汲極412。CPU元件204還能夠包括在源極/汲極的頂部中的矽化物接觸區域。為了簡單起見，DRAM元件404的淺溝槽隔離、井、擴展/halo區和矽化物接觸區域未在圖4中示出。其他已知的元件也能夠被形成在DRAM基底402上。DRAM元件404的結構和製造方法能夠類似於CPU元件204，其中，針對不同元件性能進行了修改（例如，尺度、厚度、摻雜劑/濃度等）。
DRAM元件404能夠被形成在具有平面主動元件區域的DRAM基底402上（如在圖4中所示的），其中，MOSFET的通道和電流的方向平行於DRAM基底402的頂表面。在一些實施例中，DRAM元件404也能夠被形成在具有3D主動元件區域的DRAM基底402上，例如垂直MOSFET或閘極全包圍MOSFET，其中，MOSFET的閘極堆疊體包圍矽支柱，並且電流流動方向垂直於DRAM基底402。針對垂直MOSFET和閘極全包圍MOSFET元件的結構和方法對於本領域技術人員而言是已知的，並且在本發明中不再進一步討論。
在一些實施例中，DRAM晶片103的DRAM電容器430能夠包括被夾置在兩個電容器電極434之間的電容器介電層432。電容器介電層432能夠包括任何合適的介電材料，例如，氧化矽、氮化矽、氮氧化矽，或者其任意組合。電容器介電層432還能夠包括高k介電材料，例如，氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鑭或者其任意組合。電容器介電層432能夠透過任何適合的方法來設置，例如熱氧化、化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、低壓化學氣相沉積（LPCVD）、濺鍍、MOCVD、原子層沉積(ALD)或者其任意組合。電容器電極434能夠包括任何合適的導電材料，例如，金屬或金屬化合物，例如鎢（W）、鋁（Al）、銅（Cu）、鈷（Co）、鈦（Ti）、鉭（Ta）、氮化鈦（TiN）、氮化鉭（TaN）和/或者其任意組合。能夠使用適合的沉積方法來設置金屬或金屬化合物，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、濺鍍、熱蒸發、電子束蒸發、MOCVD和/或原子層沉積(ALD)。
在一些實施例中，最頂部導線418與DRAM晶片103的頂表面423共平面，其中，最頂部導線418能夠被直接連接到另一晶片或外部元件上的導線。
在一些實施例中，最頂部導線418被嵌入在絕緣層420內部，其中，導線418的頂部上的絕緣材料在運輸或處理期間提供劃痕保護。透過形成金屬VIA，或者簡單地透過使用乾/濕蝕刻來回蝕刻絕緣層420，能夠建立到最頂部導線418的電性連接。
圖4B圖示了根據本發明的一些實施例的處於特定處理階段的示例性DRAM晶片400的截面。DRAM晶片400包括：DRAM晶片103、被設置在DRAM晶片103上的鍵合層424以及針對DRAM晶片103形成的多個DRAM互連VIA 107。用於DRAM鍵合層424和互連VIA 107的結構和製造方法分別類似於CPU鍵合層324和互連VIA 105。
DRAM晶片103將資料的各個位元儲存在DRAM電容器430中，DRAM電容器430能夠被充電或放電。DRAM儲存單元通常包括一個DRAM電容器430和一個DRAM元件404（例如，使用n型MOSFET的存取電晶體）。DRAM的儲存單元通常被排列成矩形陣列，其中，字元線被連接到DRAM元件404的閘極電極，並且位元線被連接到DRAM元件404的汲極。
作為揮發性記憶體，DRAM週期性地重寫資料的位元以維持DRAM電容器430中的儲存位元。然而，與靜態隨機存取記憶體（SRAM）單元中的四個或六個電晶體相比，DRAM儲存單元更簡單並且更小。這允許DRAM達到非常高的密度，使DRAM每位元更便宜。因此，DRAM被廣泛用於需要低成本和高容量記憶體的數位電子件中。DRAM的最大應用之一是微處理器（例如，CPU和GPU）中的主記憶體。
一般來說，DRAM晶片在封裝期間被線鍵合到CPU晶片。隨著晶片中的I/O數量的增加，將DRAM晶片堆疊在CPU晶片的頂部上（或者反之亦然）變得越來越困難。穿矽孔（TSV）具有提供更大互連密度的潛力。然而，與常規的BEOL Cu VIA相比，TSV相對較大。另外，隨著接觸間距越來越小，底部填充在鍵合後變得極具挑戰性。
根據本發明的一些實施例，能夠使用混合鍵合技術將DRAM晶片103鍵合到CPU晶片101。
圖5示出了根據本發明的一些實施例的示例性立體積體電路元件500的截面。立體積體電路元件500圖示了圖1中的立體積體電路元件100的範例，其中，DRAM晶片103能夠與CPU晶片101鍵合，並且透過CPU/DRAM互連VIA 105/107與CPU晶片101電性連接。
在一些實施例中，立體積體電路元件500能夠包括被形成在CPU互連層214的絕緣層220與DRAM互連層414的絕緣層420之間的鍵合介面536。互連VIA 105/107能夠被接合在鍵合介面526處，以將CPU互連層214的任何導線218或接觸結構216與DRAM互連層414的任何導線418或接觸結構416電性連接。這樣，CPU晶片101和DRAM晶片103能夠被電性連接。
在一些實施例中，立體積體電路元件500能夠包括被形成在CPU晶片300的鍵合層324與DRAM晶片400的鍵合層424之間的鍵合介面536。在該範例中，互連VIA 105/107分別延伸透過鍵合層324/424，並且還形成在CPU互連層214的任何導線218或接觸結構216與DRAM互連層414的導線418或接觸結構416之間的電性連接。這樣，CPU晶片101與DRAM晶片103也能夠被電性連接。
在鍵合之後，CPU晶片101上的任意元件或電路能夠被電性連接到DRAM晶片103上的任意元件或電路。圖5圖示了DRAM晶片103被鍵合在CPU晶片101的頂部上的實施例。在一些實施例中，CPU晶片101能夠被鍵合在DRAM晶片103的頂部上。
圖6圖示了根據一些實施例的用於形成在圖1-5中所示的立體積體電路元件的示例性製造過程600。應當理解，在製造過程600中所示的操作步驟並非以此為限，並且在所圖示的操作步驟中的任何操作步驟之前、之後或之間也能夠執行其他操作步驟。在一些實施例中，示例性製造過程600中的一些處理步驟能夠被省略或者包括為簡單起見而在此未描述的其他處理步驟。在一些實施例中，方法600的處理步驟能夠以不同的次序執行和/或變化。
如在圖6中所示的，製造過程600在過程步驟S610處開始，其中，微處理器晶片被形成在第一基底上。在一些實施例中，形成所述微處理器晶片包括形成用於電腦或移動設備的中央處理單元、微控制器或數位訊號處理器。在範例中，所述微處理器晶片能夠是在圖2中所示的CPU晶片101，其包括CPU元件204和CPU互連層214。CPU晶片的製造過程能夠類似於CPU晶片101的製造過程。
在一些實施例中，能夠針對CPU晶片101形成多個CPU互連VIA。CPU互連VIA能夠是圖3中的CPU互連VIA 105，並且能夠由相似的材料製成並且透過使用相似的過程形成。形成CPU互連VIA以製成針對CPU晶片101的電性連接。互連VIA的製造過程包括：微影，使用濕/乾蝕刻的溝槽形成，在溝槽內部設置和填充導電材料，以及透過使用例如化學機械拋光CMP的平坦化過程去除溝槽外部的多餘材料。
在一些實施例中，鍵合層能夠被設置在CPU晶片101上。鍵合層能夠是圖3中的鍵合層324，並且能夠使用相似的技術來製造。
在處理步驟S620處，在第二基底上形成記憶體晶片。在一些實施例中，形成記憶體晶片包括形成靜態隨機存取記憶體、動態隨機存取記憶體或快閃記憶體。在範例中，所述記憶體晶片能夠是在圖4A中所示的DRAM晶片103，包括DRAM週邊元件、DRAM儲存單元和DRAM互連層414。
在一些實施例中，能夠針對DRAM晶片103形成多個DRAM互連VIA。DRAM互連VIA能夠是圖4B中的DRAM互連VIA 107，並且能夠使用相似的技術形成。
在一些實施例中，鍵合層能夠被設置在DRAM晶片101上。所述鍵合層能夠是圖4B中的鍵合層424，並且能夠使用相似的技術來製造。
在處理步驟S630處，所述DRAM晶片能夠被鍵合到CPU晶片以形成立體積體電路元件，其中，立體積體電路元件能夠是圖5中的立體積體電路元件500。
在一些實施例中，CPU晶片101和DRAM晶片103能夠以裸晶(cell)級（例如，裸晶到裸晶，或者晶片到晶片）或晶圓級（例如，晶圓到晶圓，或者晶片到晶圓）鍵合在一起，這取決於產品設計和製造策略。晶圓級的鍵合能夠提供高輸送量，其中，具有CPU晶片101的第一基底上的所有裸晶/晶片能夠與具有DRAM晶片103的第二基底同時地接合。能夠在晶圓鍵合之後切割個體的立體積體電路元件500。另一方面，能夠在切割和裸晶測試之後執行裸晶級的鍵合，其中，能夠首先選擇CPU晶片101和DRAM晶片103的功能裸晶，並且然後被鍵合以形成立體積體電路元件100，進而實現立體積體電路元件500的更高產量。
在一些實施例中，DRAM晶片103能夠被顛倒翻轉並且被定位在CPU晶片上方（或者反之亦然）。DRAM晶片103的DRAM互連層414能夠與CPU晶片101的CPU互連層214對準。
在一些實施例中，透過將DRAM晶片103的DRAM互連VIA 107與CPU晶片101的對應CPU互連VIA 105對準來執行DRAM互連層414與CPU互連層214的對準。結果，對應的互連VIA能夠在鍵合介面536處連接，並且DRAM晶片103能夠被電性連接到CPU晶片101。
在一些實施例中，CPU晶片101和DRAM晶片103能夠透過混合鍵合來接合。混合鍵合，尤其是金屬/介電混合鍵合，能夠是直接鍵合技術（例如，在不使用例如焊料或黏合劑的中間層的情況下在表面之間形成鍵合），其同時獲得金屬-金屬鍵合和介電-介電鍵合。如在圖1和圖5中所圖示的，DRAM晶片103能夠與CPU晶片103接合，由此形成鍵合介面536。
在一些實施例中，能夠在混合鍵合之前在CPU晶片101和/或DRAM晶片103上形成鍵合層。所述鍵合層能夠是在圖3所示的CPU晶片103上的鍵合層324，以及圖4B中的DRAM晶片103上的鍵合層424。鍵合層324/424能夠是介電材料，例如，氮化矽、氮氧化矽或氧化矽。在鍵合介面536處，除了金屬與金屬鍵合之外，鍵合還能夠發生在氮化矽與氮化矽、氧化矽與氧化矽或者氮化矽與氧化矽之間。在一些實施例中，所述鍵合層還能夠包括黏合材料以增強鍵合強度，例如環氧樹脂、聚醯亞胺、乾膜等。
在一些實施例中，能夠使用處置過程來增強鍵合介面536處的鍵合強度。所述處置過程能夠準備DRAM互連層414和CPU互連層214的表面，使得絕緣層220/420的表面形成化學鍵。所述處置過程能夠包括，例如，電漿處置（例如，利用含有等離子的F、Cl或H）或化學處理（例如甲酸）。在一些實施例中，所述處置過程能夠包括能夠在真空或惰性環境（例如，具有氮氣或氬氣）下在約250℃至約600℃的溫度下執行的熱處理。熱處理能夠引起在CPU互連VIA 105與DRAM互連VIA 107之間的金屬相互擴散。結果，對應的互連VIA對中的金屬材料能夠彼此相互混合或者在鍵合過程之後形成合金。
在一些實施例中，第一基底和/或第二基底能夠在鍵合之後減薄。在一些實施例中，處理晶圓（例如，玻璃、塑膠或矽）能夠在減薄過程之前被附接到第一基底或第二基底。在一些實施例中，基底減薄過程能夠包括以下中的一種或多種：研磨、乾蝕刻、濕蝕刻和化學機械拋光（CMP）。
現在將參考圖7至圖15來描述本發明的第二實施例的範例。
圖7圖示了根據本發明的一些實施例的示例性立體積體電路元件700的示意圖。立體積體電路元件700能夠包括微處理器晶片、第一記憶體晶片和第二記憶體晶片。在一些實施例中，所述微處理器晶片能夠是任何適合的微處理器，例如，用於電腦或移動設備的中央處理單元（CPU）、微控制器或數位訊號處理器。在範例中，所述微處理器晶片能夠類似於在圖1-3中所示的微處理器晶片101，並且也被稱作CPU晶片101。在一些實施例中，所述第一記憶體晶片能夠是任何揮發性記憶體，例如，靜態隨機存取記憶體（SRAM）或動態隨機存取記憶體（DRAM）。在範例中，所述第一記憶體晶片能夠類似於在圖1、圖4A和圖4B中所示的記憶體晶片103，並且也被稱為DRAM晶片103。在一些實施例中，所述第二記憶體晶片能夠是任何適合的非揮發性記憶體，例如相變記憶體、磁隨機存取記憶體、快閃記憶體等。在範例中，所述第二記憶體晶片可以是NAND快閃記憶體，並且被稱為NAND晶片740。
CPU晶片101包括多個CPU互連VIA 105，類似於第一實施例中的以及在圖1和圖3中所描繪的那些。NAND晶片740還包括多個NAND互連VIA 742。DRAM晶片103在DRAM晶片103的頂側和底側分別包括多個DRAM互連VIA 107f和107b。晶片的“頂”側代表製造功能元件（例如，電晶體、二極體等）的那一側。晶片的“底”側與頂側相對。
透過混合鍵合，NAND晶片740、DRAM晶片103和CPU 101能夠被接合在一起以形成立體積體電路元件700。DRAM晶片103和CPU晶片101能夠透過CPU/DRAM互連VIA 105/107b被電性連接在一起，而DRAM晶片103和NAND晶片740能夠透過DRAM/NAND互連VIA 107f/742被電性連接在一起。
圖8圖示了根據本發明的一些實施例的處於特定處理階段的示例性DRAM晶片800的截面。DRAM晶片800能夠類似於圖4B中的DRAM晶片400，其包括：DRAM晶片103，被設置在DRAM晶片103上的鍵合層424，以及形成在DRAM晶片103的頂側上的多個DRAM互連VIA 107f。
在一些實施例中，DRAM晶片800還包括DRAM基底接觸844。DRAM基底接觸844能夠使用與接觸結構416相似的材料和過程來形成。DRAM基底接觸844能夠與DRAM基底402電性連接。在一些實施例中，具有接觸結構416和導線418的多個金屬層能夠與基底接觸844連接。
在一些實施例中，DRAM基底402能夠在DRAM元件404製造之前被雙面拋光。在該範例中，DRAM基底402包括在頂側和底側上的表面，這兩者都被拋光和處理進而為高品質的半導體元件提供光滑的表面。在一些實施例中，DRAM基底402能夠從標準晶圓厚度（對於矽基底為大約700 μm）減薄到機械上強到足以支撐後續結構的厚度，例如，對於200 mm矽晶圓為大約200 μm厚。
圖9圖示了根據本發明的一些實施例的處於特定處理階段的示例性NAND晶片900的截面。NAND晶片900能夠包括：NAND晶片740，被設置在NAND晶片740上的鍵合層924，以及多個NAND互連VIA 742，其中，NAND互連VIA 742延伸透過鍵合層924並且與NAND晶片740形成電性連接。
NAND晶片740能夠包括NAND基底902、週邊元件（未示出）、NAND儲存單元以及NAND互連層914。NAND基底902能夠類似於CPU基底202。NAND互連層914能夠類似於CPU互連層214，並且能夠使用相似的材料和相似的製程來形成。例如，NAND互連層914的互連結構（例如，接觸結構916和導線918）和絕緣層920分別類似於CPU互連層214的互連結構（例如，接觸結構216、導線218）和絕緣層220。
在一些實施例中，NAND週邊元件能夠包括任何主動和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等。多個NAND週邊元件能夠形成適合的數位、類比和/或混合信號週邊電路以支援NAND晶片740的操作步驟。例如，所述週邊電路能夠包括頁緩衝器、解碼器（例如，行解碼器和列解碼器）、感測放大器、驅動器、電荷泵、計時和控制等電路。NAND週邊元件能夠類似於CPU元件204，並且能夠使用相似的過程來形成。
應當注意，在圖9中添加x軸和y軸以進一步圖示NAND晶片900中的部件的空間關係。NAND基底902包括沿著x方向（橫向方向或寬度方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如在本文中所使用的，一個部件（例如，層或元件）是否在半導體元件（例如，NAND晶片）的另一部件（例如，層或元件）“上”、“上方”或“下方”是在基底在y方向上位於半導體元件的最低平面中時，相對於y方向（垂直方向或厚度方向）的半導體元件的基底（例如，基底902）確定的。在整個本發明中應用了用於描述空間關係的相同概念。
在一些實施例中，NAND晶片740能夠是3D NAND快閃記憶體，其中，NAND儲存單元包括NAND儲存串946。NAND儲存串946延伸透過多個導體層948和介電層950對。多個導體/介電層對在本文中也被稱為“交替導體/介電堆疊體”952。導體層948和介電層950在交替導體/介電堆疊體952中沿著垂直方向上交替。換言之，除了交替導體/介電堆疊體952的頂部或底部處的那些之外，各個導體層948能夠被兩側的兩個介電層950夾置，並且各個介電層950能夠被兩側的兩個導體層948夾置。導體層948能夠各自具有相同的厚度或者具有不同的厚度。類似地，介電層950能夠各自具有相同的厚度或者具有不同的厚度。在一些實施例中，交替導體/介電堆疊體952包括具有與導體/介電層對不同的材料和/或厚度的更多導體層或更多介電層。導體層948能夠包括導體材料，例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、摻雜矽、矽化物（例如，NiSix、WSix、CoSix、TiSix）或者其任意組合。介電層950能夠包括介電材料，例如氧化矽、氮化矽、氮氧化矽或者其任意組合。
如在圖9中所示的，各個NAND儲存串946能夠包括半導體通道954和記憶體膜956。在一些實施例中，半導體通道954包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜956是複合層，其包括穿隧層、儲存層（也被稱為“電荷捕獲/儲存層”）和阻隔層。各個NAND儲存串946能夠具有圓柱形狀（例如，柱形）。根據一些實施例，半導體通道954、穿隧層、儲存層和阻隔層按照該次序沿著從柱的中心朝向外表面的方向來排列。穿隧層能夠包括氧化矽、氮化矽或者其任意組合。阻隔層能夠包括氧化矽、氮化矽、高介電常數（高k）介電或者其任意組合。儲存層能夠包括氮化矽、氮氧化矽、矽或者其任意組合。在一些實施例中，記憶體膜956包括ONO介電（例如，包括氧化矽的穿隧層，包括氮化矽的儲存層，以及包括氧化矽的阻隔層）。
在一些實施例中，NAND儲存串946還包括多個控制閘極（各個控制閘極是針對NAND儲存串946的字元線的一部分）。在交替的導體/介電堆疊體952中的各個導體層948能夠用作針對NAND儲存串946的各個儲存單元的控制閘極。如在圖9中所示的，NAND儲存串946能夠包括在NAND儲存串946的下端處的下部選擇閘極958（例如，源極選擇閘極）。NAND儲存串946還能夠包括在NAND儲存串946的上端處的頂部選擇閘極960（例如，汲極選擇閘極）。如在本文中所使用的，部件（例如，NAND儲存串946）的“上端”是在y方向上遠離NAND基底902的端部，並且部件（例如，NAND儲存串946）的“下端”是在y方向上靠近NAND基底902的端部。如在圖9中所示的，針對各個NAND儲存串946，汲極選擇閘極960能夠在源極選擇閘極958之上。在一些實施例中，源極/汲極選擇閘極958/960包括例如W、Co、Cu、Al、摻雜矽、矽化物或者其任意組合的導體材料。
在一些實施例中，NAND晶片740包括在NAND儲存串946的半導體通道954的下端上的磊晶層962。磊晶層962能夠包括半導體材料，例如矽。磊晶層962能夠從NAND基底902上的半導體層964磊晶生長。半導體層964能夠是未摻雜的、部分摻雜的（在厚度方向和/或寬度方向上），或者由p型或n型摻雜劑完全摻雜。針對各個NAND儲存串946，磊晶層962在本文中被稱為“磊晶插塞”。各個NAND儲存串946的下端處的磊晶插塞962能夠接觸半導體通道954和半導體層964的摻雜區域兩者。磊晶插塞962能夠用作NAND儲存串946的下端處的下選擇閘極958的通道。
在一些實施例中，陣列元件還包括在階梯結構區域中的多個字元線接觸966。各個字元線接觸966能夠與在交替導體/介電堆疊體952中的對應導體層948形成電接觸，以個體地控制儲存單元。能夠透過對接觸孔的乾/濕蝕刻，然後填充導體，例如W、Ti、TiN、Cu、TaN、Al、Co、Ni或者其任意組合，來形成字元線接觸966。
如在圖9中所示的，NAND晶片740還包括被形成在NAND儲存串946的頂部上的位元線接觸968，以分別存取/讀取NAND儲存串946的各個半導體通道954。
被連接到字元線接觸966和位元線接觸968的導線形成NAND晶片740的字元線和位元線。通常，字元線和位元線彼此垂直放置（例如，分別在行和列中），其形成記憶體的“陣列”。
在一些實施例中，NAND晶片900還包括NAND基底接觸944。NAND基底接觸944能夠使用與接觸結構916相似的材料和過程來形成。NAND基底接觸944能夠透過NAND互連VIA 742提供從NAND晶片900的頂部表面900t到NAND基底902的電性連接。在一些實施例中，具有接觸結構916和導線918的多個金屬級能夠用於連接基底接觸944。
圖10圖示了根據本發明的一些實施例的示例性立體積體電路元件1000的截面。立體積體電路元件1000包括DRAM晶片103和NAND晶片740，其中，NAND晶片740能夠與DRAM晶片103鍵合，類似於用於圖5中的立體積體電路元件500的結構和方法。NAND晶片740和DRAM晶片103能夠以裸晶/晶片級或者以晶圓級被鍵合在一起以形成立體積體電路元件1000。NAND互連VIA 742和DRAM互連VIA 107f能夠在鍵合之後形成電性連接。
在一些實施例中，立體積體電路元件1000能夠包括被形成在DRAM互連層414的絕緣層420與NAND互連層914的絕緣層920之間的第一鍵合介面1070。互連VIA 107f/742能夠在第一鍵合介面1070處接合以將DRAM互連層414的導線418/接觸結構416與NAND互連層914的導線918/接觸結構916電性連接。這樣，DRAM晶片103和NAND晶片740能夠被電性連接。
在一些實施例中，立體積體電路元件1000能夠包括被形成在DRAM晶片800的鍵合層424與NAND晶片900的鍵合層924之間的第一鍵合介面1070。在該範例中，互連VIA 107f/742分別延伸透過鍵合層424/924，並且還形成在DRAM互連層414的導線418/接觸結構416與NAND互連層914的導線918/接觸結構916之間的電性連接。這樣，DRAM晶片103和NAND晶片740上的元件和電路能夠被電性連接。
在一些實施例中，立體積體電路元件1000能夠包括被連接到DRAM晶片103的導線418和接觸結構416的DRAM基底接觸844。在一些實施例中，立體積體電路元件1000能夠包括被連接到NAND晶片740的導線918和接觸結構916的NAND基底接觸944。
在一些實施例中，立體積體電路元件1000能夠包括透過DRAM/NAND互連VIA 107f/742 DRAM/NAND在第一鍵合介面1070處被連接到NAND基底接觸944的DRAM基底接觸844。在一些實施例中，立體積體電路元件1000能夠包括被連接到NAND晶片740的導線918和接觸結構916的DRAM基底接觸844。在一些實施例中，立體積體電路元件1000能夠包括被連接到DRAM晶片103的導線418和接觸結構416的NAND基底接觸944。在這些範例中，電性連接跨第一鍵合介面1070。
在鍵合之後，DRAM晶片103上的任意元件或電路能夠被電性連接到NAND晶片740上的任意元件或電路。圖10圖示了NAND晶片740被鍵合在DRAM晶片103的頂部上的實施例。在一些實施例中，DRAM晶片103能夠被鍵合在NAND晶片740的頂部上。
圖11圖示了根據本發明的一些實施例的示例性立體積體電路元件1100的截面。立體積體電路元件1100包括被形成在（圖10中的）立體積體電路元件1000的DRAM基底402中的垂直互連結構（也被稱為穿矽VIA（TSV））1172，其中，TSV 1172形成與DRAM基底接觸844的電性連接。
在一些實施例中，能夠在DRAM晶片的TSV 1172、DRAM基底接觸844、導線418和/或接觸結構416之間形成電性連接。在該範例中，DRAM晶片103上的任意元件或電路能夠透過TSV 1172被電性連接到底表面402b。
在一些實施例中，能夠在TSV 1172、DRAM基底接觸844與DRAM/NAND互連VIA 107f/742之間形成電性連接。這樣，能夠使用NAND晶片740的接觸結構916、導線918或基底接觸944，透過各種電路徑從DRAM晶片103的TSV 1172到NAND晶片740上的任意元件或電路建立電性連接。
在一些實施例中，能夠在使用研磨、化學機械拋光CMP、反應離子蝕刻RIE、濕化學蝕刻等使DRAM基底402減薄之後形成TSV 1172。在一些實施例中，能夠在DRAM基底402上的減薄過程之前，在立體積體電路元件1100上設置保護膜。保護膜能夠包括光阻、聚醯亞胺、氧化矽、氮化矽等，並且能夠在減薄過程之後被去除。
在一些實施例中，立體積體電路元件1100還能夠包括來自立體積體電路元件1100的表面1100t的NAND基底902中的穿矽-VIA（TSV）1172（在圖11中未示出），其中，TSV 1172能夠與NAND基底接觸944形成電性連接。在一些實施例中，能夠在NAND晶片740的TSV 1172、NAND基底接觸944、導線918和/或接觸結構916之間形成電性連接。在該範例中，NAND晶片740上的任意元件或電路能夠透過TSV 1172電性連接到表面1100t。在一些實施例中，能夠在NAND基底902中的TSV 1172、NAND基底接觸944與DRAM/NAND互連VIA 107f/742之間形成電性連接。這樣，能夠使用DRAM晶片103的接觸結構416、導線418或基底接觸844，透過各種電路徑從NAND晶片740的TSV 1172到DRAM晶片103上的任意元件或電路建立電性連接。
圖12圖示了根據本發明的一些實施例的示例性立體積體電路元件1200的截面。立體積體電路元件1200包括鍵合層1224以及被形成在圖11中的立體積體電路元件1100的底表面420b上的多個DRAM互連VIA 107b，其中，DRAM互連VIA 107b延伸透過鍵合層1224。鍵合層1224和DRAM互連VIA 107b類似於鍵合層424和DRAM互連VIA 107f，並且由相似的材料和過程來形成。
在一些實施例中，DRAM互連VIA 107b被設置在TSV 1172上並且與TSV 1172形成電性連接。在圖12中，為了簡單起見，並非所有TSV 1172都被繪製為示出與DRAM互連VIA 107b電性連接。
圖13圖示了根據本發明的一些實施例的示例性立體積體電路元件1300的截面。立體積體電路元件1300包括立體積體電路元件1200（在圖12中所示的）和CPU晶片300（在圖3中所示的），其中，立體積體電路元件1200利用第二鍵合介面1376被鍵合到CPU晶片300。CPU晶片300上的CPU互連VIA 105與立體積體電路元件1200上的DRAM互連VIA 107b電接觸。立體積體電路元件1200和CPU晶片300能夠以裸晶/晶片級或以晶圓級鍵合在一起，以形成立體積體電路元件1300。
在一些實施例中，立體積體電路元件1300能夠包括被形成在立體積體電路元件1200的CPU互連層214的絕緣層220與DRAM基底402之間的第二鍵合介面1376。互連VIA 107b/105能夠在第二鍵合介面1376處接合以將CPU互連層214的導線218/接觸結構216與立體積體電路元件1200的TSV 1172電性連接。這樣，CPU晶片101和DRAM晶片103能夠被電性連接。透過CPU/DRAM晶片101/103上的TSV 1172、DRAM/DRAM基底接觸844、導線218/418和/或接觸結構216/416，DRAM晶片103上的任意元件和電路能夠與CPU晶片101上的任意元件和電路電性連接。
在一些實施例中，CPU晶片101還能夠包括CPU基底接觸（在圖13中未示出），類似於DRAM基底接觸844。CPU基底接觸能夠在DRAM晶片103與DRAM晶片103之間或者在CPU晶片101內提供另外的電路徑。
在一些實施例中，DRAM基底402還能夠包括底表面402b上的介電層（在圖13中未示出）。第二鍵合介面1376能夠被形成在DRAM基底402的底表面402b上的介電層與CPU互連層214的絕緣層220之間。DRAM基底402的底表面402b上的介電層能夠包括矽氧化物、氮化矽、氮氧化矽或者其任意組合。
在一些實施例中，立體積體電路元件1300能夠包括被形成在DRAM晶片103的鍵合層1224與CPU晶片300的鍵合層324之間的第二鍵合介面1376。在該範例中，互連VIA 107b/105分別延伸透過鍵合層324/1224，並且還形成在DRAM晶片103的TSV 1172與CPU互連層214的導線218/接觸結構216之間的電性連接。這樣，透過CPU/DRAM晶片101/103上的TSV 1172、基底接觸844、導線218/418和/或接觸結構216/416，CPU晶片101和DRAM晶片103上的任意元件和電路能夠被電性連接。
在一些實施例中，立體積體電路元件1300包括三個電性連接的晶片，例如，CPU晶片101、DRAM晶片103和NAND晶片740，其中，NAND晶片740和DRAM晶片103在第一鍵合介面1070處鍵合，並且DRAM晶片103和CPU晶片101在第二鍵合介面1376處鍵合。跨第一鍵合介面1070，NAND晶片740上的任意元件或電路能夠與DRAM晶片103上的任意元件或電路電性連接。跨第二鍵合介面1376，DRAM晶片103上的任意元件或電路能夠被電性連接到CPU晶片101上的任意元件或電路。
在一些實施例中，NAND晶片740包括基底接觸944，並且DRAM晶片103包括基底接觸844。在該範例中，能夠在NAND基底接觸944與DRAM基底接觸844之間透過具有最小數量的導線418/918和接觸結構416/916的互連VIA 742/107f形成直接電性連接。這樣，CPU晶片101上的任意元件/電路能夠被直接連接到NAND晶片740上的任意元件/電路，而沒有過多長度的佈線透過DRAM晶片103。
在一些實施例中，CPU晶片101還能夠包括基底接觸（在圖13中未示出）。在該範例中，外部信號能夠被並行地發送到立體積體電路元件1300上的三個晶片中的任何一個晶片。CPU晶片101、DRAM晶片103和NAND晶片740能夠由外部元件個體地並且直接地存取。
圖13圖示了立體積體電路元件1300的範例，其中，DRAM晶片103被鍵合到NAND晶片740，首先形成立體積體電路元件1000（參見圖10），其中，DRAM晶片103的頂側面向NAND晶片740的頂側，而在鍵合之後NAND基底902的底部和DRAM基底402的底部形成立體積體電路元件1000的兩側。在此，基底的“頂”側代表形成主動半導體元件的一側。在該範例中，CPU晶片101的頂側在第二鍵合過程期間隨後被鍵合到DRAM基底402的底表面以形成立體積體電路元件1300。
在一些實施例中，CPU晶片101能夠首先被鍵合到DRAM晶片103，其中，CPU晶片101的頂側面向DRAM晶片103的頂側。在該範例中，NAND晶片740隨後能夠被鍵合到DRAM晶片103，其中，NAND晶片740的頂側面向DRAM基底402的底側。
圖14圖示了根據本發明的一些實施例的示例性立體積體電路元件1400的截面，其中，立體積體電路元件1400包括：被設置在圖13中的立體積體電路元件1300的NAND基底902上的絕緣膜1478，被形成在絕緣膜1478中的一個或多個輸入/輸出（I/O）焊盤1480，以及透過NAND基底902將I/O焊盤連接到基底接觸944的一個或多個TSV 1482。TSV 1482能夠類似於DRAM晶片103的TSV 1172，並且能夠使用相似的過程來形成。
絕緣膜1478能夠是任何適合的絕緣材料，例如，氧化矽、氮化矽、氮氧化矽、摻雜氧化矽（例如F-、C-、N-或H-摻雜氧化物）、四乙氧基矽烷（TEOS）、聚醯亞胺、旋塗玻璃（SOG）、低k介電材料（例如多孔SiCOH）、倍半矽氧烷（SSQ）或者其任意組合。絕緣膜1478能夠透過一種或多種薄膜沉積過程進行沉積，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、原子層沉積(ALD)、高密度電漿化學氣相沉積（HDP-CVD）、濺鍍、旋塗或者其任意組合。
在一些實施例中，I/O焊盤1480與絕緣膜1478共平面。在一些實施例中，I/O焊盤1480能夠從絕緣膜1478突出或凹陷。I/O焊盤1480能夠包括任何適合的導電材料，例如，銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、鋁（Al）、TiN、TaN、Al或者其任意組合。I/O焊盤1480能夠透過一種或多種薄膜沉積過程進行排列，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積(PECVD)、物理氣相沉積（PVD）、電鍍、化學鍍、濺鍍、蒸發或者其任意組合。I/O焊盤1480的製造過程還能夠包括但不限於：微影、濕/乾蝕刻、平坦化（例如，反應離子蝕刻RIE回蝕刻和化學機械拋光CMP）。
在一些實施例中，絕緣膜1478、I/O焊盤1480和TSV 1482也能夠被形成在CPU基底202上。在該範例中，CPU晶片101也能夠包括一個或多個基底接觸。
透過I/O焊盤1480，外部元件能夠被連接到立體積體電路元件1400。在一些實施例中，透過I/O焊盤1480，外部元件能夠被連接到NAND晶片740、DRAM晶片103和/或CPU晶片101上的任意元件或電路。
圖15圖示了根據一些實施例的用於形成在圖7-14中所示的立體積體電路元件的示例性製造過程1500。應當理解，在製造過程1500中所示的操作步驟並非以此為限，並且能夠在所圖示的操作步驟中的任何操作步驟之前、之後或之間執行其他操作步驟。在一些實施例中，能夠省略示例性製造過程1500中的一些處理步驟，或者包括為了簡單起見而在此未描述的其他處理步驟。在一些實施例中，方法1500的處理步驟能夠以不同的次序執行和/或變化。
在處理步驟S1510處，在第一基底上形成第一記憶體晶片。在一些實施例中，形成所述第一記憶體晶片包括形成靜態隨機存取記憶體或動態隨機存取記憶體。在範例中，所述第一記憶體晶片能夠是圖8中的DRAM晶片103。DRAM晶片103能夠包括DRAM週邊元件、DRAM儲存單元和DRAM互連層414。DRAM晶片103的製造過程是相對於圖4A和圖4B在圖6和圖8中的處理步驟S620處所描述的。
在一些實施例中，所述DRAM晶片包括鍵合層、多個互連VIA以及頂側上的基底接觸，其例如在圖8中被圖示為鍵合層424、DRAM互連VIA 107f和DRAM基底接觸844。DRAM晶片的頂側代表在DRAM基底的形成DRAM週邊元件和儲存單元的一側。
在一些實施例中，在完成DRAM互連層414之後，鍵合層424能夠被設置在DRAM晶片740上。鍵合層424能夠包括介電材料，例如氧化矽、氮化矽、氮氧化矽或者其任意組合。鍵合層424還能夠包括黏合材料，例如，環氧樹脂、聚醯亞胺、乾膜、光敏聚合物等。鍵合層424能夠透過一種或多種薄膜沉積過程來形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、原子層沉積(ALD)、高密度電漿化學氣相沉積（HDP-CVD）、濺鍍、旋塗或者其任意組合。
在一些實施例中，DRAM互連VIA 107f能夠被形成在DRAM互連層414中，被電性連接到DRAM晶片103上的導線418和/或接觸結構416中的一個或多個。DRAM互連VIA 107f的製造過程能夠包括微影和濕/乾蝕刻，以形成針對DRAM互連VIA 107f的溝槽。接下來，在DRAM晶片103上設置一層導電材料，以填充針對DRAM互連VIA 107f的溝槽。在一些實施例中，DRAM互連VIA 107f能夠包括導電材料，例如銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、鋁（Al）、鉭、氮化鈦（TiN）、氮化鉭（TaN）等，或者其任意組合。DRAM互連VIA 107f的導電材料能夠透過一種或多種薄膜沉積過程來形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍、濺鍍、蒸發或者其任意組合。能夠透過使用平坦化過程（例如，化學機械拋光CMP或反應離子蝕刻RIE回蝕刻）來去除溝槽外部的多餘導電材料。
在處理步驟S1520處，在第二基底上形成第二記憶體晶片。在一些實施例中，形成所述第二記憶體晶片包括形成相變記憶體、磁隨機存取記憶體或快閃記憶體。在範例中，所述第二記憶體晶片能夠是圖9中的NAND晶片740。NAND晶片740能夠包括NAND週邊元件、NAND儲存單元以及NAND互連層914。
在一些實施例中，NAND週邊元件能夠是任何適合的半導體元件，例如n型MOSFET、p型MOSFET、二極體、電阻器、電容器、電感器等。針對週邊元件的製造過程類似於CPU元件或DRAM週邊元件。
在一些實施例中，NAND晶片740是3D NAND快閃記憶體。所述NAND儲存單元能夠包括NAND儲存串946和階梯結構。
在一些實施例中，NAND晶片740的製造能夠包括形成具有第一介電層950以及與第一介電層950不同的第二介電層（未示出）的多個介電層對（在本文中也被稱為“交替的介電堆疊體”）。在一些實施例中，所述第一介電層能夠是氧化矽，所述第二介電層能夠是氮化矽。交替的介電堆疊體能夠透過一種或多種薄膜沉積過程來形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積(ALD)、濺鍍或者其任意組合。
在一些實施例中，NAND晶片740的製造還能夠包括透過使用多個蝕刻修整過程在交替的介電堆疊體的端部處形成階梯結構。
在一些實施例中，NAND晶片740的製造還能夠包括移除第二介電層並且利用導體層948替換以形成交替的導體/介電堆疊體952。利用導體層948替換所述第二介電層能夠透過對所述第二介電層進行濕蝕刻而對第一介電層950具有選擇性並且利用導體層948填充該結構來執行。導體層948包括多晶矽、W、Co、Ti、TiN、Ta、TaN、Al、Ni、矽化物等，並且能夠透過化學氣相沉積（CVD）、原子層沉積(ALD)等來填充。
在一些實施例中，NAND晶片740的製造還能夠包括形成穿透交替的導體/介電堆疊體952的多個NAND儲存串946。在一些實施例中，形成NAND儲存串946的製造過程能夠包括形成垂直延伸透過交替的導體/介電堆疊體952的半導體通道954。在一些實施例中，半導體通道954能夠是透過使用例如化學氣相沉積（CVD）、原子層沉積(ALD)等的薄膜沉積過程形成的非晶矽層或多晶矽層。
在一些實施例中，形成NAND儲存串946的製造過程還能夠包括在交替的導體/介電堆疊體952中的半導體通道954與多個導體/介電層對之間形成記憶體膜956。記憶體膜956能夠是複合介電層，例如多個介電層（例如阻隔層、儲存層和穿隧層）的組合。
阻隔層能夠被用於阻隔電荷的流出。在一些實施例中，阻隔層能夠是氧化矽層或者氧化矽/氧氮化矽/氧化矽（SiO2 -SiON-SiO2 ）多層堆疊體的組合。在一些實施例中，阻隔層包括高介電常數（高k）介電（例如，氧化鋁）。在一個範例中，阻隔層包括在氮化矽沉積過程之後透過原位蒸汽生成（ISSG）氧化而形成的氧化矽層。
儲存層能夠被用於儲存電子電荷。儲存層中的電荷的儲存和/或移除能夠影響半導體通道的開/關狀態和/或電導率。儲存層能夠包括多晶體矽（多晶矽）或氮化矽。儲存層能夠包括材料的一個或多個膜，所述材料包括但不限於：氮化矽、氮氧化矽、氧化矽和氮化矽的組合，或者其任意組合。在一些實施例中，儲存層能夠包括透過使用一種或多種沉積過程形成的氮化物層。
穿隧層能夠被用於穿隧電子電荷（電子或孔）。穿隧層能夠是介電材料，例如氧化矽、氮化矽、氮氧化矽或者其任意組合。在一些實施例中，穿隧層能夠是透過使用沉積過程形成的氧化物層。
在一些實施例中，NAND晶片740的製造還能夠包括在NAND儲存串946的末端處形成磊晶層962。在一些實施例中，磊晶層962能夠被形成在第二基底中，並且對應於各個NAND儲存串946作為磊晶插塞962。能夠將磊晶層962注入到期望的摻雜水平。
在一些實施例中，NAND晶片740的製造還能夠包括形成多個字元線接觸。如在圖9中所圖示的，各個字元線接觸966能夠垂直延伸以形成與階梯結構的對應導體層948的電接觸，其中，各個導體層948能夠個體地控制NAND儲存串946的儲存單元。在一些實施例中。形成字元線接觸966的製造過程包括使用乾/濕蝕刻過程形成透過絕緣層920的垂直開口，然後利用例如W、Co、Cu、Al、摻雜多晶矽、矽化物或者其任意組合的導電材料來填充開口。能夠透過原子層沉積(ALD)、化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍、濺鍍或者其任意組合來設置導電材料。
在一些實施例中，NAND晶片740的製造還能夠包括形成NAND互連層914，其能夠將NAND儲存串與週邊元件電性連接。如在圖9中所示的，在一些實施例中，NAND互連層914能夠包括絕緣層920中的一個或多個接觸結構916和導線918。在一些實施例中，形成NAND互連層914的製造過程包括形成絕緣層920，然後形成與絕緣層920中的NAND儲存串946接觸的多個位元線接觸968。絕緣層920能夠包括一層或多層介電材料，例如氧化矽、氮化矽、氮氧化矽或者其任意組合。絕緣層920能夠透過一種或多種薄膜沉積過程來形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、原子層沉積(ALD)、高密度電漿化學氣相沉積（HDP-CVD）、濺鍍、旋塗或者其任意組合。能夠透過在絕緣層920中形成開口，然後利用例如W、Co、Cu、Al、Ti、TiN、Ta、TaN、摻雜矽、矽化物或者其任意組合的導電材料來填充開口，透過化學氣相沉積（CVD）、物理氣相沉積（PVD）、濺鍍、蒸發、電鍍或中其任意組合進行沉積，來形成位元線接觸968。
在一些實施例中，形成NAND互連層914的製造過程還包括在絕緣層920中形成一個或多個導線918以及一個或多個接觸結構916。導體層和接觸層能夠包括例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、摻雜矽、矽化物或者其任意組合的導體材料。能夠透過任何合適的已知BEOL方法來形成導體層和接觸層。
在一些實施例中，也能夠在NAND晶片上形成其他結構，例如，在圖9中圖示的鍵合層、多個互連VIA和基底接觸，作為鍵合層924、NAND互連VIA 742和NAND基底接觸944。
在一些實施例中，在完成NAND互連層914之後，能夠將鍵合層924設置在NAND晶片740上。鍵合層924能夠包括介電材料，例如氧化矽、氮化矽、氮氧化矽或者其任意組合。鍵合層924還能夠包括黏合材料，例如，環氧樹脂、聚醯亞胺、乾膜、光敏聚合物等。鍵合層924能夠透過一種或多種薄膜沉積過程來形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、原子層沉積(ALD)、高密度電漿化學氣相沉積（HDP-CVD）、濺鍍、旋塗或者其任意組合。
在一些實施例中，NAND互連VIA 742能夠被形成在NAND互連層914中，被電性連接到NAND晶片740上的導線918和/或接觸結構916中的一個或多個。NAND互連VIA 742的製造過程能夠包括微影和濕/乾蝕刻以形成針對NAND互連VIA 742的溝槽。接下來，在NAND晶片740上設置一層導電材料以填充針對NAND互連VIA 742的溝槽。在一些實施例中，NAND互連VIA 742能夠包括導電材料，例如銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、鋁（Al）、鉭、氮化鈦（TiN）、氮化鉭（TaN）等，或者其任意組合。NAND互連VIA 742的導電材料能夠透過一種或多種薄膜沉積過程來形成，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電鍍、濺鍍、蒸發或者其任意組合。可以透過使用平坦化過程（例如，化學機械拋光CMP或反應離子蝕刻RIE回蝕刻）來去除溝槽外部的多餘導電材料。
在處理步驟S1530處，DRAM晶片與NAND晶片鍵合以形成第一立體積體電路元件。第一立體積體電路元件的範例在圖10中被示為立體積體電路元件1000，其中，NAND晶片740能夠被倒置並且被定位在DRAM晶片103上方。在一些實施例中，DRAM晶片103能夠被鍵合在NAND晶片740的頂部上。
在一些實施例中，NAND晶片740和DRAM晶片103能夠以裸晶級（例如，裸晶到裸晶，或者晶片到晶片）或晶圓級（例如，晶圓到晶圓，或者晶片到晶圓）被鍵合到一起。
在一些實施例中，透過將NAND互連VIA 742與對應的DRAM互連VIA 107f對準，NAND晶片740被定位在DRAM晶片103上。結果，對應的互連VIA能夠在第一鍵合介面1070處被連接，其中，DRAM晶片103能夠被電性連接到NAND晶片740。
在一些實施例中，NAND晶片740和DRAM晶片103可以透過混合鍵合進行鍵合，其中，鍵合可以在鍵合介面處同時在不同材料之間發生，例如金屬與金屬以及介電與介電。混合鍵合過程能夠類似於在圖6中的處理步驟S630中所描述的過程。在該範例中，金屬與金屬的鍵合能夠在NAND互連VIA 742與DRAM互連VIA 107f之間發生。介電與介電的鍵合能夠分別在NAND/DRAM互連層914/414的絕緣層920/420之間發生。在一些實施例中，介電與介電的鍵合能夠在NAND晶片740的鍵合層924與DRAM晶片103的鍵合層424之間發生，其中，鍵合層924/424是介電材料，例如氧化矽、氮化矽或氮氧化矽。在一些實施例中，所述鍵合層還能夠包括黏合材料以增強鍵合強度，例如環氧樹脂、聚醯亞胺、乾膜等。
在一些實施例中，能夠在鍵合之前、期間或之後執行處置過程。所述處置過程能夠包括電漿處理、濕化學處理或熱處理，並且類似於針對CPU晶片和DRAM晶片的處理步驟S630處所使用的處理。
在一些實施例中，NAND晶片740和/或DRAM晶片103的基底能夠在鍵合之後減薄。在一些實施例中，處理晶圓（例如，玻璃、塑膠或矽）能夠在減薄過程之前被附接到NAND/DRAM晶片740/103。在一些實施例中，基底減薄過程能夠包括研磨、乾蝕刻、濕蝕刻和化學機械拋光（CMP）。
在一些實施例中，能夠針對DRAM晶片103和/或NAND晶片740形成多個垂直互連結構（例如，穿矽-VIA（TSV））。針對DRAM晶片103的TSV類似於圖11中的TSV 1172，並且針對NAND晶片740的TSV類似於圖14中的TSV 1482。TSV能夠在DRAM晶片103與NAND晶片740的鍵合之前或之後形成。在一些實施例中，在基底減薄之後能夠形成TSV。
在一些實施例中，能夠透過使用圖案化過程以形成TSV溝槽，然後進行導電材料填充和平坦化，來從DRAM晶片103的底表面420b形成TSV 1172。TSV 1172的圖案化過程能夠包括微影和蝕刻。除了光阻之外，還能夠使用例如介電ARC（DARC）或底部ARC（BARC）的抗反射塗層（ARC）來改善微影品質並且在蝕刻期間提供額外的保護。在一些實施例中，在TSV 1172圖案化之前，能夠在DRAM基底402的底表面420b上沉積硬遮罩（例如，氧化矽、氮化矽或氮氧化矽），以在蝕刻期間提供對下層材料的更多保護。針對TSV 1172的蝕刻過程能夠包括例如濕式化學蝕刻、反應離子蝕刻（反應離子蝕刻RIE）、高深寬比電漿蝕刻或者其任意組合。在一些實施例中，TSV 1172的深矽溝槽能夠透過使用SF6 化學的交替電漿蝕刻和使用C4 F8 化學的保護膜沉積來形成。用於填充TSV 1172的溝槽的導電材料能夠包括鎢（W）、鈷（Co）、銅（Cu）、鈦（Ti）、鉭（Ta）、鋁（Al）、氮化鈦（TiN）、氮化鉭（TaN）、鎳、多晶矽、多晶矽鍺、多晶鍺、矽化物（WSix 、CoSix 、NiSix 、AlSix 等），或者其任意組合。所述導電材料能夠透過一種或多種薄膜沉積過程來沉積，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積(PECVD)、物理氣相沉積（PVD）、原子層沉積（ALD）、電鍍、化學鍍、濺鍍、蒸發或者其任意組合。能夠透過平坦化過程來去除多餘的導電材料，例如，反應離子蝕刻RIE回蝕刻、化學機械拋光（CMP）。用於NAND晶片740的TSV 1482的形成步驟類似於上文所描述的TSV 1172。
為了準備NAND晶片740和/或DRAM晶片103用於下一鍵合過程，在一些實施例中，能夠在形成第一立體積體電路元件之後在DRAM晶片的底側上形成鍵合層和多個互連VIA。在此，“頂”側代表DRAM晶片103的形成DRAM儲存單元的一側。在圖12所示的該範例中，DRAM晶片103的頂側更靠近與NAND晶片740的鍵合介面。因此，DRAM晶片的底側更遠離鍵合介面。鍵合層和互連VIA類似於圖12中的鍵合層1224和DRAM互連VIA 107b，並且能夠與在處理步驟S1510中所描述的鍵合層424和DRAM互連VIA 107f類似地形成。
在處理步驟S1540處，在第三基底上形成微處理器晶片。在一些實施例中，形成所述微處理器晶片包括形成用於電腦或移動設備的中央處理單元、微控制器或數位訊號處理器。在一個範例中，所述微處理器晶片能夠是CPU晶片，其中，CPU晶片包括CPU元件和CPU互連層。CPU晶片還能夠包括鍵合層和多個互連VIA。CPU晶片能夠是在圖3中所示的CPU晶片300，並且使用與圖6中的處理步驟S610所描述的類似處理。
在處理步驟S1550處，第一立體積體電路元件與CPU晶片鍵合以形成第二立體積體電路元件。第二立體積體電路元件的範例在圖13中被示為立體積體電路元件1300，其中，DRAM晶片103的底部能夠與CPU晶片101的頂部鍵合。在一些實施例中，第一立體積體電路元件和CPU晶片能夠以裸晶級（例如，裸晶到裸晶，或者晶片到晶片）或晶圓級（例如，晶圓到晶圓，或者晶片到晶圓）被鍵合在一起。在一些實施例中，透過將DRAM晶片103的底部上的DRAM互連VIA 107b與CPU晶片101的頂部上的對應CPU互連VIA 105對準來執行鍵合。
在一些實施例中，第一立體積體電路元件和CPU晶片103能夠透過混合鍵合來接合，其中，混合鍵合過程類似於在處理步驟S1520處所描述的過程。
在一些實施例中，TSV能夠被形成在CPU晶片101、DRAM晶片103和NAND晶片740上。TSV類似於圖11和圖14中的TSV 1172和1482，並且能夠利用類似處理來形成。
在一些實施例中，能夠在NAND晶片740和/或CPU晶片101上形成一個或多個I/O焊盤，所述焊盤分別連接到NAND晶片740和CPU晶片101的TSV上。I/O焊盤的範例在圖14中被示為I/O焊盤1480。為了形成I/O焊盤1480，在NAND晶片的基底上設置絕緣膜。在圖14中所示的範例中，NAND晶片的頂側更靠近鍵合介面，並且絕緣膜被設置在NAND基底902的背側。絕緣膜能夠是圖14中的絕緣膜1478，並且能夠是任何合適的絕緣材料，例如，氧化矽、氮化矽、氮氧化矽、摻雜氧化矽（例如F-、C-、N-或H-摻雜氧化物）、四乙氧基矽烷（TEOS）、聚醯亞胺、旋塗玻璃（SOG）、低k介電材料（例如多孔SiCOH）、倍半矽氧烷（SSQ）或者其任意組合。絕緣膜1478能夠透過一種或多種薄膜沉積過程來沉積，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、PECVD、原子層沉積(ALD)、高密度電漿化學氣相沉積（HDP-CVD）、濺鍍、旋塗或者其任意組合。
接下來，使用微影和濕/乾蝕刻對絕緣膜1478進行圖案化，以形成用於I/O焊盤1480的孔或溝槽，其曝露NAND晶片740的TSV 1482以用於後續過程中的電接觸。然後在NAND基底902上設置導電材料並且填充I/O焊盤1480的孔和溝槽。用於I/O焊盤1490的導電材料能夠包括銅（Cu）、錫（Sn）、鎳（Ni）、金（Au）、銀（Ag）、鈦（Ti）、鋁（Al）、TiN、TaN、Al或者其任意組合。用於I/O焊盤1480的導電材料能夠透過一種或多種薄膜沉積過程來設置，例如化學氣相沉積（CVD）、電漿增強化學氣相沉積(PECVD)、物理氣相沉積（PVD）、電鍍、化學鍍、濺鍍、蒸發或者其任意組合。能夠透過平坦化過程（例如，反應離子蝕刻RIE回蝕刻和化學機械拋光CMP）來去除I/O焊盤的孔/溝槽外部的多餘導電材料。在一些實施例中，I/O焊盤1480與絕緣膜1478共平面。在一些實施例中，I/O焊盤1480能夠從絕緣膜1478突出或凹陷。
在一些實施例中，類似的絕緣膜、I/O焊盤和TSV也能夠被形成在CPU基底202上。在該範例中，CPU晶片101也能夠包括一個或多個基底接觸。
在一些實施例中，能夠使用類似技術進一步將一個或多個功能晶片（例如，SRAM、DRAM、GPU等）與立體積體電路元件1400的CPU晶片101鍵合。為了準備第二立體積體電路元件的CPU晶片101用於另一鍵合過程，能夠使CPU基底202減薄，然後在CPU基底的底部上形成TSV、鍵合層和互連VIA。這樣，透過混合鍵合，多個功能晶片能夠被堆疊在彼此的頂部上，形成具有更短距離、更少延遲以及更高頻寬的電性連接。
因此，在本發明中描述了具有積體電路的立體元件以及其製造方法的各種實施例。透過以垂直堆疊來集成功能晶片，能夠大大減小功能晶片之間的電性連接的距離。因此，與其他平面積體電路相比，立體積體電路元件能夠實現更小的尺寸、更高的密度、更快的速度以及更高的頻寬。
在一些實施例中，一種用於形成立體半導體元件的方法，包括：形成微處理器晶片，包括：在第一基底上形成至少一個微處理器元件；以及在所述至少一個微處理器元件上形成第一互連層，所述第一互連層具有至少一個第一互連結構。所述方法還包括：形成記憶體晶片，包括：在第二基底上形成至少一個儲存單元；以及在所述至少一個儲存單元上形成第二互連層，所述第二互連層具有至少一個第二互連結構。所述方法還包括：將所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層鍵合，使得所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述記憶體晶片的所述至少一個儲存單元電性連接。
在一些實施例中，一種用於形成立體半導體元件的方法，包括：形成第一記憶體晶片，包括：在第一基底上形成至少一個第一儲存單元，以及在所述至少一個第一儲存單元上形成第一互連層，所述第一互連層具有至少一個第一互連結構。所述方法還包括：形成第二記憶體晶片，包括：在第二基底上形成至少一個第二儲存單元，以及在所述至少一個第二儲存單元上形成第二互連層，所述第二互連層具有至少一個第二互連結構。所述方法還包括：將所述第一記憶體晶片的所述第一互連層與所述第二記憶體晶片的所述第二互連層鍵合，使得所述第一記憶體晶片的所述至少一個第一儲存單元透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接。所述方法還包括：形成微處理器晶片，包括：在第三基底上形成至少一個微處理器元件，以及在所述至少一個微處理器元件上形成第三互連層，所述第三互連層具有至少一個第三互連結構。所述方法還包括：將所述微處理器晶片的所述第三互連層與所述第一記憶體晶片的所述第一基底鍵合，使得所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第三互連結構與所述第一記憶體晶片的所述至少一個第一儲存單元電性連接。
在一些實施例中，一種立體（3D）半導體元件，包括：微處理器晶片，其具有在第一基底上的至少一個微處理器元件以及被設置在所述至少一個微處理器元件上的第一互連層，所述第一互連層包括至少一個第一互連結構。3D半導體元件還包括記憶體晶片，其具有在第二基底上的至少一個儲存單元以及被設置在所述至少一個儲存單元上的第二互連層，所述第二互連層包括至少一個第二互連結構。在3D半導體元件中，所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層鍵合，並且所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述至少一個儲存單元電性連接。
在一些實施例中，一種立體（3D）半導體元件，包括：微處理器晶片，其包括在第一基底上的至少一個微處理器元件以及被設置在所述至少一個微處理器元件上的第一互連層，所述第一互連層包括至少一個第一互連結構。所述3D半導體元件還包括第一記憶體晶片，其具有在第二基底上的至少一個第一儲存單元以及被設置在所述至少一個第一儲存單元上的第二互連層，所述第二互連層包括至少一個第二互連結構。所述3D半導體元件還包括第二記憶體晶片，其具有在第三基底上的至少一個第二儲存單元以及被設置在所述至少一個第二儲存單元上的第三互連層，所述第三互連層包括至少一個第三互連結構。在3D半導體元件中，所述微處理器晶片的所述第一互連層與所述第一記憶體晶片的所述第二基底鍵合，並且所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述第一記憶體晶片的所述至少一個第一儲存單元電性連接。在所述3D半導體元件中，所述第二記憶體晶片的所述第三互連層還與所述第一記憶體晶片的所述第二互連層鍵合，並且所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構、所述至少第二互連結構或所述至少一個第三互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接。
具體實施方式的前述描述將如此充分地揭示本發明的一般性質，以至於他人能夠透過應用本領域技術範圍內的知識來容易地修改和/或調整各種應用、這些具體實施例，而無需過度實驗，並且不會背離本發明的一般概念。因此，基於在本文中所提供的公開和指導，這些調整和修改旨在所公開的實施例的等同物的含義和範圍內。應當理解，在本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據本發明和指導來解釋。
以上已經借助於圖示特定功能以及其關係的實施方式的功能構建塊描述了本發明的實施例。為了便於描述，在本文中任意定義了這些功能構建塊的邊界。能夠定義備選邊界，只要適當地執行指定的功能以及其關係即可。
發明內容和摘要部分能夠闡述（一個或多個）發明人所預期的本發明的一個或多個但不是所有示例性實施例，因此，並不旨在以任何方式限制本發明和所附申請專利範圍。
本發明的廣度和範圍不應當受任何上文所描述的示例性實施例的限制，而是應當僅根據所附申請專利範圍以及其等同物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100、500、700、1000、1100、1200、1300、1400:立體積體電路元件 101:微處理器晶片 103、400、800:DRAM晶片 105:CPU互連VIA 107、107b、107f:DRAM互連VIA 202:CPU基底 204:CPU元件 206:井 208、408:閘極堆疊體 210、410:閘極側壁子 212、412:源極/汲極 214:CPU互連層 216、416、916:接觸結構 218、418、918:導線 220、420、920:絕緣層 222:導電層 222-1:底部金屬層 222-2:上金屬層 223:頂表面 300:CPU晶片 324、424、924、1224:鍵合層 402:DRAM基底 402b:底表面 404:DRAM元件 414:DRAM互連層 430:DRAM電容器 432:電容器介電層 434:電容器電極 536:鍵合介面 600、1500:製造過程 740、900:NAND晶片 742:NAND互連VIA 844:DRAM基底接觸 900t:頂部表面 902:NAND基底 914:NAND互連層 944:基底接觸 946:NAND儲存串 948:導體層 950:介電層 952:交替導體/介電堆疊體 954:半導體通道 956:記憶體膜 958:源極選擇閘極 960:汲極選擇閘極 962:磊晶層 964:半導體層 966:字元線接觸 968:位元線接觸 1070:第一鍵合介面 1100t:表面 1172:穿矽VIA(TSV) 1376:第二鍵合介面 1478:絕緣膜 1480:I/O焊盤 1482:穿矽VIA(TSV) S610、S620、S630、S1510、S1520、S1530、S1540、S1550:步驟
被併入本文並且形成說明書的一部分的附圖圖示了本發明的實施例，並且與說明書一起進一步用於解釋本發明的原理並且使得本領域技術人員能夠製造和使用本發明。 圖1圖示了根據本發明的一些實施例的示例性立體（3D）積體電路（IC）元件的示意圖。 圖2-3圖示了根據本發明的一些實施例的處於各種處理階段的CPU晶片的示意性截面視圖。 圖4A和圖4B圖示了根據本發明的一些實施例的處於各種處理階段的DRAM晶片的示意性截面視圖。 圖5圖示了根據本發明的一些實施例的具有CPU晶片和DRAM晶片的示例性立體積體電路元件的示意圖。 圖6圖示了根據本發明的一些實施例的用於形成具有CPU晶片和DRAM晶片的立體積體電路元件的示例性方法的流程圖。 圖7圖示了根據本發明的一些實施例的具有CPU晶片、DRAM晶片和NAND晶片的示例性立體積體電路元件的示意圖。 圖8圖示了根據本發明的一些實施例的處於特定處理階段的DRAM晶片的示意性截面視圖。 圖9圖示了根據本發明的一些實施例的處於特定處理階段的NAND晶片的示意性截面視圖。 圖10-12圖示了根據本發明的一些實施例的處於各種處理階段的具有DRAM晶片和NAND晶片的示例性立體積體電路元件的示意性截面視圖。 圖13-14圖示了根據本發明的一些實施例的處於各種處理階段的具有NAND晶片、DRAM晶片和CPU晶片的示例性立體積體電路元件的示意性截面視圖。 圖15圖示了根據本發明的一些實施例的用於形成具有NAND晶片、DRAM晶片和CPU晶片的立體積體電路元件的示例性方法的流程圖。 根據下文結合附圖所闡述的詳細描述，本發明的各特徵和優點將變得更加明顯，在附圖中，相似的附圖標記始終表示對應的元件。在附圖中，相似的附圖標記總體指示相同的、功能相似的和/或結構相似的元件。其中，元素首次出現的圖由對應參考編號中最左邊的（一個或多個）數字來指示。 將參考附圖來描述本發明的實施例。
1200、1400:立體積體電路元件
101:微處理器晶片
103:DRAM晶片
105:CPU互連VIA
107b、107f:DRAM互連VIA
202:CPU基底
204:CPU元件
214:CPU互連層
216、416、916:接觸結構
218、418、918:導線
220、420、920:絕緣層
300:CPU晶片
324、424、924、1224:鍵合層
402:DRAM基底
402b:底表面
404:DRAM元件
414:DRAM互連層
430:DRAM電容器
740:NAND晶片
742:NAND互連VIA
844:DRAM基底接觸
902:NAND基底
914:NAND互連層
944:基底接觸
946:NAND儲存串
948:導體層
950:介電層
952:交替導體/介電堆疊體
954:半導體通道
956:記憶體膜
958:源極選擇閘極
960:汲極選擇閘極
962:磊晶層
964:半導體層
966:字元線接觸
968:位元線接觸
1070:第一鍵合介面
1172:穿矽VIA(TSV)
1376:第二鍵合介面
1478:絕緣膜
1480:I/O焊盤
1482:穿矽VIA(TSV)

Claims (20)

  1. 一種用於形成立體半導體元件的方法，包括： 形成一微處理器晶片，包括： 在一第一基底上形成至少一個微處理器元件；以及 在所述至少一個微處理器元件上形成一第一互連層，所述第一互連層包括至少一個第一互連結構； 形成一記憶體晶片，包括： 在一第二基底上形成至少一個儲存單元；以及 在所述至少一個儲存單元上形成一第二互連層，所述第二互連層包括至少一個第二互連結構；以及 將所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層鍵合，使得所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述記憶體晶片的所述至少一個儲存單元電性連接。
  2. 根據申請專利範圍第1項所述的方法，其中，形成所述微處理器晶片包括形成用於電腦或移動設備的一中央處理單元、一微控制器或一數位訊號處理器。
  3. 根據申請專利範圍第1項所述的方法，其中，形成所述記憶體晶片包括形成一靜態隨機存取記憶體、一動態隨機存取記憶體或一快閃記憶體。
  4. 根據申請專利範圍第1項所述的方法，其中，所述微處理器晶片的所述第一互連層與所述記憶體晶片的所述第二互連層的所述鍵合包括在一鍵合介面處的介電與介電的鍵合以及金屬與金屬的鍵合。
  5. 一種用於形成立體半導體元件的方法，包括： 形成一第一記憶體晶片，包括： 在一第一基底上形成至少一個第一儲存單元；以及 在所述至少一個第一儲存單元上形成一第一互連層，所述第一互連層包括至少一個第一互連結構； 形成一第二記憶體晶片，包括： 在一第二基底上形成至少一個第二儲存單元；以及 在所述至少一個第二儲存單元上形成一第二互連層，所述第二互連層包括至少一個第二互連結構； 將所述第一記憶體晶片的所述第一互連層與所述第二記憶體晶片的所述第二互連層鍵合，使得所述第一記憶體晶片的所述至少一個第一儲存單元透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接； 形成一微處理器晶片，包括： 在一第三基底上形成至少一個微處理器元件；以及 在所述至少一個微處理器元件上形成一第三互連層，所述第三互連層包括至少一個第三互連結構；以及 將所述微處理器晶片的所述第三互連層與所述第一記憶體晶片的所述第一基底鍵合，使得所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第三互連結構與所述第一記憶體晶片的所述至少一個第一儲存單元電性連接。
  6. 根據申請專利範圍第5項所述的方法，其中，所述第一記憶體晶片的所述第一互連層與所述第二記憶體晶片的所述第二互連層的所述鍵合包括在一鍵合介面處的介電與介電的鍵合以及金屬與金屬的鍵合。
  7. 根據申請專利範圍第5項所述的方法，其中，所述微處理器晶片的所述第三互連層與所述第一記憶體晶片的所述第一基底的所述鍵合包括在一鍵合介面處的介電與介電的鍵合以及金屬金屬的鍵合。
  8. 根據申請專利範圍第5項所述的方法，還包括： 形成至少一個垂直互連結構，其延伸透過所述第一記憶體晶片的所述第一基底，其中，所述至少一個垂直互連結構與所述至少一個第一互連結構電性連接。
  9. 根據申請專利範圍第5項所述的方法，還包括： 形成至少一個垂直互連結構，其延伸透過所述第二記憶體晶片的所述第二基底，其中，所述至少一個垂直互連結構與所述至少一個第二互連結構電性連接。
  10. 根據申請專利範圍第5項所述的方法，還包括： 形成至少一個垂直互連結構，其延伸透過所述微處理器晶片的所述第三基底，其中，所述至少一個垂直互連結構與所述至少一個第三互連結構電性連接。
  11. 根據申請專利範圍第5項所述的方法，其中，形成所述微處理器晶片包括形成用於電腦或移動設備的一中央處理單元、一微控制器或一數位訊號處理器。
  12. 根據申請專利範圍第5項所述的方法，其中，形成所述第一記憶體晶片包括形成一靜態隨機存取記憶體或一動態隨機存取記憶體。
  13. 根據申請專利範圍第5項所述的方法，其中，形成所述第二記憶體晶片包括形成一快閃記憶體。
  14. 一種立體半導體元件，包括： 一微處理器晶片，其包括： 在一第一基底上的至少一個微處理器元件；以及 被設置在所述至少一個微處理器元件上的一第一互連層，所述第一互連層包括至少一個第一互連結構； 一第一記憶體晶片，其包括： 在一第二基底上的至少一個第一儲存單元；以及 被設置在所述至少一個第一儲存單元上的一第二互連層，所述第二互連層包括至少一個第二互連結構；以及 一第二記憶體晶片，其包括： 在一第三基底上的至少一個第二儲存單元；以及 被設置在所述至少一個第二儲存單元上的一第三互連層，所述第三互連層包括至少一個第三互連結構， 其中，所述微處理器晶片的所述第一互連層與所述第一記憶體晶片的所述第二基底鍵合，並且所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構或所述至少一個第二互連結構與所述第一記憶體晶片的所述至少一個第一儲存單元電性連接；並且 其中，所述第二記憶體晶片的所述第三互連層與所述第一記憶體晶片的所述第二互連層鍵合，並且所述微處理器晶片的所述至少一個微處理器元件透過所述至少一個第一互連結構、所述至少一個第二互連結構或所述至少一個第三互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接。
  15. 根據申請專利範圍第14項所述的立體半導體元件，其中，所述第一記憶體晶片的所述至少一個第一儲存單元透過所述至少一個第三互連結構或所述至少一個第二互連結構與所述第二記憶體晶片的所述至少一個第二儲存單元電性連接。
  16. 根據申請專利範圍第14項所述的立體半導體元件，還包括： 在所述第二記憶體晶片的所述第三互連層與所述第一記憶體晶片的所述第二互連層之間的一鍵合介面，其中，所述鍵合介面包括介電與介電的鍵合以及金屬與金屬的鍵合。
  17. 根據申請專利範圍第14項所述的立體半導體元件，還包括： 在所述微處理器晶片的所述第一互連層與所述第一記憶體晶片的所述第二基底之間的一鍵合介面，其中，所述鍵合介面包括介電與介電的鍵合以及金屬與金屬的鍵合。
  18. 根據申請專利範圍第14項所述的立體半導體元件，其中，所述微處理器晶片包括用於電腦或移動設備的一中央處理單元、一微控制器或一數位訊號處理器。
  19. 根據申請專利範圍第14項所述的立體半導體元件，其中，所述第一記憶體晶片包括一靜態隨機存取記憶體或一動態隨機存取記憶體。
  20. 根據申請專利範圍第14項所述的立體半導體元件，其中，所述第二記憶體晶片包括一快閃記憶體。
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