KR20210122285A - 복수의 기능 칩이 있는 3차원 nand 메모리 디바이스의 집적화 - Google Patents

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KR20210122285A
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/091—Disposition
    • H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/32146—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the layer connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
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Abstract

3차원 반도체 디바이스의 실시예와 제조 방법이 개시된다. 3차원 반도체 디바이스의 제조 방법은 제1 메모리 칩과 제2 메모리 칩, 및 마이크로프로세서 칩을 형성하는 단계를 포함한다. 3차원 반도체 디바이스의 제조 방법은 또한 제1 메모리 칩의 하나 이상의 제1 메모리 셀이 제1 인터커넥트 층과 제2 인터커넥트 층의 인터커넥트 구조를 통해 제2 메모리 칩의 하나 이상의 제2 메모리 셀과 전기적으로 연결될 수 있도록, 제1 메모리 칩의 제1 인터커넥트 층을 제2 메모리 칩의 제2 인터커넥트 층과 접합하는 단계를 포함한다. 3차원 반도체 디바이스의 제조 방법은, 마이크로프로세서 칩의 하나 이상의 마이크로프로세서 디바이스가 제2 인터커넥트 층과 제3 인터커넥트 층의 인터커넥트 구조를 통해 제2 메모리 칩의 하나 이상의 제2 메모리 셀과 전기적으로 연결될 수 있도록, 마이크로프로세서 칩의 제3 인터커넥트 층을 제2 메모리 칩의 기판과 접합하는 단계를 더 포함한다.

Description

복수의 기능 칩이 있는 3차원 NAND 메모리 디바이스의 집적화
본 출원은 2019년 7월 24일에 출원된 미국 특허 출원 16/521,214(“Integration of Three-Dimensional NAND Memory Devices with Multiple Functional Chips")의 계속 출원으로 2019년 4월 15일에 출원된 PCT/CN2019/082607에 대해 우선권을 주장하는 바이며, 그 전체 내용이 원용에 의해 본 명세서에 포함된다.
본 발명은 일반적으로 반도체 기술 분야에 관한 것으로, 상세하게는 3차원(3D) 집적 회로를 형성하기 위한 방법에 관한 것이다.
평면 집적 회로(integrated circuit, IC) 디바이스는 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선함으로써 더 작은 크기로 스케일링된다. 하지만, 로직/아날로그 디바이스와 메모리 셀의 피처 크기가 하한에 가까워짐에 따라, 평면 공정과 제조 기술은 어려워지고 비용이 많이 든다. 따라서, 평면 IC 디바이스의 밀도와 대역폭이 상한에 가까워진다. 3차원(three-dimensional, 3D) IC 아키텍처가 평면 IC 디바이스의 밀도와 성능 제한을 해결할 수 있다.
본 개시에서는 3차원 집적 회로 디바이스와 3차원 집적 회로 디바이스를 제조하기 위한 방법의 실시예를 설명한다.
본 개시의 일 양태는 마이크로프로세서 칩을 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법을 개시한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 제1 기판 위에 적어도 하나의 마이크로프로세서 디바이스를 형성하고 상기 적어도 하나의 마이크로프로세서 디바이스 위에 제1 인터커넥트 층(interconnect layer)을 형성하는 단계 - 상기 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 가지고 있음 -를 포함한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 제2 기판 위에 적어도 하나의 메모리 셀을 형성하고 상기 적어도 하나의 메모리 셀 위에 제2 인터커넥트 층을 형성하는 단계를 포함하는 메모리 칩을 형성하는 단계 - 상기 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 가지고 있음 -를 포함한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스가 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 메모리 칩의 적어도 하나의 메모리 셀과 전기적으로 연결될 수 있도록, 상기 마이크로프로세서 칩의 제1 인터커넥트 층을 상기 메모리 칩의 제2 인터커넥트 층과 접합하는 단계를 더 포함한다.
일부 실시예에서, 상기 메모리 칩의 제2 인터커넥트 층과 상기 마이크로프로세서 칩의 제1 인터커넥트 층의 접합은, 접합 인터페이스에서의 유전체-유전체 접합과 금속-금속 접합을 포함한다.
일부 실시예에서, 상기 마이크로프로세서 칩을 형성하는 단계는, 컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit)을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 메모리 칩을 형성하는 단계는 정적 랜덤 액세스 메모리, 또는 동적 랜덤 액세스 메모리, 또는 플래시 메모리를 형성하는 단계를 포함한다.
본 개시의 다른 양태는 3차원 반도체 디바이스를 형성하기 위한 방법을 제공한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 제1 기판 위에 적어도 하나의 제1 메모리 셀을 형성하고 상기 적어도 하나의 제1 메모리 셀 위에 제1 인터커넥트 층을 형성하는 단계를 포함하는 제1 메모리 칩을 형성하는 단계 - 상기 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 가지고 있음 -를 포함한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 제2 기판 위에 적어도 하나의 제2 메모리 셀을 형성하고 상기 적어도 하나의 제2 메모리 셀 위에 제2 인터커넥트 층을 형성하는 단계를 포함하는 제2 메모리 칩을 형성하는 단계 - 상기 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 가지고 있음 -를 포함한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은 상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀이 상기 제2 메모리 칩의 적어도 하나의 제2 메모리 셀을 통해 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조와 전기적으로 연결될 수 있도록, 상기 제1 메모리 칩의 제1 인터커넥트 층을 상기 제2 메모리 칩의 제2 인터커넥트 층과 접합하는 단계를 더 포함한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 제3 기판 위에 적어도 하나의 마이크로프로세서 디바이스를 형성하고 상기 적어도 하나의 마이크로프로세서 디바이스 위에 제3 인터커넥트 층을 형성하는 단계를 포함하는 마이크로프로세서 칩을 형성하는 단계 - 상기 제3 인터커넥트 층은 적어도 하나의 제3 인터커넥트 구조를 가지고 있음 -를 포함한다. 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스가 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제3 인터커넥트 구조를 통해 상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀과 전기적으로 연결될 수 있도록, 상기 마이크로프로세서 칩의 제3 인터커넥트 층을 상기 제1 메모리 칩의 제1 기판과 접합하는 단계를 더 포함한다.
일부 실시예에서, 상기 제2 메모리 칩의 제2 인터커넥트 층과 상기 제1 메모리 칩의 제1 인터커넥트 층의 접합은, 접합 인터페이스에서의 유전체-유전체 접합과 금속-금속 접합을 포함한다.
일부 실시예에서, 상기 제1 메모리 칩의 제1 기판과 상기 마이크로프로세서 칩의 제3 인터커넥트 층의 접합은, 접합 인터페이스에서의 유전체-유전체 접합과 금속-금속 접합을 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 제1 메모리 칩의 제1 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조를 형성하는 단계 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제1 인터커넥트 구조에 전기적 연결을 제공함 -를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 상기 제2 메모리 칩의 제2 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조를 형성하는 단계 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제2 인터커넥트 구조에 전기적 연결을 제공함 -를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스를 형성하기 위한 방법은 상기 제2 메모리 칩의 적어도 하나의 수직 인터커넥트 구조와 전기적으로 연결된 적어도 하나의 입력/출력 패드(input/output pad)를 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 상기 마이크로프로세서 칩의 제3 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조를 형성하는 단계 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제3 인터커넥트 구조에 전기적 연결을 제공함 -를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 상기 마이크로프로세서 칩의 적어도 하나의 수직 인터커넥트 구조와 전기적으로 연결되는 적어도 하나의 입력/출력 패드를 형성하는 단계를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 상기 제1 메모리 칩의 제1 인터커넥트 층을 상기 제2 메모리 칩의 제2 인터커넥트 층과 접합한 후 상기 제1 기판 또는 상기 제2 기판을 박형화(thinning)하는 단계 - 상기 박형화는 그라인딩, 또는 습식 식각이나 건식 식각, 또는 화학 기계 연마(chemical-mechanical polishing)를 포함하고 있음 -를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스를 형성하기 위한 방법은, 상기 마이크로프로세서 칩의 제3 인터커넥트 층을 상기 제1 메모리 칩의 제1 기판과 접합한 후 상기 제2 기판 또는 상기 제3 기판을 박형화하는 단계 - 상기 박형화는 그라인딩, 또는 습식 식각이나 건식 식각, 또는 화학 기계 연마를 포함하고 있음 -를 더 포함한다.
일부 실시예에서, 상기 마이크로프로세서 칩을 형성하는 단계는 컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 제1 메모리 칩을 형성하는 단계는 정적 랜덤 액세스 메모리 또는 동적 랜덤 액세스 메모리를 형성하는 단계를 포함한다.
일부 실시예에서, 상기 제2 메모리 칩을 형성하는 단계는 플래시 메모리를 형성하는 단계를 포함한다.
본 개시의 또 다른 양태는 마이크로프로세서 칩을 가진 3차원(3D) 반도체 디바이스를 제공한다. 상기 마이크로프로세서 칩은, 제1 기판 위의 적어도 하나의 마이크로프로세서 디바이스와 상기 적어도 하나의 마이크로프로세서 디바이스 위에 배치된 제1 인터커넥트 층을 포함하고, 상기 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 포함한다. 상기 3D 반도체 디바이스는 또한 제2 기판 위의 적어도 하나의 메모리 셀과 상기 적어도 하나의 메모리 셀 위에 배치된 제2 인터커넥트 층을 가진 메모리 칩 - 상기 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 포함하고 있음 -을 포함한다. 상기 3D 반도체 디바이스에서, 상기 마이크로프로세서 칩의 제1 인터커넥트 층은 상기 메모리 칩의 제2 인터커넥트 층과 접합되고, 상기 적어도 하나의 마이크로프로세서 디바이스는 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 적어도 하나의 메모리 셀과 전기적으로 연결된다.
일부 실시예에서, 상기 3차원 반도체 디바이스는 상기 마이크로프로세서 칩의 제1 인터커넥트 층과 상기 메모리 칩의 제2 인터커넥트 층 사이의 접합 인터페이스 - 상기 접합 인터페이스는 유전체-유전체 접합과 금속-금속 접합을 포함하고 있음 -를 더 포함한다.
일부 실시예에서, 상기 마이크로프로세서 칩은 컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛을 포함한다.
일부 실시예에서, 상기 메모리 칩은 정적 랜덤 액세스 메모리, 또는 동적 랜덤 액세스 메모리, 또는 플래시 메모리를 포함한다.
본 개시의 또 다른 양태는 마이크로프로세서 칩을 가진 3차원(3D) 반도체 디바이스를 제공한다. 상기 마이크로프로세서 칩은, 제1 기판 위의 적어도 하나의 마이크로프로세서 디바이스와 상기 적어도 하나의 마이크로프로세서 디바이스 위에 배치된 제1 인터커넥트 층을 포함하고, 상기 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 포함한다. 상기 3D 반도체 디바이스는 또한 제2 기판 위의 적어도 하나의 제1 메모리 셀과 상기 적어도 하나의 제1 메모리 셀 위에 배치된 제2 인터커넥트 층을 가진 제1 메모리 칩 - 상기 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 포함하고 있음 -을 포함한다. 상기 3D 반도체 디바이스는 제3 기판 위의 적어도 하나의 제2 메모리 셀과 상기 적어도 하나의 제2 메모리 셀 위에 배치된 제3 인터커넥트 층을 가진 제2 메모리 칩 - 상기 제3 인터커넥트 층은 적어도 하나의 제3 인터커넥트 구조를 포함하고 있음 -을 더 포함한다. 상기 3D 반도체 디바이스에서, 상기 마이크로프로세서 칩의 제1 인터커넥트 층은 상기 제1 메모리 칩의 제2 기판과 접합되고, 상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스는 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀과 전기적으로 연결된다. 상기 3D 반도체 디바이스에서, 상기 제2 메모리 칩의 제3 인터커넥트 층은 또한 상기 제1 메모리 칩의 제2 인터커넥트 층과 접합되고, 상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스는 상기 적어도 하나의 제1 인터커넥트 구조, 또는 상기 적어도 제2 인터커넥트 구조, 또는 상기 적어도 하나의 제3 인터커넥트 구조를 통해 상기 제2 메모리 칩의 적어도 하나의 제2 메모리 셀과 전기적으로 연결된다.
일부 실시예에서, 상기 3차원 반도체 디바이스에서, 상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀은 상기 적어도 하나의 제3 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 제2 메모리 칩의 적어도 하나의 제2 메모리 셀과 전기적으로 연결된다.
일부 실시예에서, 상기 3차원 반도체 디바이스는 상기 제1 기판, 또는 상기 제2 기판, 또는 상기 제3 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제1 인터커넥트 구조, 또는 상기 적어도 하나의 제2 인터커넥트 구조, 또는 상기 적어도 하나의 제3 인터커넥트 구조에 전기적 연결을 제공함 -를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스는 또한 상기 적어도 하나의 수직 인터커넥트 구조와 전기적으로 연결되는, 상기 제1 기판 또는 상기 제3 기판 위의 적어도 하나의 입력/출력 패드를 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스는 상기 제2 메모리 칩의 제3 인터커넥트 층과 상기 제1 메모리 칩의 제2 인터커넥트 층 사이의 접합 인터페이스 - 상기 접합 인터페이스는 유전체-유전체 접합과 금속-금속 접합을 포함하고 있음 -를 더 포함한다.
일부 실시예에서, 상기 3차원 반도체 디바이스는 또한 상기 마이크로프로세서 칩의 제1 인터커넥트 층과 상기 제1 메모리 칩의 제2 기판 사이의 접합 인터페이스 - 상기 접합 인터페이스는 유전체-유전체 접합과 금속-금속 접합을 포함하고 있음 -를 포함한다.
일부 실시예에서, 상기 마이크로프로세서 칩은 컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨핑 유닛을 포함한다.
일부 실시예에서, 상기 제1 메모리 칩은 정적 랜덤 액세스 메모리 또는 동적 랜덤 액세스 메모리를 포함한다.
일부 실시예에서, 상기 제2 메모리 칩은 플래시 메모리를 포함한다.
당업자는 본 개시의 설명, 청구범위, 및 도면을 고려하여 본 개시의 다른 양태를 이해할 수 있을 것이다.
본 명세서에 통합되어 명세서의 일부를 형성하는 첨부 도면은 본 개시의 실시예를 예시하고, 설명과 함께, 추가적으로 본 개시의 원리를 설명하며 당업자가 본 개시를 만들어 사용할 수 있게 하는 역할을 한다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3차원(three-dimensional, 3D) 집적 회로(integrated circuit, IC) 디바이스를 개략적으로 나타내는 도면이다.
도 2와 도 3은 본 개시의 일부 실시예에 따라 다양한 공정 단계에서 CPU 칩을 개략적으로 나타내는 단면도이다.
도 4a와 도 4b는 본 개시의 일부 실시예에 따른 다양한 공정 단계에서 DRAM 칩을 개략적으로 나타내는 단면도이다.
도 5는 본 개시의 일부 실시예에 따른 CPU 칩과 DRAM 칩을 가진 예시적인 3D IC 디바이스를 개략적으로 나타내는 도면이다.
도 6은 본 개시의 일부 실시예에 따른 CPU 칩과 DRAM 칩을 가진 3D IC 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 7은 본 개시의 일부 실시예에 따른 CPU 칩, DRAM 칩, 및 NAND 칩을 가진 예시적인 3D IC 디바이스를 개략적으로 나타내는 도면이다.
도 8은 본 개시의 일부 실시예에 따른 특정 공정 단계에서 DRAM 칩을 개략적으로 나타내는 단면도이다.
도 9는 본 개시의 일부 실시예에 따른 특정 공정 단계에서 NAND 칩을 개략적으로 나타내는 단면도이다.
도 10 내지 도 12는 본 개시의 일부 실시예에 따른 다양한 공정 단계에서 DRAM 칩과 NAND 칩을 가진 예시적인 3D IC 디바이스를 개략적으로 나타내는 단면도이다.
도 13과 도 14는 본 개시의 일부 실시예에 따른 다양한 공정 단계에서 NAND 칩, DRAM 칩, 및 CPU 칩을 가진 예시적인 3D IC 디바이스를 개략적으로 나타내는 단면도이다.
도 15는 본 개시의 일부 실시예에 따라 NAND 칩, DRAM 칩, 및 CPU 칩을 가진 3D IC 장치를 형성하기 위한 예시적인 방법의 흐름도이다.
본 발명의 특징과 장점은, 전체에 걸쳐 대응하는 요소를 식별하는 도면과 함께 유사한 참조 부호를 설명할 때 아래에 제공되는 상세한 설명으로부터 더욱 명확해질 것이다. 도면에서, 유사한 참조 번호는 일반적으로 동일하거나, 기능적으로 유사하거나, 및/또는 구조적으로 유사한 요소를 나타낸다. 요소가 처음 나타나는 도면은 대응하는 참조 번호의 맨 왼쪽 숫자로 표시된다.
첨부 도면을 참조하여 본 발명의 실시예에 대해 설명할 것이다.
특정 구성과 배열이 논의되지만, 이는 단지 예시적인 목적으로만 논의된다고 이해해야 한다. 당업자라면 본 개시의 사상과 범위를 벗어나지 않고 다른 구성과 배열이 사용될 수 있다는 것을 인식할 것이다. 본 개시가 또한 다양한 다른 응용에 사용될 수 있다는 것이 당업자에게 명백할 것이다.
명세서에서 "하나의 실시예", "일 실시예", "일부 실시예" 등을 언급하는 것이 설명되는 실시예가 특정 특징, 또는 구조, 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조, 또는 특성을 포함할 수 있다는 것이 아님을 나타낸다는 것을 유의해야 한다. 또한, 이러한 문구가 반드시 동일한 실시예를 언급하지는 않는다. 또한, 특정 특징, 또는 구조, 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되었는지 여부와 관계없이 다른 실시예와 관련하여 이러한 특징, 또는 구조, 또는 특성에 영향을 미치는 것은 당업자의 지식 범위 안에 있을 것이다.
일반적으로, 문맥에서의 용법으로부터 전문 용어를 적어도 부분적으로 이해할 수 있다. 예를 들어, 본 명세서에서 사용되는 "하나 이상"이라는 용어가 적어도 부분적으로 문맥에 따라 단수의 의미로 어떤 특징, 또는 구조, 또는 특성을 설명하는 데 사용될 수 있거나, 또는 복수의 의미로 특징, 또는 구조, 또는 특성의 조합을 설명하는 데 사용될 수 있다. 유사하게, "하나" 또는 "상기"와 같은 용어가 문맥에 따라 적어도 부분적으로는 단수 용법을 전달하거나 또는 복수 용법을 전달하는 것으로 이해할 수 있다. 또한, "~에 기초하여"라는 용어가 반드시 배타적인 집합의 요인을 전달하려는 것은 아니라고 이해될 수 있고, 대신에, 적어도 부분적으로 문맥에 따라 반드시 명시적으로 설명되지 않은 추가적인 요인의 존재를 허용할 수 있다.
“위에”가 어떤 것 "직접 위에”를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층을 가진 어떤 것 "위에"의 의미도 포함할 수 있도록, 본 개시에서의 "위에"의 의미가 가장 넓은 방식으로 해석되어야 한다고 즉시 이해해야 한다. 또한, "위에"가 어떤 것 "위에"를 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 없는 어떤 것 "위에"(즉, 어떤 것 직접 위에) 있다는 의미도 포함할 수 있다.
또한, "바로 아래에", "아래에", "하부", "위에", 및 "상부" 등과 같은 공간적으로 상대적인 용어가 본 명세서에서 설명의 편의를 위해 사용되어, 도면에 도시된 바와 같이 다른 요소 또는 피처에 대한 하나의 요소 또는 피처의 관계를 설명할 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 방향 외에 사용 또는 작동 중인 장치의 다른 방향을 포함하려는 것이다. 상기 장치는 다르게(90도 회전되거나 또는 다른 방향으로) 배향될 수 있고, 본 명세서에 사용되는 공간적으로 상대적인 기술자가 그에 따라 유사하게 해석될 수 있다.
본 명세서에 사용된 바와 같이, "기판"이라는 용어는 후속 재료층이 그 위에 추가되는 재료를 지칭한다. 기판은 "상부" 표면과 "하부" 표면을 포함한다. 기판의 상부 표면은 일반적으로 반도체 디바이스가 형성되는 곳이므로, 달리 언급하지 않는 한 반도체 디바이스가 기판의 상부면에 형성된다. 하부 표면은 상부 표면과 반대이므로, 기판의 하부면은 기판의 상부면과 반대이다. 기판 자체는 패턴닝될 수 있다. 기판 위에 추가되는 재료는 패터닝되거나 또는 패턴되지 않은 채로 남아있을 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 또는 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 이루어질 수 있다.
본 명세서에서 사용된 바와 같이, "층"이라는 용어는 두께가 있는 영역을 포함하는 재료 부분을 지칭한다. 층이 상부면과 하부면을 가지고 있고, 층의 하부면은 기판에 상대적으로 가깝고, 상부면은 기판에서 상대적으로 떨어져 있다. 층은 아래에 있거나 또는 위에 있는 구조 전체에 걸쳐 확장될 수 있거나, 또는 아래에 있거나 또는 위에 있는 구조의 범위보다 작은 범위를 가지고 있을 수 있다. 또한, 층은 연속 구조의 두께보다 얇은 두께를 가진 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부 표면과 하부 표면 사이에 위치하거나 또는 그 사이의 임의의 세트의 수평 평면들 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼진 표면을 따라 연장될 수 있다. 기판이 층일 수 있거나, 또는 층 안에 하나 이상의 층을 포함할 수 있거나, 및/또는 층 위에 또는 층 아래에 하나 이상의 층을 가지고 있을 수 있다. 층은 복수의 층을 포함할 수 있다. 예를 들어, 인터커넥트 층이 (인터커넥트 라인(interconnect line), 및/또는 수직 인터커넥트 액세스(vertical interconnect access, VIA)가 형성되는) 하나 이상의 전도층과 콘택층(contact layer) 그리고 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "명목상”이라는 용어는 원하는 값 이상 및/또는 이하의 값의 범위와 함께, 제품 또는 공정의 설계 단계 중에 설정된 구성 요소 또는 공정 작업에 대한 특성이나 파라미터의 원하는 값이나 목표 값을 지칭한다. 값의 범위가 제조 공정이나 공차의 약간의 변동으로 인한 것일 수 있다. 본 명세서에 사용된 바와 같이, "약"이라는 용어는 대상 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 정해진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는 예를 들어 값의 10% ~ 30%(예를 들어, 값의 ±10%, 또는 ±20%, 또는 ±30%) 내에서 변하는 정해진 양의 값을 나타낼 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는, 메모리 스트링이 기판에 대해 수직 방향으로 연장될 수 있도록, 횡방향으로 배향된 기판 위에 메모리 셀 트랜지스터의 수직으로 배향된 스트링(본 명세서에서 "메모리 스트링"이라 함, 예컨대 NAND 메모리 스트링이라 함)을 가진 반도체 디바이스를 지칭한다. 본 명세서에서 사용된 바와 같이, "수직" 또는 "수직으로"라는 용어는 기판의 측면에 명목상으로 수직이라는 것을 의미한다.
집적 회로(IC)에 대한 기술 개발이 반도체 디바이스 성능의 근본적인 한계에 접근함에 따라, 능동 디바이스와 회로의 적층된 복수의 층을 포함하는 3차원(3D) IC가 기존의 2차원(2D) 평면 IC에 대한 매력적인 대안을 제공한다. 3D IC는 고밀도, 고대역폭, 저전력, 및 소형 폼 팩터를 포함하는많은 이점을 제공할 수 있다. 가능한 한 가지 적용이 로직 칩 위에 단일 메모리 칩 또는 복수의 메모리 칩을 적층하는 것이고, 로직 칩과 메모리 칩은 수백 개의 인터커넥트(예를 들어, 입력/출력(IO))을 통해 통신할 수 있으므로, 낮은 전력 소비로 고대역폭을 허용한다. 아키텍처와 플로어 플래닝(floor-planning)을 최적화하여 메모리 칩과 로직 칩 사이의 상호 연결 길이를 최소화함으로써, 지연을 줄이고 대역폭을 개선할 수 있다.
3D IC를 구축할 때 스루 실리콘 비아(Through-Silicon-Via, TSV)를 해결책으로 사용하였다. TSV는 (실리콘) 기판을 통해 수직 인터커넥트(vertical interconnect)를 형성하여 적층된 칩들 간에 통신이 가능하게 하는 기술이다. 실리콘 기판이 얇아질 수 있지만, 기계적 강도를 유지하면서 적층된 복수의 3D IC를 지원하려면 소정의 두께가 필요하다. 실리콘 기판의 두께와 높은 종횡비 VIA 식각 그리고 금속 충진의 문제로 인해, TSV의 횡방향 치수와 피치가 커서 사용될 수 있는 TSV의 개수를 제한하고 따라서 3D IC의 성능 개선을 제한한다.
본 개시에 따른 다양한 실시예는 다른 3D IC에 비해 크기가 작고, 밀도가 높으며, 대역폭이 넓고 성능(속도/전력)이 개선된 제조 방법과, 대응하는 3D IC 디바이스를 제공한다. 하이브리드 접합 기술을 사용하면, 동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM), NAND 플래시 메모리, 또는 기타 기능 칩은 수천 개의 또는 수백만 개의 금속 인터커넥트를 통해 중앙 처리 장치(central processing unit, CPU) 칩과 통합되어 슈퍼 칩, 예를 들어 컴퓨터-온-칩(computer-on-a-chip)을 가능하게 할 수 있다.
이하, 도 1 내지 도 6을 참조하여 본 개시의 제1 실시예의 예에 대해 설명할 것이다.
도 1은 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(100)를 개략적으로 나타내는 도면이다. 3D IC 디바이스(100)는 마이크로프로세서 칩(101)과 메모리 칩(103)을 포함할 수 있다. 일부 실시예에서, 마이크로프로세서 칩(101)은 임의의 적합한 마이크로프로세서, 예를 들어 컴퓨터 또는 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit, CPU)일 수 있다. 일부 실시예에서, 메모리 칩(103)은 임의의 적절한 휘발성 또는 비휘발성 메모리, 예를 들어 정적 랜덤 액세스 메모리(static random-access memory, SRAM), 또는 동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM), 또는 상변화 메모리(phase change memory), 또는 자기 랜덤 액세스 메모리, 또는 플래시 메모리일 수 있다. 예를 들어, 마이크로프로세서 칩(101)은 CPU 칩일 수 있고 CPU 칩(101)이라고도 하며, 메모리 칩(103)은 DRAM 칩일 수 있고 DRAM 칩(103)이라고도 한다. CPU 칩(101)과 DRAM 칩(103)은 각각 복수의 CPU 인터커넥트 VIA(105)와 DRAM 인터커넥트 VIA(107)를 포함할 수 있다. 하이브리드 접합을 통해, DRAM 칩(103)과 CPU(101)을 함께 결합하여 3D IC 디바이스(100)를 형성할 수 있다. DRAM 칩(103)과 CPU 칩(101)은 CPU/DRAM 인터커넥트 VIA(105/107)를 통해 함께 전기적으로 연결될 수 있다.
도 2는 본 개시의 일부 실시예에 따른 예시적인 CPU 칩(101)의 단면을 도시하고 있다. CPU 칩(101)은 CPU 기판(202)을 포함할 수 있고, CPU 기판(202)은 실리콘(예를 들어, 단결정 실리콘), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 실리콘 온 인슐레이터(silicon on insulator, SOI), 게르마늄 온 인슐레이터(germanium on insulator, GOI), 갈륨 비소(GaAs), 질화갈륨, 탄화규소, 유리, III-V족 화합물, 임의의 다른 적합한 재료, 또는 이들의 임의의 조합을 포함할 수 있다.
CPU 칩(101)은 CPU 기판(202) 위에 하나 이상의 마이크로프로세서 디바이스 또는 CPU 디바이스(204)를 포함할 수 있다. CPU 디바이스는 CPU 기판(202) 위에 형성될 수 있고, CPU 기판(202)에서, CPU 디바이스(204)의 전체 또는 일부가 CPU 기판(202)에(예를 들어, CPU 기판(202)의 상부 표면 아래에) 및/또는 CPU 기판(202) 위에 직접 형성된다. CPU 디바이스(204)는 임의의 적합한 반도체 소자, 예를 들어, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET), 바이폴라 접합 트랜지스터(bipolar junction transistor, BJT), 다이오드, 저항, 캐패시터, 인덕터 등을 포함할 수 있다. 반도체 소자들 중에서, p형 및/또는 n형 MOSFET이 논리 회로 설계에 널리 구현되고, 본 개시에서 CPU 디바이스(204)의 예로 사용된다.
CPU 디바이스(204)가 p-채널 MOSFET 또는 n-채널 MOSFET일 수 있고, 얕은 트렌치 절연(shallow trench isolation, STI)(도 2에 도시되지 않음)으로 둘러싸여 있는 능동 디바이스 영역, n형 또는 p형 도핑으로 능동 디바이스 영역에 형성된 웰(well, 206), 게이트 유전체, 게이트 도체 및/또는 게이트 하드 마스크를 포함하는 게이트 스택(208)을 포함하지만 이에 제한되지 않을 수 있다. CPU 디바이스(204)는 또한 소스/드레인 확장(source/drain extension) 및/또는 할로 영역(halo region)(도 2에 도시되지 않음), 게이트 스페이서(210), 및 게이트 스택의 각각의 면에 위치하는 소스/드레인(212)을 포함할 수 있다. CPU 디바이스(204)는 소스/드레인의 상부에 실리사이드 콘택 영역(도시되지 않음)을 더 포함할 수 있다. 다른 공지된 디바이스도 CPU 기판(202) 위에 형성될 수 있다. CPU 디바이스(204)의 구조와 제조 방법은 당업자에게 공지되어 있으며, 전체적으로 본 명세서에 포함되어 있다.
리소그래피와 식각을 이용하여 기판을 패터닝하고, 절연 재료를 채우며, 절연 재료를 연마하여 기판(202) 위에 동일 평면 표면을 형성함으로써 STI를 형성할 수 있다. STI를 위한 절연 재료는 실리콘 산화물, 실리콘 산질화물, TEOS, 저온 산화물(low-temperature oxide, LTO), 고온 산화물(high temperature oxide, HTO), 실리콘 질화물 등을 포함할 수 있다. STI를 위한 절연 재료는 화학 기상 증착(chemical vapor deposition, CVD), 물리 기상 증착(physical vapor deposition, PVD), 플라즈마 향상 CVD(plasma-enhanced CVD, PECVD), 저압 화학 기상 증착(low pressure chemical vapor deposition, LPCVD), 고밀도 플라즈마(high density plasma, HDP) 화학 기상 증착, 급속 열 화학 기상 증착(rapid thermal chemical vapor deposition, RTCVD), 금속 유기 화학 기상 증착(metal organic chemical vapor deposition, MOCVD), 원자층 증착(atomic layer deposition, ALD), 스퍼터링 , 열 산화 또는 질화, 또는 이들의 조합과 같은 기술을 이용하여 배치될 수 있다. STI의 형성은 또한 더 나은 전기적 절연을 위해 배치된 절연 재료를 조밀화하기 위한 고온 어닐링 단계를 포함할 수 있다. 당업자에게 명백한 바와 같이, 다른 STI 구조가 사용될 수 있다.
CPU 디바이스(204)의 웰(206)은 n-채널 MOSFET을 위한 p-형 도핑과 p-채널 MOSFET을 위한 n-형 도핑을 포함할 수 있고, 각각 p-웰과 n-웰로 불린다. 웰(206)의 도펀트 프로파일과 농도가 CPU 디바이스(204)의 디바이스 특성에 영향을 미친다. 임계 전압(Vt)이 낮은 MOSFET 디바이스의 경우, 웰(206)은 더 낮은 농도로 도핑될 수 있고, 저전압 p-웰 또는 저전압 n-웰을 형성할 수 있다. Vt가 높은 MOSFET의 경우, 웰(206)은 더 높은 농도로 도핑될 수 있고, 고전압 p-웰 또는 고전압 n-웰을 형성할 수 있다. 일부 실시예에서, p형 기판(202)으로부터 전기적 절연을 제공하기 위해, Vt가 높은 n-채널 MOSFET을 위한 고전압 p-웰 아래에는 깊은 n-웰이 형성될 수 있다.
n-웰의 형성은 인, 비소, 안티몬 등과 같은 임의의 적합한 n형 도펀트 및/또는 이들의 임의의 조합을 포함할 수 있다. p-웰의 형성은 임의의 적합한 p-형 도펀트, 예를 들어 붕소를 포함할 수 있다. 도펀트 결합은 이온 주입 후에 활성화 어닐링을 통해, 또는 활성 소자 영역에 대한 에피택시(epitaxy) 중에 인시추 도핑(in-situ doping)을 통해 달성될 수 있다.
CPU 디바이스(204)의 게이트 스택(208)은 "게이트 퍼스트(gate first)" 방식에 의해 형성될 수 있고, 게이트 스택(208)은 소스/드레인 형성 전에 배치되어 패터닝된다. CPU 디바이스(204)의 게이트 스택(208)도 "대체(replacement)" 방식에 의해 형성될 수 있고, 희생 게이트 스택이 먼저 형성되고 나서 소스/드레인 형성 후 고유전율(high-k) 유전체층과 게이트 도체로 대체될 수 있다.
일부 실시예에서, 게이트 유전체는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 및/또는 고유전율 유전체 필름, 예컨대 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 마그네슘 산화물, 또는 란타늄 산화물 필름, 및/또는 이들의 조합으로 이루어질 수 있다. 게이트 유전체는 CVD, PVD, PECVD, LPCVD, RTCVD, 스퍼터링, MOCVD, ALD, 열 산화 또는 질화, 또는 이들의 조합과 같은 어떤 적절한 방법에 의해 배치될 수 있다.
일부 실시예에서, 게이트 도전체는 텅스텐, 코발트, 니켈, 구리 또는 알루미늄, 및/또는 이들의 조합과 같은 금속으로 이루어질 수 있다. 일부 실시예에서, 게이트 전도체는 또한 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 전도성 재료를 포함할 수 있다. 게이트 도체는 임의의 적합한 증착 방법, 예를 들어 스퍼터링, 열 증발, e-빔 증발, ALD, PVD, 및/또는 이들의 조합에 의해 형성될 수 있다.
일부 실시예에서, 게이트 도전체는 또한 다결정 반도체, 예컨대 다결정 실리콘, 다결정 게르마늄, 다결정 게르마늄-실리콘, 및 임의의 다른 적절한 재료, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 다결정 재료는 붕소, 또는 인, 또는 비소 등과 같은 어떤 적합한 유형의 도펀트와 결합될 수 있다. 일부 실시예에서, 게이트 도전체는 또한 비정질 반도체일 수 있다.
일부 실시예에서, 게이트 도체는 WSix, CoSix, NiSix, 또는 AlSix 등을 포함하는 금속 실리사이드로 이루어질 수 있다. 금속 실리사이드 재료를 형성하는 단계는, 앞에서 설명한 유사한 기술을 이용하여 금속층과 다결정 반도체를 형성하는 단계를 포함할 수 있다. 금속 실리사이드를 형성하는 단계는, 증착된 금속층과 다결정 반도체층에 열처리 공정을 적용한 후에 미반응 금속을 제거하는 단계를 더 포함할 수 있다.
절연 물질을 도포한 후 이방성 식각(anisotropic etching)을 수행하여 게이트 스페이서(210)를 형성할 수 있다. 게이트 스페이서(210)를 위한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, TEOS, LTO, HTO 등을 포함하는 임의의 절연체일 수 있다. 게이트 스페이서(210)는 CVD, PVD, PECVD, LPCVD, RTCVD, MOCVD, ALD, 스퍼터링, 또는 이들의 조합과 같은 기술을 이용하여 배치될 수 있다. 게이트 스페이서(210)의 이방성 식각은 건식 식각, 예를 들어 반응성 이온 식각(reactive ion etching, RIE)을 포함한다.
소스/드레인(212) 사이의 게이트 스택(208)의 길이(L)가 MOSFET의 중요한 특징이다. 게이트 길이(L)은 MOSFET의 구동 전류 크기를 결정하므로 로직 회로에 대해 공격적으로 스케일 다운(scale down)된다. 게이트 길이(L)는 약 100nm 미만일 수 있다. 일부 실시예에서, 게이트 길이는 약 5nm ~ 약 30nm의 범위일 수 있다. 이러한 작은 치수로 게이트 스택을 패터닝하는 것은 매우 어렵고, 광학 근접 보정(optical proximity correction), 이중 노출 및/또는 이중 식각, 자체 정렬 이중 패터닝(self-aligned double patterning) 등을 포함하는 기술을 사용할 수 있다.
일부 실시예에서, CPU 디바이스(204)의 소스/드레인(212)은 고농도 도펀트와 결합된다. n형 MOSFET의 경우, 소스/드레인(212)을 위한 도펀트가 인, 비소, 안티몬 등과 같은 어떤 적합한 n형 도펀트, 및/또는 이들의 임의의 조합을 포함할 수 있다. p형 MOSFET의 경우, 소스/드레인(212)을 위한 도펀트는 예를 들어 붕소와 같은 어떤 적절한 p형 도펀트를 포함할 수 있다. 도펀트 결합은 이온 주입 후 도펀트 활성화 어닐링(dopant activation anneal)에 의해 달성될 수 있다. 소스/드레인(212)은 기판(202)과 동일한 재료, 예를 들어 실리콘으로 이루어질 수 있다. 일부 실시예에서, CPU 디바이스(204)의 소스/드레인(212)은 높은 성능을 달성하기 위해 기판(202)과는 다른 재료로 이루어질 수 있다. 예를 들어, 실리콘 기판 위에서, p형 MOSFET을 위한 소스/드레인(212)이 SiGe를 포함할 수 있고, n형 MOSFET을 위한 소스/드레인(212)이 탄소 결합을 포함할 수 있다. 다른 재료로 소스/드레인(212)을 형성하는 것은, 소스/드레인 영역에서 기판 재료를 에치백(etch back)하고 또한 에피택시와 같은 기술을 이용하여 새로운 소스/드레인 재료를 배치하는 것을 포함할 수 있다. 소스/드레인(212)에 대한 도핑은 또한 에피택시(epitaxy) 중에 인시츄 도핑(in-situ doping)을 통해 달성될 수 있다.
CPU 디바이스(204)는 또한 게이트 스택(208)의 각각의 면을 따라 선택적인 소스/드레인 연장 및/또는 할로 영역(도 2에 도시되지 않음)을 가지고 있을 수 있다. 소스/드레인 연장 및/또는 할로 영역은 게이트 스택 아래의 능동 디바이스 영역 내부에 위치하고, 약 0.5 μm 미만의 채널 길이를 가진 CPU 디바이스(204)에 대한 더 나은 짧은 채널 제어를 위해 주로 구현된다. 소스/드레인 연장 및/또는 할로 영역의 형성은 소스/드레인(212)의 형성과 유사할 수 있지만 최적화된 도핑 프로파일, 또는 깊이, 또는 농도를 얻기 위해 서로 다른 주입 조건(예를 들어, 도스(dose), 각도, 에너지, 종(species) 등)을 사용할 수 있다.
CPU 디바이스(204)는 (도 2에 도시된 바와 같이) 평면 능동 디바이스 영역을 가진 CPU 기판(202) 위에 형성될 수 있고, 평면 능동 디바이스 영역에서는 MOSFET의 채널과 전류 흐름의 방향이 CPU 기판(202)의 상부 표면에 평행하다. 일부 실시예에서, CPU 디바이스는 또한 3D 능동 디바이스 영역, 예를 들어 "FIN"과 같은 형상의 소위 "FINFET"(도시되지 않음)을 가진 CPU 기판(202) 위에 형성될 수 있다. 3D 능동 디바이스 영역에서, MOSFET의 게이트 스택은 FIN 주위를 감싸고 있고, MOSFET의 채널은 FIN의 3개의 면(위쪽과 게이트 아래의 2개의 측벽)을 따라 놓여 있다. FINFET 디바이스의 구조와 방법은 당업자에게 알려져 있고 본 개시에서 더 이상 논의되지 않는다.
하지만, CPU 디바이스(204)는 MOSFET으로 제한되지 않는다. 다이오드, 저항, 커패시터, 인덕터, BJT 등과 같은 서로 다른 디바이스의 구조는 서로 다른 마스크 설계와 레이아웃을 통해 MOSFET 제조 중에 동시에 형성될 수 있다. MOSFET 이외의 디바이스를 형성하기 위해, 공정 단계들이 MOSFET의 공정 흐름, 예를 들어, 서로 다른 도펀트 프로파일, 또는 필름 두께, 또는 재료 스택 등을 얻는 공정에 추가되거나 또는 수정될 수 있다. MOSFET 이외의 CPU 디바이스(204)는 또한 추가 설계 및/또는 리소그래피 마스크 레벨로 제조되어 특정 회로 요구사항을 달성한다.
일부 실시예에서, 복수의 CPU 디바이스(204)는 CPU 칩(101)의 동작을 위한 임의의 디지털, 아날로그, 및/또는 혼합 신호 회로를 형성하는 데 사용될 수 있다. CPU 칩(101)은 예를 들어, 명령어에 의해 지정된 기본 산술, 논리, 제어, 및 입력/출력(input/output, I/O) 연산을 수행할 수 있다.
일부 실시예에서, CPU 칩(101)은 CPU 디바이스(204) 위에 CPU 인터커넥트 층(214)을 포함하여 다른 CPU 디바이스(204)와 외부 디바이스(예를 들어, 전원, 다른 칩, I/O 디바이스 등) 사이에 전기적 연결을 제공할 수 있다. CPU 인터커넥트 층(214)은 하나 이상의 인터커넥트 구조, 예를 들어 하나 이상의 수직 콘택 구조(216)와 하나 이상의 횡방향 전도성 라인(218)을 포함할 수 있다. 콘택 구조(216)와 전도성 라인(218)은 어떤 적합한 유형의 인터커넥트, 예컨대 MOL(middle-of-line) 인터커넥트와 BEOL(back-end-of-line) 인터커넥트를 폭넓게 포함할 수 있다. CPU 칩(101) 내의 콘택 구조(216)와 전도성 라인(218)은 텅스텐(W), 코발트(Co), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈, 실리사이드(WSix, CoSix, NiSix, AlSix 등), 또는 이들의 임의의 조합과 같은 어떤 적합한 전도성 재료를 포함할 수 있다. 전도성 재료는 화학 기상 증착(chemical vapor deposition, CVD), 플라즈마 향상 CVD(plasma-enhanced CVD, PECVD), 물리 기상 증착(PVD), 원자층 증착(atomic layer deposition, ALD), 전기 도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 증착될 있다.
CPU 인터커넥트 층(214)은 절연층(220)을 더 포함할 수 있다. CPU 인터커넥트 층(214)의 절연층(220)은 절연 재료, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 도핑된 실리콘 산화물(예컨대, F- , C-, N- 또는 H-도핑된 산화물), 테트라에톡시실란(tetraethoxysilane, TEOS), 폴리이미드, 스핀-온-글라스(spin-on-glass, SOG), 다공성 SiCOH와 같은 저유전율(low-k) 유전체 재료, 실세스퀴옥산(silsesquioxan), 또는 이들의 임의의 조합을 포함할 수 있다. 절연 재료는 CVD, PVD, PECVD, ALD, 고밀도 플라즈마 CVD(high-density-plasma CVD, HDP-CVD), 스퍼터링, 스핀 코팅 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 증착될 수 있다.
도 2에서, 2개의 전도성 레벨(222)("금속 레벨"이라고도 함)이 예로 도시되어 있고, 각각의 금속 레벨(222)은 콘택 구조(216)와, CPU 기판(202)으로부터 동일한 거리에 위치하는 동일한 금속 레벨의 전도성 라인(218)이 있는 전도성 라인(218)을 포함한다. CPU 칩(101)에 대한 금속 레벨(222)의 수는 제한되지 않으며 CPU 성능을 위해 최적화된 어떤 수일 수 있다.
CPU 인터커넥트 층(214)은 금속 레벨(222)을 CPU 칩(101)의 하부로부터 상부로 적층하여 형성될 수 있다. 도 2의 CPU 칩(101)의 예에서, 하부 금속 레벨(222-1)이 먼저 형성될 수 있고, 그런 다음 상부 금속 레벨(222-2)이 하부 금속 레벨(222-1) 위에 형성될 수 있다. 각각의 금속 레벨(222)의 제조는, 금속 레벨에 필요한 두께로 절연층(220)의 일부를 배치하고, 포토리소그래피와 건식/습식 식각을 이용하여 절연층(220)의 일부를 패터닝하여 콘택 구조(216)와 전도성 라인(218)에 대한 콘택 홀을 형성하며, 전도성 재료를 배치하여 콘택 구조(216)와 전도성 라인(218)에 대한 콘택 홀을 채우고, 및 화학 기계 연마(CMP) 또는 응답성 이온 식각과 같은 평탄화 공정을 이용하여 콘택 홀 외부의 과도한 전도성 재료를 제거하는 것을 포함할 수 있지만 이에 제한되지 않는다.
일부 실시예에서, 최상부 전도성 라인(218)은 CPU 칩(101)의 상부 표면(223)과 동일 평면에 있고, 최상부 전도성 라인(218)은 다른 칩 또는 외부 디바이스 위의 전도성 라인에 직접 연결될 수 있다.
일부 실시예에서, 최상부 전도성 라인(218)은 절연층(220) 내부에 매립되고, 전도성 라인(218) 상부의 절연 재료는 운송 또는 취급 중에 스크래치 보호를 제공한다. 금속 VIA를 형성함으로써 또는 단순하게 건식/습식 식각을 이용하여 절연층(220)을 다시 식각함으로써 최상부 전도성 라인(218)으로의 전기적 연결을 나중에 구축할 수 있다
도 3은 본 개시의 일부 실시예에 따른 특정 공정 단계에서 예시적인 CPU 칩(300)의 단면을 도시하고 있다. CPU 칩(300)은 CPU 칩(101)의 상부에 배치된 접합층(324)을 포함한다. CPU 칩(300)은 또한 복수의 CPU 인터커넥트 VIA(105)를 포함하고, CPU 인터커넥트 VIA(105)는 접합층(324)를 통해 절연층(220)으로 연장되어 CPU 칩(101)의 전도성 라인(218)과의 전기적 접촉을 형성한다.
접합층(324)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다. 접합층(324)은 또한 접착 재료, 예를 들어 에폭시 수지, 폴리이미드, 건조 필름, 감광성 중합체 등을 포함할 수 있다. 접합층(324)은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀 코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
CPU 인터커넥트 VIA(105)는 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 알루미늄(Al), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 금속, 또는 이들의 임의의 조합을 포함할 수 있다. CPU 인터커넥트 VIA(105)의 금속은 화학 기상 증착(CVD), 플라즈마 향상 CVD(PECVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 전기 도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 배치될 수 있다.
CPU 인터커넥트 VIA(105)의 제조 공정은 포토리소그래피, 습식/건식 식각, 평탄화(예를 들어, CMP 또는 RIE 에치백(RIE etch-back)) 등을 더 포함할 수 있지만 이에 제한되지 않는다.
도 4a는 본 개시의 일부 실시예에 따른 예시적인 DRAM 칩(103)의 단면을 도시하고 있다. DRAM 칩(103)은 DRAM 기판(402), DRAM 주변 디바이스(도시되지 않음), DRAM 메모리 셀, 및 DRAM 인터커넥트 층(414)을 포함한다. DRAM 기판(402)은 CPU 기판(202)과 유사할 수 있다. DRAM 인터커넥트 층(414)은 CPU 인터커넥트 층(214)과 유사할 수 있고 유사한 재료와 유사한 공정을 이용하여 형성될 수 있다. 예를 들어, DRAM 인터커넥트 층(414)의 인터커넥트 구조(예컨데, 콘택 구조(416)와 전도성 라인(418))와 절연층(420)은 각각 CPU 인터커넥트 층(214)의 인터커넥트 구조(예컨대, 콘택 구조(216)와 전도성 라인(218))와 절연층(220)과 유사하다.
일부 실시예에서, DRAM 주변 디바이스는 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 임의의 능동 및/또는 수동 반도체 디바이스를 포함할 수 있다. 복수의 DRAM 주변 디바이스는 적합한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로를 형성하여 DRAM 칩(103)의 동작을 지원할 수 있다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예를 들어, 행 디코더와 열 디코더), 검출 증폭기, 드라이버, 전하 펌프, 타이밍 및 콘트롤, 및 유사 회로를 포함할 수 있다. DRAM 주변 디바이스는 CPU 디바이스(204)와 유사할 수 있고 유사한 공정을 이용하여 형성될 수 있다.
복수의 DRAM 메모리 셀은 저장 기능을 제공하는 DRAM 칩의 코어 영역인 DRAM 메모리 어레이로서 배열될 수 있다. 각각의 DRAM 메모리 셀은 DRAM 디바이스(404)와 DRAM 커패시터(430)를 포함한다. DRAM 디바이스(404)는 CPU 디바이스(204)와 유사할 수 있고 또한 임의의 적합한 반도체 디바이스, 예를 들어 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor, MOSFET)를 포함할 수 있다. N형 MOSFET은 흔히 액세스 트랜지스터로서 DRAM 메모리 셀에 구현된다. 도 4에서, MOSFET은 DRAM 디바이스(404)의 예로 도시되어 있다.
CPU 디바이스(204)와 유사하게, DRAM 디바이스(404)는 또한 얕은 트렌치 절연(shallow trench isolation)으로 둘러싸여 있는 능동 디바이스 영역, n형 또는 p형 도핑으로 능동 디바이스 영역에 형성된 웰(well), 게이트 유전체, 게이트 도체, 및/또는 게이트 하드 마스크를 포함하는 게이트 스택(408)을 포함할 수 있지만 이에 제한되지 않는다. DRAM 디바이스(404)는 또한 게이트 스택의 각각의 면에 위치하는 드레인 연장 및/또는 할로 영역, 게이트 스페이서(410), 및 소스/드레인(412)을 포함할 수 있다. CPU 디바이스(204)는 소스/드레인의 맨 윗 부분에 실리사이드 콘택 영역을 더 포함할 수 있다. 단순화를 위해, 도 4에는 RAM 디바이스(404)의 STI, 웰, 연장/할로, 및 실리사이드 콘택 영역이 도시되어 있지 않다. 다른 공지된 디바이스도 DRAM 기판(402) 위에 형성될 수 있다. DRAM 디바이스(204)의 구조와 제조 방법은 다른 디바이스 성능을 위해 수정(예를 들어, 치수, 두께, 도펀트/농도 등)이 있는 CPU 디바이스(204)와 유사할 수 있다.
DRAM 디바이스(404)는 (도 4에 도시된 바와 같이) 평면 능동 디바이스 영역을 가진 DRAM 기판(402) 위에 형성될 수 있고, MOSFET의 채널과 전류 흐름의 방향이 DRAM 기판(402)의 상부 표면에 평행하다. 일부 실시예에서, DRAM 디바이스(404)는 또한 3D 능동 디바이스 영역, 예를 들어 수직 MOSFET 또는 게이트-올-어라운드 MOSFET(gate-all-around MOSFET)이 있는 DRAM 기판(402) 위에 형성될 수 있고, MOSFET의 게이트 스택은 실리콘 기둥 주위를 둘러싸고, 전류 흐름 방향은 DRAM 기판(402)에 수직이다. 수직 MOSFET과 게이트-올-어라운드 MOSFET 디바이스에 대한 구조와 방법은 당업자에게 공지되어 있고 본 개시에서 더 이상 논의하지 않는다.
일부 실시예에서, DRAM 칩(103)의 DRAM 커패시터(430)는 2개의 커패시터 전극(434) 사이에 개재된 커패시터 유전체층(432)을 포함할 수 있다. 캐패시터 유전체층(432)은 임의의 적합한 유전체 재료, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 또는 이들의 임의의 조합을 포함할 수 있다. 캐패시터 유전체층(432)은 또한 고유전율 유전체 재료, 예를 들어 하프늄 산화물, 지르코늄 산화물, 알루미늄 산화물, 탄탈륨 산화물, 란탄 산화물, 또는 이들의 임의의 조합을 포함할 수 있다. 커패시터 유전체층(432)은 열 산화, CVD, PVD, PECVD, LPCVD, 스퍼터링, MOCVD, ALD, 또는 이들의 임의의 조합과 같은 어떤 적절한 방법에 의해 배치될 수 있다. 커패시터 전극(434)은 임의의 적절한 전도성 재료, 예를 들어 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 및/또는 이들의 임의의 조합을 포함한다. 금속 또는 금속 화합물은 CVD, PVD, PECVD, 스퍼터링, 열 증착, e빔 증착, MOCVD, 및/또는 ALD와 같은 적절한 증착 방법을 이용하여 배치될 수 있다.
일부 실시예에서, 최상부 전도성 라인(418)은 DRAM 칩(103)의 상부면(423)과 동일 평면에 있으며, 최상부 전도성 라인(418)은 다른 칩 또는 외부 디바이스 위의 전도성 라인에 직접 연결될 수 있다.
일부 실시예에서, 최상부 전도성 라인(418)은 절연층(420) 내부에 매립되고, 전도성 라인(418) 위의 절연 재료는 운송 또는 취급 중에 스크래치 보호를 제공한다. 금속 VIA를 형성함으로써 또는 단순히 건식/습식 식각을 이용하여 절연층(420)을 다시 식각함으로써 최상부 전도성 라인(418)으로의 전기적 연결을 구축할 수 있다.
도 4b는 본 개시의 일부 실시예에 따른 특정 공정 단계에서 예시적인 DRAM 칩(400)의 단면을 도시하고 있다. DRAM 칩(400)은 DRAM 칩(103), DRAM 칩(103) 위에 배치된 접합층(424), 및 DRAM 칩(103)용으로 형성되는 복수의 DRAM 인터커넥트 VIA(107)를 포함한다. DRAM 접합층(424)과 인터커넥트 VIA(107)의 구조 및 제조 방법은 각각 CPU 접합층(324)과 인터커넥트 VIA(105)의 구조 및 제조 방법과 유사하다.
DRAM 칩(103)은 데이터의 각각의 비트를 충전되거나 또는 방전될 수 있는 DRAM 커패시터(430)에 저장한다. DRAM 메모리 셀이 일반적으로 하나의 DRAM 커패시터(430)와 하나의 DRAM 디바이스(404)(예를 들어, n형 MOSFET을 사용하는 액세스 트랜지스터)를 포함한다. RAM의 메모리 셀은 일반적으로, 워드 라인(word line)이 DRAM 디바이스(404)의 게이트 전극에 연결되고 또한 비트 라인이 DRAM 디바이스(404)의 드레인에 연결되는 직사각형 어레이로 배열된다.
휘발성 메모리로서, DRAM은 DRAM 커패시터(430)의 저장 비트를 유지하기 위해 데이터 비트를 주기적으로 다시 기입한다. 하지만, 정적 랜덤 액세스 메모리(Static Random Access Memory, SRAM) 셀의 4개 또는 6개의 트랜지스터에 비해, DRAM 메모리 셀은 훨씬 단순하고 작다. 이로 인해 DRAM이 매우 높은 밀도에 도달할 수 있으므로, 비트당 DRAM을 훨씬 저렴하게 만들 수 있다. 따라서 DRAM은 저비용 및 고용량 메모리가 필요한 디지털 전자 제품에 널리 사용된다. DRAM의 가장 큰 적용 중 하나가 마이크로프로세서(예를 들어, CPU와 GPU)의 주 메모리이다.
전통적으로, DRAM 칩은 패키징 중에 CPU 칩에 와이어 본딩된다. 칩 안의 I/O의 개수가 증가함에 따라, CPU 칩 위에 DRAM 칩을 적층하는 것(또는 그 반대)이 점점 더 어려워진다. 스루-실리콘-비아(through-silicon-via, TSV)는 더 큰 인터커넥트 밀도를 제공할 가능성이 있다. 하지만, 기존 BEOL Cu VIA에 비해 TSV가 상대적으로 크다. 또한, 접촉 피치가 점점 작아짐에 따라, 접합 후 언더필(underfill)이 극도로 어려워진다.
본 개시의 일부 실시예에 따르면, DRAM 칩(103)은 하이브리드 접합 기술을 이용하여 CPU 칩(101)에 접합될 수 있다.
도 5는 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(500)의 단면을 도시하고 있다. 3D IC 디바이스(500)는 도 1의 3D IC 디바이스(100)의 예를 도시하고 있으며, DRAM 칩(103)은 CPU/DRAM 인터커넥트 VIA(105/107)를 통해 CPU 칩(101)과 접합되어 CPU 칩(101)과 전기적으로 연결될 수 있다.
일부 실시예에서, 3D IC 디바이스(500)는 CPU 인터커넥트 층(214)의 절연층(220)과 DRAM 인터커넥트 층(414)의 절연층(420) 사이에 형성된 접합 인터페이스(536)를 포함할 수 있다. 인터커넥트 VIA(105/107)는 접합 인터페이스(526)에서 결합되어 CPU 인터커넥트 층(214)의 임의의 전도성 라인(218)이나 콘택 구조(216)와 DRAM 인터커넥트 층(414)의 임의의 전도성 라인(418)이나 콘택 구조(416)를 전기적으로 연결할 수 있다. 이와 같이, CPU 칩(101)과 DRAM 칩(103)은 전기적으로 연결될 수 있다.
일부 실시예에서, 3D IC 디바이스(500)는 CPU 칩(300)의 접합층(324)과 DRAM 칩(400)의 접합층(424) 사이에 형성된 접합 인터페이스(536)를 포함할 수 있다. 이 예에서, 인터커넥트 VIA(105/107)은 접합층(324/424)을 통해 각각 연장되고 또한 CPU 인터커넥트 층(214)의 임의의 전도성 라인(218)이나 콘택 구조(216)와 DRAM 인터커넥트 층(414)의 전도성 라인(418)이나 콘택 구조(416) 사이의 전기적 연결을 형성한다. 이와 같이, CPU 칩(101)과 DRAM 칩(103)은 또한 전기적으로 연결될 수 있다.
접합 후에, CPU 칩(101) 위의 임의의 디바이스 또는 회로는 DRAM 칩(103) 위의 임의의 디바이스 또는 회로에 전기적으로 연결될 수 있다. 도 5는 DRAM 칩(103)이 CPU 칩(101)의 상부에 접합되는 실시예를 도시하고 있다. 일부 실시예에서, CPU 칩(101)은 DRAM 칩(103)의 상부에 접합될 수 있다.
도 6은 일부 실시예에 따른, 도 1 내지 도 5에 도시된 3D IC 디바이스를 형성하기 위한 예시적인 제조 공정(600)을 도시하고 있다. 제조 공정(600)에 도시된 작업이 소모적이지 않고, 도시된 임의의 작업 이전에, 또는 이후에, 또는 사이에 다른 작업들이 수행될 수 있다고 이해해야 한다. 일부 실시예에서, 예시적인 제조 공정(600)의 일부 공정 단계가 생략될 수 있거나 또는 단순화를 위해 본 명세서에 설명되지 않은 다른 공정 단계를 포함할 수 있다. 일부 실시예에서, 제조 방법(600)의 공정 단계들이 다른 순서로 수행될 수 있거나 및/또는 달라질 수 있다.
도 6에 도시된 바와 같이, 제조 공정(600)은 제1 기판 위에 마이크로프로세서 칩이 형성되는 공정 단계(S610)에서 시작한다. 일부 실시예에서, 마이크로프로세서 칩을 형성하는 단계는 컴퓨터 또는 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit)을 형성하는 단계를 포함한다. 일 예에서, 마이크로프로세서 칩은 CPU 디바이스(204)와 CPU 인터커넥트 층(214)을 포함하는, 도 2에 도시된 CPU 칩(101)일 수 있다. CPU 칩의 제조 공정은 CPU 칩(101)의 제조 공정과 유사할 수 있다.
일부 실시예에서, 복수의 CPU 인터커넥트 VIA가 CPU 칩(101)용으로 형성될 수 있다. CPU 인터커넥트 VIA는 도 3의 CPU 인터커넥트 VIA(105)일 수 있고, 유사한 재료로 이루어질 수 있고 유사한 공정을 이용하여 형성될 수 있다. CPU 인터커넥트 VIA는 CPU 칩(101)과 전기적으로 연결하도록 형성된다. 인터커넥트 VIA의 제조 공정은 리소그래피, 습식/건식 식각을 이용하는 트렌치 형성, 트렌치 내부에 전도성 재료를 배치하여 채우기, 및 CMP와 같은 평탄화 공정을 이용하여 트렌치 외부의 과도한 재료를 제거하는 것을 포함한다.
일부 실시예에서, 접합층이 CPU 칩(101) 위에 배치될 수 있다. 접합층은 도 3의 접합층(324)일 수 있고, 유사한 기술을 이용하여 제조될 수 있다.
공정 단계 S620에서, 제2 기판 위에 메모리 칩을 형성한다. 일부 실시예에서, 메모리 칩을 형성하는 것은 정적 랜덤 액세스 메모리, 또는 동적 랜덤 액세스 메모리, 또는 플래시 메모리를 형성하는 것을 포함한다. 일 예에서, 메모리 칩은 DRAM 주변 디바이스, DRAM 메모리 셀, 및 DRAM 인터커넥트 층(414)을 포함하는, 도 4a에 도시된 DRAM 칩(103)일 수 있다..
일부 실시예에서, DRAM 칩(103)을 위해 복수의 DRAM 인터커넥트 VIA가 형성될 수 있다. DRAM 인터커넥트 VIA는 도 4b의 DRAM 인터커넥트 VIA(107)일 수 있으며, 유사한 기술을 이용하여 형성될 수 있다.
일부 실시예에서, 접합층이 DRAM 칩(101) 위에 배치될 수 있다. 접합층은 도 4b의 접합층(424)일 수 있고, 유사한 기술을 이용하여 제조될 수 있다.
공정 단계 S630에서, DRAM 칩은 CPU 칩에 접합되어 3D IC 디바이스를 형성할 수 있고, 3D IC 디바이스는 도 5의 3D IC 디바이스(500)일 수 있다.
일부 실시예에서, 제품 설계와 제조 전략에 따라, CPU 칩(101)과 DRAM 칩(103)은 다이 레벨(예를 들어, 다이-다이, 또는 칩-칩)에서 또는 웨이퍼 레벨(예를 들어, 웨이퍼-웨이퍼 또는 웨이퍼-칩)에서 함께 접합될 수 있다. 웨이퍼 레벨에서의 접합은, CPU 칩(101)이 있는 제1 기판 상의 모든 다이/칩이 DRAM 칩(103)이 있는 제2 기판과 동시에 결합될 수 있는 높은 처리량을 제공할 수 있다. 웨이퍼 접합 후, 개별적인 3D IC 디바이스(500)가 다이싱될 수 있다. 한편, 다이싱 및 다이 테스트 이후 다이 레벨에서의 접합이 수행될 수 있고, CPU 칩(101)과 DRAM 칩(103)의 기능 다이를 먼저 선택하고 나서 이들을 접합하여 3D IC 디바이스(100)를 형성함으로써, 3D IC 디바이스(500)의 수율을 더 높일 수 있다.
일부 실시예에서, DRAM 칩(103)은 거꾸로 뒤집혀서 CPU 칩 위에 위치할 수 있다(또는 그 반대로도 마찬가지이다). DRAM 칩(103)의 DRAM 인터커넥트 층(414)은 CPU 칩(101)의 CPU 인터커넥트 층(214)과 정렬될 수 있다.
일부 실시예에서, DRAM 인터커넥트 층(414)을 CPU 인터커넥트 층(214)과 정렬시키는 것은, DRAM 칩(103)의 DRAM 인터커넥트 VIA(107)를 CPU 칩(101)의 대응하는 CPU 인터커넥트 VIA(105)와 정렬시킴으로써 수행된다. 결과적으로, 대응하는 인터커넥트 VIA는 접합 인터페이스(536)에서 연결될 수 있고, DRAM 칩(103)은 CPU 칩(101)에 전기적으로 연결될 수 있다.
일부 실시예에서, CPU 칩(101)과 DRAM 칩(103)은 하이브리드 접합에 의해 결합될 수 있다. 하이브리드 접합, 특히 금속/유전체 하이브리드 접합은 동시에 금속-금속 접합과 유전체-유전체 접합을 얻는 직접 접합 기술(예를 들어, 솔더 또는 접착제와 같은 중간층을 사용하지 않고 표면들 간에 접합을 형성하는 기술)일 수 있다. 도 1과 도 5에 도시된 바와 같이, DRAM 칩(103)은 CPU 칩(103)과 접합되어 접합 인터페이스(536)를 형성할 수 있다.
일부 실시예에서, 하이브리드 접합 전에 CPU 칩(101) 및/또는 DRAM 칩(103) 위에 접합층이 형성될 수 있다. 접합층은 도 3에 도시된 CPU 칩(103) 위의 접합층(324)과 도 4b의 DRAM 칩(103) 위의 접합층(424)일 수 있다. 접합층(324/424)은 유전체 재료, 예를 들어 실리콘 질화물, 또는 실리콘 질산화물, 또는 실리콘 산화물일 수 있다. 접합 인터페이스(536)에서, 금속-금속 접합 외에, 실리콘 질화물-실리콘 질화물, 또는 실리콘 산화물-실리콘 산화물, 또는 실리콘 질화물-실리콘 산화물 사이에도 접합이 일어날 수 있다. 일부 실시예에서, 접합층은 또한 접합 강도를 개선하는 접착 재료, 예를 들어 에폭시 수지, 폴리이미드, 건조 필름 등을 포함할 수 있다.
일부 실시예에서, 처리 공정을 사용하여 접합 인터페이스(536)에서 접합 강도를 높일 수 있다. 절연층(220/420)의 표면들이 화학적 결합을 형성할 수 있도록, 처리 공정은 DRAM 인터커넥트 층(414)과 CPU 인터커넥트 층(214)의 표면들을 준비한다. 처리 공정은 예를 들어, 플라즈마 처리(예를 들어, 플라즈마를 함유한 F, 또는 Cl, 또는 H로) 또는 화학적 공정(예를 들어, 포름산)을 포함할 수 있다. 일부 실시예에서, 처리 공정은 진공 또는 불활성 분위기(예를 들어, 질소 또는 아르곤 사용)에서 약 250℃ ~ 약 600℃의 온도로 (예를 들어, 질소 또는 아르곤과 함께) 수행될 수 있는 열 공정을 포함할 수 있다. 열 공정은 CPU 인터커넥트 VIA(105)와 DRAM 인터커넥트 VIA(107) 사이에 금속 상호 확산(metal inter-diffusion)을 유발할 수 있다. 결과적으로, 인터커넥트 VIA의 대응하는 쌍에 있는 금속 재료들이 서로 혼합되거나 또는 접합 후에 합금을 형성할 수 있다.
일부 실시예에서, 제1 및/또는 제2 기판은 접합 후에 얇아질 수 있다. 일부 실시예에서, 핸들 웨이퍼(예를 들어, 유리, 또는 플라스틱, 또는 실리콘)는 박형화 공정 전에 제1 기판이나 제2 기판에 부착될 수 있다. 일부 실시예에서, 기판 박형화 공정은 그라인딩, 건식 식각, 습식 식각, 및 화학 기계 연마(chemical mechanical polishing, CMP) 중 하나 이상을 포함할 수 있다.
이제, 도 7 내지 도 15를 참조하여 본 개시의 제2 실시예의 예에 대해 설명할 것이다.
도 7은 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(700)를 개략적으로 나타내는 도면이다. 3D IC 디바이스(700)는 마이크로프로세서 칩, 제1 메모리 칩, 및 제2 메모리 칩을 포함할 수 있다. 일부 실시예에서, 마이크로프로세서 칩은 임의의 적합한 마이크로프로세서, 예를 들어 컴퓨터 또는 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit, CPU)일 수 있다. 일 예에서, 마이크로프로세서 칩은 도 1 내지 도 3에 도시된 마이크로프로세서 칩(101)과 유사할 수 있고 CPU 칩(101)이라고도 한다. 일부 실시예에서, 제1 메모리 칩은 임의의 휘발성 메모리, 예를 들어 정적 랜덤 액세스 메모리(static random-access memory, SRAM) 또는 동적 랜덤 액세스 메모리(dynamic random-access memory, DRAM)일 수 있다. 일 예에서, 제1 메모리 칩은 도 1, 도 4a, 및 도 4b에 도시된 메모리 칩(103)과 유사할 수 있고 DRAM 칩(103)이라고도 한다. 일부 실시예에서, 제2 메모리 칩은 임의의 적합한 비휘발성 메모리, 예컨대 상변화 메모리(phase change memory), 자기 랜덤 액세스 메모리, 플래시 메모리 등일 수 있다. 일 예에서, 제2 메모리 칩은 NAND 플래시 메모리일 수 있고 NAND 칩(740)이라고 한다.
제1 실시예의 CPU칩으로서 도 1과 도 3에 도시된 CPU 칩과 유사하게, CPU 칩(101)은 복수의 CPU 인터커넥트 VIA(105)를 포함한다. NAND 칩(740)은 또한 복수의 NAND 인터커넥트 VIA(742)를 포함한다. DRAM 칩(103)은 각각 DRAM 칩(103)의 상부면과 하부면에 복수의 DRAM 인터커넥트 VIA(107f, 107b)를 포함한다. 칩의 "상부"면을 기능 소자(예들 들어, 트랜지스터, 다이오드 등)가 제조되는 면이라 한다. 칩의 "하부"면은 상부면과 반대이다.
하이브리드 접합을 통해, NAND 칩(740), DRAM 칩(103), 및 CPU(101)를 함께 결합하여 3D IC 디바이스(700)를 형성할 수 있다. DRAM 칩(103)과 CPU 칩(101)은 CPU/DRAM 인터커넥트 VIA(105/107b)를 통해 함께 전기적으로 연결될 수 있고, DRAM 칩(103)과 NAND 칩(740)은 DRAM/NAND 인터커넥트 VIA(107f/742)를 통해 함께 전기적으로 연결될 수 있다.
도 8은 본 개시의 일부 실시예에 따른 특정 공정 단계에서 예시적인 DRAM 칩(800)의 단면을 도시하고 있다. DRAM 칩(800)은 도 4b에 도시된 DRAM 칩(400)과 유사할 수 있고, DRAM 칩(400)은 DRAM 칩(103), DRAM 칩(103) 위에 배치된 접합층(424), 및 DRAM 칩(103)의 상부면에 형성된 복수의 DRAM 인터커넥트 VIA(107f)를 포함한다.
일부 실시예에서, DRAM 칩(800)은 또한 DRAM 기판 콘택(844)을 포함한다. DRAM 기판 콘택(844)은 콘택 구조(416)와 유사한 재료 및 공정을 이용하여 형성될 수 있다. DRAM 기판 콘택(844)은 DRAM 기판(402)에 전기적 연결을 제공할 수 있다. 일부 실시예에서, 콘택 구조(416)와 전도성 라인(418)이 있는 복수의 금속 레벨이 기판 콘택(844)과 연결될 수 있다.
일부 실시예에서, DRAM 기판(402)은 DRAM 디바이스(404) 제조 전에 양면 연마될 수 있다. 이 예에서, DRAM 기판(402)은 고품질 반도체 디바이스를 위한 매끄러운 표면을 제공하도록 연마되어 처리된 상부와 하부 측의 표면을 포함한다. 일부 실시예에서, DRAM 기판(402)은 표준 웨이퍼 두께(실리콘 기판의 경우 약 700μm)에서 후속 구조를 지지하기에 충분히 기계적으로 강한 두께, 예를 들어 200mm 실리콘 웨이퍼의 경우 약 200μm 두께로 얇아질 수 있다.
도 9는 본 개시의 일부 실시예에 따른 특정 공정 단계에서 예시적인 NAND 칩(900)의 단면을 도시하고 있다. NAND 칩(900)은 NAND 칩(740), NAND 칩(740) 위에 배치된 접합층(924), 및 복수의 NAND 인터커넥트 VIA(742)를 포함할 수 있고, NAND 인터커넥트 VIA(742)는 접합층(924)을 통해 연장되어 NAND 칩(740)과의 전기적 연결을 형성한다.
NAND 칩(740)은 NAND 기판(902), 주변 디바이스(도시되지 않음), NAND 메모리 셀, 및 NAND 인터커넥트 층(914)을 포함할 수 있다. NAND 기판(902)은 CPU 기판(202)과 유사할 수 있다. NAND 인터커넥트 층(914)은 CPU 인터커넥트 층(214)과 유사하고, 유사한 재료 및 유사한 공정을 이용하여 형성될 수 있다. 예를 들어, NAND 인터커넥트 층(914)의 인터커넥트 구조(예를 들어, 콘택 구조(916) 및 전도성 라인(918))와 절연층(920)은 각각 CPU 인터커넥트 층(214)의 인터커넥트 구조(예를 들어, 콘택 구조(216) 및 전도성 라인(218))와 절연층(220)과 유사하다.
일부 실시예에서, NAND 주변 디바이스는 트랜지스터, 다이오드, 커패시터, 저항 등과 같은 임의의 능동 및/또는 수동 반도체 디바이스를 포함할 수 있다. 복수의 NAND 주변 디바이스는 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로를 형성하여 NAND 칩(740)의 동작을 지원할 수 있다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예를 들어, 행 디코더와 열 디코더), 감지 증폭기, 드라이버, 전하 펌프(charge pump), 및 타이밍 및 컨트롤, 및 유사 회로를 포함할 수 있다. NAND 주변 디바이스는 CPU 디바이스(204)와 유사할 수 있고 유사한 공정을 이용하여 형성될 수 있다.
x축과 y 축이 도 9에 추가되어 NAND 칩(900)의 구성 요소들의 공간적 관계를 추가로 나타낸다는 것을 유의해야 한다. 기판(902)은 x-방향(가로 방향 또는 폭 방향)으로 횡으로 연장되는 2개의 횡방향 표면(예를 들어, 상부 표면과 하부 표면)을 포함한다. 본 명세서에서 사용된 바와 같이, 하나의 구성 요소(예를 들어, 층 또는 디바이스)가 반도체 디바이스(예를 들어, NAND 칩(900))의 다른 구성 요소 (예를 들어, 층 또는 디바이스) 위에 있거나 또는 아래에 있는지 여부가, 기판이 y-방향으로 반도체 소자의 가장 낮은 평면에 위치할 때 y-방향(수직 방향 또는 두께 방향)으로 반도체 소자의 기판(예를 들어, 기판(902))에 대해 결정된다. 공간적 관계를 설명하는 동일한 개념이 본 개시 전체에 걸쳐 동일하게 적용된다.
일부 실시예에서, NAND 칩(740)은, NAND 메모리 셀이 NAND 메모리 스트링(946)을 포함하는 3D NAND 플래시 메모리일 수 있다. NAND 메모리 스트링(946)은 복수의 도체층(948)과 유전체층(950) 쌍을 통해 연장된다. 본 명세서에서는 복수의 도체/유전체층 쌍을 "교번 도체/유전체 스택(alternating conductor/dielectric stack)(952)"이라고 한다. 교번 도체/유전체 스택(952) 내의 도체층(948)과 유전체층(950)은 수직 방향으로 번갈아 나타난다. 다르게 말하면, 교번 도체/유전체 스택(952)의 맨위에 또는 바닥에 있는 것들을 제외하고, 각각의 도체층(948)은 양쪽의 2개의 유전체층(950) 사이에 끼워넣어질 수 있고, 각각의 유전체층(950)은 양쪽의 2개의 도체층(948)에 사이에 끼워넣어질 수 있다. 도체층(948) 각각은 동일한 두께를 가지고 있거나 또는 다른 두께를 가지고 있을 수 있다. 유사하게, 유전체층(950) 각각은 동일한 두께를 가지고 있거나 또는 다른 두께를 가지고 있을 수 있다. 일부 실시예에서, 교번 도체/유전체 스택(952)은 도체/유전체층 쌍과 다른 재료 및/또는 두께의 더 많은 도체층이나 더 많은 유전체층을 포함한다. 도체층(948)은 전도체 재료, 예컨대 W, Co, Cu, Al, Ti, Ta, TiN, TaN, Ni, 도핑된 실리콘, 실리사이드(예를 들어, NiSix, WSix, CoSix, TiSix) 또는 이들의 임의의 조합을 포함할 수 있다. 유전체층(950)은 유전체 재료, 예컨대 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 질산화물, 또는 이들의 임의의 조합을 포함할 수 있다.
도 9에 도시된 바와 같이, 각각의 NAND 메모리 스트링(946)은 반도체 채널(954)과 메모리 필름(956)을 포함할 수 있다. 일부 실시예에서, 반도체 채널(954)은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(956)은 터널링층, 저장층("전하 트랩/저장층"으로도 알려져 있음), 및 차단층을 포함하는 복합층이다. 각각의 NAND 메모리 스트링(946)은 실린더 형상(예를 들어, 기둥 형상)일 수 있다. 일부 실시예에 따르면, 반도체 채널(954), 터널링층, 저장층, 및 차단층이 기둥의 중심에서 외면을 향하는 방향을 따라 순차적으로 배열된다. 터널링층은 실리콘 산화물, 또는 실리콘 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 차단층은 실리콘 산화물, 또는 실리콘 질화물, 또는 고유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 저장층은 실리콘 질화물, 또는 실리콘 산질화물, 또는 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, 메모리 필름(956)은 ONO 유전체(예를 들어, 실리콘 산화물을 포함하는 터널링층, 실리콘 질화물을 포함하는 저장층, 및 실리콘 산화물을 포함하는 차단층)을 포함한다.
일부 실시예에서, NAND 메모리 스트링(946)은 복수의 제어 게이트(각각 NAND 메모리 스트링(946)에 대한 워드 라인의 일부임)를 더 포함한다. 교번 도체/유전체 스택(952) 내의 각각의 도체층(948)은 NAND 메모리 스트링(946)의 각각의 메모리 셀에 대한 제어 게이트의 역할을 할 수 있다. 도 9에 도시된 바와 같이, NAND 메모리 스트링(946)은 NAND 메모리 스트링(946)의 하단에 하부 셀렉트 게이트(lower select gate)(958)(예를 들어, 소스 셀렉트 게이트)를 포함할 수 있다. NAND 메모리 스트링(946)은 또한 NAND 메모리 스트링(946)의 상단에 상부 셀렉트 게이트(960)(예를 들어, 드레인 셀렉트 게이트)를 포함할 수 있다. 본 명세서에서 사용된 바와 같이, 구성 요소(예를 들어, NAND 메모리 스트링(946))의 "상단"은 y-방향으로 NAND 기판(902)으로부터 더 멀리 떨어져 있는 단부이고, 구성 요소(예를 들어, NAND 메모리 스트링(946))의 "하단"은 y-방향으로 NAND 기판(902)에 더 까까운 단부이다. 도 9에 도시된 바와 같이, 각각의 NAND 메모리 스트링(946)에 대해, 드레인 셀렉트 게이트(960)는 소스 셀렉트 게이트(958) 위에 있을 수 있다. 일부 실시예에서, 셀렉트 게이트(958/960)는 도체 재료, 예컨대 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함한다.
일부 실시예에서, NAND 칩(740)은 NAND 메모리 스트링(946)의 반도체 채널(954)의 하단에 에피택셜 층(962)을 포함한다. 에피택셜 층(962)은 실리콘과 같은 반도체 재료를 포함할 수 있다. 에피택셜 층(962)은 NAND 기판(902) 위의 반도체 층(964)으로부터 에피택셜 성장(epitaxially grow)될 수 있다. 반도체층(964)은 도핑되거나, 또는 (두께 방향 및/또는 폭 방향으로) 부분적으로 도핑되거나, 또는 p형 또는 n형 도펀트에 의해 완전히 도핑될 수 있다. 각각의 NAND 메모리 스트링(946)에 대해, 에피택셜 층(962)을 본 명세서에서 "에피택셜 플러그"라고 한다. 각각의 NAND 메모리 스트링(946)의 하단에 있는 에피택셜 플러그(962)는 반도체 채널(954)과 반도체층(964)의 도핑된 영역 모두와 접촉할 수 있다. 에피택셜 플러그(962)는 NAND 메모리 스트링(946)의 하단에서 하부 셀렉트 게이트(958)의 채널 역할을 할 수 있다.
일부 실시예에서, 어레이 디바이스는 계단 구조 영역에 복수의 워드 라인 콘택(966)을 더 포함한다. 각각의 워드 라인 콘택(966)은 교번 도체/유전체 스택(952) 내의 대응하는 도체층(948)과의 전기적 접촉을 형성하여 메모리 셀을 개별적으로 제어할 수 있다. 워드 라인 콘택(966)은 콘택 홀의 건식/습식 식각에 의해 형성될 수 있고, 이어서 도체, 예를 들어 W, Ti, TiN, Cu, TaN, Al, Co, Ni, 또는 이들의 임의의 조합으로 채워질 수 있다.
도 9에 도시된 바와 같이, NAND 칩(740)은 또한 NAND 메모리 스트링(946)의 상부에 형성된 비트 라인 접촉부(968)를 포함하여 NAND 메모리 스트링(946)의 반도체 채널(954)에 개별적인 접근을 제공한다.
워드 라인 콘택(966)과 비트 라인 콘택(968)에 연결된 전도성 라인은 NAND 칩(740)의 워드 라인과 비트 라인을 형성한다. 일반적으로 워드 라인과 비트 라인은 서로 수직으로(예를 들어, 각각 행과 열로) 배치되어 메모리의 "어레이"를 형성한다.
일부 실시예에서, NAND 칩(900)은 또한 NAND 기판 콘택(944)을 포함한다. NAND 기판 콘택(944)은 콘택 구조(916)와 유사한 재료 및 공정을 이용하여 형성될 수 있다. NAND 기판 콘택(944)은 NAND 칩(900)의 상부 표면(900t)으로부터 NAND 인터커넥트 VIA(742)를 통해 NAND에 전기적 연결을 제공할 수 있다. 일부 실시예에서, 콘택 구조(916)와 전도성 라인(918)이 있는 복수의 금속 레벨이 기판 콘택(944)을 연결하는 데 사용될 수 있다.
도 10은 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(1000)의 단면을 도시하고 있다. 3D IC 디바이스(1000)는 DRAM 칩(103)과 NAND 칩(740)을 포함하고, 도 5의 3D IC 디바이스(500)에 사용된 구조 및 방법과 유사하게, NAND 칩(740)은 DRAM 칩(103)과 접합될 수 있다. 다이/칩 레벨에서 또는 웨이퍼 레벨에서 NAND 칩(740)과 DRAM 칩(103)을 함께 접합하여 3D IC 디바이스(1000)를 형성할 수 있다. NAND 인터커넥트 VIA(742)와 DRAM 인터커넥트 VIA(107f)는 접합 후 전기적 연결을 형성할 수 있다.
일부 실시예에서, 3D IC 디바이스(1000)는 DRAM 인터커넥트 층(414)의 절연층(420)과 NAND 인터커넥트 층(914)의 절연층(920) 사이에 형성된 제1 접합 인터페이스(1070)를 포함할 수 있다. 인터커넥트 VIA(107f/742)는 제1 접합 인터페이스(1070)에서 결합되어 DRAM 인터커넥트 층(414)의 전도성 라인(418)/콘택 구조(416)를 NAND 인터커넥트 층(914)의 전도성 라인(918)/콘택 구조(916)와 전기적으로 연결한다. 이와 같이, DRAM 칩(103)과 NAND 칩(740)은 전기적으로 연결될 수 있다.
일부 실시예에서, 3D IC 디바이스(1000)는 DRAM 칩(800)의 접합층(424)과 NAND 칩(900)의 접합층(924) 사이에 형성된 제1 접합 인터페이스(1070)를 포함할 수 있다. 이 예에서, 인터커넥트 VIA(107f/742)는 각각 접합층(424/924)을 통해 연장되고, 또한 DRAM 인터커넥트 층(414)의 전도성 라인(418)/콘택 구조(416)와 NAND 인터커넥트 층(914)의 전도성 라인(918)/콘택 구조(916) 사이의 전기적 연결을 형성한다. 이와 같이, DRAM 칩(103)과 NAND 칩(740) 위의 디바이스와 회로는 전기적으로 연결될 수 있다.
일부 실시예에서, 3D IC 디바이스(1000)는 DRAM 칩(103)의 전도성 라인(418)과 콘택 구조(416)에 연결된 DRAM 기판 콘택(844)을 포함할 수 있다. 일부 실시예에서, 3D IC 디바이스(1000)는 NAND 칩(740)의 전도성 라인(918)과 콘택 구조(916)에 연결된 NAND 기판 콘택(944)을 포함할 수 있다.
일부 실시예에서, 3D IC 디바이스(1000)는 DRAM/NAND 인터커넥트 VIA(107f/742) DRAM/NAND를 통해 제1 접합 인터페이스(1070)에서 NAND 기판 콘택(944)에 연결된 DRAM 기판 콘택(844)을 포함할 수 있다. 일부 실시예에서, 3D IC 디바이스(1000)는 NAND 칩(740)의 전도성 라인(918)과 콘택 구조(916)에 연결된 DRAM 기판 콘택(844)을 포함할 수 있다. 일부 실시예에서, 3D IC 디바이스(1000)는 DRAM 칩(103)의 전도성 라인(418)과 콘택 구조(416)에 연결된 NAND 기판 콘택(944)을 포함할 수 있다. 이 예에서, 전기적 연결은 제1 접합 인터페이스(1070)를 가로지른다.
접합 후에, DRAM 칩(103) 위의 어떠한 디바이스나 회로도 NAND 칩(740) 위의 어떠한 디바이스나 회로에 전기적으로 연결될 수 있다. 도 10은 NAND 칩(740)이 DRAM 칩(103)의 상부에 접합되는 실시예를 도시하고 있다. 일부 실시예에서, DRAM 칩(103)은 NAND 칩(740)의 상부에 접합될 수 있다.
도 11은 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(1100)의 단면을 도시하고 있다. 3D IC 디바이스(1100)는 (도 10의) 3D IC 디바이스(1000)의 DRAM 기판(402)에 형성된 수직 인터커넥트 구조(스루-실리콘-VIA(through-silicon-VIA, TSV)라고도 함)(1172)를 포함하고, TSV(1172)는 DRAM 기판 콘택(844)과의 전기적 연결을 형성한다.
일부 실시예에서, 전기적 연결은 DRAM 칩의 TSV(1172), DRAM 기판 콘택(844), 전도성 라인(418), 및/또는 콘택 구조(416) 사이에 형성될 수 있다. 이 예에서, DRAM 칩(103) 위의 어떠한 디바이스 또는 회로도 TSV(1172)를 통해 바닥 표면(402b)에 전기적으로 연결될 수 있다.
일부 실시예에서, TSV(1172), DRAM 기판 콘택(844), 및 DRAM/NAND 인터커넥트 VIA(107f/742) 사이에는 전기적 연결이 형성될 수 있다. 이와 같이, DRAM 칩(103)의 TSV(1172)로부터 NAND 칩(740) 위의 어떠한 디바이스나 회로까지의 전기적 연결도 NAND 칩(740)의 콘택 구조(916), 전도성 라인(918), 또는 기판 콘택(944)을 이용하는 다양한 전기적 경로를 통해 구축될 수 있다.
일부 실시예에서, TSV(1172)는 그라인딩, CMP, RIE, 습식 화학 식각 등을 이용하여 DRAM 기판(402)을 박형화 한 후 형성될 수 있다. 일부 실시예에서, 보호 필름이 DRAM 기판(402)에 대한 박형화 공정 이전에 3D IC 디바이스(1100) 위에 배치될 수 있다. 보호 필름은 포토레지스트, 폴리이미드, 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있고, 박형화 공정 이후에 제거될 수 있다.
일부 실시예에서, 3D IC 디바이스(1100)는 또한 3D IC 디바이스(1100)(도 11에 도시되지 않음)의 표면(1100t)으로부터 NAND 기판(902) 내의 스루-실리콘-VIA(TSV)(1172)를 포함할 수 있고, TSV(1172)는 NAND 기판 콘택(944)과의 전기적 연결을 형성할 수 있다. 일부 실시예에서, NAND 칩의 TSV(1172), NAND 기판 콘택(944), 전도성 라인(918), 및/또는 콘택 구조(916) 사이에는 전기적 연결이 형성될 수 있다. 이 예에서, NAND 칩(740) 위의 어떠한 디바이스 또는 회로도 TSV(1172)를 통해 표면(1100t)에 전기적으로 연결될 수 있다. 일부 실시예에서, NAND 기판(902) 내의 TSV(1172), NAND 기판 콘택(944), 및 DRAM/NAND 인터커넥트 VIA(107f/742) 사이에는 전기적 연결이 형성될 수 있다. 이와 같이, NAND 칩(740)의 TSV(1172)로부터 DRAM 칩(103) 위의 어떠한 디바이스 또는 회로까지의 전기적 연결도 DRAM 칩(103)의 콘택 구조(416), 전도성 라인(418), 또는 기판 콘택(844)을 이용하는 다양한 전기적 경로를 통해 구축될 수 있다.
도 12는 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(1200)의 단면을 도시하고 있다. 3D IC 디바이스(1200)는 도 11의 3D IC 디바이스(1100)의 바닥면(420b)에 형성되는 접합층(1224)과 복수의 DRAM 인터커넥트 VIA(107b)를 포함하고, DRAM 인터커넥트 VIA(107b)는 접합층(1224)을 통해 연장된다. 접합층(1224)과 DRAM 인터커넥트 VIA(107b)는 접합층(424)과 DRAM 인터커넥트 VIA(107f)와 유사하고, 유사한 재료와 공정으로 형성된다.
일부 실시예에서, DRAM 인터커넥트 VIA(107b)는 TSV(1172) 위에 배치되고, TSV(1172)와의 전기적 연결을 형성한다. 도 12에서, 단순화를 위해, 모든 TSV(1172)가 DRAM 인터커넥트 VIA(107b)와의 전기적 연결로서 도시되지 않는다.
도 13은 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(1300)의 단면을 도시하고 있다. 3D IC 디바이스(1300)는 (도 12에 도시된) 3D IC 디바이스(1200)와 (도 3에 도시된) CPU 칩(300)을 포함하고, 3D IC 디바이스(1200)는 제2 접합 인터페이스(1376)를 통해 CPU 칩(300)에 접합된다. CPU 칩(300) 위의 CPU 인터커넥트 VIA(105)는 3D IC 디바이스(1200) 위의 DRAM 인터커넥트 VIA(107b)와 전기적으로 접촉한다. 3D IC 디바이스(1200)와 CPU 칩(300)은 다이/칩 레벨에서 또는 웨이퍼 레벨에서 함께 접합되어 3D IC 디바이스(1300)를 형성할 수 있다.
일부 실시예에서, 3D IC 디바이스(1300)는 CPU 인터커넥트 층(214)의 절연층(220)과 3D IC 디바이스(1200)의 DRAM 기판(402) 사이에 형성된 제2 접합 인터페이스(1376)를 포함할 수 있다. 인터커넥트 VIA(107b/105)는 제2 접합 인터페이스(1376)에서 접합되어 CPU 인터커넥트 층(214)의 전도성 라인(218)/콘택 구조(216)를 3D IC 디바이스(1200)의 TSV(1172)와 전기적으로 연결할 수 있다. 이와 같이, CPU 칩(101)과 DRAM 칩(103)은 전기적으로 연결될 수 있다. CPU/DRAM 칩(101/103) 위의 TSV(1172), DRAM 기판 콘택(844), 전도성 라인(218/418), 및/또는 콘택 구조(216/416)를 통해, DRAM 칩(103) 위의 어떠한 디바이스와 회로도 CPU 칩(101) 위의 어떠한 디바이스 및 회로와 전기적으로 연결될 수 있다.
일부 실시예에서, CPU 칩(101)은 또한 DRAM 기판 콘택(844)과 유사한 CPU 기판 콘택(도 13에 도시되지 않음)을 포함할 수 있다. CPU 기판 콘택은 DRAM 칩(103)과 CPU 칩(101) 사이에 또는 CPU 칩(101) 내부에 추가적인 전기적 경로를 제공할 수 있다.
일부 실시예에서, DRAM 기판(402)은 또한 바닥면(402b)(도 13에 도시되지 않음) 위에 유전체층을 포함할 수 있다. 제2 접합 인터페이스(1376)는 DRAM 기판(402)의 바닥면(402b) 위의 유전체층과 CPU 인터커넥트 층(214)의 절연층(220) 사이에 형성될 수 있다. DRAM 기판(402)의 바닥면(402b) 위의 유전체층은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예에서, 3D IC 디바이스(1300)는 DRAM 칩(103)의 접합층(1224)과 CPU 칩(300)의 접합층(324) 사이에 형성된 제2 접합 인터페이스(1376)를 포함할 수 있다. 이 예에서, 인터커넥트 VIA(107b/105)는 접합층(324/1224)을 통해 각각 연장되고, 또한 DRAM 칩(103)의 TSV(1172)와 CPU 인터커넥트 층(214)의 전도성 라인(218)/콘택 구조(216) 사이의 전기적 연결을 형성한다. 이와 같이, CPU/DRAM 칩(101/103) 위의 TSV(1172), 기판 콘택(844), 전도성 라인(218/418), 및/또는 콘택 구조(216/416)를 통해, CPU 칩(101)과 DRAM 칩(103) 위의 어떠한 디바이스 및 회로와 전기적으로 연결될 수 있다.
일부 실시예에서, 3D IC 디바이스(1300)는 전기적으로 연결된 3개의 칩, 예를 들어 CPU 칩(101), DRAM 칩(103), 및 NAND 칩(740)을 포함하고, NAND 칩(740)과 DRAM 칩(103)은 제1 접합 인터페이스(1070)에서 접합되고, DRAM 칩(103)과 CPU 칩(101)은 제2 접합 인터페이스(1376)에서 접합된다. 제1 접합 인터페이스(1070)를 가로질러, NAND 칩(740) 위의 어떠한 디바이스나 회로도 DRAM 칩(103) 위의 어떠한 디바이스나 회로와 전기적으로 연결될 수 있다. 제2 접합 인터페이스(1376)를 가로질러, DRAM 칩(103) 위의 어떠한 디바이스나 회로도 CPU 칩(101) 위의 어떠한 디바이스나 회로에 전기적으로 연결된다.
일부 실시예에서, NAND 칩(740)은 기판 콘택(944)을 포함하고, DRAM 칩(103)은 기판 콘택(844)을 포함한다. 이 예에서, 전도성 라인(418/918)과 콘택 구조(416/916)의 개수가 최소인 인터커넥트 VIA(742/107f)를 통해 NAND 기판 콘택(944)과 DRAM 기판 콘택(844) 사이에는 전기적 연결이 직접 형성될 수 있다. 이와 같이, CPU 칩(101) 위의 어떠한 디바이스/회로도 DRAM 칩(103)을 통한 광범위한 길이의 배선 없이 NAND 칩(740) 위의 어떠한 디바이스/회로에 직접 연결될 수 있다.
일부 실시예에서, CPU 칩(101)은 또한 기판 콘택(도 13에 도시되지 않음)을 포함할 수 있다. 이 예에서, 외부 신호가 3D IC 디바이스(1300) 위의 3개의 칩 중 어느 하나에 병렬로 송신될 수 있다. CPU 칩(101), DRAM 칩(103), 및 NAND 칩(740)은 개별적으로 그리고 외부 디바이스에 의해 직접 액세스될 수 있다.
도 13은 NAND 칩(740)에 DRAM 칩(103)을 접합하여 먼저 3D IC 디바이스(1000)(도 10을 참조)를 형성하는 3D IC 디바이스(1300)의 예를 도시하고 있다. 여기서, DRAM 칩(103)의 상부면이 NAND 칩(740)의 상부면을 마주보고, NAND 기판(902)의 바닥과 DRAM 기판(402)의 바닥이 접합 후에 3D IC 디바이스(1000)의 양면을 형성한다. 여기서, 기판의 "상부"면은 능동 반도체 디바이스가 형성되는 면을 지칭한다. 이 예에서, CPU 칩(101)의 상부면은 제2 접합 공정 중에 DRAM 기판(402)의 바닥면에 나중에 접합되어 3D IC 디바이스(1300)를 형성한다.
일부 실시예에서, CPU 칩(101)은 DRAM 칩(103)에 먼저 접합될 수 있고, CPU 칩(101)의 상부면이 DRAM 칩(103)의 상부면을 마주본다. 이 예에서, NAND 칩(740)은 그 후에 DRAM 칩(103)에 접합되고, NAND 칩(740)의 상부면은 DRAM 기판(402)의 하부면과 마주본다.
도 14는 본 개시의 일부 실시예에 따른 예시적인 3D IC 디바이스(1400)의 단면을 도시하고 있다. 여기서, 3D IC 디바이스(1400)는 도 13의 3D IC 디바이스(1300)의 NAND 기판(902) 위에 배치된 절연 필름(1478), 절연 필름(1478)에 형성된 하나 이상의 입력/출력(I/O) 패드(1480), 및 NAND 기판(902)을 통해 I/O 패드를 기판 콘택(944)에 연결하는 하나 이상의 TSV(1482)를 포함한다. TSV(1482)는 DRAM 칩(103)의 TSV(1172)와 유사할 수 있고, 유사한 공정을 이용하여 형성될 수 있다.
절연 필름(1478)은 임의의 적합한 절연 재료, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 도핑된 실리콘 산화물(예컨대, F-, C-, N- 또는 H-도핑된 산화물), 테트라에톡시실란(TEOS), 폴리이미드, 스핀 온 글래스(spin-on-glass, SOG), 다공성 SiCOH와 같은 저유전율(low-k) 유전체 재료, 실세스퀴옥산(SSQ), 또는 이들의 임의의 조합일 수 있다. 절연 필름(1478)은 하나 이상의 박막 증착 공정, 예컨대 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀 코팅, 또는 이들의 임의의 조합에 의해 증착될 수 있다.
일부 실시예에서, I/O 패드(1480)는 절연 필름(1478)과 동일 평면에 있다. 일부 실시예에서, I/O 패드(1480)는 절연 필름(1478)으로부터 압출되거나 또는 오목하게 형성될 수 있다. I/O 패드(1480)는 임의의 적합한 전도성 재료, 예를 들어 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 알루미늄(Al), TiN, TaN, Al, 또는 이들의 임의의 조합을 포함할 수 있다. I/O 패드(1480)는 하나 이상의 박막 증착 공정, 예컨대 화학 기상 증착(CVD), 플라즈마 향상 CVD(PECVD), 물리 기상 증착(PVD), 전기 도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합에 의해 배치될 수 있다. I/O 패드(1480)의 제조 공정은 또한 리소그래피, 습식/건식 식각, 평탄화(예를 들어, RIE 에치백(RIE etch-back)과 CMP)를 포함할 수 있지만 이에 제한되지 않는다.
일부 실시예에서, 절연 필름(1478), I/O 패드(1480), 및 TSV(1482)는 또한 CPU 기판(202) 위에 형성될 수 있다. 이 예에서, CPU 칩(101)은 또한 하나 이상의 기판 콘택을 포함할 수 있다.
I/O 패드(1480)를 통해, 외부 디바이스가 3D IC 디바이스(1400)에 연결될 수 있다. 일부 실시예에서, I/O 패드(1480)를 통해, 외부 디바이스가 NAND 칩(740), DRAM 칩(103), 및/또는 CPU 칩(101) 위의 어떠한 디바이스 또는 회로에도 연결될 수 있다.
도 15는 일부 실시예에 따른, 도 7 내지 도 14에 도시된 3D IC 디바이스를 형성하기 위한 예시적인 제조 공정(1500)을 도시하고 있다. 제조 공정(1500)에 도시된 작업이 완전하지 않고, 도시된 어떤 작업 이전에, 또는 이후에, 또는 사이에 다른 작업도 수행될 수 있다고 이해해야 한다. 일부 실시예에서, 예시적인 제조 공정(1500)의 일부 공정 단계가 생략될 수 있거나 또는 단순화를 위해 본 명세서에 설명되지 않은 다른 공정 단계를 포함할 수 있다. 일부 실시예에서, 제조 방법(1500)의 공정 단계가 다른 순서로 수행될 수 있거나 및/또는 달라질 수 있다.
공정 단계 S1510에서, 제1 메모리 칩이 제1 기판 위에 형성된다. 일부 실시예에서, 제1 메모리 칩을 형성하는 단계는 정적 랜덤 액세스 메모리 또는 동적 랜덤 액세스 메모리를 형성하는 단계를 포함한다. 일 예에서, 제1 메모리 칩은 도 8의 DRAM 칩(103)일 수 있다. DRAM 칩(103)은 DRAM 주변 디바이스, DRAM 메모리 셀, 및 DRAM 인터커넥트 층(414)을 포함할 수 있다. 도 4a와 도 4b 그리고 도 8을 참조하여 도 6의 공정 단계 S620에서 DRAM 칩(103)의 제조 공정을 설명한다.
일부 실시예에서, DRAM 칩은 접합층, 복수의 인터커넥트 VIA, 및 상부면의 기판 콘택트를 포함한다(이들은 도 8에 접합층(424), DRAM 인터커넥트 VIA(107f), DRAM 기판 콘택(844)로 도시되어 있다). DRAM 인터커넥트 VIA DRAM 칩의 상부면을 DRAM 주변 디바이스와 메모리 셀이 형성되는 DRAM 기판의 상부면이라 한다.
일부 실시예에서, 접합층(424)은 DRAM 인터커넥트 층(414)을 완성한 후 DRAM 칩(740) 위에 배치될 수 있다. 접합층(424)은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 질산화물, 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다. 접합층(424)은 또한 접착 재료, 예를 들어, 에폭시 수지, 폴리이미드, 건조 필름, 감광성 중합체 등을 포함할 수 있다. 접합층(424)은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀 코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
일부 실시예에서, DRAM 인터커넥트 VIA(107f)는 DRAM 인터커넥트 층(414)에 형성되어 DRAM 칩(103) 위의 전도성 라인(418) 및/또는 콘택 구조(416) 중 하나 이상에 전기적으로 연결될 수 있다. DRAM 인터커넥트 VIA(107f)의 제조 공정은 DRAM 인터커넥트 VIA(107f)에 대한 트렌치(trench)를 형성하기 위해 포토리소그래피와 습식/건식 식각을 포함할 수 있다. 다음, 전도성 재료의 층이 DRAM 칩(103) 위에 배치되어 DRAM 인터커넥트 VIA(107f)에 대한 트렌치를 채운다. 일부 실시예에서, DRAM 인터커넥트 VIA(107f)는 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 알루미늄(Al), 탄탈륨, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등과 같은 전도성 재료, 또는 이들의 임의의 조합을 포함할 수 있다. DRAM 인터커넥트 VIA(107f)의 전도성 재료는 CVD, PVD, 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 트렌치 외부의 과도한 전도성 재료는 평탄화 공정(예를 들어, CMP 또는 RIE 에치백)을 이용하여 제거될 수 있다.
공정 단계 S1520에서, 제2 메모리 칩이 제2 기판 위에 형성된다. 일부 실시예에서, 제2 메모리 칩을 형성하는 단계는 상변화 메모리, 또는 자기 랜덤 액세스 메모리, 또는 플래시 메모리를 형성하는 단계를 포함한다. 일 예에서, 제2 메모리 칩은 도 9의 NAND 칩(740)일 수 있다. NAND 칩(740)은 NAND 주변 디바이스, NAND 메모리 셀, 및 NAND 인터커넥트 층(914)를 포함할 수 있다.
일부 실시예에서, NAND 주변 디바이스는 n형 MOSFET, p형 MOSFET, 다이오드, 저항, 커패시터, 인덕터 등과 같은 임의의 적절한 반도체 디바이스일 수 있다. 주변 디바이스의 제조 공정은 CPU 디바이스 또는 DRAM 주변 디바이스의 제조 공정과 유사하다.
일부 실시예에서, NAND 칩(740)은 3D NAND 플래시 메모리이다. NAND 메모리 셀은 NAND 메모리 스트링(946)과 계단 구조를 포함할 수 있다.
일부 실시예에서, NAND 칩(740)을 제조하는 것은, 제1 유전체층(950)과 제1 유전체층(950)과 다른 제2 유전체층(도면에 도시되지 않음)이 있는 복수의 유전체층 쌍(본 명세서에서 "교번 유전체 스택"이라고도 함)을 형성하는 것을 포함할 수 있다. 일부 실시예에서, 제1 유전체층은 실리콘 산화물일 수 있고, 제2 유전체층은 실리콘 질화물일 수 있다. 교번 유전체 스택은 CVD, PVD, ALD, 스퍼터링, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
일부 실시예에서, NAND 칩(740)을 제조하는 것은 또한 복수의 에치-트림 공정(etch-trim process)을 이용하여 교번 유전체 스택의 단부에 계단 구조를 형성하는 것을 포함할 수 있다.
일부 실시예에서, NAND 칩(740)을 제조하는 것은 또한 제2 유전체층을 제거하고 도체층(948)으로 대체하여 교번 도체/유전체 스택(952)을 형성하는 것을 포함할 수 있다. 제2 유전체층을 도체층(948)으로 대체하는 것은, 제1 유전체층(950)에 대해 선택적인 제2 유전체층을 습식 식각하고 이 구조를 도체층(948)으로 채움으로써 수행될 수 있다. 도체층(948)은 폴리실리콘, W, Co, Ti, TiN, Ta, TaN, Al, Ni, 실리사이드 등을 포함하고, CVD, ALD 등으로 채울 수 있다.
일부 실시예에서, NAND 칩(740)을 제조하는 것은 교번 전도체/유전체 스택(952)을 관통하는 복수의 NAND 메모리 스트링(946)을 형성하는 것을 더 포함할 수 있다. 일부 실시예에서, NAND 메모리 스트링(946)을 형성하는 제조 공정은 교번 도체/유전체 스택(952)을 통해 수직으로 연장되는 반도체 채널(954)을 형성하는 것을 포함할 수 있다. 일부 실시예에서, 반도체 채널(954)은 CVD, ALD 등과 같은 박막 증착 공정을 이용하여 형성된 비정질 실리콘 층 또는 폴리실리콘 층일 수 있다.
일부 실시예에서, NAND 메모리 스트링(946)을 형성하는 제조 공정은 반도체 채널(954)과 교번 도체/유전체 스택(952) 내의 복수의 도체/유전체층 쌍 사이에 메모리 필름(956)을 형성하는 것을 더 포함할 수 있다. 메모리 필름(956)은 복합 유전체층, 예컨대 차단층, 저장층, 및 터널링층과 같은 복수의 유전체층의 조합일 수 있다.
차단층은 전자 전하의 유출을 차단하는 데 사용될 수 있다. 일부 실시예에서, 차단층은 실리콘 산화물층 또는 실리콘 산화물/실리콘 질산화물/실리콘 산화물(SiO2-SiON-SiO2) 다중 층 스택의 조합일 수 있다. 일부 실시예에서, 차단층은 고유전율(high-k) 유전체(예를 들어, 산화알루미늄)를 포함한다. 일 예에서, 차단 층은 실리콘 질화물 증착 공정 이후에 ISSG(In-Situ Steam Generation) 산화에 의해 형성된 실리콘 산화물층을 포함한다.
저장층은 전자 전하를 저장하는 데 사용될 수 있다. 저장층에 전하를 저장하거나 및/또는 제거하는 것은, 반도체 채널의 온/오프 상태 및/또는 컨덕턴스에 영향을 미칠 수 있다. 저장층은 다결정 실리콘(polysilicon) 또는 실리콘 질화물을 포함할 수 있다. 저장층은 실리콘 질화물, 또는 실리콘 질산화물, 또는 실리콘 산화물과 실리콘 질화물의 조합, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 재료의 하나 이상의 필름을 포함할 수 있다. 일부 실시예에서, 저장층은 하나 이상의 증착 공정을 이용하여 형성되는 질화물층을 포함할 수 있다.
터널링층은 전자 전하(전자 또는 정공)를 터널링하는 데 사용될 수 있다. 터널링층은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 질산화물, 또는 이들의 임의의 조합과 같은 유전체 재료일 수 있다. 일부 실시예에서, 터널링층은 증착 공정을 이용하여 형성되는 산화물층일 수 있다.
일부 실시예에서, NAND 칩(740)을 제조하는 것은, NAND 메모리 스트링(946)의 단부에 에피택셜 층(962)을 형성하는 것을 더 포함할 수 있다. 일부 실시예에서, 에피택셜 층(962)은 제2 기판에 형성될 수 있고, 에피택셜 플러그(962)로서 각각의 NAND 메모리 스트링(946)에 대응한다. 에피택셜 층(962)은 원하는 도핑 레벨로 주입될 수 있다.
일부 실시예에서, NAND 칩(740)을 제조하는 것은 복수의 워드 라인 콘택을 형성하는 것을 더 포함할 수 있다. 도 9에 도시된 바와 같이, 각각의 워드 라인 콘택(966)은 계단 구조의 대응하는 도체층(948)에 대한 전기적 접촉을 형성하기 위해 수직으로 연장될 수 있고, 각각의 도체층(948)은 NAND 메모리 스트링(946)의 메모리 셀을 개별적으로 제어할 수 있다. 워드 라인 콘택(966)을 형성하는 제조 공정은 건식/습식 식각 공정을 이용하여 절연층(920)을 통해 수직 개구를 형성한 다음, W, Co, Cu, Al, 도핑된 폴리실리콘, 실리사이드, 또는 이들의 조합과 같은 전도성 재료로 개구부를 채우는 것을 포함한다. 전도성 재료는 ALD, CVD, PVD, 도금, 스퍼터링, 또는 이들의 임의의 조합에 의해 배치될 수 있다.
일부 실시예에서, NAND 칩(740)을 제조하는 것은, NAND 메모리 스트링을 주변 디바이스와 전기적으로 연결할 수 있는 NAND 인터커넥트 층(914)을 형성하는 것을 더 포함할 수 있다. 도 9에 도시된 바와 같이, 일부 실시예에서, NAND 인터커넥트 층(914)은 절연층(920)에 하나 이상의 콘택 구조(916)와 전도성 라인(918)을 포함할 수 있다. 일부 실시예에서, NAND 인터커넥트 층(914)을 형성하는 제조 공정은, 절연층(920)을 형성하고, 이어서 절연층(920)에 NAND 메모리 스트링(946)과 접촉하는 복수의 비트 라인 콘택(968)을 형성하는 단계를 포함한다. 절연층(920)은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 절연층(920)은 CVD, PVD, PECVD, ALD, 고밀도 플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀 코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 비트 라인 콘택(968)은 절연층(920)에 개구부를 형성하고, 이어서 CVD, PVD, 스퍼터링, 증발, 도금 또는 이들의 임의의 조합에 의해 증착되는 W, Co, Cu, Al, Ti, TiN, Ta, TaN, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합과 같은 전도성 재료로 개구부를 채움으로써 형성될 수 있다.
일부 실시예에서, NAND 인터커넥트 층(914)을 형성하는 제조 공정은 절연층(920)에 하나 이상의 전도성 라인(918)과 하나 이상의 콘택 구조(916)를 형성하는 것을 더 포함한다. 도체층과 콘택층은 W, Co, Cu, Al, Ti, Ta, TiN, TaN, 도핑된 실리콘, 실리사이드, 또는 이들의 조합과 같은 전도체 재료를 포함할 수 있다. 도체층과 콘택 층은 공지된 임의의 적합한 BEOL 방법에 의해 형성될 수 있다.
일부 실시예에서, 다른 구조, 예를 들어 접합층, 복수의 인터커넥트 VIA, 및 기판 콘택트(도 9에 접합층(924), NAND 인터커넥트 VIA(742), 및 NAND 기판 콘택(944)으로 도시되어 있음)가 NAND 칩 위에 형성될 수 있다.
일부 실시예에서, 접합층(924)은 NAND 인터커넥트 층(914)을 완성한 후 NAND 칩(740) 위에 배치될 수 있다. 접합층(924)은 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 질산화물, 또는 이들의 임의의 조합과 같은 유전체 재료를 포함할 수 있다. 접합층(924)은 또한 접착 재료, 예를 들어 에폭시 수지, 폴리이미드, 건조 필름, 감광성 중합체 등을 포함할 수 있다. 접합층(924)은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀 코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다.
일부 실시예에서, NAND 인터커넥트 VIA(742)는 NAND 칩(740) 위의 전도성 라인(918) 및/또는 콘택 구조(916) 중 하나 이상에 전기적으로 연결된 NAND 인터커넥트 층(914)에 형성될 수 있다. NAND 인터커넥트 VIA(742)의 제조 공정은 NAND 인터커넥트 VIA(742)에 대한 트렌치를 형성하기 위해 포토리소그래피와 습식/건식 식각을 포함할 수 있다. 다음, 전도성 재료의 층이 NAND 칩(740) 위에 배치되어 NAND 인터커넥트 VIA(742)에 대한 트렌치를 채운다. 일부 실시예에서, NAND 인터커넥트 VIA(742)는 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 알루미늄(Al), 탄탈륨, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN) 등, 또는 이들의 임의의 조합과 같은 전도성 재료를 포함할 수 있다. NAND 인터커넥트 VIA(742)의 전도성 재료는 CVD, PVD, 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 형성될 수 있다. 트렌치 외부의 과도한 전도성 재료는 평탄화 공정(예를 들어, CMP 또는 RIE 에치백)를 이용하여 제거될 수 있다.
공정 단계 S1530에서, DRAM 칩은 NAND 칩과 접합되어 제1 3D IC 디바이스를 형성한다. 도 10에는 제1 3D IC 디바이스의 예가 3D IC 디바이스(1000)로서 도시되어 있고, NAND 칩(740)은 뒤집혀서 DRAM 칩(103) 위에 위치할 수 있다. 일부 실시예에서, DRAM 칩(103)은 NAND 칩(740)의 상부에 접합될 수 있다.
일부 실시예에서, NAND 칩(740)과 DRAM 칩(103)은 다이 레벨(예를 들어, 다이-다이 또는 칩-칩)에서 또는 웨이퍼 레벨(예를 들어, 웨이퍼-웨이퍼 또는 칩-웨이퍼)에서 함께 접합될 수 있다.
일부 실시예에서, NAND 칩(740)은 NAND 인터커넥트 VIA(742)를 대응하는 DRAM 상호접속 VIA(107f)와 정렬시킴으로써 DRAM 칩(103) 위에 위치한다. 그 결과, 대응하는 인터커넥트 VIA는 제1 접합 인터페이스(1070)에서 연결될 수 있고, DRAM 칩(103)은 NAND 칩(740)에 전기적으로 연결될 수 있다
일부 실시예에서, NAND 칩(740)과 DRAM 칩(103)은 하이브리드 접합에 의해 결합될 수 있고, 하이브리드 접합은 동시에 접합 인터페이스에서 서로 다른 재료, 예를 들어 금속-금속과 유전체-유전체 사이에서 일어날 수 있다. 하이브리드 접합 공정은 도 6의 공정 단계 S630에서 설명된 공정과 유사할 수 있다. 이 예에서, 금속-금속 접합은 NAND 인터커넥트 VIA(742)와 DRAM 인터커넥트 VIA(107f) 사이에서 일어날 수 있다. 유전체-유전체 접합은 각각 NAND/DRAM 인터커넥트 층(914/414)의 절연층(920/420) 사이에서 일어날 수 있다. 일부 실시예에서, 유전체-유전체 접합은 NAND 칩(740)의 접합층(924)과 DRAM 칩(103)의 접합층(424) 사이에서 일어날 수 있고, 접합층(924/424)은 유전체 재료, 예를 들어 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 질산화물이다. 일부 실시예에서, 접합층은 또한 접합 강도를 향상시키기 위한 접착 재료, 예를 들어 에폭시 수지, 폴리이미드, 건조 필름 등을 포함할 수 있다.
일부 실시예에서, 처리 공정은 접합 전에, 접합 중에, 또는 접합 후에 수행될 수 있다. 처리 공정은 플라즈마 처리, 또는 습식 화학 처리, 또는 열처리를 포함할 수 있고, CPU 칩과 DRAM 칩에 대한 공정 단계 S630에 사용된 공정과 유사하다.
일부 실시예에서, NAND 칩(740) 및/또는 DRAM 칩(103)의 기판은 접합 후에 얇아질 수 있다. 일부 실시예에서, 핸들 웨이퍼(예를 들어, 유리, 또는 플라스틱, 또는 실리콘)는 박형화 공정 이전에 NAND/DRAM 칩(740/103)에 부착될 수 있다. 일부 실시예에서, 기판 박형화 공정은 그라인딩, 건식 식각, 습식 식각, 및 화학 기계 연마(CMP)를 포함할 수 있다.
일부 실시예에서, 복수의 수직 인터커넥트 구조(예를 들어, 스루 실리콘 VIA(through-silicon-VIA, TSV))가 RAM 칩(103) 및/또는 NAND 칩(740)에 대해 형성될 수 있다. DRAM 칩(103)에 대한 TSV는 도 11의 TSV(1172)와 유사하고, NAND 칩(740)에 대한 TSV는 도 14의 TSV(1482)와 유사하다. TSV는 DRAM 칩(103)과 NAND 칩(740)의 접합 전에 또는 접합 후에 형성될 수 있다. 일부 실시예에서, TSV는 기판 박형화 후에 형성될 수 있다.
일부 실시예에서, TSV(1172)는 패터닝 공정을 이용하여 TSV 트렌치를 형성한 후에 전도성 재료를 채우고 평탄화함으로써 DRAM 칩(103)의 바닥 표면(420b)으로부터 형성될 수 있다. TSV(1172)를 위한 패터닝 공정은 리소그래피와 식각을 포함할 수 있다. 포토레지스트 외에도, 유전체 ARC(dielectric ARC, DARC) 또는 바닥 ARC(bottom ARC, BARC)와 같은 반사 방지 코팅(anti-reflective coating, ARC)을 이용하여 리소그래피 품질을 개선하고 식각 중에 추가 보호를 제공할 수 있다. 일부 실시예에서, 하드 마스크(예를 들어, 실리콘 산화물, 또는 실리콘 질화물, 또는 실리콘 산질화물)는 TSV(1172) 패터닝 전에 DRAM 기판(402)의 바닥 표면(420b)에 증착되어 식각 중에 하부 재료를 더 보호할 수 있다. TSV(1172)를 위한 식각 공정은 예를 들어 습식 화학 식각, 또는 반응성 이온 식각(reactive ion etching, RIE), 또는 고종횡비 플라즈마 식각(high-aspect ratio plasma etching), 또는 이들의 임의의 조합을 포함할 수 있다. 일부 실시예에서, TSV(1172)의 딥 실리콘 트렌치(deep silicon trench)는 SF6 화학적 성질(chemistry)를 이용하는 플라즈마 식각과 C4F8 화학적 성질을 이용하는 보호 필름 증착을 번갈아 수행하여 형성될 수 있다. TSV(1172)의 트렌치를 채우는 데 사용되는 전도성 재료는 텅스텐(W), 코발트(Co), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 질화 티타늄(TiN), 탄탈륨 질화물(TaN), 니켈, 폴리실리콘, 다결정 실리콘 게르마늄, 다결정 게르마늄, 실리사이드(WSix, CoSix, NiSix, AlSix 등), 또는 이들의 임의의 조합을 포함할 수 있다. 전도성 재료는 화학 기상 증착(CVD), 플라즈마 향상 CVD(PECVD), 물리 기상 증착(PVD), 원자층 증착(ALD), 전기 도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 증착될 수 있다. 과도한 전도성 재료는 평탄화 공정, 예를 들어 RIE 에치백, 화학 기계 연마(CMP)에 의해 제거될 수 있다. NAND 칩(740)에 대한 TSV(1482)의 형성은 앞에서 설명한 TSV(1172)와 유사하다.
다음 접합 공정에 대한 NAND 칩(740) 및/또는 DRAM 칩(103)을 준비하기 위해, 일부 실시예에서, 제1 3D IC 디바이스를 형성한 후 DRAM 칩의 바닥면에 접합층과 복수의 인터커넥트 VIA를 형성할 수 있다. 여기서, "상부"면은 DRAM 메모리 셀이 형성되는 DRAM 칩(103)의 면을 지칭한다. 도 12에 도시된 이 예에서, DRAM 칩(103)의 상부면은 NAND 칩(740)과의 접합 계면에 더 가깝다. 이로써, DRAM 칩의 하부면이 접합 계면으로부터 더 멀리 떨어져 있다. 접합층과 인터커넥트 VIA는 도 12의 접합층(1224)과 DRAM 인터커넥트 VIA(107b)와 유사하고, 공정 단계 S1510에서 설명된 접합층(424)과 DRAM 인터커넥트 VIA(107f)와 유사하게 형성될 수 있다.
공정 단계 S1540에서, 마이크로프로세서 칩이 제3 기판 위에 형성된다. 일부 실시예에서, 마이크로프로세서 칩을 형성하는 단계는 컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛을 형성하는 단계를 포함한다. 일 예에서, 마이크로프로세서 칩은 CPU 칩일 수 있고, CPU 칩은 CPU 디바이스와 CPU 인터커넥트 층을 포함한다. CPU 칩은 또한 접합층과 복수의 인터커넥트 VIA를 포함할 수 있다. CPU 칩은 도 3에 도시되어 있고, 도 6의 공정 단계 S610에 대해 설명한 것과 유사한 공정을 이용하는 CPU 칩(300)일 수 있다.
공정 단계 S1550에서, 제1 3D IC 디바이스는 CPU 칩과 접합되어 제2 3D IC 디바이스를 형성한다. 도 13에는 제2 3D IC 디바이스의 예가 3D IC 디바이스(1300)로서 도시되어 있고, DRAM 칩(103)의 바닥이 CPU 칩(101)의 상부와 접합될 수 있다. 일부 실시예에서, 제1 3D IC 디바이스와 CPU 칩은 다이 레벨(예를 들어, 다이-다이 또는 칩-칩) 또는 웨이퍼 레벨(예를 들어, 웨이퍼-웨이퍼 또는 칩-웨이퍼)에서 함께 접합될 수 있다. 일부 실시예에서, DRAM 칩(103)의 바닥에 있는 DRAM 인터커넥트 VIA(107b)를 CPU 칩(101)의 상부에 있는 대응하는 CPU 인터커넥트 VIA(105)와 정렬시킴으로써 접합이 수행된다.
일부 실시예에서, 제1 3D IC 디바이스와 CPU 칩(103)은 하이브리드 접합에 의해 결합될 수 있고, 하이브리드 접합 공정은 공정 단계 S1520에서 설명한 공정과 유사하다.
일부 실시예에서, TSV는 CPU 칩(101), DRAM 칩(103), 및 NAND 칩(740) 위에 형성될 수 있다. TSV는 도 11과 도 14의 TSV(1172, 1482)와 유사하고 유사한 공정으로 형성될 수 있다.
일부 실시예에서, 하나 이상의 I/O 패드가 NAND 칩(740) 및/또는 CPU 칩(101) 위에 형성되어 NAND 칩(740)과 CPU 칩(101)의 TSV에 각각 연결될 수 있다. 도 14에는 I/O 패드의 예가 I/O 패드(1480)로서 도시되어 있다. I/O 패드(1480)를 형성하기 위해, 절연 필름이 NAND 칩의 기판 위에 배치된다. 도 14에 도시된 예에서, NAND 칩의 상부면이 접합 계면에 더 가깝고, 절연 필름은 NAND 기판(902)의 후면에 배치된다. 절연 필름은 도 14의 절연 필름(1478)일 수 있고 임의의 적합한 절연 재료, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 질산화물, 도핑된 실리콘 산화물(예컨대, F-, C-, N- 또는 H- 도핑된 산화물), 테트라에톡시실란(TEOS), 폴리이미드, 스핀 온 글래스(SOG), 다공성 SiCOH와 같은 저절연율 유전체 재료, 실세스퀴옥산(SSQ), 또는 이들의 임의의 조합일 수 있다. 절연 필름(1478)은 CVD, PVD, PECVD, ALD, 고밀도-플라즈마 CVD(HDP-CVD), 스퍼터링, 스핀 코팅, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 증착될 수 있다.
다음, 절연 필름(1478)은 리소그래피와 습식/건식 식각을 이용하여 패터닝되어 I/O 패드(1480)를 위한 홀이나 트렌치를 형성하고, 후속 공정에서 전기적 접촉을 위해 NAND 칩(740)의 TSV(1482)를 노출시킨다. 그런 다음, 전도성 재료가 NAND 기판(902) 위에 배치되어 I/O 패드(1480)에 대한 홀과 트렌치를 채운다. I/O 패드(1490)에 대한 전도성 재료는 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti), 알루미늄(Al), TiN, TaN, Al, 또는 이들의 임의의 조합을 포함할 수 있다. I/O 패드(1480)에 대한 전도성 재료는 화학 기상 증착(CVD), 플라즈마 향상 CVD(PECVD), 물리 기상 증착(PVD), 전기 도금, 무전해 도금, 스퍼터링, 증발, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 증착 공정에 의해 배치될 수 있다. I/O 패드의 홀/트렌치 외부의 과도한 전도성 재료는 평탄화 공정(예를 들어, RIE 에치백과 CMP)로 제거될 수 있다. 일부 실시예에서, I/O 패드(1480)는 절연 필름(1478)과 동일 평면에 있다. 일부 실시예에서, I/O 패드(1480)는 절연 필름(1478)으로부터 돌출되거나 또는 오목하게 형성될 수 있다.
일부 실시예에서, 유사한 절연 필름, I/O 패드, 및 TSV는 또한 CPU 기판(202) 위에 형성될 수 있다. 이 예에서, CPU 칩(101)은 또한 하나 이상의 기판 콘택을 포함할 수 있다.
일부 실시예에서, 하나 이상의 기능 칩(예를 들어, SRAM, DRAM, GPU 등)은 추가적으로, 유사한 기술을 이용하여 3D IC 디바이스(1400)의 CPU 칩(101)과 접합될 수 있다. 다른 접합 공정용으로 제2 3D IC 디바이스의 CPU 칩(101)을 준비하기 위해, CPU 기판(202)이 얇아질 수 있고, 이어서 CPU 기판의 바닥에 TSV, 접합층, 및 인터커넥트 VIA가 형성될 수 있다. 이와 같이 하이브리드 접합을 통해 복수의 기능 칩을 서로 적층하여 더 짧은 거리, 더 짧은 대기 시간, 및 더 높은 대역폭으로 전기적 연결을 형성할 수 있다.
따라서, 본 개시에서는 집적 회로가 있는 3차원 디바이스의 다양한 실시예와 이를 제조하는 방법을 설명한다. 수직 스택에 기능 칩을 통합함으로써, 기능 칩들 간의 전기적 연결의 거리를 크게 줄일 수 있다. 따라서 3D IC 디바이스는 다른 2차원 IC에 비해 더 작은 크기, 더 높은 밀도, 더 빠른 속도, 및 더 높은 대역폭을 달성할 수 있다.
일부 실시예에서, 3차원 반도체 디바이스를 형성하기 위한 방법은, 제1 기판 위에 적어도 하나의 마이크로프로세서 디바이스를 형성하고 적어도 하나의 마이크로프로세서 디바이스 위에 제1 인터커넥트 층을 형성하는 단계를 포함하는 마이크로프로세서 칩을 형성하는 단계 - 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 가지고 있음 -를 포함한다. 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 제2 기판 위에 적어도 하나의 메모리 셀을 형성하고 적어도 하나의 메모리 셀 위에 제2 인터커넥트 층을 형성하는 단계를 포함하는 메모리 칩을 형성하는 단계 - 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 가지고 있음 -를 포함한다. 3차원 반도체 디바이스를 형성하기 위한 방법은, 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스가 적어도 하나의 제1 인터커넥트 구조 또는 적어도 하나의 제2 인터커넥트 구조를 통해 메모리 칩의 적어도 하나의 메모리 셀과 전기적으로 연결될 수 있도록, 마이크로프로세서 칩의 제1 인터커넥트 층을 메모리 칩의 제2 인터커넥트 층과 접합하는 단계를 더 포함한다.
일부 실시예에서, 3차원 반도체 디바이스를 형성하기 위한 방법은, 제1 기판 위에 적어도 하나의 제1 메모리 셀을 형성하고 적어도 하나의 제1 메모리 셀 위에 제1 인터커넥트 층을 형성하는 단계를 포함하는 제1 메모리 칩을 형성하는 단계 - 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 가지고 있음 -를 포함한다. 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 제2 기판 위에 적어도 하나의 제2 메모리 셀을 형성하고 적어도 하나의 제2 메모리 셀 위에 제2 인터커넥트 층을 형성하는 단계를 포함하는 제2 메모리 칩을 형성하는 단계 - 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 가지고 있음 -를 포함한다. 3차원 반도체 디바이스를 형성하기 위한 방법은, 제1 메모리 칩의 적어도 하나의 제1 메모리 셀이 제2 메모리 칩의 적어도 하나의 제2 메모리 셀을 통해 적어도 하나의 제1 인터커넥트 구조 또는 적어도 하나의 제2 인터커넥트 구조와 전기적으로 연결될 수 있도록, 제1 메모리 칩의 제1 인터커넥트 층을 제2 메모리 칩의 제2 인터커넥트 층과 접합하는 단계를 더 포함한다. 3차원 반도체 디바이스를 형성하기 위한 방법은 또한 제3 기판 위에 적어도 하나의 마이크로프로세서 디바이스를 형성하고 적어도 하나의 마이크로프로세서 디바이스 위에 제3 인터커넥트 층을 형성하는 단계를 포함하는 마이크로프로세서 칩을 형성하는 단계 - 제3 인터커넥트 층은 적어도 하나의 제3 인터커넥트 구조를 가지고 있음 -를 포함한다. 3차원 반도체 디바이스를 형성하기 위한 방법은, 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스가 적어도 하나의 제1 인터커넥트 구조 또는 적어도 하나의 제3 인터커넥트 구조를 통해 제1 메모리 칩의 적어도 하나의 제1 메모리 셀과 전기적으로 연결될 수 있도록, 마이크로프로세서 칩의 제3 인터커넥트 층을 제1 메모리 칩의 제1 기판과 접합하는 단계를 더 포함한다.
일부 실시예에서, 3차원(3D) 반도체 디바이스가 마이크로프로세서 칩을 포함하고, 마이크로프로세서 칩은 제1 기판 위의 적어도 하나의 마이크로프로세서 디바이스와 적어도 하나의 마이크로프로세서 디바이스 위에 배치된 제1 인터커넥트 층을 가지고 있으며, 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 포함한다. 3D 반도체 디바이스는 또한 메모리 칩을 포함하고, 메모리 칩은 제2 기판 위의 적어도 하나의 메모리 셀과 적어도 하나의 메모리 셀 위에 배치된 제2 인터커넥트 층을 가지고 있으며, 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 포함한다. 3D 반도체 디바이스에서, 마이크로프로세서 칩의 제1 인터커넥트 층은 메모리 칩의 제2 인터커넥트 층과 접합되고, 적어도 하나의 마이크로프로세서 디바이스는 적어도 하나의 제1 인터커넥트 구조 또는 적어도 하나의 제2 인터커넥트 구조를 통해 적어도 하나의 메모리 셀과 전기적으로 연결된다.
일부 실시예에서, 3차원(3D) 반도체 디바이스가 마이크로프로세서 칩을 포함하고, 마이크로프로세서 칩은 제1 기판 위의 적어도 하나의 마이크로프로세서 디바이스와 적어도 하나의 마이크로프로세서 디바이스 위에 배치된 제1 인터커넥트 층을 가지고 있으며, 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 포함한다. 3D 반도체 디바이스는 또한 제1 메모리 칩을 포함하고, 제1 메모리 칩은 제2 기판 위의 적어도 하나의 제1 메모리 셀과 적어도 하나의 제1 메모리 셀 위에 배치된 제2 인터커넥트 층을 가지고 있으며, 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 포함한다. 3D 반도체 디바이스는 제2 메모리 칩을 더 포함하고, 제2 메모리 칩은 제3 기판 위의 적어도 하나의 제2 메모리 셀과 적어도 하나의 제2 메모리 셀 위에 배치된 제3 인터커넥트 층을 가지고 있으며, 제3 인터커넥트 층은 적어도 하나의 제3 인터커넥트 구조를 포함한다. 3D 반도체 디바이스에서, 마이크로프로세서 칩의 제1 인터커넥트 층은 제1 메모리 칩의 제2 기판과 접합되고, 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스는 적어도 하나의 제1 인터커넥트 구조 또는 적어도 하나의 제2 인터커넥트 구조를 통해 제1 메모리 칩의 적어도 하나의 제1 메모리 셀과 전기적으로 연결된다. 3D 반도체 디바이스에서, 제2 메모리 칩의 제3 인터커넥트 층은 제1 메모리 칩의 제2 인터커넥트 층과 접합되고, 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스는 적어도 하나의 제1 인터커넥트 구조, 또는 적어도 제2 인터커넥트 구조, 또는 적어도 하나의 제3 인터커넥트 구조를 통해 제2 메모리 칩의 적어도 하나의 제2 메모리 셀과 전기적으로 연결된다.
특정 실시예의 전술한 설명은, 다른 사람들이 다양한 적용에 대해 당해 기술 분야의 기술 안에서 지식을 적용함으로써, 과도한 실험 없이 그리고 본 개시의 일반적인 개념을 벗어나지 않고 이러한 특정 실시예에 대해 즉시 수정하거나 및/또는 적응할 수 있도록 본 개시의 일반적인 특성을 충분히 드러낼 수 있다. 따라서, 이러한 적응과 수정은 본 명세서에 제시된 개시와 지침에 기초하여, 개시된 실시예의 등가물의 의미와 범위 안에 있게 하려는 것이다. 본 명세서의 어법이나 용어가 제한이 아니라 설명의 목적을 위한 것으로, 본 명세서의 용어 또는 어구가 개시와 지침을 고려하여 당업자에 의해 해석되어야 한다고 이해해야 한다.
앞에서는 지정된 기능들과 이러한 기능들의 관계의 구현을 예시하는 기능적 빌딩 블록의 도움으로 본 개시의 실시예에 대해 설명하였다. 이러한 기능적 빌딩 블록의 경계는 설명의 편의를 위해 본 명세서에서 임의로 정의되어 있다. 지정된 기능과 그 관계들이 적절하게 수행되는 한 대체 경계들이 정의될 수 있다.
요약과 요약 섹션은 발명자에 의해 고려된 바와 같이 본 개시의 모든 예시적인 실시예가 아닌 하나 이상의 실시예를 설명할 수 있으며, 따라서 본 개시와 첨부된 청구범위를 어떠한 방식으로든 제한하려는 것이 아니다.
본 개시의 폭과 범위는 전술한 예시적인 실시예 중 어떠한 실시예에 의해 제한되어서는 안 되며, 다음의 청구범위와 그 균등물에 따라서만 정의되어야 한다.

Claims (30)

  1. 3차원 반도체 디바이스를 형성하기 위한 방법으로서,
    제1 기판 위에 적어도 하나의 마이크로프로세서 디바이스를 형성하고, 상기 적어도 하나의 마이크로프로세서 디바이스 위에, 적어도 하나의 제1 인터커넥트 구조(interconnect structure)를 포함하는 제1 인터커넥트 층을 형성하는 단계를 포함하는 마이크로프로세서 칩을 형성하는 단계;
    제2 기판 위에 적어도 하나의 메모리 셀을 형성하고, 상기 적어도 하나의 메모리 셀 위에, 적어도 하나의 제2 인터커넥트 구조를 포함하는 제2 인터커넥트 층을 형성하는 단계를 포함하는 메모리 칩을 형성하는 단계; 및
    상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스가 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 메모리 칩의 적어도 하나의 메모리 셀과 전기적으로 연결될 수 있도록, 상기 마이크로프로세서 칩의 제1 인터커넥트 층을 상기 메모리 칩의 제2 인터커넥트 층과 접합하는 단계
    를 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  2. 제1항에 있어서,
    상기 마이크로프로세서 칩을 형성하는 단계는,
    컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit)을 형성하는 단계
    를 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  3. 제1항에 있어서,
    상기 메모리 칩을 형성하는 단계는,
    정적 랜덤 액세스 메모리(static random-access memory), 또는 동적 랜덤 액세스 메모리(dynamic random-access memory), 또는 플래시 메모리를 형성하는 단계
    를 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  4. 제1항에 있어서,
    상기 메모리 칩의 제2 인터커넥트 층과 상기 마이크로프로세서 칩의 제1 인터커넥트 층의 접합은,
    접합 인터페이스에서의 유전체-유전체 접합과 금속-금속 접합
    을 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  5. 3차원 반도체 디바이스를 형성하기 위한 방법으로서,
    제1 기판 위에 적어도 하나의 제1 메모리 셀을 형성하고, 상기 적어도 하나의 제1 메모리 셀 위에, 적어도 하나의 제1 인터커넥트 구조(interconnect structure)를 포함하는 제1 인터커넥트 층을 형성하는 단계를 포함하는 제1 메모리 칩을 형성하는 단계;
    제2 기판 위에 적어도 하나의 제2 메모리 셀을 형성하고, 상기 적어도 하나의 제2 메모리 셀 위에, 적어도 하나의 제2 인터커넥트 구조를 포함하는 제2 인터커넥트 층을 형성하는 단계를 포함하는 제2 메모리 칩을 형성하는 단계;
    상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀이 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 제2 메모리 칩의 적어도 하나의 제2 메모리 셀과 전기적으로 연결될 수 있도록, 상기 제1 메모리 칩의 제1 인터커넥트 층을 상기 제2 메모리 칩의 제2 인터커넥트 층과 접합하는 단계;
    제3 기판 위에 적어도 하나의 마이크로프로세서 디바이스를 형성하고, 상기 적어도 하나의 마이크로프로세서 디바이스 위에, 제3 인터커넥트 층을 형성하는 단계를 포함하는 마이크로프로세서 칩을 형성하는 단계 - 상기 제3 인터커넥트 층은 적어도 하나의 제3 인터커넥트 구조를 포함하고 있음 -; 및
    상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스가 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제3 인터커넥트 구조를 통해 상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀과 전기적으로 연결될 수 있도록, 상기 마이크로프로세서 칩의 제3 인터커넥트 층을 상기 제1 메모리 칩의 제1 기판과 접합하는 단계
    를 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  6. 제5항에 있어서,
    상기 제2 메모리 칩의 제2 인터커넥트 층과 상기 제1 메모리 칩의 제1 인터커넥트 층의 접합은,
    접합 인터페이스에서의 유전체-유전체 접합과 금속-금속 접합
    을 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  7. 제5항에 있어서,
    상기 제1 메모리 칩의 제1 기판과 상기 마이크로프로세서 칩의 제3 인터커넥트 층의 접합은,
    접합 인터페이스에서의 유전체-유전체 접합과 금속-금속 접합
    을 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  8. 제5항에 있어서,
    상기 제1 메모리 칩의 제1 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조를 형성하는 단계 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제1 인터커넥트 구조에 전기적 연결을 제공함 -
    를 더 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  9. 제5항에 있어서,
    상기 제2 메모리 칩의 제2 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조를 형성하는 단계 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제2 인터커넥트 구조에 전기적 연결을 제공함 -
    를 더 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  10. 제9항에 있어서,
    상기 제2 메모리 칩의 적어도 하나의 수직 인터커넥트 구조와 전기적으로 연결되는 적어도 하나의 입력/출력 패드(input/output pad)를 형성하는 단계
    를 더 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  11. 제5항에 있어서,
    상기 마이크로프로세서 칩의 제3 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조를 형성하는 단계 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제3 인터커넥트 구조에 전기적 연결을 제공함 -
    를 더 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  12. 제11항에 있어서,
    상기 마이크로프로세서 칩의 적어도 하나의 수직 인터커넥트 구조와 전기적으로 연결되는 적어도 하나의 입력/출력 패드를 형성하는 단계
    를 더 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  13. 제5항에 있어서,
    상기 제1 메모리 칩의 제1 인터커넥트 층을 상기 제2 메모리 칩의 제2 인터커넥트 층과 접합한 후 상기 제1 기판 또는 상기 제2 기판을 박형화(thinning)하는 단계 - 상기 박형화는 그라인딩(grinding), 또는 습식 식각이나 건식 식각, 또는 화학 기계 연마(chemical-mechanical polishing)를 포함하고 있음 -
    를 더 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  14. 제5항에 있어서,
    상기 마이크로프로세서 칩의 제3 인터커넥트 층을 상기 제1 메모리 칩의 제1 기판과 접합한 후 상기 제2 기판 또는 상기 제3 기판을 박형화하는 단계 - 상기 박형화는 그라인딩, 또는 습식 식각이나 건식 식각, 또는 화학 기계 연마를 포함하고 있음 -
    를 더 포함하는 3차원 반도체 디바이스를 형성하기 위한 방법.
  15. 제5항에 있어서,
    상기 마이크로프로세서 칩을 형성하는 단계는,
    컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit)을 형성하는 단계
    를 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  16. 제5항에 있어서,
    상기 제1 메모리 칩을 형성하는 단계는,
    정적 랜덤 액세스 메모리(static random-access memory) 또는 동적 랜덤 액세스 메모리(dynamic random-access memory)를 형성하는 단계
    를 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  17. 제5항에 있어서,
    상기 제2 메모리 칩을 형성하는 단계는,
    플래시 메모리를 형성하는 단계
    를 포함하는, 3차원 반도체 디바이스를 형성하기 위한 방법.
  18. 3차원 반도체 디바이스로서,
    제1 기판 위의 적어도 하나의 마이크로프로세서 디바이스와, 상기 적어도 하나의 마이크로프로세서 디바이스 위에 배치되는 제1 인터커넥트 층(interconnect layer)을 포함하는 마이크로프로세서 칩 - 상기 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 포함하고 있음 -; 및
    제2 기판 위의 적어도 하나의 메모리 셀과, 상기 적어도 하나의 메모리 셀 위에 배치되고 제2 인터커넥트 층을 포함하는 메모리 칩 - 상기 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 포함하고 있음 -
    을 포함하고,
    상기 마이크로프로세서 칩의 제1 인터커넥트 층은 상기 메모리 칩의 제2 인터커넥트 층과 접합되고, 상기 적어도 하나의 마이크로프로세서 디바이스는 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 적어도 하나의 메모리 셀과 전기적으로 연결되는, 3차원 반도체 디바이스.
  19. 제18항에 있어서,
    상기 마이크로프로세서 칩의 제1 인터커넥트 층과 상기 메모리 칩의 제2 인터커넥트 층 사이의 접합 인터페이스 - 상기 접합 인터페이스는 유전체-유전체 접합과 금속-금속 접합을 포함하고 있음 -
    를 더 포함하는 3차원 반도체 디바이스.
  20. 제18항에 있어서,
    상기 마이크로프로세서 칩은 컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit)을 포함하는, 3차원 반도체 디바이스.
  21. 제18항에 있어서,
    상기 메모리 칩은 정적 랜덤 액세스 메모리(static random-access memory), 또는 동적 랜덤 액세스 메모리(dynamic random-access memory), 또는 플래시 메모리를 포함하는, 3차원 반도체 디바이스.
  22. 3차원 반도체 디바이스로서,
    제1 기판 위의 적어도 하나의 마이크로프로세서 디바이스와, 상기 적어도 하나의 마이크로프로세서 디바이스 위에 배치된 제1 인터커넥트 층(interconnect layer)을 포함하는 마이크로프로세서 칩 - 상기 제1 인터커넥트 층은 적어도 하나의 제1 인터커넥트 구조를 포함하고 있음 -;
    제2 기판 위의 적어도 하나의 제1 메모리 셀과, 상기 적어도 하나의 제1 메모리 셀 위의 제2 인터커넥트 층을 포함하는 제1 메모리 칩 - 상기 제2 인터커넥트 층은 적어도 하나의 제2 인터커넥트 구조를 포함하고 있음 -; 및
    제3 기판 위의 적어도 하나의 제2 메모리 셀과, 상기 적어도 하나의 제2 메모리 셀 위에 배치된 제3 인터커넥트 층을 포함하는 제2 메모리 칩 - 상기 제3 인터커넥트 층은 적어도 하나의 제3 인터커넥트 구조를 포함하고 있음 -
    을 포함하고,
    상기 마이크로프로세서 칩의 제1 인터커넥트 층은 상기 제1 메모리 칩의 제2 기판과 접합되고, 상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스는 상기 적어도 하나의 제1 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀과 전기적으로 연결되며;
    상기 제2 메모리 칩의 제3 인터커넥트 층은 상기 제1 메모리 칩의 제2 인터커넥트 층과 접합되고, 상기 마이크로프로세서 칩의 적어도 하나의 마이크로프로세서 디바이스는 상기 적어도 하나의 제1 인터커넥트 구조, 또는 상기 적어도 제2 인터커넥트 구조, 또는 상기 적어도 하나의 제3 인터커넥트 구조를 통해 상기 제2 메모리 칩의 적어도 하나의 제2 메모리 셀과 전기적으로 연결되는, 3차원 반도체 디바이스.
  23. 제22항에 있어서,
    상기 제1 메모리 칩의 적어도 하나의 제1 메모리 셀은 상기 적어도 하나의 제3 인터커넥트 구조 또는 상기 적어도 하나의 제2 인터커넥트 구조를 통해 상기 제2 메모리 칩의 적어도 하나의 제2 메모리 셀과 전기적으로 연결되는, 3차원 반도체 디바이스.
  24. 제22항에 있어서,
    상기 제1 기판, 또는 상기 제2 기판, 또는 상기 제3 기판을 통해 연장되는 적어도 하나의 수직 인터커넥트 구조 - 상기 적어도 하나의 수직 인터커넥트 구조는 상기 적어도 하나의 제1 인터커넥트 구조, 또는 상기 적어도 하나의 제2 인터커넥트 구조, 또는 상기 적어도 하나의 제3 인터커넥트 구조에 전기적 연결을 제공함 -
    를 더 포함하는 3차원 반도체 디바이스.
  25. 제22항에 있어서,
    상기 제1 기판 또는 상기 제3 기판 위의 적어도 하나의 입력/출력 패드(input/output pad) - 상기 적어도 하나의 입력/출력 패드는 상기 적어도 하나의 수직 인터커넥트 구조와 전기적으로 연결됨 -
    를 더 포함하는 3차원 반도체 디바이스.
  26. 제22항에 있어서,
    상기 제2 메모리 칩의 제3 인터커넥트 층과 상기 제1 메모리 칩의 제2 인터커넥트 층 사이의 접합 인터페이스 - 상기 접합 인터페이스는 유전체-유전체 접합과 금속-금속 접합을 포함하고 있음 -
    를 더 포함하는 3차원 반도체 디바이스.
  27. 제22항에 있어서,
    상기 마이크로프로세서 칩의 제1 인터커넥트 층과 상기 제1 메모리 칩의 제2 기판 사이의 접합 인터페이스 - 상기 접합 인터페이스는 유전체-유전체 접합과 금속-금속 접합을 포함하고 있음 -
    를 더 포함하는 3차원 반도체 디바이스.
  28. 제22항에 있어서,
    상기 마이크로프로세서 칩은 컴퓨터나 모바일 기기용 디지털 신호 프로세서, 또는 마이크로컨트롤러, 또는 중앙 컴퓨팅 유닛(central computing unit)을 포함하는, 3차원 반도체 디바이스.
  29. 제22항에 있어서,
    상기 제1 메모리 칩은 정적 랜덤 액세스 메모리(static random-access memory) 또는 동적 랜덤 액세스 메모리(dynamic random-access memory)를 포함하는, 3차원 반도체 디바이스.
  30. 제22항에 있어서,
    상기 제2 메모리 칩은 플래시 메모리를 포함하는, 3차원 반도체 디바이스.
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