KR20210110855A - 적층된 삼차원 이종 메모리 디바이스 및 그 형성 방법 - Google Patents

적층된 삼차원 이종 메모리 디바이스 및 그 형성 방법 Download PDF

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KR20210110855A
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준 리우
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Abstract

삼차원(3D) 메모리 디바이스 및 그 제조 방법의 실시형태가 개시된다. 한 예에서, 3D 메모리 디바이스는 NAND 메모리 셀 및 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함한다. 3D 메모리 디바이스는, DRAM 셀 및 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체를 또한 포함한다. 3D 메모리 디바이스는, SRAM 셀, 제3 본딩 컨택트를 포함하는 제3 본딩 층, 및 제4 본딩 컨택트를 포함하는 제4 본딩 층을 포함하는 제3 반도체 구조체를 또한 포함한다. 제3 및 제4 본딩 층은 SRAM 셀의 양쪽 면 상에 있다. 반도체 디바이스는 제1 본딩 층과 제3 본딩 층 사이에서 제1 본딩 계면을 더 포함한다. 제1 본딩 컨택트는 제1 본딩 계면에서 제3 본딩 컨택트와 접촉한다. 3D 메모리 디바이스는 제2 본딩 층과 제4 본딩 층 사이에서 제2 본딩 계면을 더 포함한다. 제2 본딩 컨택트는 제2 본딩 계면에서 제4 본딩 컨택트와 접촉한다.

Description

적층된 삼차원 이종 메모리 디바이스 및 그 형성 방법
본 출원은 2019년 4월 15일자로 출원된 발명의 명칭이 "INTEGRATION OF THREE-DIMENSIONAL NAND MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS"인 국제 출원 번호 제PCT/CN2019/082607호에 대한 우선권의 이익을 주장하는데, 이 국제 출원은 그 전체가 참조로서 본 명세서에 통합된다.
본 개시의 실시형태는 삼차원(three-dimensional; 3D) 메모리 디바이스 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 프로세스를 향상시킴으로써 더 작은 크기로 축소된다. 그러나, 메모리 셀의 피쳐 사이즈가 하한에 가까워짐에 따라, 평면 프로세스 및 제조 기술은 어렵게 되고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀에 대한 메모리 밀도는 상한에 가까워진다.
이 평면 메모리 셀에서의 밀도 제한은 3D 메모리 아키텍쳐를 통해서 해결될 수 있다. 3D 메모리 아키텍쳐는 메모리 어레이 및 메모리 어레이로의 그리고 그로부터의 신호를 제어하기 위한 주변장치 디바이스(peripheral device)를 포함한다.
본 명세서에서는 3D 메모리 디바이스 및 그 제조 방법의 실시형태가 개시된다.
하나의 예에서, 3D 메모리 디바이스는 NAND 메모리 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체를 포함한다. 3D 메모리 디바이스는, DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체를 또한 포함한다. 3D 메모리 디바이스는, 정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀의 어레이, 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층, 및 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층을 포함하는 제3 반도체 구조체를 또한 포함한다. 제3 본딩 층 및 제4 본딩 층은 SRAM 셀의 어레이의 양쪽 면(both sides) 상에 있다. 3D 메모리 디바이스는 제1 본딩 층과 제3 본딩 층 사이에서 제1 본딩 계면을 더 포함한다. 제1 본딩 컨택트는 제1 본딩 계면에서 제3 본딩 컨택트와 접촉한다. 3D 메모리 디바이스는 제2 본딩 층과 제4 본딩 층 사이에서 제2 본딩 계면을 더 포함한다. 제2 본딩 컨택트는 제2 본딩 계면에서 제4 본딩 컨택트와 접촉한다.
다른 예에서, 3D 메모리 디바이스는 SRAM 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체를 포함한다. 3D 메모리 디바이스는, DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체를 또한 포함한다. 3D 메모리 디바이스는, NAND 메모리 셀의 어레이, 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층, 및 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층을 포함하는 제3 반도체 구조체를 또한 포함한다. 제3 본딩 층 및 제4 본딩 층은 NAND 메모리 셀의 어레이의 양쪽 면 상에 있다. 3D 메모리 디바이스는 제1 본딩 층과 제3 본딩 층 사이에서 제1 본딩 계면을 더 포함한다. 제1 본딩 컨택트는 제1 본딩 계면에서 제3 본딩 컨택트와 접촉한다. 3D 메모리 디바이스는 제2 본딩 층과 제4 본딩 층 사이에서 제2 본딩 계면을 더 포함한다. 제2 본딩 컨택트는 제2 본딩 계면에서 제4 본딩 컨택트와 접촉한다.
여전히 다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. NAND 메모리 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체가 형성된다. DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체가 형성된다. SRAM 셀의 어레이 및 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층을 포함하는 제3 반도체 구조체가 형성된다. 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체는 전면 대 전면(face-to-face) 방식으로 본딩되어, 제1 및 제2 본딩 층 중 하나와 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성한다. 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층이 제3 반도체 구조체에서 형성된다. 제3 본딩 층 및 제4 본딩 층은 SRAM 셀의 어레이의 양쪽 면 상에 있다. 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체는 전면 대 전면 방식으로 본딩되어 제1 및 제2 본딩 층 중 다른 하나와 제4 본딩 층 사이에서 제2 본딩 계면을 형성한다.
여전히 다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. SRAM 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체가 형성된다. DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체가 형성된다. NAND 메모리 셀의 어레이 및 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층을 포함하는 제3 반도체 구조체가 형성된다. 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체는 전면 대 전면 방식으로 본딩되어, 제1 및 제2 본딩 층 중 하나와 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성한다. 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층이 제3 반도체 구조체에서 형성된다. 제3 본딩 층 및 제4 본딩 층은 NAND 메모리 셀의 어레이의 양쪽 면 상에 있다. 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체는 전면 대 전면 방식으로 본딩되어 제1 및 제2 본딩 층 중 다른 하나와 제4 본딩 층 사이에서 제2 본딩 계면을 형성한다.
본 명세서에서 통합되며 본 명세서의 일부를 형성하는 첨부의 도면은 본 개시의 실시형태를 예시하고, 설명과 함께, 본 개시의 원리를 설명하도록 그리고 관련 기술에서의 숙련된 자가 본 개시를 만들고 사용하는 것을 가능하게 하도록 또한 기능한다.
도 1은, 몇몇 실시형태에 따른, 이종 메모리(heterogeneous memory)를 갖는 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 2는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 다른 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 3은, 몇몇 실시형태에 따른, 이종 메모리를 갖는 여전히 다른 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 4는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 또 다른 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 5a는, 몇몇 실시형태에 따른, SRAM을 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 5b는, 몇몇 실시형태에 따른, NAND 메모리 및 주변장치 회로(peripheral circuit)를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 5c는, 몇몇 실시형태에 따른, DRAM 및 주변장치 회로를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 6a는, 몇몇 실시형태에 따른, SRAM 및 주변장치 회로를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 6b는, 몇몇 실시형태에 따른, NAND 메모리를 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 6c는, 몇몇 실시형태에 따른, DRAM을 갖는 예시적인 반도체 구조체의 개략적인 평면도를 예시한다.
도 7a는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 예시적인 3D 메모리 디바이스의 단면을 예시한다.
도 7b는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 다른 예시적인 3D 메모리 디바이스의 단면을 예시한다.
도 8a 및 도 8b는, 몇몇 실시형태에 따른, SRAM 및 주변장치 회로를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 예시한다.
도 9a 및 도 9b는, 몇몇 실시형태에 따른, 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 예시한다.
도 10a 내지 도 10c는, 몇몇 실시형태에 따른, DRAM 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 예시한다.
도 11a 및 도 11b는, 몇몇 실시형태에 따른, 예시적인 본딩된 구조체를 형성하기 위한 제조 프로세스를 예시한다.
도 12a 및 도 12b는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 예시적인 3D 메모리 디바이스에 대한 제조 프로세스를 예시한다.
도 13은, 몇몇 실시형태에 따른, 다중 스택 DRAM 셀을 갖는 예시적인 반도체 구조체의 단면을 예시한다.
도 14는, 몇몇 실시형태에 따른, 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체의 단면을 예시한다.
도 15a는, 몇몇 실시형태에 따른, NAND 메모리 및 주변장치 회로를 갖는 예시적인 반도체 구조체의 단면을 예시한다.
도 15b는, 몇몇 실시형태에 따른, NAND 메모리 및 주변장치 회로를 갖는 다른 예시적인 반도체 구조체의 단면을 예시한다.
도 16a 및 도 16b는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 플로우차트를 예시한다.
첨부의 도면을 참조하여 본 개시의 실시형태가 설명될 것이다.
특정한 구성 및 배열이 논의되지만, 이것은 단지 예시만을 위해 행해진 것이라는 것을 이해해야 한다. 관련 기술에서의 숙련된 자는 본 개시의 취지 및 범위를 벗어나지 않으면서 다른 구성 및 배열이 사용될 수 있다는 것을 인식할 것이다. 본 개시는 다양한 다른 애플리케이션에서도 또한 활용될 수 있다는 것이 관련 기술에서의 숙련된 자에게는 명백할 것이다.
본 명세서에서의 "하나의 실시형태", "한 실시형태", "예시적인 실시형태", "몇몇 실시형태", 등등에 대한 언급은, 설명되는 실시형태가 특정한 피쳐, 구조체, 또는 특성을 포함할 수 있지만, 그러나 모든 실시형태가 그 특정한 피쳐, 구조체, 또는 특성을 반드시 포함하지 않을 수 있음을 나타낸다는 것을 유의한다. 또한, 그러한 문구는 반드시 동일한 실시형태를 가리키는 것은 아니다. 게다가, 특정한 피쳐, 구조체 또는 특성이 실시형태와 관련하여 설명될 때, 명시적으로 설명되든 또는 그렇지 않든 간에, 다른 실시형태와 관련하여 그러한 피쳐, 구조체 또는 특성을 실행하는 것은 관련 기술에서의 숙련된 자의 지식 내에 있을 것이다.
일반적으로, 전문 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들면, 본 명세서에서 사용되는 바와 같은 용어 "하나 이상"은, 적어도 부분적으로 문맥에 따라, 임의의 피쳐, 구조체 또는 특성을 단수의 의미로 설명하기 위해 사용될 수 있거나 또는 피쳐, 구조체 또는 특성의 조합을 복수의 의미로 설명하기 위해 사용될 수 있다. 유사하게, "a(한)", "an(한)" 또는 "the(그)"와 같은 용어는, 다시, 적어도 부분적으로 문맥에 따라, 단수의 용법을 전달하는 것으로 또는 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, 용어 "에 기초한(based on)"은, 요인의 배타적인 세트를 전달하도록 반드시 의도되는 것은 아닌 것으로 이해될 수 있으며, 대신, 다시, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지는 않는 추가적인 요인의 존재를 허용할 수 있다.
본 개시에서 "상에(on)", "위에(above)" 및 "위에(over)"의 의미는, "상에(on)"가 어떤 것 "바로 상에(directly on)"를 의미할 뿐만 아니라, 또한, 사이에서 중간 피쳐 또는 층을 갖는 어떤 것 "상에(on)"의 의미를 포함하도록, 그리고 "위에(above)" 또는 "위에(over)"가 어떤 것의 "위에(above)" 또는 "위에(over)"의 의미를 의미할 뿐만 아니라, 또한, 사이에서 어떠한 중간 피쳐 또는 층도 없이 어떤 것 "위에(above)" 또는 "위에(over)" 있다는(즉, 어떤 것 바로 상에 있다는) 의미를 포함할 수 있도록, 최광의의 방식으로 해석되어야 한다는 것이 쉽게 이해되어야 한다.
게다가, 도면에서 예시되는 바와 같은 다른 엘리먼트(들) 또는 피쳐(들)에 대한 하나의 엘리먼트 또는 피쳐의 관계를 설명하는 설명의 용이성을 위해, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 및 등등과 같은 공간적으로 상대적인 용어가 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는, 도면에서 묘사되는 방위 외에, 사용 또는 동작에서 디바이스의 상이한 방위를 포괄하도록 의도된다. 장치는 다르게 배향될 수 있고(90 도 회전될 수 있거나 또는 다른 방위에 있을 수 있고), 본 명세서에서 사용되는 공간적으로 상대적인 서술어(descriptor)는 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속하는 재료 층이 그 상에 추가되는 재료를 지칭한다. 기판 그 자체는 패턴화될 수 있다. 기판의 상단(top) 상에 추가되는 재료는 패턴화될 수 있거나 또는 패턴화되지 않은 상태로 남을 수 있다. 더구나, 기판은 실리콘, 게르마늄, 갈륨 비화물(gallium arsenide), 인듐 인화물(indium phosphide), 등등과 같은 다수의 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성인 재료로 제조될 수 있다.
본 명세서에서 사용될 때, 용어 "층"은 두께를 갖는 영역을 포함하는 재료 부분을 가리킨다. 층은 아래에 있는 또는 위에 놓이는 구조체의 전체에 걸쳐 연장될 수 있거나 또는 아래에 있는 또는 위에 놓이는 구조체의 범위보다 더 작은 범위를 가질 수 있다. 게다가, 층은 연속 구조체의 두께보다 더 작은 두께를 갖는 균질한 또는 불균질한 연속 구조체의 영역일 수 있다. 예를 들면, 층은, 연속 구조체의 상단 표면(top surface)과 하단 표면(bottom surface) 사이의, 또는 상단 표면과 하단 표면에 있는 수평 평면의 임의의 쌍 사이에서 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 점점 가늘어지는(tapered) 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 내부에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들면, 상호 접속 층(interconnect layer)은 (상호 접속 라인(interconnect line) 및/또는 비아 컨택트가 형성되는) 하나 이상의 전도체 및 컨택트 층 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 사용될 때, 용어 "명목상의(nominal)/명목상으로(nominally)"는, 소망되는 값을 초과하는 및/또는 소망되는 값 미만의 값의 범위와 함께, 프로세스 또는 제품의 설계 국면 동안 설정되는, 컴포넌트 또는 프로세스 동작에 대한 특성 또는 파라미터의 소망되는 값, 또는 목표 값을 가리킨다. 값의 범위는 제조 프로세스에서의 약간의 변동 또는 공차에 기인할 수 있다. 본 명세서에서 사용될 때, 용어 "약(about)"은, 대상 반도체 디바이스와 관련되는 특정한 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정한 기술 노드에 기초하여, 용어 "약"은, 예를 들면, 값의 10-30 %(예를 들면, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용될 때, 용어 "삼차원(3D) NAND 메모리 스트링"은, 메모리 셀 트랜지스터의 스트링이 기판과 관련하여 수직 방향에서 연장되도록, 횡방향으로 배향된 기판 상에서 직렬로 접속되는 메모리 셀 트랜지스터의 수직으로 배향된 스트링을 지칭한다. 본 명세서에서 사용될 때, 용어 "수직의/수직으로"는 기판의 횡방향 표면(lateral surface)에 명목상 수직인 것을 의미한다.
종래의 메모리 디바이스는 일반적으로 동종이다(homogeneous), 즉, 동일한 타입의 메모리를 갖는다. 예를 들면, 메인 메모리는 NAND 메모리 또는 DRAM 중 어느 하나이다. 심지어 다중 칩 패키지(multi-chip package; MCP) 내의 메모리 디바이스의 경우에도, 동일한 패키지에서 동일한 타입의 메모리 다이, 예를 들면, NAND 다이 또는 DRAM 다이가 포함된다. 그러나, 상이한 타입의 메모리가 필요로 되는 경우, 인쇄 회로 기판(PCB) 상으로 솔더링되며 PCB 상에서 장거리 금속 와이어/라인을 통해 전기적으로 접속되는 (별개의 패키지 내의) 다수의 메모리 칩이 필요하고, 그에 의해, 추가적인 저항 용량(resistive-capacitive; RC) 지연 및 증가하는 PCB 영역을 초래한다.
다른 한편, 메모리 디바이스의 3D 집적은, 예컨대 MCP에서 별도로 제조된 칩을 적층하는 것에 의해 패키지 레벨에서 달성되거나, 또는 메모리 셀 레벨에서 달성된다. 단일체 3D 접근법(monolithic 3D approach)은 더 높은 층간 접속 밀도를 제공하여, 3D 메모리 디바이스가 더 조밀한 셀 밀도를 가지고 메모리 셀 레벨(예를 들면, 트랜지스터)에서 구성되는 것을 허용한다. 일반적으로, 단일체 3D 메모리 디바이스는, 기판 위에 순차적으로 제조되고 상호 접속되는 두 개 이상의 레벨의 메모리 셀을 수반한다. 그러나, 단일체 3D 메모리 디바이스는, 메모리 셀이 스택 단위로(stack by stack) 형성되기 때문에, 긴 사이클 시간을 가지면서 높은 제조 비용을 갖는다. 유입 층(incoming layer) 및/또는 스택과의 상호 작용 영향, 특히 열 예산 영향 및 제한은, 불균일성, 불만족스러운 프로파일, 결함, 응력, 등등과 같은 소망되지 않은 특성을 도입할 수 있다. 또한, 특히 장거리 층간 전기적 접속 및 불만족스러운 상호 접속에 기인하여, 시스템 레벨에서 데이터 전송 및 프로세싱 레이트가 느리다.
본 개시에 따른 다양한 실시형태는, 단일체 3D 메모리 디바이스와 비교하여, 더 짧은 사이클 시간 및 더 높은 수율을 통한 더 낮은 제조 비용, 층간 전기적 접속의 더 짧은 거리, 및 더 작은 다이 사이즈 및 비트 비용을 통한 더 나은 어레이 효율성을 달성하기 위해, 함께 본딩되는 이종 메모리(예를 들면, SRAM, DRAM, 및 NAND 메모리)를 갖는 적층된 3D 메모리 디바이스를 제공한다. 이종 메모리 아키텍쳐는, 불휘발성 메모리와 휘발성 메모리 둘 모두의 이점, 예를 들면, NAND 메모리의 큰 저장 용량 및 SRAM 및 DRAM의 빠른 액세스 속도를 활용할 수 있고, 그에 의해, 회로 설계를 위한 프로세스 윈도우를 확장할 수 있다.
몇몇 실시형태에서, 본 명세서에서 개시되는 반도체 디바이스는, 주변에 분포된 장거리 금속 라우팅, 또는 심지어 종래의 실리콘 관통 비아(through silicon via; TSV) 대신 두 개의 본딩 계면을 통과하는 많은 수의 단거리 수직 금속 상호 접속부(interconnect)를 사용하여 중첩되어 본딩되는(예를 들면, 하이브리드 본딩을 사용함) 이종 메모리, 예컨대 (예를 들면, 불휘발성 메모리로서) NAND 메모리를 갖는 제1 반도체 구조체, (예를 들면, 휘발성 메모리로서) DRAM을 갖는 제2 반도체 구조체, 및 (예를 들면, 온칩 캐시로서) SRAM을 갖는 제3 반도체 구조체를 포함할 수 있다. 결과적으로, SRAM 웨이퍼, NAND 메모리 웨이퍼, 및 DRAM 웨이퍼의 제조 프로세스로부터의 더 적은 상호 작용 영향뿐만 아니라, 공지된 양호한 하이브리드 본딩 수율에 기인하여, 더 높은 수율을 갖는 더 짧은 제조 사이클 시간이 달성될 수 있다. 예컨대 밀리미터 또는 센티미터 레벨로부터 마이크로미터 레벨까지의, SRAM, NAND 메모리, 및 DRAM 사이의 더 짧은 접속 거리는 더 빠른 데이터 전송 레이트를 통해 메모리 성능을 향상시킬 수 있다.
도 1은, 몇몇 실시형태에 따른, 이종 메모리를 갖는 예시적인 3D 메모리 디바이스(100)의 단면의 개략도를 예시한다. 3D 메모리 디바이스(100)는 본딩된 반도체 디바이스의 예를 나타낸다. 3D 메모리 디바이스(100)의 컴포넌트(예를 들면, SRAM, NAND 메모리, 및 DRAM)는 상이한 기판 상에서 개별적으로 형성될 수 있고, 그 다음 함께 결합되어 세 개의 상이한 타입의 메모리가 중첩되어 적층되는 본딩된 칩을 형성할 수 있다.
3D 메모리 디바이스(100)는 DRAM 셀의 어레이를 포함하는 제1 반도체 구조체(102)를 또한 포함할 수 있다. 즉, 제1 반도체 구조체(102)는 DRAM 메모리 디바이스일 수 있다. DRAM은 메모리 셀의 주기적인 리프레시를 필요로 한다. 몇몇 실시형태에서, 각각의 DRAM 셀은 데이터의 비트를 양전하 또는 음전하로서 저장하기 위한 커패시터뿐만 아니라, 그것에 대한 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 하나의 예로서, 각각의 DRAM 셀은 1 트랜지스터 1 커패시터(one-transistor, one-capacitor; 1T1C) 셀이다.
3D 메모리 디바이스(100)는 SRAM 셀의 어레이를 포함하는 제2 반도체 구조체(104)를 또한 포함할 수 있다. 몇몇 실시형태에서, 제2 반도체 구조체(104)에서의 SRAM 셀 어레이는 상보형 금속 산화물 반도체(complementary metal-oxide-semiconductor; CMOS) 기술을 사용한다. SRAM 셀 어레이는 고속을 달성하기 위해 고급 로직 프로세스(예를 들면, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm, 2 nm, 등등의 기술 노드)를 사용하여 구현될 수 있다. 몇몇 실시형태에서, 각각의 SRAM 셀은 데이터의 비트를 양전하 또는 음전하로서 저장하기 위한 복수의 트랜지스터뿐만 아니라, 그것에 대한 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 하나의 예에서, 각각의 SRAM 셀은 여섯 개의 트랜지스터(예를 들면, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)), 예를 들면, 데이터의 비트를 저장하기 위한 네 개의 트랜지스터 및 데이터에 대한 액세스를 제어하기 위한 두 개의 트랜지스터를 구비한다. SRAM은 하나 이상의 캐시(예를 들면, 명령어 캐시 또는 데이터 캐시) 및/또는 데이터 버퍼로서 사용될 수 있다.
몇몇 실시형태에서, 3D 메모리 디바이스(100)의 제2 반도체 구조체(104)는 제1 반도체 구조체(102)에서의 DRAM의 주변장치 회로의 전체 또는 일부를 더 포함한다. 주변장치 회로(제어 및 감지 회로로서 또한 공지되어 있음)는 DRAM의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들면, 주변장치 회로는 입력/출력 버퍼, 디코더(예를 들면, 행 디코더 및 열 디코더), 감지 증폭기, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 또는 커패시터) 중 하나 이상을 포함할 수 있다. 몇몇 실시형태에서, 3D 메모리 디바이스(100)의 제2 반도체 구조체(104)는 제3 반도체 구조체(106)에서의 NAND 메모리의 주변장치 회로의 전체 또는 일부를 더 포함한다. 주변장치 회로(제어 및 감지 회로로서 또한 공지되어 있음)는 NAND 메모리의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 회로를 포함할 수 있다. 예를 들면, 주변장치 회로는, 페이지 버퍼, 디코더(예를 들면, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들면, 워드 라인 드라이버), 차지 펌프(charge pump), 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 또는 커패시터) 중 하나 이상을 포함할 수 있다. SRAM의 메모리 컨트롤러는 주변장치 회로의 일부로서 임베딩될 수 있다.
3D 메모리 디바이스(100)는 NAND 메모리 셀의 어레이를 포함하는 제3 반도체 구조체(106)를 더 포함할 수 있다. 즉, 제3 반도체 구조체(106)는, 메모리 셀이 3D NAND 메모리 스트링의 어레이 및/또는 2D NAND 메모리 셀의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스일 수 있다. NAND 메모리 셀은 페이지로 편제될 수 있는데, 페이지는, 그 다음, 각각의 NAND 메모리 셀이 비트 라인(bit line; BL)으로서 칭해지는 별개의 라인에 전기적으로 접속되는 블록으로 편제된다. NAND 메모리 셀에서 동일한 수직 위치를 갖는 모든 메모리 셀은 워드 라인(word line; WL)에 의해 제어 게이트를 통해 전기적으로 접속될 수 있다. 몇몇 실시형태에서, 메모리 평면은 동일한 비트 라인을 통해 전기적으로 접속되는 소정의 수의 블록을 포함한다.
몇몇 실시형태에서, NAND 메모리 셀의 어레이는 2D NAND 메모리 셀의 어레이인데, 그 각각은 플로팅 게이트 트랜지스터를 포함한다. 몇몇 실시형태에 따르면, 2D NAND 메모리 셀의 어레이는 복수의 2D NAND 메모리 스트링을 포함하는데, 그 각각은 직렬로 접속되는 복수의 메모리 셀(예를 들면, 32 내지 128 개의 메모리 셀)(NAND 게이트와 유사함) 및 두 개의 선택 트랜지스터를 포함한다. 몇몇 실시형태에 따르면, 각각의 2D NAND 메모리 스트링은 기판 상의 동일한 평면에서(2D에서) 배열된다. 몇몇 실시형태에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링의 어레이인데, 그 각각은 메모리 스택을 통해 기판 위로(3D로) 수직으로 연장된다. 3D NAND 기술(예를 들면, 메모리 스택에서의 층/계층의 수)에 따라, 3D NAND 메모리 스트링은 통상적으로 32 내지 256 개의 NAND 메모리 셀을 포함하는데, 그 각각은 플로팅 게이트 트랜지스터 또는 전하 트랩 트랜지스터를 포함한다.
도 1에서 도시되는 바와 같이, 3D 메모리 디바이스(100)는 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에서 수직으로 제1 본딩 계면(108), 및 제2 반도체 구조체(104)와 제3 반도체 구조체(106) 사이에서 수직으로 제2 본딩 계면(110)를 더 포함한다. 몇몇 실시형태에 따르면, 제1 본딩 계면(108) 및 제2 본딩 계면(110)은 상이한 평면 내에 있다. 예를 들면, 제1 본딩 계면(108)은 도 1에서 도시되는 바와 같이 제2 본딩 계면(110) 아래에 있을 수도 있다. 즉, 몇몇 실시형태에서, 제1, 제2, 및 제3 반도체 구조체(102, 104, 및 106)는 중첩되어 적층된다. 예를 들면, 도 1에서 도시되는 바와 같이, 제3 반도체 구조체(106)는 제2 반도체 구조체(104) 위에 있을 수 있는데, 제2 반도체 구조체(104)는 제1 반도체 구조체(102) 위에 있을 수 있다.
하기에서 상세하게 설명되는 바와 같이, 제1, 제2, 및 제3 반도체 구조체(102, 104, 및 106)는, 제1, 제2, 및 제3 반도체 구조체(102, 104, 및 106) 중 하나를 제조하는 열 예산이, 제1, 제2, 및 제3 반도체 구조체(102, 104, 및 106) 중 다른 하나를 제조하는 프로세스를 제한하지 않도록 개별적으로(몇몇 실시형태에서는 병렬로) 제조될 수 있다. 또한, PCB와 같은, 회로 기판 상의 장거리(예를 들면, 밀리미터 또는 센티미터 레벨) 칩 대 칩 데이터 버스와는 대조적으로, 제1과 제2 반도체 구조체(102과 104) 사이에서 그리고 제2와 제3 반도체 구조체(104과 106) 사이에서, 각각, 직접적인 단거리(예를 들면, 미크론 레벨) 전기적 접속을 만들기 위해, 제1 및 제2 본딩 계면(108 및 110)을 통해 다수의 상호 접속부(예를 들면, 본딩 컨택트)가 형성될 수 있고, 그에 의해, 칩 계면 지연을 제거할 수 있고 감소된 전력 소비와 함께 고속 I/O 스루풋을 달성한다. 제1 반도체 구조체(102)에서의 DRAM과 제2 반도체 구조체(104)에서의 SRAM 사이의 데이터 전송은, 제1 본딩 계면(108)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다. 유사하게, 제2 반도체 구조체(104)에서의 SRAM과 제3 반도체 구조체(106)에서의 NAND 메모리 사이의 데이터 전송은 제2 본딩 계면(110)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다. 이종 메모리를 갖는 제1, 제2, 및 제3 반도체 구조체(102, 104, 및 106)를 수직으로 집적하는 것에 의해, 메모리 칩 사이즈는 감소될 수 있고, 메모리 셀 밀도는 증가될 수 있다.
제1, 제2, 및 제3 반도체 구조체(102, 104, 및 106)에서 적층되는 이종 메모리의 상대적인 위치는 도 1의 예로 제한되지는 않는다는 것이 이해된다. 도 2는, 몇몇 실시형태에 따른, 다른 예시적인 3D 메모리 디바이스(200)의 단면의 개략도를 예시한다. NAND 메모리를 포함하는 제3 반도체 구조체(106)가 SRAM을 포함하는 제2 반도체 구조체(104) 위에 있고, SRAM을 포함하는 제2 반도체 구조체(104)가 DRAM을 포함하는 제1 반도체 구조체(102) 위에 있는 도 1의 3D 메모리 디바이스(100)와는 상이하게, 도 2의 3D 메모리 디바이스(200)에서는, 제1 반도체 구조체(102)는 제2 반도체 구조체(104) 위에 있고, 제2 반도체 구조체(104)는 제3 반도체 구조체(106) 위에 있다. 그럼에도 불구하고, 몇몇 실시형태에 따르면, 제1 본딩 계면(108)은 3D 메모리 디바이스(200)에서 제1과 제2 반도체 구조체(102과 104) 사이에서 수직으로 형성되고, 제1 및 제2 반도체 구조체(102 및 104)는 본딩(예를 들면, 하이브리드 본딩)을 통해 수직으로 결합된다. 유사하게, 몇몇 실시형태에 따르면, 제2 본딩 계면(110)은 3D 메모리 디바이스(200)에서 제2와 제3 반도체 구조체(104와 106) 사이에서 수직으로 형성되고, 제2 및 제3 반도체 구조체(104 및 106)는 본딩(예를 들면, 하이브리드 본딩)을 통해 수직으로 결합된다. 제2 본딩 계면(110)이 제1 본딩 계면(108) 위에 있는 도 1에서의 예와는 상이하게, 3D 메모리 디바이스(200)에서는, 제1 본딩 계면(108)이 제2 본딩 계면(110) 위에 있다. 제1 반도체 구조체(102)에서의 DRAM과 제2 반도체 구조체(104)에서의 SRAM 사이의 데이터 전송은, 제1 본딩 계면(108)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다. 유사하게, 제2 반도체 구조체(104)에서의 SRAM과 제3 반도체 구조체(106)에서의 NAND 메모리 사이의 데이터 전송은 제2 본딩 계면(110)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다.
도 1 및 도 2에서, SRAM을 포함하는 제2 반도체 구조체(104)가 세 개의 반도체 구조체(102, 104, 및 106)의 중간에 있지만, 즉, DRAM을 포함하는 제1 반도체 구조체(102)와 NAND 메모리를 포함하는 제3 반도체 구조체(106) 사이에서 끼이지만, 몇몇 다른 실시형태에서, NAND 메모리를 포함하는 제3 반도체 구조체(106)가 세 개의 반도체 구조체(102, 104, 및 106)의 중간에 있을 수도 있다는 것이 이해된다.
예를 들면, 도 3은, 몇몇 실시형태에 따른, 여전히 다른 예시적인 3D 메모리 디바이스(300)의 단면의 개략도를 예시한다. 도 3에서 도시되는 바와 같이, SRAM을 포함하는 제2 반도체 구조체(104)는 NAND 메모리를 포함하는 제3 반도체 구조체(106) 위에 있는데, NAND 메모리를 포함하는 제3 반도체 구조체(106)는 DRAM을 포함하는 제1 반도체 구조체(102) 위에 있다. 몇몇 실시형태에 따르면, 제1 본딩 계면(302)은 3D 메모리 디바이스(300)에서 제1과 제3 반도체 구조체(102과 106) 사이에서 수직으로 형성되고, 제1 및 제3 반도체 구조체(102 및 106)는 본딩(예를 들면, 하이브리드 본딩)을 통해 수직으로 결합된다. 유사하게, 몇몇 실시형태에 따르면, 제2 본딩 계면(304)은 3D 메모리 디바이스(300)에서 제2와 제3 반도체 구조체(104와 106) 사이에서 수직으로 형성되고, 제2 및 제3 반도체 구조체(104 및 106)는 본딩(예를 들면, 하이브리드 본딩)을 통해 수직으로 결합된다. 몇몇 실시형태에 따르면, 제1 및 제2 본딩 계면(302 및 304)은 상이한 평면 내에 있다. 예를 들면, 제2 본딩 계면(304)은 도 3에서 도시되는 바와 같이 제1 본딩 계면(302) 위에 있을 수도 있다. 제1 반도체 구조체(102)에서의 DRAM과 제3 반도체 구조체(106)에서의 NAND 메모리 사이의 데이터 전송은 제1 본딩 계면(302)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다. 유사하게, 제2 반도체 구조체(104)에서의 SRAM과 제3 반도체 구조체(106)에서의 NAND 메모리 사이의 데이터 전송은 제2 본딩 계면(304)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다.
도 4는, 몇몇 실시형태에 따른, 또 다른 예시적인 3D 메모리 디바이스(400)의 단면의 개략도를 예시한다. 도 4에서 도시되는 바와 같이, DRAM을 포함하는 제1 반도체 구조체(102)는 NAND 메모리를 포함하는 제3 반도체 구조체(106) 위에 있는데, NAND 메모리를 포함하는 제3 반도체 구조체(106)는 SRAM을 포함하는 제2 반도체 구조체(104) 위에 있다. 몇몇 실시형태에 따르면, 제1 본딩 계면(302)은 3D 메모리 디바이스(400)에서 제1과 제3 반도체 구조체(102과 106) 사이에서 수직으로 형성되고, 제1 및 제3 반도체 구조체(102 및 106)는 본딩(예를 들면, 하이브리드 본딩)을 통해 수직으로 결합된다. 유사하게, 몇몇 실시형태에 따르면, 제2 본딩 계면(304)은 3D 메모리 디바이스(400)에서 제2와 제3 반도체 구조체(104와 106) 사이에서 수직으로 형성되고, 제2 및 제3 반도체 구조체(104 및 106)는 본딩(예를 들면, 하이브리드 본딩)을 통해 수직으로 결합된다. 몇몇 실시형태에 따르면, 제1 및 제2 본딩 계면(302 및 304)은 상이한 평면 내에 있다. 예를 들면, 제1 본딩 계면(302)은 도 4에서 도시되는 바와 같이 제2 본딩 계면(304) 위에 있을 수도 있다. 제1 반도체 구조체(102)에서의 DRAM과 제3 반도체 구조체(106)에서의 NAND 메모리 사이의 데이터 전송은 제1 본딩 계면(302)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다. 유사하게, 제2 반도체 구조체(104)에서의 SRAM과 제3 반도체 구조체(106)에서의 NAND 메모리 사이의 데이터 전송은 제2 본딩 계면(304)에 걸친 상호 접속부(예를 들면, 본딩 컨택트)를 통해 수행될 수 있다. 몇몇 실시형태에서, 3D 메모리 디바이스(100, 200, 300, 및 400)는 중앙 프로세싱 유닛(central processing unit; CPU)과 같은 프로세서를 포함하지 않는다.
도 5a는, 몇몇 실시형태에 따른, SRAM을 갖는 예시적인 반도체 구조체(501)의 개략적인 평면도를 예시한다. 반도체 구조체(501)는 도 1 내지 도 4에서의 제2 반도체 구조체(104)의 하나의 예일 수도 있다. 반도체 구조체(501)는 로직 프로세스를 사용하여 제조되는 SRAM(504)을 포함할 수 있다. 예를 들면, 도 5a는 SRAM 셀의 어레이가 반도체 구조체(501) 내의 복수의 별개의 영역에서 분포되어 있는 예시적인 SRAM(504)의 레이아웃을 도시한다. 즉, SRAM(504)에 의해 형성되는 캐시 모듈은, 반도체 구조체(501)에서 분포되는 더 작은 캐시 영역으로 분할될 수 있다. 하나의 예에서, 캐시 영역의 분포는 본딩 컨택트의 설계에 기초할 수 있으며, 예를 들면, 본딩 컨택트가 없는 영역을 점유할 수도 있다. 다른 예에서, 캐시 영역의 분포는 랜덤할 수도 있다. 몇몇 실시형태에서, 반도체 구조체(501)는, 어떠한 주변장치 회로 및 다른 로직 디바이스, 예를 들면, 프로세서 코어 없이, SRAM(504)만을 포함한다.
도 5b는, 몇몇 실시형태에 따른, NAND 메모리 및 주변장치 회로를 갖는 예시적인 반도체 구조체(503)의 개략적인 평면도를 예시한다. 반도체 구조체(503)는 도 1 내지 도 4에서의 제3 반도체 구조체(106)의 하나의 예일 수도 있다. 반도체 구조체(503)는 NAND 메모리(506)의 주변장치 회로와 동일한 기판 상에서 NAND 메모리(506)를 포함할 수 있다. 반도체 구조체(503)는, 예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510), 및 임의의 다른 적절한 디바이스를 비롯한, NAND 메모리(506)를 제어 및 감지하기 위한 모든 주변장치 회로를 포함할 수 있다. 도 5b는 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510)) 및 NAND 메모리(506)가 동일한 평면 상의 상이한 영역에서 형성되는 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510)) 및 NAND 메모리(506)의 예시적인 레이아웃을 도시한다. 예를 들면, 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510))는 NAND 메모리(506) 외부에서 형성될 수도 있다. 몇몇 실시형태에서, 반도체 구조체(501)에서의 SRAM(504)의 주변장치 회로의 전체 또는 일부는 반도체 구조체(503)에서도 역시 있을 수 있다는 것이 이해된다.
도 5c는, 몇몇 실시형태에 따른, DRAM 및 주변장치 회로를 갖는 예시적인 반도체 구조체(505)의 개략적인 평면도를 예시한다. 반도체 구조체(505)는 도 1 내지 도 4에서의 제1 반도체 구조체(102)의 하나의 예일 수도 있다. 반도체 구조체(505)는 DRAM(512)의 주변장치 회로와 동일한 기판 상에서 DRAM(512)을 포함할 수 있다. 반도체 구조체(505)는, 예를 들면, 행 디코더(514), 열 디코더(516), 및 임의의 다른 적절한 디바이스를 비롯한, DRAM(512)을 제어 및 감지하기 위한 모든 주변장치 회로를 포함할 수 있다. 도 5c는, 주변장치 회로(예를 들면, 행 디코더(514), 열 디코더(516)) 및 DRAM(512)이 동일한 평면 상의 상이한 영역에서 형성되는 주변장치 회로(예를 들면, 행 디코더(514), 열 디코더(516)) 및 DRAM(512)의 예시적인 레이아웃을 도시한다. 예를 들면, 주변장치 회로(예를 들면, 행 디코더(514), 열 디코더(516))는 DRAM(512)의 외부에서 형성될 수도 있다. 몇몇 실시형태에서, 반도체 구조체(501) 내의 SRAM(504)의 주변장치 회로의 전체 또는 일부는 반도체 구조체(505)에서도 역시 있을 수 있다는 것이 이해된다.
반도체 구조체(501, 503, 및 505)의 레이아웃은 도 5a 내지 도 5c에서의 예시적인 레이아웃으로 제한되지는 않는다는 것이 이해된다. 몇몇 실시형태에서, NAND 메모리(506)의 주변장치 회로의 일부(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510), 및 임의의 다른 적절한 디바이스 중 하나 이상)는 SRAM(504)을 구비하는 반도체 구조체(501) 내에 있을 수도 있다. 즉, NAND 메모리(506)의 주변장치 회로는, 몇몇 다른 실시형태에 따르면, 반도체 구조체(501 및 503) 둘 모두 상에서 분포될 수도 있다. 몇몇 실시형태에서, DRAM(512)의 주변장치 회로의 일부(예를 들면, 행 디코더(514), 열 디코더(516), 및 임의의 다른 적절한 디바이스 중 하나 이상)는 SRAM(504)을 구비하는 반도체 구조체(501) 내에 있을 수도 있다. 즉, DRAM(512)의 주변장치 회로는, 몇몇 다른 실시형태에 따르면, 반도체 구조체(501 및 505) 둘 모두 상에서 분포될 수도 있다. 몇몇 실시형태에서, 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510)) 및 NAND 메모리(506)(예를 들면, NAND 메모리 셀의 어레이) 중 적어도 일부는 중첩되어, 즉, 상이한 평면에서 적층된다. 예를 들면, NAND 메모리(506)(예를 들면, NAND 메모리 셀의 어레이)는 칩 사이즈를 추가로 감소시키기 위해 주변장치 회로의 위에서 또는 아래에서 형성될 수도 있다. 몇몇 실시형태에서, 주변장치 회로(예를 들면, 행 디코더(514), 열 디코더(516)) 및 DRAM(512)(예를 들면, DRAM 셀의 어레이)의 적어도 일부는 중첩되어, 즉, 상이한 평면에서 적층된다. 예를 들면, DRAM(512)(예를 들면, DRAM 셀의 어레이)은 칩 사이즈를 추가로 감소시키기 위해 주변장치 회로 위에서 또는 아래에서 형성될 수도 있다.
도 6a는, 몇몇 실시형태에 따른, SRAM 및 주변장치 회로를 갖는 예시적인 반도체 구조체(601)의 개략적인 평면도를 예시한다. 반도체 구조체(601)는 도 1 내지 도 4에서의 제2 반도체 구조체(104)의 하나의 예일 수도 있다. 반도체 구조체(601)는, 동일한 로직 프로세스를 사용하여 제조되는 NAND 메모리(506) 및 DRAM(512) 둘 모두의 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510), 행 디코더(514), 열 디코더(516)) 및 SRAM(504)을 포함할 수 있다. 예를 들면, 도 6a는 SRAM 셀의 어레이가 반도체 구조체(601) 내의 복수의 별개의 영역에서 분포되어 있는 예시적인 SRAM(504)의 레이아웃을 도시한다. 반도체 구조체(601)는, 예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510), 및 임의의 다른 적절한 디바이스를 비롯한, NAND 메모리(506)를 제어 및 감지하기 위한 모든 주변장치 회로를 포함할 수 있다. 반도체 구조체(601)는, 예를 들면, 행 디코더(514), 열 디코더(516), 및 임의의 다른 적절한 디바이스를 비롯한, DRAM(512)을 제어 및 감지하기 위한 모든 주변장치 회로를 또한 포함할 수 있다. 몇몇 실시형태에서, 반도체 구조체(601)는 SRAM(504)의 주변장치 회로를 더 포함할 수도 있다. 도 6a는, 주변장치 회로 및 SRAM(504)이 동일한 평면 내의 상이한 영역에서 형성되는 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510), 행 디코더(514), 열 디코더(516))의 예시적인 레이아웃을 도시한다. 몇몇 실시형태에서, SRAM(504)(예를 들면, SRAM 셀의 어레이) 및 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510), 행 디코더(514), 열 디코더(516)) 중 적어도 일부가 중첩되어, 즉, 상이한 평면에서 적층된다는 것이 이해된다. 예를 들면, SRAM(504)(예를 들면, SRAM 셀의 어레이)은 칩 사이즈를 추가로 감소시키기 위해 주변장치 회로 위에서 또는 아래에서 형성될 수도 있다.
도 6b는, 몇몇 실시형태에 따른, NAND 메모리를 갖는 예시적인 반도체 구조체(603)의 개략적인 평면도를 예시한다. 반도체 구조체(603)는 도 1 내지 도 4에서의 제3 반도체 구조체(106)의 하나의 예일 수도 있다. 모든 주변장치 회로(예를 들면, 워드 라인 드라이버(508), 페이지 버퍼(510))를 반도체 구조체(603)로부터 멀리 (예를 들면, 반도체 구조체(601)로) 이동시키는 것에 의해, 반도체 구조체(603)에서의 NAND 메모리(506)의 사이즈(예를 들면, NAND 메모리 셀의 수)는 증가될 수 있다.
도 6c는, 몇몇 실시형태에 따른, DRAM을 갖는 예시적인 반도체 구조체(605)의 개략적인 평면도를 예시한다. 반도체 구조체(605)는 도 1 내지 도 4에서의 제1 반도체 구조체(102)의 하나의 예일 수도 있다. 모든 주변장치 회로(예를 들면, 행 디코더(514), 열 디코더(516))를 반도체 구조체(605)로부터 멀리 (예를 들면, 반도체 구조체(601)로) 이동시키는 것에 의해, 반도체 구조체(605)에서의 DRAM(512)의 사이즈(예를 들면, DRAM 셀의 수)는 증가될 수 있다.
도 7a는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 예시적인 3D 메모리 디바이스(700)의 단면을 예시한다. 도 1과 관련하여 상기에서 설명되는 3D 메모리 디바이스(100)의 하나의 예로서, 3D 메모리 디바이스(700)는, 제1 반도체 구조체(702), 제1 반도체 구조체(702) 아래에 있는 제2 반도체 구조체(704), 및 제1과 제2 반도체 구조체(702와 704) 사이에서 수직으로 제3 반도체 구조체(706)를 포함하는 본딩된 칩이다. 몇몇 실시형태에 따르면, 제1 및 제3 반도체 구조체(702 및 706)는 그들 사이의 제1 본딩 계면(708)에서 결합된다. 몇몇 실시형태에 따르면, 제2 및 제3 반도체 구조체(704 및 706)는 그들 사이의 제2 본딩 계면(710)에서 결합된다. 몇몇 실시형태에 따르면, 제1 본딩 계면(708)은 제2 본딩 계면(710) 위에, 즉 상이한 평면 내에 있다. 도 7a에서 도시되는 바와 같이, 제2 반도체 구조체(704)는, 실리콘(예를 들면, 단결정 실리콘(single crystalline silicon)(c-Si)), 실리콘 게르마늄(SiGe), 갈륨 비화물(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 또는 임의의 다른 적절한 재료를 포함할 수 있는 기판(712)을 포함할 수 있다.
3D 메모리 디바이스(700)의 제2 반도체 구조체(704)는 기판(712) 위에서 DRAM 셀(714)의 어레이를 포함할 수 있다. 3D 메모리 디바이스(700)에서의 컴포넌트의 공간적 관계를 추가적으로 예시하기 위해 x축 및 y축이 도 7a에서 추가되었다는 것을 유의한다. 기판(712)은 x 방향(횡방향 또는 폭 방향)에서 횡방향으로 연장되는 두 개의 횡방향 표면(예를 들면, 상단 표면 및 하단 표면)을 포함한다. 본 명세서에서 사용될 때, 하나의 컴포넌트(예를 들면, 층 또는 디바이스)가 반도체 디바이스(예를 들면, 3D 메모리 디바이스(700))의 다른 컴포넌트(예를 들면, 층 또는 디바이스)의 "상에" 있는지, "위에" 있는지 또는 "아래에" 있는지의 여부는, 기판이 y 방향에서 반도체 디바이스의 최하부 평면에 배치될 때 y 방향(수직 방향 또는 두께 방향)에서 반도체 디바이스의 기판(예를 들면, 기판(712))과 관련하여 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시 전체에 걸쳐 적용된다.
몇몇 실시형태에서, 각각의 DRAM 셀(714)은 DRAM 선택 트랜지스터(716) 및 커패시터(718)를 포함한다. DRAM 셀(714)은 하나의 트랜지스터와 하나의 커패시터로 구성되는 1T1C 셀일 수 있다. DRAM 셀(714)은 2T1C 셀, 3T1C 셀, 등등과 같은 임의의 적절한 구성일 수도 있다는 것이 이해된다. 몇몇 실시형태에서, DRAM 선택 트랜지스터(716)는, 기판(712) "상에서" 형성되는데, 여기서 DRAM 선택 트랜지스터(716)의 전체 또는 일부는 기판(712) 내에서 및/또는 기판(712) 바로 상에서 형성된다. 분리 영역(예를 들면, 얕은 트렌치 분리(shallow trench isolation; STI)) 및 도핑된 영역(예를 들면, DRAM 선택 트랜지스터(716)의 소스 영역 및 드레인 영역)이 기판(712)에서 역시 형성될 수 있다. 몇몇 실시형태에서, 커패시터(718)는 DRAM 선택 트랜지스터(716) 위에서 배치된다. 각각의 커패시터(718)는 두 개의 전극을 포함하는데, 몇몇 실시형태에 따르면, 그 중 하나는 각각의 DRAM 선택 트랜지스터(716)의 하나의 노드에 전기적으로 접속된다. 몇몇 실시형태에 따르면, 각각의 DRAM 선택 트랜지스터(716)의 다른 노드는 DRAM의 비트 라인(720)에 전기적으로 접속된다. 각각의 커패시터(718)의 다른 전극은 공통 플레이트(722), 예를 들면, 공통 접지에 전기적으로 접속될 수 있다. DRAM 셀(714)의 구조체 및 구성은 도 7a의 예로 제한되지 않으며 임의의 적절한 구조체 및 구성을 포함할 수도 있다는 것이 이해된다.
몇몇 실시형태에서, 3D 메모리 디바이스(700)의 제2 반도체 구조체(704)는 DRAM 셀(714)의 어레이로 그리고 그로부터 전기 신호를 전달하기 위해 DRAM 셀(714)의 어레이 위에서 상호 접속 층(724)을 더 포함한다. 상호 접속 층(724)은, 횡방향 상호 접속 라인 및 수직 상호 접속 액세스 (비아) 컨택트를 비롯한, 복수의 상호 접속부(본 명세서에서 "컨택트"로서 또한 지칭됨)를 포함할 수 있다. 본 명세서에서 사용될 때, 용어 "상호 접속"은, 라인 미들 엔드(middle-end-of-line; MEOL) 상호 접속부 및 라인 백엔드(BEOL) 상호 접속부와 같은 임의의 적절한 타입의 상호 접속부를 광범위하게 포함할 수 있다. 상호 접속 층(724)은 상호 접속 라인 및 비아 컨택트가 형성될 수 있는 하나 이상의 층간 유전체(interlayer dielectric; ILD) 층("금속간 유전체(intermetal dielectric; IMD) 층"으로 또한 공지되어 있음)을 더 포함할 수 있다. 즉, 상호 접속 층(724)은 다수의 ILD 층에서 상호 접속 라인 및 비아 컨택트를 포함할 수 있다. 상호 접속 층(724)에서의 상호 접속 라인 및 비아 컨택트는, 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 상호 접속 층(724)에서의 ILD 층은, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 낮은 유전 상수(저유전율(low-k)) 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체 재료를 포함할 수 있다.
도 7a에서 도시되는 바와 같이, 3D 메모리 디바이스(700)의 제2 반도체 구조체(704)는 제2 본딩 계면(710)에서 그리고 상호 접속 층(724) 및 DRAM 셀(714)의 어레이 위에서 본딩 층(726)을 더 포함할 수 있다. 본딩 층(726)은 복수의 본딩 컨택트(728) 및 본딩 컨택트(728)를 전기적으로 분리하는 유전체를 포함할 수 있다. 본딩 컨택트(728)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 본딩 층(726)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체를 사용하여 형성될 수 있다. 본딩 층(726) 내의 본딩 컨택트(728) 및 주변 유전체는 하이브리드 본딩을 위해 사용될 수 있다.
유사하게, 도 7a에서 도시되는 바와 같이, 3D 메모리 디바이스(700)의 제3 반도체 구조체(706)는, 제2 본딩 계면(710)에서 그리고 제2 반도체 구조체(704)의 본딩 층(726) 위에서 본딩 층(730)을 또한 포함할 수 있다. 본딩 층(730)은 복수의 본딩 컨택트(732) 및 본딩 컨택트(732)를 전기적으로 분리하는 유전체를 포함할 수 있다. 본딩 컨택트(732)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 본딩 층(730)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체를 사용하여 형성될 수 있다. 본딩 층(730) 내의 본딩 컨택트(732) 및 주변 유전체는 하이브리드 본딩을 위해 사용될 수 있다. 몇몇 실시형태에 따르면, 본딩 컨택트(732)는 제2 본딩 계면(710)에서 본딩 컨택트(728)와 접촉한다.
하기에서 상세하게 설명되는 바와 같이, 제3 반도체 구조체(706)는 제2 본딩 계면(710)에서 전면 대 전면 방식으로 제2 반도체 구조체(704) 상단 상에서 본딩될 수 있다. 몇몇 실시형태에서, (예를 들면, 솔더 또는 접착제와 같은 중간 층을 사용하지 않으면서 표면 사이에서 본딩을 형성하는) 직접 본딩 기술이며 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 획득할 수 있는 하이브리드 본딩("금속/유전체 하이브리드 본딩"으로 또한 공지되어 있음)의 결과로서, 제2 본딩 계면(710)이 본딩 층(730과 726) 사이에서 배치된다. 몇몇 실시형태에서, 제2 본딩 계면(710)은 본딩 층(730 및 726)이 만나서 본딩되는 장소이다. 실제로, 제2 본딩 계면(710)은, 제3 반도체 구조체(706)의 본딩 층(730)의 하단 표면 및 제2 반도체 구조체(704)의 본딩 층(726)의 상단 표면의 일부를 포함하는 소정의 두께를 갖는 층일 수 있다.
도 7a에서 도시되는 바와 같이, 제3 반도체 구조체(706)는 본딩 층(730) 위에 배치되는 반도체 층(766)을 포함할 수 있다. 반도체 층(766)은 SRAM 셀(734)의 어레이가 상부에 형성되는 박형화된 기판일 수 있다. 몇몇 실시형태에서, 반도체 층(766)은 단결정 실리콘을 포함한다. 반도체 층(766)은 분리 영역(예를 들면, STI) 및 도핑된 영역(예를 들면, SRAM 셀(734)의 어레이를 형성하는 트랜지스터(736)의 소스 및 드레인)을 또한 포함할 수 있다.
3D 메모리 디바이스(700)의 제3 반도체 구조체(706)는, 반도체 층(766) 위에 있으며 그것과 접촉하는 SRAM 셀(734)의 어레이를 또한 포함할 수 있다. 몇몇 실시형태에서, 주변장치 회로는, 반도체 층(766) 위에 있으며 그것과 접촉하여, 즉, SRAM 셀(734)의 어레이와 동일한 평면에서 또한 형성된다. 예를 들면, 주변장치 회로는, 3D 메모리 디바이스(700)의 NAND 메모리, DRAM, 및/또는 SRAM을 제어 및 감지하기 위한 주변장치 회로의 일부 또는 전체일 수도 있다. 몇몇 실시형태에서, 트랜지스터(736)는, 예를 들면, 3D 메모리 디바이스(700)의 캐시 및/또는 데이터 버퍼로서 사용되는 SRAM 셀(734)의 어레이를 형성한다. 몇몇 실시형태에서, 트랜지스터(736)는 주변장치 회로, 즉, 페이지 버퍼, 디코더(예를 들면, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들면, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 또는 커패시터, 등등)을 포함하는, 그러나 이들로 제한되지는 않는 NAND 메모리, DRAM, 및/또는 SRAM의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로를 또한 형성한다. 트랜지스터(736)는 반도체 층(766) "상에서" 형성될 수 있는데, 여기서 트랜지스터(736)의 전체 또는 일부는 반도체 층(766) 내에서(예를 들면, 반도체 층(766)의 상단 표면 아래에서) 및/또는 반도체 층(766) 바로 상에서 형성된다. 몇몇 실시형태에 따르면, 트랜지스터(736)는 고급 로직 프로세스(예를 들면, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm, 2 nm, 등등의 기술 노드)에 의해 고속이다.
몇몇 실시형태에서, 3D 메모리 디바이스(700)의 제3 반도체 구조체(706)는 SRAM 셀(734)의 어레이로 그리고 그로부터 전기 신호를 전달하기 위해 SRAM 셀(734)의 어레이 위에서 상호 접속 층(738)을 더 포함한다. 상호 접속 층(738)은 MEOL 상호 접속부 및 BEOL 상호 접속부와 같은 복수의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(738) 내의 상호 접속부는, 비트 라인 컨택트 및 워드 라인 컨택트와 같은 로컬 상호 접속부를 또한 포함한다. 상호 접속 층(738)은 상호 접속 라인 및 비아 컨택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호 접속 층(738) 내의 상호 접속 라인 및 비아 컨택트는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 상호 접속 층(738) 내의 ILD 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체 재료를 포함할 수 있다.
도 7a에서 도시되는 바와 같이, 3D 메모리 디바이스(700)의 제3 반도체 구조체(706)는, 제1 본딩 계면(708)에서 그리고 상호 접속 층(738) 및 SRAM 셀(734)의 어레이의 위에서 다른 본딩 층(740)을 더 포함할 수 있다. 즉, 몇몇 실시형태에 따르면, 제3 반도체 구조체(706)는 SRAM 셀(734)의 어레이의 양쪽 면 상에서 두 개의 본딩 층(730 및 740)을 포함한다. 예를 들면, 본딩 층(740)이 제3 반도체 구조체(706)의 전면(front side) 상에서 형성될 수도 있고, 본딩 층(730)이 제3 반도체 구조체(706)의 후면(backside) 상에서 형성될 수도 있다. 본딩 층(740)은 복수의 본딩 컨택트(742) 및 본딩 컨택트(742)를 전기적으로 분리하는 유전체를 포함할 수 있다. 본딩 컨택트(742)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 본딩 층(740)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체를 사용하여 형성될 수 있다. 본딩 층(740) 내의 본딩 컨택트(742) 및 주변 유전체는 하이브리드 본딩을 위해 사용될 수 있다.
유사하게, 도 7a에서 도시되는 바와 같이, 3D 메모리 디바이스(700)의 제1 반도체 구조체(702)는 제1 본딩 계면(708)에서 그리고 제3 반도체 구조체(706)의 본딩 층(740) 위에서 본딩 층(744)을 또한 포함할 수 있다. 본딩 층(744)은 복수의 본딩 컨택트(746) 및 본딩 컨택트(746)를 전기적으로 분리하는 유전체를 포함할 수 있다. 본딩 컨택트(746)는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 본딩 층(744)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체를 사용하여 형성될 수 있다. 본딩 층(744) 내의 본딩 컨택트(746) 및 주변 유전체는 하이브리드 본딩을 위해 사용될 수 있다. 본딩 컨택트(746)는, 몇몇 실시형태에 따르면, 제1 본딩 계면(708)에서 본딩 컨택트(742)와 접촉한다.
하기에서 상세하게 설명되는 바와 같이, 제1 반도체 구조체(702)는 제1 본딩 계면(708)에서 전면 대 전면 방식으로 제3 반도체 구조체(706)의 상단 상에서 본딩될 수 있다. 몇몇 실시형태에서, 제1 본딩 계면(708)은 하이브리드 본딩의 결과로서 본딩 층(744와 740) 사이에서 배치된다. 몇몇 실시형태에서, 제1 본딩 계면(708)은 본딩 층(744 및 740)이 만나서 본딩되는 장소이다. 실제로, 제1 본딩 계면(708)은, 제1 반도체 구조체(702)의 본딩 층(744)의 하단 표면 및 제3 반도체 구조체(706)의 본딩 층(740)의 상단 표면의 일부를 포함하는 소정의 두께를 갖는 층일 수 있다.
몇몇 실시형태에서, 3D 메모리 디바이스(700)의 제1 반도체 구조체(702)는 전기 신호를 전달하기 위한 상호 접속 층(748)을 본딩 층(744) 위에서 더 포함한다. 상호 접속 층(748)은 MEOL 상호 접속부 및 BEOL 상호 접속부와 같은 복수의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(748) 내의 상호 접속부는, 비트 라인 컨택트 및 워드 라인 컨택트와 같은 로컬 상호 접속부를 또한 포함한다. 상호 접속 층(748)은 상호 접속 라인 및 비아 컨택트가 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호 접속 층(748) 내의 상호 접속 라인 및 비아 컨택트는 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. 상호 접속 층(748) 내의 ILD 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체 재료를 포함할 수 있다.
도 7a에서 도시되는 바와 같이, 3D 메모리 디바이스(700)의 제1 반도체 구조체(702)는, 메모리 셀이 상호 접속 층(748) 및 본딩 층(744) 위에서 3D NAND 메모리 스트링(750)의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스를 포함한다. 몇몇 실시형태에 따르면, 각각의 3D NAND 메모리 스트링(750)은, 각각이 전도체 층 및 유전체 층을 포함하는 복수의 쌍을 통해 수직으로 연장된다. 적층되고 인터리빙된 전도체 층 및 유전체 층은 본 명세서에서 메모리 스택(752)으로서 또한 지칭된다. 몇몇 실시형태에 따르면, 메모리 스택(752) 내의 인터리빙된 전도체 층 및 유전체 층은 수직 방향에서 교대한다. 다시 말하면, 메모리 스택(752)의 상단 또는 하단에 있는 것을 제외하면, 각각의 전도체 층은 양쪽 면 상에서 두 개의 유전체 층에 의해 인접될 수 있고, 각각의 유전 층은 양쪽 면 상에서 두 개의 전도체 층에 의해 인접될 수 있다. 도체 층 각각은 동일한 두께 또는 상이한 두께를 가질 수 있다. 유사하게, 유전체 층 각각은 동일한 두께 또는 상이한 두께를 가질 수 있다. 도체 층은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도체 재료를 포함할 수 있다. 유전체 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체 재료를 포함할 수 있다.
몇몇 실시형태에서, 각각의 3D NAND 메모리 스트링(750)은, 반도체 채널 및 메모리 막을 포함하는 "전하 트랩" 타입의 NAND 메모리 스트링이다. 몇몇 실시형태에서, 반도체 채널은, 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 몇몇 실시형태에서, 메모리 막은 터널링 층(tunneling layer), 저장 층("전하 트랩/저장 층"으로서 또한 공지되어 있음), 및 차단 층(blocking layer)을 포함하는 복합 유전체 층이다. 각각의 3D NAND 메모리 스트링(750)은 실린더 형상(예를 들면, 기둥 형상)를 가질 수 있다. 몇몇 실시형태에 따르면, 메모리 막의 반도체 채널, 터널링 층, 저장 층, 및 차단 층은 기둥의 중심으로부터 외부 표면을 향하는 방향을 따라 이 순서대로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 높은 유전 상수(고유전율) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 하나의 예에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은, 알루미늄 산화물(aluminum oxide)(Al2O3), 하프늄 산화물(hafnium oxide)(HfO2) 또는 탄탈룸 산화물(tantalum oxide)(Ta2O5) 층, 및 등등과 같은 고유전율 유전체 층을 포함할 수 있다.
몇몇 실시형태에서, 3D NAND 메모리 스트링(750)은 복수의 제어 게이트(각각은 워드 라인의 일부임)를 더 포함한다. 메모리 스택(752) 내의 각각의 전도체 층은 3D NAND 메모리 스트링(750)의 각각의 메모리 셀에 대한 제어 게이트로서 역할을 할 수 있다. 몇몇 실시형태에서, 각각의 3D NAND 메모리 스트링(750)은 수직 방향에서 각각의 단부에서 두 개의 플러그(756 및 754)를 포함한다. 플러그(756)는 반도체 층(758)으로부터 에피택셜하게 성장되는 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 플러그(756)는 3D NAND 메모리 스트링(750)의 소스 선택 게이트의 컨트롤러로서 기능할 수 있다. 플러그(756)는 3D NAND 메모리 스트링(750)의 상부 단부(upper end)에 있을 수 있고 반도체 층(758)과 접촉할 수 있다. 본 명세서에서 사용될 때, 컴포넌트(예를 들면, 3D NAND 메모리 스트링(750))의 "상부 단부(upper end)"는 y 방향에서 기판(712)으로부터 더 멀리 떨어져 있는 단부이고, 컴포넌트(예를 들면, 3D NAND 메모리 스트링(750))의 "하부 단부(lower end)" 는, 기판(712)이 3D 메모리 디바이스(700)의 최하부 평면에서 배치될 때 y 방향에서 기판(712)에 더 가까운 단부이다. 다른 플러그(754)가 반도체 재료(예를 들면, 폴리실리콘)를 포함할 수 있다. 몇몇 실시형태에서, 플러그(754)는 3D NAND 메모리 스트링(750)의 드레인으로서 기능한다.
몇몇 실시형태에서, 제1 반도체 구조체(702)는 메모리 스택(752) 및 3D NAND 메모리 스트링(750) 위에 배치되는 반도체 층(758)을 더 포함한다. 반도체 층(758)은 메모리 스택(752) 및 3D NAND 메모리 스트링(750)이 상부에 형성되는 박형화된 기판일 수 있다. 몇몇 실시형태에서, 반도체 층(758)은 플러그(756)가 에피택셜하게 성장될 수 있는 단결정 실리콘을 포함한다. 몇몇 실시형태에서, 반도체 층(758)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(758)은 분리 영역(예를 들면, STI) 및 도핑된 영역(예를 들면, 3D NAND 메모리 스트링(750)에 대한 어레이 공통 소스(array common source; ACS)로서 기능함, 도시되지 않음)을 또한 포함할 수 있다. 분리 영역(도시되지 않음)은, 도핑된 영역을 전기적으로 분리하기 위해 반도체 층(758)의 전체 두께 또는 두께의 일부에 걸쳐 연장될 수 있다. 몇몇 실시형태에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(752)과 반도체 층(758) 사이에서 배치된다.
3D NAND 메모리 스트링(750)은 "차지 트랩" 타입의 3D NAND 메모리 스트링으로 제한되지 않으며 다른 실시형태에서 "플로팅 게이트(floating gate)" 타입의 3D NAND 메모리 스트링일 수도 있다는 것이 이해된다. 또한, 메모리 스택(752)은 단일의 데크 구조체를 갖는 것으로 제한되는 것이 아니라, 3D NAND 메모리 스트링(750)의 전기적 접속을 위해 상이한 데크 사이에서 데크간 플러그를 갖는 다중 데크 구조체를 또한 구비할 수 있다는 것이 또한 이해된다. 반도체 층(758)은 "플로팅 게이트" 타입의 3D NAND 메모리 스트링의 소스 플레이트로서 폴리실리콘을 포함할 수 있다.
도 7a에서 도시되는 바와 같이, 3D 메모리 디바이스(700)의 제1 반도체 구조체(702)는 반도체 층(758) 위에서 패드 아웃 상호 접속 층(pad-out interconnect layer)(760)을 더 포함할 수 있다. 패드아웃 상호 접속 층(760)은, 하나 이상의 ILD 층에서 상호 접속부, 예를 들면, 컨택트 패드(762)를 포함할 수 있다. 패드 아웃 상호 접속 층(760) 및 상호 접속 층(748)은 반도체 층(758)의 양쪽 면 상에서 형성될 수 있다. 몇몇 실시형태에서, 패드 아웃 상호 접속 층(760)에서의 상호 접속부는, 예를 들면, 패드 아웃 목적을 위해, 3D 메모리 디바이스(700)와 외부 회로 사이에서 전기 신호를 전달할 수 있다.
몇몇 실시형태에서, 제1 반도체 구조체(702)는, 패드 아웃 상호 접속 층(760)과 상호 접속 층(748)을 전기적으로 접속하기 위해 반도체 층(758)을 통해 연장되는 하나 이상의 컨택트(764)를 더 포함한다. 유사하게, 몇몇 실시형태에서, 제3 반도체 구조체(706)는, 제3 반도체 구조체(706) 내의 상호 접속 층(738) 및 제2 반도체 구조체(704) 내의 상호 접속 층(724)을 전기적으로 접속하기 위해 반도체 층(766)을 통해 연장되는 하나 이상의 컨택트(768)를 더 포함한다. 결과적으로, SRAM 셀(734)의 어레이(및 만약 있다면 주변장치 회로)는, 상호 접속 층(738 및 748)뿐만 아니라 본딩 컨택트(742 및 746)를 통해 3D NAND 메모리 스트링(750)의 어레이에 전기적으로 접속될 수 있다. SRAM 셀(734)의 어레이(및 만약 있다면 주변장치 회로)는 컨택트(768), 상호 접속 층(724)뿐만 아니라, 본딩 컨택트(732 및 728)를 통해 DRAM 셀(714)의 어레이에 전기적으로 접속될 수 있다. 3D NAND 메모리 스트링(750)의 어레이는, 컨택트(768), 상호 접속 층(748, 738, 및 724)뿐만 아니라, 본딩 컨택트(746, 742, 732, 및 728)를 통해 DRAM 셀(714)의 어레이에 전기적으로 접속될 수 있다. 또한, SRAM 셀(734)의 어레이, 3D NAND 메모리 스트링(750)의 어레이, 및 DRAM 셀(714)의 어레이는, 컨택트(764) 및 패드 아웃 상호 접속 층(760)을 통해 외부 회로에 전기적으로 접속될 수 있다.
도 7b는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 다른 예시적인 3D 메모리 디바이스(701)의 단면을 예시한다. 도 2와 관련하여 상기에서 설명되는 3D 메모리 디바이스(200)의 하나의 예로서, 3D 메모리 디바이스(701)는, SRAM을 포함하는 제3 반도체 구조체(707) 위에서 DRAM을 포함하는 제2 반도체 구조체(705)를 포함하는 본딩된 칩인데, SRAM을 포함하는 제3 반도체 구조체(707)는 NAND 메모리를 포함하는 제1 반도체 구조체(703) 위에 있다. 도 7a의 상기에서 설명되는 3D 메모리 디바이스(700)와 유사하게, 3D 메모리 디바이스(701)는, SRAM을 포함하는 제3 반도체 구조체(707), NAND 메모리를 포함하는 제1 반도체 구조체(703), 및 DRAM을 포함하는 제2 반도체 구조체(705)가 개별적으로 형성되며, 상이한 평면에서, 제1 본딩 계면(709) 및 제2 본딩 계면(711)에서, 각각, 전면 대 전면 방식으로 본딩되는 본딩 칩의 예를 나타낸다. 도 7a의 상기에서 설명되는 3D 메모리 디바이스(700)와 유사하게, SRAM을 포함하는 제3 반도체 구조체(707)는 세 개의 반도체 구조체(703, 705, 및 707)의 중간에 있다, 즉, NAND 메모리를 포함하는 제1 반도체 구조체(703)과 DRAM을 포함하는 제2 반도체 구조체(705) 사이에서 끼인다. DRAM을 포함하는 제2 반도체 구조체(704)가 NAND 메모리를 포함하는 제1 반도체 구조체(702) 아래에 있는 도 7a의 상기에서 설명되는 3D 메모리 디바이스(700)와는 상이하게, 도 7b에서의 3D 메모리 디바이스(701)는, NAND 메모리를 포함하는 제1 반도체 구조체(703) 위에 배치되는 DRAM을 포함하는 제3 반도체 구조체(705)를 포함한다. 3D 메모리 디바이스(700 및 701) 둘 모두에서 유사한 구조체의 세부 사항(예를 들면, 재료, 제조 프로세스, 기능, 등등)은 하기에서 반복되지 않을 수도 있다는 것이 이해된다.
3D 메모리 디바이스(701)의 제1 반도체 구조체(703)는 기판(713) 및 기판(713) 위의 인터리빙된 전도체 층 및 유전체 층을 포함하는 메모리 스택(715)을 포함할 수 있다. 몇몇 실시형태에서, 3D NAND 메모리 스트링(717)의 어레이 각각은 기판(713) 위의 메모리 스택(715) 내의 인터리빙된 전도체 층 및 유전체 층을 통해 수직으로 연장된다. 각각의 3D NAND 메모리 스트링(717)은 반도체 채널 및 메모리 막을 포함할 수 있다. 각각의 3D NAND 메모리 스트링(717)은 그것의 하부 단부 및 상부 단부에서 두 개의 플러그(719 및 721)를 각각 더 포함한다. 3D NAND 메모리 스트링(717)은 "전하 트랩" 타입의 3D NAND 메모리 스트링 또는 "플로팅 게이트" 타입의 3D NAND 메모리 스트링일 수 있다. 몇몇 실시형태에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(715)과 기판(713) 사이에서 배치된다.
몇몇 실시형태에서, 3D 메모리 디바이스(701)의 제1 반도체 구조체(703)는, 3D NAND 메모리 스트링(717)으로 그리고 그로부터 전기 신호를 전달하기 위해, 메모리 스택(715) 및 3D NAND 메모리 스트링(717) 위에서 상호 접속 층(723)을 또한 포함한다. 상호 접속 층(723)은, 상호 접속 라인 및 비아 컨택트를 비롯한, 복수의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(723) 내의 상호 접속부는, 비트 라인 컨택트 및 워드 라인 컨택트와 같은 로컬 상호 접속부를 또한 포함한다. 몇몇 실시형태에서, 3D 메모리 디바이스(701)의 제1 반도체 구조체(703)는, 제1 본딩 계면(709)에서 그리고 상호 접속 층(723) 및 메모리 스택(715)(이들을 관통하는 3D NAND 메모리 스트링(717) 포함함) 위에서 본딩 층(725)을 더 포함한다. 본딩 층(725)은 복수의 본딩 컨택트(727) 및 본딩 컨택트(727)를 둘러싸며 그들을 전기적으로 분리하는 유전체를 포함할 수 있다.
유사하게, 도 7b에서 도시되는 바와 같이, 3D 메모리 디바이스(701)의 제3 반도체 구조체(707)는 제1 본딩 계면(709)에서 그리고 제1 반도체 구조체(703)의 본딩 층(725) 위에서 본딩 층(729)을 또한 포함할 수 있다. 본딩 층(729)은 복수의 본딩 컨택트(731) 및 본딩 컨택트(731)를 둘러싸며 그들을 전기적으로 분리하는 유전체를 포함할 수 있다. 몇몇 실시형태에 따르면, 본딩 컨택트(731)는 제1 본딩 계면(709)에서 본딩 컨택트(727)와 접촉한다. 제3 반도체 구조체(707)는, 제1 본딩 계면(709)에서, 전면 대 전면 방식으로 제1 반도체 구조체(704) 상단 상에서 본딩될 수 있다. 몇몇 실시형태에서, 제1 본딩 계면(709)은 하이브리드 본딩의 결과로서 본딩 층(729과 725) 사이에서 배치된다. 몇몇 실시형태에서, 제1 본딩 계면(709)은 본딩 층(729 및 725)이 만나서 본딩되는 장소이다. 실제로, 제1 본딩 계면(709)은 제3 반도체 구조체(707)의 본딩 층(729)의 하단 표면 및 제1 반도체 구조체(703)의 본딩 층(725)의 상단 표면의 일부를 포함하는 소정의 두께를 갖는 층일 수 있다.
도 7b에서 도시되는 바와 같이, 제3 반도체 구조체(707)는 본딩 층(729) 위에 배치되는 반도체 층(733)을 포함할 수 있다. 반도체 층(733)은 SRAM 셀(735)의 어레이가 상부에 형성되는 박형화된 기판일 수 있다. 몇몇 실시형태에서, 반도체 층(733)은 단결정 실리콘을 포함한다. 반도체 층(733)은, 분리 영역(예를 들면, STI) 및 도핑된 영역(예를 들면, SRAM 셀(735)의 어레이를 형성하는 트랜지스터(769)의 소스 및 드레인)을 또한 포함할 수 있다.
3D 메모리 디바이스(701)의 제3 반도체 구조체(707)는 반도체 층(733) 위에 있으며 그것과 접촉하는 SRAM 셀(735)의 어레이를 또한 포함할 수 있다. 몇몇 실시형태에서, 주변장치 회로는, 반도체 층(733) 위에 있으며 그것과 접촉하여, 즉, SRAM 셀(735)의 어레이와 동일한 평면에서 또한 형성된다. 몇몇 실시형태에서, 트랜지스터(769)는, 예를 들면, 3D 메모리 디바이스(701)의 캐시 및/또는 데이터 버퍼로서 사용되는 SRAM 셀(735)의 어레이를 형성한다. 몇몇 실시형태에서, 트랜지스터(769)는, 주변장치 회로, 즉 NAND 메모리, DRAM, 및/또는 SRAM의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로를 또한 형성한다. 트랜지스터(769)는 반도체 층(733) "상에서" 형성될 수 있는데, 여기서 트랜지스터(769)의 전체 또는 일부는 반도체 층(733) 내에서(예를 들면, 반도체 층(733)의 상단 표면 아래에서) 및/또는 반도체 층(733) 바로 상에서 형성된다. 몇몇 실시형태에 따르면, 트랜지스터(769)는 고급 로직 프로세스(예를 들면, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm, 2 nm, 등등의 기술 노드)에 의해 고속이다.
몇몇 실시형태에서, 3D 메모리 디바이스(701)의 제3 반도체 구조체(707)는 SRAM 셀(735)의 어레이로 그리고 그로부터 전기 신호를 전달하기 위해 SRAM 셀(735)의 어레이 위에서 상호 접속 층(737)을 더 포함한다. 상호 접속 층(737)은, 상호 접속 라인 및 비아 컨택트를 비롯한, 복수의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(737) 내의 상호 접속부는, 비트 라인 컨택트 및 워드 라인 컨택트와 같은 로컬 상호 접속부를 또한 포함한다. 몇몇 실시형태에서, 3D 메모리 디바이스(701)의 제3 반도체 구조체(707)는, 제2 본딩 계면(711)에서 그리고 상호 접속 층(737) 및 SRAM 셀(735)의 어레이 위에서 본딩 층(739)을 더 포함한다. 즉, 몇몇 실시형태에 따르면, 제3 반도체 구조체(707)는 SRAM 셀(735)의 어레이의 양쪽 면 상에서 두 개의 본딩 층(729 및 739)을 포함한다. 예를 들면, 본딩 층(739)이 제3 반도체 구조체(707)의 전면 상에서 형성될 수도 있고, 본딩 층(729)이 제3 반도체 구조체(707)의 후면 상에서 형성될 수도 있다. 본딩 층(739)은 복수의 본딩 컨택트(741) 및 본딩 컨택트(741)를 둘러싸며 그들을 전기적으로 분리하는 유전체를 포함할 수 있다.
유사하게, 도 7b에서 도시되는 바와 같이, 3D 메모리 디바이스(701)의 제2 반도체 구조체(705)는 제2 본딩 계면(711)에서 그리고 제3 반도체 구조체(707)의 본딩 층(739) 위에서 본딩 층(743)을 또한 포함할 수 있다. 본딩 층(743)은 복수의 본딩 컨택트(745) 및 본딩 컨택트(745)를 둘러싸며 그들을 전기적으로 분리하는 유전체를 포함할 수 있다. 몇몇 실시형태에 따르면, 본딩 컨택트(745)는 제2 본딩 계면(711)에서 본딩 컨택트(741)와 접촉한다. 제2 반도체 구조체(705)는 제2 본딩 계면(711)에서 전면 대 전면 방식으로 제3 반도체 구조체(707)의 상단 상에서 본딩될 수 있다. 몇몇 실시형태에서, 제2 본딩 계면(711)은 하이브리드 본딩의 결과로서 본딩 층(743과 739) 사이에서 배치된다. 몇몇 실시형태에서, 제2 본딩 계면(711)은 본딩 층(743 및 739)이 만나서 본딩되는 장소이다. 실제로, 제2 본딩 계면(711)은, 제2 반도체 구조체(705)의 본딩 층(743)의 하단 표면 및 제3 반도체 구조체(707)의 본딩 층(739)의 상단 표면의 일부를 포함하는 소정의 두께를 갖는 층일 수 있다.
몇몇 실시형태에서, 3D 메모리 디바이스(701)의 제2 반도체 구조체(705)는 전기 신호를 전달하기 위해 본딩 층(743) 위에서 상호 접속 층(747)을 또한 포함한다. 상호 접속 층(747)은, 상호 접속 라인 및 비아 컨택트를 비롯한, 복수의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(747) 내의 상호 접속부는, 비트 라인 컨택트 및 워드 라인 컨택트와 같은 로컬 상호 접속부를 또한 포함한다.
도 7b에서 도시되는 바와 같이, 3D 메모리 디바이스(701)의 제2 반도체 구조체(705)는 상호 접속 층(747) 위에서 DRAM 셀(749)의 어레이를 더 포함할 수 있다. 몇몇 실시형태에서, 각각의 DRAM 셀(749)은 DRAM 선택 트랜지스터(751) 및 커패시터(753)를 포함한다. DRAM 셀(749)은 하나의 트랜지스터 및 하나의 커패시터로 구성되는 1T1C 셀일 수 있다. DRAM 셀(749)은 2T1C 셀, 3T1C 셀, 등등과 같은 임의의 적절한 구성일 수도 있다는 것이 이해된다. 몇몇 실시형태에서, DRAM 선택 트랜지스터(751)는 반도체 층(759) 상에서 형성되는데, 여기서 DRAM 선택 트랜지스터(751)의 전체 또는 일부는 반도체 층(759) 내에서 및/또는 반도체 층(759) 바로 상에서 형성된다. 몇몇 실시형태에서, 커패시터(753)는 DRAM 선택 트랜지스터(751) 아래에서 배치된다. 각각의 커패시터(753)는 두 개의 전극을 포함하는데, 몇몇 실시형태에 따르면, 그 중 하나는 각각의 DRAM 선택 트랜지스터(751)의 하나의 노드에 전기적으로 접속된다. 몇몇 실시형태에 따르면, 각각의 DRAM 선택 트랜지스터(751)의 다른 노드는 DRAM의 비트 라인(755)에 전기적으로 접속된다. 각각의 커패시터(753)의 다른 전극은 공통 플레이트(757), 예를 들면, 공통 접지에 전기적으로 접속될 수 있다. DRAM 셀(749)의 구조체 및 구성은 도 7b의 예로 제한되지 않으며 임의의 적절한 구조체 및 구성을 포함할 수도 있다는 것이 이해된다.
몇몇 실시형태에서, 제2 반도체 구조체(705)는 DRAM 셀(749)의 어레이 위에 배치되는 반도체 층(759)을 더 포함한다. 반도체 층(759)은 DRAM 셀(749)의 어레이가 상부에 형성되는 박형화된 기판일 수 있다. 몇몇 실시형태에서, 반도체 층(759)은 단결정 실리콘을 포함한다. 반도체 층(759)은, 분리 영역(예를 들면, STI) 및 도핑된 영역(예를 들면, DRAM 선택 트랜지스터(751)의 소스 및 드레인, 도시되지 않음)을 또한 포함할 수 있다.
도 7b에서 도시되는 바와 같이, 3D 메모리 디바이스(701)의 제2 반도체 구조체(705)는 반도체 층(759) 위에서 패드 아웃 상호 접속 층(761)을 더 포함할 수 있다. 패드아웃 상호 접속 층(761)은, 하나 이상의 ILD 층에서 상호 접속부, 예를 들면, 컨택트 패드(763)를 포함할 수 있다. 패드 아웃 상호 접속 층(761) 및 상호 접속 층(747)은 반도체 층(759)의 양쪽 면 상에서 형성될 수 있다. 몇몇 실시형태에서, 패드 아웃 상호 접속 층(761)에서의 상호 접속부는, 예를 들면, 패드 아웃 목적을 위해, 3D 메모리 디바이스(701)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. 몇몇 실시형태에서, 제2 반도체 구조체(705)는 패드 아웃 상호 접속 층(761)과 상호 접속 층(747)을 전기적으로 접속하기 위해 반도체 층(759)을 통해 연장되는 하나 이상의 컨택트(765)를 더 포함한다. 유사하게, 몇몇 실시형태에서, 제3 반도체 구조체(707)는 제3 반도체 구조체(707) 내의 상호 접속 층(737)과 제1 반도체 구조체(703) 내의 상호 접속 층(723)을 전기적으로 접속하기 위해 반도체 층(733)을 통해 연장되는 하나 이상의 컨택트(767)를 더 포함한다.
결과적으로, SRAM 셀(735)의 어레이(및 만약 있다면 주변장치 회로)는 컨택트(767), 상호 접속 층(723)뿐만 아니라, 본딩 컨택트(731 및 727)를 통해 3D NAND 메모리 스트링(717)의 어레이에 전기적으로 접속될 수 있다. SRAM 셀(735)의 어레이(및 만약 있다면 주변장치 회로)는 상호 접속 층(747 및 737)뿐만 아니라 본딩 컨택트(745 및 741)를 통해 DRAM 셀(749)의 어레이에 전기적으로 접속될 수 있다. NAND 메모리 스트링(717)의 어레이는 컨택트(767), 상호 접속 층(723, 737, 및 747), 뿐만 아니라 본딩 컨택트(745, 741, 731, 및 727)를 통해 DRAM 셀(749)의 어레이에 전기적으로 접속될 수 있다. 또한, SRAM 셀(735)의 어레이, 3D NAND 메모리 스트링(717)의 어레이, 및 DRAM 셀(749)의 어레이는 컨택트(765) 및 패드 아웃 상호 접속 층(761)을 통해 외부 회로에 전기적으로 접속될 수 있다.
도 7a 및 도 7b에서의 3D 메모리 디바이스(700 및 701)가 도 1 및 도 2에서의 3D 메모리 디바이스(100 및 200)의 예를 각각 예시하지만, 도 3 및 도 4에서의 3D 메모리 디바이스(300 및 400)는, 여기서는 반복되지 않는 도 7a 및 도 7b와 관련하여 상기에서 설명되는 것과 동일한 맥락에서 구현될 수도 있다는 것이 이해된다.
도 8a 및 도 8b는, 몇몇 실시형태에 따른, SRAM 및 주변장치 회로를 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 예시한다. 도 9a 및 도 9b는, 몇몇 실시형태에 따른, 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 예시한다. 도 10a 내지 도 10c는, 몇몇 실시형태에 따른, DRAM 셀을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 프로세스를 예시한다. 도 11a 및 도 11b는, 몇몇 실시형태에 따른, 예시적인 본딩된 구조체를 형성하기 위한 제조 프로세스를 예시한다. 도 12a 및 도 12b는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 예시적인 3D 메모리 디바이스에 대한 제조 프로세스를 예시한다. 도 16a 및 도 16b는, 몇몇 실시형태에 따른, 이종 메모리를 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(1600)의 플로우차트를 예시한다. 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 내지 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 16a, 및 도 16b에서 묘사되는 반도체 디바이스의 예는, 도 7a 및 도 7b에서 묘사되는 3D 메모리 디바이스(700 및 701)를 포함한다. 방법(1600)에서 도시되는 동작은 망라하는 것은 아니다는 것 및 예시된 동작 중 임의의 것 이전에, 그 이후에, 또는 그들 사이에서 다른 동작이 역시 수행될 수 있다는 것이 이해된다. 게다가, 동작 중 일부는 동시에 수행될 수 있거나 또는 도 16a 및 도 16b에서 도시되는 것과는 상이한 순서로 수행될 수 있다.
도 9a 및 도 9b에서 묘사되는 바와 같이, 3D NAND 메모리 스트링의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체가 형성된다. 도 10a 내지 도 10c에서 묘사되는 바와 같이, DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체가 형성된다. 도 8a 및 도 8b에서 묘사되는 바와 같이, SRAM 셀의 어레이, 주변장치 회로, 및 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층을 포함하는 제3 반도체 구조체가 형성된다. 도 11a 및 도 11b에서 묘사되는 바와 같이, 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체는 전면 대 전면 방식으로 본딩되어, 제1 및 제2 본딩 층 중 하나와 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성한다. 도 12a 및 도 12b에서 묘사되는 바와 같이, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체는 전면 대 전면 방식으로 본딩되어 제1 및 제2 본딩 층 중 다른 하나와 제4 본딩 층 사이에서 제2 본딩 계면을 형성한다.
도 16a를 참조하면, 방법(1600)은, NAND 메모리 셀의 어레이가 제1 기판 위에서 형성되는 동작(1602)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링의 어레이일 수 있다. 몇몇 실시형태에서, NAND 메모리 셀의 어레이의 주변장치 회로가 제1 기판 상에서 또한 형성된다.
도 9a에서 예시되는 바와 같이, 인터리빙된 희생 층(도시되지 않음) 및 유전체 층(908)이 실리콘 기판(902) 위에서 형성된다. 인터리빙된 희생 층 및 유전체 층(908)은 유전체 스택(도시되지 않음)을 형성할 수 있다. 몇몇 실시형태에서, 각각의 희생 층은 실리콘 질화물의 층을 포함하고, 각각의 유전체 층(908)은 실리콘 산화물의 층을 포함한다. 인터리빙된 희생 층 및 유전체 층(908)은 화학적 증착(chemical vapor deposition; CVD), 물리적 증착(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 형성될 수 있다. 몇몇 실시형태에서, 메모리 스택(904)은 게이트 대체 프로세스, 예를 들면, 유전체 층(908)에 대해 선택적인 희생 층의 습식/건식 에칭을 사용하여 희생 층을 전도체 층(906)으로 대체하고 결과적으로 나타나는 리세스를 전도체 층(906)으로 충진하는 것에 의해 형성될 수 있다. 결과적으로, 메모리 스택(904)은 인터리빙된 전도체 층(906) 및 유전체 층(908)을 포함할 수 있다. 몇몇 실시형태에서, 각각의 전도체 층(906)은 텅스텐의 층과 같은 금속 층을 포함한다. 메모리 스택(904)은, 다른 실시형태에서, 게이트 대체 프로세스 없이 전도체 층(예를 들면, 도핑된 폴리실리콘 층) 및 유전체 층(예를 들면, 실리콘 산화물 층)을 교대로 퇴적하는 것에 의해 형성될 수도 있다는 것이 이해된다. 몇몇 실시형태에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(904)과 실리콘 기판(902) 사이에서 형성된다.
도 9a에서 예시되는 바와 같이, 3D NAND 메모리 스트링(910)이 실리콘 기판(902) 위에서 형성되는데, 그 각각은 메모리 스택(904)의 인터리빙된 전도체 층(906) 및 유전체 층(908)을 통해 수직으로 연장된다. 몇몇 실시형태에서, 3D NAND 메모리 스트링(910)을 형성하기 위한 제조 프로세스는, 딥 반응성 이온 에칭(deep reactive-ion etching; DRIE)과 같은 습식 에칭 및/또는 건식 에칭을 사용하여 메모리 스택(904)을 통해 실리콘 기판(902) 안으로 채널 홀을 형성하는 것, 후속하여, 실리콘 기판(902)으로부터 채널 홀의 하부 부분에서 플러그(912)를 에피택셜하게 성장시키는 것을 포함한다. 몇몇 실시형태에서, 3D NAND 메모리 스트링(910)을 형성하기 위한 제조 프로세스는, 후속하여, ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 퇴적 프로세스를 사용하여, 채널 홀을, 복수의 층, 예컨대 메모리 막(914)(예를 들면, 터널링 층, 저장 층, 및 차단 층) 및 반도체 층(916)으로 충진하는 것을 또한 포함한다. 몇몇 실시형태에서, 3D NAND 메모리 스트링(910)을 형성하기 위한 제조 프로세스는, 3D NAND 메모리 스트링(910)의 상부 단부에서 리세스를 에칭하는 것에 의해 채널 홀의 상부 부분에서 다른 플러그(918)를 형성하는 것, 후속하여, ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 퇴적 프로세스를 사용하여, 리세스를 반도체 재료로 충진하는 것을 더 포함한다.
방법(1600)은, 도 16a에서 예시되는 바와 같이, 동작(1604)으로 진행되는데, 여기서는, 제1 상호 접속 층이 NAND 메모리 셀의 어레이 위에서 형성된다. 제1 상호 접속 층은 하나 이상의 ILD 층에서 제1 복수의 상호 접속부를 포함할 수 있다. 도 9b에서 예시되는 바와 같이, 상호 접속 층(920)은 메모리 스택(904) 및 3D NAND 메모리 스트링(910)의 어레이 위에서 형성될 수 있다. 상호 접속 층(920)은 3D NAND 메모리 스트링(910)의 어레이와의 전기적 접속을 만들기 위해, 복수의 ILD 층에서 MEOL 및/또는 BEOL의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(920)은 다수의 ILD 층 및 다수의 프로세스에서 그 내부에 형성되는 상호 접속부를 포함한다. 예를 들면, 상호 접속 층(920) 내의 상호 접속부는, CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 퇴적되는 전도성 재료를 포함할 수 있다. 상호 접속부를 형성하기 위한 제조 프로세스는, 포토리소그래피, 화학적 기계적 연마(chemical mechanical polishing; CMP), 습식/건식 에칭, 또는 임의의 다른 적절한 프로세스를 또한 포함할 수 있다. ILD 층은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 퇴적되는 유전체 재료를 포함할 수 있다. 도 9b에서 예시되는 ILD 층 및 상호 접속부는 일괄적으로 상호 접속 층(920)으로서 지칭될 수 있다.
방법(1600)은, 도 16a에서 예시되는 바와 같이, 동작(1606)으로 진행되는데, 여기서는, 제1 상호 접속 층 위에서 제1 본딩 층이 형성된다. 제1 본딩 층은 복수의 제1 본딩 컨택트를 포함할 수 있다. 도 9b에서 예시되는 바와 같이, 본딩 층(922)이 상호 접속 층(920) 위에서 형성된다. 본딩 층(922)은 유전체에 의해 둘러싸이는 복수의 본딩 컨택트(924)를 포함할 수 있다. 몇몇 실시형태에서, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 상호 접속 층(920)의 상단 표면 상에서 유전체 층이 퇴적된다. 그 다음, 패턴화 프로세스(예를 들면, 포토리소그래피 및 유전체 층 내의 유전체 재료의 건식/습식 에칭)를 사용하여 유전체 층을 통해 컨택트 홀을 먼저 패턴화하는 것에 의해, 유전체 층을 통과하는 그리고 상호 접속 층(920) 내의 상호 접속부와 접촉하는 본딩 컨택트(924)가 형성될 수 있다. 컨택트 홀은 전도체(예를 들면, 구리)로 충진될 수 있다. 몇몇 실시형태에서, 컨택트 홀을 충진하는 것은, 전도체를 퇴적하기 이전에, 접착(글루) 층, 배리어 층, 및/또는 씨드 층을 퇴적하는 것을 포함한다.
방법(1600)은, 도 16a에서 예시되는 바와 같이, 동작(1608)으로 진행되는데, 여기서는, DRAM 셀의 어레이가 제2 기판 위에서 형성된다. 제2 기판은 실리콘 기판일 수 있다. 몇몇 실시형태에서, DRAM 셀의 어레이를 형성하기 위해, 복수의 트랜지스터가 제2 기판 상에서 형성되고, 복수의 커패시터가 트랜지스터 위에서 그리고 트랜지스터와 접촉하여 형성된다. 몇몇 실시형태에서, DRAM 셀의 어레이의 주변장치 회로가 제2 기판 상에서 또한 형성된다.
도 10a에서 예시되는 바와 같이, 복수의 트랜지스터(1004)가 실리콘 기판(1002) 상에서 형성된다. 트랜지스터(1004)는, 포토리소그래피, 건식/습식 에칭, 박막 퇴적, 열 성장, 주입, CMP, 및 임의의 다른 적절한 프로세스를 포함하는, 그러나 이들로 제한되지는 않는 복수의 프로세스에 의해 형성될 수 있다. 몇몇 실시형태에서, 예를 들면, 트랜지스터(1004)의 소스 및/또는 드레인 영역으로서 기능하는 도핑된 영역이, 이온 주입 및/또는 열 확산에 의해 실리콘 기판(1002)에서 형성된다. 몇몇 실시형태에서, 습식/건식 에칭 및 박막 퇴적에 의해 실리콘 기판(1002)에서 분리 영역(예를 들면, STI)이 또한 형성된다.
도 10b에서 예시되는 바와 같이, 복수의 커패시터(1006)가 트랜지스터(1004), 즉 DRAM 선택 트랜지스터(1004) 위에서 그리고 그들과 접촉하여 형성된다. 각각의 커패시터(1006)는, 예를 들면, 커패시터(1006)의 하나의 전극을 각각의 DRAM 선택 트랜지스터(1004)의 하나의 노드와 전기적으로 접속하는 것에 의해, 1T1C 메모리 셀을 형성하기 위해, 각각의 DRAM 선택 트랜지스터(1004)와 정렬되도록 포토리소그래피에 의해 패턴화될 수 있다. 몇몇 실시형태에서, DRAM 선택 트랜지스터(1004) 및 커패시터(1006)를 전기적으로 접속하기 위해 비트 라인(1007) 및 공통 플레이트(1009)가 역시 형성된다. 커패시터(1006)는, 포토리소그래피, 건식/습식 에칭, 박막 퇴적, 열 성장, 주입, CMP, 및 임의의 다른 적절한 프로세스를 포함하는, 그러나 이들로 제한되지는 않는 복수의 프로세스에 의해 형성될 수 있다. 그에 의해, DRAM 셀(1008)의 어레이(각각은 DRAM 선택 트랜지스터(1004) 및 커패시터(1006)를 구비함)가 형성된다.
방법(1600)은, 도 16a에서 예시되는 바와 같이, 동작(1610)으로 진행되는데, 여기서는, 제2 상호 접속 층이 DRAM 셀의 어레이 위에서 형성된다. 제2 상호 접속 층은 하나 이상의 ILD 층에서 제2 복수의 상호 접속부를 포함할 수 있다. 도 10c에서 예시되는 바와 같이, 상호 접속 층(1014)은 DRAM 셀(1008)의 어레이 위에서 형성될 수 있다. 상호 접속 층(1014)은, DRAM 셀(1008)의 어레이와의 전기적 접속을 만들기 위해, 복수의 ILD 층에서 MEOL 및/또는 BEOL의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(1014)은 다수의 ILD 층 및 다수의 프로세스에서 그 내부에 형성되는 상호 접속부를 포함한다. 예를 들면, 상호 접속 층(1014) 내의 상호 접속부는, CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 퇴적되는 전도성 재료를 포함할 수 있다. 상호 접속부를 형성하기 위한 제조 프로세스는, 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 프로세스를 또한 포함할 수 있다. ILD 층은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 퇴적되는 유전체 재료를 포함할 수 있다. 도 10c에서 예시되는 ILD 층 및 상호 접속부는 일괄적으로 상호 접속 층(1014)으로서 지칭될 수 있다.
방법(1600)은, 도 16a에서 예시되는 바와 같이, 동작(1612)으로 진행되는데, 여기서는, 제2 상호 접속 층 위에서 제2 본딩 층이 형성된다. 제2 본딩 층은 복수의 제2 본딩 컨택트를 포함할 수 있다. 도 10c에서 예시되는 바와 같이, 본딩 층(1016)이 상호 접속 층(1014) 위에서 형성된다. 본딩 층(1016)은 유전체에 의해 둘러싸이는 복수의 본딩 컨택트(1018)를 포함할 수 있다. 몇몇 실시형태에서, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 상호 접속 층(1014)의 상단 표면 상에서 유전체 층이 퇴적된다. 그 다음, 패턴화 프로세스(예를 들면, 포토리소그래피 및 유전체 층 내의 유전체 재료의 건식/습식 에칭)를 사용하여 유전체 층을 통해 컨택트 홀을 먼저 패턴화하는 것에 의해, 유전체 층을 통과하는 그리고 상호 접속 층(1014) 내의 상호 접속부와 접촉하는 본딩 컨택트(1018)가 형성될 수 있다. 컨택트 홀은 전도체(예를 들면, 구리)로 충진될 수 있다. 몇몇 실시형태에서, 컨택트 홀을 충진하는 것은, 전도체를 퇴적하기 이전에, 접착(글루) 층, 배리어 층, 및/또는 씨드 층을 퇴적하는 것을 포함한다.
방법(1600)은, 도 16a에서 예시되는 바와 같이, 동작(1614)으로 진행되는데, 여기서는, SRAM 셀의 어레이가 제3 기판 상에서 형성된다. 제3 기판은 실리콘 기판일 수 있다. 몇몇 실시형태에서, SRAM 셀의 어레이를 형성하기 위해, 복수의 트랜지스터가 제3 기판 상에서 형성된다. 몇몇 실시형태에서, SRAM 셀의 어레이, NAND 메모리 셀의 어레이, 또는 DRAM 셀의 어레이 중 적어도 하나의 주변장치 회로가 또한 제3 기판 상에서 또한 형성된다.
도 8a에서 예시되는 바와 같이, 포토리소그래피, 건식/습식 에칭, 박막 퇴적, 열 성장, 주입, CMP, 및 임의의 다른 적절한 프로세스를 포함하는, 그러나 이들로 제한되지는 않는 복수의 프로세스에 의해, 복수의 트랜지스터(804)가 실리콘 기판(802) 상에서 형성된다. 몇몇 실시형태에서, 예를 들면, 트랜지스터(804)의 소스 영역 및/또는 드레인 영역으로서 기능하는 도핑된 영역이, 이온 주입 및/또는 열 확산에 의해 실리콘 기판(802)에서 형성된다. 몇몇 실시형태에서, 습식/건식 에칭 및 박막 퇴적에 의해 실리콘 기판(802)에서 분리 영역(예를 들면, STI)이 또한 형성된다. 트랜지스터(804)는 실리콘 기판(802) 상에서 디바이스 층(806)을 형성할 수 있다. 몇몇 실시형태에서, 디바이스 층(806)은 SRAM 셀(803)의 어레이 및 주변장치 회로(805)를 포함한다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1616)으로 진행되는데, 여기서는, 제3 상호 접속 층이 SRAM 셀의 어레이 위에서 형성된다. 제3 상호 접속 층은 하나 이상의 ILD 층에서 제3 복수의 상호 접속부를 포함할 수 있다. 도 8b에서 예시되는 바와 같이, SRAM 셀(803)의 어레이를 포함하는 디바이스 층(806) 위에서 상호 접속 층(814)이 형성될 수 있다. 상호 접속 층(814)은 디바이스 층(806)과의 전기적 접속을 만들기 위해 복수의 ILD 층에서 MEOL 및/또는 BEOL의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(814)은 다수의 ILD 층 및 다수의 프로세스에서 그 내부에 형성되는 상호 접속부를 포함한다. 예를 들면, 상호 접속 층(814) 내의 상호 접속부는, CVD, PVD, ALD, 전기 도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 퇴적되는 전도성 재료를 포함할 수 있다. 상호 접속부를 형성하기 위한 제조 프로세스는, 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 프로세스를 또한 포함할 수 있다. ILD 층은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 퇴적되는 유전체 재료를 포함할 수 있다. 도 8b에서 예시되는 ILD 층 및 상호 접속부는 일괄적으로 상호 접속 층(814)으로서 지칭될 수 있다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1618)으로 진행되는데, 여기서는, 제3 본딩 층이 제3 상호 접속 층 위에서 형성된다. 제3 본딩 층은 복수의 제3 본딩 컨택트를 포함할 수 있다. 도 8b에서 예시되는 바와 같이, 본딩 층(816)이 상호 접속 층(814) 위에서 형성된다. 본딩 층(816)은 유전체에 의해 둘러싸이는 복수의 본딩 컨택트(818)를 포함할 수 있다. 몇몇 실시형태에서, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해 상호 접속 층(814)의 상단 표면 상에서 유전체 층이 퇴적된다. 그 다음, 패턴화 프로세스(예를 들면, 포토리소그래피 및 유전체 층 내의 유전체 재료의 건식/습식 에칭)를 사용하여 유전체 층을 통해 컨택트 홀을 먼저 패턴화하는 것에 의해, 유전체 층을 통과하는 그리고 상호 접속 층(814) 내의 상호 접속부와 접촉하는 본딩 컨택트(818)가 형성될 수 있다. 컨택트 홀은 전도체(예를 들면, 구리)로 충진될 수 있다. 몇몇 실시형태에서, 컨택트 홀을 충진하는 것은, 전도체를 퇴적하기 이전에, 배리어 층, 접착제 층, 및/또는 씨드 층을 퇴적하는 것을 포함한다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1620)으로 진행되는데, 여기서는, 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체가 전면 대 전면 방식으로 본딩되어, 제1 및 제2 본딩 층 중 하나와 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성한다. 몇몇 실시형태에서, 제1 및 제2 반도체 구조체 중 하나는 본딩된 구조체에서 제3 반도체 구조체 위에 있다. 몇몇 실시형태에서, 제3 본딩 컨택트는 제1 본딩 계면에서 제1 및 제2 본딩 컨택트 중 하나와 접촉한다. 본딩은 하이브리드 본딩일 수 있다. 몇몇 실시형태에서, 제1 및 제3 반도체 구조체가 본딩된다. 몇몇 실시형태에서, 제2 및 제3 반도체 구조체가 본딩된다.
도 11a에서 예시되는 바와 같이, 실리콘 기판(902) 및 그 상에 형성되는 컴포넌트(예를 들면, 메모리 스택(904) 및 이들을 관통하여 형성되는 3D NAND 메모리 스트링(910)의 어레이)는 윗면이 아래로 뒤집혀 있다. 하방을 향하는 본딩 층(922)이 상방을 향하는 본딩 층(816)과, 즉 전면 대 전면 방식으로 본딩되고, 그에 의해, (도 11b에서 도시되는 바와 같이) 제1 본딩 계면(1102)을 형성한다. 즉, 실리콘 기판(902) 및 그 상에 형성되는 컴포넌트는, 실리콘 기판(802) 및 그 상에 형성되는 컴포넌트와 전면 대 전면 방식으로 본딩될 수 있다. 몇몇 실시형태에서, 본딩 이전에, 처리 프로세스, 예를 들면, 플라즈마 처리, 습식 처리 및/또는 열 처리가 본딩 표면에 적용된다. 도 11a에서 도시되지는 않지만, 실리콘 기판(1002) 및 그 상에 형성되는 컴포넌트(예를 들면, DRAM 셀(1008)의 어레이)는 윗면이 아래로 뒤집힐 수도 있고, 몇몇 다른 실시형태에서, 하방을 향하는 본딩 층(1016)이 상방을 향하는 본딩 층(816)과, 즉, 전면 대 전면 방식으로 본딩될 수 있다. 본딩 이후, 본딩 층(922) 내의 본딩 컨택트(924) 및 본딩 층(816) 내의 본딩 컨택트(818)는 정렬되어 서로 접촉하고, 그 결과, 메모리 스택(904) 및 이들을 관통하여 형성되는 3D NAND 메모리 스트링(910)의 어레이는 디바이스 층(806)(예를 들면, 그 내부의 SRAM 셀(803)의 어레이 및 주변장치 회로(805))에 전기적으로 접속될 수 있다. 도 11b에서 예시되는 바와 같은 본딩 이후에, 디바이스 층(806)(예를 들면, 그 내부의 SRAM 셀(803)의 어레이 및 주변장치 회로(805))과 메모리 스택(904)(및 이들을 관통하여 형성되는 3D NAND 메모리 스트링(910)의 어레이) 사이에서 제1 본딩 계면(1102)이 형성될 수 있다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1622)으로 진행되는데, 여기서는, 본딩된 구조체 내의 제3 기판이 박형화되어 반도체 층을 형성한다. 몇몇 실시형태에서, 박형화된 제3 기판을 통해 수직으로 연장되는 컨택트가 제3 상호 접속 층과 접촉하도록 형성된다.
도 11b에서 예시되는 바와 같이, 본딩 이후 실리콘 기판(802)은 (도 11a에서 도시되는 바와 같이) 박형화되고, 그 결과, 박형화된 실리콘 기판(802)은, 반도체 층(1104), 예를 들면, 단결정 실리콘 층으로서 기능할 수 있다. 하나의 예에서, 반도체 층(1104)의 두께는, 예를 들면, 에칭 및 CMP 프로세스의 조합을 사용하여, 약 1 ㎛와 약 20 ㎛ 사이, 예컨대 1 ㎛와 20 ㎛ 사이(예를 들면, 1 ㎛, 2 ㎛, 3 ㎛, 4 ㎛, 5 ㎛, 6 ㎛, 7 ㎛, 8 ㎛, 9 ㎛, 10 ㎛, 15 ㎛, 20 ㎛, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있을 수도 있다. 몇몇 실시형태에서, 추가적인 에칭 프로세스를 추가로 적용하는 것에 의해, 반도체 층(1104)의 두께는 1 ㎛ 미만으로, 예를 들면, 미크론 이하의 범위 내로 추가로 감소될 수 있다는 것이 이해된다. 도 11b에서 예시되는 바와 같이, 반도체 층(1104)을 통해 수직으로 연장되는 컨택트(1107)는 건식 에칭 및/또는 습식을 사용하여, 후속하여, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막, 예를 들면, 금속 막 퇴적 프로세스를 사용하여 형성된다. 그에 의해 형성되는 컨택트(1107)는 전기적 접속을 만들기 위해 상호 접속 층(814) 내의 상호 접속부와 접촉할 수 있다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1624)으로 진행되는데, 여기서는, 제4 본딩 층이 박형화된 제3 기판 상에서 형성되고 컨택트와 접촉한다. 제4 본딩 층은 복수의 제4 본딩 컨택트를 포함할 수 있다. 몇몇 실시형태에서, 제3 본딩 층 및 제4 본딩 층은 SRAM 셀의 어레이의 양쪽 면 상에 있다.
도 11b에서 예시되는 바와 같이, 본딩 층(1106)이 반도체 층(1104) 상에서 형성된다. 본딩 층(1106)은, 상호 접속 층(814) 내의 상호 접속부와의 전기적 접속을 만들기 위해, 유전체에 의해 둘러싸이며 컨택트(1107)와 접촉하는 복수의 본딩 컨택트(1108)를 포함할 수 있다. 본딩 층(816 및 1106)은, 몇몇 실시형태에 따른, SRAM 셀(803)의 어레이를 포함하는 디바이스 층(806)의 양쪽 면 상에 있다. 몇몇 실시형태에서, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 하나 이상의 박막 퇴적 프로세스에 의해, 반도체 층(1104) 상에서 유전체 층이 퇴적된다. 그 다음, 패턴화 프로세스(예를 들면, 포토리소그래피 및 유전체 층 내의 유전체 재료의 건식/습식 에칭)를 사용하여 유전체 층을 통해 컨택트 홀을 먼저 패턴화하는 것에 의해, 유전체 층을 통과하는 그리고 상호 접속 층(814) 내의 상호 접속부와 접촉하는 본딩 컨택트(1108)가 형성될 수 있다. 컨택트 홀은 전도체(예를 들면, 구리)로 충진될 수 있다. 몇몇 실시형태에서, 컨택트 홀을 충진하는 것은, 전도체를 퇴적하기 이전에, 배리어 층, 접착제 층, 및/또는 씨드 층을 퇴적하는 것을 포함한다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1626)으로 진행되는데, 여기서는, 본딩된 구조체 및 제1 및 제2 반도체 구조체 중 다른 하나가 전면 대 전면 방식으로 본딩되어, 제4 본딩 층과 제1 및 제2 본딩 층 중 다른 하나 사이에서 제2 본딩 계면을 형성한다. 몇몇 실시형태에서, 본딩된 구조체는, 본딩 이후에, 제1 및 제2 반도체 구조체 중 다른 하나 위에 있다. 몇몇 실시형태에서, 제4 본딩 컨택트는 제2 본딩 계면에서 제1 및 제2 본딩 컨택트 중 하나와 접촉한다. 본딩은 하이브리드 본딩일 수 있다. 몇몇 실시형태에서, 본딩된 구조체 및 제1 반도체 구조체가 본딩된다. 몇몇 실시형태에서, 본딩된 구조체 및 제2 반도체 구조체가 본딩된다.
도 12a에서 예시되는 바와 같이, 하방을 향하는 본딩 층(1106)이 상방을 향하는 실리콘 기판(1002) 위의 본딩 층(1016)과, 즉 전면 대 전면 방식으로, 본딩되고, 그에 의해, (도 12b에서 도시되는 바와 같은) 제2 본딩 계면(1202)을 형성한다. 즉, 실리콘 기판(902) 및 그 상에 형성되는 컴포넌트(즉, 도 11b에서의 본딩된 구조체)은 실리콘 기판(1002) 및 그 상에 형성되는 컴포넌트(예를 들면, DRAM 셀(1008)의 어레이)와 전면 대 전면 방식으로 본딩될 수 있다. 몇몇 실시형태에서, 본딩 이전에, 처리 프로세스, 예를 들면, 플라즈마 처리, 습식 처리 및/또는 열 처리가 본딩 표면에 적용된다. 본딩 이후, 본딩 층(1106) 내의 본딩 컨택트(1108) 및 본딩 층(1016) 내의 본딩 컨택트(1018)는 정렬되어 서로 접촉하고, 그 결과, 3D NAND 메모리 스트링(910)의 어레이 및 디바이스 층(806)(예를 들면, 그 내부의 SRAM 셀(803)의 어레이 및 주변장치 회로(805))는 DRAM 셀(1008)의 어레이에 전기적으로 접속될 수 있다. 제2 본딩 계면(1202)은, 도 12b에서 예시되는 바와 같은 본딩 이후에 디바이스 층(806)(예를 들면, 그 내부의 SRAM 셀(803)의 어레이 및 주변장치 회로(805))과 DRAM 셀(1008)의 어레이 사이에서 형성될 수 있다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1628)으로 진행되는데, 여기서는, 제1 기판 또는 제2 기판이 박형화되어 다른 반도체 층을 형성한다. 도 11b에서 예시되는 바와 같이, 본딩 이후 본딩된 칩의 상단에 있는(예를 들면, 도 12a에서 도시되는 바와 같이 실리콘 기판(1002) 위에 있는) 실리콘 기판(902)은 박형화되고, 그 결과, 박형화된 실리콘 기판(902)은, 반도체 층(1204), 예를 들면, 단결정 실리콘 층으로서 기능할 수 있다. 하나의 예에서, 반도체 층(1204)의 두께는, 예를 들면, 에칭 및 CMP 프로세스의 조합을 사용하여, 약 1 ㎛ 내지 약 20 ㎛ 사이, 예컨대 1 ㎛와 20 ㎛ 사이(예를 들면, 1 ㎛, 2 ㎛, 3 ㎛, 4 ㎛, 5 ㎛, 6 ㎛, 7 ㎛, 8 ㎛, 9 ㎛, 10 ㎛, 15 ㎛, 20 ㎛, 이들 값 중 임의의 것에 의한 하한에 의해 경계가 지정되는 임의의 범위, 또는 이들 값 중 임의의 두 개에 의해 정의되는 임의의 범위)에 있을 수도 있다. 몇몇 실시형태에서, 추가적인 에칭 프로세스를 추가로 적용하는 것에 의해, 반도체 층(1204)의 두께는 1 ㎛ 미만으로, 예를 들면, 미크론 이하의 범위 내로 추가로 감소될 수 있다는 것이 이해된다. 실리콘 기판(1002)이 본딩된 칩의 상단에 있는(예를 들면, 실리콘 기판(902) 위에 있는) 기판인 경우, 실리콘 기판(1002)을 박형화하는 것에 의해 다른 반도체 층이 형성될 수도 있다는 것이 추가로 이해된다.
방법(1600)은, 도 16b에서 예시되는 바와 같이, 동작(1630)으로 진행하는데, 여기서는, 반도체 층 위에서 패드 아웃 상호 접속 층이 형성된다. 도 12b에서 예시되는 바와 같이, 패드 아웃 상호 접속 층(1206)이 반도체 층(1204) 위에서 형성된다. 패드 아웃 상호 접속 층(1206)은, 하나 이상의 ILD 층에서 형성되는 상호 접속부, 예컨대 패드 컨택트(1208)를 포함할 수 있다. 패드 컨택트(1208)는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 전도성 재료를 포함할 수 있다. ILD 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전율 유전체, 또는 이들의 임의의 조합을 포함하는, 그러나 이들로 제한되지는 않는 유전체 재료를 포함할 수 있다. 몇몇 실시형태에서, 본딩 및 박형화 이후, 예를 들면, 습식/건식 에칭에 의해, 후속하여, 전도성 재료를 퇴적하는 것에 의해, 반도체 층(1204)을 통해 수직으로 연장되는 컨택트(1210)가 형성된다. 컨택트(1210)는 패드 아웃 상호 접속 층(1206) 및 상호 접속 층(920) 내의 상호 접속부와 접촉할 수 있다.
도 8a, 도 8b, 도 9a, 도 9b, 도 10a 내지 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 16a, 및 도 16b에서 묘사되는 반도체 디바이스가 도 1 및 도 2에서 묘사되는 3D 메모리 디바이스(100 및 200)를 포함하지만, 도 3 및 도 4에서의 3D 메모리 디바이스(300 및 400)는, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a 내지 도 10c, 도 11a, 도 11b, 도 12a, 도 12b, 도 16a, 및 도 16b와 관련하여 상기에서 설명되는 바와 동일한 맥락에서 구현될 수도 있다는 것이 이해되는데, 이들은 여기서는 반복되지 않는다.
본 명세서에서 개시되는 DRAM은 몇몇 실시형태에서 다중 스택 DRAM 셀을 포함할 수도 있다는 것이 이해된다. 예를 들면, 도 13은, 몇몇 실시형태에 따른, 다중 스택 DRAM 셀을 갖는 예시적인 반도체 구조체(1300)의 단면을 예시한다. DRAM 셀을 포함하는 반도체 구조체(704 및 1300) 둘 모두에서 유사한 구조체(예를 들면, 재료, 제조 프로세스, 기능, 등등)의 세부 사항은 반복되지 않는다. 몇몇 실시형태에 따르면, 반도체 구조체(1300)는 제1 DRAM 스택(1302) 및 제1 DRAM 스택(1302) 위의 제2 DRAM 스택(1304)을 포함한다. 도 13에서 도시되는 바와 같이, 제1 DRAM 스택(1302)은 기판(1306) 및 기판(1306) 위의 DRAM 셀(1308)의 어레이를 포함할 수 있다. 몇몇 실시형태에서, 각각의 DRAM 셀(1308)은 기판(1306) 상에서 형성되는 DRAM 선택 트랜지스터(1310) 및 DRAM 선택 트랜지스터(1310) 위에 있으며 그것과 접촉하는 커패시터(1312)를 포함한다. 제1 DRAM 스택(1302)은 DRAM 선택 트랜지스터(1310)와 접촉하는 비트 라인(1314)을 또한 포함할 수 있다. 제1 DRAM 스택(1302)은 DRAM 셀(1308)의 어레이 위에서 상호 접속 층(1316)을 또한 포함할 수 있다.
도 13에서 도시되는 바와 같이, 제2 DRAM 스택(1304)은 상호 접속 층(1316) 위의 실리사이드 층(1318) 및 실리사이드 층(1318) 상의 폴리실리콘 층(1320)을 포함할 수 있다. 몇몇 실시형태에 따르면, 실리사이드 층(1318)은, 텅스텐 실리사이드, 티타늄 실리사이드, 코발트 실리사이드, 또는 이들의 임의의 조합과 같은 실리사이드 재료의 하나 이상의 층을 포함한다. 몇몇 실시형태에서, 폴리실리콘 층(1320)은 더 높은 전도성을 달성하기 위해 도핑된다. 몇몇 실시형태에서, 제2 DRAM 스택(1304)은 폴리실리콘 층(1320) 위에서 DRAM 셀(1322)의 어레이를 더 포함한다. 몇몇 실시형태에서, 각각의 DRAM 셀(1322)은, 폴리실리콘 층(1320) 상에서 형성되는 DRAM 선택 트랜지스터(1324) 및 DRAM 선택 트랜지스터(1324) 위에 있으며 그것과 접촉하는 커패시터(1326)를 포함한다. 제2 DRAM 스택(1304)은 DRAM 선택 트랜지스터(1324)와 접촉하는 비트 라인(1328)을 역시 포함할 수 있다. 제2 DRAM 스택(1304)은, DRAM 셀(1308)의 어레이 위의 상호 접속 층(1323) 및 상호 접속 층(1323) 위의 본딩 컨택트(1327)를 포함하는 본딩 층(1325)을 또한 포함할 수 있다. 몇몇 실시형태에서, 반도체 구조체(1300)는, 본딩 층(1325), 제2 DRAM 스택(1304)의 상호 접속 층(1323), 및 제1 DRAM 스택(1302)의 상호 접속 층(1316)을 전기적으로 접속하기 위한, 실리사이드 층(1318) 및 폴리실리콘 층(1320)을 통해 수직으로 연장되는 컨택트(1328)를 더 포함한다.
본 명세서에서 개시되는 NAND 메모리는, 몇몇 실시형태에서, 3D NAND 메모리 스트링의 어레이에 더하여 또는 그 대신에, 2D NAND 메모리 셀의 어레이를 포함할 수도 있다는 것이 이해된다. 예를 들면, 도 14는, 몇몇 실시형태에 따른, 2D NAND 메모리 셀을 갖는 예시적인 반도체 구조체(1400)의 단면을 예시한다. 반도체 구조체(1400)는, 메모리 셀이 기판(1402) 상에서 2D NAND 메모리 셀(1403)의 어레이 형태로 제공되는 NAND 플래시 메모리 디바이스를 포함한다. 2D NAND 메모리 셀(1403)의 어레이는 복수의 2D NAND 메모리 스트링을 포함할 수 있는데, 그 각각은 2D NAND 메모리 스트링의 단부에 있는 두 개의 선택 트랜지스터(1407) 및 소스/드레인(1405)(NAND 게이트와 유사함)에 의해 직렬로 접속되는 복수의 메모리 셀을 각각 포함한다. 몇몇 실시형태에서, 각각의 2D NAND 메모리 셀(1403)은 수직으로 적층되는 플로팅 게이트(1409) 및 제어 게이트(1411)를 갖는 플로팅 게이트 트랜지스터를 포함한다. 몇몇 실시형태에서, 플로팅 게이트 트랜지스터는 유전체 층, 예컨대, 제어 게이트(1411)와 플로팅 게이트(1409) 사이에서 수직으로 배치되는 차단 층 및 플로팅 게이트(1409) 아래에 배치되는 터널링 층을 더 포함한다. 채널은 소스/드레인(1405) 사이에서 그리고 게이트 스택(터널링 층, 플로팅 게이트(1409), 차단 층, 및 제어 게이트(1411)를 포함함) 아래에서 횡방향으로 형성될 수 있다. 몇몇 실시형태에 따르면, 각각의 채널은 제어 게이트(1411)를 통해 각각의 게이트 스택에 인가되는 전압 신호에 의해 제어된다. 2D NAND 메모리 셀(1403)은, 플로팅 게이트(1409)를 저장 층으로 대체하는 전하 트랩 트랜지스터를 포함할 수 있다는 것이 이해된다.
몇몇 실시형태에서, 반도체 구조체(1400)는 2D NAND 메모리 셀(1403)의 어레이로 그리고 그로부터 전기 신호를 전달하기 위해 2D NAND 메모리 셀(1403)의 어레이 위에서 상호 접속 층(1413)을 또한 포함한다. 상호 접속 층(1413)은, 상호 접속 라인 및 비아 컨택트를 비롯한, 복수의 상호 접속부를 포함할 수 있다. 몇몇 실시형태에서, 상호 접속 층(1413) 내의 상호 접속부는, 비트 라인 컨택트 및 워드 라인 컨택트와 같은 로컬 상호 접속부를 또한 포함한다. 몇몇 실시형태에서, 반도체 구조체(1400)는 상호 접속 층(1413) 및 2D NAND 메모리 셀(1403)의 어레이 위에서 본딩 층(1415)을 더 포함한다. 본딩 층(1415)은 복수의 본딩 컨택트(1417) 및 본딩 컨택트(1417)를 둘러싸며 그들을 전기적으로 분리하는 유전체를 포함할 수 있다.
SRAM이 형성되는 상기에서 개시되는 반도체 구조체(예를 들면, 706 및 707) 각각이 SRAM, NAND 메모리 및/또는 DRAM의 주변장치 회로를 포함하지만, 몇몇 실시형태에서, 주변장치 회로의 전체 또는 일부는 본딩된 반도체 디바이스 내의 반도체 구조체에 포함되지 않을 수도 있다는 것이 이해된다. NAND 메모리가 형성되는 상기에서 개시되는 반도체 구조체(예를 들면, 702 및 703) 각각이 NAND 메모리의 주변장치 회로를 포함하지 않지만, 몇몇 실시형태에서, 주변장치 회로의 전체 또는 일부가 본딩된 반도체 디바이스 내의 반도체 구조체에서 포함될 수도 있다는 것이 또한 이해된다. DRAM이 형성되는 상기에서 개시되는 반도체 구조체(예를 들면, 704 및 705) 각각이 DRAM의 주변장치 회로를 포함하지 않지만, 몇몇 실시형태에서, 주변장치 회로의 전체 또는 일부가 본딩된 반도체 디바이스 내의 반도체 구조체에서 포함될 수도 있다는 것이 또한 이해된다.
예를 들면, 도 15a는, 몇몇 실시형태에 따른, NAND 메모리 및 주변장치 회로를 갖는 예시적인 반도체 구조체(1500)의 단면을 예시한다. 예시적인 목적만을 위해서, 반도체 구조체(1500) 내의 NAND 메모리(1504)는 도 7b와 관련하여 제1 반도체 구조체(703)에서 상기에서 상세하게 설명되는 바와 같이 기판(1502) 위로 메모리 스택(715)을 통해 수직으로 연장되는 3D NAND 메모리 스트링(717)의 어레이를 포함한다. 반도체 구조체(703 및 1500) 둘 모두에서의 유사한 구조체(예를 들면, 재료, 제조 프로세스, 기능, 등등)의 세부 사항은 반복되지 않는다. 다른 실시형태에서, NAND 메모리(1504)는 2D NAND 메모리 셀(예를 들면, 1403)의 어레이를 포함할 수도 있다는 것이 이해된다.
도 15a에서 예시되는 바와 같이, 반도체 구조체(1500)는 기판(1502) 상에서 그리고 NAND 메모리(1504)(예를 들면, 3D NAND 메모리 스트링(717)의 어레이) 외부에서 형성되는 주변장치 회로(1506)를 더 포함한다. NAND 메모리(1504) 및 NAND 메모리(1504)의 주변장치 회로(1506) 둘 모두는 동일한 평면에서, 예를 들면, 기판(1502) 상에서 형성될 수 있다. 주변장치 회로(1506)는, 페이지 버퍼, 디코더(예를 들면, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들면, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 또는 커패시터) 중 하나 이상을 비롯한, NAND 메모리(1504)를 감지하고 제어하기 위한 주변장치 회로의 전체 또는 일부일 수 있다. 몇몇 실시형태에서, 주변장치 회로(1506)는 복수의 트랜지스터(1508)를 포함한다. 트랜지스터(1508)는 기판(1502) "상에서" 형성될 수 있는데, 여기서 트랜지스터(1508)의 전체 또는 일부는 기판(1502) 내에서(예를 들면, 기판(1502)의 상단 표면 아래에서) 및/또는 기판(1502) 바로 상에서 형성된다. 분리 영역(예를 들면, STI) 및 도핑된 영역(예를 들면, 트랜지스터(1508)의 소스 영역 및 드레인 영역)이 기판(1502)에서 역시 형성될 수 있다. 몇몇 실시형태에 따르면, 트랜지스터(1508)는 고급 로직 프로세스(예를 들면, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm, 2 nm, 등등의 기술 노드)에 의해 고속이다.
몇몇 실시형태에서, 반도체 구조체(1500)는, 3D NAND 메모리 스트링(717) 및 주변장치 회로(1506)로 그리고 그들로부터 전기 신호를 전달하기 위해, NAND 메모리(1504)(예를 들면, 메모리 스택(715), 3D NAND 메모리 스트링(717)) 및 주변장치 회로(1506) 위에서 상호 접속 층(1510)을 또한 포함한다. 상호 접속 층(1510)은, 상호 접속 라인 및 비아 컨택트를 비롯한, 복수의 상호 접속부를 포함할 수 있다. NAND 메모리(1504)(예를 들면, 3D NAND 메모리 스트링(717)) 및 주변장치 회로(1506)는 상호 접속 층(1510) 내의 상호 접속부에 의해 역시 전기적으로 접속될 수 있다. 몇몇 실시형태에서, 반도체 구조체(1500)는, 상호 접속 층(1510) 위의 본딩 층(1512), 메모리 스택(715)(및 그들을 관통하는 3D NAND 메모리 스트링(717)), 및 주변장치 회로(1506)를 더 포함한다. 본딩 층(1512)은 복수의 본딩 컨택트(1514) 및 본딩 컨택트(1514)를 둘러싸며 그들을 전기적으로 절연하는 유전체를 포함할 수 있다.
동일한 반도체 구조체에서 NAND 메모리 및 NAND 메모리의 주변장치 회로의 상대적 위치는, 도 15a에서 도시되는 바와 같이 동일한 평면에 있는 것으로 제한되지는 않는다. 몇몇 실시형태에서, NAND 메모리의 주변장치 회로는 NAND 메모리 위에 있다. 몇몇 실시형태에서, NAND 메모리의 주변장치 회로는 NAND 메모리 아래에 있다. 예를 들면, 도 15b는, 몇몇 실시형태에 따르면, NAND 메모리 및 주변장치 회로를 갖는 다른 예시적인 반도체 구조체(1501)의 단면을 예시한다. 반도체 구조체(1501)는 반도체 구조체(703)와 유사한데, 그들 둘 모두는 메모리 스택(715), 3D NAND 메모리 스트링(717)의 어레이, 메모리 스택(715) 위의 상호 접속 층(723), 및 상호 접속 층(723) 위의 본딩 층(725)을 포함한다. 따라서, 반도체 구조체(703 및 1501) 둘 모두에서의 유사한 구조체(예를 들면, 재료, 제조 프로세스, 기능, 등등)의 세부 사항은 반복되지 않는다.
반도체 구조체(703)와는 상이하게, 반도체 구조체(1501)는 기판(1503) 상의 메모리 스택(715)(및 그들을 관통하는 3D NAND 메모리 스트링(717)) 아래에서 주변장치 회로(1507)를 더 포함한다. 주변장치 회로(1507)는, 페이지 버퍼, 디코더(예를 들면, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들면, 워드 라인 드라이버), 차지 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트(예를 들면, 트랜지스터, 다이오드, 저항기, 또는 커패시터) 중 하나 이상을 비롯한, 3D NAND 메모리 스트링(717)을 감지하고 제어하기 위한 주변장치 회로의 전체 또는 일부일 수 있다. 몇몇 실시형태에서, 주변장치 회로(1507)는 복수의 트랜지스터(1509)를 포함한다. 트랜지스터(1509)는 기판(1503) "상에서" 형성될 수 있는데, 여기서 트랜지스터(1509)의 전체 또는 일부는 기판(1503) 내에서(예를 들면, 기판(1503)의 상단 표면 아래에서) 및/또는 기판(1503) 바로 상에서 형성된다. 분리 영역(예를 들면, STI) 및 도핑된 영역(예를 들면, 트랜지스터(1509)의 소스 영역 및 드레인 영역)이 기판(1503)에서 역시 형성될 수 있다. 몇몇 실시형태에 따르면, 트랜지스터(1509)는 고급 로직 프로세스(예를 들면, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm, 2 nm, 등등의 기술 노드)에 의해 고속이다.
몇몇 실시형태에서, 반도체 구조체(1501)는, 3D NAND 메모리 스트링(717)과 주변장치 회로(1507) 사이에서 전기 신호를 전달하기 위해 3D NAND 메모리 스트링(717) 및 주변장치 회로(1507)를 전기적으로 접속하기 위한 주변장치 회로(1507)와 메모리 스택(715)(및 그들을 관통하는 3D NAND 메모리 스트링(717)) 사이에서 수직으로 형성되는 상호 접속 층(1511)을 또한 포함한다. 상호 접속 층(1511)은, 상호 접속 라인 및 비아 컨택트를 비롯한, 복수의 상호 접속부를 포함할 수 있다. 3D NAND 메모리 스트링(717) 및 주변장치 회로(1507)는 상호 접속 층(1511) 내의 상호 접속부에 의해 역시 전기적으로 접속될 수 있다. 몇몇 실시형태에서, 반도체 구조체(1501)는, 메모리 스택(715)(및 그들을 관통하는 3D NAND 메모리 스트링(717))이 위에서 형성될 수 있는 반도체 층(1505)을 더 포함한다. 반도체 층(1505)은, 예를 들면, 하나 이상의 박막 퇴적 프로세스에 의해 상호 접속 층(1511) 위에서 형성되는 폴리실리콘 층일 수 있다. 메모리 스택(715)은, 그 다음, 반도체 층(1505) 위에서 형성될 수 있다. 도 15b에서 도시되는 바와 같이 주변장치 회로(1507)가 메모리 스택(715)(및 그들을 관통하는 3D NAND 메모리 스트링(717)) 아래에 있지만, 몇몇 실시형태에서, 주변장치 회로(1507)가 메모리 스택(715)(및 그들을 관통하는 3D NAND 메모리 스트링(717)) 위에 있을 수도 있다는 것이 이해된다.
도 15a 및 도 15b에서의 반도체 구조체(1500 및 1501)가 NAND 플래시 메모리를 포함하지만, DRAM을 포함하는 반도체 구조체가 반도체 구조체(1500 및 1501)와 유사한 구성을 가질 수도 있다는 것이 이해된다. 예를 들면, 본 명세서에서 개시되는 바와 같은 DRAM을 포함하는 반도체 구조체(예를 들면, 704 및 705)는, DRAM 셀의 주변장치 회로의 전체 또는 일부를 역시 포함할 수도 있다. DRAM 셀의 주변장치 회로는 DRAM 셀과 동일한 평면에서(예를 들면, DRAM 셀 어레이 외부에서), DRAM 셀 어레이 위에서, 및/또는 DRAM 셀 어레이 아래에서 있을 수 있다.
본 개시의 하나의 양태에 따르면, 3D 메모리 디바이스는, NAND 메모리 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체를 포함한다. 3D 메모리 디바이스는, DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체를 또한 포함한다. 3D 메모리 디바이스는, 정적 랜덤 액세스 메모리(SRAM) 셀의 어레이, 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층, 및 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층을 포함하는 제3 반도체 구조체를 또한 포함한다. 제3 본딩 층 및 제4 본딩 층은 SRAM 셀의 어레이의 양쪽 면 상에 있다. 3D 메모리 디바이스는 제1 본딩 층과 제3 본딩 층 사이에서 제1 본딩 계면을 더 포함한다. 제1 본딩 컨택트는 제1 본딩 계면에서 제3 본딩 컨택트와 접촉한다. 3D 메모리 디바이스는 제2 본딩 층과 제4 본딩 층 사이에서 제2 본딩 계면을 더 포함한다. 제2 본딩 컨택트는 제2 본딩 계면에서 제4 본딩 컨택트와 접촉한다.
몇몇 실시형태에서, 제2 반도체 구조체는, 기판, 기판 위의 DRAM 셀의 어레이, 및 DRAM 셀의 어레이 위의 제2 본딩 층을 포함한다.
몇몇 실시형태에서, 제3 반도체 구조체는, 제2 본딩 층 위의 제4 본딩 층, 제4 본딩 층 위의 SRAM 셀의 어레이, 및 SRAM 셀의 어레이 위의 제3 본딩 층을 포함한다.
몇몇 실시형태에서, 제1 반도체 구조체는, 제3 본딩 층 위의 제1 본딩 층, 제1 본딩 층 위의 NAND 메모리 셀의 어레이, 및 NAND 메모리 셀의 어레이 위에 있으며 그것과 접촉하는 반도체 층을 포함한다. 몇몇 실시형태에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링 또는 2D NAND 메모리 셀 중 적어도 하나를 포함한다.
몇몇 실시형태에서, 반도체 구조체는 반도체 층 위에서 패드 아웃 상호 접속 층을 더 포함한다. 몇몇 실시형태에서, 반도체 층은 단결정 실리콘을 포함한다. 몇몇 실시형태에서, 반도체 층은 폴리실리콘을 포함한다.
몇몇 실시형태에서, 제1 반도체 구조체는 기판, 기판 위의 NAND 메모리 셀의 어레이, 및 NAND 메모리 셀의 어레이 위의 제1 본딩 층을 포함한다. 몇몇 실시형태에서, NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링 또는 2D NAND 메모리 셀 중 적어도 하나를 포함한다.
몇몇 실시형태에서, 제3 반도체 구조체는, 제1 본딩 층 위의 제3 본딩 층, 제3 본딩 층 위의 SRAM 셀의 어레이, 및 SRAM 셀의 어레이 위의 제4 본딩 층을 포함한다.
몇몇 실시형태에서, 제2 반도체 구조체는, 제4 본딩 층 위의 제2 본딩 층, 제2 본딩 층 위의 DRAM 셀의 어레이, 및 DRAM 셀의 어레이 위에 있으며 그것과 접촉하는 반도체 층을 포함한다.
몇몇 실시형태에서, 반도체 구조체는 반도체 층 위에서 패드 아웃 상호 접속 층을 더 포함한다. 몇몇 실시형태에서, 반도체 층은 단결정 실리콘을 포함한다.
몇몇 실시형태에서, 제1, 제2, 및 제3 반도체 구조체 중 적어도 하나는 주변장치 회로를 더 포함한다.
몇몇 실시형태에서, 제1 반도체 구조체는, 제1 본딩 층과 NAND 메모리 셀의 어레이 사이에서 수직으로 제1 상호 접속 층을 포함하고, 제2 반도체 구조체는, 제2 본딩 층과 DRAM 셀의 어레이 사이에서 수직으로 제2 상호 접속 층을 포함한다.
몇몇 실시형태에서, SRAM 셀의 어레이는 제1 상호 접속 층 및 제1 및 제3 본딩 컨택트를 통해 NAND 메모리 셀의 어레이에 전기적으로 접속되고, SRAM 셀의 어레이는 제2 상호 접속 층과 제2 및 제4 본딩 컨택트를 통해 DRAM 셀의 어레이에 전기적으로 접속된다. 몇몇 실시형태에서, NAND 메모리 셀의 어레이는, 제1 및 제2 상호 접속 층 및 제1, 제2, 제3, 및 제4 본딩 컨택트를 통해 DRAM 셀의 어레이에 전기적으로 접속된다.
몇몇 실시형태에서, 3D 메모리 디바이스는 프로세서를 포함하지 않는다.
본 개시의 다른 양태에 따르면, 3D 메모리 디바이스는, SRAM 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체를 포함한다. 3D 메모리 디바이스는, DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체를 또한 포함한다. 3D 메모리 디바이스는, NAND 메모리 셀의 어레이, 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층, 및 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층을 포함하는 제3 반도체 구조체를 또한 포함한다. 제3 본딩 층 및 제4 본딩 층은 NAND 메모리 셀의 어레이의 양쪽 면 상에 있다. 3D 메모리 디바이스는 제1 본딩 층과 제3 본딩 층 사이에서 제1 본딩 계면을 더 포함한다. 제1 본딩 컨택트는 제1 본딩 계면에서 제3 본딩 컨택트와 접촉한다. 3D 메모리 디바이스는 제2 본딩 층과 제4 본딩 층 사이에서 제2 본딩 계면을 더 포함한다. 제2 본딩 컨택트는 제2 본딩 계면에서 제4 본딩 컨택트와 접촉한다.
몇몇 실시형태에서, 제2 반도체 구조체는, 기판, 기판 위의 DRAM 셀의 어레이, 및 DRAM 셀의 어레이 위의 제2 본딩 층을 포함한다.
몇몇 실시형태에서, 제3 반도체 구조체는, 제2 본딩 층 위의 제4 본딩 층, 제4 본딩 층 위의 NAND 메모리 셀의 어레이, 및 NAND 메모리 셀의 어레이 위의 제3 본딩 층을 포함한다.
몇몇 실시형태에서, 제1 반도체 구조체는, 제3 본딩 층 위의 제1 본딩 층, 제1 본딩 층 위의 SRAM 셀의 어레이, 및 SRAM 셀의 어레이 위에 있으며 그것과 접촉하는 반도체 층을 포함한다.
몇몇 실시형태에서, 반도체 구조체는 반도체 층 위에서 패드 아웃 상호 접속 층을 더 포함한다.
몇몇 실시형태에서, 제1 반도체 구조체는 기판, 기판 위의 SRAM 셀의 어레이, 및 SRAM 셀의 어레이 위의 제1 본딩 층을 포함한다.
몇몇 실시형태에서, 제3 반도체 구조체는 제1 본딩 층 위의 제3 본딩 층, 제3 본딩 층 위의 NAND 메모리 셀의 어레이, 및 NAND 메모리 셀의 어레이 위의 제4 본딩 층을 포함한다.
몇몇 실시형태에서, 제2 반도체 구조체는, 제4 본딩 층 위의 제2 본딩 층, 제2 본딩 층 위의 DRAM 셀의 어레이, 및 DRAM 셀의 어레이 위에 있으며 그것과 접촉하는 반도체 층을 포함한다.
몇몇 실시형태에서, 반도체 구조체는 반도체 층 위에서 패드 아웃 상호 접속 층을 더 포함한다.
몇몇 실시형태에서, 제1, 제2, 및 제3 반도체 구조체 중 적어도 하나는 주변장치 회로를 더 포함한다.
몇몇 실시형태에서, 3D 메모리 디바이스는 프로세서를 포함하지 않는다.
본 개시의 여전히 다른 양태에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. NAND 메모리 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체가 형성된다. DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체가 형성된다. SRAM 셀의 어레이 및 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층을 포함하는 제3 반도체 구조체가 형성된다. 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체는 전면 대 전면 방식으로 본딩되어, 제1 및 제2 본딩 층 중 하나와 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성한다. 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층이 제3 반도체 구조체에서 형성된다. 제3 본딩 층 및 제4 본딩 층은 SRAM 셀의 어레이의 양쪽 면 상에 있다. 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체는 전면 대 전면 방식으로 본딩되어 제1 및 제2 본딩 층 중 다른 하나와 제4 본딩 층 사이에서 제2 본딩 계면을 형성한다.
몇몇 실시형태에서, 제1 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이가 제1 기판 위에서 형성되고, 제1 상호 접속 층이 NAND 메모리 셀의 어레이 위에서 형성되며, 제1 본딩 층이 제1 상호 접속 층 위에서 형성된다. 몇몇 실시형태에서, 제1 반도체 구조체를 형성하기 위해, 주변장치 회로가 제1 기판 상에서 형성된다.
몇몇 실시형태에서, 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이가 제2 기판 위에서 형성되고, 제2 상호 접속 층이 DRAM 셀의 어레이 위에서 형성되며, 제2 본딩 층이 제2 상호 접속 층 위에서 형성된다. 몇몇 실시형태에서, 제2 반도체 구조체를 형성하기 위해, 주변장치 회로가 제2 기판 상에서 형성된다.
몇몇 실시형태에서, 제3 반도체 구조체를 형성하기 위해, SRAM 셀의 어레이가 제3 기판 상에서 형성되고, 제3 상호 접속 층이 SRAM 셀의 어레이 위에서 형성되며, 제3 본딩 층이 제3 상호 접속 층 위에서 형성된다.
몇몇 실시형태에서, 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체를 본딩한 이후 제3 기판이 박형화되고, 박형화된 제3 기판을 통해 수직으로 연장되는 컨택트가 제3 상호 접속 층과 접촉하도록 형성되며, 제4 본딩 층은 박형화된 제3 기판 상에서 그리고 컨택트와 접촉하여 형성된다.
몇몇 실시형태에서, 제1 반도체 구조체는, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후, 제2 반도체 구조체 위에 있다. 몇몇 실시형태에서, 제1 기판은, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후 반도체 층을 형성하도록 박형화되고, 패드 아웃 상호 접속 층이 반도체 층 위에서 형성된다.
몇몇 실시형태에서, 제1 반도체 구조체는, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후 제2 반도체 구조체 아래에 있다. 몇몇 실시형태에서, 제2 기판은, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후 반도체 층을 형성하도록 박형화되고, 패드 아웃 상호 접속 층이 반도체 층 위에서 형성된다.
몇몇 실시형태에서, 본딩은 하이브리드 본딩을 포함한다.
본 개시의 또 다른 양태에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. SRAM 셀의 어레이 및 복수의 제1 본딩 컨택트를 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조체가 형성된다. DRAM 셀의 어레이 및 복수의 제2 본딩 컨택트를 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조체가 형성된다. NAND 메모리 셀의 어레이 및 복수의 제3 본딩 컨택트를 포함하는 제3 본딩 층을 포함하는 제3 반도체 구조체가 형성된다. 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체는 전면 대 전면 방식으로 본딩되어, 제1 및 제2 본딩 층 중 하나와 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성한다. 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층이 제3 반도체 구조체에서 형성된다. 제3 본딩 층 및 제4 본딩 층은 NAND 메모리 셀의 어레이의 양쪽 면 상에 있다. 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체는 전면 대 전면 방식으로 본딩되어 제1 및 제2 본딩 층 중 다른 하나와 제4 본딩 층 사이에서 제2 본딩 계면을 형성한다.
몇몇 실시형태에서, 제1 반도체 구조체를 형성하기 위해, SRAM 셀의 어레이가 제1 기판 위에서 형성되고, 제1 상호 접속 층이 SRAM 셀의 어레이 위에서 형성되며, 제1 본딩 층이 제1 상호 접속 층 위에서 형성된다.
몇몇 실시형태에서, 제2 반도체 구조체를 형성하기 위해, DRAM 셀의 어레이가 제2 기판 위에서 형성되고, 제2 상호 접속 층이 DRAM 셀의 어레이 위에서 형성되며, 제2 본딩 층이 제2 상호 접속 층 위에서 형성된다.
몇몇 실시형태에서, 제3 반도체 구조체를 형성하기 위해, NAND 메모리 셀의 어레이가 제3 기판 상에서 형성되고, 제3 상호 접속 층이 NAND 메모리 셀의 어레이 위에서 형성되며, 제3 본딩 층이 제3 상호 접속 층 위에서 형성된다.
몇몇 실시형태에서, 제1 및 제2 반도체 구조체 중 하나와 제3 반도체 구조체를 본딩한 이후 제3 기판이 박형화되고, 박형화된 제3 기판을 통해 수직으로 연장되는 컨택트가 제3 상호 접속 층과 접촉하도록 형성되며, 제4 본딩 층은 박형화된 제3 기판 상에서 그리고 컨택트와 접촉하여 형성된다.
몇몇 실시형태에서, 제1 반도체 구조체는, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후, 제2 반도체 구조체 위에 있다. 몇몇 실시형태에서, 제1 기판은, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후 반도체 층을 형성하도록 박형화되고, 패드 아웃 상호 접속 층이 반도체 층 위에서 형성된다.
몇몇 실시형태에서, 제1 반도체 구조체는, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후 제2 반도체 구조체 아래에 있다. 몇몇 실시형태에서, 제2 기판은, 제1 및 제2 반도체 구조체 중 다른 하나와 본딩된 구조체를 본딩한 이후 반도체 층을 형성하도록 박형화되고, 패드 아웃 상호 접속 층이 반도체 층 위에서 형성된다.
몇몇 실시형태에서, 본딩은 하이브리드 본딩을 포함한다.
특정한 실시형태의 전술한 설명은, 따라서, 본 개시의 일반적인 개념을 벗어나지 않으면서, 과도한 실험 없이, 본 기술 분야의 기술 내의 지식을 적용하는 것에 의해, 다양한 애플리케이션을 위해 그러한 특정한 실시형태를 쉽게 수정 및/또는 적응시킬 수 있다는 본 개시의 일반적인 성질을 드러낼 것이다. 따라서, 그러한 적응 및 수정은, 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시형태의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서에서의 문체(phraseology) 또는 전문 용어는 제한의 목적이 아니라 설명의 목적을 위한 것이며, 그 결과, 본 명세서의 전문 용어 또는 문체는 본 교시 및 지침을 고려하여 숙련된 기술자에 의해 해석되어야 한다는 것이 이해되어야 한다.
본 개시의 실시형태는, 명시된 기능 및 그들의 관계의 구현을 예시하는 기능적 빌딩 블록(functional building block)의 도움으로 상기에서 설명되었다. 이들 기능적 빌딩 블록의 경계는 설명의 편의성을 위해 본 명세서에서 임의적으로 정의되었다. 명시된 기능 및 그들의 관계가 적절하게 수행되는 한, 대안적인 경계가 정의될 수 있다.
발명의 내용(Summary) 및 요약서 섹션은, 본 발명자(들)에 의해 고려되는 바와 같은 본 개시의 하나 이상의, 그러나 모두는 아닌 실시형태를 기술할 수 있으며, 따라서, 본 개시 및 첨부된 청구범위를 어떤 식으로든 제한하도록 의도되지는 않는다.
본 개시의 폭 및 범위는, 상기에서 설명된 예시적인 실시형태 중 어느 것에 의해 제한되어서는 안되며, 오히려, 오로지 이하의 청구범위 및 그들의 균등물에 따라 정의되어야 한다.

Claims (52)

  1. 삼차원(three-dimensional; 3D) 메모리 디바이스로서,
    NAND 메모리 셀의 어레이 및 제1 본딩 층 - 상기 제 1 본딩 층은 복수의 제1 본딩 컨택트를 포함함 - 을 포함하는 제1 반도체 구조체와,
    동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM) 셀의 어레이 및 제2 본딩 층 - 상기 제2 본딩 층은 복수의 제2 본딩 컨택트를 포함함 - 을 포함하는 제2 반도체 구조체와,
    정적 랜덤 액세스 메모리(static random-access memory; SRAM) 셀의 어레이, 제3 본딩 층, 및 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층 - 상기 제3 본딩 층은 복수의 제3 본딩 컨택트를 포함하고, 상기 제3 본딩 층 및 상기 제4 본딩 층은 상기 SRAM 셀의 어레이의 양쪽 면(both sides) 상에 있음 - 을 포함하는 제3 반도체 구조체와,
    상기 제1 본딩 층과 상기 제3 본딩 층 사이의 제1 본딩 계면 - 상기 제1 본딩 컨택트는 상기 제1 본딩 계면에서 상기 제3 본딩 컨택트와 접촉함 - 과,
    상기 제2 본딩 층과 상기 제4 본딩 층 사이의 제2 본딩 계면 - 상기 제2 본딩 컨택트는 상기 제2 본딩 계면에서 상기 제4 본딩 컨택트와 접촉함 - 을 포함하는,
    삼차원(3D) 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제2 반도체 구조체는,
    기판과,
    상기 기판 위의 상기 DRAM 셀의 어레이와,
    상기 DRAM 셀의 어레이 위의 상기 제2 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  3. 제2항에 있어서,
    상기 제3 반도체 구조체는,
    상기 제2 본딩 층 위의 상기 제4 본딩 층과,
    상기 제4 본딩 층 위의 상기 SRAM 셀의 어레이와,
    상기 SRAM 셀의 어레이 위의 상기 제3 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  4. 제3항에 있어서,
    상기 제1 반도체 구조체는,
    상기 제3 본딩 층 위의 상기 제1 본딩 층과,
    상기 제1 본딩 층 위의 상기 NAND 메모리 셀의 어레이와,
    상기 NAND 메모리 셀의 어레이 위에 있으며 상기 NAND 메모리 셀의 어레이와 접촉하는 반도체 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  5. 제4항에 있어서,
    상기 NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링 또는 이차원(two-dimensional; 2D) NAND 메모리 셀 중 적어도 하나를 포함하는,
    삼차원(3D) 메모리 디바이스.
  6. 제4항 또는 제5항에 있어서,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층(pad-out interconnect layer)을 더 포함하는,
    삼차원(3D) 메모리 디바이스.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 층은 단결정 실리콘을 포함하는,
    삼차원(3D) 메모리 디바이스.
  8. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 반도체 층은 폴리실리콘을 포함하는,
    삼차원(3D) 메모리 디바이스.
  9. 제1항에 있어서,
    상기 제1 반도체 구조체는,
    기판과,
    상기 기판 위의 상기 NAND 메모리 셀의 어레이와,
    상기 NAND 메모리 셀의 어레이 위의 상기 제1 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  10. 제9항에 있어서,
    상기 NAND 메모리 셀의 어레이는 3D NAND 메모리 스트링 또는 2D NAND 메모리 셀 중 적어도 하나를 포함하는,
    삼차원(3D) 메모리 디바이스.
  11. 제9항 또는 제10항에 있어서,
    상기 제3 반도체 구조체는,
    상기 제1 본딩 층 위의 상기 제3 본딩 층과,
    상기 제3 본딩 층 위의 상기 SRAM 셀의 어레이와,
    상기 SRAM 셀의 어레이 위의 상기 제4 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  12. 제11항에 있어서,
    상기 제2 반도체 구조체는,
    상기 제4 본딩 층 위의 상기 제2 본딩 층과,
    상기 제2 본딩 층 위의 상기 DRAM 셀의 어레이와,
    상기 DRAM 셀의 어레이 위에 있으며 상기 DRAM 셀의 어레이와 접촉하는 반도체 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  13. 제12항에 있어서,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층을 더 포함하는,
    삼차원(3D) 메모리 디바이스.
  14. 제12항 또는 제13항에 있어서,
    상기 반도체 층은 단결정 실리콘을 포함하는,
    삼차원(3D) 메모리 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체, 상기 제2 반도체 구조체, 및 상기 제3 반도체 구조체 중 적어도 하나는 주변장치 회로(peripheral circuit)를 더 포함하는,
    삼차원(3D) 메모리 디바이스.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는 상기 제1 본딩 층과 상기 NAND 메모리 셀의 어레이 사이에서 수직으로 제1 상호 접속 층을 포함하고,
    상기 제2 반도체 구조체는 상기 제2 본딩 층과 상기 DRAM 셀의 어레이 사이에서 수직으로 제2 상호 접속 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  17. 제16항에 있어서,
    상기 SRAM 셀의 어레이는 상기 제1 상호 접속 층 및 상기 제1 본딩 층 및 상기 제3 본딩 컨택트를 통해 상기 NAND 메모리 셀의 어레이에 전기적으로 접속되고,
    상기 SRAM 셀의 어레이는 상기 제2 상호 접속 층 및 상기 제2 및 제4 본딩 컨택트를 통해 상기 DRAM 셀의 어레이에 전기적으로 접속되는,
    삼차원(3D) 메모리 디바이스.
  18. 제17항에 있어서,
    상기 상기 NAND 메모리 셀의 어레이는, 상기 제1 상호 접속 층과 상기 제2 상호 접속 층 및 상기 제1 본딩 컨택트, 상기 제2 본딩 컨택트, 상기 제3 본딩 컨택트, 및 상기 제4 본딩 컨택트를 통해 상기 DRAM 셀의 어레이에 전기적으로 접속되는,
    삼차원(3D) 메모리 디바이스.
  19. 제1항 내지 제18항 중 어느 한 항에 있어서,
    상기 3D 메모리 디바이스는 프로세서를 포함하지 않는,
    삼차원(3D) 메모리 디바이스.
  20. 삼차원(3D) 메모리 디바이스로서,
    정적 랜덤 액세스 메모리(SRAM) 셀의 어레이 및 제1 본딩 층 - 상기 제1 본딩 층은 복수의 제1 본딩 컨택트를 포함함 - 을 포함하는 제1 반도체 구조체와,
    동적 랜덤 액세스 메모리(DRAM) 셀의 어레이 및 제2 본딩 층 - 상기 제2 본딩 층은 복수의 제2 본딩 컨택트를 포함함 - 을 포함하는 제2 반도체 구조체와,
    NAND 메모리 셀의 어레이, 제3 본딩 층, 및 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층 - 상기 제3 본딩 층은 복수의 제3 본딩 컨택트를 포함하고, 상기 제3 본딩 층 및 상기 제4 본딩 층은 상기 NAND 메모리 셀의 어레이의 양쪽 면 상에 있음 - 을 포함하는 제3 반도체 구조체와,
    상기 제1 본딩 층과 상기 제3 본딩 층 사이의 제1 본딩 계면 - 상기 제1 본딩 컨택트는 상기 제1 본딩 계면에서 상기 제3 본딩 컨택트와 접촉함 - 과,
    상기 제2 본딩 층과 상기 제4 본딩 층 사이의 제2 본딩 계면 - 상기 제2 본딩 컨택트는 상기 제2 본딩 계면에서 상기 제4 본딩 컨택트와 접촉함 - 을 포함하는,
    삼차원(3D) 메모리 디바이스.
  21. 제20항에 있어서,
    상기 제2 반도체 구조체는,
    기판과,
    상기 기판 위의 상기 DRAM 셀의 어레이와,
    상기 DRAM 셀의 어레이 위의 상기 제2 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  22. 제21항에 있어서,
    상기 제3 반도체 구조체는,
    상기 제2 본딩 층 위의 상기 제4 본딩 층과,
    상기 제4 본딩 층 위의 상기 NAND 메모리 셀의 어레이와,
    상기 NAND 메모리 셀의 어레이 위의 상기 제3 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  23. 제22항에 있어서,
    상기 제1 반도체 구조체는,
    상기 제3 본딩 층 위의 상기 제1 본딩 층과,
    상기 제1 본딩 층 위의 상기 SRAM 셀의 어레이와,
    상기 SRAM 셀의 어레이 위에 있으며 상기 SRAM 셀의 어레이와 접촉하는 반도체 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  24. 제23항에 있어서,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층을 더 포함하는,
    삼차원(3D) 메모리 디바이스.
  25. 제20항에 있어서,
    상기 제1 반도체 구조체는,
    기판과,
    상기 기판 상의 상기 SRAM 셀의 어레이와,
    상기 SRAM 셀의 어레이 위의 상기 제1 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  26. 제25항에 있어서,
    상기 제3 반도체 구조체는,
    상기 제1 본딩 층 위의 상기 제3 본딩 층과,
    상기 제3 본딩 층 위의 상기 NAND 메모리 셀의 어레이와,
    상기 NAND 메모리 셀의 어레이 위의 상기 제4 본딩 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  27. 제26항에 있어서,
    상기 제2 반도체 구조체는,
    상기 제4 본딩 층 위의 상기 제2 본딩 층과,
    상기 제2 본딩 층 위의 상기 DRAM 셀의 어레이와,
    상기 DRAM 셀의 어레이 위에 있으며 상기 DRAM 셀의 어레이와 접촉하는 반도체 층을 포함하는,
    삼차원(3D) 메모리 디바이스.
  28. 제27항에 있어서,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층을 더 포함하는,
    삼차원(3D) 메모리 디바이스.
  29. 제20항 내지 제28항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체, 상기 제2 반도체 구조체, 및 상기 제3 반도체 구조체 중 적어도 하나는 주변장치 회로를 더 포함하는,
    삼차원(3D) 메모리 디바이스.
  30. 제20항 내지 제29항 중 어느 한 항에 있어서,
    상기 3D 메모리 디바이스는 프로세서를 포함하지 않는,
    삼차원(3D) 메모리 디바이스.
  31. 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    NAND 메모리 셀의 어레이 및 제1 본딩 층 - 상기 제1 본딩 층은 복수의 제1 본딩 컨택트를 포함함 - 을 포함하는 제1 반도체 구조체를 형성하는 단계와,
    동적 랜덤 액세스 메모리(DRAM) 셀의 어레이 및 제2 본딩 층 - 상기 제2 본딩 층은 복수의 제2 본딩 컨택트를 포함함 - 을 포함하는 제2 반도체 구조체를 형성하는 단계와,
    정적 랜덤 액세스 메모리(SRAM) 셀의 어레이 및 제3 본딩 층 - 상기 제3 본딩 층은 복수의 제3 본딩 컨택트를 포함함 - 을 포함하는 제3 반도체 구조체를 형성하는 단계와,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 하나와 상기 제3 반도체 구조체를 전면 대 전면(face-to-face) 방식으로 본딩하여, 상기 제1 본딩 층 및 상기 제2 본딩 층 중 하나와 상기 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성하는 단계와,
    상기 제3 반도체 구조체에서 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층 - 상기 제3 본딩 층 및 상기 제4 본딩 층은 상기 SRAM 셀의 어레이의 양쪽 면 상에 있음 - 을 형성하는 단계와,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 전면 대 전면 방식으로 본딩하여, 상기 제1 본딩 층 및 상기 제2 본딩 층 중 다른 하나와 상기 제4 본딩 층 사이에서 제2 본딩 계면을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  32. 제31항에 있어서,
    상기 제1 반도체 구조체를 형성하는 단계는,
    제1 기판 위에서 상기 NAND 메모리 셀의 어레이를 형성하는 단계와,
    상기 NAND 메모리 셀의 어레이 위에서 제1 상호 접속 층을 형성하는 단계와,
    상기 제1 상호 접속 층 위에서 상기 제1 본딩 층을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  33. 제32항에 있어서,
    상기 제1 반도체 구조체를 형성하는 단계는, 상기 제1 기판 상에서 상기 NAND 메모리 셀의 어레이의 주변장치 회로를 형성하는 단계를 더 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  34. 제31항 내지 제33항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조체를 형성하는 단계는,
    제2 기판 위에서 상기 DRAM 셀의 어레이를 형성하는 단계와,
    상기 DRAM 셀의 어레이 위에서 제2 상호 접속 층을 형성하는 단계와,
    상기 제2 상호 접속 층 위에서 상기 제2 본딩 층을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  35. 제34항에 있어서,
    상기 제2 반도체 구조체를 형성하는 단계는 상기 제2 기판 상에서 상기 DRAM 셀의 어레이의 주변장치 회로를 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  36. 제31항 내지 제35항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체를 형성하는 단계는,
    제3 기판 상에서 상기 SRAM 셀의 어레이를 형성하는 단계와,
    상기 SRAM 셀의 어레이 위에서 제3 상호 접속 층을 형성하는 단계와,
    상기 제3 상호 접속 층 위에서 상기 제3 본딩 층을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  37. 제36항에 있어서,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 하나와 상기 제3 반도체 구조체를 본딩한 이후 상기 제3 기판을 박형화하는 단계와,
    상기 제3 상호 접속 층과 접촉하도록 상기 박형화된 제3 기판을 통해 수직으로 연장되는 컨택트를 형성하는 단계와,
    상기 박형화된 제3 기판 상에 있으며 상기 컨택트와 접촉하는 상기 제4 본딩 층을 형성하는 단계를 더 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  38. 제31항 내지 제37항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후, 상기 제2 반도체 구조체 위에 있는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  39. 제38항에 있어서,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후 상기 제1 기판을 박형화하여 반도체 층을 형성하는 단계와,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층을 형성하는 단계를 더 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  40. 제31항 내지 제37항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후, 상기 제2 반도체 구조체 아래에 있는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  41. 제40항에 있어서,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후 상기 제2 기판을 박형화하여 반도체 층을 형성하는 단계와,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층을 형성하는 단계를 더 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  42. 제31항 내지 제41항 중 어느 한 항에 있어서,
    상기 본딩은 하이브리드 본딩을 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  43. 삼차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서,
    정적 랜덤 액세스 메모리(SRAM) 셀의 어레이 및 제1 본딩 층 - 상기 제1 본딩 층은 복수의 제1 본딩 컨택트를 포함함 - 을 포함하는 제1 반도체 구조체를 형성하는 단계와,
    동적 랜덤 액세스 메모리(DRAM) 셀의 어레이 및 제2 본딩 층 - 상기 제2 본딩 층은 복수의 제2 본딩 컨택트를 포함함 - 을 포함하는 제2 반도체 구조체를 형성하는 단계와,
    NAND 메모리 셀의 어레이 및 제3 본딩 층 - 상기 제3 본딩 층은 복수의 제3 본딩 컨택트를 포함함 - 을 포함하는 제3 반도체 구조체를 형성하는 단계와,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 하나와 상기 제3 반도체 구조체를 전면 대 전면 방식으로 본딩하여, 상기 제1 본딩 층 및 상기 제2 본딩 층 중 하나와 상기 제3 본딩 층 사이에서 제1 본딩 계면을 갖는 본딩된 구조체를 형성하는 단계와,
    상기 제3 반도체 구조체에서 복수의 제4 본딩 컨택트를 포함하는 제4 본딩 층 - 상기 제3 본딩 층 및 상기 제4 본딩 층은 상기 NAND 메모리 셀의 어레이의 양쪽 면 상에 있음 - 을 형성하는 단계와,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 전면 대 전면 방식으로 본딩하여, 상기 제1 본딩 층 및 상기 제2 본딩 층 중 다른 하나와 상기 제4 본딩 층 사이에서 제2 본딩 계면을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  44. 제43항에 있어서,
    상기 제1 반도체 구조체를 형성하는 단계는,
    제1 기판 상에서 상기 SRAM 셀의 어레이를 형성하는 단계와,
    상기 SRAM 셀의 어레이 위에서 제1 상호 접속 층을 형성하는 단계와,
    상기 제1 상호 접속 층 위에서 상기 제1 본딩 층을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  45. 제43항 또는 제44항에 있어서,
    상기 제2 반도체 구조체를 형성하는 단계는,
    제2 기판 위에서 상기 DRAM 셀의 어레이를 형성하는 단계와,
    상기 DRAM 셀의 어레이 위에서 제2 상호 접속 층을 형성하는 단계와,
    상기 제2 상호 접속 층 위에서 상기 제2 본딩 층을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  46. 제43항 내지 제45항 중 어느 한 항에 있어서,
    상기 제3 반도체 구조체를 형성하는 단계는,
    제3 기판 위에서 상기 NAND 메모리 셀의 어레이를 형성하는 단계와,
    상기 NAND 메모리 셀의 어레이 위에서 제3 상호 접속 층을 형성하는 단계와,
    상기 제3 상호 접속 층 위에서 상기 제3 본딩 층을 형성하는 단계를 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  47. 제46항에 있어서,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 하나와 상기 제3 반도체 구조체를 본딩한 이후 상기 제3 기판을 박형화하는 단계와,
    상기 제3 상호 접속 층과 접촉하도록 상기 박형화된 제3 기판을 통해 수직으로 연장되는 컨택트를 형성하는 단계와,
    상기 박형화된 제3 기판 상에 있으며 상기 컨택트와 접촉하는 상기 제4 본딩 층을 형성하는 단계를 더 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  48. 제43항 내지 제47항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후, 상기 제2 반도체 구조체 위에 있는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  49. 제48항에 있어서,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후 상기 제1 기판을 박형화하여 반도체 층을 형성하는 단계와,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층을 형성하는 단계를 더 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  50. 제43항 내지 제47항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조체는, 상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후, 상기 제2 반도체 구조체 아래에 있는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  51. 제50항에 있어서,
    상기 제1 반도체 구조체 및 상기 제2 반도체 구조체 중 다른 하나와 상기 본딩된 구조체를 본딩한 이후 상기 제2 기판을 박형화하여 반도체 층을 형성하는 단계와,
    상기 반도체 층 위에서 패드 아웃 상호 접속 층을 형성하는 단계를 더 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
  52. 제43항 내지 제51항 중 어느 한 항에 있어서,
    상기 본딩은 하이브리드 본딩을 포함하는,
    삼차원(3D) 메모리 디바이스를 형성하기 위한 방법.
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