KR20220020368A - 수소 차단 층을 갖는 3차원 메모리 디바이스들 및 그 제조 방법들 - Google Patents

수소 차단 층을 갖는 3차원 메모리 디바이스들 및 그 제조 방법들 Download PDF

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KR20220020368A
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Abstract

수소 차단 층(246)을 갖는 3차원(3D) 메모리 디바이스들(200) 및 그 제조 방법들이 개시된다. 3D 메모리 디바이스(200)는 기판(208), 기판(208) 위의, 인터리빙된 전도성 층들(212) 및 유전체 층들(214)을 포함하는 메모리 스택(210), 각각이 메모리 스택(210)을 통해 수직으로 연장되는 NAND 메모리 스트링들(216)의 어레이, NAND 메모리 스트링들(216)의 어레이 위의 복수의 로직 공정 양립가능 디바이스, 로직 공정 양립가능 디바이스들 위에서 이와 접촉하는 반도체 층(242); 반도체 층(242) 위의 패드-아웃 인터커넥트 층(248); 및 반도체 층(242)과 패드-아웃 인터커넥트 층(248) 사이에 수직으로 있고 수소 가스 방출을 차단하도록 구성된 수소 차단 층(246)을 포함한다.

Description

수소 차단 층을 갖는 3차원 메모리 디바이스들 및 그 제조 방법들
본 개시내용의 실시예들은 3차원(3D) 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계, 프로그래밍 알고리즘, 및 제조 공정을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정 및 제조 기법은 어려워지고 비용이 많이 들게 된다. 그 결과, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근한다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 메모리 어레이로의 신호들 및 메모리 어레이로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
수소 차단 층(hydrogen blocking layer)을 갖는 3D 메모리 디바이스들의 실시예들 및 그 제조 방법들이 본 명세서에 개시된다.
일 예에서, 3D 메모리 디바이스는 기판, 기판 위의, 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택, 각각이 메모리 스택을 통해 수직으로 연장되는 NAND 메모리 스트링들의 어레이, NAND 메모리 스트링들의 어레이 위의 복수의 로직 공정 양립가능(logic process-compatible) 디바이스, 로직 공정 양립가능 디바이스들 위에서 이것과 접촉하는 반도체 층, 반도체 층 위의 패드-아웃(pad-out) 인터커넥트 층, 및 반도체 층과 패드-아웃 인터커넥트 층 사이에 수직으로 있고 수소 가스 방출을 차단하도록 구성된 수소 차단 층을 포함한다.
또 다른 예에서, 3D 메모리 디바이스는 기판, 기판 위의 제1 수소 차단 층, 제1 수소 차단 층 위의 복수의 로직 공정 양립가능 디바이스, 로직 공정 양립가능 디바이스들 위에서 이것과 접촉하는 반도체 층, 반도체 층 위의 제2 수소 차단 층, 및 제2 수소 차단 층 위의 패드-아웃 인터커넥트 층을 포함한다. 제1 수소 차단 층 및 제2 수소 차단 층은 3D 메모리 디바이스의 제조 동안 로직 공정 양립가능 디바이스들로부터의 수소 가스 방출을 차단하도록 구성된다.
또 다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 각각이 제1 기판 위에서 수직으로 연장되는 NAND 메모리 스트링들의 어레이가 형성된다. 복수의 로직 공정 양립가능 디바이스가 제2 기판 상에 형성된다. 제1 기판과 제2 기판은 면-대-면 방식으로 본딩된다. 로직 공정 양립가능 디바이스들은 본딩 후에 NAND 메모리 스트링들의 어레이 위에 있다. 제2 기판은 로직 공정 양립가능 디바이스들 위에서 이들과 접촉 상태에 있는 반도체 층을 형성하도록 박형화된다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 또한 설명과 함께 본 개시내용의 원리들을 설명하고 본 기술분야의 통상의 기술자가 본 개시내용을 만들고 사용할 수 있게 하는 역할을 추가로 한다.
도 1a는 일부 실시예들에 따른, 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 1b는 일부 실시예들에 따른, 2개의 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 2a는 일부 실시예들에 따른, 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스의 개략적인 평면도를 예시한다.
도 2b는 일부 실시예들에 따른, 2개의 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스의 개략적인 평면도를 예시한다.
도 3a 및 3b는 일부 실시예들에 따른, 로직 공정 양립가능 디바이스들을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 예시한다.
도 4a 및 도 4b는 일부 실시예들에 따른, 3D NAND 메모리 스트링들을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 예시한다.
도 5a 내지 도 5d는 일부 실시예들에 따른, 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 공정을 예시한다.
도 6은 일부 실시예들에 따른, 수소 차단 층을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도이다.
도 7은 일부 실시예들에 따른, 3D 메모리 디바이스의 제조 동안 수소 차단 층에 의해 수소 가스 방출을 차단하는 예시적인 방법의 흐름도이다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
구체적인 구성이나 배열이 논의되지만, 이는 단지 예시의 목적을 위해 이뤄지는 것임을 이해하여야 한다. 관련 기술분야의 통상의 기술자라면 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 본 개시내용은 또한 다양한 다른 응용들에서 채택될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 참조들은 설명된 실시예가 특정의 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정의 특징, 구조 또는 특성을 포함하지는 않을 수 있다는 것을 나타낸다는 점에 유의한다. 또한, 그러한 구문들이 반드시 동일 실시예를 가리키지도 않는다. 또한, 특정의 특징, 구조 또는 특성이 어느 실시예와 연계하여 설명될 때, 명시적으로 설명이 되든 그렇지 않든 간에, 다른 실시예들과 연계하여 이러한 특징, 구조 또는 특성에 영향을 주는 것은 관련 기술분야의 통상의 기술자의 지식 범위 내에 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에서의 이용으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는, 적어도 부분적으로 맥락에 의존하여, 임의의 특징, 구조, 또는 특성을 단수 의미로 설명하기 위해 사용될 수 있거나 또는 특징들, 구조들, 또는 특성들의 조합들을 복수 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수형("a", "an", 또는 "the") 용어들은 다시금 적어도 부분적으로 맥락에 의존하여, 단수의 사용을 전달하거나 복수의 사용을 전달하도록 이해될 수 있다. 게다가, 용어 "~에 기초한"은 반드시 배타적 인자 집합을 전달하고자 의도된 것은 아님을 이해할 수 있고, 대신에 다시금 적어도 부분적으로 맥락에 의존하여, 반드시 명시적으로 설명되지는 않은 추가 인자들의 존재를 허용할 수 있다.
본 개시내용에서 "상(on)" 및 "위(above 또는 over)"의 의미는, "상"이 어떤 것 "상에 직접"을 의미할 뿐만 아니라 그 사이에 중간 피처 또는 층이 있으면서 어떤 것의 "상"의 의미를 포함하도록, 그리고 "위"가 어떤 것의 "위"의 의미를 의미할 뿐만 아니라 그 사이에 어떠한 중간 피처 또는 층도 없이 어떤 것의 "위" (즉, 어떤 것의 바로 위)라는 의미를 또한 포함할 수 있도록 가장 넓은 방식으로 해석되어야 한다는 것이 쉽게 이해될 것이다.
또한, "아래(beneath)", "아래(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들이 도면들에 예시된 바와 같은 또 다른 요소(들) 또는 특징(들)에 대한 어느 한 요소 또는 특징의 관계를 설명하기 위해 설명의 편의를 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면에 묘사된 오리엔테이션 외에도 사용 또는 동작 시의 디바이스의 다른 오리엔테이션을 포함하는 것을 의도한다. 장치는 달리 오리엔테이션될 수 있으며(90도 회전되거나 또는 다른 오리엔테이션에 있을 수 있으며), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속 재료 층들이 그 상에 추가되는 재료를 지칭한다. 기판 자체가 패터닝될 수 있다. 기판의 상단에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 유지될 수 있다. 더욱이, 기판은 실리콘, 게르마늄(germanium), 갈륨비소(gallium arsenide), 인듐 인화물(indium phosphide) 등과 같은 넓은 범위의 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적 비전도성 재료로 이루어질 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하위 또는 상위 구조의 전체 위에서 연장될 수 있거나, 하위 또는 상위 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조체의 두께보다 작은 두께를 갖는 비균질 연속 구조체 또는 균질 연속 구조체의 한 영역일 수 있다. 예를 들어, 층은 연속 구조체의 상단 표면과 하단 표면 사이의 또는 상단 표면과 하단 표면에 있는 임의의 쌍의 수평 평면들 사이에 자리잡을 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼 형성된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에, 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다중의 층을 포함할 수 있다. 예를 들어, 인터커넥트 층은 하나 이상의 전도체 및 콘택트 층(그 안에 인터커넥트 라인들 및/또는 비아 콘택트들이 형성됨) 및 하나 이상의 유전체 층을 포함할 수 있다.
본 명세서에서 이용된 바와 같이, "공칭상/공칭상으로(nominal/nominally)"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값들의 범위와 함께, 제품 또는 공정의 설계 국면 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 타깃 값을 지칭한다. 값들의 범위는 제조 공정들의 약간의 변동들 또는 허용오차로 인한 것일 수 있다. 본 명세서에서 이용된 바와 같이, 용어 "약(about)"은 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, "약"이라는 용어는, 예를 들어, 값의 10% 내지 30%(예컨대, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 이용된 바와 같이, 용어 "3D NAND 메모리 스트링"은 메모리 셀 트랜지스터들의 스트링이 기판에 대하여 수직 방향으로 연장되도록, 측방향으로 오리엔테이션된 기판 상에서 직렬로 연결된 메모리 셀 트랜지스터들의 수직으로 오리엔테이션된 스트링을 지칭한다. 본 명세서에서 사용되는 바와 같이, "수직/수직적"이라는 용어는 기판의 측방향 면에 명목상 직교함을 의미한다.
일부 기존의 3D 메모리 디바이스들에서, 3D NAND 메모리 스트링 어레이 및 주변 회로들은 2개의 별개의 웨이퍼 상에 형성되고 함께 본딩된다. 패드-아웃(pad-out)은 3D NAND 셀 어레이 웨이퍼를 통해 달성된다. 그렇지만, 셀 어레이 웨이퍼 패드-아웃이 콘택트들을 셀 어레이 외부에 랜딩시켜야만 하기 때문에, 어레이 효율이 상당히 영향을 받을 수 있다. 메모리 셀 어레이 효율을 개선하기 위해, 패드-아웃을 위해 이용가능한 더 많은 칩 면적 덕분에 주변 회로 웨이퍼를 통해 패드-아웃이 구현된다. 그러나, 패드-아웃 어닐링으로 인한 수소 가스 방출은, 패드-아웃 어닐링 후에 수소에 의해 파괴될 것으로 추정되는 단글링 본드(dangling bond)들의 존재로 인해, 트랜지스터들의 전기적 성능을 저하시킬 수 있다. 수소는 수소 가스 방출의 형태로 3D 메모리 디바이스들로부터 방출될 수 있다.
본 개시내용에 따른 다양한 실시예들은 패드-아웃 어닐링으로 인한 로직 공정 양립가능 디바이스들(예를 들어, 트랜지스터들)로부터의 수소 가스 방출을 차단하는 하나 이상의 수소 차단 층을 갖는 3D 메모리 디바이스들을 제공하고, 그에 의해 단글링 본드들의 존재를 억제하고 3D 메모리 디바이스들의 전기적 성능을 개선한다. 일부 실시예들에서, 로직 공정 양립가능 디바이스들은 패드-아웃 인터커넥트 층을 통한 수소 가스 방출을 방지하기 위해 수소 차단 층들(및 일부 경우들에서는 수소 차단 층들을 통해 콘택트들을 둘러싸는 수소 차단 공간들)로 완전히 캡슐화된다. 그 결과, 주변 회로 웨이퍼를 통한 패드-아웃이 가능하게 될 수 있어서, 메모리 셀 어레이 효율을 개선한다.
도 1a는 일부 실시예들에 따른, 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스(100)의 단면의 개략도를 예시한다. 3D 메모리 디바이스(100)는 본딩된 칩의 예를 나타낸다. 3D 메모리 디바이스(100)의 컴포넌트들(예를 들어, 로직 공정 양립가능 디바이스들 및 NAND 메모리)은 상이한 기판들 상에 별도로 형성된 다음, 본딩된 칩을 형성하도록 결합될 수 있다. 3D 메모리 디바이스(100)는 NAND 메모리, 예를 들어, NAND 메모리 셀들의 어레이를 갖는 제1 반도체 구조체(102)를 포함할 수 있다. 즉, 제1 반도체 구조체(102)는 메모리 셀들이 3D NAND 메모리 스트링들의 어레이 및/또는 2차원(2D) NAND 메모리 셀들의 어레이의 형태로 제공되는 NAND 플래시 메모리일 수 있다. NAND 메모리 셀들은 페이지들이 되도록 조직될 수 있고, 그 페이지들은 그 후 블록들이 되도록 조직되고, 여기서 각각의 NAND 메모리 셀은 비트 라인(BL)이라고 불리는 별개의 라인에 전기적으로 연결된다. NAND 메모리 셀 내에서 동일한 위치를 갖는 모든 셀들은 워드 라인(WL)에 의해 제어 게이트들을 통해 전기적으로 연결될 수 있다. 일부 실시예들에서, 메모리 평면은 동일한 비트 라인을 통해 전기적으로 연결되는 특정 개수의 메모리 블록들을 포함한다.
일부 실시예들에서, NAND 메모리 셀들의 어레이는 3D NAND 메모리 스트링들의 어레이이고, 이들 각각은 메모리 스택을 통해 기판 위에 (3D로) 수직으로 연장된다. 3D NAND 기술(예를 들어, 메모리 스택 내의 층들/타이어(tier)들의 수)에 좌우되어, 3D NAND 메모리 스트링은 전형적으로 32개 내지 256개의 NAND 메모리 셀을 포함하고, 이들 각각은 플로팅 게이트 트랜지스터 또는 전하 트래핑(charge-trapping) 트랜지스터를 포함한다. 일부 실시예들에서, NAND 메모리 셀들의 어레이는 2D NAND 메모리 셀들의 어레이이며, 이들 각각은 플로팅 게이트 트랜지스터를 포함한다. 일부 실시예들에 따르면, 2D NAND 메모리 셀들의 어레이는 복수의 2D NAND 메모리 스트링들을 포함하고, 이들 각각은 (NAND 게이트를 닮은) 직렬로 연결된 복수의 메모리 셀(예컨대, 32개 내지 128개의 메모리 셀) 및 2개의 실렉트 트랜지스터를 포함한다. 일부 실시예들에 따르면, 각각의 2D NAND 메모리 스트링은 기판 상의 동일한 평면에 (2D로) 배열된다.
3D 메모리 디바이스(100)는 또한 NAND 메모리를 포함하는 제1 반도체 구조체(102) 위에 로직 공정 양립가능 디바이스들을 포함하는 제2 반도체 구조체(104)를 포함할 수 있다. 일부 실시예들에서, 제2 반도체 구조체(104) 내의 로직 공정 양립가능 디바이스들은 로직 디바이스들에 대한 제조 프로세스들에 필적하는 방식으로 제조될 수 있는 임의의 반도체 디바이스를 포함한다. 예를 들어, 로직 공정 양립가능 디바이스들은 프로세서들, 제어기들, 랜덤 액세스 메모리(RAM)(예를 들어, 동적 RAM(DRAM) 또는 정적(SRAM)), 및 그 각각이 복수의 트랜지스터를 포함하는 메모리 디바이스들의 주변 회로들을 포함할 수 있다. 일부 실시예들에서, 로직 공정 양립가능 디바이스들은 프로세서, RAM 셀들의 어레이, 및/또는 NAND 메모리 셀들의 어레이에 대한 주변 회로(예를 들어, 제1 반도체 구조체(102)에 포함됨)를 포함한다. 일부 실시예들에서, 로직 공정 양립가능 디바이스들은 상보성 금속 산화물 반도체(complementary metal-oxide-semiconductor, CMOS) 기술을 이용하여 형성된다. 로직 공정 양립가능 디바이스들은 고속을 달성하기 위해 진보된 로직 공정들(예를 들어, 90nm, 65nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm, 2nm 등의 기술 노드들)로 구현될 수 있다.
일부 실시예들에서, 제2 반도체 구조체(104) 내의 로직 공정 양립가능 디바이스들은 플래시 메모리(NAND 플래시 메모리 또는 NOR 플래시 메모리 중 어느 하나)에 저장된 데이터를 관리하고 호스트(예를 들어, 컴퓨팅 디바이스 또는 임의의 다른 전자 디바이스들의 프로세서)와 통신할 수 있는 플래시 메모리 제어기를 포함한다. 일부 실시예들에서, 플래시 메모리 제어기는 SD(Secure Digital) 카드, CF(Compact Flash) 카드, USB 플래시 드라이브, 또는 개인용 컴퓨터, 디지털 카메라, 휴대폰 등과 같은 전자 디바이스에서 사용하기 위한 다른 매체와 같은 낮은 듀티 사이클 환경에서 동작하도록 설계되어 있다. 일부 실시예들에서, 플래시 메모리 제어기는, 스마트폰들, 태블릿들, 랩톱 컴퓨터들 등과 같은 모바일 디바이스들 및 기업용 저장 어레이들을 위한 데이터 스토리지로서 사용되는 SSD들(solid-state drives) 또는 eMMC들(embedded Multi-Media-Cards)과 같은 높은 듀티 사이클 환경에서 동작하도록 설계된다. 플래시 메모리 제어기는 판독, 기입, 소거 및 프로그래밍 동작들과 같은 플래시 메모리(예로서, 도 1a의 제1 반도체 구조체(102)의 NAND 메모리)의 동작들을 제어하도록 구성될 수 있다. 플래시 메모리 제어기는 또한, 불량 블록 관리, 가비지 컬렉션, 논리-대-물리 주소 변환, 웨어 레벨링, 및 기타 등등을 포함하지만, 이것으로만 제한되지는 않는, 플래시 메모리에 저장된 또는 저장될 데이터에 관한 다양한 기능을 관리하도록 구성될 수 있다. 일부 실시예들에서, 플래시 메모리 제어기는 플래시 메모리로부터 판독되거나 플래시 메모리에 기입된 데이터에 대해 오류 정정 코드(error correction code, ECC)들을 처리하도록 추가로 구성된다. 예를 들어, 플래시 메모리를 포맷팅하는 것과 같은 임의의 다른 적절한 기능들이 플래시 메모리 제어기에 의해 마찬가지로 수행될 수 있다.
일부 실시예들에서, 제2 반도체 구조체(104) 내의 로직 공정 양립가능 디바이스들은 도 1a의 제1 반도체 구조체(102)의 NAND 메모리의 주변 회로들(제어 및 감지 회로들로도 알려짐)을 포함한다. 주변 회로들은 NAND 메모리의 동작들을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 회로들을 포함할 수 있다. 예를 들어, 주변 회로들은 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 기준, 또는 회로들의 임의의 능동 또는 수동 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 또는 커패시터들) 중 하나 이상을 포함할 수 있다.
로직 디바이스들/회로들 외에, 제2 반도체 구조체(104) 내의 로직 공정 양립가능 디바이스들은 또한 로직 공정들과 양립가능한 RAM, 예컨대 SRAM 및 DRAM을 포함할 수 있다. 일부 실시예들에서, SRAM은 로직 회로들(예를 들어, 프로세서들, 제어기들, 및 주변 회로들)의 동일한 기판 상에 집적되어, 더 넓은 버스 및 더 높은 동작 속도를 허용하며, 이는 또한 "온-다이 SRAM"으로 알려져 있다. SRAM의 메모리 제어기는 주변 회로들의 일부로서 임베디드될 수 있다. 일부 실시예들에서, 각각의 SRAM 셀은 데이터 비트를 양의 또는 음의 전기적 전하로서 저장하기 위한 복수의 트랜지스터는 물론이고 그것에의 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 일 예에서, 각각의 SRAM 셀은 6개의 트랜지스터(예를 들어, MOSFET(metal-oxide-semiconductor field-effect transistor)들), 예를 들어, 데이터의 비트를 저장하기 위한 4개의 트랜지스터 및 데이터에 대한 액세스를 제어하기 위한 2개의 트랜지스터를 갖는다. SRAM 셀들은 로직 회로들(예를 들어, 프로세서 및 주변 회로들)에 의해 점유되지 않은 영역에 자리잡을 수 있고, 따라서 여분의 공간이 형성될 것을 필요로 하지 않는다. 일 예에서, 각각의 DRAM 셀은 데이터의 비트를 양의 또는 음의 전기적 전하로서 저장하기 위한 커패시터는 물론이고, 그것에의 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 예를 들어, 각각의 DRAM 셀은 1T1C(one-transistor, one-capacitor) 셀일 수 있다. 하나 이상의 캐시(예를 들어, 명령어 캐시 또는 데이터 캐시) 및/또는 데이터 버퍼로서 사용되는 온-다이 RAM(예를 들어, 온-다이 DRAM 및/또는 온-다이 SRAM)은 3D 메모리 디바이스(100)의 고속 동작들을 가능하게 할 수 있다. 또한, SRAM 및/또는 DRAM 셀들은 로직 회로들에 의해 점유되지 않은 영역에 자리잡을 수 있고, 따라서 여분의 공간이 형성될 것을 필요로 하지 않는다.
도 1a에 도시된 바와 같이, 3D 메모리 디바이스(100)는 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에 수직으로 본딩 계면(106)을 추가로 포함한다. 이하에서 상세히 설명되는 바와 같이, 제1 및 제2 반도체 구조체들(102 및 104)은, 제1 및 제2 반도체 구조체들(102 및 104) 중 하나를 제조하는 열 예산(thermal budget)이 제1 및 제2 반도체 구조체들(102 및 104) 중 또 다른 하나를 제조하는 공정을 제한하지 않도록 별개로(및 일부 실시예들에서는 병렬로) 제작될 수 있다. 또한, 회로 기판(예를 들어, 인쇄 회로 기판(PCB)) 상의 장거리 칩-대-칩 데이터 버스와는 대조적으로, 제1 반도체 구조체(102)와 제2 반도체 구조체(104) 사이에 직접적인 짧은 전기적 연결을 형성하기 위해 본딩 계면(106)을 통해 많은 수의 인터커넥트(예를 들어, 본딩 콘택트들)가 형성될 수 있음으로써, 칩 계면 지연을 회피하고 감소된 전력 소비로 고속 I/O(In/Out) 처리량을 달성한다. 제1 반도체 구조체(102) 내의 NAND 메모리와 제2 반도체 구조체(104) 내의 로직 공정 양립가능 디바이스들 사이의 데이터 전송은 본딩 계면(106)에 걸친 인터커넥트들(예를 들어, 본딩 콘택트들)을 통해 수행될 수 있다. 제1 및 제2 반도체 구조체들(102 및 104)을 수직으로 집적함으로써, 칩 크기가 감소될 수 있고, 메모리 셀 밀도가 증가될 수 있다. 더욱이, 다중의 개별 칩을 단일 본딩된 칩(예를 들어, 3D 메모리 디바이스(100))에 통합함으로써, 더 빠른 시스템 속도 및 더 작은 PCB 크기도 달성될 수 있다.
도 1a에 도시된 바와 같이, 로직 공정 양립가능 디바이스들을 갖는 제2 반도체 구조체(104)는 NAND 메모리를 갖는 제1 반도체 구조체(102) 위에 있으므로, 3D 메모리 디바이스(100)의 패드-아웃은 제2 반도체 구조체(104) 위에서 달성될 수 있다. 패드-아웃 어닐링 공정으로 인한 수소 가스 방출을 완화하거나 방지하기 위해, 제2 반도체 구조체(104)는 로직 공정 양립가능 디바이스들 위에 수소 차단 층(108)을 포함한다. 아래에 상세히 설명되는 바와 같이, 일부 실시예들에 따르면, 수소 차단 층(108)은 수소의 가스방출을 차단하도록 구성된다. 예를 들어, 수소 차단 층(108)은 3D 메모리 디바이스(100)의 제조 동안, 특히 패드-아웃 인터커넥트 층을 어닐링할 때, 로직 공정 양립가능 디바이스들로부터 패드-아웃 인터커넥트 층 내로의 또는 그를 넘어서는 수소 가스 방출을 차단하도록 구성될 수 있다. 일부 실시예들에서, 수소 차단 층(108)은 알루미늄 산화물((Al2O3)과 같은 높은 유전 상수(하이-k) 유전체 재료를 포함한다. 즉, 수소 차단 층(108)은 하이-k 유전체 층, 예를 들어, 알루미늄 산화물 층일 수 있다. 알루미늄 산화물 층과 같은 하이-k 유전체 층은 그것의 재료 특성으로 인해 수소 가스 방출을 차단할 뿐만 아니라, 그 아래의 금속 인터커넥트들을 차폐하여 커플링 효과를 회피할 수 있다. 수소 차단 층(108)은 서브 층들을 포함하는 복합 층일 수 있음이 이해된다. 일부 실시예들에 따르면, 서브 층들은 모두 하이-k 유전체 서브 층들일 수 있거나, 또는 서브 층들의 서브세트만이 하이-k 유전체 서브 층인 한편 다른 서브 층들은 그렇지 않다.
하나보다 많은 수소 차단 층이 제2 반도체 구조체(104)에 포함될 수 있다는 점이 이해된다. 도 1b는 일부 실시예들에 따른, 수소 차단 층들을 갖는 또 다른 예시적인 3D 메모리 디바이스(101)의 단면의 개략도를 예시한다. 로직 공정 양립가능 디바이스들 위의 수소 차단 층(108) 외에, 3D 메모리 디바이스(101) 내의 제2 반도체 구조체(104)는 수소 가스 방출에 대해 로직 공정 양립가능 디바이스들을 완전히 캡슐화하기 위해 로직 공정 양립가능 디바이스들 아래에 또 다른 수소 차단 층(110)을 추가로 포함한다. 수소 차단 층들(108 및 110)은 제2 반도체 구조체(104)의 전면 및 후면 둘 다에 형성되어 수소 가스 방출의 차단을 향상시킬 수 있다. 일부 실시예들에서, 수소 차단 층(110)은 로직 공정 양립가능 디바이스들과 본딩 계면(106) 사이에 수직으로 배치되고, 이는 또한 3D 메모리 디바이스(101)의 제조 동안 본딩 계면(106)을 통한 하향으로의 수소 가스 방출을 차단한다. 일부 실시예들에서, 수소 차단 층(110)은 알루미늄 산화물과 같은 하이-k 유전체 재료를 포함한다. 즉, 수소 차단 층(110)은 하이-k 유전체 층, 예를 들어, 알루미늄 산화물 층일 수 있다.
도 2a는 일부 실시예들에 따른, 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스(200)의 개략적인 평면도를 예시한다. 도 1a에 대하여 전술한 3D 메모리 디바이스(100)의 일 예로서, 3D 메모리 디바이스(200)는 제1 반도체 구조체(202) 및 제1 반도체 구조체(202) 위에 적층된 제2 반도체 구조체(204)를 포함하는 본딩된 칩이다. 일부 실시예들에 따르면, 제1 및 제2 반도체 구조체들(202, 204)은 그들 사이의 본딩 계면(206)에서 조인(join)된다. 일부 실시예들에 따르면, 제2 반도체 구조체(204)는 아래에 상세히 설명되는 바와 같이 수소 가스 방출을 차단하도록 구성된 수소 차단 층(246)을 포함한다. 도 2a에 도시된 바와 같이, 제1 반도체 구조체(202)는, 실리콘(예를 들어, 단결정질 실리콘), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 게르마늄(Ge), SOI(silicon on insulator), 또는 기타 임의의 적절한 재료를 포함할 수 있는 기판(208)을 포함할 수 있다. 3D 메모리 디바이스(200)에서의 컴포넌트들의 공간적 관계를 추가로 예시하기 위해 도 2a에 x-축 및 y-축이 추가되어 있다는 것에 유의한다. 기판(208)은, x 방향(측방향 또는 폭 방향)으로 측방향으로 연장되는 2개의 측방향 면(예컨대, 상단 면 및 하단 면)을 포함한다. 본 명세서에서 사용되는 바와 같이, 하나의 컴포넌트(예컨대, 층 또는 디바이스)가 반도체 디바이스(예컨대, 3D 메모리 디바이스(200))의 또 다른 컴포넌트(예컨대, 층 또는 디바이스) "상에", "위에", 또는 "아래에" 있는지는 기판이 y 방향에서 반도체 디바이스의 최하부 평면에 위치될 때, y 방향(수직 방향 또는 두께 방향)에서 반도체 디바이스(예컨대, 기판(208))의 기판에 대해 상대적으로 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
도 2a에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제1 반도체 구조체(202)는 메모리 셀들이 기판(208) 위에 3D NAND 메모리 스트링들(216)의 어레이의 형태로 제공되는 NAND 플래시 메모리를 포함한다. 일부 실시예들에 따르면, 각각의 3D NAND 메모리 스트링(216)은 각각이 전도성 층(212) 및 유전체 층(214)을 포함하는 복수의 쌍을 통해 수직으로 연장된다. 적층된 그리고 인터리빙된 전도성 층들(212) 및 유전체 층(214)은 본 명세서에서 "메모리 스택"(210)으로서 또한 지칭된다. 일부 실시예들에 따르면, 메모리 스택(210) 내의 인터리빙된 전도성 층들(212)과 유전체 층들(214)은 수직 방향으로 교번한다. 다시 말해서, 메모리 스택(210)의 상단 또는 하단에서의 것들을 제외하고, 각각의 전도성 층(212)은 양측 상에서 2개의 유전체 층(214)에 의해 인접(adjoin)될 수 있고, 각각의 유전체 층(214)은 양측 상에서 2개의 전도성 층(212)에 의해 인접될 수 있다. 전도성 층들(212)은 각각 동일한 두께 또는 상이한 두께들을 가질 수 있다. 유사하게, 유전체 층들(214)은 각각 동일한 두께 또는 상이한 두께들을 가질 수 있다. 전도성 층들(212)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지는 않는 전도성 재료들을 포함할 수 있다. 유전체 층들(214)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 각각의 3D NAND 메모리 스트링(216)은 반도체 채널(220) 및 메모리 막(218)을 포함하는 "전하 트랩" 유형의 NAND 메모리 스트링이다. 일부 실시예들에서, 반도체 채널(220)은, 비정질 실리콘, 폴리실리콘, 또는 단결정질 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 메모리 막(218)은 터널링 층, 저장 층("전하 트랩/저장 층"이라고도 알려짐), 및 메모리 차단 층을 포함하는 복합 유전체 층이다. 각각의 3D NAND 메모리 스트링(216)은 원통 형상(예를 들어, 필러(pillar) 형상)을 가질 수 있다. 일부 실시예들에 따르면, 반도체 채널(220), 메모리 막(218)의 터널링 층, 저장 층, 및 메모리 차단 층은 필러의 중심으로부터 외곽 표면으로의 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 메모리 차단 층은 실리콘 산화물, 실리콘 산질화물, 하이-k 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 메모리 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)로 된 복합 층을 포함할 수 있다. 또 다른 예에서, 메모리 차단 층은 알루미늄 산화물(Al2O3), 하프늄 산화물((HfO2), 지르코늄 산화물(ZrO2), 또는 탄탈륨 산화물(Ta2O5)층, 및 기타 등등과 같은 하이-k 유전체 층을 포함할 수 있다.
일부 실시예들에서, 3D NAND 메모리 스트링들(216)은 복수의 제어 게이트(각각이 워드 라인의 일부임)를 추가로 포함한다. 메모리 스택(210) 내의 각각의 전도성 층(212)은 3D NAND 메모리 스트링(216)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 일부 실시예들에서, 각각의 3D NAND 메모리 스트링(216)은 수직 방향으로 제각기 단부에 2개의 플러그(222 및 224)를 포함한다. 플러그(222)는 기판(208)으로부터 에피택셜 성장되는 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 플러그(222)는 3D NAND 메모리 스트링(216)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 플러그(222)는 3D NAND 메모리 스트링(216)의 하부 단부에 있고 반도체 채널(220)과 접촉할 수 있다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예컨대, 3D NAND 메모리 스트링(216))의 "상부 단부"는 y 방향에서 기판(208)으로부터 더 멀리 떨어진 단부이고, 컴포넌트(예컨대, 3D NAND 메모리 스트링(216))의 "하부 단부"는 기판(208)이 3D 메모리 디바이스(200)의 최하부 평면에 자리잡을 때 y 방향에서 기판(208)에 더 가까운 단부이다. 또 다른 플러그(224)는 반도체 재료들(예를 들어, 폴리실리콘)을 포함할 수 있다. 제1 반도체 구조체(202)의 제조 동안 3D NAND 메모리 스트링(216)의 상부 단부를 커버함으로써, 플러그(224)는 실리콘 산화물 및 실리콘 질화물과 같은, 3D NAND 메모리 스트링(216)에 채워진 유전체들의 에칭을 방지하기 위한 에칭 정지 층으로서 기능할 수 있다. 일부 실시예들에서, 플러그(224)는 3D NAND 메모리 스트링(216)의 드레인으로서 기능한다.
3D NAND 메모리 스트링들(216)은 "전하 트랩" 유형의 3D NAND 메모리 스트링들로 제한되지 않고 다른 실시예들에서 "플로팅 게이트" 유형의 3D NAND 메모리 스트링들일 수 있다는 것이 이해된다. 일부 실시예들에서, "플로팅 게이트" 유형의 3D NAND 메모리 스트링들의 소스 플레이트로서의 폴리실리콘 층이 기판(208)과 메모리 스택(210) 사이에 형성될 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(200)의 제1 반도체 구조체(202)는 메모리 스택(210) 및 3D NAND 메모리 스트링들(216)로 그리고 그로부터 전기 신호들을 전송하기 위해 메모리 스택(210) 및 3D NAND 메모리 스트링들(216) 위의 인터커넥트 층(226)을 추가로 포함한다. 인터커넥트 층(226)은 측방향 인터커넥트 라인들 및 수직 인터커넥트 액세스 (비아) 콘택트들을 포함하는 복수의 인터커넥트(본 명세서에서 "콘택트들"이라고도 지칭됨)를 포함할 수 있다. 본 명세서에서 사용될 때, "인터커넥트들"라는 용어는 MEOL(middle-end-of-line) 인터커넥트들 및 BEOL(back-end-of-line) 인터커넥트들과 같은 임의의 적절한 유형의 인터커넥트들을 광범위하게 포함할 수 있다. 인터커넥트 층(226)은 인터커넥트 라인들 및 비아 콘택트들이 형성될 수 있는 하나 이상의 층간 유전체(inter-layer dielectric, ILD) 층(BEOL을 위한 "금속간 유전체(IMD) 층들"이라고도 알려짐)를 추가로 포함할 수 있다. 즉, 인터커넥트 층(226)은 다중의 층간 유전체(ILD) 층에 인터커넥트 라인들 및 비아 콘택트들을 포함할 수 있다. 인터커넥트 층(226)에서의 인터커넥트 라인들 및 비아 콘택트들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지는 않는 전도성 재료들을 포함할 수 있다. 인터커넥트 층(226)에서의 ILD 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 낮은 유전 상수(로우-k) 유전체들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 유전체 재료들을 포함할 수 있다.
도 2a에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제1 반도체 구조체(202)는 본딩 계면(206)에서의 그리고 인터커넥트 층(226) 및 메모리 스택(210)(및 그를 통한 3D NAND 메모리 스트링들(216)) 위의 본딩 층(228)을 추가로 포함할 수 있다. 즉, 일부 실시예들에 따르면, 인터커넥트 층(226)은 3D NAND 메모리 스트링들(216)의 어레이와 본딩 층(228) 사이에 수직으로 있다. 본딩 층(228)은 본딩 콘택트들(230)을 서로 전기적으로 절연시키는 복수의 본딩 콘택트(230) 및 유전체를 포함할 수 있다. 본딩 콘택트들(230)은, W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합물을 포함하지만 이에 제한되지는 않는 전도성 재료들을 포함할 수 있다. 본딩 층(228)의 나머지 영역은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 유전체 재료들로 형성될 수 있다.
유사하게, 도 2a에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제2 반도체 구조체(204)는 또한 제1 반도체 구조체(202)의 본딩 계면(206)에서의 그리고 본딩 층(228) 위의 본딩 층(232)을 포함할 수 있다. 본딩 층(232)은 복수의 본딩 콘택트(234) 및 본딩 콘택트들(234)을 서로 전기적으로 절연시키는 유전체를 포함할 수 있다. 본딩 콘택트들(234)은 W, Co, Cu, Al, 실리사이드 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 전도성 재료들을 포함할 수 있다. 본딩 층(232)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 유전체들로 형성될 수 있다.
전술한 바와 같이, 제2 반도체 구조체(204)는 본딩 계면(206)에서 면-대-면 방식으로 제1 반도체 구조체(202)의 상단에 본딩될 수 있다. 일부 실시예들에 따르면, 제1 반도체 구조체(202)의 본딩 콘택트들(230)은 본딩 계면(206)에서 제2 반도체 구조체(204)의 본딩 콘택트들(234)과 접촉 상태에 있다. 일부 실시예들에서, 본딩 계면(206)은 하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 알려짐)의 결과로서 본딩 층들(232 및 228) 사이에 배치되는데, 이는 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 획득하는 직접 본딩 기술(예를 들어, 솔더 또는 접착제들과 같은 중간 층들을 이용하지 않고 표면들 사이에 본딩을 형성함)이다. 일부 실시예들에서, 본딩 계면(206)은 본딩 층들(232 및 228)이 만나고 본딩되는 장소이다. 실제로, 본딩 계면(206)은 제1 반도체 구조체(202)의 본딩 층(228)의 상단 면 및 제2 반도체 구조체(204)의 본딩 층(232)의 하단 면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(200)의 제2 반도체 구조체(204)는 전기적 신호들을 전송하기 위해 본딩 층(232) 위의 인터커넥트 층(236)을 추가로 포함한다. 인터커넥트 층(236)은 MEOL 인터커넥트들 및 BEOL 인터커넥트들과 같은 복수의 인터커넥트를 포함할 수 있다. 인터커넥트 층(236)은 인터커넥트 라인들 및 비아 콘택트들이 형성될 수 있는 하나 이상의 ILD 층을 추가로 포함할 수 있다. 인터커넥트 층(236)에서의 인터커넥트 라인들 및 비아 콘택트들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이들로만 제한되는 것은 아닌 전도성 재료들을 포함할 수 있다. 인터커넥트 층(236)에서의 ILD 층들은, 이에 제한되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함하는 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 3D 메모리 디바이스(200)의 제2 반도체 구조체(204)는 인터커넥트 층(236) 및 본딩 층(232) 위의 디바이스 층(238)을 추가로 포함한다. 디바이스 층(238)은 각각이 복수의 트랜지스터(240)를 포함하는 복수의 로직 공정 양립가능 디바이스를 포함할 수 있다. 즉, 일부 실시예들에 따르면, 인터커넥트 층(236)은 디바이스 층(238)에서의 로직 공정 양립가능 디바이스들과 본딩 층(232) 사이에 수직으로 있다. 일부 실시예들에서, 로직 공정 양립가능 디바이스들은 3D NAND 메모리 스트링들(216)의 어레이의 주변 회로들 및/또는 플래시 메모리 제어기를 포함한다. 주변 회로, 즉 3D NAND 메모리의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로들은 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 기준을 포함할 수 있지만, 이에 제한되지는 않는다. 트랜지스터들(240)은 반도체 층(242) "상에" 형성될 수 있고, 여기서 트랜지스터들(240)의 전체 또는 일부는 반도체 층(242) 내에(예를 들어, 반도체 층(242)의 상단 표면 위에) 형성되고 및/또는 반도체 층(242) 상에 직접 형성된다. 격리 영역들(예로서, STI(shallow trench isolation)들)) 및 도핑된 영역들(예로서, 트랜지스터들(240)의 소스 영역들 및 드레인 영역들)이 마찬가지로 반도체 층(242) 상에 형성될 수 있다. 일부 실시예들에 따르면, 트랜지스터들(240)은 진보된 로직 공정들(예를 들어, 90nm, 65nm, 55nm, 45nm, 32nm, 28nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm, 2nm 등의 기술 노드들)을 갖는 고속 로직 트랜지스터들이다.
일부 실시예들에서, 제2 반도체 구조체(204)는 디바이스 층(238) 위에 배치된 반도체 층(242)을 추가로 포함한다. 반도체 층(242)은 로직 공정 양립가능 디바이스들의 트랜지스터들(240)이 그 상에 형성되는 박형화된 기판일 수 있다. 일부 실시예들에서, 반도체 층(242)은 단결정 실리콘을 포함한다. 일부 실시예들에서, 반도체 층(242)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적합한 재료들을 포함할 수 있다. 반도체 층(242)은 또한 격리 영역들 및 (예를 들어, 트랜지스터들(240)의 소스들/드레인들로서 기능하는) 도핑된 영역들을 포함할 수 있다. 격리 영역들(도시되지 않음)은 도핑된 영역들을 전기적으로 격리시키기 위해 반도체 층(242)의 전체 두께 또는 두께의 일부에 걸쳐 연장될 수 있다.
도 2a에 도시된 바와 같이, 3D 메모리 디바이스(200)의 제2 반도체 구조체(204)는 반도체 층(242) 위의 패드-아웃 인터커넥트 층(248)을 추가로 포함할 수 있다. 패드-아웃 인터커넥트 층(248)은 하나 이상의 ILD 층 내에 인터커넥트들, 예를 들어, 콘택트 패드들(254)을 포함한다. 패드-아웃 인터커넥트 층(248) 및 인터커넥트 층(236)은 반도체 층(242)의 대향 측면들에 형성될 수 있다. 일부 실시예들에서, 패드-아웃 인터커넥트 층(248) 내의 인터커넥트들은 예를 들어, 패드-아웃 목적을 위해 3D 메모리 디바이스(200)와 외부 회로들 사이에서 전기 신호들을 전송할 수 있다. 패드-아웃 인터커넥트 층(248) 내의 인터커넥트(예를 들어, 콘택트 패드들(254))는 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이들로만 제한되지는 않는 전도성 재료들을 포함할 수 있다. 패드-아웃 인터커넥트 층(248) 내의 ILD 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 제2 반도체 구조체(204)는 패드-아웃 인터커넥트 층(248) 위의 패시베이션 층(256)을 추가로 포함한다. 패시베이션 층(256)은 실리콘 질화물을 포함할 수 있다. 일부 실시예들에서, 패시베이션 층(256)은 수소가 풍부한 실리콘 질화물을 포함하며, 이는 수소가 필요에 따라 그로부터 디바이스 층(238) 내로 확산될 수 있는 수소 소스로서 작용할 수 있다. 수소가 풍부한 실리콘 질화물은 수소화된 실리콘 질화물(hydrogenated silicon nitride)(SiNx:H)을 포함할 수 있다. 일부 실시예들에서, 수소가 풍부한 실리콘 질화물 내의 수소 농도는 1021 atom/cm3와 1023 atom/cm3 사이에서와 같이 1021 atom/cm3보다 크다. 일부 실시예들에서, 수소가 풍부한 실리콘 질화물 내의 수소 농도는 1022 atom/cm3와 1023 atom/cm31022 사이에서와 같이 1022 atom/cm3보다 크다. 일부 실시예들에서, 패시베이션 층(256)은 실리콘 질화물의 층 및 실리콘 산화물의 층을 갖는 복합 층이다. 도 2a에 도시된 바와 같이, 패드-아웃 인터커넥트 층(248) 내의 콘택트 패드들(254)을 노출시키기 위해 패시베이션 층(256)을 통해 개구들이 형성될 수 있다.
위에서 설명된 바와 같이, 수소는 단글링 본드들을 파괴하기 위해 디바이스 층(238) 내의 로직 공정 양립가능한 디바이스들의 트랜지스터들(240)에 (예를 들어, 이온 주입 및/또는 확산에 의해) 보충될 필요가 있다. 한편, 패드-아웃 인터커넥트 층(248)의 형성은 수소 가스 방출을 가속화하고, 그에 의해 디바이스 층(238) 내의 수소를 감소시킬 수 있는 어닐링 프로세스를 수반한다. 일부 기존의 3D 메모리 디바이스들과는 달리, 수소 가스 방출의 문제를 해결하기 위해, 3D 메모리 디바이스(200)의 제2 반도체 구조체(204)는 도 2a에 예시된 바와 같이 반도체 층(242)과 패드-아웃 인터커넥트 층(248) 사이에 수직으로 배치된 수소 차단 층(246)을 추가로 포함한다. 일부 실시예들에 따르면, 수소 차단 층(246)은 수소 가스 방출을 차단하도록 구성된다. 예를 들어, 수소 차단 층(246)은 3D 메모리 디바이스(200)의 제조 동안 로직 공정 양립가능 디바이스들(예를 들어, 디바이스 층(238) 내의 트랜지스터들(240))로부터 패드-아웃 인터커넥트 층(248) 내로의 또는 그를 넘어서는 수소 가스 방출을 차단하도록 구성될 수 있다. 일부 실시예들에서, 수소 차단 층(246)은 디바이스 층(238)으로부터 패드-아웃 인터커넥트 층(248)을 향해 상향으로의 수소 가스 방출을 방지하기 위해 반도체 층(242)을 커버하도록 측방향으로 연장된다. 즉, 수소 차단 층(246)은 디바이스 층(238) 위에서 디바이스 층(238) 내의 로직 공정 양립가능 디바이스들을 캡슐화할 수 있다.
수소 차단 층(246)은, 예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 또는 탄탈륨 산화물(Ta2O5) 층을 포함하는 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 수소 차단 층(246)은 알루미늄 산화물을 포함한다. 예를 들어, 수소 차단 층(246)은 알루미늄 산화물 층일 수 있다. 일부 실시예들에서, 수소 차단 층(246)은 다중의 하이-k 유전체 서브 층 또는 다른 재료들로 된 하나 이상의 서브 층과 함께 하는 하이-k 유전체 서브 층을 갖는 복합 층일 수 있다는 점이 이해된다. 수소 차단 층(246)의 두께는 수소 가스 방출을 차단하기에 충분할 만큼 두꺼울 수 있다. 일부 실시예들에서, 수소 차단 층(246)의 두께는 약 1nm 내지 약 100nm, 예컨대 1nm 내지 100nm(예를 들어, 1nm, 2nm, 3nm, 4nm, 5nm, 6nm, 7nm, 8nm, 9nm, 10nm, 15nm, 20nm, 25nm, 30nm, 35nm, 40nm, 45nm, 50nm, 55nm, 60nm, 65nm, 70nm, 75nm, 80nm, 85nm, 90nm, 95nm, 100nm, 이들 값들 중 임의의 값에 의해 하단에 의해 경계지어진 임의의 범위, 또는 이들 값들 중 임의의 2개의 값에 의해 정의된 임의의 범위)와 같다.
일부 실시예들에서, 제2 반도체 구조체(204)는 패드-아웃 인터커넥트 층(248)과 인터커넥트 층들(236 및 226)을 전기적으로 연결하기 위해 수소 차단 층(246) 및 반도체 층(242)을 관통해 수직으로 연장되는 하나 이상의 콘택트(250)를 추가로 포함한다. 디바이스 층(238)(및 주변 회로들과 같은 그 안의 로직 공정 양립가능한 디바이스들)은 인터커넥트 층들(236 및 226)뿐만 아니라 본딩 콘택트들(234 및 230)을 통해 3D NAND 메모리 스트링들(216)의 어레이에 전기적으로 연결될 수 있다. 더욱이, 디바이스 층(238) 및 3D NAND 메모리 스트링들(216)의 어레이는 콘택트들(250) 및 패드-아웃 인터커넥트 층(248)을 통해 외부 회로들에 전기적으로 연결될 수 있다. 일부 실시예들에서, 수소 차단 스페이서(251)가 콘택트(250)를 둘러싸는 영역을 통한 수소 가스 방출을 방지하기 위해 각각의 콘택트(250)와 수소 차단 층(246) 사이에 형성된다. 예를 들어, 수소 차단 스페이서(251)는 콘택트(250)를 둘러쌀 수 있다. 일부 실시예들에 따르면, 수소 차단 스페이서(251)는 알루미늄 산화물과 같은, 수소 차단 층(246)과 동일한 재료를 포함한다. 그 결과, 상단으로부터의 디바이스 층(238)의 캡슐화는 수소 차단 스페이서들(251)에 의해 더 강화될 수 있다.
도 2b는 일부 실시예들에 따른, 2개의 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스(201)의 개략적인 평면도를 예시한다. 3D 메모리 디바이스(201)는 본딩 계면(206)과 제2 반도체 구조체(204)의 인터커넥트 층(236) 사이에 또 다른 수소 차단 층(258)을 포함하는 것을 제외하고는 3D 메모리 디바이스(200)와 실질적으로 유사하다. 제2 반도체 구조체(204)에서 디바이스 층(238)의 위와 아래에 2개의 수소 차단 층(246 및 258)을 포함함으로써, 수소 가스 방출은 수직 방향 양쪽(즉, 상향 및 하향)에서 차단될 수 있다. 3D 메모리 디바이스들(200 및 201) 둘 다에서의 유사한 구조들(예컨대, 재료들, 제조 공정, 기능 등)의 상세사항들은 반복되지 않는다.
도 2b에 예시된 바와 같이, 3D 메모리 디바이스(201)는 기판(208), 기판(208) 위의 메모리 스택(210), 메모리 스택(210)을 통해 수직으로 연장되는 3D NAND 메모리 스트링들(216)의 어레이, 3D NAND 메모리 스트링들(216)의 어레이 위의 인터커넥트 층(226), 및 인터커넥트 층(226) 위의 본딩 층(228)을 포함할 수 있다. 3D 메모리 디바이스(201)는 또한 본딩 층(228)의 본딩 계면(206)의 대향 측 상에, 본딩 콘택트들(260)을 포함하는 본딩 층(232)을 포함할 수 있다. 3D 메모리 디바이스(201)는 본딩 층(232) 및 본딩 계면(206) 위의 수소 차단 층(258) 및 수소 차단 층(258) 위의 인터커넥트 층(236)을 추가로 포함할 수 있다. 3D 메모리 디바이스(201)는 인터커넥트 층(236) 위의 디바이스 층(238) 내의 로직 공정 양립가능 디바이스들, 및 디바이스 층(238) 위에 있고 디바이스 층(238) 내의 로직 공정 양립가능 디바이스들과 접촉 상태에 있는 반도체 층(242)을 추가로 포함할 수 있다. 3D 메모리 디바이스(200)와 유사하게, 3D 메모리 디바이스(201)는 또한 3D 메모리 디바이스(201)의 제조 동안 디바이스 층(238)으로부터 수소 차단 층(246) 위의 패드-아웃 인터커넥트 층(248) 내로의 또는 그를 넘어서는 수소 가스 방출을 차단하기 위한 반도체 층(242) 위의 수소 차단 층(246)을 포함한다.
도 1a에 도시된 바와 같은 단일 수소 차단 층(246)을 갖는 3D 메모리 디바이스(200)와는 달리, 3D 메모리 디바이스(201)는 일부 실시예들에 따라, 디바이스 층(238) 내의 로직 공정 양립가능 디바이스들과 본딩 층(232) 사이에 수직으로 있는 추가의 수소 차단 층(258)을 추가로 포함한다. 일부 실시예들에 따르면, 수소 차단 층(258)은 수소 가스 방출을 차단하도록 구성된다. 예를 들어, 수소 차단 층(258)은 3D 메모리 디바이스(201)의 제조 동안 로직 공정 양립가능 디바이스들(예를 들어, 디바이스 층(238) 내의 트랜지스터들(240))로부터 본딩 층(232) 내로의 또는 그를 넘어서는 수소 가스 방출을 차단하도록 구성될 수 있다. 일부 실시예들에서, 수소 차단 층(258)은, 디바이스 층(238)으로부터 본딩 층(232)을 향해 하향으로의 수소 가스 방출을 방지하기 위해 인터커넥트 층(236)을 커버하도록 측방향으로 연장된다. 즉, 수소 차단 층(258)은 디바이스 층(238) 아래의 디바이스 층(238) 내의 로직 공정 양립가능 디바이스들을 캡슐화할 수 있다. 결과적으로, 수소 차단 층들(246 및 258)은 수직 방향으로, 즉 제각기 디바이스 층(238)의 위와 아래로, 디바이스 층(238) 내의 로직 공정 양립가능 디바이스들을 캡슐화하도록 측방향으로 연장된다.
수소 차단 층(258)은, 예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 또는 탄탈륨 산화물(Ta2O5) 층을 포함하는 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 수소 차단 층(258)은 알루미늄 산화물을 포함한다. 예를 들어, 수소 차단 층(258)은 알루미늄 산화물 층일 수 있다. 일부 실시예들에서, 수소 차단 층(258)은 다중의 하이-k 유전체 서브 층 또는 다른 재료들로 된 하나 이상의 서브 층과 함께 하는 하이-k 유전체 서브 층을 갖는 복합 층일 수 있다는 점이 이해된다. 수소 차단 층(258)의 두께는 수소 가스 방출을 차단하기에 충분히 두꺼울 수 있다. 일부 실시예들에서, 수소 차단 층(258)의 두께는 약 1nm 내지 약 100nm, 예컨대 1nm 내지 100nm(예를 들어, 1nm, 2nm, 3nm, 4nm, 5nm, 6nm, 7nm, 8nm, 9nm, 10nm, 15nm, 20nm, 25nm, 30nm, 35nm, 40nm, 45nm, 50nm, 55nm, 60nm, 65nm, 70nm, 75nm, 80nm, 85nm, 90nm, 95nm, 100nm, 이들 값들 중 임의의 값에 의해 하단에 의해 경계지어진 임의의 범위, 또는 이들 값들 중 임의의 2개의 값에 의해 정의된 임의의 범위)와 같다. 일부 실시예들에서, 수소 차단 층들(246 및 258)은 동일한 두께 및/또는 동일한 재료를 갖는다. 수소 차단 층들(246 및 258)은 일부 실시예들에서 상이한 두께들 및/또는 상이한 재료들을 가질 수 있다는 점이 이해된다.
일부 실시예들에서, 본딩 층(232)에서의 본딩 콘택트들(260)은 수소 차단 층(258)을 통해 수직으로 연장되어, 본딩 계면(206)을 가로질러 본딩 층(228)에서의 본딩 콘택트들(230) 및 인터커넥트 층(236)에서의 인터커넥트들을 전기적으로 연결한다. 도 2b에는 도시되지는 않았지만, 일부 실시예들에서, 본딩 콘택트(260)를 둘러싸는 영역을 통한 수소 가스 방출을 방지하기 위해 각각의 본딩 콘택트(260)와 수소 차단 층(258) 사이에 수소 차단 스페이서가 형성되는 것이 이해된다. 예를 들어, 수소 차단 스페이서는 본딩 콘택트(260)를 둘러쌀 수 있다. 수소 차단 스페이서는 일부 실시예들에 따라, 알루미늄 산화물과 같은 수소 차단 층(258)과 동일한 재료를 포함한다.
도 3a 및 3b는 일부 실시예들에 따른, 로직 공정 양립가능 디바이스들을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 예시한다. 도 4a 및 도 4b는 일부 실시예들에 따른, 3D NAND 메모리 스트링들을 갖는 예시적인 반도체 구조체를 형성하기 위한 제조 공정을 예시한다. 도 5a 내지 도 5d는 일부 실시예들에 따른, 수소 차단 층을 갖는 예시적인 3D 메모리 디바이스를 형성하기 위한 제조 공정을 예시한다. 도 6은 일부 실시예들에 따라 수소 차단 층을 갖는 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(600)의 흐름도이다. 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5d 및 도 6에 묘사된 메모리 디바이스의 예들은 도 2a에 묘사된 3D 메모리 디바이스(200)를 포함한다. 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 내지 도 5d 및 도 6이 함께 설명될 것이다. 방법(600)에 도시된 동작들은 모두 망라된 것이 아니며, 예시된 동작들 중 임의의 동작 전에, 후에, 또는 그 사이에 다른 동작들이 또한 수행될 수 있다는 것이 이해된다. 또한, 동작들 중 일부는 동시에, 또는 도 6에 도시된 것과 상이한 순서로 수행될 수 있다.
도 6을 참조하면, 방법(600)은 각각이 수직으로 연장되는 NAND 메모리 스트링들의 어레이가 제1 기판 위에 형성되는 동작(602)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 일부 실시예들에서, NAND 메모리 스트링들의 어레이가 그를 통해 수직으로 연장되는 메모리 스택이 제1 기판 위에 형성된다.
도 4a에 예시된 바와 같이, 인터리빙된 희생 층들(도시되지 않음) 및 유전체 층들(408)이 실리콘 기판(402) 위에 형성된다. 인터리빙된 희생 층들 및 유전체 층들(408)은 유전체 스택(도시되지 않음)을 형성할 수 있다. 일부 실시예들에서, 각각의 희생 층은 실리콘 질화물의 층을 포함하고, 각각의 유전체 층(408)은 실리콘 산화물의 층을 포함한다. 인터리빙된 희생 층들 및 유전체 층들(408)은, 화학적 기상 퇴적(CVD), 물리적 기상 퇴적(PVD), 원자 층 퇴적(ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다. 일부 실시예들에서, 메모리 스택(404)은 게이트 대체 공정에 의해, 예를 들어, 유전체 층들(408)에 선택적인 희생 층들의 습식/건식 에칭을 사용하여 희생 층들을 전도성 층들(406)로 대체하고 결과적인 리세스들을 전도성 층들(406)로 채우는 것에 의해 형성될 수 있다. 그 결과, 메모리 스택(404)은 인터리빙된 전도성 층들(406) 및 유전체 층들(408)을 포함할 수 있다. 일부 실시예들에서, 각각의 전도성 층(406)은 텅스텐 층과 같은 금속 층을 포함한다. 메모리 스택(404)은 다른 실시예들에서 게이트 대체 공정 없이 전도성 층들(예를 들어, 도핑된 폴리실리콘 층들) 및 유전체 층들(예를 들어, 실리콘 산화물 층들)을 교대로 퇴적함으로써 형성될 수 있다는 점이 이해된다. 일부 실시예들에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(404)과 실리콘 기판(402) 사이에 형성된다.
도 4b에 예시된 바와 같이, 3D NAND 메모리 스트링들(410)은 실리콘 기판(402) 위에 형성되며, 이들 각각은 메모리 스택(404)의 인터리빙된 전도성 층들(406) 및 유전체 층들(408)을 관통해 수직으로 연장된다. 일부 실시예들에서, 3D NAND 메모리 스트링(410)을 형성하기 위한 제조 공정들은 DRIE(deep reactive-ion etching)와 같은 건식 에칭 및/또는 습식 에칭을 사용하여 메모리 스택(404)을 관통해 그리고 실리콘 기판(402) 내로 채널 홀(channel hole)을 형성하고, 이어서 실리콘 기판(402)으로부터 채널 홀의 하부 부분에 플러그(412)를 에피택셜 성장시키는 것을 포함한다. 일부 실시예들에서, 3D NAND 메모리 스트링(410)을 형성하기 위한 제조 공정들은 ALD, CVD, PVD, 또는 그 임의의 조합과 같은 박막 퇴적 공정들을 이용하여, 메모리 막(414)(예컨대, 터널링 층, 저장 층, 및 차단 층) 및 반도체 층(416)과 같은 복수의 층으로 채널 홀을 후속하에 채우는 것을 또한 포함한다. 일부 실시예들에서, 3D NAND 메모리 스트링(410)을 형성하기 위한 제조 공정들은 3D NAND 메모리 스트링(410)의 상부 단부에서 리세스를 에칭하고, 이어서 ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 퇴적 공정들을 이용하여 리세스를 반도체 재료로 채움으로써 채널 홀의 상부 부분에 또 다른 플러그(418)를 형성하는 것을 추가로 포함한다.
방법(600)은 도 6에 예시된 바와 같이, 제1 기판 위의 NAND 메모리 스트링들의 어레이 위에 제1 인터커넥트 층이 형성되는 동작(604)으로 진행한다. 제1 인터커넥트 층은 하나 이상의 ILD 층 내의 제1 복수의 인터커넥트를 포함할 수 있다. 도 4b에 예시된 바와 같이, 인터커넥트 층(420)은 3D NAND 메모리 스트링들(410) 위에 형성될 수 있다. 인터커넥트 층(420)은 3D NAND 메모리 스트링들(410)과 전기적 연결들을 이루기 위해 복수의 ILD 층 내의 MEOL 및/또는 BEOL의 인터커넥트들을 포함할 수 있다. 일부 실시예들에서, 인터커넥트 층(420)은 다중의 공정에서 형성된 다중의 ILD 층 및 그 안의 인터커넥트들을 포함한다. 예를 들어, 인터커넥트 층들(420) 내의 인터커넥트들은 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 한정되지는 않는 하나 이상의 박막 퇴적 공정에 의해 퇴적된 전도성 재료들을 포함할 수 있다. 인터커넥트들을 형성하기 위한 제조 공정들은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적합한 공정들을 포함할 수 있다. ILD 층들은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 퇴적된 유전체 재료들을 포함할 수 있다. 도 4b에 예시된 ILD 층들 및 인터커넥트들은 집합적으로 인터커넥트 층(420)이라고 지칭될 수 있다.
방법(600)은 도 6에 예시된 바와 같이, 제1 본딩 층이 제1 인터커넥트 층 위에 형성되는 동작(606)으로 진행한다. 제1 본딩 층은 복수의 제1 본딩 콘택트를 포함할 수 있다. 도 4b에 예시된 바와 같이, 본딩 층(422)은 인터커넥트 층(420) 위에 형성된다. 본딩 층(422)은 유전체들에 의해 둘러싸인 복수의 본딩 콘택트(424)를 포함할 수 있다. 일부 실시예들에서, 유전체 층은, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 인터커넥트 층(420)의 상단 면 상에 퇴적된다. 이후 본딩 콘택트들(424)은 패터닝 프로세스(예를 들어, 유전체 층 내의 유전체 재료들의 포토리소그래피 및 건식/습식 에칭)를 사용하여 유전체 층을 관통해 콘택트 홀들을 먼저 패터닝함으로써 유전체 층을 관통해 그리고 인터커넥트 층(420) 내의 인터커넥트들과 접촉하여 형성될 수 있다. 콘택트 홀들은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예들에서, 콘택트 홀들을 채우는 것은 전도체를 퇴적하기 전에 장벽 층, 접착 층, 및/또는 시드 층을 퇴적하는 것을 포함한다.
방법(600)은 도 6에 예시된 바와 같이 동작(608)으로 진행하고, 여기서 복수의 로직 공정 양립가능 디바이스가 제2 기판 상에 형성된다. 제2 기판은 실리콘 기판일 수 있다. 로직 공정 양립가능 디바이스들은 플래시 메모리 제어기 및/또는 NAND 메모리 스트링들의 어레이의 주변 회로를 포함할 수 있다.
도 3a에 예시된 바와 같이, 실리콘 기판(302) 상에 복수의 트랜지스터(304)가 형성된다. 트랜지스터들(304)은 포토리소그래피, 건식/습식 에칭, 박막 퇴적, 열 성장, 주입, CMP 및 임의의 다른 적절한 공정을 포함하지만 이에 한정되지는 않는 복수의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 도핑된 영역들은 이온 주입 및/또는 열 확산에 의해 실리콘 기판(302)에 형성되는데, 이것들은 예를 들어, 트랜지스터들(304)의 소스 영역들 및/또는 드레인 영역들로서 기능한다. 일부 실시예들에서, 격리 영역들(예를 들어, STI들)은 또한 습식/건식 에칭 및 박막 퇴적에 의해 실리콘 기판(302)에 형성된다. 이에 의해, 복수의 로직 공정 양립가능 디바이스(각각 트랜지스터(304)를 포함함)를 포함하는 디바이스 층(306)이 형성된다. 예를 들어, 트랜지스터들(304)은 플래시 메모리 제어기 및/또는 주변 회로들을 형성하기 위해 디바이스 층(306)의 상이한 영역들에서 패터닝되고 만들어질 수 있다.
방법(600)은 도 6에 예시된 바와 같이, 제2 인터커넥트 층이 로직 공정 양립가능 디바이스들 위에 형성되는 동작(610)으로 진행한다. 제2 인터커넥트 층은 하나 이상의 ILD 층에 제2 복수의 인터커넥트를 포함할 수 있다. 도 3b에 예시된 바와 같이, 인터커넥트 층(308)은 로직 공정 양립가능 디바이스들을 갖는 디바이스 층(306) 위에 형성될 수 있다. 인터커넥트 층(308)은 디바이스 층(306)에서의 로직 공정 양립가능 디바이스들과 전기적 연결들을 이루기 위해 복수의 ILD 층에 MEOL 및/또는 BEOL의 인터커넥트들을 포함할 수 있다. 일부 실시예들에서, 인터커넥트 층(308)은 다중의 프로세스에서 형성된 다중의 ILD 층들 및 그 안의 인터커넥트들을 포함한다. 예를 들어, 인터커넥트 층들(308)에서의 인터커넥트들은, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하는 그러나 이것으로 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 퇴적된 전도성 재료를 포함할 수 있다. 인터커넥트들을 형성하기 위한 제조 공정들은 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적합한 공정들을 포함할 수 있다. ILD 층들은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 퇴적된 유전체 재료들을 포함할 수 있다. 도 3b에 예시된 ILD 층들 및 인터커넥트들은 집합적으로 인터커넥트 층(308)으로 지칭될 수 있다.
방법(600)은 도 6에 예시된 바와 같이 제2 인터커넥트 층 위에 제2 본딩 층이 형성되는 동작(612)으로 진행한다. 제2 본딩 층은 복수의 제2 본딩 콘택트를 포함할 수 있다. 도 3b에 예시된 바와 같이, 본딩 층(310)은 인터커넥트 층(308) 위에 형성된다. 본딩 층(310)은 유전체에 의해 둘러싸인 복수의 본딩 콘택트(312)를 포함할 수 있다. 일부 실시예들에서, 유전체 층은, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 인터커넥트 층(308)의 상단 면 상에 퇴적된다. 본딩 콘택트들(312)은 이후 패터닝 공정(예를 들어, 유전체 층 내의 유전체 재료들의 포토리소그래피 및 건식/습식 에칭)을 사용하여 유전체 층을 관통해 콘택트 홀들을 먼저 패터닝함으로써 유전체 층을 관통해 그리고 인터커넥트 층(308) 내의 인터커넥트들과 접촉하여 형성될 수 있다. 콘택트 홀들은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예들에서, 콘택트 홀들을 채우는 것은 전도체를 퇴적하기 전에 장벽 층, 접착 층, 및/또는 시드 층을 퇴적하는 것을 포함한다.
일부 실시예들에서, 제2 본딩 층을 형성하기 전에, 수소 차단 층이 제2 기판 상의 로직 공정 양립가능 디바이스들 및 제2 인터커넥트 층 위에 형성될 수 있다는 것이 이해된다. 도 3b에는 그렇지 않지만, 수소 차단 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지는 않는 하나 이상의 박막 퇴적 공정을 이용하여 인터커넥트 층(308) 상에 알루미늄 산화물과 같은 하이-k 유전체 재료들의 하나 이상의 층을 퇴적함으로써 형성될 수 있다. 예를 들어, 수소 차단 층은 ALD를 사용하여 퇴적될 수 있다. 본딩 층(310)은 이후 수소 차단 층 상에 형성될 수 있다. 본딩 콘택트들(312)은 포토리소그래피, 에칭, 및 금속 퇴적을 이용하여 수소 차단 층을 관통해 형성될 수 있다. 하이-k 유전체 재료의 층을 포함하는 수소 차단 스페이서는 본딩 콘택트들(312)의 퇴적 전에 박막 퇴적 공정을 사용하여, 각각의 본딩 콘택트(312)를 둘러싸며, 즉 각각의 본딩 콘택트(312)와 수소 차단 층 사이에 형성될 수 있다.
방법(600)은 도 6에 예시된 바와 같이, 제1 기판과 제2 기판이 면-대-면 방식으로 본딩되는 동작(614)으로 진행한다. 로직 공정 양립가능 디바이스들은 본딩 후에 NAND 메모리 스트링들의 어레이 위에 있다. 일부 실시예들에서, 제1 본딩 층 및 제2 본딩 층은, 제1 본딩 콘택트들이 본딩 계면에서 제2 본딩 콘택트들과 접촉 상태에 있도록 하이브리드 본딩된다.
도 5a에 예시된 바와 같이, 실리콘 기판(302) 및 그 위에 형성된 컴포넌트들(예를 들어, 디바이스 층(306) 내의 로직 공정 양립가능 디바이스들)은 거꾸로 뒤집혀 있다. 아래로 향하는 본딩 층(310)은 위로 향하는 본딩 층(422)과, 즉, 면-대-면 방식으로 본딩됨으로써, (도 5b에 도시된 바와 같이) 본딩 계면(502)을 형성한다. 일부 실시예들에서, 처리 공정, 예를 들어, 플라스마 처리, 습식 처리, 및/또는 열 처리가 본딩 이전에 본딩 면들에 적용된다. 본딩 후에, 본딩 층(310) 내의 본딩 콘택트들(312) 및 본딩 층(422) 내의 본딩 콘택트들(424)은 정렬되고 서로 접촉하여, 디바이스 층(306)(예를 들어, 그 안의 로직 공정 양립가능 디바이스들)이 3D NAND 메모리 스트링들(410)에 전기적으로 연결될 수 있도록 한다. 본딩 계면(502)은 도 5b에 예시된 바와 같이 본딩 후에 3D NAND 메모리 스트링들(410)과 디바이스 층(306)(예를 들어, 그 안의 로직 공정 양립가능 디바이스들) 사이에 형성될 수 있다.
방법(600)은 도 6에 도시된 것과 같은 동작(616)으로 진행하는데, 여기서 제2 기판은 로직 공정 양립가능 디바이스들 위에서 그것들과 접촉 상태에 있는 반도체 층을 형성하기 위해 박형화된다. 도 5b에 예시된 바와 같이, 본딩된 칩의 상단에 있는 기판(예를 들어, 도 5a에 도시된 바와 같은 실리콘 기판(302))은 박형화되어서, 박형화된 상단 기판은 반도체 층(504), 예를 들어, 단결정질 실리콘 층으로서 역할을 할 수 있도록 한다. 박형화된 기판의 두께는 약 200nm 내지 약 5μm, 예컨대 200nm 내지 5μm, 또는 약 150nm 내지 약 50μm, 예컨대 150nm 내지 50μm일 수 있다. 실리콘 기판(302)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지는 않는 공정들에 의해 박형화될 수 있다.
방법(600)은 도 6에 예시된 바와 같은 동작(618)으로 진행하는데, 여기서 반도체 층 위에 수소 차단 층이 있다. 수소 차단 층은 알루미늄 산화물과 같은 하이-k 유전체 재료를 포함할 수 있다. 일부 실시예들에서, 제1 수소 차단 층의 두께는 약 1nm 내지 약 100nm, 예컨대 1nm 내지 100nm이다.
도 5b에 예시된 바와 같이, 수소 차단 층(506)은 반도체 층(504) 위에 형성된다. 수소 차단 층(506)은, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정을 이용하여 반도체 층(504) 상에 알루미늄 산화물과 같은 하이-k 유전체 재료들로 된 하나 이상의 층을 퇴적함으로써 형성될 수 있다. 예를 들어, 수소 차단 층(506)은 ALD를 사용하여 퇴적되어 수소 차단 층(506)의 두께를 1nm 내지 100nm로 제어할 수 있다. 일부 실시예들에서, 수소 차단 층(506)은 반도체 층(504)을 커버하도록 퇴적된다.
방법(600)은 도 6에 예시된 바와 같은 동작(620)으로 진행하며, 여기서 제1 수소 차단 층 및 반도체 층을 관통해 수직으로 연장되는 콘택트가 형성된다. 일부 실시예들에서, 수소 차단 스페이서가 콘택트와 제1 수소 차단 층 사이에 형성된다.
도 5c에 도시된 바와 같이, 실리콘 산화물의 층과 같은 유전체 층(508)은 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 한정되지는 않는 하나 이상의 박막 퇴적 공정을 이용하여 수소 차단 층(506) 상에 퇴적될 수 있다. 콘택트들(510)은 일부 실시예들에 따라, 인터커넥트 층(308) 내의 인터커넥트들에 전기적으로 연결되도록 유전체 층(508), 수소 차단 층(506), 및 반도체 층(504)을 관통해 수직으로 연장되게 형성된다. 수소 차단 스페이서(511)는 각각의 콘택트(510)와, 예를 들어, 각각의 콘택트(510)를 둘러싸는 수소 차단 층(506) 사이에 형성될 수 있다. 일부 실시예들에서, 콘택트 홀들은, DRIE와 같은, 건식 에칭 및/또는 습식 에칭 공정들을 사용하여 유전체 층(508), 수소 차단 층(506), 및 반도체 층(504)을 관통해 먼저 에칭되고, 뒤이어 CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정을 사용하여 콘택트 홀들의 측벽들 위에 수소 차단 스페이서(511)(예를 들어, 하이-k 유전체 재료들의 층)를 퇴적함으로써 이뤄진다. 이어서, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 한정되지는 않는 하나 이상의 박막 퇴적 공정을 이용하여 콘택트 홀들을 채우기 위해 수소 차단 스페이서(511) 위에 금속과 같은 전도성 재료들을 퇴적함으로써 콘택트들(510)이 형성될 수 있다.
방법(600)은 도 6에 예시된 바와 같이 동작(622)으로 진행하는데, 여기서 수소 차단 층 위에 패드-아웃 인터커넥트 층이 형성된다. 도 5d에 예시된 바와 같이, 패드-아웃 인터커넥트 층(509)은 수소 차단 층(506) 위에 형성된다. 패드-아웃 인터커넥트 층(509)은 하나 이상의 ILD 층(예로서, 도 5c에 도시된 유전체 층(508)) 내에 형성된 패드 콘택트들(512)과 같은 인터커넥트들을 포함할 수 있다. 패드-아웃 인터커넥트 층(509) 내의 패드 콘택트들(512)은 콘택트들(510)을 통해 인터커넥트 층(308) 내의 인터커넥트들에 전기적으로 연결될 수 있다. 패드 콘택트들(512)은, 이에 제한되는 것은 아니지만, W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하는 전도성 재료들을 포함할 수 있다. ILD 층들은, 이에 제한되는 것은 아니지만, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함하는 유전체 재료들을 포함할 수 있다.
패드-아웃 인터커넥트 층을 형성하기 위한 제조 공정의 일부로서, 어닐링 공정이 수행된다. 그러나, 어닐링은 3D 메모리 디바이스로부터 수소를 방출하는 수소 가스 방출을 야기할 수 있고, 이에 의해 3D 메모리 디바이스의 성능에 영향을 미친다. 도 7은 일부 실시예들에 따른, 3D 메모리 디바이스의 제조 동안 수소 차단 층에 의해 수소 가스 방출을 차단하는 예시적인 방법(700)의 흐름도이다. 방법(700)에 도시된 동작들은 총망라한 것이 아니며, 예시된 동작들 중 임의의 동작 전에, 후에, 또는 그 사이에 다른 동작들이 마찬가지로 수행될 수 있다는 것이 이해된다. 또한, 동작들 중 일부는 동시에, 또는 도 7에 도시된 것과 상이한 순서로 수행될 수 있다.
도 7을 참조하면, 방법(700)은 수소가 패드-아웃 인터커넥트 층 내로 주입되는 동작(702)에서 시작한다. 도 5d에 예시된 바와 같이, 패드-아웃 인터커넥트 층(509)의 형성 후에, 이온 주입 공정이 수행되어, 수소 이온들을 패드-아웃 인터커넥트 층(509) 내로 주입할 수 있다.
방법(700)은 도 7에 예시된 바와 같이 패시베이션 층이 패드-아웃 인터커넥트 층 위에 형성되는 동작(704)으로 진행한다. 패시베이션 층은 수소가 풍부한 실리콘 질화물을 포함할 수 있다. 도 5d에 예시된 바와 같이, 수소 이온 주입 후에, 패드-아웃 인터커넥트 층(509) 상에 패시베이션 층(514)이 형성될 수 있다. 일부 실시예들에서, 패시베이션 층(514)은, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정을 이용하여 패드-아웃 인터커넥트 층(509) 상에 실리콘 산화물 층 및 수소가 풍부한 실리콘 질화물 층과 같은 하나 이상의 유전체 층을 퇴적함으로써 형성된다. 일부 실시예들에서, 건식 에칭 및/또는 습식 에칭 공정들을 이용하여 아래의 패드 콘택트들(512)을 노출시키기 위해 패시베이션 층(514)을 관통해 패드 콘택트 개구들이 에칭된다.
동작들(702 및 704)은 디바이스 층(306)에서의 단글링 본드들을 파괴하기 위해 3D 메모리 디바이스들 내에 외인성 수소(extrinsic hydrogen)를 공급하도록 구현될 수 있다. 일부 경우들에서, 예를 들어, 이전의 제조 공정들로부터, 3D 메모리 디바이스들에 존재하는 내인성 수소(intrinsic hydrogen)로 충분할 수 있다는 것이 이해된다. 그 결과, 동작들(702 및 704) 중 하나 또는 둘 다가 스킵되거나 수정될 수 있다. 일 예에서, 동작(702)에서의 수소 이온 주입은 스킵될 수 있다. 또 다른 예에서, 동작(704)에서 형성된 패시베이션 층은 수소가 풍부한 실리콘 질화물 대신에 보통의 실리콘 질화물을 포함할 수 있다.
방법(700)은 도 7에 예시된 것과 같은 동작(706)으로 진행하는데, 여기서 로직 공정 양립가능 디바이스들 내로 수소를 확산시키기 위해 패드-아웃 인터커넥트 층이 어닐링된다. 도 5d에 예시된 바와 같이, RTA(rapid thermal anneal)와 같은 어닐링 프로세스가 패드-아웃 인터커넥트 층(509)에 대해 수행되어, 수소(동작들(702 및 704)로부터의 내인성 수소 및/또는 외인성 수소)를 로직 공정 양립가능 디바이스들을 갖는 디바이스 층(306) 내로 확산시킬 수 있다.
방법(700)은 도 7에 예시된 것과 같은 동작(708)으로 진행하는데, 여기서 로직 공정 양립가능 디바이스들로부터의 수소 가스 방출은 수소 차단 층(들)에 의해 차단된다. 도 5d에 예시된 바와 같이, 예를 들어, 로직 공정 양립가능 디바이스들을 갖는 디바이스 층(306)으로부터의, 어닐링 프로세스에 의해 트리거되거나 강화된 수소(동작들(702 및 704)로부터의 내인성 수소 및/또는 외인성 수소) 가스 방출은 수소 차단 층(506)(및 존재한다면 수소 차단 스페이서들(511))에 의해 차단될 수 있다. 일부 실시예들에서, 디바이스 층(306)과 본딩 층(310) 사이의 또 다른 수소 차단 층(도시되지 않음)이 예를 들어, 본딩 계면(502)을 향한 수소 가스 방출을 더 차단할 수 있다는 것이 이해된다.
본 개시내용의 일 양태에 따르면, 3D 메모리 디바이스는 기판; 기판 위의, 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택; 각각이 메모리 스택을 통해 수직으로 연장되는 NAND 메모리 스트링들의 어레이; NAND 메모리 스트링들의 어레이 위의 복수의 로직 공정 양립가능 디바이스; 로직 공정 양립가능 디바이스들 위에서 이와 접촉하는 반도체 층; 반도체 층 위의 패드-아웃 인터커넥트 층; 및 반도체 층과 패드-아웃 인터커넥트 층 사이에 수직으로 있는 수소 차단 층을 포함한다. 수소 차단 층은 수소 가스 방출을 차단하도록 구성된다.
일부 실시예들에서, 수소 차단 층은 하이-k 유전체 재료를 포함한다. 일부 실시예들에서, 하이-k 유전체 재료는 알루미늄 산화물을 포함한다.
일부 실시예들에서, 수소 차단 층의 두께는 약 1nm 내지 약 100nm이다.
일부 실시예들에서, 수소 차단 층은 반도체 층을 커버하도록 측방향으로 연장된다.
일부 실시예들에서, 수소 차단 층은 3D 메모리 디바이스의 제조 동안 로직 공정 양립가능 디바이스들로부터 패드-아웃 인터커넥트 층 내로의 또는 패드-아웃 인터커넥트 층을 넘어서는 수소 가스 방출을 차단하도록 구성된다.
일부 실시예들에서, 3D 메모리 디바이스는 NAND 메모리 스트링들의 어레이 위에 있고 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 층, 로직 공정 양립가능 디바이스들 아래에 있고 제1 본딩 층 위에 있고 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 층, 및 제1 본딩 층과 제2 본딩 층 사이에 수직으로 있는 본딩 계면을 추가로 포함한다. 제1 본딩 콘택트는 본딩 계면에서 제2 본딩 콘택트와 접촉 상태에 있을 수 있다.
일부 실시예들에서, 3D 메모리 디바이스는 NAND 메모리 스트링들의 어레이와 제1 본딩 층 사이에 수직으로 제1 인터커넥트 층, 및 제2 본딩 층과 로직 공정 양립가능 디바이스들 사이에 수직으로 있는 제2 인터커넥트 층을 추가로 포함한다. 로직 공정 양립가능 디바이스들은 제1 및 제2 인터커넥트 층들 및 제1 및 제2 본딩 콘택트들을 통해 NAND 메모리 스트링들의 어레이에 전기적으로 연결될 수 있다.
일부 실시예들에서, 3D 메모리 디바이스는 패드-아웃 인터커넥트 층과 제2 인터커넥트 층을 전기적으로 연결하기 위해 수소 차단 층과 반도체 층을 관통해 수직으로 연장되는 콘택트를 추가로 포함한다. 일부 실시예들에서, 3D 메모리 디바이스는 콘택트와 수소 차단 층 사이에 수소 차단 스페이서를 추가로 포함한다.
일부 실시예들에서, 반도체 층은 단결정질 실리콘을 포함한다.
일부 실시예들에서, 3D 메모리 디바이스는 패드-아웃 인터커넥트 층 위의 패시베이션 층을 추가로 포함한다. 일부 실시예들에서, 패시베이션 층은 실리콘 질화물을 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3D 메모리 디바이스는 기판, 기판 위의 제1 수소 차단 층, 제1 수소 차단 층 위의 복수의 로직 공정 양립가능 디바이스, 로직 공정 양립가능 디바이스들 위에서 이와 접촉 상태에 있는 반도체 층, 반도체 층 위의 제2 수소 차단 층, 및 제2 수소 차단 층 위의 패드-아웃 인터커넥트 층을 포함한다. 제1 수소 차단 층 및 제2 수소 차단 층은 3D 메모리 디바이스의 제조 동안 로직 공정 양립가능 디바이스들로부터의 수소 가스 방출을 차단하도록 구성된다.
일부 실시예들에서, 제1 및 제2 수소 차단 층들 각각은 하이-k 유전체 재료를 포함한다. 일부 실시예들에서, 하이-k 유전체 재료는 알루미늄 산화물을 포함한다.
일부 실시예들에서, 제1 및 제2 수소 차단 층들 각각의 두께는 약 1nm 내지 약 100nm이다.
일부 실시예들에서, 제1 및 제2 수소 차단 층들은 수직 방향으로 로직 공정 양립가능 디바이스들을 캡슐화하도록 측방향으로 연장된다.
일부 실시예들에서, 3D 메모리 디바이스는 기판 위에 있고 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 층, 로직 공정 양립가능 디바이스들 아래에 있고 제1 본딩 층 위에 있고 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 층, 및 제1 본딩 층과 제2 본딩 층 사이에 수직으로 있고 그곳에서 제1 본딩 콘택트들이 제2 본딩 콘택트들과 접촉 상태에 있는 본딩 계면을 추가로 포함한다. 일부 실시예들에서, 제1 수소 차단 층은 제2 본딩 층과 로직 공정 양립가능 디바이스들 사이에 수직으로 있다.
일부 실시예들에서, 3D 메모리 디바이스는 제2 수소 차단 층 및 반도체 층을 관통해 수직으로 연장되는 콘택트를 추가로 포함한다. 일부 실시예들에서, 3D 메모리 디바이스는 콘택트와 제2 수소 차단 층 사이에 수소 차단 스페이서를 추가로 포함한다.
일부 실시예들에서, 반도체 층은 단결정질 실리콘을 포함한다.
일부 실시예들에서, 3D 메모리 디바이스는 패드-아웃 인터커넥트 층 위의 패시베이션 층을 추가로 포함한다. 일부 실시예들에서, 패시베이션 층은 실리콘 질화물을 포함한다.
본 개시내용의 또 다른 양태에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법이 개시된다. 각각이 제1 기판 위에서 수직으로 연장되는 NAND 메모리 스트링들의 어레이가 형성된다. 복수의 로직 공정 양립가능 디바이스가 제2 기판 상에 형성된다. 제1 기판과 제2 기판은 면-대-면 방식으로 본딩된다. 로직 공정 양립가능 디바이스들은 본딩 후에 NAND 메모리 스트링들의 어레이 위에 있다. 제2 기판은 로직 공정 양립가능 디바이스들 위에서 이들과 접촉 상태에 있는 반도체 층을 형성하도록 박형화된다.
일부 실시예들에서, 패드-아웃 인터커넥트 층은 제1 수소 차단 층 위에 형성되고, 패드-아웃 인터커넥트 층은 로직 공정 양립가능 디바이스들 내로 수소를 확산시키기 위해 어닐링된다. 제1 수소 차단 층은 어닐링 후에 로직 공정 양립가능 디바이스들로부터 패드-아웃 인터커넥트 층 내로의 또는 패드-아웃 인터커넥트 층을 넘어서는 수소 가스 방출을 차단할 수 있다.
일부 실시예들에서, 어닐링 전에, 패시베이션 층이 패드-아웃 인터커넥트 층 위에 형성된다. 패시베이션 층은 수소가 풍부한 실리콘 질화물을 포함할 수 있다.
일부 실시예들에서, 어닐링 전에, 수소가 패드-아웃 인터커넥트 층 내에 주입된다.
일부 실시예들에서, 패드-아웃 인터커넥트 층을 형성하기 전에, 제1 수소 차단 층 및 반도체 층을 관통해 수직으로 연장되는 콘택트가 패드-아웃 인터커넥트 층에 전기적으로 연결되도록 형성된다. 일부 실시예들에서, 수소 차단 스페이서가 콘택트와 제1 수소 차단 층 사이에 형성된다.
일부 실시예들에서, 제2 수소 차단 층이 제2 기판 상의 로직 공정 양립가능 디바이스들 위에 형성된다. 제2 수소 차단 층은 하이-k 유전체 재료를 포함할 수 있고, 어닐링 후에 로직 공정 양립가능 디바이스들로부터의 수소 가스 방출을 차단할 수 있다.
일부 실시예들에서, 제1 인터커넥트 층은 제1 기판 위의 NAND 메모리 스트링들의 어레이 위에 형성되고, 제1 본딩 층은 복수의 제1 본딩 콘택트를 포함하는 제1 인터커넥트 층 위에 형성되고, 제2 인터커넥트 층은 제2 기판 상의 로직 공정 양립가능 디바이스들 위에 형성되고, 제2 본딩 층은 제2 인터커넥트 층 위에 형성되고 복수의 제2 본딩 콘택트를 포함한다.
일부 실시예들에서, 본딩은 제1 본딩 층과 제2 본딩 층의 하이브리드 본딩을 포함하여, 제1 본딩 콘택트들이 본딩 계면에서 제2 본딩 콘택트들과 접촉 상태에 있도록 한다.
일부 실시예들에서, 제1 수소 차단 층의 하이-k 유전체 재료는 알루미늄 산화물을 포함한다.
일부 실시예들에서, 제1 수소 차단 층의 두께는 약 1nm 내지 약 100nm이다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 범위 내의 지식을 적용함으로써, 과도한 실험 없이, 그리고 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 다양한 응용들에 대해, 그러한 특정 실시예들을 용이하게 수정 및/또는 적응시킬 수 있도록 본 개시내용의 일반적인 속성을 드러낼 것이다. 그러므로, 그러한 적응들 및 수정들은, 본 명세서에 제시된 교시 및 지도에 기초하여, 개시된 실시예들의 등가물의 의미 및 범위 내에 있도록 의도된다. 본 명세서에서의 용어 또는 어법은, 본 명세서에서의 용어 또는 어법이 교시 및 지도에 비추어보아 통상의 기술자에 의해 해석되도록, 설명의 목적을 위한 것이지 제한하려는 것이 아님을 이해해야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움을 받아 앞에서 설명되었다. 이러한 기능적 빌딩 블록들의 경계는 본 명세서에서 설명의 편의상 임의로 정의되었다. 특정 기능들과 그 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 부분들은 발명자(들)가 고려하는 본 개시내용의 전부가 아니라 하나 이상의 예시적 실시예들을 제시할 수 있고, 따라서 본 개시내용 및 첨부된 청구항들을 어떻게든 제한하는 것으로 의도되지 않는다.
본 개시내용의 폭 및 범위는 위에서 설명한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하며, 다음의 청구범위 및 그 등가물들에 따라서만 정의되어야 한다.

Claims (36)

  1. 3차원(3D) 메모리 디바이스로서:
    기판;
    상기 기판 위의 인터리빙된 전도성 층들 및 유전체 층들을 포함하는 메모리 스택;
    각각이 상기 메모리 스택을 통해 수직으로 연장되는 NAND 메모리 스트링들의 어레이;
    상기 NAND 메모리 스트링들의 어레이 위의 복수의 로직 공정 양립가능 디바이스;
    상기 로직 공정 양립가능 디바이스들 위에서 이와 접촉 상태에 있는 반도체 층;
    상기 반도체 층 위의 패드-아웃 인터커넥트 층; 및
    상기 반도체 층과 상기 패드-아웃 인터커넥트 층 사이에 수직으로 있는 수소 차단 층 - 상기 수소 차단 층은 수소 가스 방출을 차단하도록 구성됨 - 을 포함하는 3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 수소 차단 층은 높은 유전 상수(하이-k) 유전체 재료를 포함하는 3D 메모리 디바이스.
  3. 제2항에 있어서,
    상기 하이-k 유전체 재료는 알루미늄 산화물을 포함하는 3D 메모리 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 수소 차단 층의 두께는 약 1nm 내지 약 100nm인 3D 메모리 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 수소 차단 층은 상기 반도체 층을 커버하도록 측방향으로 연장되는 3D 메모리 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 수소 차단 층은 상기 3D 메모리 디바이스의 제조 동안 상기 로직 공정 양립가능 디바이스들로부터 상기 패드-아웃 인터커넥트 층 내로의 또는 상기 패드-아웃 인터커넥트 층을 넘어서는 수소 가스 방출을 차단하도록 구성되는 3D 메모리 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 NAND 메모리 스트링들의 어레이 위에 있으며 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 층;
    상기 로직 공정 양립가능 디바이스들 아래에 및 상기 제1 본딩 층 위에 있으며 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 층; 및
    상기 제1 본딩 층과 상기 제2 본딩 층 사이에 수직으로 있는 본딩 계면 - 상기 제1 본딩 콘택트들은 상기 본딩 계면에서 상기 제2 본딩 콘택트들과 접촉 상태에 있음 - 을 포함하는 3D 메모리 디바이스.
  8. 제7항에 있어서,
    상기 NAND 메모리 스트링들의 어레이와 상기 제1 본딩 층 사이에 수직으로 있는 제1 인터커넥트 층; 및
    상기 제2 본딩 층과 상기 로직 공정 양립가능 디바이스들 사이에 수직으로 있는 제2 인터커넥트 층을 추가로 포함하고,
    상기 로직 공정 양립가능 디바이스들은 상기 제1 및 제2 인터커넥트 층들 및 상기 제1 및 제2 본딩 콘택트들을 통해 상기 NAND 메모리 스트링들의 어레이에 전기적으로 연결되는 3D 메모리 디바이스.
  9. 제8항에 있어서,
    상기 패드-아웃 인터커넥트 층과 상기 제2 인터커넥트 층을 전기적으로 연결하기 위해 상기 수소 차단 층과 상기 반도체 층을 관통해 수직으로 연장되는 콘택트를 추가로 포함하는 3D 메모리 디바이스.
  10. 제9항에 있어서,
    상기 콘택트와 상기 수소 차단 층 사이의 수소 차단 스페이서를 추가로 포함하는 3D 메모리 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 반도체 층은 단결정질 실리콘을 포함하는 3D 메모리 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 패드-아웃 인터커넥트 층 위의 패시베이션 층을 추가로 포함하는 3D 메모리 디바이스.
  13. 제12항에 있어서,
    상기 패시베이션 층은 실리콘 질화물을 포함하는 3D 메모리 디바이스.
  14. 3차원(3D) 메모리 디바이스로서:
    기판;
    상기 기판 위의 제1 수소 차단 층;
    상기 제1 수소 차단 층 위의 복수의 로직 공정 양립가능 디바이스;
    상기 로직 공정 양립가능 디바이스들 위에서 이와 접촉 상태에 있는 반도체 층;
    상기 반도체 층 위의 제2 수소 차단 층; 및
    상기 제2 수소 차단 층 위의 패드-아웃 인터커넥트 층을 포함하고,
    상기 제1 수소 차단 층 및 상기 제2 수소 차단 층은 상기 3D 메모리 디바이스의 제조 동안 상기 로직 공정 양립가능 디바이스들로부터의 수소 가스 방출을 차단하도록 구성되는 3D 메모리 디바이스.
  15. 제14항에 있어서,
    상기 제1 및 제2 수소 차단 층들 각각은 높은 유전 상수(하이-k) 유전체 재료를 포함하는 3D 메모리 디바이스.
  16. 제15항에 있어서,
    상기 하이-k 유전체 재료는 알루미늄 산화물을 포함하는 3D 메모리 디바이스.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 제1 및 제2 수소 차단 층들 각각의 두께는 약 1nm 내지 약 100nm인 3D 메모리 디바이스.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 제1 및 제2 수소 차단 층들은 상기 로직 공정 양립가능 디바이스들을 수직 방향으로 캡슐화하도록 측방향으로 연장되는 3D 메모리 디바이스.
  19. 제14항 내지 제18항 중 어느 한 항에 있어서,
    상기 기판 위에 있고 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 층;
    상기 로직 공정 양립가능 디바이스들 아래에 및 상기 제1 본딩 층 위에 있으며 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 층; 및
    상기 제1 본딩 층과 상기 제2 본딩 층 사이에 수직으로 있는 본딩 계면 - 상기 제1 본딩 콘택트들은 상기 본딩 계면에서 상기 제2 본딩 콘택트들과 접촉 상태에 있음 - 을 포함하는 3D 메모리 디바이스.
  20. 제19항에 있어서,
    상기 제1 수소 차단 층은 상기 제2 본딩 층과 상기 로직 공정 양립가능한 디바이스들 사이에 수직으로 있는 3D 메모리 디바이스.
  21. 제19항 또는 제20항에 있어서,
    상기 제2 수소 차단 층 및 상기 반도체 층을 관통해 수직으로 연장되는 콘택트를 추가로 포함하는 3D 메모리 디바이스.
  22. 제21항에 있어서,
    상기 콘택트와 상기 제2 수소 차단 층 사이의 수소 차단 스페이서를 추가로 포함하는 3D 메모리 디바이스.
  23. 제14항 내지 제22항 중 어느 한 항에 있어서,
    상기 반도체 층은 단결정질 실리콘을 포함하는 3D 메모리 디바이스.
  24. 제14항 내지 제23항 중 어느 한 항에 있어서,
    상기 패드-아웃 인터커넥트 층 위의 패시베이션 층을 추가로 포함하는 3D 메모리 디바이스.
  25. 제24항에 있어서,
    상기 패시베이션 층은 실리콘 질화물을 포함하는 3D 메모리 디바이스.
  26. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서:
    각각이 제1 기판 위에서 수직으로 연장되는 NAND 메모리 스트링들의 어레이를 형성하는 단계;
    제2 기판 상에 복수의 로직 공정 양립가능 디바이스를 형성하는 단계;
    상기 제1 기판과 상기 제2 기판을 면-대-면 방식으로 본딩하는 단계 - 상기 로직 공정 양립가능 디바이스들은 상기 본딩 후에 상기 NAND 메모리 스트링들의 어레이 위에 있음 -;
    상기 로직 공정 양립가능 디바이스들 위에서 및 상기 로직 공정 양립가능 디바이스들과 접촉 상태에 있는 반도체 층을 형성하기 위해 상기 제2 기판을 박형화하는 단계; 및
    상기 반도체 층 위에 제1 수소 차단 층을 형성하는 단계 - 상기 제1 수소 차단 층은 높은 유전 상수(하이-k) 유전체 재료를 포함함 - 를 포함하는 방법.
  27. 제26항에 있어서,
    상기 제1 수소 차단 층 위에 패드-아웃 인터커넥트 층을 형성하는 단계; 및
    수소를 상기 로직 공정 양립가능한 디바이스들 내로 확산시키기 위해 상기 패드-아웃 인터커넥트 층을 어닐링하는 단계를 추가로 포함하고,
    상기 제1 수소 차단 층은 상기 어닐링 후에 상기 로직 공정 양립가능 디바이스들로부터 상기 패드-아웃 인터커넥트 층 내로의 또는 상기 패드-아웃 인터커넥트 층을 넘어서는 수소 가스 방출을 차단하는 방법.
  28. 제27항에 있어서,
    상기 어닐링하는 단계 전에, 상기 패드-아웃 인터커넥트 층 위에 패시베이션 층을 형성하는 단계를 추가로 포함하고, 상기 패시베이션 층은 수소가 풍부한 실리콘 질화물을 포함하는 방법.
  29. 제27항 또는 제28항에 있어서,
    상기 어닐링하는 단계 전에, 상기 패드-아웃 인터커넥트 층 내로 수소를 주입하는 단계를 추가로 포함하는 방법.
  30. 제27항 내지 제29항 중 어느 한 항에 있어서,
    상기 패드-아웃 인터커넥트 층을 형성하기 전에, 상기 패드-아웃 인터커넥트 층에 전기적으로 연결되도록 상기 제1 수소 차단 층 및 상기 반도체 층을 관통해 수직으로 연장되는 콘택트를 형성하는 단계를 추가로 포함하는 방법.
  31. 제30항에 있어서,
    상기 콘택트와 상기 제1 수소 차단 층 사이에 수소 차단 스페이서를 형성하는 단계를 추가로 포함하는 방법.
  32. 제27항 내지 제31항 중 어느 한 항에 있어서,
    상기 제2 기판 상의 상기 로직 공정 양립가능 디바이스들 위에 제2 수소 차단 층을 형성하는 단계를 추가로 포함하고, 상기 제2 수소 차단 층은 하이-k 유전체 재료를 포함하고, 상기 어닐링 후에 상기 로직 공정 양립가능 디바이스들로부터의 수소 가스 방출을 차단하는 방법.
  33. 제26항 내지 제32항 중 어느 한 항에 있어서,
    상기 제1 기판 위의 상기 NAND 메모리 스트링들의 어레이 위에 제1 인터커넥트 층을 형성하는 단계;
    상기 제1 인터커넥트 층 위에 복수의 제1 본딩 콘택트를 포함하는 제1 본딩 층을 형성하는 단계;
    상기 제2 기판 상의 상기 로직 공정 양립가능 디바이스들 위에 제2 인터커넥트 층을 형성하는 단계; 및
    상기 제2 인터커넥트 층 위에 복수의 제2 본딩 콘택트를 포함하는 제2 본딩 층을 형성하는 단계를 추가로 포함하는 방법.
  34. 제33항에 있어서,
    상기 본딩은, 상기 제1 본딩 콘택트들이 본딩 계면에서 상기 제2 본딩 콘택트들과 접촉하도록, 상기 제1 본딩 층과 상기 제2 본딩 층의 하이브리드 본딩을 포함하는 방법.
  35. 제26항 내지 제34항 중 어느 한 항에 있어서,
    상기 제1 수소 차단 층의 하이-k 유전체 재료는 알루미늄 산화물을 포함하는 방법.
  36. 제26항 내지 제35항 중 어느 한 항에 있어서,
    상기 제1 수소 차단 층의 두께는 약 1nm 내지 약 100nm인 방법.
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