CN112635476A - 具有氢阻挡层的三维存储设备及其制造方法 - Google Patents

具有氢阻挡层的三维存储设备及其制造方法 Download PDF

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Abstract

公开了具有氢阻挡层的三维(3D)存储设备及其制造方法的实施例。在一个示例中，一种3D存储设备包括：衬底；存储叠层，其包括在衬底上方交错的导电层和电介质层；NAND存储串的阵列，每个NAND存储串垂直延伸穿过存储叠层；多个逻辑处理兼容器件，其在NAND存储串的阵列上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；焊盘引出互连层，其在半导体层上方；以及氢阻挡层，其垂直位于半导体层与焊盘引出互连层之间，并被配置为阻挡氢排出。

Description

具有氢阻挡层的三维存储设备及其制造方法
本申请是申请日为2019年10月12日，名称为“具有氢阻挡层的三维存储设备及其制造方法”，申请号为201980002378.6的发明专利申请的分案申请。
技术领域
本公开内容的实施例涉及三维(3D)存储设备及其制造方法。
背景技术
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面存储单元缩小到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储单元的存储密度接近上限。
3D存储器架构可以解决平面存储单元中的密度限制。3D存储器架构包括存储器阵列和用于控制进出存储器阵列的信号的外围设备。
发明内容
本文公开了具有氢阻挡层的3D存储设备及其制造方法的实施例。
在一个示例中，一种3D存储设备包括：衬底；存储叠层，其包括在衬底上方交错的导电层和电介质层；NAND存储串的阵列，每个NAND存储串垂直延伸穿过存储叠层；多个逻辑处理兼容器件(logic process-compatible device)，其在NAND存储串的阵列上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；焊盘引出(pad-out)互连层，其在半导体层上方；以及氢阻挡层，其垂直位于半导体层与焊盘引出互连层之间，并被配置为阻挡氢排出(outgassing)。
在另一个示例中，一种3D存储设备包括：衬底；第一氢阻挡层，其在衬底上方；多个逻辑处理兼容器件，其在第一氢阻挡层上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；第二氢阻挡层，其在半导体层上方；以及焊盘引出互连层，其在第二氢阻挡层上方。第一氢阻挡层和第二氢阻挡层被配置为在3D存储设备的制造期间阻挡氢从逻辑处理兼容器件排出。
在又一示例中，公开了一种用于形成3D存储设备的方法。形成各自在第一衬底上方垂直延伸的NAND存储串的阵列。在第二衬底上形成多个逻辑处理兼容器件。将第一衬底和第二衬底以面对面的方式键合。在键合后，逻辑处理兼容器件位于NAND存储串的阵列上方。将第二衬底减薄以形成在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触的半导体层。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开内容的实施例，并且与说明书一起进一步用于解释本公开内容的原理并且使得相关领域技术人员能够作出和使用本公开内容。
图1A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备的横截面的示意图。
图1B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备的横截面的示意图。
图2A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备的示意性平面图。
图2B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备的示意性平面图。
图3A和3B示出了根据一些实施例的用于形成具有逻辑处理兼容器件的示例性半导体结构的制造过程。
图4A和图4B示出了根据一些实施例的用于形成具有3D NAND存储串的示例性半导体结构的制造过程。
图5A-5D示出了根据一些实施例的用于形成具有氢阻挡层的示例性3D存储设备的制造过程。
图6是根据一些实施例的用于形成具有氢阻挡层的3D存储设备的示例性方法的流程图。
图7是根据一些实施例的在3D存储设备的制造期间用于通过氢阻挡层阻挡氢排出的示例性方法的流程图。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如本文所使用的，术语“一个或多个”至少部分取决于上下文，可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”等术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义，并且“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”的含义，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖设备在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)并且同样可以相应地解释本文使用的空间相对描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一对侧向平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导体和触点层(其中形成有互连线和/或过孔触点)以及一个或多个电介质层。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程操作的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以表示给定量的值，该给定量例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
如本文所使用的，术语“3D NAND存储串”是指在横向取向的衬底上串联连接的存储单元晶体管的垂直取向的串，使得存储单元晶体管串相对于衬底在垂直方向上延伸。如本文所使用的，术语“垂直/垂直地”表示标称垂直于衬底的横向表面。
在一些现有的3D存储设备中，在两个分开的晶圆上形成3D NAND存储串阵列和外围电路，并将其键合在一起。焊盘引出是通过3D NAND单元阵列晶圆完成的。然而，由于单元阵列晶圆焊盘引出必须在单元阵列外部放置触点，所以阵列效率可能会受到很大影响。为了提高存储单元阵列的效率，焊盘引出是通过外围电路晶圆实现的，这是因为可用于焊盘引出的芯片面积更大。然而，由焊盘引出退火而导致的氢排出可以降低晶体管的电性能，这是因为存在垂悬键合(dangling bond)，垂悬键合被认为在焊盘引出退火后会被氢破坏。氢可以以氢排出的形式从3D存储设备释放。
根据本公开内容的各种实施例提供了具有一个或多个氢阻挡层的3D存储设备，氢阻挡层阻挡由于焊盘引出退火而从逻辑处理兼容器件(例如，晶体管)的氢排出，从而抑制了垂悬键合的存在并改善3D存储设备的电性能。在一些实施例中，逻辑处理兼容器件被氢阻挡层(以及在一些情况下，被穿过氢阻挡层的触点周围的氢阻挡间隔件)完全包封，以防止氢通过焊盘引出互连层排出。结果，能够实现通过外围电路晶圆的焊盘引出，以提高存储单元阵列效率。
图1A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备100的横截面的示意图。3D存储设备100表示键合芯片的示例。3D存储设备100的部件(例如，逻辑处理兼容器件和NAND存储器)可以分别在不同的衬底上形成，并且然后被接合以形成键合芯片。3D存储设备100可以包括具有NAND存储器(例如NAND存储单元的阵列)的第一半导体结构102。即，第一半导体结构102可以是NAND闪存存储器，其中以3D NAND存储串的阵列和/或二维(2D)NAND存储单元的阵列的形式提供存储单元。NAND存储单元可以被组织成页，然后页被组织成块，其中每个NAND存储单元被电连接到称为位线(BL)的单独的线。NAND存储单元中具有相同位置的所有单元可以由字线(WL)通过控制栅极电连接。在一些实施例中，存储平面包含通过相同的位线电连接的特定数量的存储块。
在一些实施例中，NAND存储单元的阵列是3D NAND存储串的阵列，每个3D NAND存储串在衬底上方垂直延伸穿过存储叠层(在3D中)。取决于3D NAND技术(例如，存储叠层中的层/级的数量)，3D NAND存储串通常包括32到256个NAND存储单元，其中每个均包括浮栅晶体管或电荷捕获晶体管。在一些实施例中，NAND存储单元的阵列是2D NAND存储单元的阵列，其中每个2D NAND存储单元均包括浮栅晶体管。根据一些实施例，2D NAND存储单元的阵列包括多个2D NAND存储串，其中每个2D NAND存储串均包括串联连接的多个存储单元(例如32至128个存储单元)(类似于NAND门)和两个选择晶体管。根据一些实施例，每个2D NAND存储串被布置在衬底上的相同平面中(在2D中)。
3D存储设备100还可以包括第二半导体结构104，该第二半导体结构104包括在包括NAND存储器的第一半导体结构102上方的逻辑处理兼容器件。在一些实施例中，第二半导体结构104中的逻辑处理兼容器件包括可以以与逻辑器件的制造过程相当的方式制造的任何半导体器件。例如，逻辑处理兼容器件可以包括处理器、控制器、随机存取存储器(RAM)(例如，动态RAM(DRAM)或静态(SRAM))以及存储设备的外围电路，其中每个均包括多个晶体管。在一些实施例中，逻辑处理兼容器件包括处理器、RAM单元阵列和/或用于(例如，包括在第一半导体结构102中的)NAND存储单元阵列的外围电路。在一些实施例中，使用互补金属氧化物半导体(CMOS)技术形成逻辑处理兼容器件。可以以高级逻辑处理(例如，90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)实现逻辑处理兼容器件以实现高速度。
在一些实施例中，第二半导体结构104中的逻辑处理兼容器件包括闪存控制器，该闪存控制器可以管理存储在闪存(NAND闪存或NOR闪存)中的数据并与主机(例如，计算设备或任何其他电子设备的处理器)通信。在一些实施例中，闪存控制器被设计为像安全数字(SD)卡、紧凑型闪存(CF)卡、USB闪存驱动器或用于电子设备(例如个人计算机、数码相机、移动电话等)的其他介质那样在低占空比环境中操作。在一些实施例中，闪存控制器被设计为像用作诸如智能电话、平板电脑、笔记本电脑等移动设备的数据储存器的固态驱动器(SSD)或嵌入式多媒体卡(eMMC)、以及企业储存阵列那样在高占空比环境中操作。闪存控制器可以被配置为控制闪存(例如，图1A中的第一半导体结构102的NAND存储器)的操作，例如读取、写入、擦除和编程操作。闪存控制器还可被配置为管理关于存储或将要存储在闪存中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡、等等。在一些实施例中，闪存控制器还被配置为处理关于从闪存读取或写入到闪存的数据的纠错码(ECC)。闪存控制器也可以执行任何其他合适的功能，例如格式化闪存。
在一些实施例中，第二半导体结构104中的逻辑处理兼容器件包括图1A中的第一半导体结构102的NAND存储器的外围电路(也称为控制和感测电路)。外围电路可以包括用于便于NAND存储器的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准，或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。
除了逻辑器件/电路之外，第二半导体结构104中的逻辑处理兼容器件还可以包括与逻辑处理兼容的RAM，例如SRAM和DRAM。在一些实施例中，将SRAM集成在逻辑电路(例如，处理器、控制器和外围电路)的同一衬底上，从而允许更宽的总线和更高的操作速度，这也被称为“管芯上SRAM”。SRAM的存储器控制器可以作为外围电路的一部分嵌入。在一些实施例中，每个SRAM单元包括用于存储作为正电荷或负电荷的一位数据的多个晶体管以及控制对其的访问的一个或多个晶体管。在一个示例中，每个SRAM单元具有六个晶体管(例如，金属氧化物半导体场效应晶体管(MOSFET))，例如，用于存储一位数据的四个晶体管和用于控制对数据的访问的两个晶体管。SRAM单元可以位于未被逻辑电路(例如，处理器和外围电路)占用的区域中，并因此不需要形成额外的空间。在一个示例中，每个DRAM单元包括用于存储作为正电荷或负电荷的一位数据的电容器、以及控制对其的访问的一个或多个晶体管。例如，每个DRAM单元可以是一个晶体管一个电容器(1T1C)单元。管芯上RAM(例如，管芯上DRAM和/或管芯上SRAM)可以实现3D存储设备100的高速操作，用作一个或多个高速缓存(例如，指令高速缓存或数据高速缓存)和/或数据缓冲器。此外，SRAM和/或DRAM单元可以位于未被逻辑电路占用的区域中，并因此不需要形成额外的空间。
如图1A所示，3D存储设备100还包括垂直位于第一半导体结构102和第二半导体结构104之间的键合界面106。如下面详细描述的，第一半导体结构102和第二半导体结构104可以分开制造(在一些实施例中是并行的)，以使得制造第一半导体结构102和第二半导体结构104中的一个的热预算不会限制制造第一半导体结构102和第二半导体结构104中的另一个的过程。此外，可以通过键合界面106形成大量的互连(例如，键合触点)以在第一半导体结构102和第二半导体结构104之间进行直接、短的电连接，这与电路板(例如，印刷电路板(PCB))上的长距离芯片到芯片数据总线相反，从而避免了芯片接口延迟，并以降低的功耗实现了高速输入/输出(I/O)吞吐量。第一半导体结构102中的NAND存储器与第二半导体结构104中的逻辑处理兼容器件之间的数据传输可以通过跨键合界面106的互连(例如，键合触点)来执行。通过垂直集成第一半导体结构102和第二半导体结构104，可以减小芯片尺寸，并且可以增加存储单元密度。此外，通过将多个分立芯片集成到单个键合芯片(例如3D存储设备100)中，也可以实现更快的系统速度和更小的PCB尺寸。
如图1A所示，由于具有逻辑处理兼容器件的第二半导体结构104在具有NAND存储器的第一半导体结构102上方，因此可以在第二半导体结构104上方实现3D存储设备100的焊盘引出。为了减轻或防止由于焊盘引出退火工艺引起的氢排出，第二半导体结构104包括在逻辑处理兼容器件上方的氢阻挡层108。如以下详细描述的，根据一些实施例，氢阻挡层108被配置为阻挡氢排出。例如，氢阻挡层108可以被配置为在3D存储设备100的制造期间，特别是在对焊盘引出互连层进行退火时，阻挡氢从逻辑处理兼容器件排出到焊盘引出互连层中或穿过焊盘引出互连层。在一些实施例中，氢阻挡层108包括高介电常数(高k)电介质材料，例如氧化铝(Al2O3)。即，氢阻挡层108可以是高k电介质层，例如氧化铝层。高k电介质层(例如氧化铝层)由于其材料特性而可以阻止氢排出并屏蔽下方的金属互连以避免耦合效应。应当理解，氢阻挡层108可以是包括子层的复合层。根据一些实施例，子层可以全部是高k电介质子层，或者仅子层的子集是高k电介质子层，而其他子层不是。
应当理解，第二半导体结构104中可以包括多于一个的氢阻挡层。图1B示出了根据一些实施例的具有氢阻挡层的另一示例性3D存储设备101的横截面的示意图。除了逻辑处理兼容器件上方的氢阻挡层108之外，3D存储设备101中的第二半导体结构104还包括在逻辑处理兼容器件下方的另一氢阻挡层110，以针对氢排出完全包封逻辑处理兼容器件。氢阻挡层108和110可以形成在第二半导体结构104的正面和背面两者处，以增强对氢排出的阻挡。在一些实施例中，氢阻挡层110垂直设置在逻辑处理兼容器件与键合界面106之间，其在3D存储设备101的制造期间也阻挡氢通过键合界面106向下排出。在一些实施例中，氢阻挡层110包括高k电介质材料，例如氧化铝。即，氢阻挡层110可以是高k电介质层，例如氧化铝层。
图2A示出了根据一些实施例的具有氢阻挡层的示例性3D存储设备200的示意性平面图。作为以上相对于图1A描述的3D存储设备100的一个示例，3D存储设备200是包括第一半导体结构202和堆叠在第一半导体结构202上方的第二半导体结构204的键合芯片。根据一些实施例，第一半导体结构202和第二半导体结构204在位于其间的键合界面206处接合。根据一些实施例，第二半导体结构204包括被配置为阻挡氢排出的氢阻挡层246，如下文详细描述的。如图2A所示，第一半导体结构202可以包括衬底208，其可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)或任何其他合适的材料。注意，在图2A中添加了x轴和y轴，以进一步示出3D存储设备200中的部件的空间关系。衬底208包括沿x方向(横向方向或宽度方向)横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底(例如，衬底208)在y方向(垂直方向或厚度方向)上位于半导体设备(例如，3D存储设备200)的最低平面中时，在y方向上相对于半导体设备的衬底确定一个部件(例如，层或器件)是在半导体设备的另一部件(例如，层或器件)“上”、“上方”还是“下方”。在本公开内容全文中应用了相同概念来描述空间关系。
如图2A所示，3D存储设备200的第一半导体结构202包括NAND闪存，其中以3D NAND存储串216的阵列的形式在衬底208上方提供存储单元。根据一些实施例，每个3D NAND存储串216垂直延伸穿过各自包括导电层212和电介质层214的多个对。堆叠且交错的导电层212和电介质层214在本文中也被称为“存储叠层”210。根据一些实施例，存储叠层210中的交错的导电层212和电介质层214在垂直方向上交替。换言之，除了在存储叠层210的顶部或底部的那些之外，每个导电层212可以在两侧上与两个电介质层214邻接，并且每个电介质层214可以在两侧上与两个导电层212邻接。导电层212可以各自具有相同的厚度或不同的厚度。类似地，电介质层214可以各自具有相同的厚度或不同的厚度。导电层212可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂的硅、硅化物或其任何组合。电介质层214可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施例中，每个3D NAND存储串216是“电荷捕获”型NAND存储串，包括半导体沟道220和存储膜218。在一些实施例中，半导体沟道220包括硅，例如非晶硅、多晶硅或单晶硅。在一些实施例中，存储膜218是包括隧穿层、储存层(也称为“电荷捕获/储存层”)和存储阻挡层的复合电介质层。每个3D NAND存储串216可以具有圆柱形状(例如，柱形)。根据一些实施例，将半导体沟道220、存储膜218的隧穿层、储存层和存储阻挡层按照这一顺序沿着从柱的中心朝向外表面的方向排列。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。储存层可以包括氮化硅、氮氧化硅、硅或其任何组合。存储阻挡层可以包括氧化硅、氮氧化硅、高k电介质或其任何组合。在一个示例中，存储阻挡层可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。在另一个示例中，存储阻挡层可以包括高k电介质层，例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化钽(Ta2O5)层等。
在一些实施例中，3D NAND存储串216进一步包括多个控制栅极(每个控制栅极是字线的一部分)。存储叠层210中的每个导电层212可以用作3D NAND存储串216的每个存储单元的控制栅极。在一些实施例中，每个3D NAND存储串216在垂直方向上的相应端部处包括两个插塞222和224。插塞222可以包括从衬底208外延生长的诸如单晶硅等半导体材料。插塞222可以用作由3D NAND存储串216的源选择门控制的沟道。插塞222可以在3D NAND存储串216的下端并且与半导体沟道220接触。如本文中所使用的，当衬底208位于3D存储设备200的最低平面中时，部件(例如3D NAND存储串216)的“上端”是在y方向上远离衬底208的端部，而部件(例如3D NAND存储串216)的“下端”是在y方向上更靠近衬底208的端部。另一个插塞224可以包括半导体材料(例如，多晶硅)。通过在第一半导体结构202的制造期间覆盖3D NAND存储串216的上端，插塞224可以用作蚀刻停止层以防止蚀刻填充在3D NAND存储串216中的电介质，例如氧化硅和氮化硅。在一些实施例中，插塞224用作3D NAND存储串216的漏极。
应当理解，3D NAND存储串216不限于“电荷捕获”型3D NAND存储串，并且在其他实施例中，3D NAND存储串216可以是“浮栅”型3D NAND存储串。在一些实施例中，可以在衬底208和存储叠层210之间形成作为“浮栅”型3D NAND存储串的源极板(source plate)的多晶硅层。
在一些实施例中，3D存储设备200的第一半导体结构202还包括在存储叠层210和3D NAND存储串216上方的互连层226，以将电信号传送到存储叠层210和3D NAND存储串216以及传送来自存储叠层210和3D NAND存储串216的电信号。互连层226可以包括多个互连(在本文中也称为“触点”)，包括横向互连线和垂直互连访问(过孔)触点。如本文中所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如中段制程(MEOL)互连和后段制程(BEOL)互连。互连层226可以进一步包括其中可以形成互连线和过孔触点的一个或多个层间电介质(ILD)层(对于BEOL也称为“金属间电介质(IMD)层”)。即，互连层226可以包括在多个层间电介质(ILD)层中的互连线和过孔触点。互连层226中的互连线和过孔触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层226中的ILD层可以包括电介质材料，该电介质材料包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。
如图2A所示，3D存储设备200的第一半导体结构202可以进一步包括在键合界面206处并且在互连层226和存储叠层210(以及穿过其的3D NAND存储串216)上方的键合层228。即，根据一些实施例，互连层226垂直地位于3D NAND存储串216的阵列和键合层228之间。键合层228可以包括多个键合触点230和将键合触点230彼此电隔离的电介质。键合触点230可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层228的剩余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。
类似地，如图2A所示，3D存储设备200的第二半导体结构204也可以包括在键合界面206处并且在第一半导体结构202的键合层228上方的键合层232。键合层232可以包括多个键合触点234和将键合触点234彼此电隔离的电介质。键合触点234可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层232的剩余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。
如上所述，第二半导体结构204可以在键合界面206处以面对面的方式键合在第一半导体结构202的顶部上。根据一些实施例，第一半导体结构202的键合触点230在键合界面206处与第二半导体结构204的键合触点234接触。在一些实施例中，由于混合键合(也称为“金属/电介质混合键合”)，键合界面206被设置在键合层232和228之间，混合键合是直接键合技术(例如，在表面之间形成键合而不使用诸如焊料或粘合剂之类的中间层)，其同时获得金属-金属键合和电介质-电介质键合。在一些实施例中，键合界面206是键合层232和228相遇并键合的位置。实际上，键合界面206可以是具有特定厚度的层，其包括第一半导体结构202的键合层228的顶表面和第二半导体结构204的键合层232的底表面。
在一些实施例中，3D存储设备200的第二半导体结构204还包括在键合层232上方的互连层236，以传输电信号。互连层236可以包括多个互连，例如MEOL互连和BEOL互连。互连层236可以进一步包括一个或多个ILD层，其中可以形成互连线和过孔触点。互连层236中的互连线和过孔触点可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层236中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，3D存储设备200的第二半导体结构204还包括在互连层236和键合层232上方的器件层238。器件层238可以包括各自包括多个晶体管240的多个逻辑处理兼容器件。即，根据一些实施例，互连层236垂直位于器件层238中的逻辑处理兼容器件和键合层232之间。在一些实施例中，逻辑处理兼容器件包括3D NAND存储串216的阵列的闪存控制器和/或外围电路。外围电路，即，用于便于3D NAND存储器操作的任何合适的数字、模拟和/或混合信号控制和感测电路，可以包括但不限于页缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器(例如，字线驱动器)、电荷泵、电流或电压基准。晶体管240可以形成在半导体层242“上”，其中，晶体管240的全部或一部分形成在半导体层242中(例如，在半导体层242的顶表面上方)和/或直接形成在半导体层242上。隔离区域(例如，浅沟槽隔离(STI))和掺杂区域(例如，晶体管240的源极区域和漏极区域)也可以形成在半导体层242上。根据一些实施例，晶体管240是利用高级逻辑处理(例如，90nm、65nm、55nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nm、2nm等的技术节点)的高速逻辑晶体管。
在一些实施例中，第二半导体结构204还包括设置在器件层238上方的半导体层242。半导体层242可以是在其上形成逻辑处理兼容器件的晶体管240的减薄衬底。在一些实施例中，半导体层242包括单晶硅。在一些实施例中，半导体层242可以包括多晶硅、非晶硅、SiGe、GaAs、Ge或任何其他合适的材料。半导体层242还可以包括隔离区域和掺杂区域(例如，用作晶体管240的源极/漏极)。隔离区域(未示出)可以在半导体层242的整个厚度或部分厚度上延伸以电隔离掺杂区域。
如图2A所示，3D存储设备200的第二半导体结构204可以进一步包括在半导体层242上方的焊盘引出互连层248。焊盘引出互连层248包括在一个或多个ILD层中的互连，例如触点焊盘254。焊盘引出互连层248和互连层236可以形成在半导体层242的相对侧。在一些实施例中，焊盘引出互连层248中的互连可以在3D存储设备200和外部电路之间传输电信号，例如用于焊盘引出目的。焊盘引出互连层248中的互连(例如，触点焊盘254)可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。焊盘引出互连层248中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施例中，第二半导体结构204还包括在焊盘引出互连层248上方的钝化层256。钝化层256可以包括氮化硅。在一些实施例中，钝化层256包括富含氢的氮化硅，其可以充当氢源，氢可以根据需要从氢源扩散到器件层238中。富含氢的氮化硅可以包括氢化氮化硅(SiNx:H)。在一些实施例中，富含氢的氮化硅中的氢浓度大于1021个原子/cm3，例如在1021个原子/cm3和1023个原子/cm3之间。在一些实施例中，富含氢的氮化硅中的氢浓度大于1022个原子/cm3，例如在1022个原子/cm3和1023个原子/cm3之间。在一些实施例中，钝化层256是具有氮化硅层和氧化硅层的复合层。如图2A所示，可以穿过钝化层256形成开口以暴露出焊盘引出互连层248中的触点焊盘254。
如上所述，需要向器件层238中的逻辑处理兼容器件的晶体管240补充氢(例如，通过离子注入和/或扩散)，以破坏垂悬键合。另一方面，焊盘引出互连层248的形成涉及退火工艺，该退火工艺可以加速氢排出，从而减少器件层238中的氢。为了解决氢排出的问题，与一些现有的3D存储设备不同，3D存储设备200的第二半导体结构204还包括垂直设置在半导体层242和焊盘引出互连层248之间的氢阻挡层246，如图2A所示。根据一些实施例，氢阻挡层246被配置为阻挡氢排出。例如，氢阻挡层246可以被配置为在3D存储设备200的制造期间阻挡氢从逻辑处理兼容器件(例如，器件层238中的晶体管240)排出到焊盘引出互连层248中或穿过焊盘引出互连层248。在一些实施例中，氢阻挡层246横向延伸以覆盖半导体层242，从而防止氢从器件层238向上朝着焊盘引出互连层248排出。即，氢阻挡层246可以在器件层238上方包封器件层238中的逻辑处理兼容器件。
氢阻挡层246可以包括高k电介质材料，该高k电介质材料包括例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化钽(Ta2O5)层。在一些实施例中，氢阻挡层246包括氧化铝。例如，氢阻挡层246可以是氧化铝层。应当理解，在一些实施例中，氢阻挡层246可以是具有多个高k电介质子层或一个高k电介质子层以及一个或多个其他材料子层的复合层。氢阻挡层246的厚度可以足够厚以阻挡氢排出。在一些实施例中，氢阻挡层246的厚度在约1nm与约100nm之间，例如在1nm与100nm之间(例如1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm，由这些值中的任何一个为下端界定的任何范围，或在由这些值中的任何两个限定的任何范围中)。
在一些实施例中，第二半导体结构204还包括一个或多个触点250，其垂直延伸穿过氢阻挡层246和半导体层242，以将焊盘引出互连层248与互连层236和226电连接。器件层238(和其中的逻辑处理兼容器件，例如外围电路)可以通过互连层236和226以及键合触点234和230电连接到3D NAND存储串216的阵列。此外，器件层238和3D NAND存储串216的阵列可以通过触点250和焊盘引出互连层248电连接到外部电路。在一些实施例中，在每个触点250和氢阻挡层246之间形成氢阻挡间隔件251，以防止氢通过触点250周围的区域排出。例如，氢阻挡间隔件251可以围绕触点250。根据一些实施例，氢阻挡间隔件251包括与氢阻挡层246相同的材料，例如氧化铝。结果，可以通过氢阻挡间隔件251进一步增强从顶部对器件层238的包封。
图2B示出了根据一些实施例的具有两个氢阻挡层的示例性3D存储设备201的示意性平面图。除了在键合界面206和第二半导体结构204的互连层236之间包括另一个氢阻挡层258之外，3D存储设备201与3D存储设备200基本相似。通过在第二半导体结构204中的器件层238的上方和下方包括两个氢阻挡层246和258，可以在两个垂直方向(即，向上和向下)上阻挡氢排出。不再重复3D存储设备200和201二者中的相似结构的细节(例如，材料、制造过程、功能等)。
如图2B中所示，3D存储设备201可以包括衬底208、在衬底208上方的存储叠层210、垂直延伸穿过存储叠层210的3D NAND存储串216的阵列、在3D NAND存储串216的阵列上方的互连层226、以及在互连层226上方的键合层228。3D存储设备201还可以在键合层228的键合界面206的相对侧上包括键合层232，键合层232包括键合触点260。3D存储设备201还可以包括在键合层232和键合界面206上方的氢阻挡层258以及在氢阻挡层258上方的互连层236。3D存储设备201还可以包括在互连层236上方的器件层238中的逻辑处理兼容器件以及在器件层238上方并与器件层238中的逻辑处理兼容器件接触的半导体层242。类似于3D存储设备200，3D存储设备201还包括在半导体层242上方的氢阻挡层246，用于在3D存储设备201的制造期间，阻挡氢从器件层238排出到氢阻挡层246上方的焊盘引出互连层248中或穿过氢阻挡层246上方的焊盘引出互连层248。
不同于如图2A所示的具有单个氢阻挡层246的3D存储设备200，根据一些实施例，3D存储设备201还包括垂直位于键合层232和器件层238中的逻辑处理兼容器件之间的附加氢阻挡层258。根据一些实施例，氢阻挡层258被配置为阻挡氢排出。例如，氢阻挡层258可以被配置为在3D存储设备201的制造期间阻挡氢从逻辑处理兼容器件(例如，器件层238中的晶体管240)排出到键合层232中或穿过键合层232。在一些实施例中，氢阻挡层258横向延伸以覆盖互连层236，以防止氢从器件层238向下朝着键合层232排出。即，氢阻挡层258可以在器件层238下方包封器件层238中的逻辑处理兼容器件。结果，氢阻挡层246和258横向延伸以在垂直方向上，即分别在器件层238上方和下方，包封器件层238中的逻辑处理兼容器件。
氢阻挡层258可以包括高k电介质材料，其包括例如氧化铝(Al2O3)、氧化铪(HfO2)、氧化锆(ZrO2)或氧化钽(Ta2O5)层。在一些实施例中，氢阻挡层258包括氧化铝。例如，氢阻挡层258可以是氧化铝层。应当理解，在一些实施例中，氢阻挡层258可以是具有多个高k电介质子层或一个高k电介质子层以及一个或多个其他材料子层的复合层。氢阻挡层258的厚度可以足够厚以阻挡氢排出。在一些实施例中，氢阻挡层258的厚度在约1nm与约100nm之间，例如在1nm与100nm之间(例如1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、15nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm，由这些值中的任何一个为下端界定的任何范围，或在由这些值中的任何两个限定的任何范围中)。在一些实施例中，氢阻挡层246和258具有相同的厚度和/或相同的材料。应当理解，在一些实施例中，氢阻挡层246和258可以具有不同的厚度和/或不同的材料。
在一些实施例中，键合层232中的键合触点260垂直延伸穿过氢阻挡层258，以跨键合界面206将互连层236中的互连与键合层228中的键合触点230电连接。尽管图2B中未示出，但可以理解的是，在一些实施例中，在每个键合触点260和氢阻挡层258之间形成氢阻挡间隔件，以防止氢通过键合触点260周围的区域排出。例如，氢阻挡间隔件可以围绕键合触点260。根据一些实施例，氢阻挡间隔件包括与氢阻挡层258相同的材料，例如氧化铝。
图3A和3B示出了根据一些实施例的用于形成具有逻辑处理兼容器件的示例性半导体结构的制造过程。图4A和图4B示出了根据一些实施例的用于形成具有3D NAND存储串的示例性半导体结构的制造过程。图5A-5D示出了根据一些实施例的用于形成具有氢阻挡层的示例性3D存储设备的制造过程。图6是根据一些实施例的用于形成具有氢阻挡层的3D存储设备的示例性方法600的流程图。图3A、图3B、图4A、图4B、图5A-5D和图6所示的存储设备的示例包括图2A所示的3D存储设备200。将一起描述图3A、图3B、图4A、图4B、图5A-5D和图6。应当理解，方法600中示出的操作不是穷举的，并且其他操作也可以在任何示出的操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图6所示不同的顺序执行。
参考图6，方法600在操作602开始，其中在第一衬底上方形成各自垂直延伸的NAND存储串的阵列。第一衬底可以是硅衬底。在一些实施例中，在第一衬底上方形成NAND存储串的阵列垂直延伸所穿过的存储叠层。
如图4A所示，在硅衬底402上方形成交错的牺牲层(未示出)和电介质层408。交错的牺牲层和电介质层408可以形成电介质叠层(未示出)。在一些实施例中，每个牺牲层包括氮化硅层，并且每个电介质层408包括氧化硅层。交错的牺牲层和电介质层408可以通过一种或多种薄膜沉积工艺形成，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。在一些实施例中，可以通过栅极替换工艺来形成存储叠层404，例如，使用相对于电介质层408有选择性地对牺牲层的湿法/干法蚀刻，并用导电层406填充所得的凹槽，从而用导电层406替换牺牲层。结果，存储叠层404可以包括交错的导电层406和电介质层408。在一些实施例中，每个导电层406包括金属层，例如钨层。应当理解，在其他实施例中，可以通过交替沉积导电层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)来形成存储叠层404，而无需栅极替换工艺。在一些实施例中，在存储叠层404和硅衬底402之间形成包括氧化硅的焊盘氧化物层。
如图4B所示，在硅衬底402上方形成3D NAND存储串410，3D NAND存储串410中的每一个垂直延伸穿过存储叠层404的交错的导电层406和电介质层408。在一些实施例中，形成3D NAND存储串410的制造过程包括使用干法蚀刻和/或湿法蚀刻(例如深反应离子蚀刻(DRIE))形成穿过存储叠层404并进入硅衬底402中的沟道孔，然后在沟道孔的下部中从硅衬底402外延生长插塞412。在一些实施例中，形成3D NAND存储串410的制造过程还包括随后使用诸如ALD、CVD、PVD或其任何组合等薄膜沉积工艺用诸如存储膜414(例如，隧穿层、储存层和阻挡层)和半导体层416等多个层填充沟道孔。在一些实施例中，形成3D NAND存储串410的制造过程还包括通过在3D NAND存储串410的上端蚀刻凹槽，然后使用诸如ALD、CVD、PVD或其任何组合等薄膜沉积工艺用半导体材料填充凹槽，而在沟道孔的上部中形成另一个插塞418。
方法600进行到操作604，如图6所示，其中在第一衬底上方的NAND存储串的阵列上方形成第一互连层。第一互连层可以包括在一个或多个ILD层中的第一多个互连。如图4B所示，互连层420可以形成在3D NAND存储串410上方。互连层420可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与3D NAND存储串410进行电连接。在一些实施例中，互连层420包括多个ILD层和以多种工艺在其中形成的互连。例如，互连层420中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合等一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造过程还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺沉积的电介质材料。可以将图4B中所示的ILD层和互连统称为互连层420。
方法600进行到操作606，如图6所示，其中在第一互连层上方形成第一键合层。第一键合层可以包括多个第一键合触点。如图4B所示，在互连层420上方形成键合层422。键合层422可以包括被电介质包围的多个键合触点424。在一些实施例中，通过包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺将电介质层沉积在互连层420的顶表面上。然后可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化接触孔，从而形成穿过电介质层并与互连层420中的互连接触的键合触点424。接触孔可以用导体(例如铜)填充。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层和/或种子层。
方法600进行到操作608，如图6所示，其中在第二衬底上形成多个逻辑处理兼容器件。第二衬底可以是硅衬底。逻辑处理兼容器件可以包括NAND存储串的阵列的闪存控制器和/或外围电路。
如图3A所示，在硅衬底302上形成多个晶体管304。晶体管304可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP以及任何其他合适的工艺。在一些实施例中，通过离子注入和/或热扩散在硅衬底302中形成掺杂区域，其例如用作晶体管304的源极区域和/或漏极区域。在一些实施例中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底302中形成隔离区域(例如，STI)。从而，形成包括多个逻辑处理兼容器件(每个都包括晶体管304)的器件层306。例如，可以在器件层306的不同区域中图案化并制造晶体管304，以形成闪存控制器和/或外围电路。
方法600进行到操作610，如图6所示，其中在逻辑处理兼容器件上方形成第二互连层。第二互连层可以包括在一个或多个ILD层中的第二多个互连。如图3B所示，可以在具有逻辑处理兼容器件的器件层306上方形成互连层308。互连层308可以包括在多个ILD层中的MEOL和/或BEOL的互连，以与器件层306中的逻辑处理兼容器件进行电连接。在一些实施例中，互连层308包括多个ILD层和以多种工艺在其中形成的互连。例如，互连层308中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合等一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造过程还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺沉积的电介质材料。可以将图3B中所示的ILD层和互连统称为互连层308。
方法600进行到操作612，如图6所示，其中在第二互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图3B所示，在互连层308上方形成键合层310。键合层310可以包括被电介质包围的多个键合触点312。在一些实施例中，通过包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺将电介质层沉积在互连层308的顶表面上。然后可以通过首先使用图案化工艺(例如，对电介质层中的电介质材料的光刻和干法/湿法蚀刻)穿过电介质层图案化接触孔，从而形成穿过电介质层并与互连层308中的互连接触的键合触点312。接触孔可以用导体(例如铜)填充。在一些实施例中，填充接触孔包括在沉积导体之前沉积阻挡层、粘附层和/或种子层。
应当理解，在一些实施例中，在形成第二键合层之前，可以在第二衬底上的第二互连层和逻辑处理兼容器件上方形成氢阻挡层。尽管在图3B中没有示出，但可以通过使用包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺在互连层308上沉积一层或多层诸如氧化铝等高k电介质材料来形成氢阻挡层。例如，可以使用ALD沉积氢阻挡层。然后可以在氢阻挡层上形成键合层310。可以使用光刻、蚀刻和金属沉积来穿过氢阻挡层形成键合触点312。可以在沉积键合触点312之前使用薄膜沉积工艺在每个键合触点312周围，即在每个键合触点312与氢阻挡层之间形成包括高k电介质材料层的氢阻挡间隔件。
方法600进行到操作614，如图6所示，其中第一衬底和第二衬底以面对面的方式键合。在键合后，逻辑处理兼容器件位于NAND存储串的阵列的上方。在一些实施例中，将第一键合层和第二键合层混合键合，使得第一键合触点在键合界面处与第二键合触点接触。
如图5A所示，将硅衬底302和在其上形成的部件(例如，器件层306中的逻辑处理兼容器件)上下颠倒。面朝下的键合层310与面朝上的键合层422键合，即以面对面的方式键合，从而形成键合界面502(如图5B所示)。在一些实施例中，在键合之前，对键合表面施加诸如等离子体处理、湿法处理和/或热处理等处理工艺。在键合之后，键合层310中的键合触点312和键合层422中的键合触点424对准并且彼此接触，使得器件层306(例如其中的逻辑处理兼容器件)可以电连接至3D NAND存储串410。如图5B所示，可以在键合之后在3D NAND存储串410和器件层306(例如，其中的逻辑处理兼容器件)之间形成键合界面502。
方法600进行到操作616，如图6所示，其中将第二衬底减薄以形成在逻辑处理兼容器件上方并与逻辑处理兼容器件接触的半导体层。如图5B所示，将键合芯片顶部处的衬底(例如，如图5A所示的硅衬底302)减薄，使得减薄的顶部衬底可以用作半导体层504，例如单晶硅层。减薄的衬底的厚度可以在约200nm和约5μm之间，例如在200nm和5μm之间，或在约150nm和约50μm之间，例如在150nm和50μm之间。可以通过包括但不限于晶圆磨削、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合等工艺来减薄硅衬底302。
方法600进行到操作618，如图6所示，其中氢阻挡层在半导体层上方。氢阻挡层可以包括高k电介质材料，例如氧化铝。在一些实施例中，第一氢阻挡层的厚度在约1nm和约100nm之间，例如在1nm和100nm之间。
如图5B所示，在半导体层504上方形成氢阻挡层506。可以通过使用包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺在半导体层504上沉积一层或多层诸如氧化铝等高k电介质材料来形成氢阻挡层506。例如，可以使用ALD沉积氢阻挡层506以将氢阻挡层506的厚度控制在1nm和100nm之间。在一些实施例中，沉积氢阻挡层506以覆盖半导体层504。
方法600进行到操作620，如图6所示，其中形成垂直延伸穿过第一氢阻挡层和半导体层的触点。在一些实施例中，在触点和第一氢阻挡层之间形成氢阻挡间隔件。
如图5C所示，可以使用包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺在氢阻挡层506上沉积诸如氧化硅层等电介质层508。根据一些实施例，形成垂直延伸穿过电介质层508、氢阻挡层506和半导体层504的触点510，以电连接到互连层308中的互连。可以在每个触点510与氢阻挡层506之间，例如在每个触点510周围形成氢阻挡间隔件511。在一些实施例中，首先使用干法蚀刻和/或湿法蚀刻工艺(例如，DRIE)穿过电介质层508、氢阻挡层506和半导体层504蚀刻出接触孔，然后使用包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺在接触孔的侧壁上方沉积氢阻挡间隔件511(例如，高k电介质材料层)。然后可以通过使用包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺在氢阻挡间隔件511上方沉积诸如金属等导电材料以填充接触孔来形成触点510。
方法600进行到操作622，如图6所示，其中在氢阻挡层上方形成焊盘引出互连层。如图5D所示，在氢阻挡层506上方形成焊盘引出互连层509。焊盘引出互连层509可以包括形成在一个或多个ILD层(例如，图5C中所示的电介质层508)中的互连，例如焊盘触点512。焊盘引出互连层509中的焊盘触点512可以通过触点510电连接到互连层308中的互连。焊盘触点512可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂的硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氧氮化硅、低k电介质或其任何组合。
作为用于形成焊盘引出互连层的制造过程的一部分，执行退火工艺。但是，退火会导致氢排出，这使氢从3D存储设备中释放出来，从而影响3D存储设备的性能。图7是根据一些实施例的在3D存储设备的制造期间用于通过氢阻挡层阻挡氢排出的示例性方法700的流程图。应当理解，方法700中示出的操作不是穷举的，并且其他操作也可以在任何示出的操作之前、之后或之间执行。此外，一些操作可以同时执行，或者以与图7所示不同的顺序执行。
参考图7，方法700开始于操作702，其中将氢注入到焊盘引出互连层中。如图5D所示，在形成焊盘引出互连层509之后，可以执行离子注入工艺以将氢离子注入到焊盘引出互连层509中。
方法700进行到操作704，如图7所示，其中在焊盘引出互连层上方形成钝化层。钝化层可以包括富含氢的氮化硅。如图5D所示，在氢离子注入之后，可以在焊盘引出互连层509上形成钝化层514。在一些实施例中，通过使用包括但不限于CVD、PVD、ALD或其任何组合等一种或多种薄膜沉积工艺在焊盘引出互连层509上沉积一个或多个电介质层(例如，富含氢的氧化硅层和氮化硅层)来形成钝化层514。在一些实施例中，使用干法蚀刻和/或湿法蚀刻工艺来穿过钝化层514蚀刻出焊盘触点开口，以暴露下方的焊盘触点512。
可以实施操作702和704，以将外来氢供应到3D存储设备中，以破坏器件层306中的垂悬键合。应当理解，在一些情况下，存在于3D存储设备中的内在氢(例如来自先前的制造过程)可能就足够了。结果，可以跳过或修改操作702和704中的一个或两个。在一个示例中，可以跳过操作702中的氢离子注入。在另一示例中，在操作704中形成的钝化层可以包括常规氮化硅而不是富含氢的氮化硅。
方法700进行到操作706，如图7所示，其中对焊盘引出互连层进行退火以将氢扩散到逻辑处理兼容器件中。如图5D所示，可以对焊盘引出互连层509执行诸如快速热退火(RTA)等退火工艺，以将氢(内在氢和/或来自操作702和704的外来氢)扩散到具有逻辑处理兼容器件的器件层306中。
方法700进行到操作708，如图7所示，其中由一个或多个氢阻挡层阻挡氢从逻辑处理兼容器件排出。如图5D所示，可以由氢阻挡层506(和氢阻挡间隔件511，如果有的话)阻挡氢(内在氢和/或来自操作702和704的外来氢)从具有逻辑处理兼容器件的器件层306排出(例如通过退火工艺触发或加剧)。应当理解，在一些实施例中，器件层306和键合层310之间的另一个氢阻挡层(未示出)可以进一步阻挡氢例如朝着键合界面502排出。
根据本公开内容的一个方面，一种3D存储设备包括：衬底；存储叠层，其包括在衬底上方交错的导电层和电介质层；NAND存储串的阵列，每个NAND存储串垂直延伸穿过存储叠层；多个逻辑处理兼容器件，其在NAND存储串的阵列上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；焊盘引出互连层，其在半导体层上方；以及氢阻挡层，其垂直位于半导体层与焊盘引出互连层之间。氢阻挡层被配置为阻挡氢排出。
在一些实施例中，氢阻挡层包括高k电介质材料。在一些实施例中，高k电介质材料包括氧化铝。
在一些实施例中，氢阻挡层的厚度在约1nm和约100nm之间。
在一些实施例中，氢阻挡层横向延伸以覆盖半导体层。
在一些实施例中，氢阻挡层被配置为在3D存储设备的制造期间阻挡氢从逻辑处理兼容器件排出到焊盘引出互连层中或穿过焊盘引出互连层。
在一些实施例中，3D存储设备还包括：第一键合层，其在NAND存储串的阵列上方并包括多个第一键合触点；第二键合层，其在逻辑处理兼容器件下方并且在第一键合层上方且包括多个第二键合触点；以及键合界面，其垂直位于第一键合层和第二键合层之间。第一键合触点可以在键合界面处与第二键合触点接触。
在一些实施例中，3D存储设备还包括：第一互连层，其垂直位于NAND存储串的阵列和第一键合层之间；以及第二互连层，其垂直位于第二键合层和逻辑处理兼容器件之间。逻辑处理兼容器件可以通过第一和第二互连层以及第一和第二键合触点电连接到NAND存储串的阵列。
在一些实施例中，3D存储设备还包括垂直延伸穿过氢阻挡层和半导体层以将焊盘引出互连层和第二互连层电连接的触点。在一些实施例中，3D存储设备还包括在触点与氢阻挡层之间的氢阻挡间隔件。
在一些实施例中，半导体层包括单晶硅。
在一些实施例中，3D存储设备还包括位于焊盘引出互连层上方的钝化层。在一些实施例中，钝化层包括氮化硅。
根据本公开内容的另一方面，一种3D存储设备包括：衬底；第一氢阻挡层，其在衬底上方；多个逻辑处理兼容器件，其在第一氢阻挡层上方；半导体层，其在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；第二氢阻挡层，其在半导体层上方；以及焊盘引出互连层，其在第二氢阻挡层上方。第一氢阻挡层和第二氢阻挡层被配置为在3D存储设备的制造期间阻挡氢从逻辑处理兼容器件排出。
在一些实施例中，第一和第二氢阻挡层中的每一个包括高k电介质材料。在一些实施例中，高k电介质材料包括氧化铝。
在一些实施例中，第一和第二氢阻挡层中的每一个的厚度在约1nm和约100nm之间。
在一些实施例中，第一和第二氢阻挡层横向延伸以在垂直方向上包封逻辑处理兼容器件。
在一些实施例中，3D存储设备还包括：第一键合层，其在衬底上方并且包括多个第一键合触点；第二键合层，其在逻辑处理兼容器件下方并且在第一键合层上方且包括多个第二键合触点；以及键合界面，其垂直位于第一键合层和第二键合层之间，并且在键合界面处第一键合触点与第二键合触点接触。在一些实施例中，第一氢阻挡层垂直位于第二键合层和逻辑处理兼容器件之间。
在一些实施例中，3D存储设备还包括垂直延伸穿过第二氢阻挡层和半导体层的触点。在一些实施例中，3D存储设备还包括在触点与第二氢阻挡层之间的氢阻挡间隔件。
在一些实施例中，半导体层包括单晶硅。
在一些实施例中，3D存储设备还包括在焊盘引出互连层上方的钝化层。在一些实施例中，钝化层包括氮化硅。
根据本公开内容的又一方面，公开了一种用于形成3D存储设备的方法。形成各自在第一衬底上方垂直延伸的NAND存储串的阵列。在第二衬底上形成多个逻辑处理兼容器件。将第一衬底和第二衬底以面对面的方式键合。在键合后，逻辑处理兼容器件位于NAND存储串的阵列上方。将第二衬底减薄以形成在逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触的半导体层。
在一些实施例中，在第一氢阻挡层上方形成焊盘引出互连层，并且将焊盘引出互连层退火以将氢扩散到逻辑处理兼容器件中。在退火之后，第一氢阻挡层可以阻挡氢从逻辑处理兼容器件排出到焊盘引出互连层中或穿过焊盘引出互连层。
在一些实施例中，在退火之前，在焊盘引出互连层上方形成钝化层。钝化层可以包括富含氢的氮化硅。
在一些实施例中，在退火之前，将氢注入到焊盘引出互连层中。
在一些实施例中，在形成焊盘引出互连层之前，形成垂直延伸穿过第一氢阻挡层和半导体层的触点以电连接到焊盘引出互连层。在一些实施例中，在触点和第一氢阻挡层之间形成氢阻挡间隔件。
在一些实施例中，在第二衬底上的逻辑处理兼容器件上方形成第二氢阻挡层。第二氢阻挡层可以包括高k电介质材料，并且在退火之后阻挡氢从逻辑处理兼容器件排出。
在一些实施例中，在第一衬底上方的NAND存储串的阵列上方形成第一互连层，在第一互连层上方形成包括多个第一键合触点的第一键合层，在第二衬底上的逻辑处理兼容器件上方形成第二互连层，以及在第二互连层上方形成包括多个第二键合触点的第二键合层。
在一些实施例中，键合包括第一键合层和第二键合层的混合键合，使得第一键合触点在键合界面处与第二键合触点接触。
在一些实施例中，第一氢阻挡层的高k电介质材料包括氧化铝。
在一些实施例中，第一氢阻挡层的厚度在约1nm和约100nm之间。
以上对具体实施例的描述将揭示本公开内容的一般性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或改变这些具体实施例的各种应用，而无需过度实验，且不脱离本公开内容的一般构思。因此，基于本文给出的教导和指导，这样的改变和修改旨在处于所公开的实施例的等同要件的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据教导和指导来解释。
上面已经借助于功能构件块描述了本公开内容的实施例，该功能构件块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能构件块的边界。只要适当地执行了特定功能及其关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由(一个或多个)发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不旨在以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应仅根据所附权利要求及其等同要件来限定。

Claims (37)

1.一种三维(3D)存储设备，包括：
衬底；
存储叠层，其包括在所述衬底上方交错的导电层和电介质层；
NAND存储串的阵列，每个NAND存储串垂直延伸穿过所述存储叠层；
多个逻辑处理兼容器件，其在所述NAND存储串的阵列上方；
半导体层，其在所述逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；
焊盘引出互连层，其在所述半导体层上方；以及
氢阻挡层，其垂直位于所述半导体层与所述焊盘引出互连层之间，其中，所述氢阻挡层被配置为阻挡氢排出，
其中，所述氢阻挡层是包括子层的复合层。
2.根据权利要求1所述的三维存储设备，其中，所述子层全部是高k电介质子层，或者仅所述子层的子集是高k电介质子层，而其他子层不是。
3.根据权利要求2所述的三维存储设备，其中，所述高k电介质材料包括氧化铝。
4.根据权利要求1-3中任一项所述的三维存储设备，其中，所述氢阻挡层的厚度在1nm和100nm之间。
5.根据权利要求1-3中任一项所述的三维存储设备，其中，所述氢阻挡层横向延伸以覆盖所述半导体层。
6.根据权利要求1-3中任一项所述的三维存储设备，其中，所述氢阻挡层被配置为在所述三维存储设备的制造期间阻挡氢从所述逻辑处理兼容器件排出到所述焊盘引出互连层中或穿过所述焊盘引出互连层。
7.根据权利要求1-3中任一项所述的三维存储设备，还包括：
第一键合层，其在所述NAND存储串的阵列上方并包括多个第一键合触点；
第二键合层，其在所述逻辑处理兼容器件下方并且在所述第一键合层上方且包括多个第二键合触点；以及
键合界面，其垂直位于所述第一键合层和所述第二键合层之间，其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触。
8.根据权利要求7所述的三维存储设备，还包括：
第一互连层，其垂直位于所述NAND存储串的阵列和所述第一键合层之间；以及
第二互连层，其垂直位于所述第二键合层和所述逻辑处理兼容器件之间，
其中，所述逻辑处理兼容器件通过所述第一互连层和所述第二互连层以及所述第一键合触点和所述第二键合触点电连接到所述NAND存储串的阵列。
9.根据权利要求8所述的三维存储设备，还包括垂直延伸穿过所述氢阻挡层和所述半导体层以将所述焊盘引出互连层和所述第二互连层电连接的触点。
10.根据权利要求9所述的三维存储设备，还包括在所述触点与所述氢阻挡层之间的氢阻挡间隔件。
11.根据权利要求1-3中任一项所述的三维存储设备，其中，所述半导体层包括单晶硅。
12.根据权利要求1-3中任一项所述的三维存储设备，还包括位于所述焊盘引出互连层上方的钝化层。
13.根据权利要求12所述的三维存储设备，其中，所述钝化层包括氮化硅。
14.一种三维(3D)存储设备，包括：
衬底；
第一氢阻挡层，其在所述衬底上方；
多个逻辑处理兼容器件，其在所述第一氢阻挡层上方；
半导体层，其在所述逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触；
第二氢阻挡层，其在所述半导体层上方；以及
焊盘引出互连层，其在所述第二氢阻挡层上方，
其中，所述第一氢阻挡层和所述第二氢阻挡层被配置为在所述三维存储设备的制造期间阻挡氢从所述逻辑处理兼容器件排出，
其中，所述第一氢阻挡层和所述第二氢阻挡层至少之一是包括子层的复合层。
15.根据权利要求14所述的三维存储设备，其中，所述子层全部是高k电介质子层，或者仅所述子层的子集是高k电介质子层，而其他子层不是。
16.根据权利要求15所述的三维存储设备，其中，所述高k电介质材料包括氧化铝。
17.根据权利要求14-16中任一项所述的三维存储设备，其中，所述第一氢阻挡层和所述第二氢阻挡层中的每一个的厚度在1nm和100nm之间。
18.根据权利要求14-16中任一项所述的三维存储设备，其中，所述第一氢阻挡层和所述第二氢阻挡层横向延伸以在垂直方向上包封所述逻辑处理兼容器件。
19.根据权利要求14-16中任一项所述的三维存储设备，还包括：
第一键合层，其在所述衬底上方并且包括多个第一键合触点；
第二键合层，其在所述逻辑处理兼容器件下方并且在所述第一键合层上方且包括多个第二键合触点；以及
键合界面，其垂直位于所述第一键合层和所述第二键合层之间，其中，所述第一键合触点在所述键合界面处与所述第二键合触点接触。
20.根据权利要求19所述的三维存储设备，其中，所述第一氢阻挡层垂直位于所述第二键合层和所述逻辑处理兼容器件之间。
21.根据权利要求19所述的三维存储设备，还包括垂直延伸穿过所述第二氢阻挡层和所述半导体层的触点。
22.根据权利要求21所述的三维存储设备，还包括在所述触点与所述第二氢阻挡层之间的氢阻挡间隔件。
23.根据权利要求14-16中任一项所述的三维存储设备，其中，所述半导体层包括单晶硅。
24.根据权利要求14-16中任一项所述的三维存储设备，还包括在所述焊盘引出互连层上方的钝化层。
25.根据权利要求24所述的三维存储设备，其中，所述钝化层包括氮化硅。
26.一种用于形成三维(3D)存储设备的方法，包括：
形成各自在第一衬底上方垂直延伸的NAND存储串的阵列；
在第二衬底上形成多个逻辑处理兼容器件；
将所述第一衬底和所述第二衬底以面对面的方式键合，其中，在键合后，所述逻辑处理兼容器件位于所述NAND存储串的阵列上方；
将所述第二衬底减薄以形成在所述逻辑处理兼容器件上方并与所述逻辑处理兼容器件接触的半导体层；以及
在所述半导体层上方形成第一氢阻挡层，其中，所述第一氢阻挡层包括高k电介质材料，
其中，所述第一氢阻挡层是包括子层的复合层。
27.根据权利要求26所述的方法，其中，所述子层全部是高k电介质子层，或者仅所述子层的子集是高k电介质子层，而其他子层不是。
28.根据权利要求26所述的方法，还包括：
在所述第一氢阻挡层上方形成焊盘引出互连层；以及
将所述焊盘引出互连层退火以将氢扩散到所述逻辑处理兼容器件中，
其中，在所述退火之后，所述第一氢阻挡层阻挡氢从所述逻辑处理兼容器件排出到所述焊盘引出互连层中或穿过所述焊盘引出互连层。
29.根据权利要求28所述的方法，还包括：在所述退火之前，在所述焊盘引出互连层上方形成钝化层，其中，所述钝化层包括富含氢的氮化硅。
30.根据权利要求28或29所述的方法，还包括：在所述退火之前，将氢注入到所述焊盘引出互连层中。
31.根据权利要求28-29中任一项所述的方法，还包括：在形成所述焊盘引出互连层之前，形成垂直延伸穿过所述第一氢阻挡层和所述半导体层以电连接到所述焊盘引出互连层的触点。
32.根据权利要求31所述的方法，还包括在所述触点和所述第一氢阻挡层之间形成氢阻挡间隔件。
33.根据权利要求28-29中任一项所述的方法，还包括在所述第二衬底上的所述逻辑处理兼容器件上方形成第二氢阻挡层，其中，所述第二氢阻挡层包括高k电介质材料，并且在所述退火之后阻挡氢从所述逻辑处理兼容器件排出。
34.根据权利要求26-29中任一项所述的方法，还包括：
在所述第一衬底上方的所述NAND存储串的阵列上方形成第一互连层；
在所述第一互连层上方形成包括多个第一键合触点的第一键合层；
在所述第二衬底上的所述逻辑处理兼容器件上方形成第二互连层；以及
在所述第二互连层上方形成包括多个第二键合触点的第二键合层。
35.根据权利要求34所述的方法，其中，所述键合包括所述第一键合层和所述第二键合层的混合键合，使得所述第一键合触点在键合界面处与所述第二键合触点接触。
36.根据权利要求26-29中任一项所述的方法，其中，所述第一氢阻挡层的高k电介质材料包括氧化铝。
37.根据权利要求26-29中任一项所述的方法，其中，所述第一氢阻挡层的厚度在1nm和100nm之间。
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