TW202115875A - 具有氫阻障層的三維記憶體元件及其製造方法 - Google Patents

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Abstract

一種3D記憶體元件包括：基底；儲存疊層，其包括在基底上方交錯的導電層和介電質層；NAND記憶體串的陣列，每個NAND記憶體串垂直延伸穿過儲存疊層；複數個邏輯製程相容元件，其在NAND記憶體串的陣列上方；半導體層，其在邏輯製程相容元件上方並與所述邏輯製程相容元件接觸；焊盤引出互連層，其在半導體層上方；以及氫阻障層，其垂直位於半導體層與焊盤引出互連層之間，並被配置為阻擋氫排出。

Description

具有氫阻障層的三維記憶體元件及其製造方法
本公開例關於一種三維（3D）記憶體元件及其製造方法，特別是關於一種採用鍵合製程的記憶體元件及其製造方法。
通過改進製程技術、電路設計、編程和製程，將平面記憶體單元縮小到更小的尺寸。然而，隨著記憶體單元的特徵尺寸接近下限，平面製程和製造技術變得具有挑戰性且成本高。結果，平面記憶體單元的儲存密度接近上限。
3D記憶體架構可以解決平面記憶體單元中的密度限制。3D記憶體架構包括記憶體陣列和用於控制進出記憶體陣列的訊號的週邊設備。
本文公開了具有氫阻障層的3D記憶體元件及其製造方法的實施例。
在一個示例中，一種3D記憶體元件包括：基底；儲存疊層，其包括在基底上方交錯的導電層和介電質層；NAND記憶體串的陣列，每個NAND記憶體串垂直延伸穿過儲存疊層；複數個邏輯製程相容元件（logic process-compatible device），其在NAND記憶體串的陣列上方；半導體層，其在邏輯製程相容元件上方並與所述邏輯製程相容元件接觸；焊盤引出（pad-out）互連層，其在半導體層上方；以及氫阻障層，其垂直位於半導體層與焊盤引出互連層之間，並被配置為阻擋氫排出（outgassing）。
在另一個示例中，一種3D記憶體元件包括：基底；第一氫阻障層，其在基底上方；複數個邏輯製程相容元件，其在第一氫阻障層上方；半導體層，其在邏輯製程相容元件上方並與所述邏輯製程相容元件接觸；第二氫阻障層，其在半導體層上方；以及焊盤引出互連層，其在第二氫阻障層上方。第一氫阻障層和第二氫阻障層被配置為在3D記憶體元件的製造期間阻擋氫從邏輯製程相容元件排出。
在又一示例中，公開了一種用於形成3D記憶體元件的方法。形成各自在第一基底上方垂直延伸的NAND記憶體串的陣列。在第二基底上形成複數個邏輯製程相容元件。將第一基底和第二基底以面對面的方式鍵合。在鍵合後，邏輯製程相容元件位於NAND記憶體串的陣列上方。將第二基底減薄以形成在邏輯製程相容元件上方並與所述邏輯製程相容元件接觸的半導體層。
儘管討論了具體的配置和佈置，但應該理解，這僅僅是為了說明的目的而進行的。相關領域的通常知識者將認識到，在不脫離本公開內容的精神和範圍的情況下，可以使用其他配置和佈置。對於相關領域的通常知識者顯而易見的是，本公開內容還可以用於各種其他應用中。
應注意到，在說明書中對「一個實施例」、「實施例」、「示例性實施例」、「一些實施例」等的引用指示所描述的實施例可以包括特定的特徵、結構或特性，但是每個實施例可能不一定包括該特定的特徵、結構或特性。而且，這樣的短語不一定指代相同的實施例。此外，當結合實施例描述特定特徵、結構或特性時，無論是否明確描述，結合其他實施例來實現這樣的特徵、結構或特性都在相關領域的通常知識者的知識範圍內。
通常，可以至少部分地從上下文中的用法理解術語。例如，如本文所使用的，術語「一個或複數個」至少部分取決於上下文，可用於以單數意義描述任何特徵、結構或特性，或可用於以複數意義描述特徵、結構或特性的組合。類似地，至少部分取決於上下文，諸如「一」、「一個」或「所述」等術語同樣可以被理解為表達單數用法或表達複數用法。另外，術語「基於」可以被理解為不一定旨在傳達排他性的因素集合，而是可以允許存在不一定明確描述的其他因素，這同樣至少部分地取決於上下文。
應當容易理解的是，本公開內容中的「在……上」、「在……之上」和「在……上方」的含義應以最寬泛的方式來解釋，使得「在……上」不僅意味著「直接在某物上」，而且還包括其間具有中間特徵或層的「在某物上」的含義，並且「在……之上」或「在……上方」不僅意味著「在某物之上」或「在某物上方」的含義，而且還可以包括其間沒有中間特徵或層的「在某物之上」或「在某物上方」的含義（即，直接在某物上）。
此外，為了便於描述，可以在本文使用諸如「在……之下」、「在……下方」、「下」、「在……之上」、「上」等空間相對術語來描述如圖所示的一個元件或特徵與另一個（複數個）元件或特徵的關係。除了圖式中所示的取向之外，空間相對術語旨在涵蓋設備在使用或操作中的不同取向。裝置可以以其他方式定向（旋轉90度或在其他取向）並且同樣可以相應地解釋本文使用的空間相對描述詞。
如本文所使用的，術語「基底」是指在其上添加後續材料層的材料。基底本身可以被圖案化。添加在基底頂部的材料可以被圖案化或可以保持未圖案化。此外，基底可以包括多種半導體材料，例如矽、鍺、砷化鎵、磷化銦等。可替換地，基底可以由非導電材料製成，例如玻璃、塑膠或藍寶石晶圓。
如本文所使用的，術語「層」是指包括具有厚度的區域的材料部分。層可以在整個下層或上層結構上方延伸，或者可以具有小於下層或上層結構的範圍的範圍。此外，層可以是厚度小於連續結構的厚度的均勻或不均勻連續結構的區域。例如，層可以位於連續結構的頂表面和底表面之間或在頂表面和底表面處的任何一對側向平面之間。層可以水準、垂直和/或沿著錐形表面延伸。基底可以是層，其中可以包括一層或多層，和/或可以在其上、上方和/或其下具有一層或多層。層可以包括複數個層。例如，互連層可以包括一個或複數個導體和觸點層（其中形成有互連線和/或通孔觸點）以及一個或複數個介電質層。
如本文所使用的，術語「標稱/標稱地」是指在產品或過程的設計階段期間設定的部件或過程操作的特性或參數的期望值或目標值、以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或公差的輕微變化而引起。如本文所使用的，術語「約」表示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定的技術節點，術語「約」可以表示給定量的值，該給定量例如在該值的10-30％內變化（例如，值的±10％、±20％或±30％）。
如本文所使用的，術語「3D NAND記憶體串」是指在橫向取向的基底上串聯連接的記憶體單元電晶體的垂直取向的串，使得記憶體單元電晶體串相對於基底在垂直方向上延伸。如本文所使用的，術語「垂直/垂直地」表示標稱垂直於基底的橫向表面。
在一些現有的3D記憶體元件中，在兩個分開的晶圓上形成3D NAND記憶體串陣列和週邊電路，並將其鍵合在一起。焊盤引出是通過3D NAND單元陣列晶圓完成的。然而，由於單元陣列晶圓焊盤引出必須在單元陣列外部放置觸點，所以陣列效率可能會受到很大影響。為了提高記憶體單元陣列的效率，焊盤引出是通過週邊電路晶圓實現的，這是因為可用於焊盤引出的晶片面積更大。然而，由焊盤引出退火而導致的氫排出可以降低電晶體的電性能，這是因為存在垂懸鍵（dangling bond），垂懸鍵被認為在焊盤引出退火後會被氫破壞。氫可以以氫排出的形式從3D記憶體元件釋放。
根據本公開內容的各種實施例提供了具有一個或複數個氫阻障層的3D記憶體元件，氫阻障層阻擋由於焊盤引出退火而從邏輯製程相容元件（例如，電晶體）的氫排出，從而抑制了垂懸鍵的存在並改善3D記憶體元件的電性能。在一些實施例中，邏輯製程相容元件被氫阻障層（以及在一些情況下，被穿過氫阻障層的觸點周圍的氫阻擋間隔件）完全密封，以防止氫通過焊盤引出互連層排出。結果，能夠實現通過週邊電路晶圓的焊盤引出，以提高記憶體單元陣列效率。
第1A圖示出了根據一些實施例的具有氫阻障層的示例性3D記憶體元件100的橫截面的示意圖。3D記憶體元件100表示鍵合晶片的示例。3D記憶體元件100的部件（例如，邏輯製程相容元件和NAND記憶體）可以分別在不同的基底上形成，並且然後被接合以形成鍵合晶片。3D記憶體元件100可以包括具有NAND記憶體（例如NAND記憶體單元的陣列）的第一半導體結構102。即，第一半導體結構102可以是NAND快閃記憶體記憶體，其中以3D NAND記憶體串的陣列和/或二維（2D）NAND記憶體單元的陣列的形式提供記憶體單元。NAND記憶體單元可以被組織成頁，然後頁被組織成塊，其中每個NAND記憶體單元被電連接到稱為位元線（BL）的單獨的線。NAND記憶體單元中具有相同位置的所有單元可以由字元線（WL）通過控制閘極電連接。在一些實施例中，儲存平面包含通過相同的位元線電連接的特定數量的儲存塊。
在一些實施例中，NAND記憶體單元的陣列是3D NAND記憶體串的陣列，每個3D NAND記憶體串在基底上方垂直延伸穿過儲存疊層（在3D中）。取決於3D NAND技術（例如，儲存疊層中的層/級的數量），3D NAND記憶體串通常包括32到256個NAND記憶體單元，其中每個均包括浮閘電晶體或電荷捕獲電晶體。在一些實施例中，NAND記憶體單元的陣列是2D NAND記憶體單元的陣列，其中每個2D NAND記憶體單元均包括浮閘電晶體。根據一些實施例，2D NAND記憶體單元的陣列包括複數個2D NAND記憶體串，其中每個2D NAND記憶體串均包括串聯連接的複數個記憶體單元（例如32至128個記憶體單元）（類似於NAND閘）和兩個選擇電晶體。根據一些實施例，每個2D NAND記憶體串被佈置在基底上的相同平面中（在2D中）。
3D記憶體元件100還可以包括第二半導體結構104，該第二半導體結構104包括在包括NAND記憶體的第一半導體結構102上方的邏輯製程相容元件。在一些實施例中，第二半導體結構104中的邏輯製程相容元件包括可以以與邏輯元件的製造過程相當的方式製造的任何半導體元件。例如，邏輯製程相容元件可以包括處理器、控制器、隨機存取記憶體（RAM）（例如，動態RAM（DRAM）或靜態（SRAM））以及記憶體元件的週邊電路，其中每個均包括複數個電晶體。在一些實施例中，邏輯製程相容元件包括處理器、RAM單元陣列和/或用於（例如，包括在第一半導體結構102中的）NAND記憶體單元陣列的週邊電路。在一些實施例中，使用互補金屬氧化物半導體（CMOS）技術形成邏輯製程相容元件。可以以高階邏輯處理（例如，90 nm、65 nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5nm、3nm、2nm等的技術節點）實現邏輯製程相容元件以實現高速度。
在一些實施例中，第二半導體結構104中的邏輯製程相容元件包括快閃記憶體控制器，該快閃記憶體控制器可以管理儲存在快閃記憶體（NAND快閃記憶體或NOR快閃記憶體）中的資料並與主機（例如，計算設備或任何其他電子設備的處理器）通信。在一些實施例中，快閃記憶體控制器被設計為像安全數位（SD）卡、緊湊型快閃記憶體（compact flash, CF）卡、USB快閃記憶體驅動器或用於電子設備（例如個人電腦、數位相機、行動電話等）的其他介質那樣在低占空比環境中操作。在一些實施例中，快閃記憶體控制器被設計為像用作諸如智慧型電話、平板電腦、筆記型電腦等移動設備的資料儲存器的固態驅動器（SSD）或嵌入式多媒體卡（eMMC）、以及企業儲存陣列那樣在高占空比環境中操作。快閃記憶體控制器可以被配置為控制快閃記憶體（例如，第1A圖中的第一半導體結構102的NAND記憶體）的操作，例如讀取、寫入、抹除和編程操作。快閃記憶體控制器還可被配置為管理關於儲存或將要儲存在快閃記憶體中的資料的各種功能，包括但不限於壞塊管理、垃圾收集、邏輯到物理位址轉換、損耗均衡等等。在一些實施例中，快閃記憶體控制器還被配置為處理關於從快閃記憶體讀取或寫入到快閃記憶體的資料的錯誤修正碼（error correction code, ECC）。快閃記憶體控制器也可以執行任何其他合適的功能，例如格式化快閃記憶體。
在一些實施例中，第二半導體結構104中的邏輯製程相容元件包括第1A圖中的第一半導體結構102的NAND記憶體的週邊電路（也稱為控制和感測電路）。週邊電路可以包括用於便於NAND記憶體的操作的任何合適的數位、類比和/或混合訊號電路。例如，週邊電路可以包括頁緩衝器、解碼器（例如，行解碼器和列解碼器）、讀出放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓基準，或電路的任何主動或被動元件（例如，電晶體、二極體、電阻器或電容器）中的一個或複數個。
除了邏輯元件/電路之外，第二半導體結構104中的邏輯製程相容元件還可以包括與邏輯處理相容的RAM，例如SRAM和DRAM。在一些實施例中，將SRAM整合在邏輯電路（例如，處理器、控制器和週邊電路）的同一基底上，從而允許更寬的匯流排和更高的操作速度，這也被稱為「晶片上SRAM」。SRAM的記憶體控制器可以作為週邊電路的一部分嵌入。在一些實施例中，每個SRAM單元包括用於儲存作為正電荷或負電荷的一位元資料的複數個電晶體以及控制對其的訪問的一個或複數個電晶體。在一個示例中，每個SRAM單元具有六個電晶體（例如，金屬氧化物半導體場效電晶體（MOSFET）），例如，用於儲存一位元資料的四個電晶體和用於控制對資料的訪問的兩個電晶體。SRAM單元可以位於未被邏輯電路（例如，處理器和週邊電路）佔用的區域中，並因此不需要形成額外的空間。在一個示例中，每個DRAM單元包括用於儲存作為正電荷或負電荷的一位元資料的電容器、以及控制對其的訪問的一個或複數個電晶體。例如，每個DRAM單元可以是一個電晶體一個電容器（1T1C）單元。晶片上RAM（例如，晶片上DRAM和/或晶片上SRAM）可以實現3D記憶體元件100的高速操作，用作一個或複數個快取記憶體（例如，指令快取記憶體或資料快取記憶體）和/或資料緩衝器。此外，SRAM和/或DRAM單元可以位於未被邏輯電路佔用的區域中，並因此不需要形成額外的空間。
如第1A圖所示，3D記憶體元件100還包括垂直位於第一半導體結構102和第二半導體結構104之間的鍵合介面106。如下面詳細描述的，第一半導體結構102和第二半導體結構104可以分開製造（在一些實施例中是並行的），以使得製造第一半導體結構102和第二半導體結構104中的一個的熱預算不會限制製造第一半導體結構102和第二半導體結構104中的另一個的過程。此外，可以通過鍵合介面106形成大量的互連（例如，鍵合觸點）以在第一半導體結構102和第二半導體結構104之間進行直接、短的電連接，這與電路板（例如，印刷電路板（PCB））上的長距離晶片到晶片資料匯流排相反，從而避免了晶片介面延遲，並以降低的功耗實現了高速輸入/輸出（I/O）輸送量。第一半導體結構102中的NAND記憶體與第二半導體結構104中的邏輯製程相容元件之間的資料傳輸可以通過跨鍵合介面106的互連（例如，鍵合觸點）來執行。通過垂直集成第一半導體結構102和第二半導體結構104，可以減小晶片尺寸，並且可以增加記憶體單元密度。此外，通過將複數個分立晶片集成到單個鍵合晶片（例如3D記憶體元件100）中，也可以實現更快的系統速度和更小的PCB尺寸。
如第1A圖所示，由於具有邏輯製程相容元件的第二半導體結構104在具有NAND記憶體的第一半導體結構102上方，因此可以在第二半導體結構104上方實現3D記憶體元件100的焊盤引出。為了減輕或防止由於焊盤引出退火製程引起的氫排出，第二半導體結構104包括在邏輯製程相容元件上方的氫阻障層108。如以下詳細描述的，根據一些實施例，氫阻障層108被配置為阻擋氫排出。例如，氫阻障層108可以被配置為在3D記憶體元件100的製造期間，特別是在對焊盤引出互連層進行退火時，阻擋氫從邏輯製程相容元件排出到焊盤引出互連層中或穿過焊盤引出互連層。在一些實施例中，氫阻障層108包括高介電常數（高k）介電材料，例如氧化鋁（Al2 O3 ）。即，氫阻障層108可以是高k介電質層，例如氧化鋁層。高k介電質層（例如氧化鋁層）由於其材料特性而可以阻止氫排出並遮蔽下方的金屬互連以避免耦合效應。應當理解，氫阻障層108可以是包括子層(sub-layers)的複合層。根據一些實施例，子層可以全部是高k介電質子層，或者僅子層的子集是高k介電質子層，而其他子層不是。
應當理解，第二半導體結構104中可以包括多於一個的氫阻障層。第1B圖示出了根據一些實施例的具有氫阻障層的另一示例性3D記憶體元件101的橫截面的示意圖。除了邏輯製程相容元件上方的氫阻障層108之外，3D記憶體元件101中的第二半導體結構104還包括在邏輯製程相容元件下方的另一氫阻障層110，以針對氫排出完全密封邏輯製程相容元件。氫阻障層108和110可以形成在第二半導體結構104的正面和背面兩者處，以增強對氫排出的阻擋。在一些實施例中，氫阻障層110垂直設置在邏輯製程相容元件與鍵合介面106之間，其在3D記憶體元件101的製造期間也阻擋氫通過鍵合介面106向下排出。在一些實施例中，氫阻障層110包括高k介電材料，例如氧化鋁。即，氫阻障層110可以是高k介電質層，例如氧化鋁層。
第2A圖示出了根據一些實施例的具有氫阻障層的示例性3D記憶體元件200的示意性平面圖。作為以上相對於第1A圖描述的3D記憶體元件100的一個示例，3D記憶體元件200是包括第一半導體結構202和堆疊在第一半導體結構202上方的第二半導體結構204的鍵合晶片。根據一些實施例，第一半導體結構202和第二半導體結構204在位於其間的鍵合介面206處接合。根據一些實施例，第二半導體結構204包括被配置為阻擋氫排出的氫阻障層246，如下文詳細描述的。如第2A圖所示，第一半導體結構202可以包括基底208，其可以包括矽（例如，單晶矽）、矽鍺（SiGe）、砷化鎵（GaAs）、鍺（Ge）、絕緣層上覆矽（SOI）或任何其他合適的材料。注意，在第2A圖中添加了x軸和y軸，以進一步示出3D記憶體元件200中的部件的空間關係。基底208包括沿x方向（橫向方向或寬度方向）橫向延伸的兩個橫向表面（例如，頂表面和底表面）。如本文所使用的，當基底（例如，基底208）在y方向（垂直方向或厚度方向）上位於半導體設備（例如，3D記憶體元件200）的最低平面中時，在y方向上相對於半導體設備的基底確定一個部件（例如，層或元件）是在半導體元件的另一部件（例如，層或元件）「上」、「上方」還是「下方」。在本公開內容全文中應用了相同概念來描述空間關係。
如第2A圖所示，3D記憶體元件200的第一半導體結構202包括NAND快閃記憶體，其中以3D NAND記憶體串216的陣列的形式在基底208上方提供記憶體單元。根據一些實施例，每個3D NAND記憶體串216垂直延伸穿過各自包括導電層212和介電質層214的複數個對。堆疊且交錯的導電層212和介電質層214在本文中也被稱為「儲存疊層」210。根據一些實施例，儲存疊層210中的交錯的導電層212和介電質層214在垂直方向上交替。換言之，除了在儲存疊層210的頂部或底部的那些之外，每個導電層212可以在兩側上與兩個介電質層214鄰接，並且每個介電質層214可以在兩側上與兩個導電層212鄰接。導電層212可以各自具有相同的厚度或不同的厚度。類似地，介電質層214可以各自具有相同的厚度或不同的厚度。導電層212可以包括導電材料，包括但不限於鎢（W）、鈷（Co）、銅（Cu）、鋁（Al）、摻雜的矽、矽化物或其任何組合。介電質層214可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽或其任何組合。
在一些實施例中，每個3D NAND記憶體串216是「電荷捕獲」型NAND記憶體串，包括半導體通道220和記憶體膜218。在一些實施例中，半導體通道220包括矽，例如非晶矽、多晶矽或單晶矽。在一些實施例中，記憶體膜218是包括穿隧層、儲存層（也稱為「電荷捕獲/儲存層」）和儲存阻障層的複合介電質層。每個3D NAND記憶體串216可以具有圓柱形狀（例如，柱形）。根據一些實施例，將半導體通道220、記憶體膜218的穿隧層、儲存層和儲存阻障層按照這一順序沿著從柱的中心朝向外表面的方向排列。穿隧層可以包括氧化矽、氮氧化矽或其任何組合。儲存層可以包括氮化矽、氮氧化矽、矽或其任何組合。儲存阻障層可以包括氧化矽、氮氧化矽、高k介電質或其任何組合。在一個示例中，儲存阻障層可以包括氧化矽/氮氧化矽/氧化矽（ONO）的複合層。在另一個示例中，儲存阻障層可以包括高k介電質層，例如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）或氧化鉭（Ta2 O5 ）層等。
在一些實施例中，3D NAND記憶體串216進一步包括複數個控制閘極（每個控制閘極是字元線的一部分）。儲存疊層210中的每個導電層212可以用作3D NAND記憶體串216的每個記憶體單元的控制閘極。在一些實施例中，每個3D NAND記憶體串216在垂直方向上的相應端部處包括兩個插塞222、224。插塞222可以包括從基底208磊晶生長的諸如單晶矽等半導體材料。插塞222可以用作由3D NAND記憶體串216的源選擇閘控制的通道。插塞222可以在3D NAND記憶體串216的下端並且與半導體通道220接觸。如本文中所使用的，當基底208位於3D記憶體元件200的最低平面中時，部件（例如3D NAND記憶體串216）的「上端」是在y方向上遠離基底208的端部，而部件（例如3D NAND記憶體串216）的「下端」是在y方向上更靠近基底208的端部。另一個插塞224可以包括半導體材料（例如，多晶矽）。通過在第一半導體結構202的製造期間覆蓋3D NAND記憶體串216的上端，插塞224可以用作蝕刻停止層，以防止蝕刻填充在3D NAND記憶體串216中的介電質，例如氧化矽和氮化矽。在一些實施例中，插塞224用作3D NAND記憶體串216的汲極。
應當理解，3D NAND記憶體串216不限於「電荷捕獲」型3D NAND記憶體串。在其他實施例中，3D NAND記憶體串216可以是「浮閘」型3D NAND記憶體串。在一些實施例中，可以在基底208和儲存疊層210之間形成作為「浮閘」型3D NAND記憶體串的源極板（source plate）的多晶矽層。
在一些實施例中，3D記憶體元件200的第一半導體結構202還包括在儲存疊層210和3D NAND記憶體串216上方的互連層226，以將電訊號傳送到儲存疊層210和3D NAND記憶體串216以及傳送來自儲存疊層210和3D NAND記憶體串216的電訊號。互連層226可以包括複數個互連（在本文中也稱為「觸點」），包括橫向互連線和垂直互連訪問（通孔）觸點。如本文中所使用的，術語「互連」可以廣泛地包括任何合適類型的互連，例如中段製程（MEOL）互連和後段製程（BEOL）互連。互連層226可以進一步包括其中可以形成互連線和通孔觸點的一個或複數個層間介電質（ILD）層（對於BEOL也稱為「金屬層間介電質（IMD）層」）。即，互連層226可以包括在複數個層間介電質（ILD）層中的互連線和通孔觸點。互連層226中的互連線和通孔觸點可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層226中的ILD層可以包括介電材料，該介電材料包括但不限於氧化矽、氮化矽、氮氧化矽、低介電常數（低k）介電質或其任何組合。
如第2A圖所示，3D記憶體元件200的第一半導體結構202可以進一步包括在鍵合介面206處並且在互連層226和儲存疊層210（以及穿過其的3D NAND記憶體串216）上方的鍵合層228。即，根據一些實施例，互連層226垂直地位於3D NAND記憶體串216的陣列和鍵合層228之間。鍵合層228可以包括複數個鍵合觸點230和將鍵合觸點230彼此電隔離的介電質。鍵合觸點230可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層228的剩餘區域可以由包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合的介電質形成。
類似地，如第2A圖所示，3D記憶體元件200的第二半導體結構204也可以包括在鍵合介面206處並且在第一半導體結構202的鍵合層228上方的鍵合層232。鍵合層232可以包括複數個鍵合觸點234和將鍵合觸點234彼此電隔離的介電質。鍵合觸點234可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。鍵合層232的剩餘區域可以由包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合的介電質形成。
如上所述，第二半導體結構204可以在鍵合介面206處以面對面的方式鍵合在第一半導體結構202的頂部上。根據一些實施例，第一半導體結構202的鍵合觸點230在鍵合介面206處與第二半導體結構204的鍵合觸點234接觸。在一些實施例中，由於混合鍵合（也稱為「金屬/介電質混合鍵合」），鍵合介面206被設置在鍵合層232和鍵合層228之間，混合鍵合是直接鍵合技術（例如，在表面之間形成鍵合而不使用諸如焊料或黏合劑之類的中間層），其同時獲得金屬-金屬鍵合和介電質-介電質鍵合。在一些實施例中，鍵合介面206是鍵合層232和228相遇並鍵合的位置。實際上，鍵合介面206可以是具有特定厚度的層，其包括第一半導體結構202的鍵合層228的頂表面和第二半導體結構204的鍵合層232的底表面。
在一些實施例中，3D記憶體元件200的第二半導體結構204還包括在鍵合層232上方的互連層236，以傳輸電訊號。互連層236可以包括複數個互連，例如MEOL互連和BEOL互連。互連層236可以進一步包括一個或複數個ILD層，其中可以形成互連線和通孔觸點。互連層236中的互連線和通孔觸點可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。互連層236中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
在一些實施例中，3D記憶體元件200的第二半導體結構204還包括在互連層236和鍵合層232上方的元件層238。元件層238可以包括各自包括複數個電晶體240的複數個邏輯製程相容元件。即，根據一些實施例，互連層236垂直位於元件層238中的邏輯製程相容元件和鍵合層232之間。在一些實施例中，邏輯製程相容元件包括3D NAND記憶體串216的陣列的快閃記憶體控制器和/或週邊電路。週邊電路，即，用於便於3D NAND記憶體操作的任何合適的數位、類比和/或混合訊號控制和感測電路，可以包括但不限於頁緩衝器、解碼器（例如，行解碼器和列解碼器）、讀出放大器、驅動器（例如，字元線驅動器）、電荷泵、電流或電壓基準。電晶體240可以形成在半導體層242「上」，其中，電晶體240的全部或一部分形成在半導體層242中（例如，在半導體層242的頂表面上方）和/或直接形成在半導體層242上。隔離區域（例如，淺溝槽隔離（STI））和摻雜區域（例如，電晶體240的源極區域和汲極區域）也可以形成在半導體層242上。根據一些實施例，電晶體240是利用高級邏輯處理（例如，90 nm、65 nm、55nm、45 nm、32 nm、28 nm、20 nm、16 nm、14 nm、10 nm、7 nm、5nm、3nm、2nm等的技術節點）的高速邏輯電晶體。
在一些實施例中，第二半導體結構204還包括設置在元件層238上方的半導體層242。半導體層242可以是在其上形成邏輯製程相容元件的電晶體240的減薄基底。在一些實施例中，半導體層242包括單晶矽。在一些實施例中，半導體層242可以包括多晶矽、非晶矽、SiGe、GaAs、Ge或任何其他合適的材料。半導體層242還可以包括隔離區域和摻雜區域（例如，用作電晶體240的源極/汲極）。隔離區域（未示出）可以在半導體層242的整個厚度或部分厚度上延伸以電隔離摻雜區域。
如第2A圖所示，3D記憶體元件200的第二半導體結構204可以進一步包括在半導體層242上方的焊盤引出互連層248。焊盤引出互連層248包括在一個或複數個ILD層中的互連，例如觸點焊盤254。焊盤引出互連層248和互連層236可以形成在半導體層242的相對側。在一些實施例中，焊盤引出互連層248中的互連可以在3D記憶體元件200和外部電路之間傳輸電訊號，例如用於焊盤引出目的。焊盤引出互連層248中的互連（例如，觸點焊盤254）可以包括導電材料，包括但不限於W、Co、Cu、Al、矽化物或其任何組合。焊盤引出互連層248中的ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氮氧化矽、低k介電質或其任何組合。
在一些實施例中，第二半導體結構204還包括在焊盤引出互連層248上方的鈍化層256。鈍化層256可以包括氮化矽。在一些實施例中，鈍化層256包括富含氫的氮化矽，其可以充當氫源，氫可以根據需要從氫源擴散到元件層238中。富含氫的氮化矽可以包括氫化氮化矽（SiNx :H）。在一些實施例中，富含氫的氮化矽中的氫濃度大於1021 個原子/cm3 ，例如在1021 個原子/cm3 和1023 個原子/cm3 之間。在一些實施例中，富含氫的氮化矽中的氫濃度大於1022 個原子/cm3 ，例如在1022 個原子/cm3 和1023 個原子/cm3 之間。在一些實施例中，鈍化層256是具有氮化矽層和氧化矽層的複合層。如第2A圖所示，可以穿過鈍化層256形成開口以暴露出焊盤引出互連層248中的觸點焊盤254。
如上所述，需要向元件層238中的邏輯製程相容元件的電晶體240補充氫（例如，通過離子佈植和/或擴散），以破壞垂懸鍵。另一方面，焊盤引出互連層248的形成涉及退火製程，該退火製程可以加速氫排出，從而減少元件層238中的氫。為了解決氫排出的問題，與一些現有的3D記憶體元件不同，3D記憶體元件200的第二半導體結構204還包括垂直設置在半導體層242和焊盤引出互連層248之間的氫阻障層246，如第2A圖所示。根據一些實施例，氫阻障層246被配置為阻擋氫排出。例如，氫阻障層246可以被配置為在3D記憶體元件200的製造期間阻擋氫從邏輯製程相容元件（例如，元件層238中的電晶體240）排出到焊盤引出互連層248中或穿過焊盤引出互連層248。在一些實施例中，氫阻障層246橫向延伸以覆蓋半導體層242，從而防止氫從元件層238向上朝著焊盤引出互連層248排出。即，氫阻障層246可以在元件層238上方密封元件層238中的邏輯製程相容元件。
氫阻障層246可以包括高k介電材料，該高k介電材料包括例如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）或氧化鉭（Ta2 O5 ）層。在一些實施例中，氫阻障層246包括氧化鋁。例如，氫阻障層246可以是氧化鋁層。應當理解，在一些實施例中，氫阻障層246可以是具有複數個高k介電質子層或一個高k介電質子層以及一個或複數個其他材料子層的複合層。氫阻障層246的厚度可以足夠厚以阻擋氫排出。在一些實施例中，氫阻障層246的厚度在約1nm與約100nm之間，例如在1nm與100nm之間（例如1 nm、2 nm、3 nm、4 nm、5 nm、6 nm、7 nm、8 nm、9 nm、10 nm、15 nm、20 nm、25 nm、30 nm、35 nm、40 nm、45 nm、50 nm、55 nm、60 nm、65 nm、70 nm、75 nm、80 nm、85 nm、90 nm、95 nm、100 nm，由這些值中的任何一個為下端界定的任何範圍，或在由這些值中的任何兩個限定的任何範圍中）。
在一些實施例中，第二半導體結構204還包括一個或複數個觸點250，其垂直延伸穿過氫阻障層246和半導體層242，以將焊盤引出互連層248與互連層236和226電連接。元件層238（和其中的邏輯製程相容元件，例如週邊電路）可以通過互連層236和226以及鍵合觸點234和230電連接到3D NAND記憶體串216的陣列。此外，元件層238和3D NAND記憶體串216的陣列可以通過觸點250和焊盤引出互連層248電連接到外部電路。在一些實施例中，在每個觸點250和氫阻障層246之間形成氫阻擋間隔件251，以防止氫通過觸點250周圍的區域排出。例如，氫阻擋間隔件251可以圍繞觸點250。根據一些實施例，氫阻擋間隔件251包括與氫阻障層246相同的材料，例如氧化鋁。結果，可以通過氫阻擋間隔件251進一步增強從頂部對元件層238的密封。
第2B圖示出了根據一些實施例的具有兩個氫阻障層的示例性3D記憶體元件201的示意性平面圖。除了在鍵合介面206和第二半導體結構204的互連層236之間包括另一個氫阻障層258之外，3D記憶體元件201與3D記憶體元件200基本相似。通過在第二半導體結構204中的元件層238的上方和下方包括兩個氫阻障層246和258，可以在兩個垂直方向（即，向上和向下）上阻擋氫排出。不再重複3D記憶體元件200和201二者中的相似結構的細節（例如，材料、製造過程、功能等）。
如第2B圖中所示，3D記憶體元件201可以包括基底208、在基底208上方的儲存疊層210、垂直延伸穿過儲存疊層210的3D NAND記憶體串216的陣列、在3D NAND記憶體串216的陣列上方的互連層226、以及在互連層226上方的鍵合層228。3D記憶體元件201還可以在鍵合層228的鍵合介面206的相對側上包括鍵合層232，鍵合層232包括鍵合觸點260。3D記憶體元件201還可以包括在鍵合層232和鍵合介面206上方的氫阻障層258以及在氫阻障層258上方的互連層236。3D記憶體元件201還可以包括在互連層236上方的元件層238中的邏輯製程相容元件以及在元件層238上方並與元件層238中的邏輯製程相容元件接觸的半導體層242。類似於3D記憶體元件200，3D記憶體元件201還包括在半導體層242上方的氫阻障層246，用於在3D記憶體元件201的製造期間，阻擋氫從元件層238排出到氫阻障層246上方的焊盤引出互連層248中或穿過氫阻障層246上方的焊盤引出互連層248。
不同於如第2A圖所示的具有單個氫阻障層246的3D記憶體元件200，根據一些實施例，3D記憶體元件201還包括垂直位於鍵合層232和元件層238中的邏輯製程相容元件之間的附加氫阻障層258。根據一些實施例，氫阻障層258被配置為阻擋氫排出。例如，氫阻障層258可以被配置為在3D記憶體元件201的製造期間阻擋氫從邏輯製程相容元件（例如，元件層238中的電晶體240）排出到鍵合層232中或穿過鍵合層232。在一些實施例中，氫阻障層258橫向延伸以覆蓋互連層236，以防止氫從元件層238向下朝著鍵合層232排出。即，氫阻障層258可以在元件層238下方密封元件層238中的邏輯製程相容元件。結果，氫阻障層246和258橫向延伸以在垂直方向上，即分別在元件層238上方和下方，密封元件層238中的邏輯製程相容元件。
氫阻障層258可以包括高k介電材料，其包括例如氧化鋁（Al2 O3 ）、氧化鉿（HfO2 ）、氧化鋯（ZrO2 ）或氧化鉭（Ta2 O5 ）層。在一些實施例中，氫阻障層258包括氧化鋁。例如，氫阻障層258可以是氧化鋁層。應當理解，在一些實施例中，氫阻障層258可以是具有複數個高k介電質子層或一個高k介電質子層以及一個或複數個其他材料子層的複合層。氫阻障層258的厚度可以足夠厚，以阻擋氫排出。在一些實施例中，氫阻障層258的厚度在約1nm與約100nm之間，例如在1nm與100nm之間（例如1 nm、2 nm、3 nm、4 nm、5 nm、6 nm、7 nm、8 nm、9 nm、10 nm、15 nm、20 nm、25 nm、30 nm、35 nm、40 nm、45 nm、50 nm、55 nm、60 nm、65 nm、70 nm、75 nm、80 nm、85 nm、90 nm、95 nm、100 nm，由這些值中的任何一個為下端界定的任何範圍，或在由這些值中的任何兩個限定的任何範圍中）。在一些實施例中，氫阻障層246和258具有相同的厚度和/或相同的材料。應當理解，在一些實施例中，氫阻障層246和258可以具有不同的厚度和/或不同的材料。
在一些實施例中，鍵合層232中的鍵合觸點260垂直延伸穿過氫阻障層258，以跨鍵合介面206將互連層236中的互連與鍵合層228中的鍵合觸點230電連接。儘管第2B圖中未示出，但可以理解的是，在一些實施例中，在每個鍵合觸點260和氫阻障層258之間形成氫阻擋間隔件，以防止氫通過鍵合觸點260周圍的區域排出。例如，氫阻擋間隔件可以圍繞鍵合觸點260。根據一些實施例，氫阻擋間隔件包括與氫阻障層258相同的材料，例如氧化鋁。
第3A圖和第3B圖示出了根據一些實施例的用於形成具有邏輯製程相容元件的示例性半導體結構的製造過程。第4A圖和第4B圖示出了根據一些實施例的用於形成具有3D NAND記憶體串的示例性半導體結構的製造過程。第5A圖-第5D圖示出了根據一些實施例的用於形成具有氫阻障層的示例性3D記憶體元件的製造過程。第6圖是根據一些實施例的用於形成具有氫阻障層的3D記憶體元件的示例性方法600的流程圖。第3A圖、第3B圖、第4A圖、第4B圖、第5A圖-第5D圖和第6圖所示的記憶體元件的示例包括第2A圖所示的3D記憶體元件200。將一起描述第3A圖、第3B圖、第4A圖、第4B圖、第5A圖-第5D圖和第6圖。應當理解，方法600中示出的操作不是窮舉的，並且其他操作也可以在任何示出的操作之前、之後或之間執行。此外，一些操作可以同時執行，或者以與第6圖所示不同的循序執行。
參考第6圖，方法600在操作602開始，其中在第一基底上方形成各自垂直延伸的NAND記憶體串的陣列。第一基底可以是矽基底。在一些實施例中，在第一基底上方形成NAND記憶體串的陣列垂直延伸所穿過的儲存疊層。
如第4A圖所示，在矽基底402上方形成交錯的犧牲層（未示出）和介電質層408。交錯的犧牲層和介電質層408可以形成介電質疊層（未示出）。在一些實施例中，每個犧牲層包括氮化矽層，並且每個介電質層408包括氧化矽層。交錯的犧牲層和介電質層408可以通過一種或多種薄膜沉積製程形成，包括但不限於化學氣相沉積（CVD）、物理氣相沉積（PVD）、原子層沉積（ALD）或其任何組合。在一些實施例中，可以通過閘極置換製程來形成儲存疊層404，例如，使用相對於介電質層408有選擇性地對犧牲層的濕式/乾式蝕刻，並用導電層406填充所得的凹槽，從而用導電層406替換犧牲層。結果，儲存疊層404可以包括交錯的導電層406和介電質層408。在一些實施例中，每個導電層406包括金屬層，例如鎢層。應當理解，在其他實施例中，可以通過交替沉積導電層（例如，摻雜的多晶矽層）和介電質層（例如，氧化矽層）來形成儲存疊層404，而無需閘極置換製程。在一些實施例中，在儲存疊層404和矽基底402之間形成包括氧化矽的焊盤氧化物層。
如第4B圖所示，在矽基底402上方形成3D NAND記憶體串410，3D NAND記憶體串410中的每一個垂直延伸穿過儲存疊層404的交錯的導電層406和介電質層408。在一些實施例中，形成3D NAND記憶體串410的製造過程包括使用乾式蝕刻和/或濕式蝕刻（例如深反應離子蝕刻（DRIE））形成穿過儲存疊層404並進入矽基底402中的通道孔，然後在通道孔的下部中從矽基底402磊晶生長插塞412。在一些實施例中，形成3D NAND記憶體串410的製造過程還包括隨後使用諸如ALD、CVD、PVD或其任何組合等薄膜沉積製程用諸如記憶體膜414（例如，穿隧層、儲存層和阻障層）和半導體層416等複數個層填充通道孔。在一些實施例中，形成3D NAND記憶體串410的製造過程還包括通過在3D NAND記憶體串410的上端蝕刻凹槽，然後使用諸如ALD、CVD、PVD或其任何組合等薄膜沉積製程用半導體材料填充凹槽，而在通道孔的上部中形成另一個插塞418。
方法600進行到操作604，如第6圖所示，其中在第一基底上方的NAND記憶體串的陣列上方形成第一互連層。第一互連層可以包括在一個或複數個ILD層中的第一複數個互連。如第4B圖所示，互連層420可以形成在3D NAND記憶體串410上方。互連層420可以包括在複數個ILD層中的MEOL和/或BEOL的互連，以與3D NAND記憶體串410進行電連接。在一些實施例中，互連層420包括複數個ILD層和以多種製程在其中形成的互連。例如，互連層420中的互連可以包括通過包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任何組合等一種或多種薄膜沉積製程沉積的導電材料。形成互連的製造過程還可以包括微影、CMP、濕式/乾式蝕刻或任何其他合適的製程。ILD層可以包括通過包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程沉積的介電材料。可以將第4B圖中所示的ILD層和互連統稱為互連層420。
方法600進行到操作606，如第6圖所示，其中在第一互連層上方形成第一鍵合層。第一鍵合層可以包括複數個第一鍵合觸點。如第4B圖所示，在互連層420上方形成鍵合層422。鍵合層422可以包括被介電質包圍的複數個鍵合觸點424。在一些實施例中，通過包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程將介電質層沉積在互連層420的頂表面上。然後可以通過首先使用圖案化製程（例如，對介電質層中的介電材料的微影和乾式/濕式蝕刻）穿過介電質層圖案化接觸孔，從而形成穿過介電質層並與互連層420中的互連接觸的鍵合觸點424。接觸孔可以用導體（例如銅）填充。在一些實施例中，填充接觸孔包括在沉積導體之前沉積阻障層、黏附層和/或晶種層。
方法600進行到操作608，如第6圖所示，其中在第二基底上形成複數個邏輯製程相容元件。第二基底可以是矽基底。邏輯製程相容元件可以包括NAND記憶體串的陣列的快閃記憶體控制器和/或週邊電路。
如第3A圖所示，在矽基底302上形成複數個電晶體304。電晶體304可以通過多種製程形成，包括但不限於微影、乾式/濕式蝕刻、薄膜沉積、熱生長、注入、CMP以及任何其他合適的製程。在一些實施例中，通過離子佈植和/或熱擴散在矽基底302中形成摻雜區域，其例如用作電晶體304的源極區域和/或汲極區域。在一些實施例中，還通過濕式/乾式蝕刻和薄膜沉積在矽基底302中形成隔離區域（例如，STI）。從而，形成包括複數個邏輯製程相容元件（每個都包括電晶體304）的元件層306。例如，可以在元件層306的不同區域中圖案化並製造電晶體304，以形成快閃記憶體控制器和/或週邊電路。
方法600進行到操作610，如第6圖所示，其中在邏輯製程相容元件上方形成第二互連層。第二互連層可以包括在一個或複數個ILD層中的第二複數個互連。如第3B圖所示，可以在具有邏輯製程相容元件的元件層306上方形成互連層308。互連層308可以包括在複數個ILD層中的MEOL和/或BEOL的互連，以與元件層306中的邏輯製程相容元件進行電連接。在一些實施例中，互連層308包括複數個ILD層和以多種製程在其中形成的互連。例如，互連層308中的互連可以包括通過包括但不限於CVD、PVD、ALD、電鍍、化學鍍或其任何組合等一種或多種薄膜沉積製程沉積的導電材料。形成互連的製造過程還可以包括微影、CMP、濕式/乾式蝕刻或任何其他合適的製程。ILD層可以包括通過包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程沉積的介電材料。可以將第3B圖中所示的ILD層和互連統稱為互連層308。
方法600進行到操作612，如第6圖所示，其中在第二互連層上方形成第二鍵合層。第二鍵合層可以包括複數個第二鍵合觸點。如第3B圖所示，在互連層308上方形成鍵合層310。鍵合層310可以包括被介電質包圍的複數個鍵合觸點312。在一些實施例中，通過包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程將介電質層沉積在互連層308的頂表面上。然後可以通過首先使用圖案化製程（例如，對介電質層中的介電材料的微影和乾式/濕式蝕刻）穿過介電質層圖案化接觸孔，從而形成穿過介電質層並與互連層308中的互連接觸的鍵合觸點312。接觸孔可以用導體（例如銅）填充。在一些實施例中，填充接觸孔包括在沉積導體之前沉積阻障層、黏附層和/或晶種層。
應當理解，在一些實施例中，在形成第二鍵合層之前，可以在第二基底上的第二互連層和邏輯製程相容元件上方形成氫阻障層。儘管在第3B圖中沒有示出，但可以通過使用包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程在互連層308上沉積一層或多層諸如氧化鋁等高k介電材料來形成氫阻障層。例如，可以使用ALD沉積氫阻障層。然後可以在氫阻障層上形成鍵合層310。可以使用微影、蝕刻和金屬沉積來穿過氫阻障層形成鍵合觸點312。可以在沉積鍵合觸點312之前使用薄膜沉積製程在每個鍵合觸點312周圍，即在每個鍵合觸點312與氫阻障層之間形成包括高k介電材料層的氫阻擋間隔件。
方法600進行到操作614，如第6圖所示，其中第一基底和第二基底以面對面的方式鍵合。在鍵合後，邏輯製程相容元件位於NAND記憶體串的陣列的上方。在一些實施例中，將第一鍵合層和第二鍵合層混合鍵合，使得第一鍵合觸點在鍵合介面處與第二鍵合觸點接觸。
如第5A圖所示，將矽基底302和在其上形成的部件（例如，元件層306中的邏輯製程相容元件）上下顛倒。面朝下的鍵合層310與面朝上的鍵合層422鍵合，即以面對面的方式鍵合，從而形成鍵合介面502（如第5B圖所示）。在一些實施例中，在鍵合之前，對鍵合表面施加諸如電漿處理、濕式處理和/或熱處理等處理製程。在鍵合之後，鍵合層310中的鍵合觸點312和鍵合層422中的鍵合觸點424對準並且彼此接觸，使得元件層306（例如其中的邏輯製程相容元件）可以電連接至3D NAND記憶體串410。如第5B圖所示，可以在鍵合之後在3D NAND記憶體串410和元件層306（例如，其中的邏輯製程相容元件）之間形成鍵合介面502。
方法600進行到操作616，如第6圖所示，其中將第二基底減薄以形成在邏輯製程相容元件上方並與邏輯製程相容元件接觸的半導體層。如第5B圖所示，將鍵合晶片頂部處的基底（例如，如第5A圖所示的矽基底302）減薄，使得減薄的頂部基底可以用作半導體層504，例如單晶矽層。減薄的基底的厚度可以在約200nm和約5μm之間，例如在200nm和5μm之間，或在約150nm和約50μm之間，例如在150nm和50μm之間。可以通過包括但不限於晶圓磨削、乾式蝕刻、濕式蝕刻、CMP、任何其他合適的製程或其任何組合等製程來減薄矽基底302。
方法600進行到操作618，如第6圖所示，其中氫阻障層在半導體層上方。氫阻障層可以包括高k介電材料，例如氧化鋁。在一些實施例中，第一氫阻障層的厚度在約1nm和約100nm之間，例如在1nm和100nm之間。
如第5B圖所示，在半導體層504上方形成氫阻障層506。可以通過使用包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程在半導體層504上沉積一層或多層諸如氧化鋁等高k介電材料來形成氫阻障層506。例如，可以使用ALD沉積氫阻障層506以將氫阻障層506的厚度控制在1nm和100nm之間。在一些實施例中，沉積氫阻障層506以覆蓋半導體層504。
方法600進行到操作620，如第6圖所示，其中形成垂直延伸穿過第一氫阻障層和半導體層的觸點。在一些實施例中，在觸點和第一氫阻障層之間形成氫阻擋間隔件。
如第5C圖所示，可以使用包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程在氫阻障層506上沉積諸如氧化矽層等介電質層508。根據一些實施例，形成垂直延伸穿過介電質層508、氫阻障層506和半導體層504的觸點510，以電連接到互連層308中的互連。可以在每個觸點510與氫阻障層506之間，例如在每個觸點510周圍形成氫阻擋間隔件511。在一些實施例中，首先使用乾式蝕刻和/或濕式蝕刻製程（例如，DRIE）穿過介電質層508、氫阻障層506和半導體層504蝕刻出接觸孔，然後使用包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程在接觸孔的側壁上方沉積氫阻擋間隔件511（例如，高k介電材料層）。然後可以通過使用包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程在氫阻擋間隔件511上方沉積諸如金屬等導電材料以填充接觸孔來形成觸點510。
方法600進行到操作622，如第6圖所示，其中在氫阻障層上方形成焊盤引出互連層。如第5D圖所示，在氫阻障層506上方形成焊盤引出互連層509。焊盤引出互連層509可以包括形成在一個或複數個ILD層（例如，第5C圖中所示的介電質層508）中的互連，例如焊盤觸點512。焊盤引出互連層509中的焊盤觸點512可以通過觸點510電連接到互連層308中的互連。焊盤觸點512可以包括導電材料，包括但不限於W、Co、Cu、Al、摻雜的矽、矽化物或其任何組合。ILD層可以包括介電材料，包括但不限於氧化矽、氮化矽、氧氮化矽、低k介電質或其任何組合。
作為用於形成焊盤引出互連層的製造過程的一部分，執行退火製程。但是，退火會導致氫排出，這使氫從3D記憶體元件中釋放出來，從而影響3D記憶體元件的性能。第7圖是根據一些實施例的在3D記憶體元件的製造期間用於通過氫阻障層阻擋氫排出的示例性方法700的流程圖。應當理解，方法700中示出的操作不是窮舉的，並且其他操作也可以在任何示出的操作之前、之後或之間執行。此外，一些操作可以同時執行，或者以與第7圖所示不同的循序執行。
參考第7圖，方法700開始於操作702，其中將氫注入到焊盤引出互連層中。如第5D圖所示，在形成焊盤引出互連層509之後，可以執行離子佈植製程以將氫離子佈植到焊盤引出互連層509中。
方法700進行到操作704，如第7圖所示，其中在焊盤引出互連層上方形成鈍化層。鈍化層可以包括富含氫的氮化矽。如第5D圖所示，在氫離子佈植之後，可以在焊盤引出互連層509上形成鈍化層514。在一些實施例中，通過使用包括但不限於CVD、PVD、ALD或其任何組合等一種或多種薄膜沉積製程在焊盤引出互連層509上沉積一個或複數個介電質層（例如，富含氫的氧化矽層和氮化矽層）來形成鈍化層514。在一些實施例中，使用乾式蝕刻和/或濕式蝕刻製程來穿過鈍化層514蝕刻出焊盤觸點開口，以暴露下方的焊盤觸點512。
可以實施操作702和704，以將外來氫供應到3D記憶體元件中，以破壞元件層306中的垂懸鍵。應當理解，在一些情況下，存在於3D記憶體元件中的內在氫（例如來自先前的製造過程）可能就足夠了。因此，可以跳過或修改操作702和704中的一個或兩個。在一個示例中，可以跳過操作702中的氫離子佈植。在另一示例中，在操作704中形成的鈍化層可以包括常規氮化矽而不是富含氫的氮化矽。
方法700進行到操作706，如第7圖所示，其中對焊盤引出互連層進行退火以將氫擴散到邏輯製程相容元件中。如第5D圖所示，可以對焊盤引出互連層509執行諸如快速熱退火（RTA）等退火製程，以將氫（內在氫和/或來自操作702和704的外來氫）擴散到具有邏輯製程相容元件的元件層306中。
方法700進行到操作708，如第7圖所示，其中由一個或複數個氫阻障層阻擋氫從邏輯製程相容元件排出。如第5D圖所示，可以由氫阻障層506（和氫阻擋間隔件511，如果有的話）阻擋氫（內在氫和/或來自操作702和704的外來氫）從具有邏輯製程相容元件的元件層306排出（例如通過退火製程觸發或加劇）。應當理解，在一些實施例中，元件層306和鍵合層310之間的另一個氫阻障層（未示出）可以進一步阻擋氫例如朝著鍵合介面502排出。
根據本公開內容的一個方面，一種3D記憶體元件包括：基底；儲存疊層，其包括在基底上方交錯的導電層和介電質層；NAND記憶體串的陣列，每個NAND記憶體串垂直延伸穿過儲存疊層；複數個邏輯製程相容元件，其在NAND記憶體串的陣列上方；半導體層，其在邏輯製程相容元件上方並與所述邏輯製程相容元件接觸；焊盤引出互連層，其在半導體層上方；以及氫阻障層，其垂直位於半導體層與焊盤引出互連層之間。氫阻障層被配置為阻擋氫排出。
在一些實施例中，氫阻障層包括高k介電材料。在一些實施例中，高k介電材料包括氧化鋁。
在一些實施例中，氫阻障層的厚度在約1nm和約100nm之間。
在一些實施例中，氫阻障層橫向延伸以覆蓋半導體層。
在一些實施例中，氫阻障層被配置為在3D記憶體元件的製造期間阻擋氫從邏輯製程相容元件排出到焊盤引出互連層中或穿過焊盤引出互連層。
在一些實施例中，3D記憶體元件還包括：第一鍵合層，其在NAND記憶體串的陣列上方並包括複數個第一鍵合觸點；第二鍵合層，其在邏輯製程相容元件下方並且在第一鍵合層上方且包括複數個第二鍵合觸點；以及鍵合介面，其垂直位於第一鍵合層和第二鍵合層之間。第一鍵合觸點可以在鍵合介面處與第二鍵合觸點接觸。
在一些實施例中，3D記憶體元件還包括：第一互連層，其垂直位於NAND記憶體串的陣列和第一鍵合層之間；以及第二互連層，其垂直位於第二鍵合層和邏輯製程相容元件之間。邏輯製程相容元件可以通過第一和第二互連層以及第一和第二鍵合觸點電連接到NAND記憶體串的陣列。
在一些實施例中，3D記憶體元件還包括垂直延伸穿過氫阻障層和半導體層以將焊盤引出互連層和第二互連層電連接的觸點。在一些實施例中，3D記憶體元件還包括在觸點與氫阻障層之間的氫阻擋間隔件。
在一些實施例中，半導體層包括單晶矽。
在一些實施例中，3D記憶體元件還包括位於焊盤引出互連層上方的鈍化層。在一些實施例中，鈍化層包括氮化矽。
根據本公開內容的另一方面，一種3D記憶體元件包括：基底；第一氫阻障層，其在基底上方；複數個邏輯製程相容元件，其在第一氫阻障層上方；半導體層，其在邏輯製程相容元件上方並與所述邏輯製程相容元件接觸；第二氫阻障層，其在半導體層上方；以及焊盤引出互連層，其在第二氫阻障層上方。第一氫阻障層和第二氫阻障層被配置為在3D記憶體元件的製造期間阻擋氫從邏輯製程相容元件排出。
在一些實施例中，第一和第二氫阻障層中的每一個包括高k介電材料。在一些實施例中，高k介電材料包括氧化鋁。
在一些實施例中，第一和第二氫阻障層中的每一個的厚度在約1nm和約100nm之間。
在一些實施例中，第一和第二氫阻障層橫向延伸以在垂直方向上密封邏輯製程相容元件。
在一些實施例中，3D記憶體元件還包括：第一鍵合層，其在基底上方並且包括複數個第一鍵合觸點；第二鍵合層，其在邏輯製程相容元件下方並且在第一鍵合層上方且包括複數個第二鍵合觸點；以及鍵合介面，其垂直位於第一鍵合層和第二鍵合層之間，並且在鍵合介面處第一鍵合觸點與第二鍵合觸點接觸。在一些實施例中，第一氫阻障層垂直位於第二鍵合層和邏輯製程相容元件之間。
在一些實施例中，3D記憶體元件還包括垂直延伸穿過第二氫阻障層和半導體層的觸點。在一些實施例中，3D記憶體元件還包括在觸點與第二氫阻障層之間的氫阻擋間隔件。
在一些實施例中，半導體層包括單晶矽。
在一些實施例中，3D記憶體元件還包括在焊盤引出互連層上方的鈍化層。在一些實施例中，鈍化層包括氮化矽。
根據本公開內容的又一方面，公開了一種用於形成3D記憶體元件的方法。形成各自在第一基底上方垂直延伸的NAND記憶體串的陣列。在第二基底上形成複數個邏輯製程相容元件。將第一基底和第二基底以面對面的方式鍵合。在鍵合後，邏輯製程相容元件位於NAND記憶體串的陣列上方。將第二基底減薄以形成在邏輯製程相容元件上方並與所述邏輯製程相容元件接觸的半導體層。
在一些實施例中，在第一氫阻障層上方形成焊盤引出互連層，並且將焊盤引出互連層退火以將氫擴散到邏輯製程相容元件中。在退火之後，第一氫阻障層可以阻擋氫從邏輯製程相容元件排出到焊盤引出互連層中或穿過焊盤引出互連層。
在一些實施例中，在退火之前，在焊盤引出互連層上方形成鈍化層。鈍化層可以包括富含氫的氮化矽。
在一些實施例中，在退火之前，將氫注入到焊盤引出互連層中。
在一些實施例中，在形成焊盤引出互連層之前，形成垂直延伸穿過第一氫阻障層和半導體層的觸點以電連接到焊盤引出互連層。在一些實施例中，在觸點和第一氫阻障層之間形成氫阻擋間隔件。
在一些實施例中，在第二基底上的邏輯製程相容元件上方形成第二氫阻障層。第二氫阻障層可以包括高k介電材料，並且在退火之後阻擋氫從邏輯製程相容元件排出。
在一些實施例中，在第一基底上方的NAND記憶體串的陣列上方形成第一互連層，在第一互連層上方形成包括複數個第一鍵合觸點的第一鍵合層，在第二基底上的邏輯製程相容元件上方形成第二互連層，以及在第二互連層上方形成包括複數個第二鍵合觸點的第二鍵合層。
在一些實施例中，鍵合包括第一鍵合層和第二鍵合層的混合鍵合，使得第一鍵合觸點在鍵合介面處與第二鍵合觸點接觸。
在一些實施例中，第一氫阻障層的高k介電材料包括氧化鋁。
在一些實施例中，第一氫阻障層的厚度在約1nm和約100nm之間。
以上對具體實施例的描述將揭示本公開內容的一般性質，以使得其他人可以通過應用本領域技術內的知識容易地修改和/或改變這些具體實施例的各種應用，而無需過度實驗，且不脫離本公開內容的一般構思。因此，基於本文給出的教導和指導，這樣的改變和修改旨在處於所公開的實施例的均等要件的含義和範圍內。應該理解的是，本文中的措辭或術語是出於描述的目的而非限制的目的，使得本說明書的術語或措辭將由本領域通常知識者根據教導和指導來解釋。
上面已經借助於功能構件塊描述了本公開內容的實施例，該功能構件塊示出了特定功能及其關係的實施方式。為了描述的方便，本文任意定義了這些功能構件塊的邊界。只要適當地執行了特定功能及其關係，就可以定義可替換的邊界。
發明內容和摘要部分可以闡述由（一個或複數個）發明人設想的本公開內容的一個或複數個但不是全部的示例性實施例，並且因此不旨在以任何方式限制本公開內容和所附申請專利範圍。
本公開內容的廣度和範圍不應受任何上述示例性實施例的限制，而應僅根據所附申請專利範圍及其均等要件來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:3D記憶體元件 101:3D記憶體元件 102:第一半導體結構 104:第二半導體結構 106:鍵合介面 108:氫阻障層 110:氫阻障層 200:3D記憶體元件 202:第一半導體結構 204:第二半導體結構 206:鍵合介面 208:基底 210:儲存疊層 212:導電層 214:介電質層 216:3D NAND記憶體串 218:記憶體膜 220:半導體通道 222:插塞 224:插塞 226:互連層 228:鍵合層 230:鍵合觸點 232:鍵合層 234:鍵合觸點 236:互連層 238:元件層 240:電晶體 242:半導體層 246:氫阻障層 248:焊盤引出互連層 250:觸點 254:觸點焊盤 256:鈍化層 258:氫阻障層 260:鍵合觸點 302:矽基底 304:電晶體 306:元件層 308:互連層 310:鍵合層 312:鍵合觸點 402:矽基底 404:儲存疊層 406:導電層 408:介電質層 410:3D NAND記憶體串 412:插塞 414:記憶體膜 416:半導體層 418:插塞 420:互連層 422:鍵合層 424:鍵合觸點 502:鍵合介面 504:半導體層 506:氫阻障層 508:介電質層 509:焊盤引出互連層 510:觸點 511:氫阻擋間隔件 512:焊盤觸點 514:鈍化層 600:方法 602:操作 604:操作 606:操作 608:操作 610:操作 612:操作 614:操作 616:操作 618:操作 620:操作 622:操作 700:方法 702:操作 704:操作 706:操作 708:操作
併入本文並形成說明書的一部分的圖式示出了本公開內容的實施例，並且與說明書一起進一步用於解釋本公開內容的原理並且使得相關領域通常知識者能夠作出和使用本公開內容。 第1A圖示出了根據一些實施例的具有氫阻障層的示例性3D記憶體元件的橫截面的示意圖。 第1B圖示出了根據一些實施例的具有兩個氫阻障層的示例性3D記憶體元件的橫截面的示意圖。 第2A圖示出了根據一些實施例的具有氫阻障層的示例性3D記憶體元件的示意性平面圖。 第2B圖示出了根據一些實施例的具有兩個氫阻障層的示例性3D記憶體元件的示意性平面圖。 第3A圖和第3B圖示出了根據一些實施例的用於形成具有邏輯製程相容元件的示例性半導體結構的製造過程。 第4A圖和第4B圖示出了根據一些實施例的用於形成具有3D NAND記憶體串的示例性半導體結構的製造過程。 第5A圖-第5D圖示出了根據一些實施例的用於形成具有氫阻障層的示例性3D記憶體元件的製造過程。 第6圖是根據一些實施例的用於形成具有氫阻障層的3D記憶體元件的示例性方法的流程圖。 第7圖是根據一些實施例的在3D記憶體元件的製造期間用於透過氫阻障層阻擋氫排出的示例性方法的流程圖。 將參考圖式描述本公開內容的實施例。
100:3D記憶體元件
102:第一半導體結構
104:第二半導體結構
106:鍵合介面
108:氫阻障層

Claims (20)

  1. 一種三維（3D）記憶體元件，包括： 基底； 儲存疊層，包括在該基底上方交錯的導電層和介電質層； 包括複數個NAND記憶體串的陣列，各該NAND記憶體串垂直延伸穿過該儲存疊層； 複數個邏輯製程相容元件，設置在該NAND記憶體串的陣列上方； 半導體層，設置在該邏輯製程相容元件上方並與該邏輯製程相容元件接觸； 焊盤引出互連層，設置在該半導體層上方；以及 氫阻障層，垂直位於該半導體層與該焊盤引出互連層之間，其中該氫阻障層被配置為阻擋氫排出。
  2. 如請求項1所述的3D記憶體元件，其中，該氫阻障層包括高介電常數（high-k）介電材料。
  3. 如請求項1所述的3D記憶體元件，其中，該氫阻障層的厚度在約1 nm和約100 nm之間。
  4. 如請求項1所述的3D記憶體元件，其中，該氫阻障層橫向延伸以覆蓋該半導體層。
  5. 如請求項1所述的3D記憶體元件，其中，該氫阻障層被配置為在該3D記憶體元件的製造期間阻擋氫從該邏輯製程相容元件排出到該焊盤引出互連層中或穿過該焊盤引出互連層。
  6. 如請求項1所述的3D記憶體元件，還包括： 第一鍵合層，設置在該NAND記憶體串的陣列上方並包括複數個第一鍵合觸點； 第二鍵合層，設置在該邏輯製程相容元件下方並且在該第一鍵合層上方且包括複數個第二鍵合觸點；以及 鍵合介面，其垂直位於該第一鍵合層和該第二鍵合層之間，其中，該第一鍵合觸點在該鍵合介面處與該第二鍵合觸點接觸。
  7. 如請求項6所述的3D記憶體元件，還包括： 第一互連層，垂直位於該NAND記憶體串的陣列和該第一鍵合層之間；以及 第二互連層，垂直位於該第二鍵合層和該邏輯製程相容元件之間， 其中，該邏輯製程相容元件通過該第一互連層和該第二互連層以及該第一鍵合觸點和該第二鍵合觸點電連接到該NAND記憶體串的陣列。
  8. 如請求項7所述的3D記憶體元件，還包括： 垂直延伸穿過該氫阻障層和該半導體層以將該焊盤引出互連層和該第二互連層電連接的觸點；以及 在該觸點與該氫阻障層之間的氫阻擋間隔件。
  9. 如請求項1所述的3D記憶體元件，還包括位於該焊盤引出互連層上方的鈍化層。
  10. 一種三維（3D）記憶體元件，包括： 基底； 第一氫阻障層，其在該基底上方； 複數個邏輯製程相容元件，其在該第一氫阻障層上方； 半導體層，其在該邏輯製程相容元件上方並與該邏輯製程相容元件接觸； 第二氫阻障層，其在該半導體層上方；以及 焊盤引出互連層，其在該第二氫阻障層上方，其中，該第一氫阻障層和該第二氫阻障層被配置為在該3D記憶體元件的製造期間阻擋氫自該邏輯製程相容元件被排出。
  11. 如請求項10所述的3D記憶體元件，其中，該第一氫阻障層和該第二氫阻障層中的每一個包括高介電常數介電材料。
  12. 如請求項10所述的3D記憶體元件，其中，該第一氫阻障層和該第二氫阻障層橫向延伸以在垂直方向上密封該邏輯製程相容元件。
  13. 一種用於形成三維（3D）記憶體元件的方法，包括： 形成各自在第一基底上方垂直延伸的NAND記憶體串的陣列； 在第二基底上形成複數個邏輯製程相容元件； 將該第一基底和該第二基底以面對面的方式鍵合，其中，在該鍵合步驟後，該邏輯製程相容元件位於該NAND記憶體串的陣列上方； 將該第二基底減薄以形成在該邏輯製程相容元件上方並與該邏輯製程相容元件接觸的半導體層；以及 在該半導體層上方形成第一氫阻障層，其中該第一氫阻障層包括高介電常數介電材料。
  14. 如請求項13所述的用於形成3D記憶體元件的方法，還包括： 在該第一氫阻障層上方形成焊盤引出互連層；以及 將該焊盤引出互連層退火，以將氫擴散到該邏輯製程相容元件中，其中，在該退火之後，該第一氫阻障層係阻擋氫自該邏輯製程相容元件被排出至該焊盤引出互連層中或穿過該焊盤引出互連層。
  15. 如請求項14所述的用於形成3D記憶體元件的方法，還包括：在該退火之前，在該焊盤引出互連層上方形成鈍化層，其中，該鈍化層包括富氫氮化矽。
  16. 如請求項14所述的用於形成3D記憶體元件的方法，還包括：在該退火之前，將氫摻雜至該焊盤引出互連層中。
  17. 如請求項14所述的用於形成3D記憶體元件的方法，還包括： 在形成該焊盤引出互連層之前，形成垂直延伸穿過該第一氫阻障層和該半導體層以電連接到該焊盤引出互連層的觸點；以及 在該觸點和該第一氫阻障層之間形成氫阻擋間隔件。
  18. 如請求項14所述的用於形成3D記憶體元件的方法，還包括： 在該第二基底上的該邏輯製程相容元件上方形成第二氫阻障層，其中該第二氫阻障層包括高k介電材料，且在該退火之後，阻擋氫從該邏輯製程相容元件排出。
  19. 如請求項13所述的用於形成3D記憶體元件的方法，還包括： 在該第一基底上方的該NAND記憶體串的陣列上方形成第一互連層； 在該第一互連層上方形成包括複數個第一鍵合觸點的第一鍵合層； 在該第二基底上的該邏輯製程相容元件上方形成第二互連層；以及 在該第二互連層上方形成包括複數個第二鍵合觸點的第二鍵合層。
  20. 如請求項19所述的用於形成3D記憶體元件的方法，其中，將該第一基底和該第二基底以面對面的方式鍵合的步驟包括該第一鍵合層和該第二鍵合層的混合鍵合，使得該些第一鍵合觸點在鍵合介面處與該些第二鍵合觸點接觸。
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