CN115735423A - 三维存储器装置及其形成方法 - Google Patents

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CN115735423A CN202180002465.9A CN202180002465A CN115735423A CN 115735423 A CN115735423 A CN 115735423A CN 202180002465 A CN202180002465 A CN 202180002465A CN 115735423 A CN115735423 A CN 115735423A
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夏志良
周文犀
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Abstract

在某些方面，一种三维(3D)存储器装置包括第一半导体结构、第二半导体结构、第三半导体结构、第一半导体结构和第二半导体结构之间的第一键合界面、以及第二半导体结构和第三半导体结构之间的第二键合界面。第一半导体结构包括NAND存储器串阵列和与NAND存储器串阵列的源极接触的第一半导体层。第二半导体结构包括NAND存储器串阵列的包括第一晶体管的第一外围电路以及与第一晶体管接触的第二半导体层。第三半导体结构包括NAND存储器串阵列的包括第二晶体管的第二外围电路、以及与第二晶体管接触的第三半导体层。第一外围电路在第一键合界面与第二半导体层之间。第二外围电路在第二键合界面与第三半导体层之间。

Description

三维存储器装置及其形成方法
背景技术
本公开涉及存储器装置及其制造方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储器单元被缩放到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。结果，平面存储器单元的存储密度接近上限。
三维(3D)存储器架构可以解决平面存储器单元中的密度限制。3D存储器架构包括存储器阵列和用于促进存储器阵列的操作的外围电路。
发明内容
在一个方面，一种3D存储器装置包括第一半导体结构、第二半导体结构、第三半导体结构、第一半导体结构和第二半导体结构之间的第一键合界面、以及第二半导体结构和第三半导体结构之间的第二键合界面。第一半导体结构包括NAND存储器串阵列和与NAND存储器串阵列的源极接触的第一半导体层。第二半导体结构包括NAND存储器串阵列的包括第一晶体管的第一外围电路以及与第一晶体管接触的第二半导体层。第三半导体结构包括NAND存储器串阵列的包括第二晶体管的第二外围电路、以及与第二晶体管接触的第三半导体层。第一外围电路在第一键合界面与第二半导体层之间。第二外围电路在第二键合界面与第三半导体层之间。
在另一方面，一种系统包括被配置为存储数据的存储器装置。存储器装置包括第一半导体结构、第二半导体结构、第三半导体结构、第一半导体结构和第二半导体结构之间的第一键合界面、以及第二半导体结构和第三半导体结构之间的第二键合界面。第一半导体结构包括NAND存储器串阵列和与NAND存储器串阵列的源极接触的第一半导体层。第二半导体结构包括NAND存储器串阵列的包括第一晶体管的第一外围电路以及与第一晶体管接触的第二半导体层。第三半导体结构包括NAND存储器串阵列的包括第二晶体管的第二外围电路、以及与第二晶体管接触的第三半导体层。第一外围电路在第一键合界面与第二半导体层之间。第二外围电路在第二键合界面与第三半导体层之间。该系统还包括存储器控制器，该存储器控制器耦合到存储器装置并且被配置为通过第一外围电路和第二外围电路来控制存储器单元阵列。
在又一方面，公开了一种用于形成3D存储器装置的方法。在第一衬底上形成NAND存储器串阵列。在第二衬底上形成第一晶体管。在第三衬底上形成第二晶体管。以面对面方式键合第一衬底和第二衬底。以面对背方式键合第三衬底和第二衬底。
在又一方面，公开了一种用于形成3D存储器装置的方法。在第一衬底上形成NAND存储器串阵列。在第二衬底上形成第一晶体管。在第一晶体管上方形成半导体层。半导体层包括单晶硅。在半导体层上形成第二晶体管。以面对面方式键合第一衬底和第二衬底。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的各方面，并且与文字描述一起进一步用于解释本公开的原理并使相关领域的技术人员能够制作和使用本公开。
图1A示出根据本公开的一些方面的3D存储器装置的截面的示意图。
图1B示出根据本公开的一些方面的另一3D存储器装置的截面的示意图。
图1C示出根据本公开的一些方面的又一3D存储器装置的截面的示意图。
图1D示出根据本公开的一些方面的再又一3D存储器装置的截面的示意图。
图2示出根据本公开的一些方面的包括外围电路的存储器装置的示意性电路图。
图3示出根据本公开的一些方面的包括存储器单元阵列和外围电路的存储器装置的框图。
图4A示出根据本公开的一些方面的被提供有各种电压的外围电路的框图。
图4B示出根据本公开的一些方面的布置在分离的半导体结构中的被提供有各种电压的外围电路的示意图。
图5A和图5B分别示出根据本公开的一些方面的平面晶体管的透视图和侧视图。
图6A和图6B分别示出根据本公开的一些方面的3D晶体管的透视图和侧视图。
图7示出根据本公开的一些方面的字线驱动器和页缓冲器的电路图。
图8A-8C示出根据本公开的各个方面的3D存储器装置中的各种NAND存储器串的侧视图。
图9A和图9B示出根据本公开的各个方面的具有三个堆叠半导体结构的3D存储器装置的截面的示意图。
图10A和图10B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。
图11A-11C示出根据本公开的各个方面的图10A和图10B中的3D存储器装置的各种示例的侧视图。
图12A-12H示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的制造工艺。
图13A-13H示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的另一制造工艺。
图14示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的方法的流程图。
图15示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的方法的流程图。
图16A和图16B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。
图17A-17C示出根据本公开的各个方面的图16A和图16B中的3D存储器装置的各种示例的侧视图。
图18A-18F示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的制造工艺。
图19A-19F示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的另一制造工艺。
图20示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的方法的流程图。
图21示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的方法的流程图。
图22A和图22B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。
图23A-23C示出根据本公开的各个方面的图16A和图16B中的3D存储器装置的各种示例的侧视图。
图24A-24F示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的制造工艺。
图25A-25F示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的另一制造工艺。
图26示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的方法的流程图。
图27示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的方法的流程图。
图28A和图28B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。
图29A和图29B示出根据本公开的各个方面的图28A和图28B中的3D存储器装置的各种示例的侧视图。
图30A-30F示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的制造工艺。
图31A-31F示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的另一制造工艺。
图32示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的方法的流程图。
图33示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的方法的流程图。
图34A和图34B示出根据本公开的各个方面的具有三个堆叠半导体结构的3D存储器装置的截面的示意图。
图35A和图35B示出根据本公开的一些方面的图34A和图34B中的3D存储器装置的截面的示意图。
图36A和图36B示出根据本公开的各个方面的图35A和图35B中的3D存储器装置的各种示例的侧视图。
图37A-37G示出根据本公开的一些方面的用于形成图35A和图35B中的3D存储器装置的制造工艺。
图38示出根据本公开的一些方面的用于形成图35A和图35B中的3D存储器装置的方法的流程图。
图39A和图39B示出根据本公开的各个方面的具有两个堆叠半导体结构的3D存储器装置的截面的示意图。
图40A和图40B示出根据本公开的各个方面的图39A和图39B中的3D存储器装置的各种示例的侧视图。
图41A-41E示出根据本公开的一些方面的用于形成图39A和图39B中的3D存储器装置的制造工艺。
图42A-42I示出根据本公开的一些方面的用于形成图39A和图39B中的3D存储器装置的另一制造工艺。
图43示出根据本公开的一些方面的用于形成图39A和图39B中的3D存储器装置的方法的流程图。
图44A和图44B示出根据本公开的一些方面的具有两个堆叠半导体结构的3D存储器装置的截面的示意图。
图45A和图45B示出根据本公开的一些方面的图44A和图44B中的3D存储器装置的截面的示意图。
图46A-46G示出根据本公开的一些方面的用于形成图44A和图44B中的3D存储器装置的制造工艺。
图47示出根据本公开的一些方面的用于形成图44A和图44B中的3D存储器装置的方法的流程图。
图48A-48D示出根据本公开的一些方面的转移键合的制造工艺。
图49A-49D示出根据本公开的一些方面的转移键合的另一制造工艺。
图50示出根据本公开的一些方面的具有存储器装置的示例性系统的框图。
图51A示出根据本公开的一些方面的具有存储器装置的示例性存储卡的图。
图51B示出根据本公开的一些方面的具有存储器装置的示例性固态驱动器(SSD)的图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和接触层(在其中形成互连线和/或垂直互连访问(过孔)触点)和一个或多个电介质层。
随着诸如3D NAND闪存装置之类的3D存储器装置的发展，更多的堆叠层(例如，更多的字线和由此产生的更多的存储器单元)需要更多的用于操作3D存储器装置的外围电路(以及形成外围电路的部件，例如晶体管)。例如，页缓冲器的数量和/或尺寸需要增加以匹配增加的存储器单元数量。在另一示例中，字线驱动器中的串驱动器的数量与3D NAND闪存中的字线的数量成比例。因此，字线的不断增加也增加了字线驱动器占用的面积、以及金属布线的复杂度，有时甚至会增加金属层的数量。此外，在一些3D存储器装置中，存储器单元阵列和外围电路制作在不同的衬底上并键合在一起，由于通过增加层级数量而不是增加平面尺寸可以垂直放大存储器单元阵列，所以外围电路面积的不断增加成为减小总芯片尺寸的瓶颈。
因此，期望在外围电路及其晶体管的数量增加的情况下减少3D存储器装置的外围电路所占用的平面面积。然而，跟随着逻辑装置的先进互补金属氧化物半导体(CMOS)技术节点趋势缩放外围电路的晶体管尺寸将导致显著的成本增加和更高的泄漏电流，这对于存储器装置而言是不期望的。此外，由于3D NAND闪存装置在某些存储器操作(例如编程和擦除)中需要相对高的电压(例如，高于5V)，不像逻辑装置那样可以随着CMOS技术节点进步而降低其工作电压，因此不能降低提供给存储器外围电路的电压。结果，像普通逻辑装置那样跟随着先进CMOS技术节点的趋势来缩放存储器外围电路尺寸变得不可行。
为了解决上述问题中的一个或多个，本公开提出了各种解决方案，其中存储器装置的外围电路在垂直方向上设置在不同面(层级、台阶)中，即堆叠在彼此之上，以减小外围电路的平面芯片尺寸、以及存储器装置的总芯片尺寸。在一些实施方式中，存储器单元阵列(例如，NAND存储器串)、被提供相对高的电压(例如，高于5V)的存储器外围电路、以及被提供相对低的电压(例如，低于1.3V)的存储器外围电路在垂直方向上设置在不同面中，即堆叠在彼此之上，以进一步减小芯片尺寸。本公开中所公开的3D存储器装置架构和制造工艺可以容易地垂直放大，以在不同面中堆叠更多外围电路，从而进一步减小芯片尺寸。
基于不同的性能要求，例如，施加到外围电路的晶体管的电压(影响晶体管的尺寸(例如，栅极电介质厚度))、形成晶体管的衬底的尺寸(例如，衬底厚度)、和热预算(例如，互连材料)，可以将外围电路在垂直方向上分离到不同的面中。因此，可以在不同工艺中制造具有不同尺寸要求(例如，栅极电介质厚度和衬底厚度)和热预算的外围电路，以减少彼此的设计和工艺约束，由此改进装置性能和制造复杂度。
根据本公开的一些方面，具有不同性能和尺寸要求的存储器单元阵列和各种外围电路可以被并行制造在不同衬底上，然后使用诸如混合键合、转移键合等各种接合技术堆叠在彼此之上。结果，可以进一步减小存储器装置的制造周期。此外，由于不同装置的热预算变得相互独立，可以使用具有期望的电性能但热预算低的互连材料，例如铜，以用于互连外围电路的存储器单元和晶体管，由此进一步改进装置性能。键合技术也可以带来额外的好处。在一些实施方式中，以面对面的方式进行混合键合在键合的半导体结构之间实现了数百万个平行的短互连，以增加存储器装置的吞吐量和输入/输出(I/O)速度。在一些实施方式中，转移键合再利用单一晶片，以将其薄半导体层转移到不同的存储器装置上，以用于在其上形成晶体管，这可以减小存储器装置的成本。
本公开中公开的3D存储器装置架构和制造工艺具有允许适用于不同存储器单元阵列设计的各种衬底材料的灵活性，所述设计例如适用于栅极感应漏极泄漏(GIDL)擦除操作或P型批量擦除操作的NAND存储器串。在一些实施方式中，具有优异载流子电子特性的单晶硅(又名单晶体硅或单晶质硅)——缺乏晶界允许更好的电荷载流子流动并防止电子复合——被用作NAND存储器串阵列的衬底材料以实现更快的存储器操作。在一些实施方式中，多晶硅(又名多晶体硅)用作用于GIDL擦除操作的NAND存储器串阵列的衬底材料。
本公开中公开的3D存储器装置架构和制造工艺还具有允许各种装置焊盘引出方案以满足存储器单元阵列的不同需求和不同设计的灵活性。在一些实施方式中，焊盘引出互连层从具有外围电路的半导体结构的侧面形成，以缩短焊盘引出互连层与外围电路的晶体管之间的互连距离，以减少来自互连的寄生电容并改进电气性能。在一些实施方式中，焊盘引出互连层形成在其中形成存储器单元阵列的减薄衬底上以启用具有高I/O吞吐量和低制造复杂度的用于焊盘引出互连的层间过孔(LLV，例如亚微米级)。
图1A示出根据本公开的一些方面的3D存储器装置100的截面的示意图。3D存储器装置100表示键合芯片的示例。在一些实施方式中，3D存储器装置100的至少一些部件(例如，存储器单元阵列和外围电路)单独地并行形成在不同的衬底上，然后被接合以形成键合芯片(在本文中被称为“并行工艺”的工艺)。在一些实施方式中，使用转移键合将至少一个半导体层附接到另一半导体结构上，然后在附接的半导体层上形成3D存储器装置100的一些部件(例如，存储器单元阵列和外围电路)(在本文中被称为“串行工艺”的工艺)。要理解，在一些示例中，可以通过结合了并行工艺和串行工艺的混合工艺来形成3D存储器装置100的部件(例如，存储器单元阵列和外围电路)。
注意，在图1A中添加了x轴和y轴以进一步示出半导体装置的部件的空间关系。半导体装置(例如3D存储器装置100)的衬底包括在x方向(横向方向或宽度方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所用，当衬底在y方向(垂直方向或厚度方向)上位于半导体装置的最低面中时，半导体装置的一个部件(例如，层或装置)位于另一部件(例如，层或装置)“上”、“上方”还是“下方”是在y方向上相对于半导体装置的衬底确定的。用于描述空间关系的相同概念适用于整个本公开。
3D存储器装置100可以包括第一半导体结构102，该第一半导体结构102包括存储器单元阵列(本文也称为“存储器单元阵列”)。在一些实施方式中，存储器单元阵列包括NAND闪存单元阵列。为便于描述，在本公开中可以使用NAND闪存单元阵列作为示例来描述存储器单元阵列。但应理解，存储器单元阵列不限于NAND闪存单元阵列，并且可以包括任何其他合适类型的存储器单元阵列，例如NOR闪存单元阵列、相变存储器(PCM)单元阵列、电阻式存储器单元阵列、磁性存储器单元阵列、自旋转移矩(STT)存储器单元阵列，仅举几例。
第一半导体结构102可以是NAND闪存装置，其中以3D NAND存储器串阵列和/或二维(2D)NAND存储器单元阵列的形式提供存储器单元。NAND存储器单元可以组织成页或指，然后将所述页或指组织成块，其中每个NAND存储器单元耦合到被称为位线(BL)的单独的线。NAND存储器单元中具有相同垂直位置的所有单元可以由字线(WL)通过控制栅极而耦合。在一些实施方式中，存储器面包含通过相同位线耦合的一定数量的块。第一半导体结构102可以包括一个或多个存储器面，并且执行所有读取/编程(写入)/擦除操作所需的外围电路可以包括在第二半导体结构104和第三半导体结构106中。
在一些实施方式中，NAND存储器单元阵列是2D NAND存储器单元阵列，每个2DNAND存储器单元包括浮栅晶体管。根据一些实施方式，2DNAND存储器单元阵列包括多个2DNAND存储器串，每个2D NAND存储器串包括串联连接的多个存储器单元(类似于NAND门)和两个选择晶体管。根据一些实施方式，每个2D NAND存储器串被布置在衬底上的相同面(即，本文中指的是平坦的二维(2D)表面，不同于本公开中的术语“存储器面”)中。在一些实施方式中，NAND存储器单元阵列是3D NAND存储器串阵列，每个3D NAND存储器串垂直延伸穿过衬底上方(3D)的堆叠结构(例如，存储器堆叠体)。取决于3D NAND技术(例如，存储器堆叠体中的层/台阶的数量)，3D NAND存储器串通常包括一定数量的NAND存储器单元，每个NAND存储器单元包括浮栅晶体管或电荷捕获晶体管。
如图1A所示，3D存储器装置100还可以包括第二半导体结构104和第三半导体结构106，它们均包括第一半导体结构102中的存储器单元阵列的一些外围电路。即，存储器单元阵列的外围电路可以被分离到至少两个其他半导体结构(例如，图1A中的104和106)中。外围电路(也称为控制和感测电路)可以包括用于促进存储器单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或发生器、电流或电压基准、上述功能电路的任何部分(例如，子电路)、或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。第二和第三半导体结构104和106中的外围电路可以使用CMOS技术，例如，可以在任何合适的技术节点中用逻辑工艺来实施。
如图1A所示，根据一些实施方式，第一、第二和第三半导体结构102、104和106在不同面中堆叠在彼此之上。结果，与所有外围电路设置在同一面中的存储器装置相比，第一半导体结构102中的存储器单元阵列、第二半导体结构104中的外围电路以及第三半导体结构106中的外围电路可以在不同面中堆叠在彼此之上以减小3D存储器装置100的平面尺寸。
如图1A所示，3D存储器装置100还包括垂直位于第一半导体结构102和第二半导体结构104之间的第一键合界面103、以及垂直位于第二半导体结构104和第三半导体结构106之间的第二键合界面105。第一和第二键合界面103或105可以是通过如下文详细描述的任何合适的键合技术形成的两个半导体结构之间的界面，所述键合技术例如混合键合、阳极键合、熔合键合、转移键合、粘合键合、共晶键合面，仅举几例。在如图1A所示的一些实施方式中，第二半导体结构104在其相对侧上键合到其他两个半导体结构102和106。也就是说，第二半导体结构104可以垂直位于第一和第三半导体结构102和106之间。
在一些实施方式中，第二和第三半导体结构104和106中的每个不包括任何存储器单元。换言之，根据一些实施方式，第二和第三半导体结构104和106中的每个仅包括外围电路，而不包括存储器单元阵列。结果，存储器单元阵列可以仅包括在第一半导体结构102中，而不包括在第二或第三半导体结构104或106中。此外，包括外围电路的半导体结构的数量可以不同于包括存储器单元阵列的半导体结构的数量。在一些实施方式中，包括外围电路的半导体结构的数量大于包括存储器单元阵列的半导体结构的数量。例如，如图1A所示，包括外围电路的半导体结构的数量为2(即104和106)，而包括存储器单元阵列的半导体结构的数量为1(即102)。
应理解，堆叠的第一、第二和第三半导体结构102、104和106的相对位置不受限制并且可以在不同示例中变化。图1B示出根据一些实施方式的另一示例性3D存储器装置101的截面的示意图。在图1A中的3D存储器装置100中，包括一些外围电路的第二半导体结构104垂直位于包括存储器单元阵列的第一半导体结构102和包括一些外围电路的第三半导体结构106之间，与此不同，在图1B中的3D存储器装置101中，包括存储器单元阵列的第一半导体结构102在均包括一些外围电路的第二和第三半导体结构104和106之间。然而，在3D存储器装置101中第一键合界面103仍然可以垂直形成在第一和第二半导体结构102和104之间。代替具有垂直位于第二和第三半导体结构104和106之间的第二键合界面105，3D存储器装置101可以包括垂直位于第一和第三半导体结构102和106之间的第三键合界面107。类似于第一和第二键合界面103和105，第三键合界面107可以是通过如上详细描述的任何合适的键合技术形成的两个半导体结构之间的界面，所述键合技术例如混合键合、阳极键合、熔合键合、转移键合、粘合键合、共晶键合，仅举几例。在如图1B所示的一些实施方式中，第一半导体结构102在其相对侧上键合到其他两个半导体结构104和106。
如下文详细描述的，第一、第二和第三半导体结构102、104和106中的一些或全部可以通过并行工艺单独地(并且在一些实施方式中并行地)制造，使得制造第一、第二和第三半导体结构102、104和106中的一个的热预算不限制制造第一、第二和第三半导体结构102、104和106中的另一个的工艺。此外，可以跨键合界面103、105和107形成大量互连(例如，键合触点和/或层间过孔(ILV)/穿衬底过孔(TSV))，以在相邻半导体结构102、104和106之间形成直接、短距离(例如，微米级或亚微米级)的电连接，这与诸如印刷电路板(PCB)的电路板上的长距离(例如，毫米或厘米级)芯片到芯片数据总线相反，从而消除芯片接口延迟并以降低的功耗实现高速I/O吞吐量。不同半导体结构102、104和106中的存储器单元阵列和不同外围电路之间的数据传输可以通过跨键合界面103、105和107的互连(例如，键合触点和/或ILV/TSV)来执行。通过垂直集成第一、第二和第三半导体结构102、104和106，可以减小芯片尺寸，并且可以增加存储器单元密度。
还应理解，3D存储器装置中的键合界面的数量不受限制并且可以在不同示例中变化。图1C示出根据一些实施方式的又一示例性3D存储器装置120的截面的示意图。类似于3D存储器装置100和101，存储器单元阵列和外围电路的至少两个部分可以在3D存储器装置120中的不同面中堆叠在彼此之上。然而，不同于包括两个键合界面103和105或103和107的3D存储器装置100和101，根据一些实施方式方式，3D存储器装置120包括垂直位于其中设置存储器阵列的第一半导体结构102和其中设置外围电路的两个分离的部分的第四半导体结构108之间的单个键合界面109。即，外围电路的两个垂直分离的部分并未由于键合工艺而被键合界面分离，而是设置在第四半导体结构108中的同一半导体层112(例如，减薄的硅衬底)的相对侧上。取决于半导体层112的厚度，可以形成穿过半导体层112的互连(例如，亚微米级的ILV或微米级或几十微米级的TSV)以在第四半导体结构108中的半导体层112的相对侧上的外围电路的不同部分之间形成直接、短距离(例如，亚微米到几十微米级)电连接。
还应理解，设置在半导体层112的相对侧上的装置的类型不受限制并且可以在不同示例中变化。图1D示出根据一些实施方式的又一示例性3D存储器装置121的截面的示意图。类似于3D存储器装置100、101和120，存储器单元阵列和外围电路的至少两个部分可以在3D存储器装置121中的不同面中堆叠在彼此之上。不同于图1C中的其中两个外围电路形成在半导体层112的相对侧上的3D存储器装置120，在3D存储器装置121中，存储器单元阵列和一些外围电路形成在第五半导体结构110中的半导体层112的相对侧上。即，根据一些实施方式，3D存储器装置121可以包括垂直位于具有一些外围电路的第二半导体结构104(或第三半导体结构106)和其中设置存储器单元阵列和一些外围电路的第五半导体结构110之间的单个键合界面111。类似于3D存储器装置120，取决于半导体层112的厚度，可以形成穿过半导体层112的互连(例如，亚微米级的ILV或微米或数十微米级的TSV)以在第五半导体结构110中的半导体层112的相对侧上的一些外围电路和存储器单元阵列之间形成直接、短距离(例如，亚微米到几十微米级)电连接。应理解，3D存储器装置100、101、120和121中的堆叠半导体结构的数量不限于图1A-1D中所示的示例，并且附加的半导体结构可以进一步在垂直方向上堆叠在图1A-1D所示的半导体结构上方、下方或之间。
图2示出根据本公开的一些方面的包括外围电路的存储器装置200的示意性电路图。存储器装置200可以包括存储器单元阵列201和耦合到存储器单元阵列201的外围电路202。3D存储器装置100、101、120和121可以是存储器装置200的示例，其中存储器单元阵列201和外围电路202的至少两个部分可以包括在各种堆叠半导体结构102、104、106、108和110中。存储器单元阵列201可以是NAND闪存单元阵列，其中以NAND存储器串208的阵列的形式提供存储器单元206，每个NAND存储器串208在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储器串208包括串联耦合且垂直堆叠的多个存储器单元206。每个存储器单元206可以保持连续的模拟值，例如电压或电荷，其取决于在存储器单元206的区域内捕获的电子的数量。每个存储器单元206可以是包括浮栅晶体管的浮栅类型的存储器单元或包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元206是具有两种可能的存储器状态的单级单元(SLC)并且因此可以存储一位数据。例如，第一存储器状态“0”可以对应于第一电压范围，而第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元206是能够在多于四种存储器状态中存储多于一位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三级单元(TLC))或每单元存储四位(也称为四级单元(QLC))。每个MLC可以被编程为呈现一定范围的可能的标称存储值。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值之一写入单元来将MLC从擦除状态编程为呈现三个可能的编程级之一。第四标称存储值可以用于擦除状态。
如图2所示，每个NAND存储器串208可以包括在其源极端的源极选择栅极(SSG)晶体管210和在其漏极端的漏极选择栅极(DSG)晶体管212。SSG晶体管210和DSG晶体管212可以被配置为在读取和编程操作期间激活选择的NAND存储器串208(阵列的列)。在一些实施方式中，同一块204中的NAND存储器串208的SSG晶体管210通过同一源极线(SL)214(例如，公共SL)例如耦合到地。根据一些实施方式，每个NAND存储器串208的DSG晶体管212耦合到相应的位线216，可以经由输出总线(未示出)来读取或编程来自该位线216的数据。在一些实施方式中，每个NAND存储器串208被配置为通过经由一个或多个DSG线213将选择电压(例如，高于DSG晶体管212的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG晶体管212和/或通过经由一个或多个SSG线215将选择电压(例如，高于SSG晶体管210的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG晶体管210而被选择或取消选择。
如图2所示，NAND存储器串208可以被组织成多个块204，每个块可以具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单元，即，同一块204上的所有存储器单元206被同时擦除。相邻NAND存储器串208的存储器单元206可以通过字线218而耦合，字线218选择存储器单元206的哪一行受到读取和编程操作影响。在一些实施方式中，每个字线218耦合到存储器单元206的页220，页220是用于编程和读取操作的基本数据单元。以位为单位的一页220的尺寸可以对应于在一个块204中由字线218耦合的NAND存储器串208的数量。每个字线218可以包括在相应的页220中的每个存储器单元206处的多个控制栅极(栅电极)和耦合控制栅极的栅极线。
图8A-8C示出根据本公开的各个方面的3D存储器装置中的各种NAND存储器串208的侧视图。如图8A所示，NAND存储器串208可以垂直延伸穿过衬底802上方的存储器堆叠体804。衬底802可以为包括硅(例如，单晶硅、c-硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或任何其他合适的半导体材料的半导体层。在一些实施方式中，衬底802包括单晶硅。
存储器堆叠体804可以包括交错的栅极导电层806和电介质层808。存储器堆叠体804中的栅极导电层806和电介质层808对的数量可以确定存储器单元阵列201中的存储器单元206的数量。栅极导电层806可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层806包括金属层，例如钨层。在一些实施方式中，每个栅极导电层806包括掺杂多晶硅层。每个栅极导电层806可以包括围绕存储器单元的控制栅极、DSG晶体管212的栅极或SSG晶体管210的栅极，并且可以横向延伸以作为存储器堆叠体804顶部的DSG线213、存储器堆叠体804的底部的SSG线215、或DSG线213和SSG线215之间的字线218。
如图8A所示，NAND存储器串208包括垂直延伸穿过存储器堆叠体804的沟道结构812A。在一些实施方式中，沟道结构812A包括填充有半导体材料(例如，作为半导体沟道820)和电介质材料(例如，作为存储器膜818)的沟道孔。在一些实施方式中，半导体沟道820包括硅，例如多晶硅。在一些实施方式中，存储器膜818是复合电介质层，包括隧穿层826、存储层824(也称为“电荷捕获/存储层”)和阻挡层822。沟道结构812A可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道820、隧穿层826、存储层824、阻挡层822以该顺序从柱的中心朝向外表面径向布置。隧穿层826可以包括氧化硅、氮氧化硅或其任何组合。存储层824可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层822可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜818可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。沟道结构812A可以还包括在NAND存储器串208的漏极端上的沟道插塞816。沟道插塞816可以包括多晶硅并且与半导体沟道820接触。
如图8A所示，NAND存储器串208还可以包括在其源极端上的半导体插塞814，其与沟道结构812A的半导体沟道820接触。半导体插塞814(也称为选择性外延生长(SEG))可以从衬底802选择性地生长，因此具有与衬底802相同的材料，例如单晶硅。与NAND存储器串208的源极端上的半导体插塞814(例如，在图8A中所示的NAND存储器串208的底部，也称为底部插塞)接触的沟道结构812A在本文中被称为“底部插塞沟道结构”812A。
如图8A所示，缝隙结构828A可以垂直延伸穿过存储器堆叠体804并且与衬底802接触。缝隙结构828A可以包括具有诸如多晶硅、金属、金属化合物(例如氮化钛(TiN)、氮化钽(TaN)等)或硅化物的导电材料的源极触点830、以及衬底802中的阱832(例如，P阱和/或N阱)。在一些实施方式中，缝隙结构828A的源极触点830和阱832、衬底802在缝隙结构828A和沟道结构812A之间的部分、以及半导体插塞814用作耦合到NAND存储器串208的源极的源极线214的部分，例如以用于在擦除操作期间将擦除电压施加到NAND存储器串208的源极。
不同于图8A中的底部插塞沟道结构812A，如图8B所示，根据一些实施方式，NAND存储器串208包括侧壁插塞沟道结构812B并且在其源极端上没有半导体插塞814。相反，垂直位于衬底802和存储器堆叠体804之间的侧壁半导体层803可以与沟道结构812B的半导体沟道820的侧壁接触。侧壁半导体层803可以包括半导体材料，例如多晶硅。同样不同于图8A中的缝隙结构828A，如图8B所示，根据一些实施方式，缝隙结构828B不包括阱832，并且缝隙结构828B的源极触点830与侧壁半导体层803接触。在一些实施方式中，缝隙结构828B的源极触点830和侧壁半导体层803共同用作耦合到NAND存储器串208的源极的源极线214的部分，例如以用于在擦除操作期间向NAND存储器串208的源极施加擦除电压。
如图8C所示，在一些实施方式中，衬底802(例如，具有单晶硅)被半导体层805替换，半导体层805与NAND存储器串208的源极端上的底部开口沟道结构812C的半导体沟道820接触。可以去除源极端上的沟道结构812C的存储器膜818的部分以暴露半导体沟道820以接触半导体层805。在一些实施方式中，NAND存储器串208的源极端上的半导体沟道820的部分被掺杂以形成与半导体层805接触的掺杂区834。半导体层805可以包括半导体材料，例如多晶硅。在一些实施方式中，半导体层805包括N型掺杂多晶硅以启用GILD擦除操作。同样不同于图8A和图8B中的缝隙结构828A和828B，如图8C所示，根据一些实施方式，缝隙结构828C不包括源极触点830，因此不用作源极线214的一部分。相反，源极触点(未示出)可以形成在半导体层805的相对于沟道结构812C的相对侧上，使得源极触点和半导体层805的部分可以用作耦合到NAND存储器串208的源极的源极线214的部分，例如以用于在擦除操作期间向NAND存储器串208的源极施加擦除电压。
参考图2，外围电路202可以通过位线216、字线218、源极线214、SSG线215和DSG线213耦合到存储器单元阵列201。如上所述，外围电路202可以包括任何合适的电路，以通过经由字线218、源极线214、SSG线215和DSG线213施加和感测经由位线216往来于每个目标存储器单元206的电压信号和/或电流信号来促进对存储器单元阵列201的操作。外围电路202可以包括使用CMOS技术形成的各种类型的外围电路。例如，图3示出一些示例性外围电路202，包括页缓冲器304、列解码器/位线驱动器306、行解码器/字线驱动器308、电压发生器310、控制逻辑单元312、寄存器314、接口(I/F)316和数据总线318。应理解，在一些示例中，也可以包括附加的外围电路202。
页缓冲器304可以被配置为根据控制逻辑单元312的控制信号来缓冲从存储器单元阵列201读取或编程到存储器单元阵列201的数据。在一个示例中，页缓冲器304可以存储要被编程到存储器单元阵列201的一页220中的一页编程数据(写入数据)。在另一示例中，页缓冲器304还执行编程验证操作以确保数据已经被正确编程到耦合到选择的字线218的存储器单元206中。
行解码器/字线驱动器308可以被配置为由控制逻辑单元312和存储器单元阵列201的选择的块204以及选择的块204的字线218控制。行解码器/字线驱动器308可以被进一步配置为驱动存储器单元阵列201。例如，行解码器/字线驱动器308可以使用从电压发生器310生成的字线电压来驱动耦合到选择的字线218的存储器单元206。
列解码器/位线驱动器306可以被配置为由控制逻辑单元312控制并且通过施加从电压发生器310生成的位线电压来选择一个或多个3D NAND存储器串208。例如，列解码器/位线驱动器306可以施加列信号以用于从页缓冲器304选择要在读取操作中输出的一组N位数据。
控制逻辑单元312可以耦合到每个外围电路202并且被配置为控制外围电路202的操作。寄存器314可以耦合到控制逻辑单元312，并且包括用于存储用于控制每个外围电路202的操作的状态信息、命令操作码(OP码)和命令地址的状态寄存器、命令寄存器和地址寄存器。
接口316可以耦合到控制逻辑单元312并且被配置为将存储器单元阵列201与存储器控制器(未示出)接口连接。在一些实施方式中，接口316充当控制缓冲器以将从存储器控制器和/或主机(未示出)接收的控制命令缓冲和中继到控制逻辑单元312，并将从控制逻辑单元312接收的状态信息缓冲和中继到存储器控制器和/或主机。接口316还可以经由数据总线318耦合到页缓冲器304和列解码器/位线驱动器306，并充当I/O接口和数据缓冲器以将从存储器控制器和/或主机接收的编程数据缓冲和中继到页缓冲器304，并将从页缓冲器304接收的读取数据缓冲和中继到存储器控制器和/或主机。在一些实施方式中，接口316和数据总线318是外围电路202的I/O电路的部分。
电压发生器310可以被配置为由控制逻辑单元312控制并且生成要供应到存储器单元阵列201的字线电压(例如，读取电压、编程电压、通过电压、局部电压和验证电压)和位线电压。在一些实施方式中，电压发生器310是电压源的一部分，其在不同外围电路202的各个电平处提供电压，如下文详细描述的。与本公开的范围一致，在一些实施方式中，由电压发生器310提供给例如行解码器/字线驱动器308、列解码器/位线驱动器306和页缓冲器304的电压超过足以执行存储器操作的某些电平。例如，提供给页缓冲器304中的页缓冲器电路和/或控制逻辑单元312中的逻辑电路的电压可以在1.3V和5V之间，例如3.3V，并且提供给行解码器/字线驱动器308和/或列解码器/位线驱动器306中的驱动电路的电压可以在5V和30V之间。
与逻辑装置(例如，微处理器)不同，诸如3D NAND闪存的存储器装置需要供应给不同的存储器外围电路的宽范围的电压。例如，图4A示出根据本公开的一些方面的被提供有各种电压的外围电路的框图。在一些实施方式中，存储器装置(例如，存储器装置200)包括低低电压(LLV)源401、低电压(LV)源403和高电压(HV)源405，其中每个被配置为在相应电平(Vdd1、Vdd2或Vdd3)处提供电压。例如，Vdd3>Vdd2>Vdd1。每个电压源401、403或405可以从外部电源(例如，电池)接收合适电平的电压输入。每个电压源401、403或405还可以包括电压转换器和/或电压调节器以将外部电压输入转换为相应的电平(Vdd1、Vdd2或Vdd3)并通过对应的电源轨来维持和输出相应电平(Vdd1、Vdd2或Vdd3)的电压。在一些实施方式中，存储器装置200的电压发生器310是电压源401、403和405的部分。
在一些实施方式中，LLV源401被配置为提供低于1.3V的电压，例如在0.9V和1.2V之间(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V，下端由这些值中的任何值界定的任何范围，或在由这些值中的任何两个值定义的任何范围内)。在一个示例中，电压是1.2V。在一些实施方式中，LV源403被配置为提供在1.3V和3.3V之间的电压(例如，1.3V、1.4V、1.5V、1.6V、1.7V、1.8V、1.9V、2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V，下端由这些值中的任何值界定的任何范围，或在由这些值中的任何两个值定义的任何范围内)。在一个示例中，电压是3.3V。在一些实施方式中，HV源405被配置为提供大于3.3V的电压，例如在5V和30V之间(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V，下端由这些值中的任何值界定的任何范围，或在由这些值中的任何两个值定义的任何范围内)。应当理解，上文关于HV源405、LV源403和LLV源401描述的电压范围是用于说明性目的而非限制性的，并且HV源405、LV源403和LLV源401可以提供任何其他合适的电压范围。
基于其合适的电压电平(Vddl、Vdd2或Vdd3)，存储器外围电路(例如外围电路202)可以分类为LLV电路402、LV电路404和HV电路406，它们可以分别耦合到LLV源401、LV源403和HV源405。在一些实施方式中，HV电路406包括通过字线、位线、SSG线、DSG线、源极线等耦合到存储器单元阵列(例如，存储器单元阵列201)的一个或多个驱动电路，并且该驱动电路被配置为通过在执行存储器操作(例如，读取、编程或擦除)时向字线、位线、SSG线、DSG线、源极线等施加合适电平的电压来驱动存储器单元阵列。在一个示例中，HV电路406可以包括字线驱动电路(例如，在行解码器/字线驱动器308中)，其耦合到字线并且在编程操作期间向字线施加在例如5V和30V之间的范围内的编程电压(Vprog)或通过电压(Vpass)。在另一示例中，HV电路406可以包括位线驱动电路(例如，在列解码器/位线驱动器306中)，其耦合到位线并且在擦除操作期间向位线施加在例如5V和30V之间的范围内的擦除电压(Veras)。在一些实施方式中，LV电路404包括页缓冲器电路(例如，在页缓冲器304的锁存器中)并且被配置为缓冲从存储器单元阵列读取或编程到存储器单元阵列的数据。例如，可以通过LV源403为页缓冲器提供例如3.3V的电压。LV电路404还可以包括逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，LLV电路402包括I/O电路(例如，在接口316和/或数据总线318中)，其被配置为将存储器单元阵列与存储器控制器接口连接。例如，可以由LLV源401为I/O电路提供例如1.2V的电压。
如上所述，为了减少存储器外围电路占用的总面积，可以基于诸如所施加的电压之类的不同的性能要求将外围电路202单独形成在不同的面中。例如，图4B示出根据本公开的一些方面的布置在分离的半导体结构中的被提供有各种电压的外围电路的示意图。在一些实施方式中，LLV电路402和HV电路406是分离的，例如分别在半导体结构408和410中，因为它们有显著的电压差异和由此产生的装置尺寸差异，例如不同的半导体层(例如，衬底或减薄衬底)厚度和不同的栅极电介质厚度。在一个示例中，其中在半导体结构410中形成HV电路406的半导体层(例如，衬底或减薄衬底)的厚度可以大于其中在半导体结构408中形成LLV电路402的半导体层(例如，衬底或减薄衬底)的厚度。在另一示例中，形成HV电路406的晶体管的栅极电介质的厚度可以大于形成LLV电路402的晶体管的栅极电介质的厚度。例如，厚度可能至少相差5倍。应理解，不同面中的堆叠的LLV电路402和HV电路406可以形成在被键合界面分离的两个半导体结构408或410中(例如，在图1A和图1B中)或形成在半导体层的相对侧上(例如，在图1C和图1D中)。
LV电路404可以形成在半导体结构408或410中，或者在另一半导体中，即在与LLV电路402或HV电路406相同的面中，或在与LLV电路402和HV电路406不同的面中。如图4B所示，在一些实施方式中，LV电路404中的一些形成在半导体结构408中，即与LLV电路402相同的面中，而LV电路404中的一些形成在半导体结构410中，即与HV电路406相同的面中。也就是说，LV电路404也可以分离到不同的面中。例如，当相同的电压施加到不同的半导体结构408和410中的LV电路404时，形成半导体结构408中的LV电路404的晶体管的栅极电介质的厚度可以与形成半导体结构410中的LV电路404的晶体管的栅极电介质的厚度相同。在一些实施方式中，将相同的电压施加到半导体结构408中的LV电路404和半导体结构410中的LV电路404，使得施加到半导体结构410中的HV电路406的电压高于施加到半导体结构408或410中的LV电路404的电压，该电压又高于施加到半导体结构408中的LLV电路402的电压。此外，根据一些实施方式，由于施加到LV电路404的电压介于施加到HV电路406和LLV电路402的电压之间，形成LV电路404的晶体管的栅极电介质的厚度介于形成HV电路406的晶体管的栅极电介质的厚度和形成LLV电路402的晶体管的栅极电介质的厚度之间。例如，形成LV电路404的晶体管的栅极电介质厚度可以大于形成LLV电路402的晶体管的栅极电介质厚度，但小于形成HV电路406的晶体管的栅极电介质厚度。
基于不同的性能要求(例如，与不同的施加电压相关联)，外围电路202可以被分离到不同的面中的至少两个堆叠半导体结构408和410中。在一些实施方式中，接口316和/或数据总线318中的I/O电路(作为LLV电路402)和控制逻辑单元312中的逻辑电路(作为LV电路的部分)设置在半导体结构408中，而页缓冲器304中的页缓冲器电路以及行解码器/字线驱动器308和列解码器/位线驱动器306中的驱动电路设置在半导体结构410中。例如，图7示出根据本公开的一些方面的字线驱动器308和页缓冲器304的电路图。
在一些实施方式中，页缓冲器304包括多个页缓冲器电路702，每个页缓冲器电路702经由相应的位线216耦合到一个NAND存储器串208。也就是说，存储器装置200可以包括分别耦合到NAND存储器串208的位线216，并且页缓冲器304可以包括分别耦合到位线216和NAND存储器串208的页缓冲器电路702。每个页缓冲器电路702可以包括一个或多个锁存器、开关、电源、节点(例如，数据节点和I/O节点)、电流镜、验证逻辑单元、感测电路等。在一些实施方式中，每个页缓冲器电路702被配置为存储与从相应位线216接收的读取数据相对应的感测数据，并且在读取操作时输出所存储的感测数据；每个页缓冲器电路702还被配置为存储编程数据并且在编程操作时将存储的编程数据输出到相应的位线216。
在一些实施方式中，字线驱动器308包括分别耦合到字线218的多个串驱动器704(又名驱动电路)。字线驱动器308还可以包括分别耦合到串驱动器704的多个局部字线706(LWL)。每个串驱动器704可以包括耦合到解码器(未示出)的栅极、耦合到相应的局部字线706的源极/漏极和耦合到相应字线218的另一源极/漏极。在一些存储器操作中，解码器可以例如通过将大于串驱动器704的阈值电压的电压信号和电压(例如，编程电压、通过电压或擦除电压)施加到每个局部字线706来选择某些串驱动器704，使得由每个选择的串驱动器704将所述电压施加到相应的字线218。相反，解码器也可以例如通过施加小于串驱动器704的阈值电压的电压信号来取消选择某些串驱动器704，使得每个取消选择的串驱动器704在存储器操作期间将相应的字线218浮置。
在一些实施方式中，页缓冲器电路702包括设置在半导体结构408和/或410中的LV电路404的部分。在一个示例中，由于页缓冲器电路702的数量随着位数的数量增加而增加，而位数的增加可能以大量的存储器单元占用存储器装置的大面积，因而可以将页缓冲器电路702划分成半导体结构408和410。在一些实施方式中，串驱动器704包括设置在半导体结构410中的HV电路406的部分。
与本公开的范围一致，每个外围电路202可以包括多个晶体管作为其基本构建单元。晶体管可以是2D(2D晶体管，又名平面晶体管)或3D(3D晶体管)中的金属氧化物半导体场效应晶体管(MOSFET)。例如，图5A和图5B分别示出根据本公开的一些方面的平面晶体管500的透视图和侧视图，并且图6A和图6B分别示出根据本公开的一些方面的3D晶体管600的透视图和侧视图。图5B示出图5A中的平面晶体管500在BB面中的截面的侧视图，并且图6B示出图6A中的3D晶体管600在BB面中的截面的侧视图。
如图5A和图5B所示，平面晶体管500可以是衬底502上的MOSFET，其可以包括硅(例如，单晶硅、c-Si)、SiGe、GaA、Ge、SOI或任何其他合适的材料。可以在衬底502中并且在相邻平面晶体管500之间形成沟槽隔离503，例如浅沟槽隔离(STI)，以减少电流泄漏。沟槽隔离503可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高介电常数(高k)电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括介电常数或k值高于氮化硅的介电常数或k值(k>7)的任何电介质。在一些实施方式中，沟槽隔离503包括氧化硅。
如图5A和图5B所示，平面晶体管500还可以包括衬底502上的栅极结构508。在一些实施方式中，栅极结构508在衬底502的顶表面上。如图5B所示，栅极结构508可以包括在衬底502上的栅极电介质507，即，在衬底502的顶表面上方并与之接触的栅极电介质507。栅极结构508还可以包括在栅极电介质507上的栅电极509，即，在栅极电介质507上方并与之接触的栅电极509。栅极电介质507可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质507包括氧化硅，即，栅极氧化物。栅电极509可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)或硅化物。在一些实施方式中，栅电极509包括掺杂的多晶硅，即，栅极多晶硅。
如图5A所示，平面晶体管500还可以包括衬底502中的一对源极和漏极506。源极和漏极506可以掺杂有任何合适的P型掺杂剂，例如硼(B)或镓(Ga)，或掺杂有任何合适的N型掺杂剂，例如磷(P)或砷(As)。在平面图中，源极和漏极506可以被栅极结构508分开。换言之，根据一些实施方式，在平面图中，栅极结构508形成在源极和漏极506之间。当施加到栅极结构508的栅电极509的栅极电压超过平面晶体管500的阈值电压时，可以在栅极结构508之下、在源极和漏极506之间的衬底502中横向地形成平面晶体管500的沟道。如图5A和图5B所示，栅极结构508可以在衬底502的可以形成沟道的部分(有源区)的顶表面上方并与其接触。也就是说，根据一些实施方式，栅极结构508仅与有源区的一侧接触，即，在衬底502的顶表面的平面中。要理解，虽然未在图5A和图5B中示出，但是平面晶体管500可以包括附加部件，例如阱和间隔体。
如图6A和图6B所示，3D晶体管600可以是衬底602上的MOSFET，其可以包括硅(例如，单晶硅，c-Si)、SiGe、GaAs、Ge、绝缘体上硅SOI或任何其他合适的材料。在一些实施方式中，衬底602包括单晶硅。诸如STI的沟槽隔离603可以形成在衬底602中并且在相邻的3D晶体管600之间以减少电流泄漏。沟槽隔离603可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，沟槽隔离603包括氧化硅。
如图6A和图6B所示，不同于平面晶体管500，3D晶体管600还可以包括衬底602上方的3D半导体主体604。也就是说，在一些实施方式中，3D半导体主体604至少部分地在衬底602的顶表面上方延伸，从而不仅暴露3D半导体主体604的顶表面，还暴露两个侧面。例如，如图6A和图6B所示，3D半导体主体604可以是3D结构，也称为“鳍”，以暴露其三个侧面。根据一些实施方式，3D半导体主体604由衬底602形成并且因此具有与衬底602相同的半导体材料。在一些实施方式中，3D半导体主体604包括单晶硅。由于沟道可以形成在3D半导体主体604中，而不是形成在衬底602中，因此3D半导体主体604可以被视为3D晶体管600的有源区。
如图6A和图6B所示，3D晶体管600还可以包括衬底602上的栅极结构608。不同于其中栅极结构508仅与有源区的一侧接触(即在衬底502的顶表面的平面中)的平面晶体管500，3D晶体管600的栅极结构608可以与有源区的多个侧面接触，即，在3D半导体主体604的顶表面和侧表面的多个平面中。换言之，3D晶体管600的有源区，即3D半导体主体604，可以至少部分地被栅极结构608围绕。
栅极结构608可以包括在3D半导体主体604之上的栅极电介质607，例如，与3D半导体主体604的顶表面和两个侧表面接触。栅极结构608还可以包括在栅极电介质607之上并与其接触的栅电极609。栅极电介质607可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质607包括氧化硅，即栅极氧化物。栅电极609可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)或硅化物。在一些实施方式中，栅电极609包括掺杂的多晶硅，即栅极多晶硅。
如图6A所示，3D晶体管600还可以包括在3D半导体主体604中的一对源极和漏极606。源极和漏极606可以掺杂有任何合适的P型掺杂剂，例如B或Ga，或掺杂有任何合适的N型掺杂剂，例如P或Ar。在平面图中，源极和漏极606可以被栅极结构608分开。换言之，根据一些实施方式，在平面图中，栅极结构608形成在源极和漏极606之间。结果，当施加到栅极结构608的栅电极609的栅极电压超过3D晶体管600的阈值电压时，可以在被栅极结构608围绕的源极和漏极606之间的3D半导体主体604中横向地形成3D晶体管600的多个沟道。与仅在衬底502的顶表面上形成单个沟道的平面晶体管500不同，在3D晶体管600中，可以在3D半导体主体604的顶表面和侧表面上形成多个沟道。在一些实施方式中，3D晶体管600包括多栅晶体管。可以理解，虽然未在图6A和图6B中示出，3D晶体管600可以包括附加的部件，例如在源极和漏极606处的阱、间隔体和应力源(也称为应变元件)。
进一步要理解，图6A和图6B示出了可以用于存储器外围电路中的3D晶体管的一个示例，并且也可以在存储器外围电路中使用任何其他合适的3D多栅晶体管，包括例如全环栅(GAA)无物上硅(silicon on nothing)(SON)晶体管、多独立栅极FET(MIGET)、三栅极FET、П栅极FET和Ω-FET、四重栅极FET、圆柱形FET、或多桥/堆叠纳米线FET。
不管平面晶体管500还是3D晶体管600，存储器外围电路的每个晶体管可以包括具有厚度T(栅极电介质厚度，例如图5B和图6B中所示)的栅极电介质(例如，栅极电介质507和607)。可以设计晶体管的栅极电介质厚度T以适应施加到晶体管的电压。例如，参考图4A和图4B，HV电路406(例如，驱动电路，例如串驱动器704)中的晶体管的栅极电介质厚度可以大于LV电路404(例如，页缓冲器电路702或控制逻辑单元312中的逻辑电路)中的晶体管的栅极电介质厚度，其又可以大于LLV电路402(例如，接口316和数据总线318中的I/O电路)中的晶体管的栅极电介质厚度。在一些实施方式中，HV电路406中的晶体管的栅极电介质厚度与LLV电路402中的晶体管的电介质厚度之间至少相差5倍，例如介于5倍与50倍之间。例如，HV电路406中的晶体管的栅极电介质厚度可以比LLV电路402中的晶体管的栅极电介质厚度大至少5倍。
在一些实施方式中，LLV电路402中的晶体管的电介质厚度在2nm和4nm之间(例如，2nm、2.1nm、2.2nm、2.3nm、2.4nm、2.5nm、2.6nm、2.7nm、2.8nm、2.9nm、3nm、3.1nm、3.2nm、3.3nm、3.4nm、3.5nm、3.6nm、3.7nm、3.8nm、3.9nm、4nm，下端由这些值中的任何值界定的任何范围，或在由这些值中的任何两个值定义的任何范围内)。应理解，如上文详细描述的，厚度可以与施加到LLV电路402的LLV电压范围相称，例如低于1.3V(例如，1.2V)。在一些实施方式中，LV电路404中的晶体管的电介质厚度在4nm和10nm之间(例如，4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、8.5nm、9nm、9.5nm、10nm，下端由这些值中的任何值界定的任何范围，或在由这些值中的任何两个值定义的任何范围内)。应理解，如上面详细描述的，厚度可以与施加到LV电路404的LV电压范围相称，例如在1.3V和3.3V之间(例如，3.3V)。在一些实施方式中，HV电路406中的晶体管的电介质厚度在20nm和100nm之间(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm，下端由这些值中的任何值界定的任何范围，或在由这些值中的任何两个值定义的任何范围内)。应当理解，如上面详细描述的，厚度可以与施加到HV电路406的HV电压范围相称，例如大于3.3V(例如，在5V和30V之间)。
图9A和图9B示出根据本公开的各个方面的具有三个堆叠半导体结构的3D存储器装置900和901的截面的示意图。3D存储器装置900和901可以是图1A中的3D存储器装置100的示例，其中包括一些外围电路的第二半导体结构104垂直地设置在包括存储器单元阵列的第一半导体结构102和包括一些外围电路的第三半导体结构106之间。换句话说，如图9A和图9B所示，根据一些实施方式，包括3D存储器装置900和901的存储器单元阵列的第一半导体结构102设置在3D存储器装置900和901的一侧上，包括一些外围电路的第三半导体结构106设置在3D存储器装置900和901的另一侧上，并且包括一些外围电路的第二半导体结构104在垂直方向上设置在3D存储器装置900和901的中间(即，在3D存储器装置900和901之间)。均包括外围电路的第二和第三半导体结构104和106可以在三个堆叠的半导体结构102、104和106中彼此直接相邻。
下面关于诸如图10A、图10B、图16A、图16B、图22A、图22B、图28A和图28B的各种示例详细描述第一、第二和第三半导体结构102、104和106的上述布置，其中第一半导体结构102在3D存储器装置900和901的一侧上。第一半导体结构102、第二半导体结构104和第三半导体结构106的上述布置可以通过使用在其上形成存储器单元阵列的第一半导体结构102的衬底作为基底衬底来为施加于第二半导体结构104和/或第三半导体结构106的诸如减薄、键合、接触形成等工艺提供支撑，而无需引入另一处理衬底(载体晶片)，从而简化制作工艺。此外，第二和第三半导体结构104和106中的每个中的存储器单元阵列与外围电路之间的电连接可以在不穿透第一半导体结构102的其上形成存储器单元阵列的衬底的情况下形成，从而减少布线长度和复杂度。此外，在一些实施方式中，通过将具有存储器单元阵列的第一半导体结构102布置在3D存储器装置900和901的一侧，第一半导体结构102的其上形成存储器单元阵列的衬底(例如，具有单晶硅的硅衬底)能够相对容易地被具有不同材料的半导体层(例如，多晶硅层)替换，这适合于“电荷捕获”类型的NAND存储器串或“浮栅”类型的NAND存储器串的某些沟道结构(例如，底部开口沟道结构812C)。
此外，如图9A和图9B所示，3D存储器装置900或901可以还包括用于焊盘引出目的的焊盘引出互连层902，即，使用其上可以焊接键合线的接触焊盘与外部装置互连。在图9A所示的一个示例中，在3D存储器装置900的一侧上的包括一些外围电路的第三半导体结构106可以包括焊盘引出互连层902，使得3D存储器装置900可以从外围电路侧焊盘引出以减少接触焊盘与外围电路之间的互连距离，从而降低来自互连的寄生电容并改进3D存储器装置900的电性能。在图9B所示的另一示例中，在3D存储器装置901的另一侧上的包括存储器单元阵列的第一半导体结构102可以包括焊盘引出互连层902，使得3D存储器装置901可以从存储器单元阵列侧焊盘引出。
图10A和图10B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。3D存储器装置1000和1001可以是图9A和图9B中的3D存储器装置900和901的示例。如图10A所示，3D存储器装置1000可以包括堆叠的第一、第二和第三半导体结构102、104和106。在一些实施方式中，3D存储器装置1000的一侧上的第一半导体结构102包括半导体层1002、键合层1008以及垂直位于半导体层1002和键合层1008之间的存储器单元阵列。存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)阵列，并且NAND存储器串阵列的源极可以在与半导体层1002接触(例如，如图8A-8C所示)。半导体层1002可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)或多晶硅(例如，沉积层)，例如，取决于NAND存储器串的沟道结构的类型(例如，底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)。键合层1008可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如如下详细描述的混合键合。
在一些实施方式中，3D存储器装置1000的中间(即，在第一和第三半导体结构102和106之间)的第二半导体结构104包括半导体层1004、键合层1010和存储器单元阵列的垂直位于半导体层1004和键合层1010之间的一些外围电路。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。半导体层1004可以包括半导体材料，例如单晶硅(例如，从硅衬底或SOI衬底转移的层)。应当理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，在其上形成晶体管的半导体层1004可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。类似于第一半导体结构102中的键合层1008，键合层1010还可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面103垂直位于键合层1008和1010之间并且分别与键合层1008和1010接触。也就是说，键合层1008和1010可以设置在键合界面103的相对侧上，并且键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，跨键合界面103的大量(例如，数百万个)键合触点可以在相邻的半导体结构102和104之间形成直接、短距离(例如，微米级)电连接。
在一些实施方式中，3D存储器装置1000的另一侧上的第三半导体结构106包括半导体层1006和存储器单元阵列的垂直位于半导体层1006与半导体层1004之间的一些外围电路。外围电路的晶体管(例如，平面晶体管500和/或3D晶体管600)可以与半导体层1006接触。半导体层1006可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)。应理解，在一些示例中，与第一半导体结构102中的半导体层1002不同，在其上形成晶体管的半导体层1006可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。应理解，不同于第一和第二半导体结构102和104之间的处于键合层1008和1010之间并且由混合键合产生的键合界面103，第二和第三半导体结构104和106之间的键合界面105可以由转移键合产生，如下文详细描述的，因此，可以不形成在两个键合层之间。即，根据一些实施方式，图10A中的3D存储器装置1000的第三半导体结构106不包括具有键合触点的键合层。结果，代替键合触点，跨键合界面105并穿过垂直位于第二和第三半导体结构104和106之间的半导体层1004的贯穿触点(例如，ILV/TSV)可以在相邻的半导体结构104和106之间形成直接、短距离(例如，亚微米级)电连接。
应理解，在一些示例中，第二和第三半导体结构104和106还可以包括分别设置在键合界面105的相对侧上的键合层1012和1014，如图10B所示。在图10B中，3D存储器装置1001的第二半导体结构104可以在其两侧包括两个键合层1010和1012，并且键合层1012可以垂直设置在半导体层1004和键合界面105之间。3D存储器装置1001的第三半导体结构106可以包括垂直设置在键合界面105与其外围电路之间的键合层1014。每个键合层1012和1014可以包括导电键合触点(未示出)和电隔离键合触点的电介质。键合层1012的键合触点可以在键合界面105处与键合层1014的键合触点接触。结果，跨键合界面105的键合触点与穿过半导体层1004的贯穿触点(例如，ILV/TSV)相结合可以在相邻的半导体结构104和106之间形成直接、短距离(例如，微米级)电连接。
如图10A和图10B所示，根据一些实施方式，由于第三和第二半导体结构106和104以面对背方式键合(例如，在图10A和图10B中每个半导体层1006或1004设置相应的第三或第二半导体结构106或104的顶侧上)，第三和第二半导体结构106和104中的晶体管朝向相同方向(例如，图10A中的负y方向)设置。在一些实施方式中，第三半导体结构106中的外围电路的晶体管垂直设置在键合界面105和半导体层1006之间，而第二半导体结构104中的外围电路的晶体管垂直设置在键合界面103和半导体层1004之间。此外，根据一些实施方式，由于第一和第二半导体结构102和104以面对面方式键合(例如，在图10A和10B中半导体层1002设置在第一半导体结构102的底侧上，而半导体层1004设置在第二半导体结构104的顶侧上)，第三和第二半导体结构106和104中的外围电路的晶体管朝向相同方向设置，面向第一半导体结构102中的存储器单元阵列。应理解，图9A或图9B中的焊盘引出互连层902可以从图10A和图10B中的3D存储器装置1000和1001省略以便于说明，并且可以被包括在如以上关于图9A或图9B所描述的3D存储器装置1000和1001中。
如上所述，第二和第三半导体结构104和106可以具有外围电路，该外围电路具有带有不同施加电压的晶体管。例如，第二半导体结构104可以是图4B中的包括LLV电路402(在一些示例中，以及LV电路404)的半导体结构408的一个示例，并且第三半导体结构106可以是图4B中的包括HV电路406(在一些示例中，以及LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第三和第二半导体结构106和104中的半导体层1006和1004具有不同的厚度以适应具有不同施加电压的晶体管。在一个示例中，第三半导体结构106可以包括HV电路406并且第二半导体结构104可以包括LLV电路402，并且第三半导体结构106中的半导体层1006的厚度可以大于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第三和第二半导体结构106和104中的晶体管的栅极电介质也具有不同的厚度以适应不同的施加电压。在一个示例中，第三半导体结构106可以包括HV电路406并且第二半导体结构104可以包括LLV电路402，并且第三半导体结构106中的晶体管的栅极电介质的厚度可以比第二半导体结构104中的晶体管的栅极电介质的厚度大(例如，至少5倍)。与第二半导体结构104中的晶体管相比，较厚的栅极电介质可以承受更高的施加到第三半导体结构106中的晶体管的工作电压，以避免在高电压操作期间发生击穿。
如图10A和图10B所示，第二半导体结构104中的外围电路和/或第三半导体结构106中的外围电路可以设置在键合界面103和第三半导体结构106的半导体层1006之间。第二半导体结构104中的外围电路和/或第三半导体结构106中的外围电路也可以设置在第一半导体结构102中的存储器单元阵列和第三半导体结构106的半导体层1006之间。
图11A-11C示出根据本公开的各个方面的图10A和图10B中的3D存储器装置1000和1001的各种示例的侧视图。如图11A所示，作为图10A和图10B中的3D存储器装置1000和1001的一个示例，根据一些实施方式，3D存储器装置1100是包括在垂直方向(例如，图11A中的y方向)上在不同面中堆叠在彼此之上的第一半导体结构102、第二半导体结构104和第三半导体结构106的键合芯片。根据一些实施方式，第一和第二半导体结构102和104在其间的键合界面103处键合，并且第二和第三半导体结构104和106在其间的键合界面105处键合。
如图11A所示，第三半导体结构106可以包括具有半导体材料的半导体层1006。在一些实施方式中，半导体层1006是具有单晶硅的硅衬底。第三半导体结构106还可以包括在半导体层1006上方并与半导体层1006接触的装置层1102。在一些实施方式中，装置层1102包括第一外围电路1104和第二外围电路1106。第一外围电路1104可以包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且第二外围电路1106可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和(例如，控制逻辑单元312中的)逻辑电路。在一些实施方式中，第一外围电路1104包括与半导体层1006接触的多个晶体管1108，并且第二外围电路1106包括与半导体层1006接触的多个晶体管1110。晶体管1108和1110可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如以上关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管1108或1110包括栅极电介质，并且晶体管1108(例如，在HV电路406中)的栅极电介质的厚度大于晶体管1110(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管1108的电压高于施加到晶体管1110的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管1108和1110的阱、源极和漏极)也可以形成在半导体层1006上或中。
在一些实施方式中，第三半导体结构106还包括在装置层1102上方的互连层1112以将电信号传输到外围电路1106和1104以及从外围电路1106和1104传输电信号。如图11A所示，互连层1112可以垂直位于键合界面105和装置层1102(包括外围电路1104和1106的晶体管1108和1110)之间。互连层1112可以包括多个互连(本文中也称为“触点”)，包括横向线和过孔。如本文所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如中端工艺(MEOL)互连和后端工艺(BEOL)互连。互连层1112中的互连可以耦合到装置层1102中的外围电路1104和1106的晶体管1108和1110。互连层1112还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成横向线和过孔。即，互连层1112可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1102中的装置通过互连层1112中的互连彼此耦合。例如，外围电路1104可以通过互连层1112耦合到外围电路1106。互连层1112中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1112中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施方式中，互连层1112中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
第二半导体结构104可以在键合界面105处以背对面方式键合在第三半导体结构106的顶部。第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是从硅衬底或SOI衬底转移并通过转移键合附接到第三半导体结构106的顶表面的单晶硅层。在一些实施方式中，作为转移键合的结果，键合界面105垂直设置在互连层1112和半导体层1004之间，该转移键合将半导体层1004从另一衬底转移并将半导体层1004键合到第三半导体结构106上，如下文详细描述的。在一些实施方式中，键合界面105是互连层1112和半导体层1004相遇并键合的地方。在实践中，键合界面105可以是具有一定厚度的层，其包括第三半导体结构106的互连层1112的顶表面和第二半导体结构104的半导体层1004的底表面。在一些实施方式中，电介质层(例如，氧化硅层)垂直形成在键合界面105和半导体层1004之间和/或键合界面105和互连层1112之间，以促进半导体层1004到互连层1112上的转移键合。因此，可以理解，在一些示例中，键合界面105可以包括电介质层的表面。
第二半导体结构104可以包括在半导体层1004上方并与半导体层1004接触的装置层1114。在一些实施方式中，装置层1114包括第三外围电路1116和第四外围电路1118。第三外围电路1116可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第四外围电路1118可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第三外围电路1116包括多个晶体管1120，并且第四外围电路1118也包括多个晶体管1122。晶体管1120和1122可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管1120或1122包括栅极电介质，并且晶体管1120(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管1122(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管1120的电压低于施加到晶体管1122的电压。隔离沟槽(例如，STI)和掺杂区(例如，晶体管1120和1122的阱、源极和漏极)也可以形成在半导体层1004上或中。
此外，施加到第二和第三半导体结构104和106中的不同晶体管1120、1122、1108和1110的不同电压可以导致第二和第三半导体结构104和106之间的装置尺寸的差异。在一些实施方式中，晶体管1108(例如，在HV电路406中)的栅极电介质的厚度大于晶体管1120(例如，在LLV电路402中)的栅极电介质的厚度，因为施加到晶体管1108的电压高于施加到晶体管1120的电压。在一些实施方式中，晶体管1122(例如，在LV电路404中)的栅极电介质的厚度与晶体管1110(例如，在LV电路404中)的栅极电介质的厚度相同，因为施加到晶体管1122的电压和施加到晶体管1110的电压相同。在一些实施方式中，其中形成晶体管1108(例如，在HV电路406中)的半导体层1006的厚度大于其中形成晶体管1120(例如，在LLV电路402中)的半导体层1004的厚度，因为施加到晶体管1108的电压高于施加到晶体管1120的电压。
如图11A所示，第二半导体结构104还可以包括在装置层1114上方的互连层1126，以将电信号传输到外围电路1116和1118以及从外围电路1116和1118传输电信号。如图11A所示，互连层1126可以垂直位于键合界面103和装置层1114(包括外围电路1116和1118的晶体管1120和1122)之间。互连层1126可以包括耦合到装置层1114中的外围电路1116和1118的晶体管1120和1122的多个互连。互连层1126还可以包括其中可以形成互连的一个或多个ILD层。即，互连层1126可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1114中的装置通过互连层1126中的互连彼此耦合。例如，外围电路1116可以通过互连层1126耦合到外围电路1118。互连层1126中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1126中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层1126中的互连包括Cu，其在导电金属材料中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层1126的制造可以在形成第二和第三半导体结构104和106中的装置层1114和1102的高温工艺之后发生，并且与形成第一半导体结构102的高温工艺分离，因此具有Cu的互连层1126的互连变得可行。
如图11A所示，第二半导体结构104还可以包括一个或多个垂直延伸穿过半导体层1004的触点1124。触点1124可以进一步垂直延伸穿过键合界面105以与互连层1112中的互连接触。在一些实施方式中，触点1124将互连层1126中的互连耦合到互连层1112中的互连以跨第二和第三半导体结构104和106之间的键合界面105形成电连接。触点1124可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1124包括W。在一些实施方式中，触点1124包括由电介质间隔体(例如，具有氧化硅)围绕以将过孔与半导体层1004电分离的过孔。取决于半导体层1004的厚度，触点1124可以是具有亚微米级(例如，在10nm和1μm之间)的深度(在垂直方向上)的ILV，或是具有微米或数十微米级(例如，在1μm和100μm之间)的深度(在垂直方向上)的TSV。
如图11A所示，第二半导体结构104可以还包括在键合界面103处并且在互连层1126上方并与其接触的键合层1010。键合层1010可以包括多个键合触点1011和电隔离键合触点1011的电介质。键合触点1011可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1010的键合触点1011包括Cu。键合层1010的剩余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1010中的键合触点1011和周围电介质可以用于混合键合(也称为“金属/电介质混合键合”)，这是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)并且可以同时获得金属-金属(例如，Cu-到-Cu)键合和电介质-电介质(例如，SiO2-到-SiO2)键合。
如图11A所示，第一半导体结构102可以还包括在键合界面103处的键合层1008，例如，在键合界面103的相对于第二半导体结构104中的键合层1010的相对侧上的键合层1008。键合层1008可以包括多个键合触点1009和电隔离键合触点1009的电介质。键合触点1009可以包括导电材料，例如Cu。键合层1008的剩余区域可以由诸如氧化硅的电介质材料形成。键合层1008中的键合触点1009和周围电介质可以用于混合键合。在一些实施方式中，键合界面103是键合层1008和1010相遇并键合的地方。在实践中，键合界面103可以是具有一定厚度的层，其包括第二半导体结构104的键合层1010的顶表面和第一半导体结构102的键合层1008的底表面。
虽然未在图11A中示出，应当理解，在一些示例中，类似于键合界面103，键合界面105可以由混合键合产生并且因此被垂直设置在两个键合层(例如，图10B中的3D存储器装置1001的键合层1012和1014)之间，每个键合层包括分别在第二和第三半导体结构104和106中的键合触点。
如图11A所示，第一半导体结构102还可以包括在键合层1008上方的互连层1128以传输电信号。互连层1128可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1128中的互连还包括局部互连，例如位线触点和字线触点。互连层1128还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层1128中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1128中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图11A所示，第一半导体结构102可以包括在互连层1128上方的存储器单元阵列，例如NAND存储器串208的阵列。在一些实施方式中，互连层1128垂直位于NAND存储器串208和键合界面103之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多对，每对包括导电层和电介质层。堆叠并交错的导电层和电介质层在本文中也称为堆叠结构，例如存储器堆叠体1127。存储器堆叠体1127可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体1127中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体1127中的交错导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层围绕的栅电极(栅极线)。粘合层可以包括导电材料，例如氮化钛(TiN)，其可以改进栅电极与栅极电介质层之间的粘合性。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体1127的一个或多个阶梯结构。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，包括本文公开的任何合适的沟道结构，例如上面关于图8A-8C详细描述的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C。应理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串并且在其他示例中可以是“浮栅”类型的NAND存储器串。
如图11A所示，第一半导体结构102还可以包括设置在存储器堆叠体1127上方并与NAND存储器串208的源极接触的半导体层1002。在一些实施方式中，NAND存储器串208垂直设置在键合界面103和半导体层1002之间。半导体层1002可以包括半导体材料。在一些实施方式中，半导体层1002是具有单晶硅的减薄硅衬底，在其上形成存储器堆叠体1727和NAND存储器串208(例如，包括底部插塞沟道结构812A或侧壁插塞沟道结构812B)。应理解，在一些示例中，也可以在半导体层1002中形成沟槽隔离和掺杂区(未示出)。
如图11A所示，第一半导体结构102还可以包括在半导体层1002上方并与半导体层1002接触的焊盘引出互连层902。在一些实施方式中，半导体层1002垂直设置在焊盘引出互连层902和NAND存储器串208之间。焊盘引出互连层902可以包括一个或多个ILD层中的互连，例如接触焊盘1132。焊盘引出互连层902和互连层1128可以形成在半导体层1002的相对侧上。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器装置1100和外部装置之间传输电信号，例如，用于焊盘引出目的。
如图11A所示，第一半导体结构102还可以包括垂直延伸穿过半导体层1002的一个或多个触点1130。在一些实施方式中，触点1130将互连层1128中的互连耦合到焊盘引出互连层902中的接触焊盘1132以穿过半导体层1002形成电连接。触点1130可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1130包括W。在一些实施方式中，触点1130包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1002电分离。取决于半导体层1002的厚度，触点1130可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
结果，第三和第二半导体结构106和104中的外围电路1104、1106、1116和1118可以通过各种互连结构耦合到第一半导体结构102中的NAND存储器串208，所述互连结构包括互连层1112、1126和1128、键合层1008和1010以及触点1124。此外，3D存储器装置1100中的外围电路1104、1106、1116和1118以及NAND存储器串208可以进一步通过触点1130和焊盘引出互连层902耦合到外部装置。
应理解，第一半导体结构102中的半导体层1002的材料不限于如以上关于图11A所描述的单晶硅，并且可以是任何其他合适的半导体材料。例如，如图11B所示，3D存储器装置1101可以包括在第一半导体结构102中具有多晶硅的半导体层1002。3D存储器装置1101的与具有多晶硅的半导体层1002接触的NAND存储器串208可以包括本文公开的与多晶硅层接触的任何合适的沟道结构，例如底部开口沟道结构812C。在一些实施方式中，3D存储器装置1101的NAND存储器串208是“浮栅”类型的NAND存储器串，并且具有多晶硅的半导体层1002与“浮栅”类型的NAND存储器串接触以作为其源极板。应理解，为了便于描述，不再重复3D存储器装置1100和1101中相同部件的细节(例如，材料、制造工艺、功能等)。
还应理解，3D存储器装置的焊盘引出不限于如图11A和图11B所示的具有NAND存储器串208的第一半导体结构102(对应于图9B)并且可以来自具有外围电路1104的第三半导体结构106(对应于图9A)。例如，如图11C所示，3D存储器装置1103可以在第三半导体结构106中包括焊盘引出互连层902。焊盘引出互连层902可以与第三半导体结构106的其上形成外围电路1104的晶体管1108的半导体层1006接触。在一些实施方式中，第三半导体结构106还包括垂直延伸穿过半导体层1006的一个或多个触点1134。在一些实施方式中，触点1134将第三半导体结构106中的互连层1112中的互连耦合到焊盘引出互连层902中的接触焊盘1132以穿过半导体层1006形成电连接。触点1134可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1134包括W。在一些实施方式中，触点1134包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1006电分离。取决于半导体层1006的厚度，触点1134可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。应理解，为了便于描述，不再重复3D存储器装置1100和1103中相同部件的细节(例如，材料、制造工艺、功能等)。
还应理解，在一些示例中，类似于键合界面103，键合界面105可以由混合键合产生并且因此被垂直设置在两个键合层之间，每个键合层包括分别在第二和第三半导体结构104和106中的键合触点。例如，如图11C所示，3D存储器装置1103可以在键合界面105处(即在键合界面105的相对侧上)包括分别在第二和第三半导体结构104和106中的键合层1012和1014。键合层1012或1014可以包括多个键合触点1013或1015和电隔离键合触点1013或1015的电介质。键合触点1013和1015可以包括导电材料，例如Cu。键合层1012或1014的剩余区域可以由诸如氧化硅的电介质材料形成。键合触点1013或1015以及键合层1012或1014中的周围电介质可以用于混合键合。在一些实施方式中，键合界面105是键合层1012和1014相遇并键合的地方。在实践中，键合界面105可以是具有一定厚度的层，其包括第三半导体结构106的键合层1014的顶表面和第二半导体结构104的键合层1012的底表面。触点1124可以耦合到键合触点1013，并且互连层1112可以耦合到键合触点1015。
图12A-12H示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的制造工艺。图14示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的方法1400的流程图。图12A-12H和图14中描绘的3D存储器装置的示例包括图11A-11C中描绘的3D存储器装置1100、1101和1103。将一起描述图12A-12H和图14。应理解，方法1400中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图14中所示不同的顺序执行。例如，操作1402可以在操作1408之后执行或与操作1404-1408并行执行。
参考图14，方法1400开始于操作1402，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图12D所示，在硅衬底1224上形成诸如包括交错的导电层和电介质层的存储器堆叠体1226的堆叠结构。为了形成存储器堆叠体1226，在一些实施方式中，在硅衬底1224上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，所述工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。然后可以通过栅极替换工艺形成存储器堆叠体1226，所述工艺例如使用对电介质层有选择性的牺牲层的湿法/干法蚀刻并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体1226，而不使用栅极替换工艺。在一些实施方式中，在存储器堆叠体1226和硅衬底1224之间形成包括氧化硅的焊盘氧化物层(例如，硅的热生长局部氧化(LOCOS))。
如图12D所示，NAND存储器串1228形成在硅衬底1224上方，每个NAND存储器串1228垂直延伸穿过存储器堆叠体1226以与硅衬底1224接触。在一些实施方式中，形成NAND存储器串1228的制造工艺包括：使用干法蚀刻/和/或湿法蚀刻(例如深反应离子蚀刻(DRIE))形成穿过存储器堆叠体1226(或电介质堆叠体)并进入硅衬底1224中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串1228的细节可以根据NAND存储器串1228的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图12D所示，互连层1230形成在存储器堆叠体1226和NAND存储器串1228上方。互连层1230可以包括多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串1228进行电连接。在一些实施方式中，互连层1230包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1230中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、化学机械抛光(CMP)、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图12D所示的ILD层和互连可以统称为互连层1230。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图12D所示，键合层1232形成在互连层1230上方。键合层1232可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺而沉积在互连层1230的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1230中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法1400进行到操作1404，如图14所示，其中在第二衬底上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图12A所示，在硅衬底1202上形成多个晶体管1204和1206。可以通过多种工艺形成晶体管1204和1206，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1202中形成掺杂区，其例如用作晶体管1204和1206的阱和源极/漏极区。在一些实施方式中，隔离区(例如，STI)也通过湿法/干法蚀刻和薄膜沉积而形成在硅衬底1202中。在一些实施方式中，例如，通过在晶体管1204的区域中沉积比晶体管1206的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1206的区域中的氧化硅膜的部分，晶体管1204的栅极电介质的厚度不同于晶体管1206的栅极电介质的厚度。要理解，制造晶体管1204和1206的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层1208形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图12A所示，互连层1208可以形成在晶体管1204和1206上方。互连层1208可以包括多个ILD层中的MEOL和/或BEOL的互连以与晶体管1204和1206进行电连接。在一些实施方式中，互连层1208包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1208中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图12A所示的ILD层和互连可以统称为互连层1208。在一些实施方式中，互连层1208中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受后续的高温工艺。
方法1400进行到操作1406，如图14所示，其中在第一晶体管上方形成半导体层。半导体层可以包括单晶硅。在一些实施方式中，为了形成半导体层，将另一衬底和第二衬底以面对面方式键合，并且减薄另一衬底以留下半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
如图12B所示，在互连层1208以及晶体管1204和1206上方形成半导体层1210，例如单晶硅层。半导体层1210可以附接在互连层1208上方以在半导体层1210和互连层1208之间垂直地形成键合界面1212。根据一些实施方式，半导体层1210的横向尺寸(例如，x方向上的尺寸)与硅衬底1202或硅衬底1224的横向尺寸相同。在一些实施方式中，为了形成半导体层1210，使用转移键合以面对面方式将另一硅衬底(图12B中未示出)和硅衬底1202键合(即，使形成在硅衬底1202上的诸如晶体管1204和1206的部件面向另一硅衬底)，从而形成键合界面1212。然后可以使用任何合适的工艺减薄另一硅衬底，以留下附接在互连层1208上方的半导体层1210。在描述其他图时，在整个本公开中应用如上所述的相同的“面对面”方式。
图48A-48D示出根据本公开的一些方面的转移键合的制造工艺。如图48A所示，功能层4804可以形成在基底衬底4802上。功能层4804可以包括装置层、互连层和/或本文公开的任何合适的层，例如图12B中的晶体管1204和1206以及互连层1208。提供转移衬底4806，例如具有单晶硅的硅衬底。在一些实施方式中，转移衬底4806是单晶硅衬底。如图48B所示，转移衬底4806和基底衬底4802(以及形成在其上的功能层4804)可以使用包括例如阳极键合和熔合(直接)键合的任何合适的衬底/晶片键合工艺以面对面方式键合，从而在转移衬底4806和基底衬底4802之间形成键合界面4810。在一个示例中，可以利用压力和热量在硅和硅、硅和氧化硅、或氧化硅和氧化硅的层之间进行熔合键合。在另一示例中，可以利用电压、压力和热量在氧化硅(在离子玻璃中)和硅的层之间执行阳极键合。应理解，取决于键合工艺，可以在键合界面4810的一侧或两侧上形成电介质层(例如，氧化硅层)。例如，可以在转移衬底4806和功能层4804两者的顶表面上形成氧化硅层以允许使用熔合键合的SiO2-SiO2键合。或者可以仅在功能层4804上形成氧化硅层以允许使用阳极键合或熔合键合的SiO2-Si键合。在其中在转移衬底4806上形成氧化硅层的一些实施方式(例如，图48B中所示)中，转移衬底4806可以向上翻转，使得在键合之前转移衬底4806上的氧化硅层面朝下朝向基底衬底4802。
如图48C所示，可以例如使用离子注入在转移衬底4806中形成切割层4812。在一些实施方式中，例如通过控制离子注入工艺的能量，将诸如氢离子的轻元素注入转移衬底4806中达期望深度，以形成切割层4812。如图48D所示，转移衬底4806可以被减薄以仅留下垂直位于切割层4812和键合界面4810之间的半导体层4814。在一些实施方式中，通过向转移衬底4806施加机械力，转移衬底4806在切割层4812处被劈开，即，从半导体层4814剥离转移衬底4806的剩余部分。应理解，转移衬底4806可以通过不仅限于机械力的任何合适的方式在切割层4812处被劈开，所述方式例如热方式、声学方式、光学方式等、或其任何组合。结果，半导体层4814可以从转移衬底4806转移并使用转移键合工艺键合到基底衬底4802(和功能层4804)上。在一些实施方式中，在半导体层4812上执行诸如化学机械抛光(CMP)的平坦化工艺以抛光并平滑半导体层4812的顶表面，并调整半导体层4812的厚度。因此半导体层4814可以具有与转移衬底4806相同的材料，例如单晶硅。半导体层4814的厚度可以由切割层4812的深度决定，例如，通过调整注入能量和/或通过平坦化工艺来决定。此外，可以以相同方式重新使用转移衬底4806的剩余部分以形成键合到其他基底衬底上的半导体层，从而降低转移键合工艺的材料成本。
图49A-49D示出根据本公开的一些方面的转移键合的另一制造工艺。如图49A所示，功能层4804可以形成在基底衬底4802上。功能层4804可以包括装置层、互连层和/或本文公开的任何合适的层，例如图12B中的晶体管1204和1206以及互连层1208。SOI衬底4902，包括基底/处理层4904、掩埋氧化物层(BOx)4906和装置层4908，可以上下翻转以面朝向基底衬底4802。如图49B所示，SOI衬底4902和基底衬底4802(以及形成在其上的功能层4804)可以使用包括例如阳极键合和熔合(直接)键合的任何合适的衬底/晶片键合工艺以面对面方式键合，从而在SOI衬底4902和基底衬底4802之间形成键合界面4912。在一个示例中，可以利用压力和热量在硅和硅、硅和氧化硅、或氧化硅和氧化硅的层之间执行熔合键合。在另一示例中，可以利用电压、压力和热量在氧化硅(在离子玻璃中)和硅的层之间执行阳极键合。应理解，取决于键合工艺，可以在键合界面4912的一侧或两侧上形成电介质层(例如，氧化硅层)。例如，可以在SOI衬底4902和功能层4804两者的顶表面上形成氧化硅层以允许使用熔合键合的SiO2-SiO2键合。或者可以仅在功能层4804上形成氧化硅层以允许使用阳极键合或熔合键合的SiO2-Si键合。
如图49C和图49D所示，SOI衬底4902(图49B所示)可以通过例如使用湿法/干法蚀刻和/或CMP工艺依次去除基底/处理层4904和掩埋氧化物层4906来减薄，以仅在键合界面4912处留下装置层4908(作为半导体层)。结果，装置层4908可以从SOI衬底4902转移并且使用另一转移键合工艺作为半导体层键合到基底衬底4802(和功能层4804)上。因此，转移的半导体层可以具有与装置层4908相同的材料，例如单晶硅。半导体层的厚度可以与装置层4908的厚度相同。应理解，在一些示例中，可以使用湿法/干法蚀刻和/或CMP工艺进一步减薄装置层4908，使得转移的半导体层可以比装置层4908薄。
参考图14，方法1400进行到操作1408，其中在半导体层上形成第二晶体管。如图12C所示，在具有单晶硅的半导体层1210上形成多个晶体管1214和1216。晶体管1214和1216可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1210中形成掺杂区，其例如用作晶体管1214和1216的阱和源极/漏极区。在一些实施方式中，隔离区(例如，STI)也通过湿法/干法蚀刻和薄膜沉积形成在半导体层1210中。在一些实施方式中，例如，通过在晶体管1214的区域中沉积比晶体管1216的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1216的区域中的氧化硅膜的部分，晶体管1214的栅极电介质的厚度不同于晶体管1216的栅极电介质的厚度。要理解，制造晶体管1214和1216的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层1220形成在半导体层上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图12C所示，互连层1220可以形成在晶体管1214和1216上方。互连层1220可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管1214和1216进行电连接。在一些实施方式中，互连层1220包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1220中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图12C所示的ILD层和互连可以统称为互连层1220。与互连层1208不同，在一些实施方式中，互连层1220中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。要理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在制造互连层1220之后不再需要高温工艺，因此使用Cu作为互连层1220中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿过半导体层的触点。如图12C所示，形成垂直延伸穿过半导体层1210的一个或多个触点1218。触点1218可以耦合互连层1220和1208中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层1210和键合层1212以与互连层1208中的互连接触的接触孔，来形成触点1218。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
在一些实施方式中，在互连层上方形成第二键合层。第二键合层可以包括多个第二键合触点。如图12D所示，键合层1222形成在互连层1220上方。键合层1222可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺而沉积在互连层1220的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1220中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。例如，粘合层可以改进导体的粘合性以避免缺陷，阻挡层可以防止金属离子(例如Cu离子)从导体扩散到其他结构中从而导致污染，并且种子层可以促进接触孔中的导体(例如，Cu)的沉积以改进沉积质量和速度。
方法1400进行到操作1410，如图14所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图12E所示，将硅衬底1224及其上形成的部件(例如，存储器堆叠体1226和穿过其形成的NAND存储器串1228)上下翻转。面朝下的键合层1232与面朝上的键合层1222键合，即以面对面方式键合，从而形成键合界面1237。也就是说，硅衬底1224及其上形成的部件可以与硅衬底1202及其上形成的部件以面对面方式键合，使得键合层1232中的键合触点在键合界面1237处与键合层1222中的键合触点接触。在一些实施方式中，在键合之前向键合表面施加例如等离子体处理、湿法处理和/或热处理的处理工艺。虽然未在图12E中示出，但是应理解，在一些示例中，硅衬底1202及其上形成的部件(例如，晶体管1204、1206、1214和1216)可以上下翻转，并且面朝下的键合层1222可以与面朝上的键合层1232键合，即以面对面方式键合，从而也形成键合界面1237。
作为例如混合键合的键合的结果，键合界面1237的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层1232中的键合触点和键合层1222中的键合触点对准并且彼此接触，使得存储器堆叠体1226和穿过其形成的NAND存储器串1228可以通过跨键合界面1237的键合的键合触点而耦合到晶体管1214、1216、1204和1206。
方法1400进行到操作1412，如图14所示，其中将第一衬底或第二衬底减薄。如图12F所示，将硅衬底1224(图12E所示)减薄以成为具有单晶硅的半导体层1234。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底1224。应理解，虽然未在图12F中示出，但是在一些示例中，可以将硅衬底1202减薄以成为具有单晶硅的半导体层。
方法1400进行到操作1414，如图14所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第二衬底上或在NAND存储器串阵列上方。如图12F所示，在NAND存储器串1228上方的半导体层1234(减薄的硅衬底1224)上形成焊盘引出互连层1236。焊盘引出互连层1236可以包括在一个或多个ILD层中形成的互连，例如接触焊盘1238。接触焊盘1238可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过半导体层1234的触点1235。触点1235可以将焊盘引出互连层1236中的接触焊盘1238耦合到互连层1230中的互连。应理解，在一些示例中，可以在减薄(半导体层1234的形成)之前在硅衬底1224中形成触点1235，并且在减薄之后从硅衬底1224的背面(发生减薄的地方)暴露该触点1235。还应理解，虽然图12F中未示出，但是在一些示例中，可以在减薄的硅衬底1202上形成焊盘引出互连层，并且可以穿过减薄的硅衬底1202形成触点以跨越减薄的硅衬底1202耦合焊盘引出互连层和互连层1208。
在一些实施方式中，形成具有多晶硅的半导体层。为了形成半导体层，去除第一衬底并用半导体层代替。如图12G所示，例如使用晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺来去除硅衬底1224(图12F中所示)，以从源极端暴露NAND存储器串1228的沟道结构(例如，图8C中的底部开口沟道结构812C)。如图12H所示，形成具有多晶硅的半导体层1240以与NAND存储器串1228的源极接触。可以通过使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积多晶硅来形成半导体层1240。类似地，可以在半导体层1240上形成包括接触焊盘1238的焊盘引出互连层1236。可以在形成半导体层1240之后穿过具有多晶硅的半导体层1240形成触点1242。
图13A-13H示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的另一种制造工艺。图15示出根据本公开的一些方面的用于形成图10A和图10B中的3D存储器装置的另一种方法1500的流程图。图13A-13H和图15中描绘的3D存储器装置的示例包括图11A-11C中描绘的3D存储器装置1100、1101和1103。将一起描述图13A-13H和图15。应理解，方法1500中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图15所示不同的顺序执行。例如，操作1502、1504和1506可以并行执行。
参考图15，方法1500开始于操作1502，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图13A所示，在硅衬底1302上形成诸如包括交错的导电层和电介质层的存储器堆叠体1304的堆叠结构。为了形成存储器堆叠体1304，在一些实施方式中，在硅衬底1302上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体1304，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体1304，而不使用栅极替换工艺。在一些实施方式中，在存储器堆叠体1304和硅衬底1302之间形成包括氧化硅的焊盘氧化物层。
如图13A所示，NAND存储器串1306形成在硅衬底1302上方，每个NAND存储器串1306垂直延伸穿过存储器堆叠体1304以与硅衬底1302接触。在一些实施方式中，形成NAND存储器串1306的制造工艺包括：使用干法蚀刻/和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体1304(或电介质堆叠体)并进入硅衬底1302中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串1306的细节可以根据NAND存储器串1306的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图13A所示，互连层1308形成在存储器堆叠体1304和NAND存储器串1306上方。互连层1308可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串1306形成电连接。在一些实施方式中，互连层1308包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1308中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图13A中所示的ILD层和互连可以统称为互连层1308。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图13A所示，键合层1310形成在互连层1308上方。键合层1310可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1308的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1308中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法1500进行到操作1504，如图15所示，其中在第二衬底上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图13B所示，在硅衬底1312上形成多个晶体管1314和1316。晶体管1314和1316可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1312中形成掺杂区，其例如用作晶体管1314和1316的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底1312中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管1314的区域中沉积比在晶体管1316的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1316的区域中的氧化硅膜的部分，晶体管1314的栅极电介质的厚度不同于晶体管1316的栅极电介质的厚度。应理解，制造晶体管1314和1316的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述而没有详细说明。
在一些实施方式中，互连层1318形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图13B所示，互连层1318可以形成在晶体管1314和1316上方。互连层1318可以包括多个ILD层中的MEOL和/或BEOL的互连以与晶体管1314和1316进行电连接。在一些实施方式中，互连层1318包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1318中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图13B所示的ILD层和互连可以被统称为互连层1318。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图13B所示，键合层1320形成在互连层1318上方。键合层1320可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1318的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1318中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法1500进行到操作1506，如图15所示，其中在第三衬底上形成第二晶体管。第三衬底可以是具有单晶硅的硅衬底。在一些实施方式中，并行执行操作1502、1504和1506中的任何两个或全部以减少处理时间。
如图13C所示，在硅衬底1322上形成多个晶体管1324和1326。晶体管1324和1326可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1322中形成掺杂区，其例如用作晶体管1324和1326的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底1322中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管1324的区域中沉积比在晶体管1326的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1326的区域中的氧化硅膜的部分，晶体管1324的栅极电介质的厚度不同于晶体管1326的栅极电介质的厚度。应理解，制造晶体管1324和1326的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述而没有详细说明。
在一些实施方式中，互连层1328形成在第三衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图13C所示，互连层1328可以形成在晶体管1324和1326上方。互连层1328可以包括多个ILD层中的MEOL和/或BEOL的互连以与晶体管1324和1326进行电连接。在一些实施方式中，互连层1328包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1328中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图13C所示的ILD层和互连可以被统称为互连层1328。
在一些实施方式中，第三键合层形成在互连层上方。第三键合层可以包括多个第三键合触点。如图13C所示，键合层1330形成在互连层1328上方。键合层1330可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1328的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1328中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法1500进行到操作1508，如图15所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在第一键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图13D所示，将硅衬底1302及其上形成的部件(例如，存储器堆叠体1304和穿过其形成的NAND存储器串1306)上下翻转。面朝下的键合层1310与面朝上的键合层1320键合，即以面对面方式键合，从而形成键合界面1332。也就是说，硅衬底1302和其上形成的部件可以与硅衬底1312和其上形成的部件以面对面方式键合，使得键合层1310中的键合触点在键合界面1332处与键合层1320中的键合触点接触。在一些实施方式中，在键合之前向键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图13D未示出，但要理解，在一些示例中，硅衬底1312及其上形成的部件(例如，晶体管1314和1316)可以上下翻转，并且面朝下的键合层1320可以与面朝上的键合层1310键合，即，以面对面方式键合，从而也形成键合界面1332。
作为例如混合键合的键合的结果，键合界面1332的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层1310中的键合触点和键合层1320中的键合触点对准并且彼此接触，使得存储器堆叠体1304和穿过其形成的NAND存储器串1306可以通过跨越键合界面1332的键合的键合触点而耦合到晶体管1314和1316。
在一些实施方式中，减薄第二衬底，并且形成穿过减薄的第二衬底的触点。如图13E所示，将硅衬底1312(图13D所示)减薄以成为具有单晶硅的半导体层1334。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底1312。
如图13E所示，形成一个或多个触点1336，每个触点1336垂直延伸穿过半导体层1334。触点1336可以耦合到互连层1318中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层1334的接触孔来形成触点1336。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，可以在减薄(半导体层1334的形成，例如，在图13B中)之前在硅衬底1312中形成触点1336，并且在减薄之后从硅衬底1312的背面(发生减薄的地方)暴露触点1336。
在一些实施方式中，键合层在减薄的第二衬底上。键合层可以包括多个键合触点。如图13E所示，在减薄之后，在半导体层1334上，即硅衬底1312的背面(发生减薄的地方)上形成键合层1338。键合层1338可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在半导体层1334的表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与触点1336接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。应理解，在一些示例中，键合层1338可以是没有键合触点的电介质层(例如，氧化硅层)，以用于熔合键合而不是混合键合。还应理解，在一些示例中，可以省略键合层1338以暴露半导体层1334的硅表面以用于阳极键合或熔合键合，而不是混合键合。
方法1500进行到操作1510，如图15所示，其中将第三衬底和第二衬底以面对背方式键合。在键合第三衬底和第二衬底之后，第三键合层中的第三键合触点可以在第二键合界面处与第四键合层中的第四键合触点接触。键合可以包括混合键合。
如图13F所示，在与硅衬底1312键合之后将硅衬底1302及其上形成的部件(例如，存储器堆叠体1304、NAND存储器串1306以及晶体管1314和1316)上下翻转。面朝下的键合层1338与面朝上的键合层1330键合，即以面对面方式键合，从而形成键合界面1340。也就是说，硅衬底1302及其上形成的部件可以与硅衬底1322及其上形成的部件以面对面方式键合，使得键合层1338中的键合触点在键合界面1340处与键合层1330中的键合触点接触。在一些实施方式中，在键合之前向键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图13F未示出，但要理解，在一些示例中，硅衬底1322及其上形成的部件(例如，晶体管1324和1326)可以上下翻转，并且面朝下的键合层1330可以与面朝上的键合层1338键合，即，以面对面方式键合，从而也形成键合界面1340。
作为例如混合键合的键合的结果，键合界面1340的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层1338中的键合触点和键合层1330中的键合触点对准并且彼此接触，使得存储器堆叠体1304、NAND存储器串1306以及晶体管1314和1316可以通过穿过半导体层1334的触点1336以及跨键合界面1340的键合的键合触点而耦合到晶体管1324和1326。应理解，在一些示例中，可以执行阳极键合或熔合键合，而不是混合键合，以在键合界面1340处键合硅衬底1302和1322(以及其上形成的部件)而无需键合层1338中的键合触点。
方法1500进行到操作1512，如图15所示，其中将第一衬底或第三衬底减薄。如图13G所示，将硅衬底1322(图13F所示)减薄以成为具有单晶硅的半导体层1342。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺减薄硅衬底1322。
方法1500进行到操作1514，如图15所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第三衬底上或NAND存储器串阵列上方。如图13G所示，在半导体层1342(减薄的硅衬底1322)上形成焊盘引出互连层1346。焊盘引出互连层1346可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1348。接触焊盘1348可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体来形成垂直延伸穿过半导体层1342的触点1344。触点1344可以将焊盘引出互连层1346中的接触焊盘1348耦合到互连层1328中的互连。应理解，在一些示例中，可以在减薄(半导体层1342的形成，例如，在图13C中)之前在硅衬底1322中形成触点1344，并且在减薄之后从硅衬底1322的背面(发生减薄的地方)暴露触点1344。
在一些实施方式中，减薄第一衬底，并且在减薄的第一衬底上形成焊盘引出互连层。如图13H所示，将硅衬底1302(图13F所示)减薄以成为具有单晶硅的半导体层1303。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺减薄硅衬底1302。如图13H所示，在半导体层1303(减薄的硅衬底1302)上形成焊盘引出互连层1346。焊盘引出互连层1346可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1348。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过半导体层1303的触点1335。触点1335可以将焊盘引出互连层1346中的接触焊盘1348耦合到互连层1308中的互连。应理解，在一些示例中，可以在减薄之前(即，在形成半导体层1303之前，例如，在图13A中)在不完全穿透硅衬底1302的情况下在硅衬底1302中形成触点1335，并且在减薄之后从硅衬底1302的背面(发生减薄的地方)暴露触点1335。还应理解，在一些示例中，第一衬底(例如，减薄之后的硅衬底1302或半导体层1303)可以以与上文关于图12G和图12H描述的类似的方式被去除并替换为具有多晶硅的半导体层。
图16A和图16B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。3D存储器装置1600和1601可以是图9A和图9B中的3D存储器装置900和901的示例。如图16A所示，3D存储器装置1600可以包括堆叠的第一、第二和第三半导体结构102、104和106。在一些实施方式中，3D存储器装置1600的一侧上的第一半导体结构102包括半导体层1002、键合层1008、以及垂直位于半导体层1002和键合层1008之间的存储器单元阵列。存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)阵列，并且NAND存储器串阵列的源极可以与半导体层1002接触(例如，如图8A-8C所示)。半导体层1002可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)或多晶硅(例如，沉积层)，例如，取决于NAND存储器串的沟道结构的类型(例如，底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)。键合层1008可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如如下详细描述的混合键合。
在一些实施方式中，3D存储器装置1600中间的第二半导体结构104包括半导体层1004、键合层1010、以及存储器单元阵列的垂直位于半导体层1004和键合层1010之间的一些外围电路。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。半导体层1004可以包括半导体材料，例如单晶硅(例如，从硅衬底或SOI衬底转移的层)。应理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，在其上形成晶体管的半导体层1004可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。类似于第一半导体结构102中的键合层1008，键合层1010还可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面103垂直位于键合层1008和1010之间并且分别与键合层1008和1010接触。也就是说，键合层1008和1010可以设置在键合界面103的相对侧上，并且键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，跨键合界面103的大量(例如，数百万个)键合触点可以在相邻的半导体结构102和104之间形成直接、短距离(例如，微米级)电连接。
在一些实施方式中，3D存储器装置1600的另一侧上的第三半导体结构106包括半导体层1006和存储器单元阵列的一些外围电路，使得半导体层1006垂直设置在外围电路和键合界面105之间。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1006接触。半导体层1006可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)。应理解，在一些示例中，与第一半导体结构102中的半导体层1002不同，在其上形成晶体管的半导体层1006可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。应理解，不同于第一和第二半导体结构102和104之间的位于键合层1008和1010之间并由混合键合产生的键合界面103，第二和第三半导体结构104和106之间的键合界面105可以由如下详细描述的转移键合产生，因此可以不形成在两个键合层之间。即，根据一些实施方式，图16A中的3D存储器装置1600的第三半导体结构106不包括具有键合触点的键合层。结果，代替键合触点，垂直位于第二和第三半导体结构104和106之间、跨键合界面105并穿过半导体层1004和1006的贯穿触点(例如，ILV/TSV)可以在相邻的半导体结构104和106之间形成直接、短距离(例如，亚微米级)电连接。
应理解，在一些示例中，第二和第三半导体结构104和106还可以包括分别设置在键合界面105的相对侧上的键合层1012和1014，如图16B所示。在图16B中，3D存储器装置1601的第二半导体结构104可以在其两侧上包括两个键合层1010和1012，并且键合层1012可以垂直设置在半导体层1004和键合界面105之间。3D存储器装置1601的第三半导体结构106可以包括垂直设置在键合界面105和半导体层1006之间的键合层1014。每个键合层1012或1014可以包括导电键合触点(未示出)和电隔离键合触点的电介质。键合层1012的键合触点可以在键合界面105处与键合层1014的键合触点接触。结果，跨键合界面105的键合触点与穿过半导体层1004和1006的贯穿触点(例如，ILV/TSV)相结合可以在相邻的半导体结构104和106之间形成直接、短距离(例如，微米级)电连接。
如图16A和图16B所示，根据一些实施方式，由于第三和第二半导体结构106和104以背对背方式键合(例如，在图16A和图16B中，半导体层1006设置在第三半导体结构106的底侧，而半导体层1004设置在第二半导体结构104的顶侧)，第三和第二半导体结构106和104中的晶体管背对背设置。在一些实施方式中，半导体层1006垂直设置在第三半导体结构106中的外围电路的晶体管与键合界面105之间，并且第二半导体结构104中的外围电路的晶体管垂直设置在键合界面103与半导体层1004之间。此外，根据一些实施方式，由于第一和第二半导体结构102和104以面对面方式键合(例如，在图16A和图16B中，半导体层1002设置在第一半导体结构102的底侧，而半导体层1004设置在第二半导体结构104的顶侧)，第二半导体结构104中的外围电路的晶体管和第一半导体结构102中的存储器单元阵列面朝彼此面对面地设置。应理解，为了便于描述，图9A或图9B中的焊盘引出互连层902可以从图16A和图16B中的3D存储器装置1600和1601中省略，并且可以包括在如上文关于图9A和图9B所描述的3D存储器装置1600和1601中。
如上所述，第二和第三半导体结构104和106可以具有外围电路，该外围电路具有带有不同施加电压的晶体管。例如，第三半导体结构106可以是图4B中的包括LLV电路402(在一些示例中，以及LV电路404)的半导体结构408的一个示例，并且第二半导体结构104可以是图4B中的包括HV电路406(在一些示例中，以及LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第三和第二半导体结构106和104中的半导体层1006和1004具有不同的厚度以适应具有不同施加电压的晶体管。在一个示例中，第二半导体结构104可以包括HV电路406并且第三半导体结构106可以包括LLV电路402，并且第三半导体结构106中的半导体层1006的厚度可以小于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第三和第二半导体结构106和104中的晶体管的栅极电介质也具有不同的厚度以适应不同的施加电压。在一个示例中，第二半导体结构104可以包括HV电路406并且第三半导体结构106可以包括LLV电路402，并且第二半导体结构104中的晶体管的栅极电介质的厚度可以比第三半导体结构106中的晶体管的栅极电介质的厚度大(例如，至少5倍)。
图17A-17C示出根据本公开的各个方面的图16A和图16B中的3D存储器装置1600和1601的各种示例的侧视图。如图17A所示，作为图16A和图16B中的3D存储器装置1600和1601的一个示例，根据一些实施方式，3D存储器装置1700是包括第一半导体结构102、第二半导体结构104和第三半导体结构106的键合芯片，它们在垂直方向(例如，图17A中的y方向)上的不同面中堆叠在彼此之上。根据一些实施方式，第一和第二半导体结构102和104在其间的键合界面103处键合，并且第二和第三半导体结构104和106在其间的键合界面105处键合。
如图17A所示，第三半导体结构106可以包括具有半导体材料的半导体层1006。在一些实施方式中，半导体层1006是具有单晶硅的硅衬底。在一些实施方式中，半导体层1006是从硅衬底或SOI衬底转移并通过转移键合附接到第二半导体结构104的背面的单晶硅层。第三半导体结构106还可以包括在半导体层1006上方并与半导体层1006接触的装置层1702。在一些实施方式中，装置层1702包括第一外围电路1704和第二外围电路1706。第一外围电路1704可以包括LLV电路402，诸如I/O电路(例如，在接口316和数据总线318中)，并且第二外围电路1706可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第一外围电路1704包括与半导体层1006接触的多个晶体管1708，并且第二外围电路1706包括与半导体层1006接触的多个晶体管1710。晶体管1708和1710可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如以上关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管1708或1710包括栅极电介质，并且晶体管1708(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管1710(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管1708的电压低于施加到晶体管1710的电压。沟槽隔离(例如，STI)和掺杂区(晶体管1708和1710的阱、源极和漏极)也可以形成在半导体层1006上或中。
在一些实施方式中，第三半导体结构106还包括在装置层1702上方的互连层1712以将电信号传输到外围电路1706和1704以及从外围电路1706和1704传输电信号。如图17A所示，装置层1702(包括外围电路1704和1706的晶体管1708和1710)可以垂直设置在键合界面105和互连层1712之间。互连层1712可以包括多个互连。互连层1712中的互连可以耦合到装置层1702中的外围电路1704和1706的晶体管1708和1710。互连层1712还可以包括一个或多个ILD层，其中可以形成横向线和过孔。即，互连层1712可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1702中的装置通过互连层1712中的互连彼此耦合。例如，外围电路1704可以通过互连层1712耦合到外围电路1706。互连层1712中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1712中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层1712中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层1712的制造可以在形成第二和第三半导体结构104和106中的装置层1714和1702的高温工艺之后发生，并且与形成第一半导体结构102的高温工艺分离，所以具有Cu的互连层1712的互连可能变得可行。
如图17A所示，第二半导体结构104还可以包括一个或多个垂直延伸穿过半导体层1006的触点1723。在一些实施方式中，触点1723耦合到互连层1712中的互连。触点1723可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1723包括W。在一些实施方式中，触点1723包括由电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1006电分离。取决于半导体层1006的厚度，触点1723可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或数十微米级(例如，在1μm和100μm之间)深度的TSV。
第二半导体结构104可以在键合界面105处以背对背方式与第三半导体结构106键合。第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，作为转移键合的结果，键合界面105垂直设置在互连层1112和半导体层1004之间，转移键合从另一衬底转移半导体层1004并将半导体层1004键合到第三半导体结构106上，如下文详细描述的。在一些实施方式中，键合界面105是互连层1112和半导体层1004相遇并键合的地方。在实践中，键合界面105可以是具有一定厚度的层，其包括第三半导体结构106的互连层1112的顶表面和第二半导体结构104的半导体层1004的底表面。在一些实施方式中，电介质层(例如，氧化硅层)垂直形成在键合界面105和半导体层1004之间和/或在键合界面105和互连层1112之间，以促进半导体层1004到互连层1112上的转移键合。因此，可以理解，在一些示例中，键合界面105可以包括电介质层的表面。
第二半导体结构104可以包括在半导体层1004下方并与半导体层1004接触的装置层1714。在一些实施方式中，装置层1714包括第三外围电路1716和第四外围电路1718。第三外围电路1716可以包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且第四外围电路1718可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第三外围电路1716包括多个晶体管1720，并且第四外围电路1718也包括多个晶体管1722。晶体管1720和1722可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管1720或1722包括栅极电介质，并且晶体管1720(例如，在HV电路406中)的栅极电介质的厚度大于晶体管1722(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管1720的电压高于施加到晶体管1722的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管1720和1722的阱、源极和漏极)也可以形成在半导体层1004上或中。
此外，施加到第二和第三半导体结构104和106中的不同晶体管1720、1722、1708和1710的不同电压可以导致第二和第三半导体结构104和106之间的装置尺寸的差异。在一些实施方式中，晶体管1720(例如，在HV电路406中)的栅极电介质的厚度大于晶体管1708(例如，在LLV电路402中)的栅极电介质的厚度，因为施加到晶体管1720的电压高于施加到晶体管1708的电压。在一些实施方式中，晶体管1722(例如，在LV电路404中)的栅极电介质的厚度与晶体管1710(例如，在LV电路404中)的栅极电介质的厚度相同，因为施加到晶体管1722和晶体管1710的电压相同。在一些实施方式中，其中形成晶体管1708(例如，在LLV电路402中)的半导体层1006的厚度小于其中形成晶体管1720(例如，在HV电路406中)的半导体层1004的厚度，因为施加到晶体管1708的电压低于施加到晶体管1720的电压。
如图17A所示，第二半导体结构104还可以包括在装置层1714下方的互连层1726，以将电信号传输到外围电路1716和1718以及从外围电路1716和1718传输电信号。如图17A所示，互连层1726可以垂直位于键合界面103和装置层1714(包括外围电路1716和1718的晶体管1720和1722)之间。互连层1726可以包括耦合到装置层1714中的外围电路1716和1718的晶体管1720和1722的多个互连。互连层1726还可以包括其中可以形成互连的一个或多个ILD层。即，互连层1126可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层1714中的装置通过互连层1726中的互连彼此耦合。例如，外围电路1716可以通过互连层1726耦合到外围电路1718。互连层1726中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1726中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层1726中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
如图17A所示，第二半导体结构104还可以包括垂直延伸穿过半导体层1004的一个或多个触点1724。在一些实施方式中，触点1724耦合到互连层1726中的互连。在一些实施方式中，触点1724与触点1723接触，使得触点1723和1724将互连层1726中的互连耦合到互连层1712中的互连，以跨第二和第三半导体结构104和106之间的键合界面105并穿过半导体层1004和1006形成电连接。触点1724可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1724包括W。在一些实施方式中，触点1724包括由电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1004电分离。取决于半导体层1004的厚度，触点1724可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
如图17A所示，第二半导体结构104还可以包括在键合界面103处并且在互连层1726上方并与互连层1726接触的键合层1010。键合层1010可包括多个键合触点1011和电隔离键合触点1011的电介质。键合触点1011可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1010的键合触点1011包括Cu。键合层1010的剩余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1010中的键合触点1011和周围电介质可以用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)并且可以同时获得金属-金属(例如，Cu-到-Cu)键合和电介质-电介质(例如，SiO2-到-SiO2)键合。
如图17A所示，第一半导体结构102还可以包括在键合界面103处的键合层1008，例如，在键合界面103的相对于第二半导体结构104中的键合层1010的相对侧上的键合层1008。键合层1008可以包括多个键合触点1009和电隔离键合触点1009的电介质。键合触点1009可以包括导电材料，例如Cu。键合层1008的剩余区域可以由电介质材料形成，例如氧化硅。键合层1008中的键合触点1009和周围电介质可以用于混合键合。在一些实施方式中，键合界面103是键合层1008和1010相遇并键合的地方。在实践中，键合界面103可以是具有一定厚度的层，其包括第二半导体结构104的键合层1010的顶表面以及第一半导体结构102的键合层1008的底表面。
如图17A所示，第一半导体结构102还可以包括在键合层1008下方并与键合层1008接触的互连层1728以传输电信号。互连层1728可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1728中的互连还包括局部互连，例如位线触点和字线触点。互连层1728还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层1728中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1728中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图17A所示，第一半导体结构102可以包括存储器单元阵列，例如在互连层1728下方并与互连层1728接触的NAND存储器串208的阵列。在一些实施方式中，互连层1728垂直位于NAND存储器串208和键合界面103之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多个对，每个对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如存储器堆叠体1727。存储器堆叠体1727可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体1727中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体1727中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体1727的一个或多个阶梯结构。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，包括本文公开的任何合适的沟道结构，例如上面关于图8A-8C详细描述的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C。应理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串并且在其他示例中可以是“浮栅”类型的NAND存储器串。
如图17A所示，第一半导体结构102还可以包括设置在存储器堆叠体1727下方并与NAND存储器串208的源极接触的半导体层1002。在一些实施方式中，NAND存储器串208垂直设置在键合界面103和半导体层1002之间。半导体层1002可以包括半导体材料。在一些实施方式中，半导体层1002是具有单晶硅的减薄硅衬底，在其上形成存储器堆叠体1727和NAND存储器串208(例如，包括底部插塞沟道结构812A或侧壁插塞沟道结构812B)。应理解，在一些示例中，也可以在半导体层1002中形成沟槽隔离和掺杂区(未示出)。
如图17A所示，第三半导体结构106还可以包括在互连层1712上方并与互连层1712接触的焊盘引出互连层902。在一些实施方式中，具有晶体管1708和1710的装置层1702垂直设置在焊盘引出互连层902和半导体层1006之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘1732。焊盘引出互连层902和互连层1712可以形成在半导体层1006的同一侧。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器装置1700和外部装置之间传输电信号，例如，用于焊盘引出目的。
结果，第三和第二半导体结构106和104中的外围电路1704、1706、1716和1718可以通过包括互连层1712、1726和1728、键合层1008和1010、以及触点1723和1724的各种互连结构耦合到第一半导体结构102中的NAND存储器串208。此外，3D存储器装置1700中的外围电路1704、1706、1716和1718以及NAND存储器串208可以进一步通过焊盘引出互连层902耦合到外部装置。
应理解，在一些示例中，类似于键合界面103，键合界面105可以由混合键合产生并且因此垂直设置在两个键合层之间，每个键合层分别包括第二和第三半导体结构104和106中的键合触点。例如，如图17B所示，3D存储器装置1701可以包括分别在键合界面105处(即在键合界面105的相对侧上)的第二和第三半导体结构104和106中的键合层1012和1014。键合层1012或1014可以包括多个键合触点1013或1015和电隔离键合触点1013或1015的电介质。键合触点1013和1015可以包括导电材料，例如Cu。键合层1012或1014的剩余区域可以由电介质材料形成，例如氧化硅。键合触点1013或1015以及键合层1012或1014中的周围电介质可以用于混合键合。在一些实施方式中，键合界面105是键合层1012和1014相遇并键合的地方。实际上，键合界面105可以是具有一定厚度的层，其包括第三半导体结构106的键合层1014的顶表面和第二半导体结构104的键合层1012的底表面。触点1723可以通过跨键合界面105的键合层1012和1014的键合触点1013和1015耦合到触点1724。
还应理解，3D存储器装置的焊盘引出不限于从如图17A所示的具有晶体管1708和1710的第三半导体结构106(对应于图9A)并且可以从具有NAND存储器串208的第一半导体结构102(对应于图9B)。例如，如图17B所示，3D存储器装置1701可以包括在第一半导体结构102中的焊盘引出互连层902。焊盘引出互连层902可以与在其上形成NAND存储器串208的第一半导体结构102的半导体层1002接触。在一些实施方式中，第一半导体结构102还包括垂直延伸穿过半导体层1002的一个或多个触点1730。在一些实施方式中，触点1730将第一半导体结构102中的互连层1728中的互连耦合到焊盘引出互连层902中的接触焊盘1732，以穿过半导体层1002形成电连接。触点1730可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1730包括W。在一些实施方式中，触点1730包括由电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1002电分离。取决于半导体层1002的厚度，触点1730可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。在一些实施方式中，在图17B中，3D存储器装置1701的第三半导体结构106还包括钝化层1734，替代图17B中的焊盘引出互连层902。钝化层1734可以包括电介质材料，例如氮化硅和/或氧化硅。应理解，为了便于描述，不再重复3D存储器装置1700和1701两者中相同部件的细节(例如，材料、制造工艺、功能等)。
还应理解，第一半导体结构102中的半导体层1002的材料不限于如以上关于图17A和图17B所述的单晶硅，并且可以是任何其他合适的半导体材料。例如，如图17C所示，3D存储器装置1703可以包括在第一半导体结构102中的具有多晶硅的半导体层1002。3D存储器装置1703的与具有多晶硅的半导体层1002接触的NAND存储器串208可以包括本文公开的任何合适的与多晶硅层接触的沟道结构，例如底部开口沟道结构812C。在一些实施方式中，3D存储器装置1703的NAND存储器串208是“浮栅”类型的NAND存储器串，并且具有多晶硅的半导体层1002与“浮栅”类型的NAND存储器串接触以作为其源极板。应理解，为了便于描述，不再重复3D存储器装置1700和1703两者中相同部件的细节(例如，材料、制造工艺、功能等)。
图18A-18F示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的制造工艺。图20示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的方法2000的流程图。图18A-18F和图20中描绘的3D存储器装置的示例包括图17A-17C中描绘的3D存储器装置1700、1701和1703。将一起描述图18A-18F和图20。应理解，方法2000中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图20所示不同的顺序执行。在一个示例中，操作2002可以在操作2008之后执行或与操作2004-2008并行执行。在另一示例中，操作2010可以在操作2006和2008之前执行。
参考图20，方法2000开始于操作2002，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图18D所示，在硅衬底1824上形成诸如包括交错的导电层和电介质层的存储器堆叠体1826的堆叠结构。为了形成存储器堆叠体1826，在一些实施方式中，在硅衬底1824上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体1826，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体1826)而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体1826和硅衬底1824之间。
如图18D所示，NAND存储器串1828形成在硅衬底1824上方，每个NAND存储器串1828垂直延伸穿过存储器堆叠体1826以与硅衬底1824接触。在一些实施方式中，形成NAND存储器串1828的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体1826(或电介质堆叠体)并进入硅衬底1824中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串1828的细节可以根据NAND存储器串1828的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图18D所示，互连层1830形成在存储器堆叠体1826和NAND存储器串1828上方。互连层1830可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串1828进行电连接。在一些实施方式中，互连层1830包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1830中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、化学机械抛光(CMP)、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图18D所示的ILD层和互连可以统称为互连层1830。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图18D所示，键合层1832形成在互连层1830上方。键合层1832可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1830的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1830中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2000进行到操作2004，如图20所示，其中在第二衬底的第一侧(例如，第一表面)上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。第一侧可以是第二衬底上的其上形成装置的正面。
如图18A所示，在硅衬底1802的正面形成多个晶体管1804和1806。晶体管1804和1806可以通过多种工艺形成，所述工艺包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1802中形成掺杂区，其例如用作晶体管1804和1806的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底1802中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管1804的区域中沉积比晶体管1806的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1806的区域中的氧化硅膜的部分，晶体管1804的栅极电介质的厚度不同于晶体管1806的栅极电介质的厚度。应理解，制造晶体管1804和1806的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层1808形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图18A所示，互连层1808可以形成在晶体管1804和1806上方。互连层1808可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管1804和1806进行电连接。在一些实施方式中，互连层1808包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1808中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图18A所示的ILD层和互连可以统称为互连层1808。在一些实施方式中，互连层1808中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受后续的高温工艺。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图18A所示，键合层1822形成在互连层1808上方。键合层1822可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1808的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1808中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2000进行到操作2006，如图20所示，其中在第二衬底的与第一侧相对的第二侧(例如，第二表面)上形成半导体层。半导体层可以包括单晶硅。第二侧可以是第二衬底的背侧。在一些实施方式中，为了形成半导体层，将另一衬底和第二衬底以面对背方式键合，并且将另一衬底减薄以留下半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
在一些实施方式中，在形成半导体层之前减薄第二衬底，使得在减薄的第二衬底的第二侧上形成半导体层。如图18B所示，硅衬底1802(图18A中所示)被减薄以成为具有单晶硅的半导体层1809。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺减薄硅衬底1802。在一些实施方式中，如图18B所示，在减薄之前例如使用粘合键合将处理衬底1801(又称为载体晶片)附接到键合层1822以允许硅衬底1802上的后续背面工艺，例如减薄、接触形成和键合。
在一些实施方式中，形成穿过减薄的第二衬底的第一触点。如图18B所示，形成垂直延伸穿过半导体层1809(即，减薄的硅衬底1802)的一个或多个触点1817。触点1817可以耦合到互连层1808中的互连。触点1817可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层1809的接触孔来形成。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，触点1817可以在减薄(半导体层1809的形成，例如，在图18A中)之前形成在硅衬底1802中并且在减薄之后从硅衬底1802的背面(发生减薄的地方)暴露。
如图18B所示，在半导体层1809(即，减薄的硅衬底1802)的背面(发生变薄的一侧)上形成半导体层1810，例如单晶硅层。半导体层1810可以附接到半导体层1810的背面以在半导体层1810和半导体层1809之间垂直形成键合界面1812。在一些实施方式中，为了形成半导体层1810，使用转移键合将另一硅衬底(图18B中未示出)和半导体层1809(即，减薄的硅衬底1802)以面对背方式(将减薄的硅衬底1802上下翻转并且使形成在硅衬底1802上的诸如晶体管1804和1806的部件背离另一硅衬底)键合，从而形成键合界面1812。然后可以使用任何合适的工艺减薄另一硅衬底，以留下附接到半导体层1809(即，减薄的硅衬底1802)背面的半导体层1810。各种转移键合工艺的细节在上文关于图48A-48D和图49A-49D进行了描述，因此，为了便于描述而不再重复。
参考图20，方法2000进行到操作2008，其中在半导体层上形成第二晶体管。如图18C所示，在具有单晶硅的半导体层1810上形成多个晶体管1814和1816。晶体管1814和1816可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在半导体层1810中形成掺杂区，其例如用作晶体管1814和1816的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层1810中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管1814的区域中沉积比晶体管1816的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1816的区域中的氧化硅膜的部分，晶体管1814的栅极电介质的厚度不同于晶体管1816的栅极电介质的厚度。应理解，制造晶体管1814和1816的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层1820形成在半导体层上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图18C所示，互连层1820可以形成在晶体管1814和1816上方。互连层1820可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管1814和1816进行电连接。在一些实施方式中，互连层1820包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1820中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图18C所示的ILD层和互连可以统称为互连层1820。与互连层1808不同，在一些实施方式中，互连层1820中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在互连层1820的制造之后没有更多的高温工艺，所以使用Cu作为互连层1820中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿过半导体层并耦合到第一触点的第二触点。如图18C所示，形成一个或多个触点1818，每个触点1818垂直延伸穿过半导体层1810。触点1818可以被对准以在键合界面1812处与触点1817接触。触点1818和1817可以跨键合界面1812并穿过半导体层1810和1809耦合互连层1820和1808中的互连。可以通过首先使用图案化工艺(例如，电介质层中电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层1810并在键合界面1812处与触点1817对准的接触孔来形成触点1818。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法2000进行到操作2010，如图20所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图18E所示，在去除处理衬底1801(例如，图18C中所示)以暴露键合层1822之后，将减薄的硅衬底1802(即，半导体层1809)及其上形成的部件(例如，晶体管1804和1806)上下翻转。面朝下的键合层1822与面朝上的键合层1832键合，即以面对面方式键合，从而形成键合界面1834。即，减薄的硅衬底1802及其上形成的部件可以与硅衬底1824及其上形成的部件以面对面方式键合，使得键合层1822中的键合触点在键合界面1834处与键合层1832中的键合触点接触。晶体管1806和1804以及NAND存储器串1828可以在键合之后面向彼此。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图18E未示出，但应理解，在一些示例中，硅衬底1824及其上形成的部件(例如，存储器堆叠体1826和NAND存储器串1828)可以上下翻转，并且面朝下的键合层1832可以与面朝上的键合层1822键合，即，以面对面方式键合，从而也形成键合界面1834。
作为例如混合键合的键合的结果，键合界面1834的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层1832中的键合触点和键合层1822中的键合触点对准并且彼此接触，使得存储器堆叠体1826和穿过其形成的NAND存储器串1828可以通过跨键合界面1834的键合的键合触点而耦合到晶体管1814、1816、1804和1806。应理解，在一些示例中，键合层可以形成在互连层1820上方而不是互连层1808上方，并且减薄的硅衬底1802及其上形成的部件可以与硅衬底1824及其上形成的部件以背对面方式键合，使得晶体管1816和1814以及NAND存储器串1828在键合之后可以彼此面对。
应理解，在一些示例中，操作2010可以在操作2006和2008之前执行。即，在操作2002处的在第一衬底上形成NAND存储器串阵列以及操作2004处的在第二衬底的第一侧上形成第一晶体管之后(操作2002和2004可以并行执行)，方法2000可以进行到操作2010以将第一衬底和第二衬底以面对面方式键合。方法2000然后可以进行到操作2006以在第二衬底的第二侧上形成半导体层和操作2008以在半导体层上形成第二晶体管。因此，由于键合的第一衬底(例如，图18D中的硅衬底1824)在执行操作2006和2008时可以用作基底衬底，所以可能不需要处理衬底(例如，图18B中的处理衬底1801)的附接以简化工艺。
方法2000跳过可选操作2012并进行到操作2014，如图20所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在第二晶体管上方。如图18F所示，在互连层1820以及半导体层1810上的晶体管1814和1816上方形成焊盘引出互连层1836。焊盘引出互连层1836可以包括在一个或多个ILD层中形成的互连，例如接触焊盘1838。接触焊盘1838可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，为了在第一衬底上形成焊盘引出互连层，在操作2010之后，方法2000进行到可选操作2012，如图20所示，其中将第一衬底减薄。应理解，虽然未示出，但是在一些示例中，可以使用包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺将硅衬底1824减薄以成为具有单晶硅的半导体层。在减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，可以形成垂直延伸穿过减薄的硅衬底1824的触点。应理解，在一些示例中，触点可以在减薄之前形成在硅衬底1824中并且在减薄之后从硅衬底1824的背面(发生减薄的地方)暴露。
方法2000进行到操作2014，如图20所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第一衬底上。应理解，虽然未示出，但是在一些示例中，可以在减薄的硅衬底1824上形成具有接触焊盘的焊盘引出互连层。
图19A-19F示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的另一种制造工艺。图21示出根据本公开的一些方面的用于形成图16A和图16B中的3D存储器装置的另一种方法2100的流程图。图19A-19F和图21中描绘的3D存储器装置的示例包括图17A-17C中描绘的3D存储器装置1700、1701和1703。将一起描述图19A-19F和图21。应理解，方法2100中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图21所示不同的顺序执行。在一个示例中，操作2102、2104和2106可以并行执行。在另一示例中，操作2110可以在操作2108之前执行。
参考图21，方法2100开始于操作2102，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图19A所示，在硅衬底1902上形成诸如包括交错的导电层和电介质层的存储器堆叠体1904的堆叠结构。为了形成存储器堆叠体1904，在一些实施方式中，在硅衬底1902上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体1904，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体1904而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体1904和硅衬底1902之间。
如图19A所示，NAND存储器串1906形成在硅衬底1902上方，每个NAND存储器串1906垂直延伸穿过存储器堆叠体1904以与硅衬底1902接触。在一些实施方式中，形成NAND存储器串1906的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体1904(或电介质堆叠体)并进入硅衬底1902中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串1906的细节可以根据NAND存储器串1906的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图19A所示，互连层1908形成在存储器堆叠体1904和NAND存储器串1906上方。互连层1908可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串1906进行电连接。在一些实施方式中，互连层1908包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1908中的互连可包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图19A所示的ILD层和互连可以统称为互连层1908。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图19A所示，键合层1910形成在互连层1308上方。键合层1910可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1908的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1908中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2100进行到操作2104，如图21所示，其中在第二衬底上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图19B所示，在硅衬底1912上形成多个晶体管1914和1916。晶体管1914和1916可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1912中形成掺杂区，其例如用作晶体管1914和1916的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底1912中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管1914的区域中沉积比晶体管1916的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1916的区域中的氧化硅膜的部分，晶体管1914的栅极电介质的厚度不同于晶体管1916的栅极电介质的厚度。应理解，制造晶体管1914和1916的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层1918形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图19B所示，互连层1918可以形成在晶体管1914和1916上方。互连层1918可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管1914和1916进行电连接。在一些实施方式中，互连层1918包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1918中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图19B所示的ILD层和互连可以统称为互连层1918。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图19B所示，键合层1920形成在互连层1918上方。键合层1920可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1918的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层1918中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2100进行到操作2106，如图21所示，其中在第三衬底上形成第二晶体管。第三衬底可以是具有单晶硅的硅衬底。在一些实施方式中，并行执行操作2102、2104和2106中的任何两个或全部以减少处理时间。
如图19C所示，在硅衬底1922上形成多个晶体管1924和1926。晶体管1924和1926可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在硅衬底1922中形成掺杂区，其例如用作晶体管1924和1926的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底1922中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管1924的区域中沉积比晶体管1926的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1926的区域中的氧化硅膜的部分，晶体管1924的栅极电介质的厚度不同于晶体管1926的栅极电介质的厚度。应理解，制造晶体管1924和1926的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层1928形成在第三衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图19C所示，互连层1928可以形成在晶体管1924和1926上方。互连层1928可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管1924和1926进行电连接。在一些实施方式中，互连层1928包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1928中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图19C所示的ILD层和互连可以统称为互连层1928。
在一些实施方式中，第二衬底或第三衬底中的至少一个被减薄。如图19D所示，硅衬底1912(图19B所示)被减薄以成为具有单晶硅的半导体层1935。类似地，硅衬底1922(图19C所示)被减薄以成为具有单晶硅的半导体层1923。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底1912或1922。在一些实施方式中，如图19D所示，在减薄之前例如使用键合粘合将处理衬底1901附接到键合层1920并将处理衬底1903附接到互连层1928以允许硅衬底1912和1922上的后续背面工艺，例如减薄、接触形成和键合。
在一些实施方式中，形成穿过减薄的第二衬底的第一触点。在一些实施方式中，形成穿过减薄的第三衬底的第二触点，使得在键合减薄的第三和第二衬底之后，第二触点耦合到第一触点。如图19D所示，形成一个或多个触点1936，每个触点1936垂直延伸穿过半导体层1935(即，减薄的硅衬底1912)。接触1936可以耦合到互连层1918中的互连。类似地，形成一个或多个触点1937，每个触点1937垂直延伸穿过半导体层1923(即，减薄的硅衬底1922)。触点1937可以耦合到互连层1928中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层1923或1935的接触孔来形成触点1937或1936。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，触点1936可以在减薄(半导体层1935的形成，例如，在图19B中)之前形成在硅衬底1912中并且在减薄之后从硅衬底1912的背面(发生减薄的地方)暴露。类似地，触点1937可以在减薄(半导体层1923的形成，例如，在图19C中)之前形成在硅衬底1922中并且在减薄之后从硅衬底1922的背面(发生减薄的地方)暴露。
在一些实施方式中，第三键合层形成在减薄的第二衬底的与形成晶体管的第一侧相对的第二侧上，并且第四键合层形成在减薄的第三衬底的与形成晶体管的第一侧相对的第二侧上。第三键合层可以包括多个第三键合触点，并且第四键合层可以包括多个第四键合触点。如图19D所示，在半导体层1935(即，减薄的硅衬底1912)的背面上形成键合层1939，并且在半导体层1923(即，减薄的硅衬底1922)的背面上形成键合层1941。键合层1939或1941可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在半导体层1935或1923的表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与触点1936和1937接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2100进行到操作2108，如图21所示，其中将第三衬底和第二衬底以背对背方式键合。在键合第三衬底和第二衬底之后，第三键合层中的第三键合触点可以在第一键合界面处与第四键合层中的第四键合触点接触。键合可以包括混合键合。
如图19D所示，将减薄的硅衬底1922(即，半导体层1923)及其上形成的部件(例如，晶体管1924和1926)上下翻转。面朝上的减薄的硅衬底1922的背面上的键合层1941与面朝下的减薄的硅衬底1912的背面上的键合层1939键合，即以背对背方式键合，从而形成键合界面1940。即，减薄的硅衬底1922及其上形成的部件可以与减薄的硅衬底1912及其上形成的部件以背对背方式键合，使得键合层1941中的键合触点在键合界面1940处与键合层1939中的键合触点接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图13D未示出，但是应理解，在一些示例中，减薄的硅衬底1912及其上形成的部件(例如，晶体管1914和1916)可以上下翻转，并且面朝上的键合层1939可以与面朝下的键合层1941键合，即，以背对背方式键合，从而也形成键合界面1940。
作为例如混合键合的键合的结果，键合界面1940的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层1939中的键合触点和键合层1941中的键合触点对准并且彼此接触，使得触点1936可以耦合到触点1937，并且晶体管1924和1926可以通过跨键合界面1940的键合的键合触点以及触点1936和1937耦合到晶体管1914和1916。应理解，在一些示例中，可以执行阳极键合或熔合键合，而不是混合键合，以在键合界面1940处以背对背方式键合减薄的硅衬底1912和1922(以及其上形成的部件)而无需键合层1939和/或键合层1941中的键合触点。
方法2100进行到操作2110，如图21所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在第一键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图19E所示，附接到键合层1920的处理衬底1901(图19D所示)被去除并且暴露键合层1920，并且硅衬底1902及其上形成的部件(例如，存储器堆叠体1904和穿过其形成的NAND存储器串1906)被上下翻转。面朝下的键合层1910与面朝上的键合层1920键合，即以面对面方式键合，从而形成键合界面1932。也就是说，硅衬底1902及其上形成的部件可以以面对面方式与减薄的硅衬底1912(即，半导体层1935)及其上形成的部件键合，使得键合层1910中的键合触点在键合界面1932处与键合层1920中的键合触点接触。晶体管1914和1916以及NAND存储器串1906在键合之后可以彼此面对。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图19E未示出，但应理解，在一些示例中，减薄的硅衬底1912及其上形成的部件(例如，晶体管1914和1916)可以上下翻转，并且面朝下的键合层1920可以与面朝上的键合层1910键合，即，以面对面方式键合，从而也形成键合界面1932。
作为例如混合键合的键合的结果，键合界面1932的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层1910中的键合触点和键合层1920中的键合触点对准并且彼此接触，使得存储器堆叠体1904和穿过其形成的NAND存储器串1906可以通过跨键合界面1932的键合的键合触点而耦合到晶体管1914和1916。应理解，在一些示例中，键合层可以形成在互连层1928上方，而不是在互连层1918上方，并且减薄的硅衬底1922(即，半导体层1923)及其上形成的部件可以与硅衬底1902及其上形成的部件以面对面方式键合，使得晶体管1926和1924以及NAND存储器串1906在键合之后可以彼此面对。
应理解，在一些示例中，操作2110可以在操作2108之前执行。也就是说，在操作2102处的在第一衬底上形成NAND存储器串阵列、在操作2104处的在第二衬底上形成第一晶体管、以及在操作2106处的在第三衬底上形成第二晶体管之后(操作2102、2104和2106可以并行执行)，方法2100可以执行操作2110以将第一和第二衬底以面对面方式键合。然后方法2100可以进行到操作2108以将第三和第二衬底以背对背方式键合。因此，由于键合的第一衬底(例如，图19A中的硅衬底1902)在执行操作2108时可以用作基底衬底，所以可以跳过载体衬底(例如，图19D中的载体衬底1901)的附接以简化工艺。
方法2100进行到可选操作2112，如图21所示，其中将第一衬底减薄。如图19F所示，硅衬底1902(图19E所示)被减薄以成为具有单晶硅的半导体层1934。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底1902。
方法2100进行到操作2114，如图21所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第一衬底上。如图19F所示，在半导体层1934(减薄的硅衬底1902)上形成焊盘引出互连层1948。焊盘引出互连层1948可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1938。接触焊盘1938可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过半导体层1934的触点1944。触点1944可以将焊盘引出互连层1948中的接触焊盘1938耦合到互连层1908中的互连。在一些实施方式中，附接到互连层1928的处理衬底1903(例如，图19E中所示)被去除以暴露互连层1928，然后通过使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积诸如氮化硅的电介质材料来在互连层1928上形成钝化层1942。应理解，在一些示例中，触点1944可以在减薄(半导体层1934的形成，例如，在图19A中)之前形成在硅衬底1902中，并且在减薄之后从硅衬底1902的背面(发生减薄的地方)暴露。
在一些实施方式中，在操作2110之后，跳过可选操作2112，并且方法2100进行到操作2114，如图21所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在第二晶体管上方。尽管未在图19F中示出，应理解，在一些示例中，在去除处理衬底1903之后，可以在互连层1908以及晶体管1926和1924上方形成具有接触焊盘的焊盘引出互连层。进一步应理解，在一些示例中，第一衬底(例如，硅衬底1902或减薄之后的半导体层1934)可以以与上面关于图12G和图12H描述的类似的方式被去除并替换为具有多晶硅的半导体层。
图22A和22B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。3D存储器装置2200和2201可以是图9A和图9B中的3D存储器装置900和901的示例。如图22A所示，3D存储器装置2200可以包括堆叠的第一、第二和第三半导体结构102、104和106。在一些实施方式中，3D存储器装置2200的一侧上的第一半导体结构102包括半导体层1002和垂直位于半导体层1002和键合界面103之间的存储器单元阵列。存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)阵列，并且NAND存储器串阵列的源极可以与半导体层1002接触(例如，如图8A-8C所示)。半导体层1002可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)或多晶硅(例如，沉积层)，例如，这取决于NAND存储器串的沟道结构的类型(例如，底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)。
在一些实施方式中，3D存储器装置2200中间的第二半导体结构104包括半导体层1004、键合层1012、以及存储器单元阵列的垂直位于半导体层1004和键合层1012之间的一些外围电路。在一些实施方式中，半导体层1004垂直设置在键合界面103和第二半导体结构104的外围电路之间。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。半导体层1004可以包括半导体材料，例如单晶硅(例如，从硅衬底或SOI衬底转移的层)。应理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，在其上形成晶体管的半导体层1004可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。第一和第二半导体结构102和104之间的键合界面103可以由转移键合产生。跨键合界面103并穿过垂直位于第一和第二半导体结构102和104之间的半导体层1004的贯穿触点(例如，ILV/TSV)可以在相邻半导体结构102和104之间形成直接、短距离(例如，亚微米级)电连接。键合层1012可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如混合键合。
在一些实施方式中，3D存储器装置2200的另一侧上的第三半导体结构106包括半导体层1006、键合层1014、以及存储器单元阵列的垂直位于半导体层1006和键合层105之间的一些外围电路。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1006接触。半导体层1006可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)。应理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，其上形成晶体管的半导体层1006可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。类似于键合层1012，键合层1014还可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如混合键合。根据一些实施方式，键合界面105垂直位于键合层1012和1014之间并且分别与键合层1012和1014接触。即，键合层1012和1014可以设置在键合界面105的相对侧上，并且键合层1012的键合触点可以在键合界面105处与键合层1014的键合触点接触。因此，跨键合界面105的大量(例如，数百万个)键合触点可以在相邻的半导体结构102和104之间形成直接、短距离(例如，微米级)电连接。
应理解，在一些示例中，第一和第二半导体结构102和104还可以包括分别设置在键合界面103的相对侧上的键合层1008和1010，如图22B所示。在图22B中，3D存储器装置2201的第二半导体结构104可以在其两侧上包括两个键合层1010和1012，并且键合层1010可以垂直设置在半导体层1004和键合界面103之间。3D存储器装置2201的第一半导体结构102可以包括垂直设置在键合界面103和半导体层1002之间的键合层1008。每个键合层1008或1010可以包括导电键合触点(未示出)和电隔离键合触点的电介质。键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，跨键合界面103的键合触点与穿过半导体层1004的贯穿触点(例如，ILV/TSV)相结合可以在相邻的半导体结构102和104之间形成直接、短距离(例如，微米级)电连接。
如图22A和图22B所示，根据一些实施方式，由于第三和第二半导体结构106和104以面对面方式键合(例如，在图22A和图22B中，半导体层1006设置在第三半导体结构106的底侧，而半导体层1004设置在第二半导体结构104的顶侧)，第三半导体结构106中的晶体管和第二半导体结构104中的晶体管彼此面对。在一些实施方式中，半导体层1004垂直设置在第二半导体结构104中的外围电路的晶体管和键合界面103之间，并且第三半导体结构106中的外围电路的晶体管垂直设置在键合界面105和半导体层1006之间。此外，根据一些实施方式，由于第一和第二半导体结构102和104以面对背方式键合(例如，在图22A和图22B中，半导体层1002和1004分别设置在第一和第二半导体结构102和104的顶侧)，第二半导体结构104中的外围电路的晶体管和第一半导体结构102中的存储器单元阵列面向相同的方向(例如，图22A和图22B中的负y方向)。应理解，为了便于说明，图9A或图9B中的焊盘引出互连层902可以从图22A和图22B中的3D存储器装置2200和2201中省略，并且可以被包括在如以上关于图9A和图9B所描述的3D存储器装置2200和2201中。
如上所述，第二和第三半导体结构104和106可以具有外围电路，该外围电路具有带有不同施加电压的晶体管。例如，第二半导体结构104可以是图4B中的包括LLV电路402(在一些示例中，以及LV电路404)的半导体结构408的一个示例，并且第三半导体结构106可以是图4B中的包括HV电路406(在一些示例中，以及LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第三和第二半导体结构106和104中的半导体层1006和1004具有不同的厚度以适应具有不同施加电压的晶体管。在一个示例中，第三半导体结构106可以包括HV电路406并且第二半导体结构104可以包括LLV电路402，并且第三半导体结构106中的半导体层1006的厚度可以大于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第三和第二半导体结构106和104中的晶体管的栅极电介质也具有不同的厚度以适应不同的施加电压。在一个示例中，第三半导体结构106可以包括HV电路406并且第二半导体结构104可以包括LLV电路402，并且第三半导体结构106中的晶体管的栅极电介质的厚度可以比第二半导体结构104中的晶体管的栅极电介质的厚度大(例如，至少5倍)。
图23A-23C示出根据本公开的各个方面的图22A和图22B中的3D存储器装置2200和2201的各种示例的侧视图。如图23A所示，作为图22A和图22B中的3D存储器装置2200和2201的一个示例，根据一些实施方式，3D存储器装置2300是包括在垂直方向(例如，图23A中的y方向)上的不同平面中堆叠在彼此之上的第一半导体结构102、第二半导体结构104和第三半导体结构106的键合芯片。根据一些实施方式，第一和第二半导体结构102和104在其间的键合界面103处键合，并且第二和第三半导体结构104和106在其间的键合界面105处键合。
如图23A所示，第三半导体结构106可以包括具有半导体材料的半导体层1006。在一些实施方式中，半导体层1006是具有单晶硅的硅衬底。第三半导体结构106还可以包括在半导体层1006上方并与半导体层1006接触的装置层2302。在一些实施方式中，装置层2302包括第一外围电路2304和第二外围电路1106。第一外围电路2304可以包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且第二外围电路2306可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第一外围电路2304包括与半导体层1006接触的多个晶体管2308，并且第二外围电路2306包括与半导体层1006接触的多个晶体管2310。晶体管2308和2310可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如以上关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管2308或2310包括栅极电介质，并且晶体管2308(例如，在HV电路406中)的栅极电介质的厚度大于晶体管2310(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管2308的电压高于施加到晶体管2310的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管2308和2310的阱、源极和漏极)也可以形成在半导体层1006上或中。
在一些实施方式中，第三半导体结构106还包括在装置层2302上方的互连层2312以将电信号传输到外围电路2306和2304以及从外围电路2306和2304传输电信号。如图23A所示，互连层2312可以垂直位于键合界面105和装置层2302(包括外围电路2304和2306的晶体管2308和2310)之间。互连层2312可以包括多个互连，例如MEOL互连和BEOL互连。互连层2312中的互连可以耦合到装置层2302中的外围电路2304和2306的晶体管2308和2310。互连层2312还可以包括其中可以形成横向线和过孔的一个或多个ILD层。即，互连层2312可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层2302中的装置通过互连层2312中的互连彼此耦合。例如，外围电路2304可以通过互连层2312耦合到外围电路2306。互连层2312中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2312中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层2312中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层2312的制造可以与形成第一和第二半导体结构102和104的高温工艺分离，所以互连层2312的具有Cu的互连可能变得可行。
如图23A所示，第三半导体结构106还可以包括在键合界面105处并且在互连层2312上方并与互连层2312接触的键合层1014。键合层1014可以包括多个键合触点1015和电隔离键合触点1015的电介质。键合触点1015可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1014的键合触点1015包括Cu。键合层1014的剩余区域可以由电介质形成，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1014中的键合触点1015和周围电介质可以用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)并且可以同时获得金属-金属(例如，Cu-到-Cu)键合和电介质-电介质(例如，SiO2-到-SiO2)键合。
如图23A所示，第二半导体结构104还可以包括在键合界面105处的键合层1012，例如，在键合界面105的相对于第三半导体结构106中的键合层1014的相对侧上的键合层1012。键合层1012可以包括多个键合触点1013和电隔离键合触点1013的电介质。键合触点1013可以包括导电材料，例如Cu。键合层1012的剩余区域可以由诸如氧化硅的电介质材料形成。键合层1012中的键合触点1013和周围电介质可以用于混合键合。在一些实施方式中，键合界面105是键合层1014和1012相遇并键合的地方。在实践中，键合界面105可以是具有一定厚度的层，其包括第三半导体结构106的键合层1014的顶表面和第二半导体结构104的键合层1012的底表面。
如图23A所示，第二半导体结构104还包括在键合层1012上方并与键合层1012接触的互连层2326以传输电信号。互连层2326可以包括多个互连，例如MEOL互连和BEOL互连。互连层2326还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层2326中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2326中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层2326中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺所描述的，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但由于互连层2326的制造可以在形成第一半导体结构102中的部件(例如，NAND存储器串208)和第二半导体结构104中的装置层2314中的部件的高温工艺之后发生，并且与形成第三半导体结构106的高温工艺分离，所以互连层2326的具有Cu的互连可能变得可行。
如图23A所示，第二半导体结构104还可以包括在互连层2326上方并与互连层2326接触的装置层2314。在一些实施方式中，装置层2314包括第三外围电路2316和第四外围电路2318。在一些实施方式中，装置层2314中的装置通过互连层2326中的互连彼此耦合。例如，外围电路2316可以通过互连层2326耦合到外围电路2318。第三外围电路2316可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第四外围电路2318可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第三外围电路2316包括多个晶体管2320，并且第四外围电路2318也包括多个晶体管2322。晶体管2320和2322可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管2320或2322包括栅极电介质，并且晶体管2320(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管2322(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管2320的电压低于施加到晶体管2322的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管2320和2322的阱、源极和漏极)也可以形成在半导体层1004上或中。
此外，施加到第二和第三半导体结构104和106中的不同的晶体管2320、2322、2308和2310的不同的电压可能导致第二和第三半导体结构104和106之间的装置尺寸的差异。在一些实施方式中，晶体管2308(例如，在HV电路406中)的栅极电介质的厚度大于晶体管2320(例如，在LLV电路402中)的栅极电介质的厚度，因为施加到晶体管2308的电压高于施加到晶体管2320的电压。在一些实施方式中，晶体管2322(例如，在LV电路404中)的栅极电介质的厚度与晶体管2310(例如，在LV电路404中)的栅极电介质的厚度相同，因为施加到晶体管2322和晶体管2310的电压相同。在一些实施方式中，其中形成晶体管2308(例如，在HV电路406中)的半导体层1006的厚度大于其中形成晶体管2320(例如，在LLV电路402中)的半导体层1004的厚度，因为施加到晶体管2308的电压高于施加到晶体管2320的电压。
第一半导体结构102可以在键合界面103处以面对背方式键合在第二半导体结构104的顶部上。如图23A所示，第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是从硅衬底或SOI衬底转移并通过转移键合附接到第一半导体结构102的顶表面的单晶硅层。在一些实施方式中，作为转移键合的结果，键合界面103垂直设置在第一半导体结构102的互连层2328和半导体层1004之间，该转移键合从另一衬底转移半导体层1004并将半导体层1004键合到第一半导体结构102上，如下面详细描述的。在一些实施方式中，键合界面103是互连层2328和半导体层1004相遇并键合的地方。在实践中，键合界面103可以是具有一定厚度的层，其包括第一半导体结构102的互连层2328的底表面和第二半导体结构104的半导体层1004的顶表面。在一些实施方式中，电介质层(例如，氧化硅层)垂直形成在键合界面103和半导体层1004之间和/或键合界面103和互连层2328之间，以促进半导体层1004到互连层2328上的转移键合。因此，应理解，在一些示例中，键合界面103可以包括电介质层的表面。
如图23A所示，第二半导体结构104还可以包括一个或多个垂直延伸穿过半导体层1004的触点2324。触点2324可以进一步垂直延伸穿过键合界面103以与互连层2328中的互连接触。在一些实施方式中，触点2324耦合到互连层2326中的互连。触点2324可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2324包括W。在一些实施方式中，触点2324包括由电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1004电分离。取决于半导体层1004的厚度，触点2324可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
如图23A所示，第一半导体结构102还可以包括在键合界面103的相对于半导体层1004的相对侧上的互连层2328以传输电信号。互连层2328可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2328中的互连还包括局部互连，例如位线触点和字线触点。穿过半导体层1004的触点2324可以将互连层2328中的互连耦合到互连层2326中的互连。互连层2328还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层2328中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2328中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图23A所示，第一半导体结构102可以包括存储器单元阵列，例如在互连层2328上方并与互连层2328接触的NAND存储器串208的阵列。在一些实施方式中，互连层2328垂直位于NAND存储器串208和键合界面103之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多个对，每个对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也被称为堆叠结构，例如存储器堆叠体2327。存储器堆叠体2327可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体2327中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体2327中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体2327的一个或多个阶梯结构。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，其包括本文公开的任何合适的沟道结构，例如上面关于图8A-8C详细描述的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C。应理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串，并且在其他示例中可以是“浮栅”类型的NAND存储器串。
如图23A所示，第一半导体结构102还可以包括设置在存储器堆叠体2327上方并与NAND存储器串208的源极接触的半导体层1002。在一些实施方式中，NAND存储器串208垂直设置在键合界面103和半导体层1002之间。半导体层1002可以包括半导体材料。在一些实施方式中，半导体层1002是具有单晶硅的减薄硅衬底，在其上形成存储器堆叠体2327和NAND存储器串208(例如，包括底部插塞沟道结构812A或侧壁插塞沟道结构812B)。应理解，在一些示例中，也可以在半导体层1002中形成沟槽隔离和掺杂区(未示出)。
如图23A所示，第一半导体结构102还可以包括在半导体层1002上方并与半导体层1002接触的焊盘引出互连层902。在一些实施方式中，半导体层1002垂直设置在焊盘引出互连层902和NAND存储器串208之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘2332。焊盘引出互连层902和互连层2328可以形成在半导体层1002的相对侧上。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器装置2300和外部装置之间传输电信号，例如，用于焊盘引出目的。
如图11A所示，第一半导体结构102还可以包括垂直延伸穿过半导体层1002的一个或多个触点2330。在一些实施方式中，触点2330将互连层2328中的互连耦合到焊盘引出互连层902中的接触焊盘2332以穿过半导体层1002形成电连接。触点2330可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点1130包括W。在一些实施方式中，触点2330包括由电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1002电分离。取决于半导体层1002的厚度，触点2330可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
结果，第三和第二半导体结构106和104中的外围电路2304、2306、2316和2318可以通过包括互连层2312、2326和2328、键合层1014和1012以及触点2324的各种互连结构耦合到第一半导体结构102中的NAND存储器串208。此外，3D存储器装置2300中的外围电路2304、2306、2316和2318以及NAND存储器串208可以进一步通过触点2330和焊盘引出互连层902耦合到外部装置。
应理解，第一半导体结构102中的半导体层1002的材料不限于如以上关于图23A所描述的单晶硅，并且可以是任何其他合适的半导体材料。例如，如图23B所示，3D存储器装置2301可以包括在第一半导体结构102中的具有多晶硅的半导体层1002。3D存储器装置2301的与具有多晶硅的半导体层1002接触的NAND存储器串208可以包括本文公开的任何合适的与多晶硅层接触的沟道结构，例如底部开口沟道结构812C。在一些实施方式中，3D存储器装置2301的NAND存储器串208是“浮栅”类型的NAND存储器串，并且具有多晶硅的半导体层1002与“浮栅”类型的NAND存储器串接触以作为其源极板。应理解，为了便于描述，不再重复3D存储器装置2300和2301中相同部件的细节(例如，材料、制造工艺、功能等)。
还应理解，3D存储器装置的焊盘引出不限于从图23A和图23B所示的具有NAND存储器串208的第一半导体结构102(对应于图9B)，并且可以从具有外围电路2304的第三半导体结构106(对应于图9A)。例如，如图23C所示，3D存储器装置2303可以包括在第三半导体结构106中的焊盘引出互连层902。焊盘引出互连层902可以与第三半导体结构106的其上形成外围电路2304的晶体管2308的半导体层1006接触。在一些实施方式中，第三半导体结构106还包括垂直延伸穿过半导体层1006的一个或多个触点2334。在一些实施方式中，触点2334将第三半导体结构106中的互连层2312中的互连耦合到焊盘引出互连层902中的接触焊盘2332以形成穿过半导体层1006的电连接。触点2334可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2334包括W。在一些实施方式中，触点2334包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1006电分离。取决于半导体层1006的厚度，触点2334可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。应理解，为了便于描述，不再重复3D存储器装置2300和2303中相同部件的细节(例如，材料、制造工艺、功能等)。
还应理解，在一些示例中，类似于键合界面105，键合界面103可以由混合键合产生并且因此垂直设置在两个键合层之间，每个键合层包括分别在第二和第三半导体结构104和106中的键合触点。例如，如图23C所示，3D存储器装置2303可以包括在键合界面103处(即在键合界面103的相对侧上)的分别在第一和第二半导体结构102和104中的键合层1008和1010。键合层1008或1010可以包括多个键合触点1009或1011和电隔离键合触点1009或1011的电介质。键合触点1009和1011可以包括导电材料，例如Cu。键合层1008或1010的剩余区域可以由诸如氧化硅的电介质材料形成。键合层1008或1010中的键合触点1009和1011以及周围电介质可以用于混合键合。在一些实施方式中，键合界面103是键合层1008和1010相遇并键合的地方。在实践中，键合界面103可以是具有一定厚度的层，其包括第二半导体结构104的键合层1010的顶表面和第一半导体结构102的键合层1008的底表面。触点2324可以耦合到键合触点1011，并且互连层2328可以耦合到键合触点1009。
图24A-24F示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的制造工艺。图26示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的方法2600的流程图。图24A-24F和图26中描绘的3D存储器装置的示例包括图23A-23C中描绘的3D存储器装置2300、2301和2303。将一起描述图24A-24F和图26。应理解，方法2600中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图26所示不同的顺序执行。例如，操作2602可以在操作2608之后执行或与操作2604-2608并行执行。
参考图26，方法2600开始于操作2602，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图24A所示，在硅衬底2424上形成诸如包括交错的导电层和电介质层的存储器堆叠体2426的堆叠结构。为了形成存储器堆叠体2426，在一些实施方式中，在硅衬底2424上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体2426，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体2426，而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体2426和硅衬底2424之间。
如图24A所示，NAND存储器串2428形成在硅衬底2424上方，每个NAND存储器串2428垂直延伸穿过存储器堆叠体2426以与硅衬底2424接触。在一些实施方式中，形成NAND存储器串2428的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体2426(或电介质堆叠体)并进入硅衬底2424中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串2428的细节可以根据NAND存储器串2428的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图24A所示，互连层2430形成在存储器堆叠体2426和NAND存储器串2428上方。互连层2430可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串2428进行电连接。在一些实施方式中，互连层2430包括多个ILD层和其中以多种工艺形成的互连。例如，互连层2430中的互连可包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图24A所示的ILD层和互连可以统称为互连层2430。
方法2600进行到操作2604，如图26所示，其中在NAND存储器串阵列上方形成半导体层。半导体层可以包括单晶硅。在一些实施方式中，为了形成半导体层，将另一衬底和第二衬底以面对面方式键合，并且减薄另一衬底以留下半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
如图24B所示，在互连层2430和NAND存储器串2428上方形成半导体层2410，例如单晶硅层。半导体层2410可以附接在互连层2430上方以在半导体层2410和互连层2430之间垂直形成键合界面2412。在一些实施方式中，为了形成半导体层2410，使用转移键合将另一硅衬底(图24B中未示出)和硅衬底2424以面对面方式(使形成在硅衬底2424上的诸如NAND存储器串2428的部件面向另一硅衬底)键合，从而形成键合界面2412。然后可以使用任何合适的工艺减薄另一硅衬底，以留下附接在互连层2430上方的半导体层2410。在上面关于图48A-48D和图49A-49D描述了各种转移键合工艺的细节，因此，为了便于描述而不再重复。
参考图26，方法2600进行到操作2606，其中在半导体层上形成第一晶体管。如图24C所示，在具有单晶硅的半导体层2410上形成多个晶体管2414和2416。晶体管2414和2416可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在半导体层2410中形成掺杂区，其用作例如晶体管2414和2416的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层2410中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管2414的区域中沉积比晶体管2416的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2416的区域中的氧化硅膜的部分，晶体管2414的栅极电介质的厚度不同于晶体管2416的栅极电介质的厚度。应理解，制造晶体管2414和2416的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层2420形成在半导体层上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图24C所示，互连层2420可以形成在晶体管2414和2416上方。互连层2420可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管2414和2416进行电连接。在一些实施方式中，互连层2420包括多个ILD层和其中以多种工艺形成的互连。例如，互连层2420中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图24C所示的ILD层和互连可以统称为互连层2420。在一些实施方式中，互连层2420中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在互连层2420的制造之后不再有高温工艺，所以使用Cu作为互连层2420中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿过半导体层的触点。如图24C所示，形成一个或多个触点2418，每个触点2418垂直延伸穿过半导体层2410。触点2418可以进一步垂直延伸穿过键合界面2412以与互连层2430中的互连接触。触点2418可以耦合互连层2420和2430中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层2410的接触孔来形成触点2418。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图24C所示，键合层2422形成在互连层2420上方。键合层2422可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层1220的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层2420中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2600进行到操作2608，如图26所示，其中在第二衬底上形成第二晶体管。第二衬底可以是具有单晶硅的硅衬底。如图24D所示，在硅衬底2402上形成多个晶体管2404和2406。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管2404和2406。在一些实施方式中，通过离子注入和/或热扩散在硅衬底2402中形成掺杂区，其例如用作晶体管2404和2406的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底2402中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管2404的区域中沉积比晶体管2406的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2406的区域中的氧化硅膜的部分，晶体管2404的栅极电介质的厚度不同于晶体管2406的栅极电介质的厚度。应理解，制造晶体管2404和2406的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层2408形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图24D所示，互连层2408可以形成在晶体管2404和2406上方。互连层2408可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管2404和2406进行电连接。在一些实施方式中，互连层2408包括多个ILD层和其中以多种工艺形成的互连。例如，互连层2408中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图24D所示的ILD层和互连可以统称为互连层2408。在一些实施方式中，互连层2408中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在互连层2408的制造之后没有更多的高温工艺，因此使用Cu作为互连层2408中的互连的导电材料可能变得可行。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图24D所示，键合层2432形成在互连层2408上方。键合层2432可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层2408的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层2408中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2600进行到操作2610，如图26所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图24E所示，将硅衬底2424及其上形成的部件(例如，存储器堆叠体2426、NAND存储器串2428以及晶体管2416和2414)上下翻转。面朝下的键合层2422与面朝上的键合层2432键合，即以面对面方式键合，从而形成键合界面2412。也就是说，硅衬底2424及其上形成的部件可以与硅衬底2402及其上形成的部件以面对面方式键合，使得键合层2422中的键合触点在键合界面2412处与键合层2432中的键合触点接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图24E中未示出，但应理解，在一些示例中，硅衬底2402及其上形成的部件(例如，晶体管2404和2406)可以上下翻转，并且面朝下的键合层2432可以与面朝上的键合层2422键合，即，以面对面方式键合，从而也形成键合界面2412。
作为例如混合键合的键合的结果，键合界面2412的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层2422中的键合触点和键合层2432中的键合触点对准并且彼此接触，使得存储器堆叠体2426和穿过其形成的NAND存储器串2428以及晶体管2416和2414可以通过跨键合界面1237的键合的键合触点耦合到晶体管2404和2406。
方法2600进行到操作2612，如图26所示，其中将第一衬底或第二衬底减薄。如图24F所示，硅衬底2424(图24E中所示)被减薄以成为具有单晶硅的半导体层2434。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底2424。应理解，虽然未在图24F中示出，但是在一些示例中，硅衬底2402可以被减薄以成为具有单晶硅的半导体层。
方法2600进行到操作2614，如图26所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第二衬底上或在NAND存储器串阵列上方。如图24F所示，在NAND存储器串2428上方的半导体层2434(减薄的硅衬底2424)上形成焊盘引出互连层2436。焊盘引出互连层2436可以包括在一个或多个ILD层中形成的互连，例如接触焊盘2438。接触焊盘2438可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过半导体层2434的触点2435。触点2435可以将焊盘引出互连层2436中的接触焊盘2438耦合到互连层2430中的互连。应理解，在一些示例中，触点2435可以在减薄(半导体层2434的形成)之前形成在硅衬底2424中，并且在减薄之后从硅衬底2424的背面(发生减薄的地方)暴露。还应理解，虽然未在图24F中示出，在一些示例中，可以在减薄的硅衬底2402上形成焊盘引出互连层，并且可以穿过减薄的硅衬底2402形成触点以跨减薄的硅衬底2402耦合焊盘引出互连层和互连层2408。还应理解，在一些示例中，第一衬底(例如，硅衬底2424或减薄后的半导体层2434)可以以与上文关于图12G和图12H描述的相似的方式被去除并替换为具有多晶硅的半导体层。
图25A-25F示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的另一种制造工艺。图27示出根据本公开的一些方面的用于形成图22A和图22B中的3D存储器装置的另一种方法2700的流程图。图25A-25F和图27中描绘的3D存储器装置的示例包括图23A-23C中描绘的3D存储器装置2300、2301和2303。将一起描述图25A-25F和图27。应理解，方法2700中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图27所示不同的顺序执行。例如，操作2702、2704和2706可以并行执行。
参考图27，方法2700开始于操作2702，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图25A所示，在硅衬底2502上形成诸如包括交错的导电层和电介质层的存储器堆叠体2504的堆叠结构。为了形成存储器堆叠体2504，在一些实施方式中，在硅衬底2502上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体2504，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体2504，而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体2504和硅衬底2502之间。
如图25A所示，NAND存储器串2506形成在硅衬底2502上方，每个NAND存储器串2506垂直延伸穿过存储器堆叠体2504以与硅衬底2502接触。在一些实施方式中，形成NAND存储器串2506的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体2504(或电介质堆叠体)并进入硅衬底2502中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串2506的细节可以根据NAND存储器串2506的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图25A所示，互连层2508形成在存储器堆叠体2504和NAND存储器串2506上方。互连层2508可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串2506进行电连接。在一些实施方式中，互连层2508包括多个ILD层和其中以多种工艺形成的互连。例如，互连层2508中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图25A所示的ILD层和互连可以统称为互连层2508。
在一些实施方式中，第一键合层形成在NAND存储器串阵列上方。第一键合层可以包括多个第一键合触点。如图25A所示，键合层2510形成在互连层2508上方。键合层2510可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层2508的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。应理解，在一些示例中，键合层2510可以是没有键合触点的电介质层(例如，氧化硅层)，以用于熔合键合而不是混合键合。
方法2700进行到操作2704，如图27所示，其中在第二衬底上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图25B所示，在硅衬底2512上形成多个晶体管2514和2516。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管2514和2516。在一些实施方式中，通过离子注入和/或热扩散在硅衬底2512中形成掺杂区，其例如用作晶体管2514和2516的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在硅衬底2512中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管2514的区域中沉积比晶体管2516的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2516的区域中的氧化硅膜的部分，晶体管2514的栅极电介质的厚度不同于晶体管2516的栅极电介质的厚度。应理解，制造晶体管2514和2516的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层2518形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图25B所示，互连层2518可以形成在晶体管2514和2516上方。互连层2518可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管2514和2516进行电连接。在一些实施方式中，互连层2518包括多个ILD层和其中以多种工艺形成的互连。例如，互连层2518中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图25B所示的ILD层和互连可以统称为互连层2518。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图25B所示，键合层2520形成在互连层2518上方。键合层2520可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层2518的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层2518中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2700进行到操作2706，如图27所示，其中在第三衬底上形成第二晶体管。第三衬底可以是具有单晶硅的硅衬底。在一些实施方式中，并行执行操作2702、2704和2706中的任何两个或全部以减少处理时间。
如图25C所示，在硅衬底2522上形成多个晶体管2524和2526。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管2524和2526。在一些实施方式中，通过离子注入和/或热扩散在硅衬底2522中形成掺杂区，其例如用作晶体管2524和2526的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底2522中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管2524的区域中沉积比晶体管2526的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2526的区域中的氧化硅膜的背部分，晶体管2524的栅极电介质的厚度不同于晶体管2526的栅极电介质的厚度。应理解，制造晶体管2524和2526的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层2528形成在第三衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图25C所示，互连层2528可以形成在晶体管2524和2526上方。互连层2528可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管2524和2526进行电连接。在一些实施方式中，互连层2528包括多个ILD层和其中以多种工艺形成的互连。例如，互连层2528中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图25C所示的ILD层和互连可以被统称为互连层2528。
在一些实施方式中，第三键合层形成在互连层上方。第三键合层可以包括多个第三键合触点。如图25C所示，键合层2530形成在互连层2530上方。键合层2530可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层2528的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层2528中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法2700进行到操作2708，如图27所示，其中将第二衬底和第三衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第二键合层中的第二键合触点可以在第一键合界面处与第三键合层中的第三键合触点接触。键合可以包括混合键合。
如图25D所示，将硅衬底2512及其上形成的部件(例如，晶体管2514和2516)上下翻转。面朝下的键合层2520与面朝上的键合层2530键合，即以面对面方式键合，从而形成键合界面2540。也就是说，硅衬底2512及其上形成的部件可以与硅衬底2522及其上形成的部件以面对面方式键合，使得键合层2530中的键合触点在键合界面2540处与键合层2520中的键合触点接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图25D未示出，但应理解，在一些示例中，硅衬底2522及其上形成的部件(例如，晶体管2524和2526)可以上下翻转，并且面朝下的键合层2530可以与面朝上的键合层2520键合，即以面对面方式键合，从而也形成键合界面2540。
作为例如混合键合的键合的结果，键合界面2540的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层2520中的键合触点和键合层2530中的键合触点对准并且彼此接触，使得晶体管2524和2526可以通过跨键合界面2540的键合的键合触点而耦合到晶体管2514和2516。
在一些实施方式中，减薄第二衬底，并且形成穿过减薄的第二衬底的触点。如图25E所示，将硅衬底2512(图25D所示)减薄以成为具有单晶硅的半导体层2534。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底2512。
如图25E所示，形成一个或多个触点2536，每个触点2536垂直延伸穿过半导体层2534。触点2536可以耦合到互连层2518中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层2534的接触孔来形成触点2536。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，触点2536可以在减薄(半导体层2534的形成，例如，在图25B中)之前形成在硅衬底2512中并且在减薄之后从硅衬底2512的背面(发生减薄的地方)暴露。
在一些实施方式中，第四键合层形成在减薄的第二衬底上。第四键合层可以包括多个第四键合触点。如图25E所示，在减薄之后，键合层2511形成在半导体层2534上，即在硅衬底2512的背面(发生减薄的地方)上。键合层2511可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在半导体层2534的表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与触点2536接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。应理解，在一些示例中，键合层2511可以是没有键合触点的电介质层(例如，氧化硅层)，以用于熔合键合而不是混合键合。还应理解，在一些示例中，可以省略键合层以暴露半导体层2534的硅表面，以用于阳极键合或熔合键合，而不是混合键合。
方法2700进行到操作2710，如图27所示，其中将第一衬底和第二衬底以面对背方式键合。在键合第三衬底和第二衬底之后，第一键合层中的第一键合触点可以在第二键合界面处与第四键合层中的第四键合触点接触。键合可以包括混合键合。
如图25E所示，将硅衬底2502及其上形成的部件(例如，存储器堆叠体2504和NAND存储器串2506)上下翻转。面朝下的互连层2508上的键合层2510与面朝上的半导体层2534上的键合层2511键合，即以面对背方式键合，从而形成键合界面2532。即，在与硅2522键合之后，硅衬底2502及其上形成的部件可以与减薄的硅衬底2512(即，半导体层2534)及其上形成的部件在键合界面2532处以面对背方式键合。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图25E未示出，但应理解，在一些示例中，硅衬底2512及其上形成的部件(例如，晶体管2516、2514、2524和2526)可以上下翻转，并且面朝下的半导体层2534上的键合层可以与面朝上的互连层2508上的键合层键合，即，以面对面方式键合，从而也形成键合界面2532。
作为例如混合键合的键合的结果，键合界面2532的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层2508上的键合层2510中的键合触点和半导体层2534上的键合层2511中的键合触点对准并且彼此接触，使得存储器堆叠体2504和NAND存储器串2506可以通过穿过半导体层2534的触点2536和跨键合界面2540的键合的键合触点而耦合到晶体管2514、2516、2524和2526。应理解，在一些示例中，可以执行阳极键合或熔合键合，而不是混合键合，以在键合界面2532处键合硅衬底2502和减薄的硅衬底2512(以及其上形成的部件)，而无需键合层中的键合触点。还应理解，在一些示例中，可以减薄硅衬底2522，而不是硅衬底2512，并且以与上述类似的面对背方式将硅衬底2522与硅衬底2502键合。
方法2700进行到操作2712，如图27所示，其中将第一衬底或第三衬底减薄。如图25F所示，硅衬底2522(图25E所示)被减薄以成为具有单晶硅的半导体层2542。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底2522。应理解，虽然未在图25F中示出，但在一些示例中，硅衬底2502可以被减薄以成为具有单晶硅的半导体层。
方法2700进行到操作2714，如图27所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第三衬底上或NAND存储器串阵列上方。如图25F所示，在半导体层2542(减薄的硅衬底2522)上形成焊盘引出互连层2546。焊盘引出互连层2546可以包括形成在一个或多个ILD层中的互连，例如接触焊盘2548。接触焊盘2548可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过半导体层2542的触点2544。触点2544可以将焊盘引出互连层2546中的接触焊盘2548耦合到互连层2528中的互连。应理解，在一些示例中，触点2544可以在减薄(半导体层2542的形成，例如，在图25C中)之前形成在硅衬底2522中，并且在减薄之后从硅衬底2522的背面(发生减薄的地方)暴露。还应理解，虽然图25F中未示出，但在一些示例中，可以在NAND存储器串2506上方的减薄的硅衬底2502上形成焊盘引出互连层，并且可以穿过减薄的硅衬底2502形成触点，以跨减薄的硅衬底2502耦合焊盘引出互连层和互连层2508。
图28A和图28B示出根据本公开的各个方面的图9A和图9B中的3D存储器装置的截面的示意图。3D存储器装置2800和2801可以是图9A和图9B中的3D存储器装置900和901的示例。如图28A所示，3D存储器装置2800可以包括堆叠的第一、第二和第三半导体结构102、104和106。在一些实施方式中，3D存储器装置2800的一侧上的第一半导体结构102包括半导体层1002和垂直位于半导体层1002和键合界面103之间的存储器单元阵列。存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)阵列，并且NAND存储器串阵列的源极可以与半导体层1002接触(例如，如图8A-8C所示)。半导体层1002可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)或多晶硅(例如，沉积层)，例如，取决于NAND存储器串的沟道结构的类型(例如，底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)。
在一些实施方式中，3D存储器装置2800中间的第二半导体结构104包括半导体层1004和存储器单元阵列的一些外围电路。在一些实施方式中，键合界面103垂直设置在半导体层1004和第二半导体结构104的外围电路之间。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。半导体层1004可以包括半导体材料，例如单晶硅(例如，从硅衬底或SOI衬底转移的层)。应理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，在其上形成晶体管的半导体层1004可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。第一和第二半导体结构102和104之间的键合界面103可以由转移键合产生。跨键合界面103并穿过垂直位于第一和第二半导体结构102和104之间的半导体层1004的贯穿触点(例如，ILV/TSV)可以在相邻半导体结构102和104之间形成直接、短距离(例如，亚微米级)电连接。
在一些实施方式中，3D存储器装置2800的另一侧上的第三半导体结构106包括半导体层1006和存储器单元阵列的一些外围电路。在一些实施方式中，键合界面105垂直设置在半导体层1006和第三半导体结构106的外围电路之间。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1006接触。半导体层1006可以包括半导体材料，例如单晶硅(例如，从硅衬底或SOI衬底转移的层)。应理解，在一些示例中，与第一半导体结构102中的半导体层1002不同，在其上形成晶体管的半导体层1006可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。第三和第二半导体结构106和104之间的键合界面105可以由转移键合产生。跨键合界面105并穿过垂直位于第三和第二半导体结构106和104之间的半导体层1006的贯穿触点(例如，ILV/TSV)可以在相邻半导体结构106和104之间形成直接、短距离(例如，亚微米级)电连接。
应理解，在一些示例中，第一和第二半导体结构102和104还可以包括分别设置在键合界面103的相对侧上的键合层1008和1010，并且第三和第二半导体结构106和104也可以包括分别设置在键合界面105的相对侧上的键合层1014和1012，如图28B所示。在图28B中，3D存储器装置2801的第二半导体结构104可以在其两侧包括两个键合层1010和1012。键合层1010可以垂直设置在半导体层1004和键合界面103之间，并且键合层1012可以垂直设置在第二半导体结构104的外围电路和键合界面105之间。3D存储器装置2801的第一半导体结构102可以包括垂直设置在键合界面103和半导体层1002之间的键合层1008。3D存储器装置2801的第三半导体结构106可以包括垂直设置在键合界面105和半导体层1006之间的键合层1014。每个键合层1008、1010、1012或1014可以包括导电键合触点(未示出)和电隔离键合触点的电介质。键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，跨键合界面103的键合触点与穿过半导体层1004的贯穿触点(例如，ILV/TSV)相结合可以在相邻的半导体结构102和104之间形成直接、短距离(例如，微米级)电连接。类似地，键合层1012的键合触点可以在键合界面105处与键合层1014的键合触点接触。结果，跨键合界面105的键合触点与穿过半导体层1006的贯穿触点(例如，ILV/TSV)相结合可以在相邻的半导体结构106和104之间形成直接、短距离(例如，微米级)电连接。
如图28A和图28B所示，根据一些实施方式，由于第三和第二半导体结构106和104以背对面方式键合(例如，在图28A和图28B中，半导体层1006和1004分别设置在第三和第二半导体结构106和104的底侧上)，第三半导体结构106中的晶体管和第二半导体结构104中的晶体管面向相同的方向(例如，图28A和图28B中的正y方向)。在一些实施方式中，半导体层1004垂直设置在第二半导体结构104中的外围电路的晶体管与键合界面103之间，并且半导体层1006垂直设置在第三半导体结构106中的外围电路的晶体管与键合界面105之间。此外，根据一些实施方式，由于第一和第二半导体结构102和104以面对背方式键合(例如，在图28A和图28B中，半导体层1002和1004分别设置在第一和第二半导体结构102和104的底侧上)，第二和第三半导体结构104和106中的外围电路的晶体管和第一半导体结构102中的存储器单元阵列面向相同的方向(例如，图28A和图28B中的正y方向)。应理解，为了便于说明，图9A或图9B中的焊盘引出互连层902可以从图28A和图28B中的3D存储器装置2800和2801省略，并且可以包括在如上面关于图9A和图9B所描述的3D存储器装置2800和2801中。
如上所述，第二和第三半导体结构104和106可以具有外围电路，该外围电路具有带有不同施加电压的晶体管。例如，第三半导体结构106可以是图4B中的包括LLV电路402(在一些示例中，以及LV电路404)的半导体结构408的一个示例，并且第二半导体结构104可以是图4B中的包括HV电路406(在一些示例中，以及LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第三和第二半导体结构106和104中的半导体层1006和1004具有不同的厚度以适应具有不同施加电压的晶体管。在一个示例中，第二半导体结构104可以包括HV电路406并且第三半导体结构106可以包括LLV电路402，并且第二半导体结构104中的半导体层1004的厚度可以大于第三半导体结构106中的半导体层1006的厚度。此外，在一些实施方式中，第三和第二半导体结构106和104中的晶体管的栅极电介质也具有不同的厚度以适应不同的施加电压。在一个示例中，第二半导体结构104可以包括HV电路406并且第三半导体结构106可以包括LLV电路402，并且第二半导体结构104中的晶体管的栅极电介质的厚度可以比第三半导体结构106中的晶体管的栅极电介质的厚度大(例如，至少5倍)。
图29A和图29B示出根据本公开的各个方面的图28A和图28B中的3D存储器装置2800和2801的各种示例的侧视图。如图29A所示，作为图28A和图28B中的3D存储器装置2800和2801的一个示例，根据一些实施方式，3D存储器装置2900是包括第一半导体结构102、第二半导体结构104和第三半导体结构106的键合芯片，它们在垂直方向(例如，图29A中的y方向)的不同面中堆叠在彼此之上。根据一些实施方式，第一和第二半导体结构102和104在其间的键合界面103处键合，并且第二和第三半导体结构104和106在其间的键合界面105处键合。
如图29A所示，第一半导体结构102可以包括具有半导体材料的半导体层1002。在一些实施方式中，半导体层1006是具有单晶硅的硅衬底。第一半导体结构102可以包括存储器单元阵列，例如半导体层1002上的NAND存储器串208的阵列。NAND存储器串208的源极可以与半导体层1002接触。在一些实施方式中，NAND存储器串208垂直设置在键合界面103和半导体层1002之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多个对，每个对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如存储器堆叠体2927。存储器堆叠体2927可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体2927中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体2927中的交错的导电层和电介质层在垂直方向上交替方向。每个导电层可以包括被粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体2927的一个或多个阶梯结构。应理解，在一些示例中，也可以在半导体层1002中形成沟槽隔离和掺杂区(未示出)。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，包括本文公开的任何合适的沟道结构，例如上面关于图8A-8C详细描述的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C。应理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串并且在其他示例中可以是“浮栅”类型的NAND存储器串。
如图29A所示，第一半导体结构102还可以包括在NAND存储器串208上方并且与NAND存储器串208接触的互连层2928，以将电信号传输到NAND存储器串208以及从NAND存储器串208传输电信号。互连层2928可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2928中的互连还包括局部互连，例如位线触点和字线触点。互连层2928还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层2928中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1128中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
第二半导体结构104可以在键合界面103处以背对面方式键合在第一半导体结构102的顶部上。第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是从硅衬底或SOI衬底转移并通过转移键合附接到第一半导体结构102的顶表面的单晶硅层。在一些实施方式中，作为转移键合的结果，键合界面103垂直设置在互连层2928和半导体层1004之间，转移键合从另一衬底转移半导体层1004并将半导体层1004键合到第一半导体结构102上，如下文详细描述的。在一些实施方式中，键合界面103是互连层2928和半导体层1004相遇并键合的地方。实际上，键合界面103可以是具有一定厚度的层，包括第一半导体结构102的互连层2928的顶表面和第二半导体结构104的半导体层1004的底表面。在一些实施方式中，电介质层(例如，氧化硅层)垂直形成在键合界面105和半导体层1004之间和/或键合界面105和互连层2928之间，以有助于将半导体层1004转移键合到互连层1112上。因此，应理解，在一些示例中，键合界面103可以包括电介质层的表面。
如图29A所示，第二半导体结构104还可以包括在半导体层1006上方并与半导体层1006接触的装置层2914。在一些实施方式中，装置层2914包括第一外围电路2916和第二外围电路2918。第一外围电路2916可以包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且第二外围电路2918可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第一外围电路2916包括与半导体层1004接触的多个晶体管2920，并且第二外围电路2918包括与半导体层1006接触的多个晶体管2922。晶体管2920和2922可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管2920或2922包括栅极电介质，并且晶体管2920(例如，在HV电路406中)的栅极电介质的厚度大于晶体管2922(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管2920的电压高于施加到晶体管2922的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管2920和2922的阱、源极和漏极)也可以形成在半导体层1004上或中。
在一些实施方式中，第二半导体结构104还包括在装置层2914上方的互连层2926以将电信号传输到外围电路2916和2918以及从外围电路2916和2918传输电信号。如图29A所示，互连层2926可以垂直位于键合界面105和装置层2914(包括外围电路2916和2918的晶体管2920和2922)之间。互连层2926可以包括多个互连，例如MEOL互连和BEOL互连。互连层2926中的互连可以耦合到装置层2914中的外围电路2916和2918的晶体管2920和2922。互连层2926还可以包括其中可以形成横向线和过孔的一个或多个ILD层。即，互连层2926可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层2914中的装置通过互连层2926中的互连彼此耦合。例如，外围电路2916可以通过互连层2926耦合到外围电路2918。互连层2926中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2926中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层2926中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
如图29A所示，第二半导体结构104还可以包括垂直延伸穿过半导体层1004的一个或多个触点2924。在一些实施方式中，触点2924将互连层2926中的互连耦合到互连层2928中的互连以形成跨第二和第一半导体结构104和102之间的键合界面103的电连接。触点2924可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2924包括W。在一些实施方式中，触点2924包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1004电分离。取决于半导体层1004的厚度，触点2924可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
第三半导体结构106可以在键合界面105处以背对面方式键合在第二半导体结构104的顶部上。第三半导体结构106可以包括具有半导体材料的半导体层1006。在一些实施方式中，半导体层1006是从硅衬底或SOI衬底转移并通过转移键合附接到第二半导体结构104的顶表面的单晶硅层。在一些实施方式中，作为转移键合的结果，键合界面105垂直设置在互连层2926和半导体层1006之间，转移键合从另一衬底转移半导体层1006并将半导体层1006键合到第二半导体结构104上，如下文详细描述的。在一些实施方式中，键合界面105是互连层2926和半导体层1006相遇并键合的地方。在实践中，键合界面105可以是具有一定厚度的层，其包括第二半导体结构104的互连层2926的顶表面和第三半导体结构106的半导体层1006的底表面。在一些实施方式中，电介质层(例如，氧化硅层)垂直形成在键合界面105和半导体层1006之间和/或键合界面105和互连层2926之间，以促进半导体层1006到互连层2926上的转移键合。因此，应理解，在一些示例中，键合界面105可以包括电介质层的表面。
第三半导体结构106可以包括在半导体层1006上方并与半导体层1006接触的装置层2902。在一些实施方式中，装置层2902包括第三外围电路2904和第四外围电路2906。第三外围电路2904可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第四外围电路2906可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第三外围电路2904包括多个晶体管2908，并且第四外围电路2906也包括多个晶体管2910。晶体管2908和2910可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管2908或2910包括栅极电介质，并且晶体管2908(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管2910(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管2908的电压低于施加到晶体管2910的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管2908和2910的阱、源极和漏极)也可以形成在半导体层1006上或中。
此外，施加到第二和第三半导体结构104和106中的不同晶体管2920、2922、2908和2910的不同电压可能导致第二和第三半导体结构104和106之间的装置尺寸的差异。在一些实施方式中，晶体管2920(例如，在HV电路406中)的栅极电介质的厚度大于晶体管2908(例如，在LLV电路402中)的栅极电介质的厚度，因为施加到晶体管2920的电压高于施加到晶体管2908的电压。在一些实施方式中，晶体管2922(例如，在LV电路404中)的栅极电介质的厚度与晶体管2910(例如，在LV电路404中)的栅极电介质的厚度相同，因为施加到晶体管2922和晶体管2910的电压相同。在一些实施方式中，其中形成晶体管2920(例如，在HV电路406中)的半导体层1004的厚度大于其中形成晶体管2908(例如，在LLV电路402中)的半导体层1006的厚度，因为施加到晶体管2920的电压高于施加到晶体管2908的电压。
如图29A所示，第三半导体结构106还可以包括在装置层2902上方的互连层2912以将电信号传输到外围电路2904和2906以及从外围电路2904和2906传输电信号。如图29A所示，装置层1114(包括外围电路1116和1118的晶体管1120和1122)可以垂直位于键合界面105和互连层2912之间。互连层2912可以包括耦合到装置层2902中的外围电路2904和2906的晶体管2908和2910的多个互连。互连层2912还可以包括其中可以形成互连的一个或多个ILD层。即，互连层2912可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层2902中的装置通过互连层2912中的互连彼此耦合。例如，外围电路2904可以通过互连层2912耦合到外围电路2906。互连层2912中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1126中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层2912中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但由于互连层2912的制造可以在形成第二和第三半导体结构104和106中的装置层1114和1102的高温工艺之后、以及在形成第一半导体结构102的高温工艺之后发生，所以具有Cu的互连层2912的互连可能变得可行。在一些实施方式中，互连层2912中的互连包括Cu作为导电金属材料，但不包括其他导电金属材料，例如W。
如图29A所示，第三半导体结构106还可以包括垂直延伸穿过半导体层1006的一个或多个触点2925。在一些实施方式中，触点2925将互连层2912中的互连耦合到互连层2926中的互连以形成跨第二和第三半导体结构104和106之间的键合界面105的电连接。触点2925可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2925包括Cu。例如，触点2925可以包括Cu作为导电金属材料，但不包括其他导电金属材料，例如W。在一些实施方式中，触点2925包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1006电分离。取决于半导体层1006的厚度，触点2925可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或数十微米级(例如，在1μm和100μm之间)深度的TSV。
如图29A所示，第三半导体结构106还可以包括在互连层2912上方并与互连层2912接触的焊盘引出互连层902。在一些实施方式中，互连层2912垂直设置在焊盘引出互连层902和包括晶体管2908和2910的装置层2902之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘2932。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器装置2900和外部装置之间传输电信号，例如，以用于焊盘引出目的。
结果，第三和第二半导体结构106和104中的外围电路2904、2906、2916和2918可以通过包括互连层2912、2926和2928、以及触点2925和2924的各种互连结构耦合到第一半导体结构102中的NAND存储器串208。此外，3D存储器装置2900中的外围电路2904、2906、2916和2918以及NAND存储器串208可以通过焊盘引出互连层902进一步耦合到外部装置。
应理解，第一半导体结构102中的半导体层1002的材料不限于如以上关于图29A所描述的单晶硅，并且可以是任何其他合适的半导体材料。例如，如图29B所示，3D存储器装置2901可以包括在第一半导体结构102中的具有多晶硅的半导体层1002。3D存储器装置2901的与具有多晶硅的半导体层1002接触的NAND存储器串208可以包括本文公开的与多晶硅层接触的任何合适的沟道结构，例如底部开口沟道结构812C。在一些实施方式中，3D存储器装置2901的NAND存储器串208是“浮栅”类型的NAND存储器串，并且具有多晶硅的半导体层1002与“浮栅”类型的NAND存储器串接触以作为其源极板。
还应理解，3D存储器装置的焊盘引出不限于如图29A所示的从具有外围电路2904和2906的第三半导体结构106(对应于图9A)，并且可以从具有NAND存储器串208的第一半导体结构102(对应于图9B)。例如，如图29B所示，3D存储器装置2901可以包括在第一半导体结构102中的焊盘引出互连层902。焊盘引出互连层902可以与第一半导体结构102的在其上形成NAND存储器串208的半导体层1002接触。在一些实施方式中，第一半导体结构102还包括垂直延伸穿过半导体层1002的一个或多个触点2934。在一些实施方式中，触点2934将第一半导体结构102中的互连层2928中的互连耦合到焊盘引出互连层902中的接触焊盘2932以形成穿过半导体层1002的电连接。触点2934可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点2934包括W。在一些实施方式中，触点2934包括由电介质间隔体(例如，具有氧化硅)围绕的过孔，以将过孔与半导体层1002电分离。取决于半导体层1002的厚度，触点2934可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。应理解，为了便于描述，不再重复3D存储器装置2900和2901中相同部件的细节(例如，材料、制造工艺、功能等)。
尽管未在图29A和图29B中示出，但应理解，在一些示例中，键合界面105可以由混合键合产生，并且因此垂直设置在两个键合层之间，每个键合层包括分别在第二和第三半导体结构104和106中的键合触点，如上文详细描述的。类似地，在一些示例中，键合界面103可以由混合键合产生，并且因此垂直设置在两个键合层之间，每个键合层包括分别在第二和第一半导体结构104和102中的键合触点，如上文详细描述的。
图30A-30F示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的制造工艺。图32示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的方法3200的流程图。图30A-30F和图32中描绘的3D存储器装置的示例包括图29A和图29B中描绘的3D存储器装置2900和2901。将一起描述图30A-30F和图32。应理解，方法3200中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图32所示不同的顺序执行。
参考图32，方法3200开始于操作3202，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图30A所示，在硅衬底3024上形成诸如包括交错的导电层和电介质层的存储器堆叠体3026的堆叠结构。为了形成存储器堆叠体3026，在一些实施方式中，在硅衬底3024上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体3026，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体3026，而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体3026和硅衬底3024之间。
如图30A所示，NAND存储器串3028形成在硅衬底3024上方，每个NAND存储器串3028垂直延伸穿过存储器堆叠体3026以与硅衬底3024接触。在一些实施方式中，形成NAND存储器串3028的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体3026(或电介质堆叠体)并进入硅衬底3024中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串3028的细节可以根据NAND存储器串3028的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图30A所示，互连层3030形成在存储器堆叠体3026和NAND存储器串3028上方。互连层3030可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串3028进行电连接。在一些实施方式中，互连层3030包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3030中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图30A所示的ILD层和互连可以统称为互连层3030。
方法3200进行到操作3204，如图32所示，其中在NAND存储器串阵列上方形成第一半导体层。第一半导体层可以包括单晶硅。在一些实施方式中，为了形成第一半导体层，将另一衬底和第一衬底以面对面方式键合，并且减薄另一衬底以留下第一半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
如图30B所示，在互连层3030和NAND存储器串3028上方形成半导体层3010，例如单晶硅层。半导体层3010可以附接在互连层3030上方以形成垂直位于半导体层3010和互连层3030之间的键合界面3012。在一些实施方式中，为了形成半导体层3010，使用转移键合将另一硅衬底(图30B中未示出)和硅衬底3024以面对面方式键合(使形成在硅衬底3024上的诸如NAND存储器串3028的部件面向另一硅衬底)，从而形成键合界面3012。然后可以使用任何合适的工艺来减薄另一硅衬底，以留下附接在互连层3030上方的半导体层3010。上面关于图48A-48D和图49A-49D描述了各种转移键合工艺的细节，因此，为了便于描述而不再重复。
参考图32，方法3200进行到操作3206，其中在第一半导体层上形成第一晶体管。如图30C所示，在具有单晶硅的半导体层3010上形成多个晶体管3014和3016。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管3014和3016。在一些实施方式中，通过离子注入和/或热扩散在半导体层3010中形成掺杂区，其例如用作晶体管3014和3016的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层3010中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管3014的区域中沉积比晶体管3016的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管3016的区域中的氧化硅膜的部分，晶体管3014的栅极电介质的厚度不同于晶体管3016的栅极电介质的厚度。应理解，制造晶体管3014和3016的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层3020形成在半导体层上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图30C所示，互连层3020可以形成在晶体管3014和3016上方。互连层3020可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管3014和3016进行电连接。在一些实施方式中，互连层3020包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3020中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图30C所示的ILD层和互连可以统称为互连层3020。
在一些实施方式中，形成穿过半导体层的触点。如图30C所示，形成一个或多个触点3018，每个触点3018垂直延伸穿过半导体层3010。触点3018可以耦合互连层3020和3030中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层3010的接触孔来形成触点3018。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法3200进行到操作3208，如图32所示，其中在第一晶体管上方形成第二半导体层。第二半导体层可以包括单晶硅。在一些实施方式中，为了形成第二半导体层，将另一衬底和第一衬底以面对面方式键合，并且减薄另一衬底以留下第二半导体层。键合可以包括转移键合。另一衬底可以是具有单晶硅的硅衬底。
如图30D所示，在互连层3020以及晶体管3014和3016上方形成半导体层3002，例如单晶硅层。半导体层3002可以附接在互连层3020上方以形成垂直位于半导体层3002和互连层3020之间的键合界面3034。在一些实施方式中，为了形成半导体层3002，使用转移键合将另一硅衬底(图30D中未示出)和硅衬底3024以面对面方式键合(使形成在硅衬底3024上的诸如NAND存储器串3028和晶体管3014和3016的部件面向另一硅衬底)，从而形成键合界面3034。然后可以使用任何合适的工艺减薄另一硅衬底，以留下附接在互连层3020上方的半导体层3002。上面关于图48A-48D和图49A-49D描述了各种转移键合工艺的细节，因此，为了便于描述而不再重复。
参考图32，方法3200进行到操作3210，其中在第二半导体层上形成第二晶体管。如图30E所示，在具有单晶硅的半导体层3002上形成多个晶体管3004和3006。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管3004和3006。在一些实施方式中，通过离子注入和/或热扩散在半导体层3002中形成掺杂区，其用作例如晶体管3004和3006的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层3002中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管3004的区域中沉积比晶体管3006的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管3006的区域中的氧化硅膜的部分，晶体管3004的栅极电介质的厚度不同于晶体管3006的栅极电介质的厚度。应理解，制造晶体管3004和3006的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层3008形成在半导体层上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图30E所示，互连层3008可以形成在晶体管3004和3006上方。互连层3008可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管3004和3006进行电连接。在一些实施方式中，互连层3008包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3008中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图30C所示的ILD层和互连可以统称为互连层3008。与互连层3020不同，在一些实施方式中，互连层3008中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但由于在制造互连层3008之后不再有高温工艺，所以使用Cu作为互连层3008中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿过半导体层的触点。如图30E所示，形成一个或多个触点3019，每个触点3019垂直延伸穿过半导体层3002。触点3019可以耦合互连层3008和3020中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层3002的接触孔来形成触点3019。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法3200跳过可选操作3212并进行到操作3214，如图32所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在第二晶体管上方。如图30F所示，在半导体层3002上的互连层3008以及晶体管3004和3006上方形成焊盘引出互连层3036。焊盘引出互连层3036可以包括在一个或多个ILD层中形成的互连，例如接触焊盘3038。接触焊盘3038可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，为了在第一衬底上形成焊盘引出互连层，在操作3210之后，方法3200进行到可选操作3212，如图32所示，其中将第一衬底减薄。应理解，虽然未示出，但是在一些示例中，可以使用包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底3024(图30E中所示)，以成为具有单晶硅的半导体层。在减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，可以形成垂直延伸穿过减薄的硅衬底3024的触点。应理解，在一些示例中，触点可以在减薄之前形成在硅衬底3024中并且在减薄之后从硅衬底3024的背面(发生减薄的地方)暴露。
方法3200进行到操作3214，如图32所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第一衬底上。应理解，虽然未示出，但是在一些示例中，可以在减薄的硅衬底3024上形成具有接触焊盘的焊盘引出互连层。
图31A-31F示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的另一种制造工艺。图33示出根据本公开的一些方面的用于形成图28A和图28B中的3D存储器装置的另一种方法3300的流程图。图31A-31F和图33中描绘的3D存储器装置的示例包括图29A和图29B中描绘的3D存储器装置2900和2901。将一起描述图31A-31F和图33。应理解，方法3300中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图33所示不同的顺序执行。例如，可以并行执行操作3302、3304、3306。
参考图33，方法3300开始于操作3302，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图31A所示，在硅衬底3102上形成诸如包括交错的导电层和电介质层的存储器堆叠体3104的堆叠结构。为了形成存储器堆叠体3104，在一些实施方式中，在硅衬底3102上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成交错的牺牲层和电介质层。然后可以通过栅极替换工艺形成存储器堆叠体3104，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体3104，而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体3104和硅衬底3102之间。
如图31A所示，在硅衬底3102上方形成NAND存储器串3106，每个NAND存储器串3106垂直延伸穿过存储器堆叠体3104以与硅衬底3102接触。在一些实施方式中，形成NAND存储器串3106的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体3104(或电介质堆叠体)并进入硅衬底3102中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串3106的细节可以根据NAND存储器串3106的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图31A所示，在存储器堆叠体3104和NAND存储器串3106上方形成互连层3108。互连层3108可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串3106进行电连接。在一些实施方式中，互连层3108包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3108中的互连可包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图31A所示的ILD层和互连可以统称为互连层3108。
方法3300进行到操作3304，如图33所示，其中在第二衬底上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图31B所示，在硅衬底3112上形成多个晶体管3114和3116。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管3114和3116。在一些实施方式中，通过离子注入和/或热扩散在硅衬底3112中形成掺杂区，其例如用作晶体管3114和3116的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底3112中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管3114的区域中沉积比晶体管3116的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管3116的区域中的氧化硅膜的部分，晶体管3114的栅极电介质的厚度不同于晶体管3116的栅极电介质的厚度。应理解，制造晶体管3114和3116的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层3118形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图31B所示，互连层3118可以形成在晶体管3114和3116上方。互连层3118可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管3114和3116进行电连接。在一些实施方式中，互连层3118包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3118中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图31B所示的ILD层和互连可以统称为互连层3118。
方法3300进行到操作3306，如图33所示，其中在第三衬底上形成第二晶体管。第三衬底可以是具有单晶硅的硅衬底。在一些实施方式中，并行执行操作3302、3304和3306中的任何两个或全部以减少处理时间。
如图31C所示，多个晶体管3124和3126形成在硅衬底3122上。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管3124和3126。在一些实施方式中，通过离子注入和/或热扩散在硅衬底3122中形成掺杂区，其例如用作晶体管3124和3126的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积形成在硅衬底3122中隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管3124的区域中沉积比晶体管3126的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管3126的区域中的氧化硅膜的部分，晶体管3124的栅极电介质的厚度不同于晶体管3126的栅极电介质的厚度。应理解，制造晶体管3124和3126的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层3128形成在第三衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图31C所示，互连层3128可以形成在晶体管3124和3126上方。互连层3128可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管3124和3126进行电连接。在一些实施方式中，互连层3128包括多个ILD层和其中以多种工艺形成的互连。例如，互连层1928中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图31C所示的ILD层和互连可以统称为互连层3128。
在一些实施方式中，第二衬底或第三衬底中的至少一个被减薄。如图31D所示，将硅衬底3112(图31B所示)减薄以成为具有单晶硅的半导体层3135。类似地，如图31E所示，将硅衬底3122(图31C所示)减薄以成为具有单晶硅的半导体层3123。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适工艺或其任何组合的工艺来减薄硅衬底3112或3122。在一些实施方式中，在减薄之前，例如使用粘合键合将处理衬底(未示出)附接到互连层3118和3128，以允许硅衬底3112和3122上的后续背面工艺，例如减薄、接触形成、和键合。
在一些实施方式中，形成穿过减薄的第二衬底并耦合到互连层的第一触点。在一些实施方式中，形成穿过减薄的第三衬底并耦合到互连层的第二触点。如图31D所示，形成一个或多个触点3136，每个触点3136垂直延伸穿过半导体层3135(即，减薄的硅衬底3112)。触点3136可以耦合到互连层3118中的互连。类似地，如图31E所示，形成一个或多个触点3137，每个触点3137垂直延伸穿过半导体层3123(即，减薄的硅衬底3122)。触点3137可以耦合到互连层3128中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层3123或3135的接触孔来形成触点3137或3136。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，触点3136可以在减薄(半导体层3135的形成，例如，在图31B中)之前形成在硅衬底3112中并且在减薄之后从硅衬底3112的背面(发生减薄的地方)暴露。类似地，触点3137可以在减薄(半导体层3123的形成，例如，在图31C中)之前形成在硅衬底3122中并且在减薄之后从硅衬底3122的背面(发生减薄的地方)暴露。
方法3300进行到操作3308，如图33所示，其中将第一衬底和第二衬底以面对背方式键合。如图31D所示，硅衬底3102及其上形成的部件(例如，存储器堆叠体3104和NAND存储器串3106)以面对背方式(即，硅衬底3102的正面面向减薄的硅衬底3112的背面)键合到减薄的硅衬底3112(即，半导体层3135)及其上形成的部件(例如，晶体管3114和3116)，以形成键合界面3132。取决于键合界面3132处的材料，例如SiO2-Si或SiO2-SiO2，可以使用熔合键合或阳极键合来执行键合。作为键合的结果，触点3136将互连层3118中的互连耦合到互连层3108中的互连。
方法3300进行到操作3310，如图33所示，其中将第二衬底和第三衬底以面对背方式键合。如图31E所示，减薄的硅衬底3112(即，半导体层3135)及其上形成的部件(例如，晶体管3114和3116)以面对背方式(即，减薄的硅衬底3112的正面面向减薄的硅衬底3122的背面)键合到减薄的硅衬底3122(即，半导体层3123)及其上形成的部件(例如，晶体管3124和3126)，以形成键合界面3140。取决于键合界面3140处的材料，例如SiO2-Si或SiO2-SiO2，可以使用熔合键合或阳极键合来执行键合。作为键合的结果，触点3137将互连层3128中的互连耦合到互连层3118中的互连。应理解，在其他示例中，键合硅衬底3102、3112和3222的顺序可以转换为任何合适的顺序。
方法3300跳过可选操作3312并进行到操作3314，如图33所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在第二晶体管上方。如图31F所示，在半导体层3123上的互连层3128以及晶体管3124和3126上方形成焊盘引出互连层3146。焊盘引出互连层3146可以包括在一个或多个ILD层中形成的互连，例如接触焊盘3148。接触焊盘3148可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，为了在第一衬底上形成焊盘引出互连层，在操作3310之后，方法3300进行到可选操作3312，如图33所示，其中将第一衬底减薄。应理解，虽然未示出，但是在一些示例中，可以使用工艺包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合将硅衬底3102(如图31E所示)减薄以成为具有单晶硅的半导体层。在减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，可以形成垂直延伸穿过减薄的硅衬底3102的触点。应理解，在一些示例中，触点可以在减薄之前形成在硅衬底3102中并且在减薄之后从硅衬底3102的背面(发生减薄的地方)暴露。
方法3300进行到操作3314，如图33所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第一衬底上。应理解，虽然未示出，但是在一些示例中，可以在减薄的硅衬底3102上形成具有接触焊盘的焊盘引出互连层。
图34A和图34B示出了根据本公开的各个方面的具有三个堆叠半导体结构的3D存储器装置3400和3401的截面的示意图。3D存储器装置3400和3401可以是图1B中的3D存储器装置101的示例，其中，包括存储器单元阵列的第一半导体结构102垂直设置在包括一些外围电路的第二半导体结构104和包括一些外围电路的第三半导体结构106之间。换句话说，如图34A和图34B所示，根据一些实施方式，包括3D存储器装置900和901的存储器单元阵列的第一半导体结构102设置在3D存储器装置3400和3401的中间，包括一些外围电路的第二半导体结构104设置在3D存储器装置3400和3401的一侧，并且包括一些外围电路的第三半导体结构106在垂直方向上设置在3D存储器装置3400和3401的另一侧。在三个堆叠半导体结构102、104和106中，均包括外围电路的第二和第三半导体结构104和106可以被包括存储器单元阵列的第一半导体结构102分开。
此外，如图34A和图34B所示，3D存储器装置3400或3401还可以包括用于焊盘引出目的的焊盘引出互连层902，即，使用其上可以焊接键合线的接触焊盘与外部装置互连。在图34A所示的一个示例中，在3D存储器装置3400的一侧上的包括一些外围电路的第三半导体结构106可以包括焊盘引出互连层902。在图34B所示的另一示例中，在3D存储器装置3401的一侧上的包括一些外围电路的第二半导体结构104可以包括焊盘引出互连层902。在任一示例中，3D存储器装置3400或3401可以从一个外围电路侧焊盘引出，以减少接触焊盘和外围电路之间的互连距离，从而降低来自互连的寄生电容并提高3D存储器装置3400和3401的电性能。
图35A和图35B示出根据本公开的一些方面的图34A和图34B中的3D存储器装置3400和3401的截面的示意图。3D存储器装置3500和3501可以是图34A和图34B中的3D存储器装置3400和3401的示例。如图35A所示，3D存储器装置3500可以包括堆叠的第一、第二和第三半导体结构102、104和106。在一些实施方式中，3D存储器装置3500中间的第一半导体结构102包括半导体层1002、键合层3502、以及垂直位于键合层3502和半导体层1002之间的存储器单元阵列。存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)阵列，并且NAND存储器串阵列的源极可以与半导体层1002接触(例如，如图8A-8C所示)。半导体层1002可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)或多晶硅(例如，沉积层)，例如，取决于NAND存储器串的沟道结构的类型(例如，底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)。贯穿触点(例如，ILV/TSV)可以通过半导体层1002形成直接、短距离(例如，亚微米级)电连接。键合层3502可以包括导电键合触点(未示出)和电隔离键合触点的电介质，例如，其可以用于混合键合。在一些实施方式中，键合层3502垂直设置在键合界面3503和第一半导体结构102中的存储器单元阵列之间。
在一些实施方式中，3D存储器装置3500的一侧上的第二半导体结构104包括半导体层1004和存储器单元阵列的一些外围电路。在一些实施方式中，半导体层1004垂直设置在键合界面103和第二半导体结构104的外围电路之间。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。半导体层1004可以包括半导体材料，例如单晶硅(例如，从硅衬底或SOI衬底转移的层)。应理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，在其上形成晶体管的半导体层1004可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。贯穿触点(例如，ILV/TSV)可以通过半导体层1004形成直接、短距离(例如，亚微米级)电连接。
根据一些实施方式，键合界面103垂直位于键合层1008和1010之间并且分别与键合层1008和1010接触。穿过半导体层1002和1004并且在键合界面103处彼此接触的贯穿触点(例如，ILV/TSV)可以在相邻的半导体结构102和104之间形成直接、短距离(例如，微米级)电连接。
在一些实施方式中，3D存储器装置3500的另一侧上的第三半导体结构106包括半导体层1006、键合层1014以及存储器单元阵列的垂直位于半导体层1006和键合界面3503之间的一些外围电路。外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1006接触。半导体层1006可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)。应理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，在其上形成晶体管的半导体层1006可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。键合层1014还可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如混合键合。
根据一些实施方式，键合界面3503垂直位于键合层3502和1014之间并且分别与键合层3502和1014接触。也就是说，键合层3502和1014可以设置在键合界面3503的相对侧，并且键合层3502的键合触点可以在键合界面3503处与键合层1014的键合触点接触。结果，跨键合界面3503的大量(例如，数百万个)键合触点可以在相邻的半导体结构102和106之间形成直接、短距离(例如，微米级)电连接。
应理解，在一些示例中，第一和第二半导体结构102和104还可以包括分别设置在键合界面103的相对侧上的键合层1008和1010，如图35B所示。在图35B中，3D存储器装置3501的第一半导体结构102可以在其两侧包括两个键合层1008和3502，并且键合层1008可以垂直设置在半导体层1002和键合界面103之间。3D存储器装置3501的第二半导体结构104可以包括垂直设置在键合界面103和半导体层1004之间的键合层1010。每个键合层1008或1010可以包括导电键合触点(未示出)和电隔离键合触点的电介质。键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，跨键合界面103的键合触点与穿过半导体层1002和1004的贯穿触点(例如，ILV/TSV)相结合可以在相邻的半导体结构104和102之间形成直接、短距离(例如，微米级)电连接。
如图35A和图35B所示，根据一些实施方式，由于第三和第一半导体结构106和102以面对面方式键合(例如，在图35A和图35B中，半导体层1006设置在第三半导体结构106的顶侧，而半导体层1002设置在第一半导体结构102的底侧)，第三半导体结构106中的晶体管和第一半导体结构102中的存储器单元阵列彼此面对。在一些实施方式中，半导体层1004垂直设置在第二半导体结构104中的外围电路的晶体管和键合界面103之间，而第三半导体结构106中的外围电路的晶体管垂直设置在键合界面105和半导体层1006之间。此外，根据一些实施方式，由于第一和第二半导体结构102和104以背对背方式键合(例如，在图35A和图35B中，半导体层1004设置在第二半导体结构104的顶侧，而半导体层1002设置在第一半导体结构102的底侧)，第二半导体结构104中的外围电路的晶体管和第一半导体结构102中的存储器单元阵列背离彼此。应理解，为便于说明，图9A和图9B中的焊盘引出互连层902可以从图35中的3D存储器装置3500中省略，并且可以被包括在如上文关于图9A和图9B所述的3D存储器装置3500中。
如上所述，第二和第三半导体结构104和106可以具有外围电路，该外围电路具有带有不同施加电压的晶体管。例如，第二半导体结构104可以是图4B中的包括LLV电路402(在一些示例中，以及LV电路404)的半导体结构408的一个示例，并且第三半导体结构106可以是图4B中的包括HV电路406(在一些示例中，以及LV电路404)的半导体结构410的一个示例，反之亦然。因此，在一些实施方式中，第三和第二半导体结构106和104中的半导体层1006和1004具有不同的厚度以适应具有不同施加电压的晶体管。在一个示例中，第三半导体结构106可以包括HV电路406并且第二半导体结构104可以包括LLV电路402，并且第三半导体结构106中的半导体层1006的厚度可以大于第二半导体结构104中的半导体层1004的厚度。此外，在一些实施方式中，第三和第二半导体结构106和104中的晶体管的栅极电介质也具有不同的厚度以适应不同的施加电压。在一个示例中，第三半导体结构106可以包括HV电路406并且第二半导体结构104可以包括LLV电路402，并且第三半导体结构106中的晶体管的栅极电介质的厚度可以比第二半导体结构104中的晶体管的栅极电介质的厚度大(例如，至少5倍)。
图36A和图36B示出根据本公开的各个方面的图35A和图35B中的3D存储器装置3500和3501的各种示例的侧视图。如图36A所示，作为图35A和图35B中的3D存储器装置3500和3501的一个示例，根据一些实施方式，3D存储器装置3600是包括第一半导体结构102、第二半导体结构104和第三半导体结构106的键合芯片，它们在垂直方向(例如，图36A的y方向)的不同面中堆叠在彼此之上。根据一些实施方式，第一和第二半导体结构102和104在其间的键合界面103处键合，并且第一和第三半导体结构102和106在其间的键合界面3503处键合。
如图36A所示，第三半导体结构106可以包括具有半导体材料的半导体层1006。在一些实施方式中，半导体层1006是具有单晶硅的硅衬底。第三半导体结构106还可以包括在半导体层1006上方并与半导体层1006接触的装置层3602。在一些实施方式中，装置层3602包括第一外围电路3604和第二外围电路3606。第一外围电路3604可以包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且第二外围电路3606可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第一外围电路3604包括与半导体层1006接触的多个晶体管3608，并且第二外围电路3606包括与半导体层1006接触的多个晶体管3610。晶体管3608和3610可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管3608或3610包括栅极电介质，并且晶体管3608(例如，在HV电路406中)的栅极电介质的厚度小于晶体管3610(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管3608的电压低于施加到晶体管3610的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管3608和3610的阱、源极和漏极)也可以形成在半导体层1006上或中。
在一些实施方式中，第三半导体结构106还包括在装置层3602上方的互连层3612以将电信号传输到外围电路3606和3604以及从外围电路3606和3604传输电信号。如图36A所示，互连层3612可以垂直设置在键合界面3503和装置层3602(包括外围电路3604和3606的晶体管3608和3610)之间。互连层3612可以包括多个互连。互连层3612中的互连可以耦合到装置层3602中的外围电路3604和3606的晶体管3608和3610。互连层3612还可以包括其中可以形成横向线和过孔的一个或多个ILD层。即，互连层3612可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层3602中的装置通过互连层3612中的互连彼此耦合。例如，外围电路3604可以通过互连层3612耦合到外围电路3606。互连层3612中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层3612中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图36A所示，第三半导体结构106还可以包括在键合界面3503处并且在互连层3612上方并与互连层3612接触的键合层1014。键合层1014可以包括多个键合触点1015和电隔离键合触点1015的电介质。键合触点1015可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1014的键合触点包括Cu。键合层1014的剩余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。键合层1014中的键合触点1015和周围电介质可以用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)并且可以同时获得金属-金属(例如，Cu-到-Cu)键合和电介质-电介质(例如，SiO2-到-SiO2)键合。
如图36A所示，第一半导体结构102还可以包括在键合界面3503处的键合层3502，例如，在键合界面3503的相对于第三半导体结构106中的键合层1014的相对侧上的键合层3502。键合层3502可以包括多个键合触点3505和电隔离键合触点3505的电介质。键合触点3505可以包括导电材料，例如Cu。键合层3502的剩余区域可以由诸如氧化硅的电介质材料形成。键合层3502中的键合触点3505和周围电介质可以用于混合键合。在一些实施方式中，键合界面3503是键合层3502和1014相遇并键合的地方。在实践中，键合界面3503可以是具有一定厚度的层，其包括第三半导体结构106的键合层1014的顶表面和第一半导体结构102的键合层3502的底表面。
如图36A所示，第一半导体结构102还可以包括在键合层3502上方并与键合层3502接触的互连层3628以传输电信号。互连层3628可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层3628中的互连还包括局部互连，例如位线触点和字线触点。互连层3628还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层3628中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层3628中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图36A所示，第一半导体结构102还可以包括存储器单元阵列，例如在互连层3628上方并与互连层3628接触的NAND存储器串208的阵列。在一些实施方式中，互连层3628垂直位于NAND存储器串208与键合界面3503之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多个对，每个对包括导电层和电介质层。堆叠并交错的导电层和电介质层在本文中也被称为堆叠结构，例如存储器堆叠体3627。存储器堆叠体3627可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体3627中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体3627中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体3627的一个或多个阶梯结构。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，包括本文公开的任何合适的沟道结构，例如上面关于图8A-8C详细描述的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C。应理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串并且在其他示例中可以是“浮栅”类型的NAND存储器串。
如图36A所示，第一半导体结构102还可以包括设置在存储器堆叠体3627上方并与NAND存储器串208的源极接触的半导体层1002。在一些实施方式中，半导体层1002垂直设置在键合界面103和NAND存储器串208之间。半导体层1002可以包括半导体材料。在一些实施方式中，半导体层1002是具有单晶硅的减薄的硅衬底，在其上形成存储器堆叠体3627和NAND存储器串208(例如，包括底部插塞沟道结构812A或侧壁插塞沟道结构812B)。应理解，在一些示例中，也可以在半导体层1002中形成沟槽隔离和掺杂区(未示出)。
如图36A所示，第一半导体结构102还可以包括垂直延伸穿过半导体层1002的一个或多个触点3625。在一些实施方式中，触点3625耦合到互连层3628中的互连。触点3625可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点3625包括W。在一些实施方式中，触点3625包括由电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1002电分离。取决于半导体层1002的厚度，触点3625可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
第二半导体结构104可以在键合界面103处以背对背方式与第一半导体结构102键合。第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，作为阳极键合或熔合键合的结果，键合界面103垂直设置在半导体层1002和半导体层1004之间，如下文详细描述的。在一些实施方式中，键合界面103是半导体层1002和半导体层1004相遇并键合的地方。在实践中，键合界面103可以是具有一定厚度的层，其包括第一半导体结构102的半导体层1002的顶表面和第二半导体结构104的半导体层1004的底表面。在一些实施方式中，电介质层(例如，氧化硅层)垂直形成在键合界面103和半导体层1004之间和/或键合界面103和半导体层1002之间，以促进半导体层1002和1004的熔合键合或阳极键合。因此，应理解，在一些示例中，键合界面103可以包括电介质层的表面。还应理解，在一些示例中，具有键合触点(例如，Cu触点)的键合层可以垂直形成在键合界面103和半导体层1004之间以及键合界面103和半导体层1002之间，以实现半导体层1002和1004的混合键合。换句话说，在一些示例中，电介质层(例如，氧化硅层)可以垂直设置在半导体层1004和半导体层1002之间，其可以用作形成在半导体层1002上的部件和形成在半导体层1004上的部件之间的屏蔽层，例如，以用于减少由存储器堆叠体3627和NAND存储器串208引起的对晶体管3620和3622的阈值电压的跨键合界面103的影响。
第二半导体结构104可以包括在半导体层1004上方并与半导体层1004接触的装置层3614。在一些实施方式中，装置层3614包括第三外围电路3616和第四外围电路3618。第三外围电路3616可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第四外围电路3618可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第三外围电路3616包括多个晶体管3620，并且第四外围电路3618也包括多个晶体管3622。晶体管3620和3622可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管3620或3622包括栅极电介质，并且晶体管3620(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管3622(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管3620的电压低于施加到晶体管3622的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管3620和3622的阱、源极和漏极)也可以形成在半导体层1004上或中。
此外，施加到第二和第三半导体结构104和106中的不同晶体管3620、3622、3608和3610的不同电压可能导致第二和第三半导体结构104和106之间的装置尺寸的差异。在一些实施方式中，晶体管3608(例如，在HV电路406中)的栅极电介质的厚度大于晶体管3620(例如，在LLV电路402中)的栅极电介质的厚度，因为施加到晶体管3608的电压高于施加到晶体管3620的电压。在一些实施方式中，晶体管3622(例如，在LV电路404中)的栅极电介质的厚度与晶体管3610(例如，在LV电路404中)的栅极电介质的厚度相同，因为施加到晶体管3622和晶体管3610的电压相同。在一些实施方式中，其中形成晶体管3608(例如，在HV电路406中)的半导体层1006的厚度大于其中形成晶体管3620(例如，在LLV电路402中)的半导体层1004的厚度，因为施加到晶体管3608的电压高于施加到晶体管3620的电压。
如图36A所示，第二半导体结构104还可以包括在装置层3614上方并与装置层3614接触的互连层3626，以将电信号传输到外围电路3616和3618以及从外围电路3616和3618传输电信号。如图36A所示，装置层1714(包括外围电路1716和1718的晶体管1720和1722)可以垂直位于键合界面103和互连层3626之间。互连层3626可以包括耦合到装置层3614中的外围电路3616和3618的晶体管3620和3622的多个互连。互连层3626还可以包括一个或多个ILD层，其中可以形成互连。即，互连层3626可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层3614中的装置通过互连层3626中的互连彼此耦合。例如，外围电路3616可以通过互连层3626耦合到外围电路3618。互连层3626中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层3626中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层3626中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺所描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但由于互连层3626的制造可以在形成第二半导体结构104中的装置层3614和第一半导体结构102中的装置的高温工艺之后发生，并且与形成第三半导体结构106的高温工艺分离，所以互连层3626的具有Cu的互连可能变得可行。
如图36A所示，第二半导体结构104还可以包括垂直延伸穿过半导体层1004的一个或多个触点3624。在一些实施方式中，触点3624耦合到互连层3626中的互连。在一些实施方式中，触点3624与触点3625接触，使得触点3624和3625将互连层3626中的互连耦合到互连层3628中的互连，以跨第二和第一半导体结构104和102之间的键合界面103并穿过半导体层1004和1002形成电连接。触点3624可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点3624包括被电介质间隔体(例如，具有氧化硅)围绕的过孔，以将过孔与半导体层1004电分离。取决于半导体层1004的厚度，触点3624可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
如图36A所示，第二半导体结构104还可以包括在互连层3626上方并与互连层3626接触的焊盘引出互连层902。在一些实施方式中，具有晶体管3620和3622的装置层3614垂直设置在焊盘引出互连层902和半导体层1004之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘3632。焊盘引出互连层902和互连层3626可以形成在半导体层1004的同一侧。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器装置3600和外部装置之间传输电信号，例如，以用于焊盘引出目的。
结果，第三和第二半导体结构106和104中的外围电路3604、3606、3616和3618可以通过包括互连层3612、3626和3628以及触点3624和3625的各种互连结构而耦合到第一半导体结构102中的NAND存储器串208。此外，3D存储器装置3600中的外围电路3604、3606、3616和3618以及NAND存储器串208可以进一步通过焊盘引出互连层902耦合到外部装置。
应理解，3D存储器装置的焊盘引出不限于如图36A所示的从具有晶体管3620和3622的第二半导体结构104(对应于图34B)并且可以从具有晶体管3608和3610的第三半导体结构106(对应于图34A)。例如，如图36B所示，3D存储器装置3601可以包括在第三半导体结构106中的焊盘引出互连层902。焊盘引出互连层902可以与第三半导体层1006的其上形成晶体管3608和3610的半导体层1006接触。在一些实施方式中，第三半导体结构106还包括垂直延伸穿过半导体层1006的一个或多个触点3634。在一些实施方式中，触点3634将第三半导体结构106中的互连层3612中的互连耦合到焊盘引出互连层902中的接触焊盘3632以形成穿过半导体层1006的电连接。触点3634可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点3634包括W。在一些实施方式中，触点3634包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1006电分离。取决于半导体层1006的厚度，触点3634可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或者是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
还应理解，第一半导体结构102中的半导体层1002的材料不限于如以上关于图36A所示的单晶硅，并且可以是任何其他合适的半导体材料。例如，如图36B所示，3D存储器装置3601可以包括在第一半导体结构102中的具有多晶硅的半导体层1002。3D存储器装置3601的与具有多晶硅的半导体层1002接触的NAND存储器串208可以包括本文公开的与多晶硅层接触的任何合适的沟道结构，例如底部开口沟道结构812C。在一些实施方式中，3D存储器装置3601的NAND存储器串208是“浮栅”类型的NAND存储器串，并且具有多晶硅的半导体层1002与“浮栅”类型的NAND存储器串接触以作为其源极板。应理解，为了便于描述，不再重复3D存储器装置3600和3601中相同部件的细节(例如，材料、制造工艺、功能等)。
图37A-37G示出根据本公开的一些方面的用于形成图35A和图35B中的3D存储器装置的制造工艺。图38示出根据本公开的一些方面的用于形成图35A和图35B中的3D存储器装置的另一种方法3800的流程图。图37A-37G和图38中描绘的3D存储器装置的示例包括图36A和图36B中描绘的3D存储器装置3600和3601。将一起描述图37A-37G和图38。应理解，方法3800中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图38所示不同的顺序执行。例如，可以并行执行操作3802、3804和3806。
参考图38，方法3800开始于操作3802，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图37A所示，在硅衬底3702上形成诸如包括交错的导电层和电介质层的存储器堆叠体3704的堆叠结构。为了形成存储器堆叠体3704，在一些实施方式中，在硅衬底3702上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成交错的牺牲层和电介质层。然后可以通过栅极替换工艺形成存储器堆叠体3704，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体3704，而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体3704和硅衬底3702之间。
如图37A所示，NAND存储器串3706形成在硅衬底3702上方，其中每个NAND存储器串3706垂直延伸穿过存储器堆叠体3704以与硅衬底3702接触。在一些实施方式中，形成NAND存储器串3706的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体3704(或电介质堆叠体)并进入硅衬底3702中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串3706的细节可以根据NAND存储器串3706的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图37A所示，互连层3708形成在存储器堆叠体3704和NAND存储器串3706上方。互连层3708可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串3706进行电连接。在一些实施方式中，互连层3708包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3708中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图37A所示的ILD层和互连可以统称为互连层3708。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图37A所示，键合层3710形成在互连层3708上方。键合层3710可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层3708的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层3708中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法3800进行到操作3804，如图38所示，其中在第二衬底上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图37B所示，在硅衬底3712上形成多个晶体管3714和3716。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管3714和3716。在一些实施方式中，通过离子注入和/或热扩散在硅衬底3712中形成掺杂区，其例如用作晶体管3714和3716的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底3712中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管3714的区域中沉积比晶体管3716的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管3716的区域中的氧化硅膜的部分，晶体管3714的栅极电介质的厚度不同于晶体管3716的栅极电介质的厚度。应理解，制造晶体管3714和3716的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层3718形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图37B所示，互连层3718可以形成在晶体管3714和3716上方。互连层3718可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管3714和3716进行电连接。在一些实施方式中，互连层3718包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3718中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图37B所示的ILD层和互连可以统称为互连层3718。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图37B所示，键合层3720形成在互连层3718上方。键合层3720可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层3718的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层3718中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法3800进行到操作3806，如图38所示，其中在第三衬底上形成第二晶体管。第三衬底可以是具有单晶硅的硅衬底。在一些实施方式中，并行执行操作3802、3804和3806中的任何两个或全部以减少处理时间。
如图37C所示，在硅衬底3722上形成多个晶体管3724和3726。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管3724和3726。在一些实施方式中，通过离子注入和/或热扩散在硅衬底3722中形成掺杂区，其例如用作晶体管3724和3726的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底3722中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管3724的区域中沉积比晶体管3726的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管3726的区域中的氧化硅膜的部分，晶体管3724的栅极电介质的厚度不同于晶体管3726的栅极电介质的厚度。应理解，制造晶体管3724和3726的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层形成在第三衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图37C所示，互连层3742可以形成在晶体管3724和3726上方。互连层3742可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管3724和3726进行电连接。在一些实施方式中，互连层3742包括多个ILD层和其中以多种工艺形成的互连。例如，互连层3742中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图37C所示的ILD层和互连可以统称为互连层3742。在一些实施方式中，互连层3742中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但由于在制造互连层3742之后不再有高温工艺，因此在互连层3742中的互连中使用Cu作为导电材料可能变得可行。
方法3800进行到操作3808，如图38所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在第一键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图37D所示，将硅衬底3702及其上形成的部件(例如，存储器堆叠体3704和穿过其形成的NAND存储器串3706)上下翻转。面朝下的键合层3710与面朝上的键合层3720键合，即以面对面方式键合，从而形成键合界面3732。也就是说，硅衬底3702及其上形成的部件可以与硅衬底3712及其上形成的部件以面对面方式键合，使得键合层3710中的键合触点与键合层3720中的键合触点在键合界面3732处接触。在键合之后，晶体管3714和3716以及NAND存储器串3706可以面向彼此。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图37D未示出，但应理解，在一些示例中，硅衬底3712及其上形成的部件(例如，晶体管3714和3716)可以上下翻转，并且面朝下的键合层3720可以与面朝上的键合层3710键合，即以面对面方式键合，从而也形成键合界面3732。
作为例如混合键合的键合的结果，键合界面3732的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层3710中的键合触点和键合层3720中的键合触点对准并且彼此接触，使得存储器堆叠体3704和穿过其形成的NAND存储器串3706可以通过跨键合界面3732的键合的键合触点耦合到晶体管3714和3716。
在一些实施方式中，将第一衬底减薄。如图37E所示，将硅衬底3702(图37D中所示)减薄以成为具有单晶硅的半导体层3734。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底3702。
在一些实施方式中，形成穿过减薄的第一衬底的第一触点。如图37E所示，形成垂直延伸穿过半导体层3734(即，减薄的硅衬底3702)的一个或多个触点3736。触点3736可以耦合到互连层3708中的互连。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层3734的接触孔来形成触点3736。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，触点3736可以在减薄(半导体层3734的形成，例如，在图37A中)之前形成在硅衬底3702中，并且在减薄之后从硅衬底3702的背面(发生减薄的地方)暴露。
在一些实施方式中，将第三衬底减薄。如图37F所示，将硅衬底3722(图37C所示)减薄以成为具有单晶硅的半导体层3728。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底3722。在一些实施方式中，如图37F所示，在减薄之前，例如使用粘合键合将处理衬底3743附接到互连层3742以允许硅衬底3722上的后续背面工艺，例如减薄、接触形成、以及键合。
在一些实施方式中，形成穿过减薄的第三衬底的第二触点。如图37F所示，形成垂直延伸穿过半导体层3728(即，减薄的硅衬底3722)的一个或多个触点3737。触点3737可以耦合到互连层3708中的互连。可以通过使用首先图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层3734的接触孔来形成触点3736。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，触点3737可以在减薄(半导体层3728的形成，例如，在图37C中)之前形成在硅衬底3722中，并且在减薄之后从硅衬底3722的背面(发生减薄的地方)暴露。
方法3800进行到操作3810，如图38所示，其中将第一衬底和第三衬底以背对背方式键合。如图37F所示，减薄的硅衬底3702(即，半导体层3734)及其上形成的部件(例如，存储器堆叠体3704和NAND存储器串3706)以面对背方式(即，减薄的硅衬底3702的背面面向减薄的硅衬底3722的背面)键合到减薄的硅衬底3722(即，半导体层3728)及其上形成的部件(例如，晶体管3724和3726)，以形成键合界面3740。可以使用熔合键合或阳极键合执行键合，这取决于键合界面3132处的材料，例如SiO2-Si或SiO2-SiO2。根据一些实施方式，作为键合的结果，触点3736在键合界面3740处与触点3736对准并接触，并且键合的触点3736和3737将互连层3742中的互连耦合到互连层3708中的互连。
在一些实施方式中，第三键合层形成在减薄的第一衬底的与形成NAND存储器串阵列的第一侧相对的第二侧上，并且第四键合层形成在减薄的第三衬底的与形成晶体管的第一侧相对的第二侧上。第三键合层可以包括多个第三键合触点，并且第四键合层可以包括多个第四键合触点。虽然图37F未示出，但应理解，第一衬底和第三衬底可以使用混合键合以背对背方式键合，使得第三键合层中的第三键合触点与第四键合层中的第四键合触点在键合界面3740处对准并且接触，如上详细描述的。尽管未示出，在一些实施方式中，在形成第三键合层之前，具有单晶硅的半导体层3734(即，减薄的硅衬底3702)被具有不同材料的半导体层(例如，多晶硅层)替换，使得第三键合层形成在替换的半导体层(例如多晶硅层)上。结果，第三和第四键合层可以分别与不同材料(例如多晶硅和单晶硅)的半导体层接触。
方法3800跳过可选操作3812并进行到操作3814，如图38所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在第二晶体管上方。如图37G所示，去除处理衬底3743(图37F中所示)，并且在半导体层3728上的互连层3742以及晶体管3724和3726上方形成焊盘引出互连层3746。焊盘引出互连层3746可以包括形成在一个或多个ILD层中的互连，例如接触焊盘3748。接触焊盘3748可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，为了在第二衬底上形成焊盘引出互连层，在操作3810之后，方法3800进行到可选操作3812，如图38所示，其中将第二衬底减薄。应理解，虽然未示出，但是在一些示例中，可以使用包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺、或其任何组合的工艺将硅衬底3702(图37F所示)减薄以成为具有单晶硅的半导体层。在减薄之后，可以例如通过湿法/干法蚀刻、然后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过减薄的硅衬底3712的触点。应理解，在一些示例中，触点可以在减薄之前形成在硅衬底3712中并且在减薄之后从硅衬底3712的背面(发生减薄的地方)暴露。
方法3800进行到操作3814，如图38所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第二衬底上。应理解，虽然未示出，但是在一些示例中，可以在减薄的硅衬底3712上形成具有接触焊盘的焊盘引出互连层。还应理解，在一些示例中，第一衬底(例如，硅衬底3702或减薄后的半导体层3734)可以以与上面关于图12G和图12H描述的类似的方式被去除并替换为具有多晶硅的半导体层。
图39A和图39B示出了根据本公开的各个方面的具有两个堆叠半导体结构的3D存储器装置3900和3901的截面的示意图。3D存储器装置3900和3901可以是图1C中的3D存储器装置120的示例，其中包括存储器单元阵列的第一半导体结构102键合到包括设置在不同面中的存储器单元阵列的外围电路的至少两个分离的部分的第四半导体结构108。换句话说，如图39A和图39B所示，根据一些实施方式，包括3D存储器装置3900和3901的存储器单元阵列的第一半导体结构102在垂直方向上设置在3D存储器装置3900和3901的一侧。
在一些实施方式中，第一半导体结构102包括半导体层1002、键合层1008和垂直位于半导体层1002和键合层1008之间的存储器单元阵列。存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)阵列，并且NAND存储器串阵列的源极可以与半导体层1002接触(例如，如图8A-8C所示)。半导体层1002可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)或多晶硅(例如，沉积层)，例如，取决于NAND存储器串的沟道结构的类型(例如，底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)。键合层1008可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如如下详细描述的混合键合。
在一些实施方式中，第四半导体结构108包括半导体层3904、键合层1010、存储器单元阵列的外围电路的垂直位于键合层1010和半导体层3904的第一侧之间的第一部分、以及存储器单元阵列的外围电路的与半导体层3904的与第一侧相对的第二侧接触的第二部分。也就是说，外围电路的第一部分的晶体管(例如，平面晶体管500和3D晶体管600)和外围电路的第二部分的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层3904的相对侧接触。因此，根据一些实施方式，外围电路的两个分离的部分的晶体管在跨半导体层3904的不同面中堆叠在彼此之上。应理解，在一些示例中，不同于第一半导体结构102中的半导体层1002，在其上形成晶体管的半导体层3904可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。穿过半导体层3904的贯穿触点(例如，ILV/TSV)可以在半导体层3904的相对侧上的外围电路的两个部分之间形成直接、短距离(例如，亚微米级)电连接。
类似于第一半导体结构102中的键合层1008，第四半导体结构108中的键合层1010也可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面103垂直位于键合层1008和1010之间并分别与键合层1008和1010接触。也就是说，键合层1008和1010可以设置在键合界面103的相对侧，并且键合层1008的键合触点可以在键合界面103处与键合层1010的键合触点接触。结果，跨键合界面103的大量(例如，数百万个)键合触点可以在相邻的半导体结构102和108之间形成直接、短距离(例如，微米级)电连接。
此外，如图39A和图39B所示，3D存储器装置3900或3901还可以包括用于焊盘引出目的的焊盘引出互连层902，即，使用其上可以焊接键合线的接触焊盘与外部装置互连。在图39A所示的一个示例中，包括外围电路的第四半导体结构108可以包括焊盘引出互连层902。在该示例中，3D存储器装置3900可以从外围电路侧焊盘引出以减小接触焊盘和外围电路之间的互连距离，从而减少来自互连的寄生电容并提高3D存储器装置3900的电性能。在图39B所示的另一示例中，包括存储器单元阵列的第一半导体结构102可以包括焊盘引出互连层902。
如图39A和图39B所示，3D存储器装置3900或3901可以包括存储器单元阵列、包括第一晶体管的第一外围电路、包括第二晶体管的第二外围电路、包括第一侧和第二侧的第一半导体层3904、以及包括第三侧和第四侧的第二半导体层1002。存储器单元阵列、第一晶体管和第二晶体管可以与第一侧、第二侧、第三侧和第四侧中的三个接触。第二侧和第三侧可以设置在第一侧和第四侧之间，并且第一晶体管和存储器单元阵列可以分别与第二侧和第三侧接触。例如，如图39A和图39B所示，存储器单元阵列与第二半导体层1002的第三侧接触，第一晶体管与第一半导体层3904的第二侧接触，并且第二晶体管与第一半导体层3904的第一侧接触。
此外，如下文详细描述的，半导体层3904可以是单个硅衬底(例如，减薄的双侧硅衬底)，并且第四半导体结构108中的外围电路可以形成在该单个硅衬底的两侧(例如，正面和背面)，从而与使用两个硅衬底并在每个硅衬底的正面具有外围电路的架构相比，降低了装置成本。
图40A和图40B示出根据本公开的各个方面的图39A和图39B中的3D存储器装置3900和3901的各种示例的侧视图。如图40A所示，作为图39A和图39B中的3D存储器装置3900和3901的一个示例，根据到一些实施方式，3D存储器装置4000是包括第一半导体结构102和第四半导体结构108的键合芯片，第一半导体结构102和第四半导体结构108在垂直方向(例如，图40A中的y方向)的不同面中堆叠在彼此之上。根据一些实施方式，第一和第四半导体结构102和108在其间的键合界面103处键合，并且第四半导体结构108包括在垂直方向(例如，图40A中的y方向)上在其相对侧上的两个分离的装置层4002和4014。
如图40A所示，第四半导体结构108可以包括具有半导体材料的半导体层3904。在一些实施方式中，半导体层3904是具有单晶硅的硅衬底。诸如晶体管的装置可以形成在半导体层3904的两侧。在一些实施方式中，半导体层3904的厚度在1μm和10μm之间。第四半导体结构108还可以包括在半导体层3904的第一侧(例如，朝向图40A中的负y方向)上方并与其接触的装置层4002。在一些实施方式中，装置层4002包括第一外围电路4004和第二外围电路4006。第一外围电路4004可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第二外围电路4006可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第一外围电路4004包括与半导体层3904的第一侧接触的多个晶体管4008，并且第二外围电路4006包括与半导体层1006的第一侧接触的多个晶体管4010。晶体管4008和4010可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如以上关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管4008或4010包括栅极电介质，并且晶体管4008(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管4010(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管4008的电压低于施加到晶体管4010的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管4008和4010的阱、源极和漏极)也可以形成在第一半导体层3904的一侧。
在一些实施方式中，第四半导体结构108还包括在装置层4002上方的互连层4012以将电信号传输到外围电路4006和4004以及从外围电路4006和4004传输电信号。如图40A所示，装置层4002(包括外围电路4004和4006的晶体管4008和4010)可以垂直设置在半导体层3904和互连层4012之间。互连层4012可以包括多个互连。互连层4012中的互连可以耦合到装置层4002中的外围电路4004和4006的晶体管4008和4010。互连层4012还可以包括其中可以形成横向线和过孔的一个或多个ILD层。即，互连层4012可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层4002中的装置通过互连层4012中的互连彼此耦合。例如，外围电路4004可以通过互连层4012耦合到外围电路4006。互连层4012中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层4012中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层4012中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺描述的，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层4012的制造可以在形成第四半导体结构108中的装置层4014和4002的高温工艺之后发生，并且与形成第一半导体结构102的高温工艺分离，所以互连层4012的具有Cu的互连可能变得可行。
第四半导体结构108还可以包括在半导体层3904的与第一侧相对的第二侧(例如，朝向图40A中的正y方向)下方并与该第二侧接触的另一装置层4014。装置层4014和4002因此可以在垂直方向上设置在不同面中，即在第四半导体结构108中的半导体层3904的相对侧上堆叠在彼此之上。在一些实施方式中，装置层4014包括第三外围电路4016和第四外围电路4018。第三外围电路4016可以包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且第四外围电路4018可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第三外围电路4016包括多个晶体管4020，并且第四外围电路4018也包括多个晶体管4022。晶体管4020和4022可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管4020或4022包括栅极电介质，并且晶体管4020(例如，在HV电路406中)的栅极电介质的厚度大于晶体管4022(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管4020的电压高于施加到晶体管4022的电压。在一些实施方式中，晶体管4020(例如，在HV电路406中)的栅极电介质的厚度大于晶体管4008(例如，在LLV电路402中)的栅极电介质的厚度，因为施加到晶体管4020的电压高于施加到晶体管4008的电压。在一些实施方式中，晶体管4022(例如，在LV电路404中)的栅极电介质的厚度与晶体管4010(例如，在LV电路404中)的栅极电介质的厚度相同，因为施加到晶体管4022和晶体管4010的电压相同。沟槽隔离(例如，STI)和掺杂区(例如，晶体管1720和1722的阱、源极和漏极)也可以形成在半导体层3904的第二侧上。
如图40A所示，第四半导体结构108还可以包括在装置层4014下方的互连层4026，以将电信号传输至外围电路4016和4018以及从外围电路4016和4018传输电信号。如图40A所示，互连层4026可以垂直位于键合界面103和装置层4014(包括外围电路4016和4018的晶体管4020和4022)之间。互连层4026可以包括耦合到装置层4014中的外围电路4016和4018的晶体管4020和4022的多个互连。互连层4026还可以包括其中可以形成互连的一个或多个ILD层。即，互连层4026可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层4014中的装置通过互连层4026中的互连彼此耦合。例如，外围电路4016可以通过互连层4026耦合到外围电路4018。互连层4026中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层4026中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层4026中的互连包括W，其在导电金属材料之中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
如图40A所示，第四半导体结构108还可以包括垂直延伸穿过半导体层3904的一个或多个触点4024。在一些实施方式中，触点4024将互连层4026中的互连耦合到互连层4012中的互连以在半导体层3904的相对侧之间形成电连接。触点4024可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点4024包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层3904电分离。取决于半导体层3904的厚度，触点4024可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或数十微米级(例如，1μm和100μm)深度的TSV。
如图40A所示，第四半导体结构108还可以包括在键合界面103处并且在互连层4026下方并与互连层4026接触的键合层1010。键合层1010可以包括多个键合触点1011和电隔离键合触点1011的电介质。键合触点1011可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1010的键合触点1011包括Cu。键合层1010的剩余区域可以由电介质形成，电介质包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。键合层1010中的键合触点1011和周围电介质可以用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)并且可以同时获得金属-金属(例如，Cu-到-Cu)键合和电介质-电介质(例如，SiO2-到-SiO2)键合。
如图40A所示，第一半导体结构102还可以包括在键合界面103处的键合层1008，例如，在键合界面103的相对于第四半导体结构108中的键合层1010的相对侧上的键合层1008。键合层1008可以包括多个键合触点1009和电隔离键合触点1009的电介质。键合触点1009可以包括导电材料，例如Cu。键合层1008的剩余区域可以由诸如氧化硅的电介质材料形成。键合层1008中的键合触点1009和周围电介质可以用于混合键合。在一些实施方式中，键合界面103是键合层1008和1010相遇并键合的地方。在实践中，键合界面103可以是具有一定厚度的层，其包括第二半导体结构104的键合层1010的顶表面和第一半导体结构102的键合层1008的底表面。
如图40A所示，第一半导体结构102还可以包括在键合层1008上方并与键合层1008接触的互连层4028以传输电信号。互连层4028可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层4028中的互连还包括局部互连，例如位线触点和字线触点。互连层4028还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层4028中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层4028中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图40A所示，第一半导体结构102还可以包括存储器单元阵列，例如在互连层4028下方并与互连层4028接触的NAND存储器串208的阵列。在一些实施方式中，互连层4028垂直位于NAND存储器串208与键合界面103之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多个对，每个对包括导电层和电介质层。堆叠并交错的导电层和电介质层在本文中也被称为堆叠结构，例如存储器堆叠体4027。存储器堆叠体4027可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体4027中的导电层和电介质层可以分别是存储器堆叠体4027中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体4027中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体4027的一个或多个阶梯结构。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，包括本文公开的任何合适的沟道结构，例如上面关于图8A-8C详细描述的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C。应理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串，并且在其他示例中也可以是“浮栅”类型的NAND存储器串。
如图40A所示，第一半导体结构102还可以包括设置在存储器堆叠体4027下方并与NAND存储器串208的源极接触的半导体层1002。在一些实施方式中，NAND存储器串208垂直设置在键合界面103和半导体层1002之间。半导体层1002可以包括半导体材料。在一些实施方式中，半导体层1002是具有单晶硅的减薄硅衬底，在其上形成存储器堆叠体4027和NAND存储器串208(例如，包括底部插塞沟道结构812A或侧壁插塞沟道结构812B)。应理解，在一些示例中，也可以在半导体层1002中形成沟槽隔离和掺杂区(未示出)。
如图40A所示，第四半导体结构108还可以包括在互连层4012上方并与互连层4012接触的焊盘引出互连层902。在一些实施方式中，具有晶体管4008和4010的装置层4002垂直设置在焊盘引出互连层902和半导体层之间3904。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘4032。焊盘引出互连层902和互连层4012可以形成在半导体层3904的同一侧。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器装置3900和外部装置之间传输电信号，例如，用于焊盘引出目的。
结果，第四半导体结构108的不同侧上的外围电路4004、4006、4016和4018可以通过包括互连层4012、4026、和4028、键合层1008和1010、以及触点4024的各种互连结构而耦合到第一半导体结构102中的NAND存储器串208。此外，3D存储器装置3900中的外围电路4004、4006、4016和4018以及NAND存储器串208可以通过焊盘引出互连层902进一步耦合到外部装置。
应理解，3D存储器装置的焊盘引出不限于从如图40A所示的具有晶体管4008、4010、4020和4022的第四半导体结构108(对应于图39A)并且可以从具有NAND存储器串208的第一半导体结构102(对应于图39B)。例如，如图40B所示，3D存储器装置4001可以包括在第一半导体结构102中的焊盘引出互连层902。焊盘引出互连层902可以与在其上形成NAND存储器串208的第一半导体结构102的半导体层1002接触。在一些实施方式中，第一半导体结构102还包括垂直延伸穿过半导体层1002的一个或多个触点4030。在一些实施方式中，触点4030将第一半导体结构102中的互连层4028中的互连耦合到焊盘引出互连层902中的接触焊盘4032以形成穿过半导体层1002的电连接。触点4030可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点4030包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层1002电分离。取决于半导体层1002的厚度，触点4030可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。在一些实施方式中，在图40B中，3D存储器装置4001的第四半导体结构108还包括钝化层4034，替代图40A中的焊盘引出互连层902。钝化层4034可以包括电介质材料，例如氮化硅和/或氧化硅。
还应理解，第一半导体结构102中的半导体层1002的材料不限于如上文关于图40A所述的单晶硅并且可以是任何其他合适的半导体材料。例如，如图40B所示，3D存储器装置4001可以包括在第一半导体结构102中的具有多晶硅的半导体层1002。3D存储器装置4001的与具有多晶硅的半导体层1002接触的NAND存储器串208可以包括与多晶硅层接触的本文公开的任何合适的沟道结构，例如底部开口沟道结构812C。在一些实施方式中，3D存储器装置4001的NAND存储器串208是“浮栅”类型的NAND存储器串，并且具有多晶硅的半导体层1002与“浮栅”类型的NAND存储器串接触以作为其源极板。应理解，为了便于描述，不再重复3D存储器装置4000和4001中相同部件的细节(例如，材料、制造工艺、功能等)。
图41A-41E示出根据本公开的一些方面的用于形成图39A和图39B中的3D存储器装置的制造工艺。图42A-42I示出根据本公开的一些方面的用于形成图39A和图39B中的3D存储器装置的另一种制造工艺。图43示出根据本公开的一些方面的用于形成图39A和图39B中的3D存储器装置的方法4300的流程图。图41A-41E、图42A-42F和图43中描绘的3D存储器装置的示例包括图40A和图40B中描绘的3D存储器装置4000和4001。将一起描述图41A-41E、图42A-42I和图43。应理解，方法4300中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图43所示不同的顺序执行。例如，操作4302和4304可以并行执行。
参考图43，方法4300开始于操作4302，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图41A和图42E所示，在硅衬底4102上形成诸如包括交错的导电层和电介质层的存储器堆叠体4104的堆叠结构。为了形成存储器堆叠体4104，在一些实施方式中，在硅衬底4102上形成包括交错的牺牲层和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体4104，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体4104，而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体4104和硅衬底4102之间。
如图41A和图42E所示，NAND存储器串4106形成在硅衬底4102上方，每个NAND存储器串4106垂直延伸穿过存储器堆叠体4104以与硅衬底4102接触。在一些实施方式中，形成NAND存储器串4106的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体4104(或电介质堆叠体)并进入硅衬底4102中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串4106的细节可以根据NAND存储器串4106的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图41A和图42E所示，互连层4108形成在存储器堆叠体4104和NAND存储器串4106上方。互连层4108可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串4106进行电连接。在一些实施方式中，互连层4108包括多个ILD层和其中以多种工艺形成的互连。例如，互连层4108中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图41A和图42E中所示的ILD层和互连可以统称为互连层4108。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图41A和图42E所示，键合层4110形成在互连层4108上方。键合层4110可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层4108的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层4108中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法4300进行到操作4304，如图43所示，其中在第二衬底的第一侧上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图41B和图42A所示，在硅衬底4112的一侧上形成多个晶体管4114和4116。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种来工艺形成晶体管4114和4116。在一些实施方式中，通过离子注入和/或热扩散在硅衬底4112中形成掺杂区，其例如用作晶体管4114和4116的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底4112中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管4114的区域中沉积比晶体管4116的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管4116的区域中的氧化硅膜的部分，晶体管4114的栅极电介质的厚度不同于晶体管4116的栅极电介质的厚度。应理解，制造晶体管4114和4116的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，并且因此为了便于描述没有详细说明。
在一些实施方式中，互连层形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图41B和图42A所示，互连层4118可以形成在晶体管4114和4116上方。互连层4118可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管4114和4116进行电连接。在一些实施方式中，互连层4118包括多个ILD层和其中以多种工艺形成的互连。例如，互连层4118中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图41B和图42A中所示的ILD层和互连可以统称为互连层4118。在一些实施方式中，互连层4118中的互连包括W，其在导电金属材料之中具有相对高的热预算以承受随后的高温工艺。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图41B和图42A所示，键合层4120形成在互连层4118上方。键合层4120可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层4118的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层4118中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法4300进行到操作4306，如图43所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图41C所示，将硅衬底4102及其上形成的部件(例如，存储器堆叠体4104和NAND存储器串4106)上下翻转。面朝下的键合层4110与面朝上的键合层4120键合，即以面对面方式键合，从而形成键合界面4132。也就是说，硅衬底4102及其上形成的部件可以与硅衬底4112及其上形成的部件以面对面方式键合，使得键合层4110中的键合触点在键合界面4132处与键合层4120中的键合触点接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图41C未示出，但应理解，在一些示例中，可以将硅衬底4112及其上形成的部件(例如，晶体管4114和4116)上下翻转，并且面朝下的键合层4120可以与面朝上的键合层4110键合，即，以面对面方式键合，从而也形成键合界面4132。
作为例如混合键合的键合的结果，键合界面4132的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层4110中的键合触点和键合层4120中的键合触点对准并且彼此接触，使得存储器堆叠体4104和穿过其形成的NAND存储器串4106可以通过跨键合界面4132的键合的键合触点耦合到晶体管4114和4116。
在一些实施方式中，在键合之后从与第一侧相对的第二侧减薄第二衬底。如图41D所示，从与形成晶体管4114和4116的一侧相对的另一侧减薄硅衬底4112(图41C所示)，以成为具有单晶硅的半导体层4113。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底4112。
方法4300进行到操作4308，如图43所示，其中在第二衬底的与第一侧相对的第二侧上形成第二晶体管。如图41D所示，在减薄的硅衬底4112(即，半导体层4113)的与形成晶体管4114和4116的一侧相对的另一侧上形成多个晶体管4124和4126。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管4124和4126。在一些实施方式中，通过离子注入和/或热扩散在半导体层4113的另一侧上形成掺杂区，其例如用作晶体管4124和4126的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层4113的另一侧上形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管4124的区域中沉积比晶体管4126的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管4126的区域中的氧化硅膜的部分，晶体管4124的栅极电介质的厚度不同于晶体管4126的栅极电介质的厚度。应理解，制造晶体管4124和4126的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层4128形成在晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图41D所示，互连层4128可以形成在晶体管4124和4126上方。互连层4128可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管4124和4126进行电连接。在一些实施方式中，互连层4128包括多个ILD层和其中以多种工艺形成的互连。例如，互连层4128中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图41D所示的ILD层和互连可以统称为互连层4128。
与互连层4118不同，在一些实施方式中，互连层4128中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在制造互连层4128之后没有更多的高温工艺，所以使用Cu作为互连层4128中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿过减薄的第二衬底的触点。如图41D所示，形成垂直延伸穿过半导体层4113(即，减薄的硅衬底4112)的一个或多个触点4136。触点4136可以将互连层4118中的互连和互连层4128中的互连耦合。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层4113的接触孔来形成触点4136。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法4300跳过可选操作4310并进行到操作4312，如图43所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在第二晶体管上方。如图41E所示，在半导体层4113上的互连层4128以及晶体管4126和4124上方形成焊盘引出互连层4140。焊盘引出互连层4140可以包括在一个或多个ILD层中形成的互连，例如接触焊盘4138。接触焊盘4138可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。应理解，虽然未在图41E中示出，但是在一些示例中，可以减薄硅衬底4102，并且焊盘引出互连层4140可以形成在减薄的硅衬底4102上，而不是在晶体管4124和4126上方。
应理解，在一些示例中，方法4300中的操作4306和4308的顺序可以转换。在一些实施方式中，在操作4304之后，方法4300跳过操作4306并进行到操作4308，如图43所示，其中第二晶体管形成在第二衬底的与第一侧相对的第二侧上。
在一些实施方式中，在键合之前从与第一侧相对的第二侧减薄第二衬底。如图42C所示，从与形成晶体管4114和4116的一侧相对的另一侧将硅衬底4112(图42B所示)减薄以成为具有单晶硅的半导体层4113。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺减薄硅衬底4112。在一些实施方式中，如图42B所示，例如使用粘合键合将处理衬底4201附接到键合层4120，以允许硅衬底4112上的后续背面工艺，例如减薄、接触形成和键合。
如图42D所示，晶体管4124和4126形成在减薄的硅衬底4112(即，半导体层4113)的与形成晶体管4114和4116的一侧相对的另一侧上。可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成晶体管4124和4126。在一些实施方式中，通过离子注入和/或热扩散在半导体层4113的另一侧上形成掺杂区，其例如用作晶体管4124和4126的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层4113的另一侧上形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管4124的区域中沉积比晶体管4126的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管4126的区域中的氧化硅膜的部分，晶体管4124的栅极电介质的厚度不同于晶体管4126的栅极电介质的厚度。应理解，制造晶体管4124和4126的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层4128形成在晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图42D所示，互连层4128可以形成在晶体管4124和4126上方。互连层4128可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管4124和4126进行电连接。在一些实施方式中，互连层4128包括多个ILD层和其中以多种工艺形成的互连。例如，互连层4128中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图42D所示的ILD层和互连可以统称为互连层4128。
与互连层4118不同，在一些实施方式中，互连层4128中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但是由于在制造互连层4128之后没有更多的高温工艺，所以使用Cu作为互连层4128中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿过减薄的第二衬底的触点。如图42D所示，在减薄硅衬底3112之后，形成均垂直延伸穿过半导体层4113(即，减薄的硅衬底4112)的一个或多个触点4136。触点4136可以耦合互连层4118中的互连和互连层4128中的互连。在减薄硅衬底3112之后，可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层4113的接触孔来形成触点4136。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。应理解，在一些示例中，触点4136可以在减薄之前(即，在形成半导体层4113之前，例如，在图42B中)形成在硅衬底4112中而不完全穿透硅衬底4112，并且在减薄之后从硅衬底4112的背面(发生减薄的地方)暴露。在一些示例中，触点4136的接触孔和间隔体可以在减薄之前顺序地形成在硅衬底4112中并且可以通过减薄工艺与硅衬底4112一起被减薄。然后可以在减薄工艺之后穿过减薄的间隔体形成触点4136的导体。
在操作4308之后，方法4300返回到操作4306，如图43所示，其中第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图42D所示，去除处理衬底4201(图42C中所示)以暴露键合层4120。在一些实施方式中，将另一衬底(未示出)附接到互连层4128以提供对后续键合工艺的支撑。如图42E所示，将硅衬底4102及其上形成的部件(例如，存储器堆叠体4104和NAND存储器串4106)上下翻转。面朝下的键合层4110与面朝上的键合层4120键合，即以面对面方式键合，从而形成键合界面4132。也就是说，硅衬底4102及其上形成的部件可以与减薄的硅衬底4112(半导体层4113)的第一侧(其上形成晶体管4114和4116)及其上形成的部件以面对面方式键合，使得键合层4110中的键合触点与键合层4120中的键合触点在键合界面4132处接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图42E未示出，但应理解，在一些示例中，减薄的硅衬底4112及其上形成的部件(例如，晶体管4114、4116、4124和4126)可以上下翻转，并且面朝下的键合层4120可以与面朝上的键合层4110键合，即以面对面方式键合，从而也形成键合界面4132。
作为例如混合键合的键合的结果，键合界面4132的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层4110中的键合触点和键合层4120中的键合触点彼此对准并且接触，使得存储器堆叠体4104和穿过其形成的NAND存储器串4106可以通过跨键合界面4132的键合的键合触点耦合到晶体管4114、4116、4124和4126。如图42E所示，在一些实施方式中，在键合之后，通过使用包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积诸如氮化硅的电介质材料，在互连层4128上形成了钝化层4242。
方法4300进行到可选操作4310，如图43所示，其中将第一衬底减薄。如图42F所示，将硅衬底4102(图42E所示)减薄以成为具有单晶硅的半导体层4235。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺减薄硅衬底4102。
方法4300进行到操作4312，如图43所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在减薄的第一衬底上。如图42F所示，在半导体层4235(减薄的硅衬底4102)上形成焊盘引出互连层4208。焊盘引出互连层4208可以包括形成在一个或多个ILD层中的互连，例如接触焊盘4238。接触焊盘4238可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻随后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过半导体层4235的触点4244。触点4244可以将焊盘引出互连层4208中的接触焊盘4238耦合到互连层4108中的互连。应理解，在一些示例中，触点4244可以在减薄(半导体层4235的形成，例如，在图42E中)之前形成在硅衬底4102中并且在减薄之后从硅衬底4102的背面(发生减薄的地方)暴露。
应理解，在一些示例中，第一衬底(例如，减薄之后的硅衬底4102或半导体层4235)可以以与上文关于图12G和图12H描述的类似的方式被去除并替换为具有多晶硅的半导体层。
在操作4308之后，由于第一和第二晶体管分别形成在第二衬底的两侧，所以在操作4306，第一衬底可以与第二衬底的第一侧或第二侧键合。图42D-42F示出了其中第一衬底与第二衬底的其上形成第一晶体管的第一侧键合的工艺，例如，将第一衬底4102和其上形成的部件(例如，NAND存储器串4106)键合到减薄的第二衬底4112(即，半导体层4113)的其上形成晶体管4114和4116的一侧。在一些实施方式中，第一衬底与第二衬底的其上形成第二晶体管的第二侧键合。
为了将第一衬底与第二衬底的第二侧键合，在一些实施方式中，第二键合层形成在第二晶体管上方的互连层上方，而不是第一晶体管上方的互连层上方。第二键合层可以包括多个第二键合触点。如图42G所示，键合层4120(例如，图42C中所示)不形成在互连层4118上方，并且处理衬底4201附接到互连层4118上，而不是附接到键合层4120。相反，键合层4211形成在互连层4128上方。键合层4211可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层4128的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层4128中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
如图42B、图42C和图42G所示，在一些实施方式中，在减薄硅衬底4112并在减薄的硅衬底4112的背面上形成晶体管4124和4126以及互连层4128和键合层4211之前，将处理衬底4201键合到互连层4118。也就是说，处理衬底4201可以保持键合到互连层4118而不被去除，并且在半导体层4113(即，减薄的硅衬底4112)的相对侧上引入另一处理衬底4201，从而简化制造制程并降低生产成本。
在一些实施方式中，晶体管4114的栅极电介质的厚度大于晶体管4126的栅极电介质的厚度。例如，晶体管4114可以是形成HV电路406的晶体管的一个示例，并且晶体管4126可以是形成LLV电路402的晶体管的一个示例。也就是说，在LLV电路402的晶体管4126形成在硅衬底4112的背面上之前，HV电路406的晶体管4114可以形成在硅衬底4112的正面上，这可以减少在相反顺序的情况下晶体管4114的形成对晶体管4126的影响，从而减少晶体管4126的装置缺陷。
如图42H所示，将硅衬底4102及其上形成的部件(例如，存储器堆叠体4104和NAND存储器串4106)上下翻转。面朝下的键合层4110与面朝上的键合层4211键合，即以面对面方式键合，从而形成键合界面4233。也就是说，硅衬底4102及其上形成的部件可以与减薄的硅衬底4112(半导体层4113)的第二侧(其上形成晶体管4124和4126)及其上形成的部件以面对面方式键合，使得键合层4110中的键合触点与键合层4211中的键合触点在键合界面4233处接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图42H未示出，但应理解，在一些示例中，减薄的硅衬底4112及其上形成的部件(例如，晶体管4114、4116、4124和4126)可以上下翻转，并且面朝下的键合层4211可以与面朝上的键合层4110键合，即以面对面方式键合，从而也形成键合界面4233。
作为例如混合键合的键合的结果，键合界面4233的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层4110中的键合触点和键合层4211中的键合触点彼此对准并且接触，使得存储器堆叠体4104和穿过其形成的NAND存储器串4106可以通过跨键合界面4233的键合的键合触点而耦合到晶体管4114、4116、4124和4126。
如图42I所示，将硅衬底4102(图42H所示)减薄以成为具有单晶硅的半导体层4235。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底4102。
如图42I所示，在半导体层4235(减薄的硅衬底4102)上形成焊盘引出互连层4208。焊盘引出互连层4208可以包括形成在一个或多个ILD层中的互连，例如接触焊盘4238。在一些实施方式中，在键合和减薄之后，例如通过湿法/干法蚀刻、随后沉积电介质材料作为间隔体并沉积导电材料作为导体，来形成垂直延伸穿过半导体层4235的触点4244。触点4244可以将焊盘引出互连层4208中的接触焊盘4238耦合到互连层4108中的互连。应理解，在一些示例中，触点4244可以在减薄(半导体层4235的形成，例如，在图42E中)之前形成在硅衬底4102中并且在减薄之后从硅衬底4102的背面(发生减薄的地方)暴露。
应理解，在一些示例中，第一衬底(例如，减薄之后的硅衬底4102或半导体层4235)可以以与上文关于图12G和图12H描述的类似的方式被去除并替换为具有多晶硅的半导体层。
图44A和图44B示出了根据本公开的一些方面的具有两个堆叠半导体结构104和110的3D存储器装置4400和4401的截面的示意图。3D存储器装置4400和4401可以是图1D中的3D存储器装置121的示例，其中，包括一些外围电路的第二半导体结构104键合到包括存储器单元阵列和存储器单元阵列的设置在不同面中的一些外围电路的第五半导体结构110。换言之，如图44A和图44B所示，根据一些实施方式，第五半导体结构110中的存储器单元阵列在垂直方向上设置在3D存储器装置4400和4401的中间。
在一些实施方式中，第二半导体结构104包括半导体层1004、键合层1010、以及垂直位于半导体层1004和键合层1010之间的一些外围电路。第二半导体结构104中的外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004接触。半导体层1004可以包括半导体材料。在一些实施方式中，其上形成晶体管的半导体层1004包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。键合层1010可以包括导电键合触点(未示出)和电隔离键合触点的电介质，其可以用于例如混合键合，如下文详细描述的。
在一些实施方式中，第五半导体结构110包括焊盘引出互连层902、半导体层4404、键合层4406、垂直位于键合层4406和半导体层4404的第一侧之间的存储器单元阵列、以及存储器单元阵列的垂直位于焊盘引出互连层902和半导体层4404的与第一侧相对的第二侧之间的一些外围电路。即，一些外围电路的晶体管和存储器单元阵列可以与半导体层4404的相对侧接触。因此，根据一些实施方式，外围电路的两个独立部分的晶体管在不同面中堆叠在彼此之上并且在垂直方向上由存储器单元阵列分开。
存储器单元阵列可以包括NAND存储器串(例如，本文公开的NAND存储器串208)阵列，并且NAND存储器串阵列的源极可以与半导体层4404(例如，如图8A-8C所示)的第一侧接触。第五半导体结构110中的外围电路的晶体管(例如，平面晶体管500和3D晶体管600)可以与半导体层1004的第二侧接触。半导体层4404可以包括半导体材料，例如单晶硅(例如，硅衬底或减薄的硅衬底)。在一些实施方式中，其上形成晶体管和存储器单元阵列两者的半导体层4404包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。
类似于第二半导体结构104中的键合层1010，第五半导体结构110中的键合层4406也可以包括导电键合触点(未示出)和电隔离键合触点的电介质。根据一些实施方式，键合界面4403垂直位于键合层1010和4406之间并且分别与键合层1010和4406接触。即，键合层1010和4406可以设置在键合界面4403的相对侧，并且键合层4406的键合触点可以在键合界面4403处与键合层1010的键合触点接触。结果，跨键合界面103的大量(例如，数百万个)键合触点可以在相邻的半导体结构104和110之间形成直接、短距离(例如，微米级)电连接。
如图44A和图44B所示，3D存储器装置4400和4401还可以包括焊盘引出互连层902以用于焊盘引出目的，即，使用其上可以焊接键合线的接触焊盘与外部装置互连。在图44A所示的一个示例中，包括一些外围电路的第五半导体结构110可以包括焊盘引出互连层902。在图44B所示的另一示例中，包括一些外围电路的第二半导体结构104可以包括焊盘引出互连层902。在任一示例中，3D存储器装置4400或4401可以从外围电路侧之一焊盘引出以减少接触焊盘和外围电路之间的互连距离，从而降低来自互连的寄生电容并提高3D存储器装置4400或4401的电气性能。
如图44A和图44B所示，3D存储器装置4400或4401可以包括存储器单元阵列、包括第一晶体管的第一外围电路、包括第二晶体管的第二外围电路、包括第一侧和第二侧的第一半导体层1004、以及包括第三侧和第四侧的第二半导体层4404。存储器单元阵列、第一晶体管和第二晶体管可以与第一侧、第二侧、第三侧和第四侧中的三个接触。第二侧和第三侧可以设置在第一侧和第四侧之间，并且第一晶体管和存储器单元阵列可以分别与第二侧和第三侧接触。例如，如图44A和图44B所示，存储器单元阵列与第二半导体层4404的第三侧接触，第一晶体管与第一半导体层1004的第二侧接触，并且第二晶体管与第二半导体层4404的第四侧接触。
图45A和图45B示出根据本公开的各个方面的图44A和图44B中的3D存储器装置4400和4401的示例的侧视图。如图45A所示，作为图44A和图44B中的3D存储器装置4400和4401的一个示例，根据一些实施方式，3D存储器装置4500是包括第二半导体结构104和第五半导体结构110的键合芯片，第二半导体结构104和第五半导体结构110在垂直方向(例如，图45A中的y方向)上的不同面中堆叠在彼此之上。根据一些实施方式，第五和第二半导体结构110和104在其间的键合界面4403处键合，并且第五半导体结构110在垂直方向(例如，图45A中的y方向)上包括两个装置层4514和在其相对侧上的存储器堆叠体4527(以及穿过其的NAND存储器串208)。
如图45A所示，第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是具有单晶硅的硅衬底。第二半导体结构104还可以包括在半导体层1004上方并与半导体层1004接触的装置层4502。在一些实施方式中，装置层4502包括第一外围电路4504和第二外围电路4506。第一外围电路4504可以包括HV电路406，例如驱动电路(例如，行解码器/字线驱动器308中的串驱动器704和列解码器/位线驱动器306中的驱动器)，并且第二外围电路4506可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第一外围电路4504包括与半导体层1004接触的多个晶体管4508，并且第二外围电路4506包括与半导体层1004接触的多个晶体管4510。晶体管4508和4510可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如以上关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管4508和4510包括栅极电介质，并且晶体管4508(例如，在HV电路406中)的栅极电介质的厚度大于晶体管4510(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管4508的电压高于施加到晶体管4510的电压。沟槽隔离(例如，STI)和掺杂区(例如，晶体管4508和4510的阱、源极和漏极)也可以形成在半导体层1004上或中。
在一些实施方式中，第二半导体结构104还包括在装置层4502上方的互连层4512以将电信号传输到外围电路4506和4504以及从外围电路4506和4504传输电信号。如图45A所示，互连层4512可以垂直设置在键合界面4403和装置层4502(包括外围电路4504和4506的晶体管4508和4510)之间。互连层4512可以包括多个互连。互连层4512中的互连可以耦合到装置层4502中的外围电路4504和4506的晶体管4508和4510。互连层4512还可以包括其中可以形成横向线和过孔的一个或多个ILD层。即，互连层4512可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层4502中的装置通过互连层4512中的互连彼此耦合。例如，外围电路4504可以通过互连层4512耦合到外围电路4506。互连层4512中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层4512中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图45A所示，第二半导体结构104还可以包括在键合界面4403处并且在互连层4512上方并与互连层4512接触的键合层1010。键合层1010可以包括多个键合触点1011和电隔离键合触点的电介质。键合触点1011可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，键合层1010的键合触点1011包括Cu。键合层1010的剩余区域可以由包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合的电介质形成。键合层1010中的键合触点1011和周围电介质可以用于混合键合(也称为“金属/电介质混合键合”)，其是一种直接键合技术(例如，在不使用诸如焊料或粘合剂的中间层的情况下在表面之间形成键合)，并且可以同时获得金属-金属(例如Cu-到-Cu)键合和电介质-电介质(例如，SiO2-到-SiO2)键合。
如图45A所示，第五半导体结构110还可以包括在键合界面4403处的键合层4406，例如，在键合界面4403的相对于第二半导体结构104中的键合层1010的相对侧上的键合层4406。键合层4406可以包括多个键合触点4407和电隔离键合触点4407的电介质。键合触点4407可以包括导电材料，例如Cu。键合层4406的剩余区域可以由电介质材料形成，例如氧化硅。键合层4406中的键合触点4407和周围电介质可以用于混合键合。在一些实施方式中，键合界面4403是键合层4406和1010相遇并键合的地方。在实践中，键合界面4403可以是具有一定厚度的层，其包括第二半导体结构104的键合层1010的顶表面和第五半导体结构110的键合层4406的底表面。
如图45A所示，第五半导体结构110还可以包括在键合层4406上方并且与键合层4406接触的互连层4528以传输电信号。互连层4528可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层4528中的互连还包括局部互连，例如位线触点和字线触点。互连层4528还可以包括其中可以形成横向线和过孔的一个或多个ILD层。互连层4528中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层4528中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图45A所示，第五半导体结构110还可以包括存储器单元阵列，例如在互连层4528上方并与互连层4528接触的NAND存储器串208的阵列。在一些实施方式中，互连层4528垂直位于NAND存储器串208和键合界面4403之间。根据一些实施方式，每个NAND存储器串208垂直延伸穿过多个对，每个对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也被称为堆叠结构，例如存储器堆叠体4527。存储器堆叠体4527可以是图8A-8C中的存储器堆叠体804的示例，并且存储器堆叠体4527中的导电层和电介质层可以分别是存储器堆叠体804中的栅极导电层806和电介质层808的示例。根据一些实施方式，存储器堆叠体4527中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层围绕的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储器堆叠体4527的一个或多个阶梯结构。
在一些实施方式中，每个NAND存储器串208是“电荷捕获”类型的NAND存储器串，包括本文公开的任何合适的沟道结构，例如上面关于图8A-8C详细描述的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C。应理解，NAND存储器串208不限于“电荷捕获”类型的NAND存储器串并且在其他示例中可以是“浮栅”类型的NAND存储器串。
如图45A所示，第五半导体结构110还可以包括半导体层4404，其设置在存储器堆叠体4527上方并且在其一侧与NAND存储器串208的源极接触。半导体层1002可以包括半导体材料。诸如NAND存储器串208和晶体管之类的装置可以形成在半导体层4404的两侧。NAND存储器串208的源极可以与半导体层4404的第一侧(例如，朝向图45A中的负y方向)接触。在一些实施方式中，半导体层1002是具有单晶硅的减薄硅衬底，在其第一侧上形成存储器堆叠体3627和NAND存储器串208(例如，包括底部插塞沟道结构812A或侧壁插塞沟道结构812B)。应理解，在一些示例中，沟槽隔离和掺杂区(未示出)也可以形成在半导体层4404的一侧上。
如图45A所示，第五半导体结构110还可以包括在半导体层4404的与第一侧相对的第二侧(例如，朝向图45A中的正y方向)上方并与该第二侧接触的另一装置层4514。装置层4514和存储器堆叠体4527以及NAND存储器串208因此可以在垂直方向上设置在不同面中，即，在第五半导体结构110中的半导体层4404的相对侧上堆叠在彼此之上。此外，装置层4514和4502也可以在垂直方向上设置在不同面中，即堆叠在彼此之上，并且在垂直方向上由半导体层4404和存储器堆叠体4527以及NAND存储器串208分开。在一些实施方式中，装置层4514包括第一外围电路4516和第二外围电路4518。第一外围电路4516可以包括LLV电路402，例如I/O电路(例如，在接口316和数据总线318中)，并且第二外围电路4518可以包括LV电路404，例如页缓冲器电路(例如，页缓冲器304中的页缓冲器电路702)和逻辑电路(例如，在控制逻辑单元312中)。在一些实施方式中，第一外围电路4516包括与半导体层4404的第二侧接触的多个晶体管4520，并且第二外围电路4518包括与半导体层4404的第二侧接触的多个晶体管4522。晶体管4520和4522可以包括本文公开的任何晶体管，例如平面晶体管500和3D晶体管600。如上文关于晶体管500和600详细描述的，在一些实施方式中，每个晶体管4520或4522包括栅极电介质，并且晶体管4520(例如，在LLV电路402中)的栅极电介质的厚度小于晶体管4522(例如，在LV电路404中)的栅极电介质的厚度，因为施加到晶体管4520的电压低于施加到晶体管4522的电压。沟槽隔离(STI)和掺杂区(例如晶体管4520和4522的阱、源极和漏极)也可以形成在半导体层3904的第二侧上。
此外，施加到第五和第二半导体结构110和104中的不同晶体管4520、4522、4508和4510的不同电压可能导致第五和第二半导体结构110和104之间的装置尺寸的差异。在一些实施方式中，晶体管4508(例如，在HV电路406中)的栅极电介质的厚度大于晶体管4520(例如，在LLV电路402中)的栅极电介质的厚度，因为施加到晶体管4508的电压高于施加到晶体管4520的电压。在一些实施方式中，晶体管4522(例如，在LV电路404中)的栅极电介质的厚度与晶体管4510(例如，在LV电路404中)的栅极电介质的厚度相同，因为施加到晶体管4522和晶体管4510的电压相同。在一些实施方式中，其中形成晶体管4508(例如，在HV电路406中)的半导体层1004的厚度大于其中形成晶体管4520(例如，在LLV电路402中)的半导体层1004的厚度，因为施加到晶体管4508的电压高于施加到晶体管4520的电压。
在一些实施方式中，第五半导体结构110还包括在装置层4514上方的互连层4526以将电信号传输到外围电路4516和4518以及从外围电路4516和4518传输电信号。如图45A所示，装置层4514(包括外围电路4516和4518的晶体管4520和4522)可以垂直设置在半导体层4404和互连层4526之间。互连层4526可以包括多个互连。互连层4012中的互连可以耦合到装置层4514中的外围电路4516和4518的晶体管4520和4522。互连层4526还可以包括其中可以形成横向线和过孔的一个或多个ILD层。即，互连层4526可以包括在多个ILD层中的横向线和过孔。在一些实施方式中，装置层4514中的装置通过互连层4526中的互连彼此耦合。例如，外围电路4516可以通过互连层4526耦合到外围电路4518。互连层4526中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层4526中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层4526中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率(更好的电性能)。如下文关于制造工艺描述的，尽管Cu具有相对低的热预算(与高温工艺不兼容)，但是由于互连层4526的制造可以在形成第五半导体结构110中的装置层4514和存储器堆叠体4527以及NAND存储器串208的高温工艺之后发生，并且与形成第二半导体结构104的高温工艺分开，所以互连层4526的具有Cu的互连可能变得可行。
如图45A所示，第五半导体结构110还可以包括垂直延伸穿过半导体层4404的一个或多个触点4524。在一些实施方式中，触点4524将互连层4526中的互连与互连层4528中的互连耦合。触点4524可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，触点4524包括被电介质间隔体(例如，具有氧化硅)围绕的过孔以将过孔与半导体层4404电分离。取决于半导体层4404的厚度，触点4524可以是具有亚微米级(例如，在10nm和1μm之间)深度的ILV，或是具有微米级或几十微米级(例如，在1μm和100μm之间)深度的TSV。
如图45A所示，第五半导体结构110还可以包括在互连层4526上方并与互连层4526接触的焊盘引出互连层902。在一些实施方式中，具有晶体管4520和4522的装置层4514垂直设置在焊盘引出互连层902和半导体层4404之间。焊盘引出互连层902可以包括在一个或多个ILD层中的互连，例如接触焊盘4532。焊盘引出互连层902和互连层4526可以形成在半导体层4404的同一侧。在一些实施方式中，焊盘引出互连层902中的互连可以在3D存储器装置4500和外部装置之间传输电信号，例如，用于焊盘引出目的。
结果，第五半导体结构110中的半导体层4404的不同侧上的外围电路4516和4518以及NAND存储器串208可以通过包括互连层4512、4526和4528、键合层1010和4406、以及触点4524的各种互连结构耦合到第二半导体结构104中的外围电路4504和4506。此外，3D存储器装置4500中的外围电路4504、4506、4516和4518以及NAND存储器串208可以通过焊盘引出互连层902进一步耦合到外部装置。
应理解，3D存储器装置的焊盘引出不限于如图45A所示的从具有晶体管4520和4522的第五半导体结构110(对应于图44A)并且可以从具有晶体管4508和4510的第二半导体结构104(对应于图44B)，如上文详细描述的。还应理解，在一些示例中，由于晶体管4520和4522形成在半导体层4404上，半导体层4404可以包括单晶硅，但不包括多晶硅，因为单晶硅的优异载流子迁移率是晶体管性能所期望的。在那些示例中，同样与半导体层4404接触的NAND存储器串208的沟道结构可以包括适合于形成在单晶硅而非多晶硅上的沟道结构，例如上面参考图8A和图8B详细描述的底部插塞沟道结构812A和侧壁插塞沟道结构812B。
还应理解，在一些示例中，电介质层(例如，氧化硅层)可以形成在半导体层4404中。例如，如图45B所示，3D存储器装置4501中的半导体层4404可以包括电介质层4550(例如，氧化硅层)。电介质层4550可以横向延伸并且垂直设置于装置层4514与存储器堆叠体4527和NAND存储器串208之间，其可以用作形成于半导体层4404的相对侧上的部件之间的屏蔽层，例如，以用于减少由存储器堆叠体4527和NAND存储器串208引起的跨半导体层4404对晶体管4520和4522的阈值电压的影响。如图45B所示，半导体层4404可以包括在电介质层4550的相对侧上的多个子层4552和4554。在一些实施方式中，子层4552和4554是在电介质层4550的相对侧上的两个单晶硅子层(例如，半导体层4404是SOI衬底)。在一些实施方式中，子层4554和4552分别是在电介质层4550的相对侧上的单晶硅子层和多晶硅子层(例如，通过在硅衬底上顺序沉积氧化硅层和多晶硅层或者通过转移键合)。例如，子层4554可以是单晶硅子层，子层4552可以是多晶硅子层，NAND存储器串208可以与子层4552接触，并且晶体管4520和4522可以与子层4554接触。
图46A-46G示出根据本公开的一些方面的用于形成图44A和图44B中的3D存储器装置的制造工艺。图47示出根据本公开的一些方面的用于形成图44A和图44B中的3D存储器装置的方法4700的流程图。图46A-46G和图47中描绘的3D存储器装置的示例包括图45A和图45B中描绘的3D存储器装置4500和4501。将一起描述图46A-46G和图47。应理解，方法4700中所示的操作并非详尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图47所示不同的顺序执行。例如，操作4702和4704可以并行执行。
参考图47，方法4700开始于操作4702，其中在第一衬底上形成NAND存储器串阵列。第一衬底可以是具有单晶硅的硅衬底。在一些实施方式中，为了形成NAND存储器串阵列，在第一衬底上形成存储器堆叠体。
如图46A所示，在硅衬底4602上形成诸如包括交错的导电层和电介质层的存储器堆叠体4604的堆叠结构。为了形成存储器堆叠体4604，在一些实施方式中，包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)形成在硅衬底4602上。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后可以通过栅极替换工艺形成存储器堆叠体4604，例如，使用对电介质层有选择性的牺牲层的湿法/干法蚀刻、并用导电层填充所得的凹陷来用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应理解，在一些示例中，可以通过交替沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成存储器堆叠体4604，而不使用栅极替换工艺。在一些实施方式中，包括氧化硅的焊盘氧化物层形成在存储器堆叠体4604和硅衬底4102之间。
如图41A所示，NAND存储器串4606形成在硅衬底4602上方，每个NAND存储器串4606垂直延伸穿过存储器堆叠体4604以与硅衬底4602接触。在一些实施方式中，形成NAND存储器串4606的制造工艺包括：使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过存储器堆叠体4604(或电介质堆叠体)并进入硅衬底4602中的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储器串4606的细节可以根据NAND存储器串4606的沟道结构的类型(例如，图8A-8C中的底部插塞沟道结构812A、侧壁插塞沟道结构812B或底部开口沟道结构812C)而变化，因此，为了便于描述而没有详细说明。
在一些实施方式中，互连层形成在第一衬底上的NAND存储器串阵列上方。互连层可以包括在一个或多个ILD层中的第一多个互连。如图41A所示，互连层4608形成在存储器堆叠体4604和NAND存储器串4606上方。互连层4608可以包括在多个ILD层中的MEOL和/或BEOL的互连以与NAND存储器串4606进行电连接。在一些实施方式中，互连层4608包括多个ILD层和其中以多种工艺形成的互连。例如，互连层4608中的互连可包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图46A中所示的ILD层和互连可以统称为互连层4608。
在一些实施方式中，第一键合层形成在互连层上方。第一键合层可以包括多个第一键合触点。如图46A所示，键合层4610形成在互连层4608上方。键合层4610可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层4608的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层4608中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法4700进行到操作4704，如图47所示，其中在第二衬底的第一侧上形成第一晶体管。第二衬底可以是具有单晶硅的硅衬底。如图46B所示，在硅衬底4612的一侧形成多个晶体管4614和4616。晶体管4614和4616可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在硅衬底4612中形成掺杂区，其例如用作晶体管4614和4616的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在硅衬底4612中形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管4614的区域中沉积比晶体管4616的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管4616的区域中的氧化硅膜的部分，晶体管4614的栅极电介质的厚度不同于晶体管4616的栅极电介质的厚度。应理解，制造晶体管4614和4616的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层形成在第二衬底上的晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图41B所示，互连层4618可以形成在晶体管4614和4616上方。互连层4618可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管4614和4616进行电连接。在一些实施方式中，互连层4618包括多个ILD层和其中以多种工艺形成的互连。例如，互连层4618中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图46B所示的ILD层和互连可以统称为互连层4618。
在一些实施方式中，第二键合层形成在互连层上方。第二键合层可以包括多个第二键合触点。如图46B所示，键合层4620形成在互连层4618上方。键合层4620可以包括被电介质围绕的多个键合触点。在一些实施方式中，电介质层通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积在互连层4618的顶表面上。然后可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过电介质层的接触孔，来形成穿过电介质层并与互连层4618中的互连接触的键合触点。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积粘合(胶)层、阻挡层和/或种子层。
方法4700进行到操作4706，如图47所示，其中将第一衬底和第二衬底以面对面方式键合。在键合第一衬底和第二衬底之后，第一键合层中的第一键合触点可以在键合界面处与第二键合层中的第二键合触点接触。键合可以包括混合键合。
如图46C所示，将硅衬底4602及其上形成的部件(例如，存储器堆叠体4604和NAND存储器串4606)上下翻转。面朝下的键合层4610与面朝上的键合层4620键合，即以面对面方式键合，从而形成键合界面4632。也就是说，硅衬底4602及其上形成的部件可以与硅衬底4612及其上形成的部件以面对面方式键合，使得键合层4610中的键合触点在键合界面4632处与键合层4620中的键合触点接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。虽然图46C未示出，但应理解，在一些示例中，硅衬底4612及其上形成的部件(例如，晶体管4614和4616)可以上下翻转，并且面朝下的键合层4620可以与面朝上的键合层4610键合，即，以面对面方式键合，从而也形成键合界面4632。
作为例如混合键合的键合的结果，键合界面4632的相对侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，键合层4610中的键合触点和键合层4620中的键合触点对准并且彼此接触，使得存储器堆叠体4604和穿过其形成的NAND存储器串4606可以通过跨键合界面4632的键合的键合触点而耦合到晶体管4614和4616。
在一些实施方式中，在键合之后从与第一侧相对的第二侧减薄第一衬底。如图46D所示，从与其上形成晶体管4614和4616的一侧相对的另一侧减薄硅衬底4602(图46C中所示)以成为具有单晶硅的半导体层4634。可以通过包括但不限于晶片研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺来减薄硅衬底4602。
方法4700进行到操作4708，如图47所示，其中，在第一衬底的与第一侧相对的第二侧上形成第二晶体管。如图46D所示，多个晶体管4624和4626形成在减薄的硅衬底4602(即，半导体层4634)的与其上形成晶体管4614和4616的一侧相对的另一侧上。晶体管4624和4626可以通过包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺的多种工艺形成。在一些实施方式中，通过离子注入和/或热扩散在半导体层4634的另一侧上形成掺杂区，其例如用作晶体管4624和4626的阱和源极/漏极区。在一些实施方式中，也通过湿法/干法蚀刻和薄膜沉积在半导体层4634的另一侧上形成隔离区(例如，STI)。在一些实施方式中，例如，通过在晶体管4624的区域中沉积比晶体管4626的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管4626的区域中的氧化硅膜的部分，晶体管4624的栅极电介质的厚度不同于晶体管4626的栅极电介质的厚度。应理解，制造晶体管4624和4626的细节可以根据晶体管的类型(例如，图5A、图5B、图6A和图6B中的平面晶体管500或3D晶体管600)而变化，因此为了便于描述没有详细说明。
在一些实施方式中，互连层形成在晶体管上方。互连层可以包括在一个或多个ILD层中的多个互连。如图46D所示，互连层4642可以形成在晶体管4624和4626上方。互连层4642可以包括在多个ILD层中的MEOL和/或BEOL的互连以与晶体管4624和4626进行电连接。在一些实施方式中，互连层4642包括多个ILD层和其中以多种工艺形成的互连。例如，互连层4642中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图46D所示的ILD层和互连可以统称为互连层4642。
在一些实施方式中，互连层4642中的互连包括Cu，其在导电金属材料之中具有相对低的电阻率。应理解，虽然Cu具有相对低的热预算(与高温工艺不兼容)，但由于在制造互连层4642之后不再有高温工艺，所以使用Cu作为互连层4642中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿过减薄的第一衬底的触点。如图46D所示，形成垂直延伸穿过半导体层4634(即，减薄的硅衬底4602)的一个或多个触点4636。触点4636可以将互连层4608中的互连和互连层4642中的互连耦合。可以通过首先使用图案化工艺(例如，电介质层中的电介质材料的光刻和干法/湿法蚀刻)图案化出穿过半导体层4634的接触孔来形成触点4636。接触孔可以填充有导体(例如，W或Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法4700进行到操作4710，如图47所示，其中形成焊盘引出互连层。焊盘引出互连层可以形成在第二晶体管上方。如图46E所示，在半导体层4634上的互连层4642以及晶体管4626和4624上方形成焊盘引出互连层4646。焊盘引出互连层4646可以包括在一个或多个ILD层中形成的互连，例如接触焊盘4648。接触焊盘4648可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
应理解，在一些示例中，方法4700中的操作4706和4708的顺序可以转换。在一些实施方式中，在操作4704之后，方法4700跳过操作4706并进行到操作4708，如图47所示，其中，在第一衬底的与第一侧相对的第二侧上形成第二晶体管。在操作4708之后，方法4700返回到操作4706，如图47所示，其中将第一衬底和第二衬底以面对面方式键合。
在一些实施方式中，为了形成图45B中的3D存储器装置4501，在操作4706以面对面方式将第一和第二衬底键合之后，形成包括垂直位于两个半导体子层之间的电介质层的半导体层以替换第一衬底，使得在操作4708，第二晶体管形成在半导体层上，而不是第一衬底上。如图46F所示，硅衬底4602(图46C中所示)被具有第一子层4635、电介质层4637和第二子层4639的半导体层4660替换。在一些实施方式中，子层4635通过减薄硅衬底4602而形成并且因此具有与硅衬底4602相同的材料，即单晶硅。在一些实施方式中，子层4635是通过去除硅衬底4602并沉积与NAND存储器串4606的源极接触的另一半导体材料(例如多晶硅)层而形成的。电介质层4637可以通过在子层4635上沉积诸如氧化硅的电介质材料层而形成，或通过氧化子层4635的一部分(例如，具有单晶硅)而形成。子层4639可以使用上面详细描述的转移键合形成在电介质层4637上。应理解，在一些示例中，电介质层4637和子层4639可以一起转移并通过转移键合而键合到子层4635上。如图46G所示，晶体管4624和4626可以使用与上文详细描述的工艺类似的工艺形成在半导体层4660的子层4639上。可以形成垂直延伸穿过半导体层4660的子层4639、电介质层4637和子层4635的触点4636以耦合到互连层4608的互连。
图50示出了根据本公开的一些方面的具有存储器装置的系统5000的框图。系统5000可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有存储的任何其他合适的电子装置。如图50所示，系统5000可以包括主机5008和具有一个或多个存储器装置5004和存储器控制器5006的存储器系统5002。主机5008可以是电子装置的处理器，例如中央处理单元(CPU)、或片上系统(SoC)，例如应用处理器(AP)。主机5008可以被配置为向存储器装置5004发送数据或从存储器装置5004接收数据。
存储器装置5004可以是本文公开的任何存储器装置，例如3D存储器装置100、101、120和121。在一些实施方式中，每个存储器装置5004包括存储器单元阵列、存储器单元阵列的第一外围电路、以及存储器单元阵列的第二外围电路，它们在不同的面中堆叠在彼此之上，如上详细描述的。
根据一些实施方式，存储器控制器5006耦合到存储器装置5004和主机5008并且被配置为控制存储器装置5004。存储器控制器5006可以管理存储在存储器装置5004中的数据并与主机5008通信。在一些实施方式中，存储器控制器5006被设计用于在低占空比环境中操作，例如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于诸如个人计算机、数码相机、移动电话等电子装置中的其他介质。在一些实施方式中，存储器控制器5006被设计用于在高占空比环境SSD中、或用作诸如智能电话、平板电脑、膝上型计算机等移动装置、以及企业存储阵列的数据存储装置的嵌入式多媒体卡(eMMC)中进行操作。存储器控制器5006可以被配置为控制存储器装置5004的操作，例如读取、擦除和编程操作。在一些实施方式中，存储器控制器5006被配置为通过第一外围电路和第二外围电路来控制存储器单元阵列。存储器控制器5006还可以被配置为管理关于存储在或将要存储在存储器装置5004中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储器控制器5006还被配置为处理关于从存储器装置5004读取或写入到存储器装置5004的数据的纠错码(ECC)。存储器控制器5006也可以执行任何其他合适的功能，例如，格式化存储器装置5004。存储器控制器5006可以根据特定的通信协议与外部装置(例如，主机5008)通信。例如，存储器控制器5006可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议，火线协议等。
存储器控制器5006和一个或多个存储器装置5004可以集成到各种类型的存储器装置中，例如，被包括在诸如通用闪存(UFS)封装或eMMC封装的同一封装中。也就是说，存储器系统5002可以被实施并封装到不同类型的终端电子产品中。在如图51A所示的一个示例中，存储器控制器5006和单个存储器装置5004可以集成到存储卡5102中。存储卡5102可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡5102还可以包括将存储卡5102与主机(例如，图50中的主机5008)耦合的存储卡连接器5104。在如图51B所示的另一示例中，存储器控制器5006和多个存储器装置5004可以集成到SSD 5106中。SSD5106还可以包括将SSD 5106与主机(例如，图50中的主机5008)耦合的SSD连接器5108。在一些实施方式中，SSD 5106的存储容量和/或操作速度大于存储卡5102的存储容量和/或操作速度。
根据本公开的一个方面，一种3D存储器装置包括第一半导体结构、第二半导体结构、第三半导体结构、第一半导体结构和第二半导体结构之间的第一键合界面、以及第二半导体结构和第三半导体结构之间的第二键合界面。第一半导体结构包括NAND存储器串阵列和与NAND存储器串阵列的源极接触的第一半导体层。第二半导体结构包括NAND存储器串阵列的包括第一晶体管的第一外围电路以及与第一晶体管接触的第二半导体层。第三半导体结构包括NAND存储器串阵列的包括第二晶体管的第二外围电路、以及与第二晶体管接触的第三半导体层。第一外围电路在第一键合界面与第二半导体层之间。第二外围电路在第二键合界面与第三半导体层之间。
在一些实施方式中，第一半导体层包括单晶硅。
在一些实施方式中，第一半导体层包括多晶硅。
在一些实施方式中，第三半导体层的厚度大于第二半导体层的厚度。
在一些实施方式中，第一晶体管包括第一栅极电介质，第二晶体管包括第二栅极电介质，并且第二栅极电介质的厚度大于第一栅极电介质的厚度。
在一些实施方式中，第一和第二栅极电介质的厚度之间至少相差5倍。
在一些实施方式中，第二半导体结构还包括NAND存储器串阵列的第三外围电路，并且第三外围电路包括包含第三栅极电介质的第三晶体管。在一些实施方式中，第三半导体结构还包括NAND存储器串阵列的第四外围电路，并且第四外围电路包括包含第四栅极电介质的第四晶体管。在一些实施方式中，第三和第四栅极电介质具有相同的厚度。
在一些实施方式中，第三和第四栅极电介质的厚度在第一和第二栅极电介质的厚度之间。
在一些实施方式中，第三和第四外围电路包括页缓冲器电路或逻辑电路中的至少一个。
在一些实施方式中，第二半导体结构还包括第一互连层，该第一互连层包括耦合到第一晶体管并且在第一键合界面和第一外围电路之间的第一互连。在一些实施方式中，第三半导体结构还包括第二互连层，该第二互连层包括耦合到第二晶体管并且在第二键合界面和第二外围电路之间的第二互连。
在一些实施方式中，第一互连包括铜，并且第二互连包括钨。
在一些实施方式中，第二半导体结构还包括穿过第二半导体层的触点。
在一些实施方式中，触点进一步延伸穿过第二键合界面。
在一些实施方式中，第一半导体结构还包括与第一半导体层接触的第一焊盘引出互连层，或者第三半导体结构还包括与第三半导体层接触的第二焊盘引出互连层。
在一些实施方式中，第一外围电路包括I/O电路，并且第二外围电路包括驱动电路。
在一些实施方式中，3D存储器装置还包括：耦合到第一外围电路并被配置为向第一外围电路提供第一电压的第一电压源；以及耦合到第二外围电路并被配置为向第二外围电路提供第二电压的第二电压源。在一些实施方式中，第二电压大于第一电压。
在一些实施方式中，第一半导体结构还包括在第一键合界面处并且包括第一键合触点的第一键合层，第二半导体结构还包括在第一键合界面处并且包括第二键合触点的第二键合层，并且第一键合触点在第一键合界面处与第二键合触点接触。
在一些实施方式中，第一键合触点和第二键合触点包括相同的材料。
在一些实施方式中，NAND存储器串阵列在第一键合界面和第一半导体层之间。
根据本公开的另一方面，一种系统包括被配置为存储数据的存储器装置。存储器装置包括第一半导体结构、第二半导体结构、第三半导体结构、第一半导体结构和第二半导体结构之间的第一键合界面、以及第二半导体结构和第三半导体结构之间的第二键合界面。第一半导体结构包括NAND存储器串阵列和与NAND存储器串阵列的源极接触的第一半导体层。第二半导体结构包括NAND存储器串阵列的包括第一晶体管的第一外围电路以及与第一晶体管接触的第二半导体层。第三半导体结构包括NAND存储器串阵列的包括第二晶体管的第二外围电路、以及与第二晶体管接触的第三半导体层。第一外围电路在第一键合界面与第二半导体层之间。第二外围电路在第二键合界面与第三半导体层之间。该系统还包括存储器控制器，该存储器控制器耦合到存储器装置并且被配置为通过第一外围电路和第二外围电路来控制存储器单元阵列。
根据本公开的又一方面，公开了一种用于形成3D存储器装置的方法。在第一衬底上形成NAND存储器串阵列。在第二衬底上形成第一晶体管。在第三衬底上形成第二晶体管。以面对面方式键合第一衬底和第二衬底。以面对背方式键合第三衬底和第二衬底。
在一些实施方式中，在键合第一衬底和第二衬底之后，NAND存储器串阵列耦合到第一晶体管，并且在键合第三衬底和第二衬底之后，第二晶体管耦合到第一晶体管。
在一些实施方式中，在键合第三衬底和第二衬底之后减薄第三衬底，并且在减薄的第三衬底上形成焊盘引出互连层。
在一些实施方式中，在键合第三衬底和第二衬底之后减薄第一衬底，并且在NAND存储器串阵列上方形成焊盘引出互连层。
在一些实施方式中，在键合第三衬底和第二衬底以及键合第一衬底和第二衬底之后，将第一衬底替换为多晶硅层，并且在多晶硅层上形成焊盘引出互连层。
在一些实施方式中，键合第一衬底和第二衬底包括混合键合。
在一些实施方式中，在第一衬底上的NAND存储器串阵列上方形成包括第一键合触点的第一键合层，在第二衬底上的第一晶体管上方形成包括第二键合触点的第二键合层，并且在键合第一衬底和第二衬底之后，第一键合触点在第一键合界面处与第二键合触点接触。
在一些实施方式中，减薄第二衬底，并且形成穿过减薄的第二衬底的第一触点。
在一些实施方式中，在第三衬底上的第二晶体管上方形成包括第三键合触点的第三键合层，在第二衬底上形成包括第四键合触点的第四键合层，并且在键合第三衬底和第二衬底之后，第三键合触点在第二键合界面处与第四键合触点接触。
在一些实施方式中，为了形成第一晶体管，形成第一栅极电介质，为了形成第二晶体管，形成第二栅极电介质，并且第二栅极电介质的厚度大于第一栅极电介质的厚度。
根据本公开的又一方面，公开了一种用于形成3D存储器装置的方法。在第一衬底上形成NAND存储器串阵列。在第二衬底上形成第一晶体管。在第一晶体管上方形成半导体层。半导体层包括单晶硅。在半导体层上形成第二晶体管。以面对面方式键合第一衬底和第二衬底。
在一些实施方式中，在键合第一衬底和第二衬底之后减薄第二衬底，并且在减薄的第二衬底上形成焊盘引出互连层。
在一些实施方式中，在键合第一衬底和第二衬底之后减薄第一衬底，并且在NAND存储器串阵列上方形成焊盘引出互连层。
在一些实施方式中，在键合第一衬底和第二衬底之后用多晶硅层替换第一衬底，并且在多晶硅层上形成焊盘引出互连层。
在一些实施方式中，键合第一衬底和第二衬底包括混合键合。
在一些实施方式中，在第一衬底上的NAND存储器串阵列上方形成包括第一键合触点的第一键合层，在第二晶体管上方形成包括第二键合触点的第二键合层，并且在键合第一衬底和第二衬底之后，第一键合触点在键合界面处与第二键合触点接触。
在一些实施方式中，在键合第一衬底和第二衬底之前形成穿过半导体层的触点。
在一些实施方式中，为了形成半导体层，键合第三衬底和第二衬底，并且减薄第三衬底以留下第二半导体层。
在一些实施方式中，键合第三和第二衬底包括转移键合。
在一些实施方式中，为了形成第一晶体管，形成第一栅极电介质，为了形成第二晶体管，形成第二栅极电介质，并且第一栅极电介质的厚度大于第二栅极电介质的厚度。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (40)

1.一种三维(3D)存储器装置，包括：
第一半导体结构，包括：
NAND存储器串阵列；以及
与所述NAND存储器串阵列的源极接触的第一半导体层；
第二半导体结构，包括：
所述NAND存储器串阵列的第一外围电路，所述第一外围电路包括第一晶体管；以及
与所述第一晶体管接触的第二半导体层；
第三半导体结构，包括：
所述NAND存储器串阵列的第二外围电路，所述第二外围电路包括第二晶体管；以及
与所述第二晶体管接触的第三半导体层；
所述第一半导体结构与所述第二半导体结构之间的第一键合界面，其中，所述第一外围电路在所述第一键合界面与所述第二半导体层之间；以及
所述第二半导体结构与所述第三半导体结构之间的第二键合界面，其中，所述第二外围电路在所述第二键合界面与所述第三半导体层之间。
2.根据权利要求1所述的3D存储器装置，其中，所述第一半导体层包括单晶硅。
3.根据权利要求1所述的3D存储器装置，其中，所述第一半导体层包括多晶硅。
4.根据权利要求1-3中任一项所述的3D存储器装置，其中，所述第三半导体层的厚度大于所述第二半导体层的厚度。
5.根据权利要求1-4中任一项所述的3D存储器装置，其中
所述第一晶体管包括第一栅极电介质；
所述第二晶体管包括第二栅极电介质；并且
所述第二栅极电介质的厚度大于所述第一栅极电介质的厚度。
6.根据权利要求5所述的3D存储器装置，其中，所述第一栅极电介质和所述第二栅极电介质的厚度之间至少相差5倍。
7.根据权利要求5或6所述的3D存储器装置，其中
所述第二半导体结构还包括所述NAND存储器串阵列的第三外围电路，所述第三外围电路包括包含第三栅极电介质的第三晶体管；
所述第三半导体结构还包括所述NAND存储器串阵列的第四外围电路，所述第四外围电路包括包含第四栅极电介质的第四晶体管；并且
所述第三栅极电介质和所述第四栅极电介质具有相同的厚度。
8.根据权利要求7所述的3D存储器装置，其中，所述第三栅极电介质和所述第四栅极电介质的厚度在所述第一栅极电介质和所述第二栅极电介质的厚度之间。
9.根据权利要求7或8所述的3D存储器装置，其中，所述第三外围电路和第四外围电路包括页缓冲器电路或逻辑电路中的至少一个。
10.根据权利要求1-9中任一项所述的3D存储器装置，其中
所述第二半导体结构还包括在所述第一键合界面与所述第一外围电路之间的第一互连层，所述第一互连层包括耦合到所述第一晶体管的第一互连；并且
所述第三半导体结构还包括在所述第二键合界面与所述第二外围电路之间的第二互连层，所述第二互连层包括耦合到所述第二晶体管的第二互连。
11.根据权利要求10所述的3D存储器装置，其中，所述第一互连包括铜，并且所述第二互连包括钨。
12.根据权利要求1-11中任一项所述的3D存储器装置，其中，所述第二半导体结构还包括穿过所述第二半导体层的触点。
13.根据权利要求12所述的3D存储器装置，其中，所述触点进一步延伸穿过所述第二键合界面。
14.根据权利要求1-13中任一项所述的3D存储器装置，其中
所述第一半导体结构还包括与所述第一半导体层接触的第一焊盘引出互连层；或者
所述第三半导体结构还包括与所述第三半导体层接触的第二焊盘引出互连层。
15.根据权利要求1-14中任一项所述的3D存储器装置，其中，所述第一外围电路包括输入/输出(I/O)电路，并且所述第二外围电路包括驱动电路。
16.根据权利要求1-15中任一项所述的3D存储器装置，还包括：
第一电压源，耦合到所述第一外围电路并且被配置为向所述第一外围电路提供第一电压；以及
第二电压源，耦合到所述第二外围电路并且被配置为向所述第二外围电路提供第二电压，
其中，所述第二电压大于所述第一电压。
17.根据权利要求1-16中任一项所述的3D存储器装置，其中
所述第一半导体结构还包括在所述第一键合界面处并且包括第一键合触点的第一键合层；
所述第二半导体结构还包括在所述第一键合界面处并且包括第二键合触点的第二键合层；并且
所述第一键合触点在所述第一键合界面处与所述第二键合触点接触。
18.根据权利要求17所述的3D存储器装置，其中，所述第一键合触点和所述第二键合触点包括相同的材料。
19.根据权利要求1-18中任一项所述的3D存储器装置，其中，所述NAND存储器串阵列在所述第一键合界面与所述第一半导体层之间。
20.一种系统，包括：
存储器装置，被配置为存储数据并且包括：
第一半导体结构，包括：
NAND存储器串阵列；以及
与所述NAND存储器串阵列的源极接触的第一半导体层；
第二半导体结构，包括：
所述NAND存储器串阵列的第一外围电路，所述第一外围电路包括第一晶体管；以及
与所述第一晶体管接触的第二半导体层；
第三半导体结构，包括：
所述NAND存储器串阵列的第二外围电路，所述第二外围电路包括第二晶体管；以及
与所述第二晶体管接触的第三半导体层；
所述第一半导体结构与所述第二半导体结构之间的第一键合界面，其中，所述第一外围电路在所述第一键合界面与所述第二半导体层之间；以及
所述第二半导体结构与所述第三半导体结构之间的第二键合界面，其中，所述第二外围电路在所述第二键合界面与所述第三半导体层之间；以及
存储器控制器，耦合到所述存储器装置并被配置为通过所述第一外围电路和所述第二外围电路来控制所述NAND存储器串阵列。
21.一种用于形成三维(3D)存储器装置的方法，包括：
在第一衬底上形成NAND存储器串阵列；
在第二衬底上形成第一晶体管；
在第三衬底上形成第二晶体管；
以面对面方式键合所述第一衬底和所述第二衬底；以及
以面对背方式键合所述第三衬底和所述第二衬底。
22.根据权利要求21所述的方法，其中
在键合所述第一衬底和所述第二衬底之后，所述NAND存储器串阵列耦合到所述第一晶体管；并且
在键合所述第三衬底和所述第二衬底之后，所述第二晶体管耦合到所述第一晶体管。
23.根据权利要求21或22所述的方法，还包括：
在键合所述第三衬底和所述第二衬底之后，减薄所述第三衬底；以及
在减薄的所述第三衬底上形成焊盘引出互连层。
24.根据权利要求21或22所述的方法，还包括：
在键合所述第三衬底和所述第二衬底之后，减薄所述第一衬底；以及
在所述NAND存储器串阵列上方形成焊盘引出互连层。
25.根据权利要求21或22所述的方法，还包括：
在键合所述第三衬底和所述第二衬底以及键合所述第一衬底和所述第二衬底之后，用多晶硅层替换所述第一衬底；以及
在所述多晶硅层上形成焊盘引出互连层。
26.根据权利要求21-25中任一项所述的方法，其中，键合所述第一衬底和所述第二衬底包括混合键合。
27.根据权利要求21-26中任一项所述的方法，还包括：
在所述第一衬底上的所述NAND存储器串阵列上方形成第一键合层，所述第一键合层包括第一键合触点；以及
在所述第二衬底上的所述第一晶体管上方形成第二键合层，所述第二键合层包括第二键合触点，
其中，在键合所述第一衬底和所述第二衬底之后，所述第一键合触点在第一键合界面处与所述第二键合触点接触。
28.根据权利要求21-27中任一项所述的方法，还包括：
减薄所述第二衬底；以及
穿过减薄的所述第二衬底形成触点。
29.根据权利要求21-28中任一项所述的方法，还包括：
在所述第三衬底上的所述第二晶体管上方形成第三键合层，所述第三键合层包括第三键合触点；以及
在所述第二衬底上形成第四键合层，所述第四键合层包括第四键合触点，
其中，在键合所述第三衬底和所述第二衬底之后，所述第三键合触点在第二键合界面处与所述第四键合触点接触。
30.根据权利要求21-29中任一项所述的方法，其中
形成所述第一晶体管包括形成第一栅极电介质；并且
形成所述第二晶体管包括形成第二栅极电介质，
其中，所述第二栅极电介质的厚度大于所述第一栅极电介质的厚度。
31.一种用于形成三维(3D)存储器装置的方法，包括：
在第一衬底上形成NAND存储器串阵列；
在第二衬底上形成第一晶体管；
在所述第一晶体管上方形成半导体层，其中，所述半导体层包括单晶硅；
在所述半导体层上形成第二晶体管；以及
以面对面方式键合所述第一衬底和所述第二衬底。
32.根据权利要求31所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之后，减薄所述第二衬底；以及
在减薄的所述第二衬底上形成焊盘引出互连层。
33.根据权利要求31所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之后，减薄所述第一衬底；以及
在所述NAND存储器串阵列上方形成焊盘引出互连层。
34.根据权利要求31所述的方法，还包括：
在键合所述第一衬底和所述第二衬底之后，用多晶硅层替换所述第一衬底；以及
在所述多晶硅层上形成焊盘引出互连层。
35.根据权利要求31-34中任一项所述的方法，其中，键合所述第一衬底和所述第二衬底包括混合键合。
36.根据权利要求31-35中任一项所述的方法，还包括：
在所述第一衬底上的所述NAND存储器串阵列上方形成第一键合层，所述第一键合层包括第一键合触点；以及
在所述第二晶体管上方形成第二键合层，所述第二键合层包括第二键合触点，
其中，在键合所述第一衬底和所述第二衬底之后，所述第一键合触点在键合界面处与所述第二键合触点接触。
37.根据权利要求31-36中任一项所述的方法，还包括在键合所述第一衬底和所述第二衬底之前形成穿过所述半导体层的触点。
38.根据权利要求31-37中任一项所述的方法，其中，形成所述半导体层包括：
键合第三衬底和所述第二衬底；以及
减薄所述第三衬底以留下所述半导体层。
39.根据权利要求38所述的方法，其中，键合所述第三衬底和所述第二衬底包括转移键合。
40.根据权利要求31-39中任一项所述的方法，其中
形成所述第一晶体管包括形成第一栅极电介质；
形成所述第二晶体管包括形成第二栅极电介质；并且
所述第一栅极电介质的厚度大于所述第二栅极电介质的厚度。
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