CN118251000A - 三维存储装置及其制造方法 - Google Patents
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Abstract
公开了三维(3D)存储装置和制造方法。所公开的3D存储装置可以包括：包括第一类型存储单元的阵列的第一半导体结构、包括不同于第一类型存储单元的第二类型存储单元的阵列的第二半导体结构、包括第一外围电路的第三半导体结构、以及包括第二外围电路的第四半导体结构。第一半导体结构、第二半导体结构、第三半导体结构和第四半导体结构彼此堆叠。
Description
技术领域
本公开总体上涉及半导体技术领域，并且更具体地，涉及一种三维(3D)存储装置及其制造方法。
背景技术
随着人工智能(AI)、大数据、物联网、移动设备和通信、以及云存储等的不断兴起和发展，对存储容量的需求呈指数级增长。
通过改进工艺技术、电路设计、编程算法和制造工艺，平面存储单元被缩放到更小的尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高。因此，平面存储单元的存储密度接近上限。
三维(3D)存储器架构可以解决平面存储单元的密度限制。3D存储器架构包括存储阵列和用于促进存储阵列的操作的外围电路。
发明内容
在一个方面，本公开提供了一种三维(3D)存储装置，包括：第一半导体结构，包括第一类型存储单元的阵列；第二半导体结构，包括不同于第一类型存储单元的第二类型存储单元的阵列；第三半导体结构，包括第一外围电路；以及第四半导体结构，包括第二外围电路；其中，第一半导体结构、第二半导体结构、第三半导体结构和第四半导体结构彼此堆叠。
在一些实施例中，第一半导体结构还包括第一半导体层；并且第一类型存储单元的阵列包括形成在第一半导体层上的NAND存储串的阵列。
在一些实施方式中，第二半导体结构还包括第二半导体层；并且第二类型存储单元的阵列包括形成在第二半导体层上的多栅极动态闪存(DFM)单元的阵列。
在一些实施方式中，第三半导体结构还包括第三半导体层；并且第一外围电路包括在第三半导体层上具有第一操作电压的多个第一类型晶体管。
在一些实施方式中，第四半导体结构还包括第四半导体层；并且第二外围电路包括在第四半导体层上具有第三操作电压的多个第三类型晶体管，其中第三操作电压低于第一操作电压。
在一些实施方式中，第一外围电路或第二外围电路包括多个第二类型晶体管，其具有的第二操作电压低于第一操作电压且高于第三操作电压；并且第三和第四半导体层具有不同的厚度。
在一些实施方式中，第一半导体结构还包括第一互连层，该第一互连层包括耦合到NAND存储串的阵列的第一互连；第二半导体结构还包括第二互连层，该第二互连层包括耦合到多栅极DFM单元的阵列的第二互连；第三半导体结构还包括第三互连层，该第三互连层包括耦合到第一外围电路的第三互连；并且第四半导体结构还包括第四互连层，该第四互连层包括耦合到第二外围电路的第四互连。
在一些实施方式中，第二半导体结构的第二半导体层与第一半导体结构的第一互连层相邻地堆叠；第三半导体结构的第三半导体层与第二半导体结构的第二互连层相邻地堆叠；并且第四半导体结构的第四半导体层与第三半导体结构的第三互连层相邻地堆叠。
在一些实施方式中，第二半导体结构还包括穿透第二半导体层以耦合第一互连和第二互连的第一贯穿触点；第三半导体结构还包括穿透第三半导体层以耦合第二互连和第三互连的第二贯穿触点；并且第四半导体结构还包括穿透第四半导体层以耦合第三互连和第四互连的第三贯穿触点。
在一些实施方式中，第一、第二和第三互连以及第一和第二贯穿触点包括第一导电材料；并且第四互连和第三贯穿触点包括不同于第一导电材料的第二导电材料。
在一些实施方式中，第四半导体结构还包括焊盘引出互连层，包括与第四互连电连接的接触焊盘。
本公开的另一个方面提供了一种系统，包括：被配置为存储数据的存储装置，并且包括：第一半导体结构，包括第一类型存储单元的阵列；第二半导体结构，包括与第一类型存储单元不同的第二类型存储单元的阵列；第三半导体结构，包括第一外围电路；以及第四半导体结构，包括第二外围电路，其中第一半导体结构、第二半导体结构、第三半导体结构和第四半导体结构彼此堆叠；以及存储器控制器，耦合到存储装置并被配置为通过第一外围电路和第二外围电路控制第一类型存储单元的阵列和第二类型存储单元的阵列。
本公开的另一个方面提供了一种形成3D存储装置的方法，包括：形成第一半导体结构，第一半导体结构包括第一类型存储单元的阵列；在第一半导体结构的顶部上形成第二半导体结构，第二半导体结构包括不同于第一类型存储单元的第二类型存储单元的阵列；在第二半导体结构的顶部上形成包括第一外围电路的第三半导体结构；以及在第三半导体结构的顶部上形成包括第二外围电路的第四半导体结构。
在一些实施方式中，形成第一半导体结构包括：在第一半导体层上形成NAND存储串的阵列；以及形成包括耦合到NAND存储串的阵列的第一互连的第一互连层。
在一些实施方式中，形成第二半导体结构包括：使用转移键合在第一互连层上形成第二半导体层；形成穿透第二半导体层以耦合第一互连的第一贯穿触点；在第二半导体层上形成多栅极动态闪存(DFM)单元的阵列；以及形成包括耦合到多栅极DFM单元的阵列和第一贯穿触点的第二互连的第二互连层。
在一些实施方式中，形成第三半导体结构包括：使用转移键合在第二互连层上形成第三半导体层；形成穿透第三半导体层以耦合第二互连的第二贯穿触点；在第三半导体层上形成包括具有第一操作电压的多个第一类型晶体管的第一电路；以及形成包括耦合到第一电路和第二贯穿触点的第三互连的第三互连层。
在一些实施方式中，形成第四半导体结构包括：使用转移键合在第三互连层上形成第四半导体层；形成穿透第四半导体层以耦合第三互连的第三贯穿触点；在第四半导体层上形成包括具有第三操作电压的多个第三类型晶体管的第三电路，其中第三操作电压低于第一操作电压；以及形成包括耦合到第三电路和第三贯穿触点的第四互连的第四互连层。
在一些实施方式中，形成第三半导体结构还包括：在第三半导体层上形成包括具有第二操作电压的多个第二型晶体管的第二电路；其中第二操作电压低于第一操作电压；并且第三互连层包括耦合到第二电路的另一个第三互连。
在一些实施方式中，形成第四半导体结构还包括：在第三半导体层上形成包括具有第二操作电压的多个第二型晶体管的第二电路；其中，第二操作电压低于第一操作电压且高于第三操作电压，并且第四互连层包括耦合到第二电路的另一个第四互连。
在一些实施方式中，第三和第四半导体层被形成为具有不同的厚度。
在一些实施方式中，通过使用第一导电材料形成第一、第二和第三互连以及第一和第二贯穿触点；并且通过使用不同于第一导电材料的第二导电材料形成第四互连和第三贯穿触点。
在一些实施方式中，形成第四半导体结构还包括在第四互连层上形成焊盘引出互连层，该焊盘引出互连层包括与第四互连电连接的接触焊盘。
本领域的技术人员根据本公开的描述、权利要求和附图可以理解本公开的其他方面。
附图说明
附图被并入本文并构成说明书的一部分，附图示出了本公开的各方面，并与描述一起进一步用于解释本公开的原理，并使相关领域的技术人员能够制造和使用本公开。
图1A-1H示出了根据本公开的各个方面的示例性3D存储装置的横截面的示意图。
图2示出了根据本公开的一些方面的NAND存储装置的示意性电路图。
图3A-3C示出了根据本公开的各个方面的3D存储装置中的各种NAND存储串的侧视图。
图4示出了根据本公开的一些方面的动态闪存(DFM)存储装置的示意性电路图。
图5A是根据本公开的一些方面的双栅极DFM装置的示意性透视图。
图5B是根据本公开的一些方面的双栅极DFM装置的示意性截面图。
图6A是根据本公开的一些方面的多栅极DFM装置的示意性透视图。
图6B是根据本公开的一些方面的多栅极DFM装置的示意性截面图。
图7是根据本公开的一些方面的DFM单元阵列的示意性俯视图。
图8A示出了根据本公开的一些方面的包括存储单元阵列和外围电路的存储装置的框图。
图8B示出了根据本公开的一些方面的被提供有各种电压的外围电路的框图。
图8C示出了根据本公开的一些方面的被提供有各种电压的布置在单独的半导体结构中的外围电路的示意图。
图9A和图9B分别示出了根据本公开的一些方面的平面晶体管的透视图和侧视图。
图9C和图9D分别示出了根据本公开的一些方面的3D晶体管的透视图和侧视图。
图10示出了根据本公开的一些方面的3D存储装置的侧视图。
图11示出了根据本公开的一些方面的用于形成图10中的3D存储装置的方法的流程图。
图12A-12G示出了根据本公开的一些方面的用于形成图10中的3D存储装置的制造工艺。
图13示出了根据本公开的一些方面的另一个3D存储装置的侧视图。
图14示出了根据本公开的一些方面的用于形成图13中的3D存储装置的方法的流程图。
图15A-15H示出了根据本公开的一些方面的用于形成图13中的3D存储装置的制造工艺。
图16示出了根据本公开的一些方面的另一个3D存储装置的侧视图。
图17示出了根据本公开的一些方面的用于形成图16中的3D存储装置的方法的流程图。
图18A-18J示出了根据本公开的一些方面的用于形成图16中的3D存储装置的制造工艺。
图19示出了根据本公开的一些方面的另一个3D存储装置的侧视图。
图20示出了根据本公开的一些方面的用于形成图19中的3D存储装置的方法的流程图。
图21A-21F示出了根据本公开的一些方面的用于形成图19中的3D存储装置的制造工艺。
图22示出了根据本公开的一些方面的另一个3D存储装置的侧视图。
图23示出了根据本公开的一些方面的用于形成图22中的3D存储装置的方法的流程图。
图24A-24H示出根据本公开的一些方面的用于形成图22中的3D存储装置的制造工艺。
图25示出了根据本公开的一些方面的另一个3D存储装置的侧视图。
图26示出了根据本公开的一些方面的用于形成图25中的3D存储装置的方法的流程图。
图27A-27H示出了根据本公开的一些方面的用于形成图25中的3D存储装置的制造工艺。
图28示出了根据本公开的一些方面的另一个3D存储装置的侧视图。
图29示出了根据本公开的一些方面的用于形成图28中的3D存储装置的方法的流程图。
图30A-30H示出了根据本公开的一些方面的用于形成图25中的3D存储装置的制造工艺。
图31A-31D示出了根据本公开的一些方面的转移键合的制造工艺。
图32A-32D示出了根据本公开的一些方面的转移键合的另一个制造工艺。
图33A和图33B以俯视图示出了根据本公开的各个方面的示例性3D存储器管芯的示意图。
图34示出了根据本公开的一些方面的具有存储装置的示例性系统的框图。
图35A示出了根据本公开的一些方面的具有存储装置的示例性存储卡的图。
图35B示出了根据本公开的一些方面的具有存储装置的示例性固态驱动器(SSD)的图。
将参考附图来描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个(或多个)元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖装置在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成互连线和/或垂直互连接入(过孔)触点)以及一个或多个电介质层。
本文使用的术语“动态随机存取存储器”或“DRAM”指示一种易失性存储器，它使用存储在电容器上的电荷来表示信息。DRAM将每个位存储在包括晶体管和电容器(例如1T1C)的存储单元中。1T1C设计可以基于金属氧化物半导体(MOS)技术。大于某个阈值的电荷水平可以代表第一逻辑电平(例如，1状态)，并且小于另一个阈值量的电荷水平可以代表第二逻辑电平(例如，0状态)。泄漏电流和各种寄生效应限制了电容器可以保持电荷的时间长度。
本文使用的术语“NAND”指示类似于NAND逻辑栅极(例如，倒置的AND栅极)并将存储单元串联连接(例如，存储串)的存储器设计或架构。在NAND闪存中，位线和字线之间的关系类似于NAND逻辑栅极，并且可以用于快速写入和高密度阵列。NAND闪存可以按顺序存取数据，因为阵列中的晶体管是串联连接的(例如，存储串)。NAND闪存可以按块或页进行读取、编程(写入)和擦除。NAND闪存可以具有比DRAM小的单元尺寸，但可能需要额外的电路来实施。
本文使用的术语“包围栅极晶体管”或“SGT”指示具有在所有侧面上包围晶体管的沟道区域的栅极的存储装置。
本文使用的术语“动态闪存”或“DFM”指示使用双栅极SGT或多栅极SGT的易失性存储器。双栅极SGT的双栅极可以包括字线(WL)栅极和板线(PL)栅极。多栅极SGT的多个栅极可以包括字线(WL)栅极和多个板线(PL)栅极。DFM可以是无电容器的，并且可以在晶体管的沟道区域上存储电荷。与DRAM或其他类型的易失性存储器相比，DFM可能仍然需要刷新周期，但可以提供更长的保留时间、更快的操作速度和更高的密度。此外，与闪存类似，DFM可以提供块刷新和块擦除操作。
本文中使用的术语“位线”或“BL”指示用于寻址存储阵列中的特定存储单元的阵列连接。位线可以连接到晶体管(例如DFM装置)的漏极。位线可以连接到两个或多个串联连接的存储单元(例如，存储串)。施加于位线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。
本文使用的术语“源极线”或“SL”指示用于寻址存储阵列中的特定存储单元的阵列连接。源极线可以连接到晶体管(例如，DFM装置)的源极。源极线可以连接到两个或多个串联连接的存储单元(例如，存储串)。施加于源极线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。
本文使用的术语“字线”或“WL”指示用以向存储阵列中的特定存储单元提供电压以选择哪一行的位要被读取、编程或擦除的阵列连接。字线可以充当顶部选择栅极(TSG)。字线可以连接到晶体管(例如，DFM装置)的沟道的一部分或主体的一部分。施加于字线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。当字线被激活时，只有当存储单元上已经有电荷时，电流才会流动。如果存储单元的沟道或主体上有电荷，读取操作就会给存储单元充电，并且是非破坏性的。如果存储单元的沟道或主体上没有电荷，则没有电流流动，并且读取也是非破坏性的。
本文使用的术语“板线”或“PL”指示用以向存储阵列中的特定存储单元提供电压以读取、编程或擦除存储单元上的电荷的阵列连接。板线可以连接到晶体管(例如，DFM装置)的沟道的一部分或主体的一部分。施加于板线的不同电压组合可以定义存储单元中的读取、编程(写入)和擦除操作。当板线被激活时，电荷从源极线(源极)流向位线(漏极)。当板线被去激活时，任何剩余的电荷都被储存在存储单元的沟道或主体中。
本文使用的术语“虚设线”或“DMY”指示用以向存储阵列中的特定存储单元提供额外的电压以提高操作效率的与字线分开的阵列连接。虚设线可以用于影响电离编程，以迅速提高在字线触点处产生的电荷(例如，空穴)传导的流动，并且增加存储单元的沟道中的电荷(例如，空穴)。虚设线可以提高存储单元的编程(写入)速率。
本文使用的术语“顶部选择栅极线”或“TSG”指示用以向存储阵列中的特定存储单元提供电压以选择哪一行的位要被读取、编程或擦除的阵列连接。顶部选择栅极线可以用于栅极诱导漏极泄漏(GIDL)编程，以创建电荷(例如，空穴)屏障，以在存储单元的沟道中提供选择性编程(写入)。顶部选择栅极线可以提供选择性编程(写入)，并提高编程(写入)速率。顶部选择栅极线可以在板线和位线之间提供电荷分离，从而增加电荷保留时间，并且降低存储单元中的刷新速率。顶部选择栅极线可以在板线和位线之间提供电荷分离，从而减少结泄漏。顶部选择栅极线可以增加存储单元的耗尽区域。
本文使用的术语“底部选择栅极线”或“BSG”指示用以向存储阵列中的特定存储单元提供电压以选择哪一行的位要被读取、编程或擦除的阵列连接。底部选择栅极线可以用于栅极诱导源极泄漏(GISL)编程，以创建电荷(例如，空穴)屏障，以在存储单元的沟道中提供选择性编程(写入)。底部选择栅极线可以提供选择性编程(写入)，并提高编程(写入)速率。底部选择栅极线可以在板线和源极线之间提供电荷分离，从而增加电荷保留时间并降低存储单元中的刷新速率。底部选择栅极线可以在板线和源极线之间提供电荷分离，从而减少结泄漏。底部选择栅极线可以增加存储单元的耗尽区域。
本文使用的术语“栅极诱导漏极泄漏”或“GIDL”指示通过漏极泄漏在沟道上产生电荷的编程方法。GIDL是由存储单元的漏极结中的高电场引起的。当栅极处于零或负电压并且位线具有正电压(例如，高于阈值电压)时，各种电荷生成效应(例如，雪崩倍增，带对带隧穿)将增加。例如，带对带隧穿可以在存储单元的漏极-沟道结处发生。栅极下方的少数载流子(例如，空穴)可以流向源极线以完成GIDL路径。
文使用的术语“栅极诱导源极泄漏“或“GISL”指示通过源极泄漏在沟道上产生电荷的编程方法。GISL是由存储单元的源极结中的高电场引起的。当栅极处于零或负电压并且源极线具有正电压(例如，高于阈值电压)时，各种电荷生成效应(例如，雪崩倍增、带对带隧穿)将增加。例如，带对带隧穿可以发生在存储单元的源极-沟道结上。栅极下方的少数载流子(例如，空穴)可以流向漏极(位)线，以完成GISL路径。
本文使用的术语“衬底”指示可以在其上沉积、形成或生长后续层的平面晶圆。衬底可以由单一元素(例如Si)或复合材料(例如GaAs)形成，并且可以是掺杂或未掺杂的。例如，衬底可以包括硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP+)、锑化镓(GaSb)、磷化铟(InP+)、锑化铟(InSb)、IV族半导体、III-V族半导体、II-VI族半导体、石墨烯、蓝宝石和/或任何其他半导体材料。衬底可以是单晶材料(例如单晶Si)。
本文使用的术语“III-V族半导体”指示包括来自周期表的III族的一种或多种材料(例如，13族元素：硼(B)、铝(Al)、镓(Ga)、铟(In)、铊(Tl))与来自周期表的V族的一种或多种材料(例如，15族元素：氮(N)、磷(P+)、砷(As)、锑(Sb)、铋(Bi))。这些化合物具有III族和V族的1:1组合，而不考虑每族的元素的数量。化合物的化学符号中的下标指的是该族内的该元素的比例。例如，Al0.25GaAs意味着III族部分包括25％的Al，并且因此包括75％的Ga，而V族部分包括100％的As。
本文使用的术语“IV族半导体”指示包括来自周期表的IV族的两种或更多种材料(例如，14族元素：碳(C)、硅(Si)、锗(Ge)、锡(Sn)、铅(Pb))。化合物的化学符号中的下标指的是该元素的比例。例如，Si0.25Ge0.75表示IV族部分包括25％的Si，并且因此包括75％的Ge。
本文使用的术语“II-VI族半导体”指示包括来自周期表的II族的一种或多种材料(例如12族元素：锌(Zn)、镉(Cd)、汞(Hg))与来自周期表的VI族的一种或多种材料(例如16族元素：氧(O)、硫(S)、硒(Se)、碲(Te))。化合物具有II族和VI族的1:1组合，而不考虑每族的元素的数量。化合物的化学符号中的下标指的是该族内的该元素的比例。
本文使用的术语“掺杂”或“被掺杂”指示层或材料包含另一种元素(掺杂剂)的少量杂质浓度，它从母体材料中捐献(施主)或提取(受主)电荷载体，因此改变了导电性。电荷载流子可以是电子或空穴。具有额外电子的掺杂材料被称为n型，而具有额外空穴(较少电子)的掺杂材料被称为p型。
本文使用的术语“结晶”指示具有单晶取向的材料或层。在外延生长或沉积中，具有相同或类似晶格常数的后续层遵循前一个结晶层的记录，因此以相同的晶体取向或结晶度生长。
本文使用的术语“单晶”指示在整个材料或层中具有连续晶格的材料或层。单晶可以指示单一晶体或单晶(例如，Si、Ge、GaAs等)。
本文使用的术语“单片”指示整个包括体块(例如，单一)材料的层、元件或衬底。单片元件(例如，半导体主体)可以由单一体块材料(例如，硅)形成。
本文使用的术语“沉积”指示在另一层或衬底上沉积或生长一层。沉积可以包括真空沉积、热蒸发、电弧汽化、离子束沉积、电子束沉积、溅射、激光烧蚀、脉冲激光沉积(PLD)、物理气相沉积(PVD)、原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强型CVD(PECVD)、低压CVD(LPCVD)、金属有机化学气相沉积(MOCVD)、液体源雾状化学沉积、旋涂、外延、气相外延(VPE)、液相外延(LPE)、固相外延(SPE)、MBE、原子层外延(ALE)、分子束外延(MBE)、粉末床沉积和/或其他已知技术以将材料沉积在层中。
本文使用的术语“电介质”指示电绝缘层。电介质可以包括氧化物、氮化物、氮氧化物、陶瓷、玻璃、自旋玻璃(SOG)、聚合物、塑料、热塑性塑料、树脂、层压板、高k电介质和/或任何其它电绝缘材料。
本文所用的术语“高k电介质”指示例如相对于二氧化硅(SiO2)的介电常数具有高介电常数k或κ(kappa)的材料。高k电介质可以用作电子装置中的栅极电介质或用作另一个电介质层。
本文使用的术语“高k金属栅极”或“高k电介质和导电栅极”或“HKMG”指示在存储装置中形成高k电介质层和导电(金属)层堆叠体的工艺。HKMG技术可以减少栅极泄漏，增加晶体管电容，并为装置提供低功耗。对HKMG堆叠体进行图案化的两个工艺流程是栅极最先和栅极最后。
本文使用的术语“外延”或“外延的”或“外延地”指示材料的例如经由高温沉积的结晶生长。
本文使用的术语“选择性外延生长”或“SEG”指示通过衬底或层上的图案化掩模进行的外延层的局部生长。SEG仅在暴露的衬底或层上提供外延生长，并且其他区域被电介质膜或其他对外延无反应的材料所掩盖。
本文使用的术语“电介质堆叠体”指示不同的交替电介质层的连续的堆叠体。例如，第一电介质层可以是氧化物(例如，氧化硅)，并且第二电介质层可以是氮化物(例如，氮化硅)。电介质堆叠体可以布置成阶梯图案。
本文使用的术语“栅极线沟槽”指示延伸穿过存储装置的电介质堆叠体的沟槽或孔。栅极线沟槽可以用于在存储装置中形成栅缝隙。
本文使用的术语“栅缝隙”或“GLS”指示例如在相邻的存储块或相邻的存储单元之间的穿过电介质堆叠体的导电通路。GLS可以提供与存储装置中的HKMG堆叠体的连接。GLS可以垂直延伸穿过电介质堆叠体，并在存储块或存储单元的两个相邻阵列之间水平延伸。
本公开的各方面可以在硬件、固件、软件或其任何组合中实施。本公开的各方面也可以实施为存储在机器可读介质上的指令，其可以由一个或多个处理器读取和执行。机器可读介质可以包括任何用于以机器(例如，计算装置)可读的形式存储或传输信息的机制。例如，机器可读介质可以包括：只读存储器(ROM)；随机存取存储器(RAM)；磁盘存储介质；光学存储介质；闪存装置；动态闪存(DFM)装置，电、光、声或其他形式的传播信号(例如，载波、红外信号、数字信号等)，以及其他。此外，固件、软件、例程和/或指令在本文可以被描述为执行特定动作。然而，应当理解的是，这样的描述仅仅是为了方便，并且这样的动作实际上是由执行固件、软件、例程、指令等的计算装置、处理器、控制器或其他装置产生的。
动态随机存取存储器(DRAM)是一种随机存取半导体存储器，其可以在存储单元中存储每一个数据位。某些类型的存储单元包括电容器和阵列晶体管，也被称为1T1C存储结构。电容器可以被设置为充电或放电状态，分别代表零和一的位值。随着DRAM技术向更高的装置密度和更高的存储容量发展，目前的1T1C DRAM正在接近工艺极限。由于电流泄漏的增加、功耗的增加、操作电压裕度的降低和保留时间的减少，使用小节点电容器保留电荷的1T1C DRAM装置的制造变得更加困难。现在需要一种少电容器或无电容器的DRAM来取代传统的1T1C结构，以持续缩放DRAM。已经开发出无电容器、一个晶体管的存储结构，也被称为1T存储结构，例如Z-RAM、DFM等，以提高装置密度和存储容量。然而，无电容器、一个晶体管的存储结构面临挑战，并且需要进一步改进和优化以获得可制造的集成和操作方案。
在另一个方面，随着3D NAND闪存装置的发展，更多的堆叠层(例如，更多的字线和由此产生的更多的NAND存储单元)需要更多的外围电路(以及形成外围电路的元件，例如，晶体管)来操作3D存储装置。例如，页缓冲器的数量和/或尺寸需要增加，以匹配增加的NAND存储单元的数量。在另一示例中，字线驱动器中的串驱动器的数量与3D NAND闪存中的字线数量成比例。因此，字线的不断增加也增加了字线驱动器所占用的面积，以及金属布线的复杂性，有时甚至增加了金属层的数量。此外，在其中NAND存储单元阵列和外围电路被制作在不同的衬底上并键合在一起的一些3D NAND闪存装置中，外围电路面积的持续增加使其成为减少总芯片尺寸的瓶颈，因为NAND存储单元阵列可以通过增加层数而不是增加平面大小来垂直放大。
因此，随着外围电路及其晶体管的数量增加，期望的是减少3D存储装置的外围电路所占用的平面面积。然而，按照用于逻辑装置的先进互补金属氧化物半导体(CMOS)技术节点趋势缩小外围电路的晶体管尺寸将导致显著的成本增加和更高的泄漏电流，这对存储装置来说是不期望的。此外，由于3D存储装置在某些存储器操作(例如，编程和擦除)中需要相对较高的电压(例如，5V以上)，这与逻辑装置不同，逻辑装置随着CMOS技术节点的进步可以降低其工作电压，提供给存储器外围电路的电压不能降低。结果，通过跟随CMOS技术节点的进步趋势来缩放存储器外围电路的尺寸，就像普通的逻辑装置一样，变得不可行。
为了解决上述问题中的一个或多个问题，根据本公开的各种实施方式提供了用于包括3D DFM存储单元阵列和3D NAND存储单元阵列这两者的集成3D存储装置的结构和制造方法。3D DFM存储单元阵列可以具有无电容器多栅极垂直1T存储结构，其改善了数据保留，减少了泄漏电流，并提高了操作速度。无电容器多栅极垂直1T存储结构可以包括被多个栅极包围的垂直半导体主体。在一些实施方式中，半导体主体可以被字线栅极、板线栅极和底部选择栅极包围。在一些实施方式中，半导体主体可以被字线栅极和多个板线栅极包围。位线可以形成在半导体主体上方。在字线和位线的相交处形成DFM存储单元。本公开的无电容器多栅极垂直1T存储结构可以提供各种好处，包括但不限于改善晶体管载流子密度，以及改善编程/擦除速度等。
此外，本公开还介绍了各种解决方案，其中集成3D存储装置的外围电路、3D DFM存储单元阵列和3D NAND存储单元阵列在垂直方向上设置在不同的平面(层、层级)中，即，相互堆叠，以减少外围电路的平面芯片尺寸，以及存储装置的总芯片尺寸。在一些实施方式中，DFM存储单元阵列、NAND存储单元阵列以及被提供相对较高电压(例如，高于5V)的存储器外围电路、以及被提供相对较低电压(例如，低于1.3V)的存储器外围电路在垂直方向上设置在不同的平面中，即，相互堆叠，以进一步减小芯片尺寸。本公开的集成3D存储装置架构和制造工艺可以很容易地在垂直方向上放大，以堆叠不同的平面中的更多的外围电路，从而进一步减小芯片的尺寸。
外围电路可以根据不同的性能要求在垂直方向上被分成不同的平面，所述性能要求例如是施加于其晶体管的电压，这影响晶体管的规模(例如，栅极电介质厚度)、形成晶体管的衬底的规模(例如，衬底厚度)以及热预算(例如，互连材料)。因此，具有不同规模要求(例如栅极电介质厚度和衬底厚度)和热预算的外围电路可以在不同的工艺中制造，以减少相互之间的设计和工艺约束，从而改善装置性能和制造复杂性。
根据本公开的一些方面，DFM存储单元阵列、NAND存储单元阵列以及具有不同性能和尺寸要求的各种外围电路可以并行制造在不同的衬底上，并且然后使用诸如混合键合、转移键合等的各种接合技术彼此堆叠。因此，集成3D存储装置的制造周期可以进一步缩短。此外，由于不同装置的热预算变得相互独立，具有期望的电性能但热预算低的互连材料，例如铜，可以用于互连存储单元和外围电路的晶体管，从而进一步提高装置性能。键合技术也可以引入额外的好处。在一些实施方式中，以面对面的方式进行的混合键合在键合的半导体结构之间实现了数百万个平行短互连，以提高集成3D存储装置的吞吐量和输入/输出(I/O)速度。在一些实施方式中，转移键合重新使用单个晶圆以将其薄的半导体层转移到不同的存储装置上以在其上形成晶体管，这可以降低集成3D存储装置的成本。
本公开的集成3D存储装置架构和制造工艺具有灵活性，以允许适合不同存储单元阵列设计的各种衬底材料，例如适合栅极诱导漏极泄漏(GIDL)擦除操作或P型批量擦除操作的DFM存储串和/或NAND存储串。在一些实施方式中，单晶硅(又称单晶体硅或单结晶硅)具有优越的载流子电子特性——缺乏晶界允许更好地进行电荷载流子流动并防止电子复合——被用作DFM存储串阵列和/或NAND存储串阵列的衬底材料，以实现更快的存储器操作。在一些实施方式中，多晶硅(又称多结晶硅)被用作用于GIDL擦除操作的DFM存储串阵列和/或NAND存储串阵列的衬底材料。
本公开的集成3D存储装置架构和制造工艺还具有灵活性，以允许各种装置焊盘引出方案，以满足存储单元阵列的不同需求和不同设计。在一些实施方式中，焊盘引出互连层从半导体结构的具有外围电路的一侧形成，以缩短焊盘引出互连层与外围电路的晶体管之间的互连距离，以减少来自互连的寄生电容并改善电性能。在一些实施方式中，焊盘引出互连层形成在减薄的衬底上，其中DFM存储单元阵列和/或NAND存储单元阵列被形成，以使层间过孔(LLV，例如亚微米级)用于具有高I/O吞吐量和低制造复杂性的焊盘引出互连。
图1A示出了根据本公开的一些方面的3D存储装置100A的横截面的示意图。3D存储装置100A代表键合芯片的示例。在一些实施方式中，3D存储装置100A的至少一些部件(例如，存储单元阵列和外围电路)是在不同的衬底上分别并行形成的，并且然后被接合以形成键合的芯片(该工艺在本文被称为“并行工艺”)。在一些实施方式中，至少一个半导体层使用转移键合附接到另一个半导体结构，然后3D存储装置100A的一些部件(例如，存储单元阵列和外围电路)形成在附接的半导体层上(该工艺在本文被称为“串行工艺”)。可以理解的是，在一些示例中，3D存储装置100A的部件(例如，存储单元阵列和外围电路)可以通过结合了并行工艺和串行工艺的混合工艺形成。
注意，在图1A中添加了z轴和x/y轴以进一步示出半导体装置的部件的空间关系。半导体装置的衬底，例如3D存储装置100A，包括在x/y方向(横向方向)横向延伸的两个横向表面(例如顶表面和底表面)。如本文所用，x方向代表字线方向(WL方向)，y方向代表位线方向(BL方向)。如本文所使用的，当半导体装置的衬底在z方向(垂直方向或厚度方向)上被定位在半导体装置的最低平面中时，在z方向上一个部件(例如，层或装置)是在另一部件(例如，层或装置)“上”、“上方”还是“下方”相对于衬底确定的。用于描述空间关系的相同概念在本公开中始终适用。
3D存储装置100A可以包括：第一半导体结构102，其包括存储单元的第一阵列(本文中也称为“第一存储单元阵列”)；以及第二半导体结构104，其包括存储单元的第一阵列(本文中也称为“第一存储单元阵列”)。在一些实施方式中，第一存储单元阵列可以包括NAND闪存单元的阵列，并且第二存储单元阵列可以包括DFM存储单元的阵列。在一些其他实施方式中，第一存储单元阵列可以包括DFM存储单元的阵列，并且第二存储单元阵列可以包括NAND闪存单元的阵列。
在一些实施方式中，NAND存储单元的阵列是3D NAND存储串的阵列，每个存储串在衬底上方以3D方式穿过堆叠结构(例如，NAND存储堆叠体)垂直延伸。取决于3D NAND技术(例如，存储堆叠体中的层/层级的数量)，3D NAND存储串通常包括一定数量的NAND存储单元，其中每个NAND存储单元包括浮栅晶体管或电荷捕获晶体管。
在一些实施方式中，DFM存储单元的阵列是3D DFM存储串的阵列，每个存储串在衬底上方以3D方式穿过堆叠结构(例如，DFM存储堆叠体)垂直延伸。取决于3D DFM技术(例如，存储堆叠体中的层/层级的数量)，3D DFM存储串通常包括一定数量的DFM存储单元，其中每个存储单元包括周围的栅极晶体管。
如图1A所示，3D存储装置100A还可以包括第三半导体结构106和第四半导体结构108，它们均包括第一半导体结构102中的第一存储单元阵列和第二半导体结构104中的第二存储单元阵列的一些外围电路。也就是说，NAND存储单元阵列和DFM存储单元阵列的外围电路可以被分离到至少两个其他的半导体结构中(例如，图1A中的106和108)。外围电路(又称控制和感测电路)可以包括用于促进存储单元阵列的操作的任何合适的数字、模拟和/或混合信号电路。例如，外围电路可以包括页缓冲器、解码器(例如，行解码器和列解码器)、感测放大器、驱动器(例如，字线驱动器)、I/O电路、电荷泵、电压源或发生器、电流或电压基准、上述功能电路的任何部分(例如，子电路)或电路的任何有源或无源部件(例如，晶体管、二极管、电阻器或电容器)中的一个或多个。第二和第三半导体结构106和108中的外围电路可以使用CMOS技术，例如，可以用任何合适的技术节点中的逻辑工艺来实施。
如图1A所示，根据一些实施方式，第一、第二、第三和第四半导体结构102、104、106和108在不同的平面上彼此堆叠。结果，第一半导体结构102中的第一存储单元阵列、第二半导体结构104中的第二存储单元阵列、第三半导体结构106中的第一外围电路以及第四半导体结构108中的第二外围电路可以在不同的平面中彼此堆叠，从而与所有外围电路都设置在同一平面中的存储装置相比，减小了3D存储装置100A的平面尺寸。
如图1A所示，3D存储装置100A还包括垂直位于第一半导体结构102和第二半导体结构104之间的第一键合界面103，垂直位于第二半导体结构104和第三半导体结构106之间的第二键合界面105，以及垂直位于第三半导体结构106和第四半导体结构108之间的第三键合界面107。第一、第二和第三键合界面103、105和107中的每一个可以是两个半导体结构之间的界面，所述界面由下文详细描述的任何合适的键合技术形成，例如混合键合、阳极键合、融合键合、转移键合、粘合剂键合、共晶键合，仅举几例。在一些实施方式中，如图1A所示，第二半导体结构104在其相对两侧上与其他两个半导体结构102和106键合，并且第三半导体结构106在其相对两侧上与其他两个半导体结构104和108键合。也就是说，第二半导体结构104可以垂直位于第一和第三半导体结构102和106之间，并且第三半导体结构106可以垂直位于第二和第四半导体结构104和108之间。
在一些实施方式中，第三和第四半导体结构106和108中的每一个不包括任何存储单元。换句话说，根据一些实施方式，第三和第四半导体结构106和108中的每个仅包括外围电路，但不包括存储单元阵列。结果，存储单元阵列可以仅包括在第一和第二半导体结构102和104中，而不在第三或第四半导体结构106或108中。此外，包括外围电路的半导体结构的数量可以与包括存储单元阵列的半导体结构的数量不同。
可以理解的是，堆叠的第一、第二、第三和第四半导体结构102、104、106和108的相对位置不受限制，并且在不同的示例中可以变化。作为一个示例，图1B示出了根据一些其他实施方式的另一个示例性3D存储装置100B的横截面的示意图。在图1B中的3D存储装置100B中，均包括存储单元阵列的第一和第二半导体结构102和104可以夹在均包括外围电路的第三和第四半导体结构106和108之间。在3D存储装置100B的这种实施方式中，第一键合界面103可以垂直形成在第一和第三半导体结构102和106之间，第二键合界面105可以垂直形成在第一和第二半导体结构102和104之间，第三键合界面107可以垂直形成在第二和第四半导体结构104和108之间。同样，第一、第二和第三键合界面103、105和107中的每一个可以是两个半导体结构之间的由下文详细描述的任何合适的键合技术形成的界面，所述键合技术例如混合键合、阳极键合、融合键合、转移键合、粘合剂键合、共晶键合，仅举几例。在如图1B所示的一些实施方式中，第一和第二半导体结构102和104中的每一个在其相对两侧上与其他两个半导体结构键合。
作为另一个示例，图1C示出了根据一些其他实施方式的另一个示例性3D存储装置100C的横截面的示意图。在图1C中的3D存储装置100C中，均包括外围电路的第三和第四半导体结构106和108可以被夹在均包括存储单元阵列的第一和第二半导体结构102和104之间。在3D存储装置100C的这种实施方式中，第一键合界面103可以垂直形成在第一和第三半导体结构102和106之间，第二键合界面105可以垂直形成在第三和第四半导体结构106和108之间，第三键合界面107可以垂直形成在第四和第二半导体结构108和104之间。同样，第一、第二和第三键合界面103、105和107中的每一个可以是两个半导体结构之间的由下文详细描述的任何合适的键合技术形成的界面，所述键合技术例如混合键合、阳极键合、融合键合、转移键合、粘合剂键合、共晶键合，仅举几例。在如图1C所示的一些实施方式中，第三和第四半导体结构106和108中的每一个在其相对两侧上与其他两个半导体结构键合。
如下面详细描述的，第一、第二、第三和第四半导体结构102、104、106和108中的一些或全部可以通过并行工艺分别制造(并且在一些实施方式中并行制造)，从而制造第一、第二、第三和第四半导体结构102、104、106和108中的一个的热预算不会限制制造第一、第二、第三和第四半导体结构102、104、106和108中的另一个的工艺。此外，大量的互连(例如，键合触点和/或层间过孔(ILV)/贯穿衬底过孔(TSV))可以跨越键合界面103、105和107形成，以便在相邻的半导体结构102、104、106和108之间进行直接的、短距离(例如，微米或亚微米级)的电连接，而不是电路板上的长距离(例如，毫米或厘米级)芯片到芯片数据总线，例如印刷电路板(PCB)，从而消除了芯片接口延迟，并且以降低的功耗实现了高速I/O吞吐量。不同存储单元阵列和不同半导体结构102、104、106和108中的不同外围电路之间的数据传输可以通过跨越键合界面103、105和107的互连(例如，键合触点和/或ILV/TSV)执行。通过垂直集成第一、第二、第三和第四半导体结构102、104、106和108，可以减小芯片尺寸，并且可以增加存储单元密度。
还可以理解的是，3D存储装置中的键合界面的数量不受限制，并且可以在不同示例中变化。图1D示出了根据一些实施方式的另一个示例性3D存储装置100D的横截面的示意图。在3D存储装置100D中，两个存储单元阵列和外围电路的两个部分可以在3D存储装置100D的不同平面上相互堆叠。类似于3D存储装置100A，在3D存储装置100D中，包括两个存储单元阵列的第一和第二半导体结构102和104可以在垂直方向上位于3D存储装置100D的一侧上，并且包括外围电路的两个部分的第三和第四半导体结构106和108可以在垂直方向上位于3D存储装置100D的另一侧上。然而，第二和第三半导体结构104和106未被由键合工艺形成的键合界面分开，而是形成在衬底121的相对两侧上。在一些实施方式中，衬底121可以包括一个或多个半导体层，例如一个或多个减薄的硅层。第一键合界面103垂直位于第一和第二半导体结构102和104之间，并且第二键合界面105垂直位于第三和第四半导体结构106和108之间。取决于衬底121的厚度，可以穿过衬底121形成互连(例如，亚微米级的ILV或微米级或数十微米级的TSV)，以便在衬底121的相对两侧上在3D存储装置100D的不同部分之间进行电连接。
进一步理解，设置在衬底121的相对两侧上的装置的类型不受限制，并且可以在不同示例中变化。图1E示出了根据一些实施方式的又一个示例性3D存储装置100E的横截面的示意图。在3D存储装置100E中，两个存储单元阵列和外围电路的两个部分可以在3D存储装置100E的不同平面上彼此堆叠。与3D存储装置100B类似，在3D存储装置100E中，第一和第二半导体结构102和104可以被夹在第三和第四半导体结构106和108之间。然而，第一和第二半导体结构102和104(即，第一和第二存储单元阵列)并没有因为键合工艺而被键合界面分开，而是形成在衬底121的相对两侧上。在一些实施方式中，衬底121可以包括一个或多个半导体层，例如一个或多个减薄的硅层。第一键合界面103垂直位于第一和第三半导体结构102和106之间，并且第二键合界面105垂直位于第二和第四半导体结构102和106之间。取决于衬底121的厚度，可以穿过衬底121形成互连(例如，亚微米级的ILV或微米级或数十微米级的TSV)，以便在衬底121的相对两侧上在3D存储装置100E的不同部分之间进行电连接。
图1F示出了根据一些实施方式的又一个示例性3D存储装置100F的横截面的示意图。类似于3D存储装置100C，在3D存储装置100F中，第三和第四半导体结构106和108可以被夹在第一和第二半导体结构102和104之间。然而，第三和第四半导体结构106和108(即，第一和第二外围电路)并没有因为键合工艺而被键合界面分开，而是形成在衬底121的相对两侧上。在一些实施方式中，衬底121可以包括一个或多个半导体层，例如一个或多个减薄的硅层。第一键合界面103垂直位于第一和第三半导体结构102和106之间，并且第二键合界面105垂直位于第二和第四半导体结构102和106之间。取决于衬底121的厚度，可以穿过衬底121形成互连(例如，亚微米级的ILV或微米级或数十微米级的TSV)，以便在衬底121的相对两侧上在外围电路的不同部分之间进行直接、短距离(例如，亚微米级至数十微米级)的电连接。
在一些其他实施方式中，存储器部件可以形成在一个以上的衬底的相对两侧上。图1G和图1H示出了根据一些实施方式的另外两个示例性3D存储装置100G和100H的横截面图的示意图。在3D存储装置100G中，第一和第二半导体结构102和104被夹在第三和第四半导体结构106和108之间。第一和第三半导体结构102和106(即，第一存储单元阵列和第一外围电路)形成在第一衬底125的相对两侧上，而第二和第四半导体结构104和108(即，第二存储单元阵列和第二外围电路)形成在第二衬底127的相对两侧上。单一的键合界面101垂直位于第一和第二半导体结构102和104(即，第一和第二存储单元阵列)之间。在3D存储装置100H中，第三和第四半导体结构106和108被夹在第一和第二半导体结构102和104之间。第一和第三半导体结构102和106(即，第一存储单元阵列和第一外围电路)形成在第一衬底125的相对两侧上，而第二和第四半导体结构104和108(即，第二存储单元阵列和第二外围电路)形成在第二衬底127的相对两侧上。单一的键合界面101垂直地位于第三和第四半导体结构106和108(即，第一和第二外围电路)之间。同样，取决于第一和/或第二衬底125和127的厚度，可以穿过第一和/或第二衬底125和127形成互连(例如，亚微米级的ILV或微米级或数十微米级的TSV)，以在第一和/或第二衬底125和127的相对两侧上在一些外围电路和相应的存储单元阵列之间进行电连接。
可以理解，3D存储装置100A-100H中的堆叠的半导体结构的数量不受图1A-1H中所示的示例的限制，并且额外的(多个)半导体结构可以在垂直方向上进一步堆叠在图1A-1H中所示的半导体结构的上方、下方或之间。还应理解的是，3D存储装置中的键合界面的数量不受限制，并且在不同的示例中可以变化。
图2示出了根据本公开的一些方面的3D NAND闪存单元阵列200的示意性电路图。在一些实施方式中，3D NAND闪存单元阵列200可以包括多个NAND存储单元206，这些NAND存储单元206以NAND存储串208的阵列的形式提供，每个NAND存储串208在衬底(未显示)上方垂直延伸。在一些实施方式中，每个NAND存储串208包括串联并垂直堆叠的多个存储单元206。每个NAND存储单元206可以保持连续的模拟值，例如电压或电荷，这取决于NAND存储单元206的区域内捕获的电子的数量。每个NAND存储单元206可以是包括浮栅晶体管的浮栅类型的存储单元或包括电荷捕获晶体管的电荷捕获类型的存储单元。
在一些实施方式中，每个NAND存储单元206是单级单元(SLC)，其具有两个可能的存储状态，因此，可以存储一位的数据。例如，第一存储状态“0”可以对应于第一范围的电压，并且第二存储状态“1”可以对应于第二范围的电压。在一些实施方式中，每个NAND存储单元206是多级单元(MLC)，其能够以四个以上的存储状态存储一位以上的数据。例如，MLC可以每单元存储两位，每单元存储三位(也被称为三级单元(TLC))，或每单元存储四位(也被称为四级单元(QLC))。每个MLC可以被编程以呈现可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位的数据，那么MLC可以通过向单元写入三个可能的标称存储值中的一个，而被从擦除状态编程到呈现三个可能的编程电平之一。第四标称存储值可以用于擦除状态。
如图2所示，每个NAND存储串208可以包括在其源极端处的源极选择栅极(SSG)晶体管210和在其漏极端处的漏极选择栅极(DSG)晶体管212。SSG晶体管210和DSG晶体管212可以被配置为在读取和编程操作期间激活选定的NAND存储串208(阵列的列)。在一些实施方式中，同一块204中的NAND存储串208的SSG晶体管210通过同一源极线(SL)214(例如，公共SL)耦合到地。根据一些实施方式，每个NAND存储串208的DSG晶体管212耦合到相应的位线216，可以通过输出总线(未显示)从该位线216读取或编程数据。在一些实施方式中，每个NAND存储串208被配置为通过将选择电压(例如，高于DSG晶体管212的阈值电压)或取消选择电压(例如，0V)通过一个或多个DSG线213施加到相应的DSG晶体管212和/或通过将选择电压(例如，高于SSG晶体管210的阈值电压)或取消选择电压(例如，0V)通过一个或多个SSG线215施加到相应的SSG晶体管210而被选择或取消选择。
如图2所示，NAND存储串208可以被组织成多个块204，其中每个块可以具有公共源极线214。在一些实施方式中，每个块204是用于擦除操作的基本数据单位，即，同一块204上的所有NAND存储单元206在同一时间被擦除。相邻NAND存储串208的NAND存储单元206可以通过字线218耦合，字线218选择哪一行的NAND存储单元206受到读取和编程操作的影响。在一些实施方式中，每个字线218被耦合到NAND存储单元206的页220，页220是用于编程和读取操作的基本数据单位。一个页220的以位为单位的尺寸可以对应于一个块204中由字线218耦合的NAND存储串208的数量。每个字线218可以包括在相应的页220中的每个NAND存储单元206处的多个控制栅极(栅电极)和将控制栅极耦合的栅极线。
图3A-3C示出了根据本公开的各个方面的3D存储装置中的各种NAND存储串208的侧视图。如图3A所示，NAND存储串208可以垂直地延伸穿过衬底302上方的存储堆叠体304。衬底302可以是半导体层，包括硅(例如，单晶硅、c-硅或多晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)，或任何其他合适的半导体材料。在一些实施方式中，衬底302包括单晶硅或多晶硅。
存储堆叠体304可以包括交错的栅极导电层306和电介质层308。存储堆叠体304中的栅极导电层306和电介质层308的对的数量可以确定3D NAND闪存单元阵列200中的NAND存储单元206的数量。栅极导电层306可以包括导电材料，包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物，或其任何组合。在一些实施方式中，每个栅极导电层306包括金属层，例如钨层。在一些实施方式中，每个栅极导电层306包括掺杂的多晶硅层。每个栅极导电层306可以包括包围存储单元的控制栅极、DSG晶体管212的栅极、或SSG晶体管210的栅极，并且可以作为存储堆叠体304顶部的DSG线213、存储堆叠体304底部的SSG线215、或DSG线213和SSG线215之间的字线218横向延伸。
如图3A所示，NAND存储串208包括垂直延伸穿过存储堆叠体304的沟道结构312A。在一些实施方式中，沟道结构312A包括填充有(多种)半导体材料(例如，作为半导体沟道320)和(多种)电介质材料(例如，作为存储器膜318)的沟道孔。在一些实施方式中，半导体沟道320包括硅，例如多晶硅。在一些实施方式中，存储器膜318是复合电介质层，包括隧穿层326、存储层324(也称为“电荷捕获/存储层”)和阻挡层322。沟道结构312A可以具有圆柱体形状(例如，柱形状)。根据一些实施方式，半导体沟道320、隧穿层326、存储层324、阻挡层322从中心向柱的外表面按此顺序沿径向布置。隧穿层326可以包括氧化硅、氮氧化硅或其任何组合。存储层324可以包括氮化硅、氮氧化硅、硅或其任何组合。阻挡层322可以包括氧化硅、氧化硅、高介电常数(高k)电介质，或其任何组合。在一个示例中，存储器膜318可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。沟道结构312A还可以包括NAND存储串208的漏极端上的沟道插塞316。沟道插塞316可以包括多晶硅并与半导体沟道320接触。
如图3A所示，NAND存储串208还可以包括在其源极端上的半导体插塞314，其与沟道结构312A的半导体沟道320接触。半导体插塞314，也被称为选择性外延生长(SEG)，可以从衬底302选择性地生长，因此，具有与衬底302相同的材料，例如单晶硅或多晶硅。与NAND存储串208的源极端上的半导体插塞314(例如，在图3A中所示的NAND存储串208的底部，又称底部插塞)接触的沟道结构312A在本文中被称为“底部插塞沟道结构”312A。
如图3A所示，缝隙结构328A可以垂直地延伸穿过存储堆叠体304并与衬底302接触。缝隙结构328A可以包括具有诸如多晶硅、金属、金属化合物(例如氮化钛(TiN)、氮化钽(TaN)等)或硅化物的导电材料的源极触点330，以及衬底302中的阱332(例如，P阱和/或N阱)。在一些实施方式中，缝隙结构328A的源极触点330和阱332、衬底302的处于缝隙结构328A和沟道结构312A之间的部分以及半导体插塞314充当耦合到NAND存储串208的源极的源极线214的部分，例如，用于在擦除操作期间向NAND存储串208的源极施加擦除电压。
与图3A中的底部插塞沟道结构312A不同，如图3B所示，根据一些实施方式，NAND存储串208包括侧壁插塞沟道结构312B并且在其源极端上没有半导体插塞314。相反，垂直位于衬底302和存储堆叠体304之间的侧壁半导体层303可以与沟道结构312B的半导体沟道320的侧壁接触。侧壁半导体层303可以包括半导体材料，例如多晶硅。还与图3A中的缝隙结构328A不同的是，如图3B所示，根据一些实施方式，缝隙结构328B不包括阱332，并且缝隙结构328B的源极触点330与侧壁半导体层303接触。在一些实施方式中，缝隙结构328B的源极触点330和侧壁半导体层303共同充当耦合到NAND存储串208的源极的源极线214的部分，例如，用于在擦除操作期间向NAND存储串208的源极施加擦除电压。
如图3C所示，在一些实施方式中，衬底302(例如，具有单晶硅或多晶硅)被替换为与NAND存储串208的源极端上的底部开放沟道结构312C的半导体沟道320接触的半导体层305。源极端上的沟道结构312C的存储膜318的部分可以被去除，以暴露半导体沟道320，以与半导体层305接触。在一些实施方式中，NAND存储串208的源极端上的半导体沟道320的部分被掺杂以形成与半导体层305接触的掺杂区域334。半导体层305可以包括半导体材料，例如多晶硅。在一些实施方式中，半导体层305包括N型掺杂多晶硅，以实现GILD擦除操作。还与图3A和图3B中的缝隙结构328A和328B不同，如图3C所示，根据一些实施方式，缝隙结构328C不包括源极触点330，并且因此，不充当源极线214的部分。相反，源极触点(未示出)可以形成在相对于沟道结构312C的半导体层305的相对两侧上，从而源极触点和半导体层305的部分可以充当耦合到NAND存储串208的源极的源极线214的部分，例如，用于在擦除操作期间向NAND存储串208的源极施加擦除电压。
图4示出了根据本公开的一些方面的3D DFM存储单元阵列400的示意图。3D DFM存储单元阵列400可以包括多个DFM存储单元408。在一些实施方式中，多个DFM存储单元408在具有行和列的横向平面中布置成阵列。同一行的DFM存储单元408可以耦合到同一字线(WL)404，并且同一列的DFM存储单元408可以耦合到同一位线(BL)406。3D DFM存储单元阵列400可以被配置为作为失性的无电容器3D存储装置来操作。3D DFM存储单元阵列400可以被配置为提供比DRAM或其他类型的易失性存储器更快的操作速度和更高的密度。3D DFM存储单元阵列400可以进一步被配置为提供类似于闪存功能的块刷新和块擦除操作。
图5A是根据本公开的一些方面的示例性DFM存储装置500A的示意性透视图。图5B是根据本公开的一些方面的示例性DFM存储装置500B的示意性截面图。与本公开的范围一致，DFM存储装置500A/500B可以包括一个或多个垂直晶体管，例如垂直金属氧化物半导体场效应晶体管(MOSFET)，可以取代常规的平面晶体管作为存储单元的通过晶体管，以减少通过晶体管占用的面积、耦合电容以及互连布线的复杂性，如下文详细描述。
如图5A和图5B所示，DFM存储装置500A/500B可以包括被配置为作为易失性无电容器3D存储装置操作的双栅极包围栅极晶体管(SGT)。在一些实施方式中，双栅极SGT可以包括在垂直方向上延伸的半导体主体510、在所有侧面上横向包围半导体主体510的两个栅极(例如，字线触点544和板线触点548)、在垂直方向上分别位于半导体主体510的两端的一对源极和漏极(位线触点522和源极线触点532，也称为S/D或源电极和漏电极)。
在一些实施方式中，与有源区形成于衬底中的平面晶体管不同，双栅极SGT的半导体主体510可以是在垂直方向(例如z方向)上延伸并被配置为存储电荷(例如，空穴)的半导体结构。可以理解的是，半导体主体510可以具有任何合适的3D形状，例如圆柱形形状，如图5A所示，或多面体形状(例如，立方体形状，未显示)。也就是说，半导体主体510在平面视图中(例如，在x-y平面中)的横截面可以具有圆形(或椭圆形)、方形、矩形(或梯形)或任何其他合适的形状。
BL触点522可以在垂直方向上位于半导体主体510的一端上，并充当双栅极SGT的漏电极。BL 520可以电连接到BL触点522并被配置为寻址双栅极SGT中的半导体主体510。SL触点532可以在垂直方向上位于半导体主体510的另一端上，并充当双栅极SGT的源电极。SL530可以电连接到SL触点532，并被配置为寻址双栅极SGT中的半导体主体510。源极和漏极可以被掺杂有任何合适的P型掺杂剂，例如硼(B)或镓(Ga)，或任何合适的N型掺杂剂，例如磷(P)或砷(As)。源极和漏极在垂直方向(z方向)上可以由栅极结构(例如，WL触点544和PL触点548)分开。
WL触点544可以包围半导体主体510的上部部分，并充当双栅极SGT的第一栅极结构。WL542可以电连接到WL触点544，并被配置为充当顶部选择栅极连接。PL触点548可以包围半导体主体510的下部部分，并充当双栅极SGT的第二栅极结构。PL 546可以电连接到PL触点548，并被配置为充当半导体主体510的传统电流阀栅极(例如，类似于金属氧化物半导体场效应晶体管(MOSFET)栅极)，并覆盖半导体主体510的大部分长度。两个栅极结构(即，WL触点544和PL触点548)垂直形成于源极和漏极(即，BL触点522和SL触点532)之间。结果，当施加到WL触点544和/或PL触点548的适当栅极电压高于双栅极SGT的阈值电压时，双栅极SGT的一个或多个沟道可以垂直地在源极和漏极之间形成在半导体主体510中。也就是说，根据一些实施方式，双栅极SGT的每个沟道也在半导体主体510沿其延伸的垂直方向上形成。
如图5B所示，DFM存储装置500B可以被配置为在衬底502上以垂直布置方式布置双栅极SGT。在一些实施方式中，双栅极SGT可以包括形成在衬底502上的半导体主体510、电介质间隔体512、位线(BL)520、BL触点522、字线(WL)542、WL触点544、板线(PL)546、PL触点548、源极线(SL)530和SL触点532。
衬底502可以包括硅(例如，单晶硅或多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、玻璃、III-V化合物、任何其他合适的材料以及其任何组合。在一些实施方式中，衬底502可以在外围装置制造之前进行双面抛光。在这个示例中，衬底502包括顶侧和底侧上的表面，都经过抛光和处理，为高质量的半导体装置提供了光滑的表面。在一些实施方式中，衬底502可以包括由硅、氧化硅、氮化硅或任何合适的电介质材料形成的电介质层。衬底502可以被配置为支撑半导体主体510、电介质间隔体512、BL触点522、WL触点544、PL触点548和SL触点532。衬底502可以耦合到SL触点532。在一些实施方式中，衬底502可以是p型半导体(例如p+)，例如，掺杂硅。
半导体主体510可以是配置为存储电荷(例如，空穴)的半导体结构。半导体主体510可以参考衬底502的顶表面在垂直方向(例如，z方向)上延伸。在一些实施方式中，半导体主体510可以由柱结构形成，例如圆柱形结构或长方体形结构，在侧视图中具有矩形的横截面积。半导体主体510的柱结构的直径或横向尺寸可以在约2纳米至约30纳米的范围内，并且半导体主体510的柱状结构的高度可以在约40纳米至约120纳米的范围内，例如约100纳米。半导体主体510可以由掺杂有适当掺杂剂的半导体材料形成。例如，半导体主体510可以是掺杂有p型掺杂剂的硅材料，例如硼、铝、氮、镓、铟和/或其组合。在一些实施方式中，p型掺杂剂的掺杂剂浓度可以在大约1×1016原子/cm3到大约1×1022原子/cm3之间。在一些实施方式中，半导体主体510可以使用诸如本征多晶硅的本征半导体材料形成。如图5B所示，半导体主体510可以形成在BL触点522和SL触点532之间。在一些实施方式中，半导体主体510可以从衬底形成(例如，通过蚀刻或外延)，因此，具有与衬底(例如，硅衬底)相同的半导体材料(例如，单晶硅)。
BL 520可以被配置为寻址双栅极SGT的半导体主体510，并且耦合到BL触点522。在一些实施方式中，BL 520可以使用合适的导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。BL触点522可以被配置为充当通往半导体主体510的漏极连接。在一些实施方式中，BL触点522可以由掺杂有适当掺杂剂的半导体材料形成，所述掺杂剂例如是n型掺杂剂，例如磷、砷、锑、铋、锂和/或其组合。在一些实施方式中，n型掺杂剂的掺杂剂浓度可以在大约1×1016原子/cm3到大约1×1022原子/cm3之间。在一些实施方式中，n型掺杂剂的掺杂剂浓度可以大于大约1×1020原子/cm3。在一些实施方式中，BL触点522可以通过用n型掺杂剂掺杂半导体主体510的顶部部分来形成。可以理解的是，在一些示例中，BL 520和BL触点522可以是连续的导电结构。换句话说，BL触点522可以被看作是BL 520的形成通往半导体主体510的漏极连接的部分，或者BL520可以被看作是BL触点522的延伸，以耦合到外围电路。
SL 530可以被配置为寻址双栅极SGT的半导体主体510，并耦合到SL触点532。在一些实施方式中，SL 530可以使用合适的导电材料形成，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。SL触点532可以被配置为充当通往半导体主体510的源极连接。在一些实施方式中，SL触点532可以是导电结构，例如掺杂有适当掺杂剂的半导体层。在一些实施方式中，SL触点532可以由掺杂有诸如磷、砷、锑、铋、锂和/或其组合的n型掺杂剂的半导体材料形成。在一些实施方式中，n型掺杂剂的掺杂剂浓度可以在大约1×1016原子/cm3到大约1×1022原子/cm3之间。可以理解，在一些示例中，SL 530和SL触点532可以是连续的导电结构。换句话说，SL触点532可以被看作是SL 530的形成通往半导体主体510的源极连接的部分，或者SL 530可以被看作是SL触点532的延伸，以耦合到外围电路。
电介质间隔体512可以包围半导体主体510，并被配置为在半导体主体510和WL触点544之间以及在半导体主体510和PL触点548之间提供电绝缘。电介质间隔体512可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，电介质间隔体512可以是高k电介质，其被配置为增加栅极电容并减少半导体主体510中的漏电流。
WL 542可以被配置为寻址双栅极SGT的半导体主体510，并耦合到WL触点544。WL触点544可以被配置为充当通往半导体主体510的第一栅极连接。WL触点544可以包围电介质间隔体512的上部部分，其包围半导体主体510的侧壁表面的上部部分，从而形成第一同心晶体管。在一些实施方式中，WL触点544可以包括合适的导电材料，例如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物和/或其组合。在一些实施方式中，WL 542可以充当顶部选择栅极连接。在一些实施方式中，WL 542可以向WL触点544提供电压，从而在半导体主体510内感应出电场，以读取、编程或擦除半导体主体510上的电荷。可以理解的是，在一些示例中，WL 542和WL触点544可以是连续的导电结构。换句话说，WL触点544可以被看作是WL 542的形成通往半导体主体510的第一栅极连接的部分，或者WL 542可以被看作是WL触点544的延伸，以耦合到外围电路。
PL 546可以被配置为寻址双栅极SGT的半导体主体510并耦合到PL触点548。PL触点548可以被配置为充当通往半导体主体510的第二栅极连接。PL触点548可以包围电介质间隔体512的下部部分，其包围半导体主体510的侧壁表面的下部部分，从而形成第二同心晶体管。例如，PL 546的侧壁表面可以被定位在半导体主体510的圆周周围。在一些实施方式中，PL 546的侧壁表面可以与半导体主体510的侧壁表面同心。在一些实施方式中，PL触点548可以包括导电材料(例如，金属、多晶硅、钨等)。在一些实施方式中，PL 546可以充当半导体主体510的传统电流阀栅极(例如，类似于MOSFET栅极)，并覆盖半导体主体510的大部分长度。在一些实施方式中，PL 546可以向PL触点548提供电压，从而在半导体主体510内感应出电场，以读取、编程或擦除半导体主体510上的电荷。可以理解的是，在一些示例中，PL 546和PL触点548可以是连续的导电结构。换句话说，PL触点548可以被看作是PL 546的形成通往半导体主体510的第二栅极连接的部分，或者PL 546可以被看作是PL触点548的延伸，以耦合到外围电路。
在一些实施方式中，多栅极DFM单元可以提供无电容器的动态随机存取存储装置，以提高存储器的存储效率，提高读取、编程和擦除操作速率，减少漏电流，减少结电流，减少功耗，增加电荷保留时间，和/或减少刷新率。图6A是根据一些示例性方面的示例性多栅极DFM装置600A的示意性透视图。图6B是根据本公开的一些方面的示例性多栅极DFM存储装置500B的示意性截面图。多栅极DFM装置600A/600B可以包括多栅极SGT，其被配置为提供在所有侧面上包围沟道区域(例如，半导体主体510)的多个栅极(例如，WL触点544和多个PL触点648)。
如图6A和图6B中所示，多栅极DFM装置600A/600B可以包括在垂直方向上延伸的半导体主体510，在所有侧面上包围半导体主体510的多个栅极(例如，WL触点544和PL触点段648)，垂直方向上分别位于半导体主体510的两端处的一对源电极和漏电极(例如，BL触点522和SL触点532)。需要指出的是，与图5A和图5B中的元件或部件相对应的元件或部件由类似的附图标记标示，并且本文中没有描述。
与图5A和图5B中所示的双栅极SGT不同，多栅极SGT的PL触点可以包括多个PL触点段648。多个PL触点段648可以被配置为充当通往半导体主体510的多个栅极连接。多个PL触点段648中的每一个都可以包围电介质间隔体612的相应部分，其包围半导体主体510的相应部分，从而在多栅极DFM装置600A/600B中形成同心晶体管。在一些实施方式中，多个PL触点段648可以包括任何合适的导电材料(例如，金属、多晶硅、钨等)。
在一些实施方式中，每个PL触点段648在垂直方向上可以具有相同的高度，其可以等于WL触点544在垂直方向上的高度。相邻的PL触点段648之间的距离可以与WL触点544和其相邻的PL触点段648之间的距离相同或不同。在一些实施方式中，相邻PL触点段648之间的距离可以基于实际冲击电离效率的设计要求来确定。PL触点的有效长度可以由PL触点段648的数量来定义。需要指出的是，尽管在图6A和图6B中显示有五个PL触点段648，但可以有任何合适数量的PL触点段648(例如，2、3、4、6、7、8、9等)。
在一些实施方式中，如图6A和图6B中所示的多栅极SGT装置600A/600B的多个PL触点段648可以分别连接到数量i个板线646(例如，PL 646包括PL1、PL2、...、PLi)。在一些实施方式中，多个PL 646可以共享共同的电压配置，以通过多个PL触点段648读取、编程或擦除半导体主体510上的电荷。在一些实施方式中，多个PL触点段648可以控制半导体主体510中的电荷传导。例如，多个PL触点段648可以控制WL 542和PL 646之间的电荷传导。在其他一些实施方式中，多个PL 646可以分别独立地连接到数量i个独立的电源，以调节半导体主体510的沟道表面电位分布，以使到达WL触点544的底部空间电荷区域的电子的漂移速度最大化，并提高冲击电离率。在一些实施方式中，多个PL 646中的每一个可以通过相应的PL触点段648提供独立的电压来寻址半导体主体510。
在一些实施方式中，多个PL触点段648可以被配置为提高半导体主体510的编程(写入)速率。例如，对于冲击电离编程，多个PL触点段648可以增加从WL 542到PL 646的电荷流动，从而增加编程(写入)速率。在一些实施方式中，多个PL触点段648可以增加半导体主体510中的电荷流动。在一些实施方式中，多个PL触点段648可以减少多栅极DFM装置600A/600B中的编程(写入)时间。在一些实施方式中，多个PL触点段648可以增加多栅极DFM装置600A/600B中的编程(写入)速率。在一些实施方式中，多个PL触点段648可以减少多栅极DFM装置600A/600B中的读取时间。在一些实施方式中，多个PL触点段648可以增加多栅极DFM装置600A/600B中的读取速率。在一些实施方式中，多个PL触点段648可以减少多栅极DFM装置600A/600B中的擦除时间。在一些实施方式中，多个PL触点段648可以增加多栅极DFM装置400中的擦除速率。
注意到，在平面晶体管和一些横向多栅极晶体管(例如FinFET)中，有源区域(例如半导体主体(例如鳍状物))横向延伸(在x-y平面内)，并且源极和漏极设置在同一横向平面(x-y平面)中的不同位置处。相反，在所公开的3D DFM单元(例如，双栅极DFM装置500A/500B、多栅极DFM装置600A/600B)中，根据一些实施方式，半导体主体510垂直延伸(在z方向上)，并且源极和漏极(例如，BL触点522和SL触点532)设置在不同的横向平面中。在一些实施方式中，源极和漏极在垂直方向(z方向)上分别形成在半导体主体510的两端处，从而在平面图中重叠。因此，与平面晶体管和横向多栅极晶体管相比，可以减少3D DFM单元所占用的面积(在x-y平面中)。另外，由于互连可以被布线在不同的横向平面中，所以与垂直布置的SGT耦合的金属布线也可以被简化。例如，BL 520和SL 530可以耦合到半导体主体510的相对两侧上的源极或漏极，并且WL 542和多个PL 646可以在垂直方向上的不同横向平面中分别耦合到相应的WL触点544或PL触点段648。
图7示出了根据本公开的一些实施例的由无电容器的双栅极或多栅极DFM存储单元形成的DFM存储阵列700的俯视图。双栅极或多栅极DFM存储单元的示例可以参考上面结合图5A-5B和图6A-6B描述的双栅极DFM存储装置500A/500B或多栅极DFM存储装置600A/600B。DFM存储阵列700可以包括额外的DFM存储单元，为了简单起见，没有示出。
多个位线(BL)720和字线(WL)742相交以形成DFM存储阵列700。如图7所示，WL 742可以在第一横向方向(例如，x方向)上延伸，并被标示为WL0、WL1和WL2等。同样，BL 720可以在第二横向方向(例如，y方向)上延伸，并被标示为BL0、BL1和BL2等。每个DFM存储单元740形成于WL 742和BL 720的相交处。例如，DFM存储单元740可以形成在WL0和BL0的相交处，并且也可以形成在WL2和BL0的相交处。需要指出的是，SL触点732、半导体主体710和电介质间隔体712可以参考上面结合图5A-5B和图6A-6B描述的SL触点532、半导体主体510和电介质间隔体512/612。
参考图8A，示出了根据本公开的一些方面的包括外围电路的示例性存储装置800的示意性电路图。如上所述，外围电路可以耦合到至少两个存储单元阵列(例如，3D NAND存储单元阵列和3D DFM存储单元阵列)，并且可以包括用于通过向至少两个存储单元阵列的每个目标存储单元施加电压信号和/或电流信号并从所述每个目标存储单元感测电压信号和/或电流信号来促进至少两个存储单元阵列的操作的任何合适电路。外围电路可以包括使用CMOS技术形成的各种类型的外围电路。例如，图8A示出了包括第一存储单元阵列801和第二存储单元阵列803的存储装置800，以及包括电压发生器810、控制逻辑单元812、寄存器814、接口(I/F)816、数据总线818、第一页缓冲器804和第二页缓冲器824、第一BL驱动器806和第二BL驱动器826(也被称为列解码器)、第一WL驱动器808和第二WL驱动器828(也被称为行解码器)的各种示例性外围电路。可以理解的是，在一些示例中，也可以包括额外的外围电路。
第一页缓冲器804和第二页缓冲器824可以被配置为根据控制逻辑单元812的控制信号分别缓冲从第一存储单元阵列801和第二存储单元阵列803读取或被编程到第一存储单元阵列801和第二存储单元阵列803的数据。在一个示例中，第一页缓冲器804和/或第二页缓冲器824可以存储要被编程到第一存储单元阵列801和/或第二存储单元阵列803的一页中的一页编程数据(写入数据)。在另一个示例中，第一页缓冲器804和/或第二页缓冲器824还执行编程验证操作，以确保数据已被正确编程到第一存储单元阵列801和/或第二存储单元阵列803的与选定的字线耦合的NAND和/或DFM存储单元中。
第一WL驱动器808和第二WL驱动器828可以被配置成由控制逻辑单元812控制并选择第一存储单元阵列801和/或第二存储单元阵列803的块以及选定块的字线。第一WL驱动器808和第二WL驱动器828可以被进一步配置为分别驱动第一存储单元阵列801和/或第二存储单元阵列803。例如，第一WL驱动器808和第二WL驱动器828可以使用从电压发生器810产生的字线电压来驱动耦合到选定字线的第一存储单元阵列801和/或第二存储单元阵列803的NAND存储单元和/或DFM单元。
第一BL驱动器806和第二BL驱动器826可以被配置为由控制逻辑单元812控制，并且通过施加从电压发生器810产生的位线电压来选择第一存储单元阵列801和/或第二存储单元阵列803的一个或多个3D NAND存储串和/或一个或多个3D DFM单元。例如，第一BL驱动器806和第二BL驱动器826可以施加列信号，用于从页缓冲器804中选择要在读取操作中输出的一组N位数据。
控制逻辑单元812可以耦合到多个外围电路中的每一个并被配置为控制多个外围电路的操作。寄存器814可以耦合到控制逻辑单元812，并且包括用于存储用于控制每个外围电路的操作的状态信息、命令操作代码(OP代码)和命令地址的状态寄存器、命令寄存器和地址寄存器。
接口816可以耦合到控制逻辑单元812并被配置为将第一存储单元阵列801和第二存储单元阵列803与一个或多个存储器控制器(未示出)连接。在一些实施方式中，接口816充当控制缓冲器，以将从一个或多个存储器控制器和/或主机(未示出)接收的控制命令缓冲和中继到控制逻辑单元812以及将从控制逻辑单元812接收的状态信息缓冲和中继到存储器控制器和/或主机。接口816还可以通过数据总线818耦合到第一和第二页缓冲器804、824以及第一和第二BL驱动器806、826，并充当I/O接口和数据缓冲器来将从一个或多个存储器控制器和/或主机接收的编程数据缓冲和中继到第一和第二页缓冲器804、824，以及将来自第一和第二页缓冲器804、824的读取数据缓冲和中继到一个或多个存储器控制器和/或主机。在一些实施方式中，接口816和数据总线818是外围电路的I/O电路的部分。
电压发生器810可以被配置为由控制逻辑单元812控制，并且产生要供应给第一存储单元阵列801和第二存储单元阵列803的字线电压(例如，读取电压、编程电压、通过电压、局部电压和验证电压)和位线电压。在一些实施方式中，电压发生器810是电压源的一部分，其在不同的外围电路的各个层级处提供电压，如下文所详述。与本公开的范围一致，在一些实施方式中，由电压发生器810提供给例如第一WL驱动器808和第二WL驱动器828、第一BL驱动器806和第二BL驱动器826、第一页缓冲器804和第二页缓冲器824的电压高于足以执行存储器操作的一些电平。例如，提供给第一页缓冲器804和第二页缓冲器824中的页缓冲器电路和/或控制逻辑单元812中的逻辑电路的电压可以在1.3V和5V之间，例如3.3V，并且提供给第一WL驱动器808和第二WL驱动器828、第一BL驱动器806和第二BL驱动器826中的驱动电路的电压可以在5V和30V之间。
与逻辑装置(例如微处理器)不同，诸如3D NAND闪存和/或3D DFM存储器的存储装置需要向不同的存储器外围电路供应宽范围的电压。例如，图8B示出了根据本公开的一些方面的被提供有各种电压的外围电路的框图。在一些实施方式中，存储装置(例如，存储装置100A-100G)包括低低电压(LLV)源851、低电压(LV)源853和高电压(HV)源855，其中每者被配置为提供相应电平的电压(Vdd1、Vdd2或Vdd3)。例如，Vdd3>Vdd2>Vdd1。每个电压源851、853或855可以从外部电源(例如，电池)接收适当电平的电压输入。每个电压源851、853或855还可以包括电压转换器和/或电压调节器，以将外部电压输入转换为相应的电平(Vdd1、Vdd2或Vdd3)，并通过相应的电源轨来维持和输出相应电平(Vdd1、Vdd2或Vdd3)的电压。在一些实施方式中，存储装置800的电压发生器810是电压源851、853和855的一部分。
在一些实施方式中，LLV源851被配置为提供低于1.3V的电压，例如在0.9V和1.2V之间(例如，0.9V、0.95V、1V、1.05V、1.1V、1.15V、1.2V、由这些值中的任何一个为下端所界定的任何范围，或由这些值中的任何两个限定的任何范围)。在一个示例中，电压是1.2V。在一些实施方式中，LV源853被配置为提供1.3V和3.3V之间的电压(例如，1.3V、1.4V、1.5V、1.6V、1.7V、1.8V、1.9V、2V、2.1V、2.2V、2.3V、2.4V、2.5V、2.6V、2.7V、2.8V、2.9V、3V、3.1V、3.2V、3.3V、由这些值中的任何一个为下端所界定的任何范围，或者由这些值中的任何两个限定的任何范围)。在一个示例中，电压是3.3V。在一些实施方式中，HV源855被配置为提供大于3.3V的电压，例如在5V和30V之间(例如，5V、6V、7V、8V、9V、10V、11V、12V、13V、14V、15V、16V、17V、18V、19V、20V、21V、22V、23V、24V、25V、26V、27V、28V、29V、30V，由这些值中的任何一个为下端所界定的任何范围，或者由这些数值中的任何两个限定的任何范围)。可以理解的是，上文关于HV源855、LV源853和LLV源851所述的电压范围是用于例示性目的且非限制性的，并且可以由HV源855、LV源853和LLV源851提供任何其他合适的电压范围。
基于其合适的电压电平(Vdd1、Vdd2或Vdd3)，存储器外围电路可以被分类为LLV电路862、LV电路864和HV电路866，它们可以分别耦合到LLV源851、LV源853和HV源855。在一些实施方式中，HV电路866包括一个或多个驱动电路，它们通过字线、位线、SSG线、DSG线、源极线等耦合到第一和/或第二存储单元阵列(例如，3D NAND存储单元阵列、3D DFM存储单元阵列)，并被配置为在执行存储器操作(例如，读取、编程或擦除)时，通过向字线、位线、SSG线、DSG线、源极线等施加合适电平的电压来驱动第一和/或第二存储单元阵列。在一个示例中，HV电路866可以包括字线驱动电路(例如，在第一和第二WL驱动器808、828中)，其耦合到字线并在编程操作期间向字线施加处于例如5V和30V范围内的编程电压(Vprog)或通过电压(Vpass)。在另一个示例中，HV电路866可以包括位线驱动电路(例如，在第一和第二BL驱动器806、826中)，其耦合到位线并在擦除操作期间向位线施加处于例如5V和30V范围内的擦除电压(Veras)。在一些实施方式中，LV电路864包括页缓冲器电路(例如，在第一和第二页缓冲器804、824的锁存器中)，并被配置为缓冲从第一和/或第二存储单元阵列读取或编程到第一和/或第二存储单元阵列的数据。例如，第一和第二页缓冲器804、824可以由LV源853提供例如3.3V的电压。LV电路864也可以包括逻辑电路(例如，在控制逻辑单元812中)。在一些实施方式中，LLV电路862包括I/O电路(例如，在接口816和/或数据总线818中)，其被配置为将第一和第二页缓冲器804、824与一个或多个存储器控制器接口连接。例如，I/O电路可以由LLV源851提供例如1.2V的电压。
如上所述，为了减少存储器外围电路所占用的总面积，第一和/或第二存储单元阵列的外围电路可以基于不同的性能要求(例如施加的电压)而导电形成在不同的平面中。例如，图8C示出了根据本公开的一些方面的被提供有各种电压的布置在单独的半导体结构中的外围电路的示意图。在一些实施方式中，由于LLV电路862和HV电路866在电压方面的显著差异和由此产生的装置尺寸差异，例如不同的半导体层(例如，衬底或减薄衬底)厚度和不同的栅极电介质厚度，LLV电路862和HV电路866被分开，例如，分别在半导体结构870和880中。在一个示例中，在半导体结构870中形成HV电路866的半导体层(例如，衬底或减薄衬底)的厚度可以大于在半导体结构880中形成LLV电路862的半导体层(例如，衬底或减薄衬底)的厚度。在另一个示例中，形成HV电路866的晶体管的栅极电介质的厚度可以大于形成LLV电路862的晶体管的栅极电介质的厚度。可以理解的是，在不同平面中的堆叠的LLV电路862和HV电路866可以形成在由键合界面分开(例如，在图1A、图1C、图1D和图1H中)、或由其他(多个)半导体结构分开(例如，在图1B、图1E和图1G中)的两个半导体结构880或870中，或形成在半导体层的相对两侧上(例如，在图1E中)。
LV电路864可以形成在半导体结构870或880中，或在另一个半导体中，即在与LLV电路862或HV电路866相同的平面中，或在与LLV电路862和HV电路866不同的平面中。如图8C所示，在一些实施方式中，一些LV电路864形成在半导体结构880中，即，在与LLV电路862相同的平面中，而一些LV电路864形成在半导体结构870中，即，性与HV电路866相同的平面中。也就是说，LV电路864也可以被分开到不同的平面中。例如，当相同的电压被施加到不同半导体结构870和880中的LV电路864时，在半导体结构880中的形成LV电路864的晶体管的栅极电介质的厚度可以与在半导体结构870中的形成LV电路864的晶体管的栅极电介质的厚度相同。在一些实施方式中，对半导体结构880中的LV电路864和半导体结构870中的LV电路864两者施加相同的电压，使得施加到半导体结构870中的HV电路866的电压高于施加到半导体结构870或880中的LV电路864的电压，而后者又高于施加到半导体结构880中的LLV电路862的电压。此外，由于施加到LV电路864的电压介于施加到HV电路866和LLV电路862的电压之间，根据一些实施方式，形成LV电路864的晶体管的栅极电介质的厚度介于形成HV电路866的晶体管的栅极电介质的厚度和形成LLV电路862的晶体管的栅极电介质的厚度之间。例如，形成LV电路864的晶体管的栅极电介质的厚度可以大于形成LLV电路862的晶体管的栅极电介质厚度，但是小于形成HV电路866的晶体管的栅极电介质的厚度。
基于不同的性能要求(例如，与不同的施加电压相关联)，外围电路可以被分开到不同平面中的至少两个堆叠的半导体结构870和880中。在一些实施方式中，接口816和/或数据总线818中的I/O电路(作为LV电路862)和控制逻辑单元812中的逻辑电路(作为LV电路的部分)设置在半导体结构880中，而第一和第二页缓冲器804、824中的页缓冲器电路以及第一和第二WL驱动器808、828以及第一和第二BL驱动器806、826中的驱动电路设置在半导体结构870中。
与本公开的范围一致，每个外围电路可以包括多个晶体管作为其基本构建单元。晶体管可以是2D(2D晶体管，又称平面晶体管)或3D(3D晶体管)中的金属-氧化物半导体场效应晶体管(MOSFET)。例如，图9A和图9B分别示出了根据本公开的一些方面的平面晶体管910的透视图和侧视图，并且图9C和图9D分别示出了根据本公开的一些方面的3D晶体管920的透视图和侧视图。图9B示出了图9A中的平面晶体管910的截面在BB平面内的侧视图，并且图9D示出了图9C中的3D晶体管920的截面在BB平面内的侧视图。
如图9A和图9B所示，平面晶体管910可以是衬底912上的MOSFET，衬底912可以包括硅(例如，单晶硅、c-Si或多晶硅)、SiGe、GaA、Ge、SOI或任何其它合适的材料。沟槽隔离913，例如浅沟槽隔离(STI)，可以形成在衬底912中以及相邻的平面晶体管910之间，以减少电流泄漏。沟槽隔离层913可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高介电常数(高k)电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，高k电介质材料包括任何具有高于氮化硅的介电常数(k>7)的介电常数或k值的电介质。在一些实施方式中，沟槽隔离913包括氧化硅。
如图9A和9B所示，平面晶体管910还可以包括衬底912上的栅极结构918。在一些实施方式中，栅极结构918在衬底912的顶表面上。如图9B所示，栅极结构918可以包括在衬底912上的栅极电介质917，即，在衬底912的顶表面上方并与之接触。栅极结构918还可以包括栅极电介质917上的栅电极919，即，在栅极电介质917上方并与之接触。栅极电介质917可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质917包括氧化硅，即，栅极氧化物。栅电极919可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)，或硅化物。在一些实施方式中，栅电极919包括掺杂的多晶硅，即，栅极多晶硅。
如图9A所示，平面晶体管910还可以包括衬底912中的一对源极和漏极916。源极和漏极916可以掺杂有任何合适的P型掺杂剂，例如硼(B)或镓(Ga)，或掺杂有任何合适的N型掺杂剂，例如磷(P)或砷(As)。在平面图中，源极和漏极916可以由栅极结构918分开。换句话说，根据一些实施方式，栅极结构918在平面图中形成于源极和漏极916之间。当施加到栅极结构918的栅电极919的栅极电压高于平面晶体管910的阈值电压时，在衬底912中的平面晶体管910的沟道可以在栅极结构918之下横向形成于源极和漏极916之间。如图9A和图9B中所示，栅极结构918可以在衬底912的其中可以形成沟道(有源区域)部分的顶表面上方并与之接触。也就是说，根据一些实施方式，栅极结构918只与有源区域的一侧接触，即在衬底912的顶表面的平面内。可以理解的是，尽管在图9A和9B中没有显示，但平面晶体管910可以包括额外的部件，例如阱和间隔体。
如图9C和9D所示，3D晶体管920可以是衬底922上的MOSFET，衬底922可以包括硅(例如，单晶硅、c-Si或多晶硅)、SiGe、GaAs、Ge、绝缘体上硅SOI或任何其它合适的材料。在一些实施方式中，衬底922包括单晶硅或多晶硅。沟槽隔离923(例如STI)可以形成在衬底922并且在相邻的3D晶体管920之间，以减少电流泄漏。沟槽隔离层923可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质(例如，氧化铝、氧化铪、氧化锆等)。在一些实施方式中，沟槽隔离923包括氧化硅。
如图9C和图9D中所示，与平面晶体管910不同，3D晶体管920还可以包括在衬底922上方的3D半导体主体924。即，在一些实施方式中，3D半导体主体924至少部分地延在衬底922的顶表面上方延伸，以不仅暴露3D半导体主体924的顶表面，而且暴露其两个侧表面。如图9C和图9D中所示，例如，3D半导体主体924可以是3D结构，其也被称为“鳍状物”，以暴露其三个侧面。根据一些实施方式，3D半导体主体924是由衬底922形成的，并且因此具有与衬底922相同的半导体材料。在一些实施方式中，3D半导体主体924包括单晶硅或多晶硅。由于沟道可以形成在3D半导体主体924中，而不是在衬底922中，3D半导体主体924可以被视为3D晶体管920的有源区域。
如图9C和图9D中所示，3D晶体管920还可以包括衬底922上的栅极结构928。与其中栅极结构918仅与有源区域的一侧接触(即，在衬底912的顶表面的平面内)的平面晶体管910不同，3D晶体管920的栅极结构928可以与有源区域的多个侧面接触，即在3D半导体主体924的顶表面和侧表面的多个平面内。换句话说，3D晶体管920的有源区域(即，3D半导体主体924)可以至少部分地被栅极结构928包围。
栅极结构928可以包括位于3D半导体主体924之上的栅极电介质927，例如，与3D半导体主体924的顶表面和两个侧表面接触。栅极结构928还可以包括在栅极电介质927之上并与之接触的栅电极929。栅极电介质927可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质。在一些实施方式中，栅极电介质927包括氧化硅，即，栅极氧化物。栅电极929可以包括任何合适的导电材料，例如多晶硅、金属(例如W、Cu、Al等)、金属化合物(例如TiN、TaN等)，或硅化物。在一些实施方式中，栅电极929包括掺杂的多晶硅，即，栅极多晶硅。
如图9C所示，3D晶体管920还可以包括3D半导体主体924中的一对源极和漏极926。源极和漏极926可以掺杂有任何合适的P型掺杂剂，例如B或Ga，或掺杂有任何合适的N型掺杂剂，例如P或As。在平面图中，源极和漏极926可以由栅极结构928分开。换句话说，根据一些实施方式，在平面图中栅极结构928形成在源极和漏极926之间。因此，当施加到栅极结构928的栅电极929的栅极电压高于3D晶体管920的阈值电压时，3D半导体主体924中的3D晶体管920的多个沟道可以横向形成在源极和漏极之间、被栅极结构928包围。与在衬底912的顶表面上只能形成单一沟道的平面晶体管910不同，在3D晶体管920中，在3D半导体主体924的顶表面和侧表面上可以形成多个沟道。在一些实施方式中，3D晶体管920包括多栅极晶体管。可以理解的是，尽管在图9C和图9D中没有显示，但3D晶体管920包括额外的部件，例如阱、间隔体和源极和漏极926处的应力器(又称应变元件)。
进一步理解的是，图9C和图9D示出了可以用于存储器外围电路中的3D晶体管的一个示例，并且任何其他合适的3D多栅极晶体管也可以用于存储器外围电路中，例如，其他合适的3D多栅极晶体管包括栅极全环绕(GAA)、硅不在任何物体上(SON)晶体管、多独立栅极FET(MIGET)、三栅极FET、П-栅极FET和Ω-FET、四栅极FET、圆柱形FET、或多桥/堆叠纳米线FET。
不管是平面晶体管910还是3D晶体管920，存储器外围电路的每个晶体管可以包括具有厚度T(栅极电介质厚度，例如，如图9B和图9D中所示)的栅极电介质(例如，栅极电介质917和927)。晶体管的栅极电介质厚度T可以被设计为适应施加到晶体管的电压。例如，参考图8B和图8C，HV电路866(例如，驱动电路806、808、826、828)中的晶体管的栅极电介质厚度可以大于LV电路864(例如，页缓冲器电路804、824或控制逻辑单元812中的逻辑电路)中的晶体管的栅极电介质厚度，而后者又可以大于LLV电路862(例如，接口816和数据总线818中的I/O电路)中的晶体管的栅极电介质厚度。在一些实施方式中，HV电路866中的晶体管的栅极电介质厚度与LLV电路862中的晶体管的电介质厚度之间的差异至少为5倍，例如在5倍和50倍之间。例如，HV电路866中的晶体管的栅极电介质厚度可以比LLV电路862中的晶体管的栅极电介质厚度大至少5倍。
在一些实施方式中，LLV电路862中的晶体管的电介质厚度在2nm和4nm之间(例如，2nm、2.1nm、2.2nm、2.3nm、2.4nm、2.5nm、2.6nm、2.7nm、2.8nm、2.9nm、3nm、3.1nm、3.2nm、3.3nm、3.4nm、3.5nm、3.6nm、3.7nm、3.8nm、3.9nm、4nm、由这些值中的任何一个为下端所界定的任何范围，或者由这些值中的任何两个限定的任何范围)。可以理解的是，该厚度可以与施加于LLV电路862的LLV电压范围相称，如上面详细描述的那样，例如低于1.3V(例如1.2V)。在一些实施方式中，LV电路864中的晶体管的电介质厚度在4nm和10nm之间(例如，4nm、4.5nm、5nm、5.5nm、6nm、6.5nm、7nm、7.5nm、8nm、8.5nm、9nm、9.5nm、10nm，由这些值中的任何一个为下端所界定的任何范围，或由这些值中的任何两个限定的任何范围)。可以理解的是，该厚度可以与施加于LV电路864的LV电压范围相称，如上面详细描述的那样，例如在1.3V和3.3V之间(例如，3.3V)。在一些实施方式中，HV电路866中的晶体管的电介质厚度在20nm和100nm之间(例如，20nm、21nm、22nm、23nm、24nm、25nm、26nm、27nm、28nm、29nm、30nm、31nm、32nm、33nm、34nm、35nm、36nm、37nm、38nm、39nm、40nm、45nm、50nm、55nm、60nm、65nm、70nm、75nm、80nm、85nm、90nm、95nm、100nm，由这些值中的任何一个为下端所界定的任何范围，或由这些值中的任何两个限定的任何范围)。可以理解的是，该厚度可以与施加于HV电路866的HV电压范围相称，如上文详细描述的那样，例如大于3.3V(例如，在5V和30V之间)。
图10示出了根据本公开的一些方面的具有四个堆叠的半导体结构的示例性3D存储装置1000的横截面侧视图的示意图。3D存储装置1000可以是图1A中的3D存储装置100A的示例。根据一些实施方式，3D存储装置1000是包括第一半导体结构102、第二半导体结构104、第三半导体结构106和第四半导体结构108的键合芯片，第一半导体结构102、第二半导体结构104、第三半导体结构106和第四半导体结构108在垂直方向(例如，图10中的z方向)上在不同平面中彼此堆叠。
如图10所示，包括第二存储阵列的第二半导体结构104垂直地键合在包括第一存储单元阵列的第一半导体结构102和包括第一外围电路的第三半导体结构106之间，并且包括第一外围电路的第三半导体结构106垂直地键合在包括第二存储单元阵列的第二半导体结构104和包括第二外围电路的第四半导体结构108之间。换句话说，如图10A所示，根据一些实施方式，包括第一和第二存储单元阵列的第一和第二半导体结构102和104被键合在一起并设置在3D存储装置1000的一侧上，并且包括第一和第二外围电路的第三和第四半导体结构106和108被键合在一起并设置在3D存储装置1000的另一侧上。
上述第一、第二、第三和第四半导体结构102、104、106和108的布置，其中第一半导体结构102位于3D存储装置1000的一侧上，可以通过使用形成第一存储单元阵列的第一半导体结构102的衬底作为基础衬底来简化制造工艺，以提供对施加于第二、第三和/或第四半导体结构104、106、108的诸如减薄、键合、触点形成等工艺的支撑，而不需要引入另一个处理衬底(载体晶圆)。此外，存储单元阵列与第二、第三和第四半导体结构104、106、108中的每一个中的外围电路之间的电连接可以在不穿透形成第一存储单元阵列的第一半导体结构102的衬底的情况下形成，从而减少布线长度和复杂性。
此外，在一些实施方式中，第一存储单元阵列是3D NAND闪存单元阵列。通过将具有3DNAND闪存单元阵列的第一半导体结构102布置在3D存储装置1000的一侧上，其上形成3D NAND闪存单元阵列的第一半导体结构102的衬底(例如，具有单晶硅或多晶硅的硅衬底)能够相对容易地被替换为具有不同材料的半导体层(例如。多晶硅层)，这适用于“电荷捕获”类型的NAND存储串或“浮栅”类型的NAND存储串的某些沟道结构(例如，底部开放沟道结构312C)。
此外，如图10所示，3D存储装置1000还可以包括用于焊盘引出目的的焊盘引出互连层1098，即，使用其上可以焊接键合引线的接触焊盘与外部装置互连。在图10所示的一个示例中，在3D存储装置1000的一侧上的包括第二外围电路的第四半导体结构108可以包括焊盘引出互连层1098，使得3D存储装置1000可以从外围电路侧焊盘引出，以减少接触焊盘和外围电路之间的互连距离，从而减少来自互连的寄生电容并改善3D存储装置1000的电性能。在图中未示出的另一个示例中，在3D存储装置1000另一侧上的包括第一存储单元阵列的第一半导体结构102可以包括焊盘引出互连层1098，使得3D存储装置可以从存储单元阵列侧焊盘引出。在图中未示出的又一个示例中，在3D存储装置1000的一侧上包括的第二外围电路的第四半导体结构108可以包括第一焊盘引出互连层1098，并且在3D存储装置1000的另一侧上的包括第一存储单元阵列的第一半导体结构102可以包括第二焊盘引出互连层1098，使得3D存储装置可以从外围电路和存储单元阵列侧焊盘引出。
如图10所示，第一半导体结构102可以包括具有半导体材料的半导体层1002。在一些实施方式中，半导体层1002是具有单晶硅或多晶硅的硅衬底。第一半导体结构102可以包括第一存储单元阵列，例如半导体层1002上的NAND存储串208的阵列。NAND存储串208的源极可以与半导体层1002接触。在一些实施方式中，NAND存储串208垂直地设置在键合界面103和半导体层1002之间。根据一些实施方式，每个NAND存储串208垂直地延伸穿过多个对，每对包括导电层和电介质层。堆叠且交错的导电层和电介质层在本文也被称为堆叠结构，例如，存储堆叠体1027。存储堆叠体1027可以是图3A-3C中的存储堆叠体304的示例，并且存储堆叠体1027中的导电层和电介质层可以分别是存储堆叠体304中的栅极导电层306和电介质层308的示例。根据一些实施方式，存储堆叠体1027中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层包围的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，结束于存储堆叠体1027的一个或多个阶梯结构。可以理解的是，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层1002中。
在一些实施方式中，每个NAND存储串208是“电荷捕获”类型的NAND存储串，包括本文公开的任何合适的沟道结构，例如上文关于图3A-3C所详细描述的底部插塞沟道结构312A、侧壁插塞沟道结构312B、或底部开放沟道结构312C。可以理解的是，NAND存储串208不限于“电荷捕获”类型的NAND存储串，并且在其他示例中可以是“浮栅”类型的NAND存储串。
如图10所示，第一半导体结构102还可以包括在NAND存储串208上方并与之接触的互连层1028，以将电信号传输到NAND存储串208以及从NAND存储串208传输电信号。互连层1028可以包括多个互连，(本文中也被称为“衬底”)，包括横向线和过孔。如本文所用，术语“互连“可以广泛地包括任何合适的互连类型，例如中段制程(MEOL)互连和后段制程(BEOL)互连。在一些实施方式中，互连层1028中的互连还包括局部互连，例如位线触点和字线触点。互连层1028还可以包括一个或多个层间电介质(ILD)层(也称为“金属间电介质(IMD)层”)，其中可以形成横向线和过孔。互连层1028中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物，或其任何组合。互连层1028中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质，或其任何组合。在一些实施方式中，互连层1028中的互连包括W，其在导电金属材料中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
第二半导体结构104可以在键合界面103处以背对面的方式键合在第一半导体结构102的顶部。第二半导体结构104可以包括具有半导体材料的半导体层1004。在一些实施方式中，半导体层1004是从硅衬底或SOI衬底转移的单晶硅或多晶硅层，并通过转移键合附接到第一半导体结构102的顶表面。在一些实施方式中，作为转移键合的结果，键合界面103垂直设置在互连层1028和半导体层1004之间，转移键合从另一衬底转移半导体层1004，并将半导体层1004键合到第一半导体结构102上，如下文详细描述。在一些实施方式中，键合界面103是互连层1028和半导体层1004相遇并键合的地方。实际上，键合界面103可以是具有一定厚度的层，其包括第一半导体结构102的互连层1028的顶表面和第二半导体结构104的半导体层1004的底表面。在一些实施方式中，在键合界面103和半导体层1004之间和/或键合界面103和互连层1028之间垂直地形成(多个)电介质层(例如，氧化硅层)，以促进半导体层1004到互连层1028上的转移键合。因此，可以理解，在一些示例中，键合界面103可以包括(多个)电介质层的表面。
如图10所示，第二半导体结构104可以包括第二存储单元阵列，例如半导体层1004上的多栅极DFM单元1044的阵列。在一些实施方式中，每个多栅极DFM单元1044可以参考上文结合图6A和图6B描述的DFM存储单元600A/600B，并且多栅极DFM单元的阵列可以被称为上文结合图7所述的DFM存储阵列700。多栅极DFM单元的源极1044的源极可以与半导体层1004接触。在一些实施方式中，多栅极DFM单元1044垂直设置在键合界面105和半导体层1004之间。根据一些实施方式，每个多栅极DFM单元1044垂直延伸穿过存储堆叠体1047，存储堆叠体1047包括多个对，每对包括导电层和电介质层。根据一些实施方式，交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层包围的栅电极。导电层的栅电极可以作为字线或板线横向延伸，结束于存储堆叠体1047的一个或多个阶梯结构。可以理解的是，在一些示例中，在半导体层1004中也可以形成沟槽隔离和掺杂区域(未显示)。
如图10所示，第二半导体结构104还可以包括在多栅极DFM单元1044上方并与之接触的互连层1048，以将电信号传输到多栅极DFM单元1044并从多栅极DFM单元1044传输电信号。互连层1048可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1048中的互连还包括局部互连，例如位线连接、字线连接、板线连接和/或源极线连接。互连层1048还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层1048中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物，或其任何组合。互连层1048中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图10所示，第二半导体结构104还可以包括垂直延伸穿过半导体层1004的一个或多个贯穿触点1049。在一些实施方式中，贯穿触点1049将互连层1048中的互连耦合到互连层1028中的互连，以便跨键合界面103在第二和第一半导体结构104和102之间进行电连接。贯穿触点1049可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1049包括W。在一些实施方式中，贯穿触点1049包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1004电隔离。取决于半导体层1004的厚度，贯穿触点1049可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或具有微米或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
第三半导体结构106可以在键合界面105处以背对面的方式键合在第二半导体结构104的顶部。第三半导体结构106可以包括具有半导体材料的半导体层1006。在一些实施方式中，半导体层1006是从硅衬底或SOI衬底转移的单晶硅或多晶硅层，并通过转移键合而附接到第二半导体结构104的顶表面。在一些实施方式中，作为转移键合的结果，键合界面105垂直设置在互连层1048和半导体层1006之间，转移键合将半导体层1006从另一衬底转移并将半导体层1006键合到第二半导体结构104上，如下文详细描述。在一些实施方式中，键合界面105是互连层1048和半导体层1006相遇并键合的地方。实际上，键合界面105可以是具有一定厚度的层，其包括第二半导体结构104的互连层1048的顶表面和第三半导体结构106的半导体层1006的底表面。在一些实施方式中，在键合界面105和半导体层1006之间和/或在键合界面105和互连层1048之间垂直地形成(多个)电介质层(例如，氧化硅层)，以促进半导体层1006到互连层1048上的转移键合。因此，可以理解，在一些示例中，键合界面105可以包括(多个)电介质层的表面。
如图10所示，第三半导体结构106还可以包括在半导体层1006上方并与之接触的装置层1067。在一些实施方式中，装置层1067包括第一外围电路1061和第二外围电路1063。第一外围电路1061可以包括HV电路866，例如驱动电路，并且第二外围电路1063可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第一外围电路1061包括与半导体层1006接触的多个HV晶体管，并且第二外围电路1063包括与半导体层1006接触的多个LV晶体管。在一些实施方式中，每个HV晶体管或LV晶体管包括栅极电介质，并且由于施加到HV晶体管的电压高于施加到LV晶体管的电压，HV晶体管(例如在HV电路866中)的栅极电介质的厚度大于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区域(例如，HV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层1006上或中。
在一些实施方式中，第三半导体结构106还包括装置层1067上方的互连层1068，以将电信号传输到外围电路1061和1063，并从外围电路1061和1063中传输电信号。如图10所示，互连层1068可以垂直位于键合界面107和装置层1067(包括外围电路1061和1063的HV晶体管和LV晶体管)之间。互连层1068可以包括多个互连，例如MEOL互连和BEOL互连。互连层1068中的互连可以耦合到装置层1067中的外围电路1061和1063的HV晶体管和LV晶体管。互连层1068还可以包括一个或多个ILD层，其中可以形成横向线和过孔。也就是说，互连层1068可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1067中的装置通过互连层1068中的互连而彼此耦合。例如，外围电路1061可以通过互连层1068耦合到外围电路1063。互连层1068中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物，或其任何组合。互连层1068中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质，或其任何组合。在一些实施方式中，互连层1068中的互连包括W，其在导电金属材料中具有相对高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
如图10所示，第三半导体结构106还可以包括垂直延伸穿过半导体层1006的一个或多个贯穿触点1069。在一些实施方式中，贯穿触点1069将互连层1068中的互连与互连层1048中的互连耦合，以便跨越键合界面105在第三和第二半导体结构106和104之间进行电连接。贯穿触点1069可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1069包括W。在一些实施方式中，贯穿触点1069包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1006电隔离。取决于半导体层1006的厚度，贯穿触点1069可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或具有微米或几十微米级(例如，在1μm和100μm之间)的深度的TSV。
第四半导体结构108可以在键合界面107处以背对面的方式键合在第三半导体结构106的顶部。第四半导体结构108可以包括具有半导体材料的半导体层1008。在一些实施方式中，半导体层1008是从硅衬底或SOI衬底转移的单晶硅或多晶硅层，并通过转移键合附接到第三半导体结构106的顶表面。在一些实施方式中，作为转移键合的结果，键合界面107垂直设置在互连层1068和半导体层1008之间，转移键合将半导体层1008从另一衬底转移，并将半导体层1008键合到第三半导体结构106上，如下文详细描述。在一些实施方式中，键合界面107是互连层1068和半导体层1008相遇并键合的地方。实际上，键合界面107可以是具有一定厚度的层，其包括第三半导体结构106的互连层1068的顶表面和第四半导体结构108的半导体层1008的底表面。在一些实施方式中，在键合界面107和半导体层1008之间和/或在键合界面107和互连层1068之间垂直地形成(多个)电介质层(例如，氧化硅层)，以促进半导体层1008到互连层1068上的转移键合。因此，可以理解，在一些示例中，键合界面107可以包括(多个)电介质层的表面。
第四半导体结构108可以包括在半导体层1008上方并与之接触的装置层1087。在一些实施方式中，装置层1087包括第三外围电路1081和第四外围电路1083。第三外围电路1081可以包括LLV电路862，例如I/O电路，并且第四外围电路1083可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第三外围电路1081包括多个LLV晶体管，并且第四外围电路1083也包括多个LV晶体管。在一些实施方式中，每个LLV和LV晶体管包括栅极电介质，并且由于施加到LLV晶体管的电压低于施加到LV晶体管的电压，LLV晶体管(例如在LLV电路862中)的栅极电介质的厚度小于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如STI)和掺杂区域(例如LLV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层1008上或中。
此外，施加到第三和第四半导体结构106和108中的不同HV晶体管、LV晶体管和LLV晶体管的不同电压可以导致第二和第三半导体结构106和108之间的装置尺寸的差异。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度。在一些实施方式中，由于操作电压相同，第四半导体结构108中的LV晶体管(例如LV电路864中)的栅极电介质的厚度与第三半导体结构106中的LV晶体管(例如LV电路864中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LV晶体管的电压，形成HV晶体管(例如，在HV电路866中)的半导体层1006的厚度大于形成LLV晶体管(例如，在LLV电路862中)的半导体层1008的厚度。
如图10所示，第四半导体结构108还可以包括装置层1087上方的互连层1088，以将电信号传输到外围电路1081和1083，并从外围电路1081和1083传输电信号。如图10所示，装置层1087(包括外围电路1081和1083的HV晶体管和LV晶体管)可以垂直位于键合界面107和互连层1088之间。互连层1088可以包括与装置层1087中的外围电路1081的HV晶体管和外围电路1083的LV晶体管耦合的多个互连。互连层1088还可以包括一个或多个ILD层，其中可以形成互连。也就是说，互连层1088可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1087中的装置通过互连层1088中的互连而彼此耦合。例如，外围电路1081可以通过互连层1088耦合到外围电路1083。互连层1088中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物，或其任何组合。互连层1088中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质，或其任何组合。
在一些实施方式中，互连层1088中的互连包括Cu，其在导电金属材料中具有相对较低的电阻率(更好的电性能)。如下面关于制造工艺描述的，尽管Cu具有相对较低的热预算(与高温工艺不兼容)，但由于互连层1088的制造可以发生在形成第三和第四半导体结构106和108中的装置层1067和1087的高温工艺之后，以及在形成第一和第二半导体结构102和104的高温工艺之后，互连层1088的具有Cu的互连可以成为可行的。在一些实施方式中，互连层1088中的互连包括作为导电金属材料的Cu，但不包括其他导电金属材料，例如W。
如图10所示，第四半导体结构108还可以包括垂直延伸穿过半导体层1008的一个或多个贯穿触点1089。在一些实施方式中，贯穿触点1089将互连层1088中的互连耦合到互连层1068中的互连，以跨越键合界面107在第三和第四半导体结构106和108之间进行电连接。贯穿触点1089可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1089包括Cu。例如，贯穿触点1089可以包括Cu作为导电金属材料，但不包括其他导电金属材料，例如W。在一些实施方式中，贯穿触点1089包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1008电分离。取决于半导体层1008的厚度，贯穿触点1089可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
如图10所示，第四半导体结构108还可以包括在互连层1088上方并与之接触的焊盘引出互连层1098。在一些实施方式中，互连层1088垂直设置在焊盘引出互连层1098和包括外围电路1081和1083的装置层1087之间。焊盘引出互连层1098可以包括一个或多个ILD层中的互连，例如，接触焊盘1099。在一些实施方式中，焊盘引出互连层1098中的互连可以在3D存储装置1000和例如用于焊盘引出目的的外部装置之间传输电信号。
因此，第三和第四半导体结构106和108中的外围电路1061、1063、1081和1083可以通过各种互连结构(包括互连层1088、1068、1048和1028)、以及贯穿触点1089、1069和1049耦合到第一半导体结构102中的NAND存储串208和第二半导体结构104中的多栅极DFM单元1044。此外，3D存储装置1000中的外围电路1081、1083、1061和1063、以及NAND存储串208和多栅极DFM单元1044可以通过焊盘引出互连层1098进一步耦合到外部装置。
可以理解，3D存储装置的焊盘引出不限于从具有外围电路1081和1083的第四半导体结构108，如图10所示，并且可以从具有NAND存储串208的第一半导体结构102。例如，虽然在图中没有显示，但3D存储装置1000可以在第一半导体结构102中包括焊盘引出互连层1098。焊盘引出互连层1098可以与第一半导体结构102的其上形成NAND存储串208的半导体层1002接触。在一些实施方式中，第一半导体结构102还包括一个或多个垂直延伸穿过半导体层1002的贯穿触点(未示出)。在一些实施方式中，穿透半导体层1002的贯穿触点可以与第一半导体结构102中的互连层1028中的互连耦合，以接触焊盘引出互连层1098中的焊盘1099，从而通过半导体层1002形成电连接。在一些其他实施方式中，3D存储装置的焊盘引出可以从3D存储装置的两侧。也就是说，可以在具有外围电路1081和1083的第四半导体结构108中形成第一焊盘引出互连层，并且在具有NAND存储串208的第一半导体结构102中形成第二焊盘引出互连层。还可以理解的是，虽然没有在图10中显示，但可以理解的是，在一些示例中，(多个)键合界面103、105或107可以由混合键合产生，并且因此垂直设置在两个键合层之间，每个键合层分别包括相应半导体结构中的键合触点，如上文详细描述的。
图11示出了根据本公开的一些方面的用于形成图10所示的3D存储装置1000的方法1100的流程图。图12A-12G示出了根据本公开的一些方面的在图11中所示的方法1100的制造工艺的某些阶段处的3D存储装置1000。可以理解的是，方法1100中所示的操作并不是详尽的，并且也可以在任何示出的操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或以不同于图11所示的顺序执行。
参考图11，方法1100开始于操作1102，其中可以形成第一半导体结构，第一半导体结构包括设置在第一半导体层上的NAND存储串的阵列。第一半导体层可以是具有单晶硅或多晶硅的硅衬底。在一些实施方式中，为了形成NAND存储串的阵列，在第一半导体层上形成第一存储堆叠体。
如图12A所示，在硅衬底1202上形成第一堆叠结构，例如包括交错的导电层和电介质层的第一存储堆叠体1227。为了形成第一存储堆叠体1227，在一些实施方式中，在硅衬底1202上形成包括交错的牺牲层(未显示)和电介质层的电介质堆叠体(未显示)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。然后，第一存储堆叠体1227可以通过栅极替换工艺形成，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻，并用导电层填充产生的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。可以理解的是，在一些示例中，第一存储堆叠体1227可以通过交替沉积导电层(例如，掺杂的多晶硅层)和电介质层(例如，氧化硅层)来形成，而无需栅极替换工艺。在一些实施方式中，在第一存储堆叠体1227和硅衬底1202之间形成包括氧化硅的焊盘氧化物层。
如图12A所示，在硅衬底1202上方形成NAND存储串1233，其中每个存储串垂直延伸穿过第一存储堆叠体1227以与硅衬底1202接触。在一些实施方式中，形成NAND存储串1233的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过第一存储堆叠体1227(或电介质堆叠体)并进入硅衬底1202的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺利用诸如存储器膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充该沟道孔。可以理解的是，制造NAND存储串1233的细节可以根据NAND存储串1233的沟道结构的类型(例如，图3A-3C中的底部插塞沟道结构312A、侧壁插塞沟道结构312B、或底部开放沟道结构312C)而有所不同，因此，为了便于描述，没有详细示出。
在一些实施方式中，在第一半导体层上的NAND存储串的阵列上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图12A所示，在第一存储堆叠体1227和NAND存储串1233上方形成互连层1228。互连层1228可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储串1233和/或硅衬底1202进行电连接。在一些实施方式中，互连层1228包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1228中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀、或其任何组合。形成互连的制造工艺也可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图12A中示出的ILD层和互连可以统称为互连层1228。
方法1100进行到操作1104，如图11所示，其中在NAND存储串的阵列上方形成第二半导体层。第二半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第二半导体层，第二衬底和第一半导体结构102以面对面的方式键合，并且第二衬底被减薄以留下第二半导体层。键合可以包括转移键合。第二衬底可以是具有单晶硅或多晶硅的硅衬底。
如图12B所示，半导体层1204，例如单晶硅层或多晶硅层，形成在互连层1228和NAND存储串1233上方。半导体层1204可以附接在互连层1228上面，以在半导体层1204和互连层1228之间垂直地形成键合界面1203。在一些实施方式中，为了形成半导体层1204，使用转移键合将第二硅衬底(图12B中未显示)和第一半导体结构102以面对面的方式键合(使形成在半导体层1002上的部件(例如NAND存储串1233)朝向第二硅衬底)，从而形成键合界面1203。然后可以使用任何合适的工艺对第二硅衬底进行减薄，使半导体层1204附接在互连层1228上方。在整个本公开中使用如上所述的相同的“面对面”方式来描述其他图。
图31A-31D示出了根据本公开的一些方面的转移键合的制造工艺。如图31A所示，可以在基础衬底3102上形成功能层3104。功能层3104可以包括装置层、互连层和/或本文公开的任何合适的层。提供转移衬底3106，例如具有单晶硅或多晶硅的硅衬底。在一些实施方式中，转移衬底3106是单晶硅衬底或多晶硅衬底。如图31B所示，转移衬底3106和基础衬底3102(以及在其上形成的功能层3104)可以使用任何合适的衬底/晶圆键合工艺以面对面的方式键合，所述键合工艺包括例如阳极键合和熔融(直接)键合，从而在转移衬底3106和基础衬底3102之间形成键合界面3110。在一个示例中，可以在硅和硅、硅和氧化硅、或氧化硅和氧化硅的层之间用压力和热量进行熔融键合。在另一个示例中，可以在氧化硅(在离子玻璃中)和硅的层之间用电压、压力和热量进行阳极键合。可以理解的是，取决于键合工艺，电介质层(例如，氧化硅层)可以在键合界面3110的一侧或两侧上形成。例如，氧化硅层可以形成在转移衬底3106和功能层3104的顶表面上，以允许使用熔融键合的SiO2-SiO2键合。或者氧化硅层可以只在功能层3104上形成，以允许使用阳极键合或熔融键合的SiO2-Si键合。在其中在转移衬底3106上形成氧化硅层的一些实施方式中(例如，在图31B中所示)，转移衬底3106可以被上下翻转，使得转移衬底3106上的氧化硅层在键合之前面向下朝向基础衬底3102。
如图31C所示，可以在转移衬底3106中例如使用离子注入形成切割层3112。在一些实施方式中，例如通过控制离子注入工艺的能量而将诸如氢离子的轻元素注入到转移衬底3106中的所需深度，以形成切割层3112。如图31D所示，转移衬底3106可以被减薄，以在切割层3112和键合界面3110之间垂直地只留下半导体层3114。在一些实施方式中，通过对转移衬底3106施加机械力，即从半导体层3114剥离转移衬底3106的剩余部分，在切割层3112处分割转移衬底3106。可以理解的是，可以通过任何合适的手段在切割层3112处分割转移衬底3106，而不仅仅限于机械力，例如可以采用热力手段、声学手段、光学手段等或其任何组合。因此，半导体层3114可以从转移衬底3106转移，并使用转移键合工艺键合到基础衬底3102(和功能层3104)上。在一些实施方式中，对半导体层3114执行平面化工艺，例如化学机械抛光(CMP)，以抛光和平滑半导体层3114的顶表面，并调整半导体层3114的厚度。因此，半导体层3114可以具有与转移衬底3106相同的材料，例如单晶硅或多晶硅。半导体层3114的厚度可以例如通过调整注入能量和/或通过平面化工艺而由切割层3112的深度决定。此外，转移衬底3106的剩余部分可以以同样的方式重新使用，以形成键合到其他基础衬底上的半导体层，从而降低转移键合工艺的材料成本。
图32A-32D示出了根据本公开的一些方面的转移键合的另一个制造工艺。如图32A所示，功能层3104可以形成在衬底3202上。功能层3204可以包括装置层、互连层和/或本文公开的任何合适的层。包括基础/处理层3204、掩埋氧化物层(BOx)3206和装置层3208的SOI衬底3202可以朝向衬底3102上下翻转。如图32B所示，SOI衬底3202和基础衬底3102(以及在其上形成的功能层3104)可以使用任何合适的衬底/晶圆键合工艺以面对面的方式键合，所述键合工艺包括例如阳极键合和熔融(直接)键合，从而在SOI衬底3202和基础衬底3102之间形成键合界面3212。在一个示例中，可以在硅与硅、硅与氧化硅、或氧化硅与氧化硅的层之间用压力和热量进行熔融键合。在另一个示例中，可以在氧化硅(在离子玻璃中)和硅的层之间用电压、压力和热量进行阳极键合。可以理解的是，取决于键合工艺，电介质层(例如，氧化硅层)可以形成在键合界面3212的一侧或两侧上。例如，氧化硅层可以形成在SOI衬底3202和功能层3104的顶表面上，以允许使用熔融键合的SiO2-SiO2键合。或者可以仅在功能层3104上形成氧化硅层以允许使用阳极键合或熔融键合的SiO2-Si键合。
如图32C和图32D所示，SOI衬底3202(如图32B所示)可以通过例如使用湿法/干法蚀刻和/或CMP工艺依次去除基础/处理层3204和掩埋氧化物层3206而被减薄，以在键合界面3212处仅留下装置层3208(作为半导体层)。因此，装置层3208可以从SOI衬底3202转移，并使用另一转移键合工艺作为半导体层键合到基础衬底3102(和功能层3104)上。因此，转移的半导体层可以具有与装置层3208相同的材料，例如单晶硅或多晶硅。半导体层的厚度可以与装置层3208的厚度相同。可以理解的是，在一些示例中，装置层3208可以使用湿法/干法蚀刻和/或CMP工艺而被进一步减薄，使得转移的半导体层可以比装置层3208更薄。
参考图11，方法1100进行到操作1106，其中可以形成包括设置在第二半导体层上的多栅极DFM单元的阵列的第二半导体结构。在一些实施方式中，为了形成多栅极DFM单元的阵列，在第二半导体层上形成第二存储堆叠体。
如图12C所示，在半导体层1204上形成第二堆叠结构，例如包括交错的导电层和电介质层的第二存储堆叠体1247。为了形成第二存储堆叠体1227，在一些实施方式中，在半导体层1204上形成包括交错的牺牲层(未显示)和电介质层的电介质堆叠体(未显示)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后，第二存储堆叠体1247可以通过栅极替换工艺形成，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻，并用导电层填充产生的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。可以理解的是，在一些示例中，第二存储堆叠体1247可以通过交替沉积导电层(例如掺杂的多晶硅层)和电介质层(例如氧化硅层)来形成，而无需栅极替换工艺。在一些实施方式中，在第二存储堆叠体1247和半导体层1204之间形成包括氧化硅的焊盘氧化物层。
如图12C所示，在半导体层1204上方形成多个多栅极DFM单元1244，其中每个单元垂直地延伸穿过第二存储堆叠体1247以与半导体层1204接触。在一些实施方式中，形成多栅极DFM单元1244的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过第二存储堆叠体1247(或电介质堆叠体)的沟道孔以暴露半导体层1204，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如电介质间隔体层和半导体层的一个或多个层填充沟道孔。
在一些实施方式中，在第二半导体层上的多栅极DFM单元上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图12C所示，在第二存储堆叠体1247和多栅极DFM单元1244上方形成互连层1248。互连层1248可以包括多个ILD层中的MEOL和/或BEOL的互连，以便与多栅极DFM单元1244和/或半导体层1204进行电连接。在一些实施方式中，互连层1248包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1248中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀、或其任何组合。形成互连的制造工艺也可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图12C中示出的ILD层和互连可以统称为互连层1248。
在一些实施方式中，形成穿透第二半导体层的贯穿触点。如图12C所示，可以形成一个或多个贯穿触点1249，每个贯穿触点1249垂直延伸穿过半导体层1204。贯穿触点1249可以将互连层1248和1228中的互连耦合。贯穿触点1249可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1204的接触孔而形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法1100进行到操作1108，如图11所示，其中在多栅极DFM单元的阵列上方形成第三半导体层。第三半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第三半导体层，第三衬底和第二半导体结构104以面对面的方式键合，并且第三衬底被减薄以留下第三半导体层。键合可以包括转移键合。第三衬底可以是具有单晶硅或多晶硅的硅衬底。
如图12D所示，诸如单晶硅层或多晶硅层的半导体层1206形成在互连层1248和多栅极DFM单元1244上方。半导体层1206可以附接在互连层1248上方，以在半导体层1206和互连层1248之间垂直地形成键合界面1205。在一些实施方式中，为了形成半导体层1206，使用转移键合将第三硅衬底(图12C中未显示)和包括第一和第二半导体结构102和104的键合结构以面对面的方式键合(使形成在半导体层1204上的部件(例如多栅极DFM单元1244)面向第三硅衬底)，从而形成键合界面1205。然后可以使用任何合适的工艺对第三硅衬底进行减薄，以使半导体层1206附接在互连层1248上方。各种转移键合工艺的细节在上文中关于图31A-31D和图32A-32D进行了描述，并且因此，为了便于描述，不再重复。
参考图11，方法1100进行到操作1110，其中在第三半导体层上形成第一外围电路。如图12E所示，包括多个晶体管1261和1263的第一外围电路1267可以形成在具有单晶硅或多晶硅的半导体层1206上。在一些实施方式中，晶体管1261可以是形成HV电路866的HV晶体管，并且晶体管1263可以是形成LV电路864的LV晶体管。晶体管1261和1263可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP、以及任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1206中形成掺杂区域，其充当例如晶体管1261和1263的阱和源极/漏极区域。在一些实施方式中，隔离区域(例如，STI)也通过湿法/干法蚀刻和薄膜沉积而形成在半导体层1206中。在一些实施方式中，例如，通过在HV晶体管1261的区域中沉积比在LV晶体管1263的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1263的区域中的氧化硅膜的部分，晶体管1261的栅极电介质的厚度与晶体管1263的栅极电介质的厚度不同。可以理解的是，制造晶体管1261和1263的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，并且因此为了便于描述而不再详述。
在一些实施方式中，在第三半导体层上的晶体管上方形成互连层1268。该互连层可以包括一个或多个ILD层中的多个互连。如图12E所示，互连层1268可以形成在晶体管1261和1263上方。互连层1268可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1261和1263进行电连接。在一些实施方式中，互连层1268包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1268中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺也可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图12E中示出的ILD层和互连可以统称为互连层1268。
在一些实施方式中，形成穿透第三半导体层的贯穿触点。如图12E所示，可以形成一个或多个贯穿触点1269，每个贯穿触点垂直地延伸穿过半导体层1206。贯穿触点1269可以将互连层1268和1248中的互连耦合。贯穿触点1269可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1206的接触孔而形成。接触孔可以用导体(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法1100进行到操作1112，如图11所示，其中在第一外围电路上方形成第四半导体层。第四半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第四半导体层，将第四衬底和第三半导体结构以面对面的方式键合，并且第四衬底被减薄以留下第四半导体层。键合可以包括转移键合。第四衬底可以是具有单晶硅或多晶硅的硅衬底。
如图12F所示，诸如单晶硅层或多晶硅层的半导体层1208形成在互连层1268和晶体管1261和1263上方。半导体层1208可以附接在互连层1268上方，以在半导体层1208和互连层1268之间垂直地形成键合界面1207。在一些实施方式中，为了形成半导体层1208，使用转移键合将第四硅衬底(在图12G中未示出)和包括第一、第二和第三半导体结构102、104、106的键合结构以面对面的方式键合(使形成在半导体层1206上的部件(例如，晶体管1261和1263)面向第四硅衬底)，从而形成键合界面1207。然后可以使用任何合适的工艺对另一个硅衬底进行减薄，使半导体层1208附接在互连层1268上方。各种转移键合工艺的细节在上文中关于图31A-31D和图32A-32D进行了描述，并且因此，为了便于描述，不再重复。
参考图11，方法1100进行到操作1114，其中在第四半导体层上形成第二外围电路。如图12G所示，包括多个晶体管1281和1283的第二外围电路1287可以形成在具有单晶硅或多晶硅的半导体层1208上。在一些实施方式中，晶体管1281可以是形成LV电路864的LV晶体管，并且晶体管1283可以是形成LV电路862的LV晶体管。晶体管1281和1283可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP以及任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1208中形成掺杂区域，其充当例如晶体管1281和1283的阱和源极/漏极区域。在一些实施方式中，隔离区域(例如，STI)也通过湿法/干法蚀刻和薄膜沉积形成在半导体层1208中。在一些实施方式中，例如通过在LV晶体管1281的区域中沉积比在LLV晶体管1283的区域中更厚的氧化硅膜，或通过回蚀刻沉积在LLV晶体管1283的区域中的氧化硅膜的部分，LV晶体管1281的栅极电介质的厚度与LLV晶体管1283的栅极电介质的厚度不同。可以理解的是，制造晶体管1281和1283的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，并且因此为了便于描述而不再详述。
在一些实施方式中，在半导体层上的晶体管上方形成互连层1288。互连层可以包括一个或多个ILD层中的多个互连。如图12G所示，互连层1288可以形成在晶体管1281和1283上方。互连层1288可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1281和1283进行电连接。在一些实施方式中，互连层1288包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1288中的互连可以包括通过包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合的一种或多种薄膜沉积工艺沉积的导电材料。形成互连的制造工艺也可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺沉积的电介质材料。图12G中示出的ILD层和互连可以统称为互连层1288。与互连层1268不同，在一些实施方式中，互连层1288中的互连包括Cu，其在导电金属材料中具有相对较低的电阻率。可以理解的是，尽管Cu具有相对较低的热预算(与高温工艺不相容)，但由于在制造互连层1288之后没有更多的高温工艺，使用Cu作为互连层1288中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿透第四半导体层的贯穿触点。如图12G所示，可以形成一个或多个贯穿触点1289，每个贯穿触点垂直地延伸穿过半导体层1208。贯穿触点1289可以将互连层1288和1268中的互连耦合。贯穿触点1289可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1208的接触孔而形成。接触孔可以填充有导体(例如，Cu)。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法1100进行到操作1116，如图11所示，其中可以形成一个或多个焊盘引出互连层。在一些实施方式中，可以在第二外围电路上方形成焊盘引出互连层。在其他一些实施方式中，可以在第一半导体层下方形成焊盘引出互连层。在一些其他实施方式中，第一焊盘引出互连层可以形成在第二外围电路上方，并且第二焊盘引出互连层可以形成在第一半导体层下方。
在如图12G所示的一些实施方式中，在半导体层1208上的互连层1288和晶体管1281和1283上方形成焊盘引出互连层1298。焊盘引出互连层1298可以包括形成于一个或多个ILD层中的互连，例如接触焊盘1299。接触焊盘1299可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在图中未示出的一些其他实施方式中，为了在第一衬底上形成焊盘引出互连层，硅衬底1202被减薄。可以理解的是，尽管没有示出，但在一些示例中，可以使用包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺将硅衬底1202减薄成为具有单晶硅或多晶硅的减薄半导体层。在减薄后，可以通过干法/湿法蚀刻，然后通过沉积作为间隔体的电介质材料和作为导体的导电材料，来形成垂直延伸穿过减薄的硅衬底1202的贯穿触点(未显示)。可以理解的是，在一些示例中，接触焊盘可以在减薄之前形成在硅衬底1202中，并在减薄之后从硅衬底1202的背面(发生减薄的地方)暴露。然后在减薄的硅衬底1202上形成焊盘引出互连层。在图中未示出的一些其他实施方式中，可以在互连层1288上形成具有接触焊盘的第一焊盘引出互连层，并且可以在减薄的硅衬底1202上形成具有接触焊盘的第二焊盘引出互连层。
图13示出了根据本公开的一些其他方面的具有四个堆叠的半导体结构的另一个示例性3D存储装置1300的横截面侧视图的示意图。3D存储装置1300可以是图1D中的3D存储装置100D的示例。3D存储装置1300包括在垂直方向(例如，图13中的z方向)上的不同平面中彼此堆叠的四个半导体结构。在一些实施方式中，第一半导体结构1392和第三半导体结构1396形成于同一衬底的相对两侧上，并且第二半导体结构1394键合在第一半导体结构1392上，并且第四半导体结构1398键合在第三半导体结构1396上。
如图13所示，包括第一存储单元阵列(例如，3D NAND闪存单元阵列)的第一半导体结构1392可以形成在半导体层1306的一侧上，并且包括第一外围电路(例如，HV和LV电路)的第三半导体结构1396可以形成在半导体层1306的另一侧上。因此，第一半导体结构1392和第三半导体结构1396没有被通过键合工艺形成的键合界面分开，而是被电介质间隔体层1301分开。包括第二存储阵列(例如3D DFM单元阵列)的第二半导体结构1394以背对面的方式垂直键合在第一半导体结构1392上，并且包括第二外围电路(例如，LV和LLV电路)的第四半导体结构1398以背对面的方式垂直键合在第三半导体结构1396上。
在图13所示的一个示例中，在3D存储装置1300一侧上的包括第二外围电路的第四半导体结构1398可以包括焊盘引出互连层1318，使得3D存储装置1300可以从外围电路侧焊盘引出以减少接触焊盘和外围电路之间的互连距离，从而减少来自互连的寄生电容并改善3D存储装置1300的电性能。在图中未示出的另一个示例中，在3D存储装置1000B的另一侧上的包括第二存储单元阵列的第二半导体结构1394可以包括焊盘引出互连层1318，使得3D存储装置可以从存储单元阵列侧焊盘引出。
如图13所示，第一半导体结构1392可以包括沉积在半导体层1306的一侧上的具有半导体材料的薄半导体层1302。薄半导体层1302和半导体层1306可以通过电介质间隔体层1301彼此隔离。在一些实施方式中，薄半导体层1302是具有单晶硅或多晶硅的硅衬底。第一半导体结构1392可以包括第一存储单元阵列，例如薄半导体层1302上的NAND存储串1324的阵列。需要指出的是，第一和第二半导体结构1392和1394在图13中是翻转的。因此，在下面关于第一和第二半导体结构1392和1394的描述中，诸如“上”、“上方”、“下方”等的一些空间术语可能是颠倒的。
NAND存储串1324的源极可以与半导体层1302接触。在一些实施方式中，NAND存储串1324垂直地设置在键合界面1303和薄半导体层1302之间。根据一些实施方式，每个NAND存储串1324垂直地延伸穿过多个对，每对包括导电层和电介质层。堆叠和交错的导电层和电介质层本文中也被称为堆叠结构，例如，存储堆叠体1327。存储堆叠体1327可以是图3A-3C中的存储堆叠体304的示例，并且存储堆叠体1327中的导电层和电介质层可以分别是存储堆叠体304中的栅极导电层306和电介质层308的示例。根据一些实施方式，存储堆叠体1327中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括被粘合层和栅极电介质层包围的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，结束于存储堆叠体1327的一个或多个阶梯结构。可以理解的是，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在薄半导体层1302中。
在一些实施方式中，每个NAND存储串1324是“电荷捕获”类型的NAND存储串，包括本文公开的任何合适的沟道结构，例如上文关于图3A-3C所详细描述的底部插塞沟道结构312A、侧壁插塞沟道结构312B、或底部开放沟道结构312C。可以理解的是，NAND存储串1324不限于“电荷捕获”类型的NAND存储串，并且在其他示例中可以是“浮栅”类型的NAND存储串。
如图13所示，第一半导体结构1392还可以包括在NAND存储串1324上并与之接触的互连层1328，以将电信号传输到NAND存储串1324以及从NAND存储串1324传输电信号。互连层1328可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1328中的互连还包括局部互连，例如位线触点和字线触点。互连层1328还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层1328中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1328中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图13所示，第一半导体结构1392还可以包括垂直延伸穿过薄半导体层1302的一个或多个贯穿触点1329。在一些实施方式中，贯穿触点1329将互连层1328中的互连耦合到第三半导体结构1396的贯穿触点1369，以在第一和第三半导体结构1392和1396之间建立电连接。贯穿触点1329可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1329包括W。在一些实施方式中，贯穿触点1329包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与薄半导体层1302电分离。取决于半导体层1302的厚度，贯穿触点1329可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV。
第三半导体结构1396可以形成在半导体层1306的另一侧上。即，第一半导体结构1392和第三半导体结构1396以背对背的方式形成在半导体层1306的相对两侧上。在一些实施方式中，半导体层1306可以是从硅衬底减薄的单晶硅或多晶硅的半导体层1306。在一些实施方式中，电介质间隔体层1301(例如，氧化硅层)垂直地形成在半导体层1306和薄半导体层1302之间。如图13所示，第三半导体结构1396还可以包括在半导体层1306上方并与之接触的装置层1367。在一些实施方式中，装置层1367包括第一外围电路1361和第二外围电路1363。第一外围电路1361可以包括HV电路866，例如驱动电路，并且第二外围电路1363可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第一外围电路1361包括与半导体层1306接触的多个HV晶体管，并且第二外围电路1363包括与半导体层1306接触的多个LV晶体管。在一些实施方式中，每个HV晶体管或LV晶体管包括栅极电介质，并且由于施加到HV晶体管的电压高于施加到LV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LV晶体管(例如，在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区域(例如，HV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层1306上或中。
在一些实施方式中，第三半导体结构1396还包括装置层1367上方的互连层1368，以将电信号传输到外围电路1061和1063，以及从外围电路1061和1063传输电信号。如图13所示，互连层1368可以垂直位于键合界面1307和装置层1367(包括外围电路1361和1363的HV晶体管和LV晶体管)之间。互连层1368可以包括多个互连，例如MEOL互连和BEOL互连。互连层1368中的互连可以耦合到装置层1367中的外围电路1361和1363的HV晶体管和LV晶体管。互连层1368还可以包括一个或多个ILD层，其中可以形成横向线和过孔。也就是说，互连层1368可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1367中的装置通过互连层1368中的互连而彼此耦合。例如，外围电路1361可以通过互连层1368耦合到外围电路1363。互连层1368中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1368中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层1368中的互连包括W，其在导电金属材料中具有相对较高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如，空隙)。
如图13所示，第三半导体结构1396还可以包括一个或多个垂直延伸穿过半导体层1306的贯穿触点1369。在一些实施方式中，贯穿触点1369将互连层1368中的互连耦合到贯穿触点1329，以在第三和第一半导体结构1396和1392之间建立电连接。贯穿触点1369可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1369包括W。在一些实施方式中，贯穿触点1369包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1306电分离。取决于半导体层1306的厚度，贯穿触点1369可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
第二半导体结构1394可以在键合界面1303处以背对面方式键合在第一半导体结构1392上。第二半导体结构1394可以包括具有半导体材料的半导体层1304。在一些实施方式中，半导体层1304是从硅衬底或SOI衬底转移的单晶硅或多晶硅层，并通过转移键合附接到第一半导体结构1392的顶表面。在一些实施方式中，作为转移键合的结果，键合界面1303垂直地设置在互连层1328和半导体层1304之间，转移键合将半导体层1303从另一衬底转移并将半导体层1301键合到第一半导体结构1392上，如下文详细描述的。在一些实施方式中，键合界面1303是互连层1328和半导体层1304相遇并键合的地方。实际上，键合界面1303可以是具有一定厚度的层，该层包括第一半导体结构1392的互连层1328的顶表面和第二半导体结构1304的半导体层1304的底表面。在一些实施方式中，在接合界面1303和半导体层1304之间和/或在接合界面1303和互连层1328之间垂直地形成(多个)电介质层(例如，氧化硅层)，以促进半导体层1304到互连层1328上的转移键合。因此，可以理解的是，在一些示例中，键合界面1303可以包括(多个)电介质层的表面。
如图13所示，第二半导体结构1394可以在半导体层1304上包括第二存储单元阵列，例如多栅极DFM单元1344的阵列。在一些实施方式中，每个多栅极DFM单元1344可以指代上面结合图6A和图6B描述的DFM存储单元600A/600B，并且多栅极DFM单元的阵列可以指代上文结合图7所述的DFM存储阵列700。多栅极DFM单元1344的源极可以与半导体层1304接触。在一些实施方式中，多栅极DFM单元1344垂直设置在衬底1309与半导体层1304之间。根据一些实施方式，每个多栅极DFM单元1344垂直延伸穿过存储堆叠体1347，存储堆叠体1344包括多个对，每对包括导电层和电介质层。根据一些实施方式，交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合剂层和栅极电介质层包围的栅电极。导电层的栅电极可以作为字线或板线横向延伸，终止于存储堆叠体1347的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层1304中。
如图13所示，第二半导体结构1394还可以包括位于多栅极DFM单元1344上方并与之接触的互连层1348，以将电信号传输至多栅极DFM单元1344或从多栅极DFM单元1344传输电信号。互连层1344可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1348中的互连还包括局部互连，例如位线连接、字线连接、板线连接和/或源极线连接。互连层1348还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层1344中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1348中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图13所示，第二半导体结构1394还可以包括一个或多个垂直延伸穿过半导体层1304的贯穿触点1349。在一些实施方式中，贯穿触点1349将互连层1348中的互连耦合到互连层1328中的互连，以跨越键合界面1303在第二和第一半导体结构1394和1392之间进行电连接。贯穿触点1349可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1349包括W。在一些实施方式中，贯穿触点1349包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1304电分离。取决于半导体层1304的厚度，贯穿触点1349可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
第四半导体结构1398可以在键合界面1307处以背对面方式键合在第三半导体结构1396的顶部。第四半导体结构1398可以包括具有半导体材料的半导体层1308。在一些实施方式中，半导体层1308是从硅衬底或SOI衬底转移并通过转移键合附接到第三半导体结构1396的顶表面的单晶硅或多晶硅的层。在一些实施方式中，作为转移键合的结果，键合界面1307垂直设置在互连层1368和半导体层1308之间，转移键合将半导体层1308从另一衬底转移并将半导体层1308键合到第三半导体结构1396上，如下文详细描述的。在一些实施方式中，键合界面1307是互连层1368和半导体层1308相遇并键合的地方。实际上，键合界面1307可以是具有一定厚度的层，其包括第三半导体结构1396的互连层1368的顶表面和第四半导体结构1398的半导体层1308的底表面。在一些实施方式中，在接合界面1307和半导体层1308之间和/或在接合界面1307和互连层1368之间垂直地形成(多个)电介质层(例如，氧化硅层)，以促进半导体层1308到互连层1368上的转移键合。因此，可以理解的是，在一些示例中，键合界面1303可以包括(多个)电介质层的表面。
第四半导体结构1398可以包括位于半导体层1308上方并与半导体层1308接触的装置层1387。在一些实施方式中，装置层1387包括第三外围电路1381和第四外围电路1383。第三外围电路1381可以包括LLV电路862，例如I/O电路，并且第四外围电路1383可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第三外围电路1381包括多个LLV晶体管，并且第四外围电路1383也包括多个LV晶体管。在一些实施方式中，每个LLV和LV晶体管包括栅极电介质，并且由于施加到LLV晶体管的电压低于施加到LV晶体管的电压，LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度小于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。LLV晶体管和LV晶体管的沟槽隔离(例如STI)和掺杂区域(例如，阱、源极和漏极)也可以形成在半导体层1308上或中。
此外，施加到第三和第四半导体结构1396和1398中的不同HV晶体管、LV晶体管和LLV晶体管的不同电压可能导致第二和第三半导体结构1396和1398之间的装置尺寸的差异。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度。在一些实施方式中，由于操作电压相同，第四半导体结构1398中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度与第三半导体结构1396中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，其中形成HV晶体管(例如，在HV电路866中)的半导体层1306的厚度大于其中形成LLV晶体管(例如，在LLV电路862中)的半导体层1308的厚度。
如图13所示，第四半导体结构1398还可以包括在装置层1387上方的互连层1388，以将电信号传输到外围电路1381和1383，以及从外围电路1381和1383传输电信号。如图13所示，装置层1387(包括外围电路1381和1383的HV晶体管和LV晶体管)可以垂直地位于键合界面1307和互连层1388之间。互连层1388可以包括耦合到装置层1387中的外围电路1381的HV晶体管和外围电路1383的LV晶体管的多个互连。互连层1388还可以包括一个或多个ILD层，其中可以形成互连。也就是说，互连层1386可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1387中的装置通过互连层1388中的互连彼此耦合。例如，外围电路1381可以通过互连层1388耦合到外围电路1383。互连层1388中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1388中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在一些实施方式中，互连层1388中的互连包括Cu，其在导电金属材料中具有相对较低的电阻率(更好的电性能)。如下文关于制造工艺所述，尽管Cu具有相对较低的热预算(与高温工艺不兼容)，但由于互连层1388的制造可以在形成第三和第四半导体结构1396和1398中的装置层1367和1387的高温工艺之后、并且在形成第一和第二半导体结构1392和1394的高温工艺之后发生，所以互连层1088的具有Cu的互连可以变得可行。在一些实施方式中，互连层1388中的互连包括Cu作为导电金属材料，但不包括诸如W的其他导电金属材料。
如图13所示，第四半导体结构1398还可以包括一个或多个垂直延伸穿过半导体层1308的贯穿触点1389，贯穿触点1389将互连层1388中的互连耦合到互连层1368中的互连，以跨越键合界面1307在第三和第四半导体结构1396和1398之间形成电连接。贯穿触点1389可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1389包括Cu。例如，贯穿触点1389可以包括Cu作为导电金属材料，但不包括其他导电金属材料，例如W。在一些实施方式中，贯穿触点1389包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1308电分离。取决于半导体层1308的厚度，贯穿触点1389可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
如图13所示，第四半导体结构1398还可以包括位于互连层1388上方并与互连层1388接触的焊盘引出互连层1318。在一些实施方式中，互连层1388垂直设置在焊盘引出互连层1318和包括外围电路1381和1383的装置层1387之间。焊盘引出互连层1318可以包括一个或多个ILD层中的互连，例如接触焊盘1319。在一些实施方式中，焊盘引出互连层1318中的互连可以在3D存储装置1300和外部装置之间传输电信号，例如，用于焊盘引出目的。
因此，第三和第四半导体结构1396和1398中的外围电路1361、1363、1381和1383可以通过各种互连结构(包括互连层1388、1368、1348和1328以及贯穿触点1389、1369、1349和1329)耦合到第一半导体结构1392中的NAND存储串1324和第二半导体结构1394中的多栅极DFM单元1344。此外，3D存储装置1300中的外围电路1381、1383、1361和1363以及NAND存储串1324和多栅极DFM单元1344可以通过焊盘引出互连层1318进一步耦合到外部装置。
应当理解，3D存储装置的焊盘引出不限于如图13所示的从具有外围电路1381和1383的第四半导体结构1398，并且可以从具有多栅极DFM单元1344的第二半导体结构1392。例如，尽管图中未示出，但3D存储装置1300可以在第二半导体结构1394中包括焊盘引出互连层1318。焊盘引出互连层1318可以与第二半导体结构1394的其上形成多栅极DFM单元1344的衬底1309接触。在一些实施方式中，第二半导体结构1394还包括垂直延伸穿过衬底1309的一个或多个贯穿触点(未示出)。在一些实施方式中，穿透衬底1309的贯穿触点可以与第二半导体结构1394中的互连层1348中的通往焊盘引出互连层1318中的接触焊盘1319的互连耦合，以穿过衬底1309进行电连接。也就是说，可以在具有外围电路1381和1383的第四半导体结构1398中形成第一焊盘引出互连层，并且可以在具有多栅极DFM单元1344的第二半导体结构1394中形成第二焊盘引出互连层。还应理解，虽然图13中未示出，应当理解，在一些示例中，(多个)键合界面1303或1307可以由混合键合产生，并且因此可以垂直设置在两个键合层之间，每个键合层分别包括相应半导体结构中的键合触点，如上文详细描述的。
图14示出了根据本公开的一些方面的用于形成图13所示的3D存储装置1300的方法1400的流程图。图15A至15H示出了根据本公开的一些方面的在图14所示的方法1400的制造工艺的一些阶段处的3D存储装置1300。应当理解，方法1400中所示的操作不是穷尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图14所示不同的顺序执行。
参考图14，方法1400开始于操作1402，其中可以在第三半导体层的上部部分中形成一个或多个贯穿触点。如图15A所示，半导体层1506可以是具有单晶硅或多晶硅的硅衬底。在一些实施方式中，一个或多个贯穿触点1569在半导体层1506的上部部分中垂直延伸。在一些实施方式中，贯穿触点1566用于在后续工艺中在形成于半导体层1506的相对两侧上的两个半导体结构之间跨越半导体层1506形成电连接。贯穿触点1569可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1569包括W。在一些实施方式中，贯穿触点1569包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以在横向方向上将过孔与半导体层1506电分离。贯穿触点1569可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
参考图14，方法1400进行到操作1404，其中，可以在第三半导体层上形成包括设置在第一半导体层上的NAND存储串的阵列的第一半导体结构。第一半导体层可以是具有单晶硅或多晶硅的硅衬底。在一些实施方式中，为了形成NAND存储串的阵列，在第二半导体层上形成第一存储堆叠体。
如图15B所示，可以在半导体层1569上形成电介质间隔体层1501，并且可以使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺在电介质间隔体层1501上形成半导体层1502。在一些实施方式中，第二半导体层1502可以是通过任何合适的减薄工艺形成的具有单晶硅或多晶硅形式的减薄半导体层，所述减薄工艺包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合。电介质间隔体层1501可以包括任何合适的电介质材料，例如氧化硅、氮化硅、氮氧化硅或高k电介质，并且可以用于将半导体层1502与半导体层1506隔离。
在半导体层1502上形成第一堆叠结构，例如包括交错的导电层和电介质层的第一存储堆叠体1527。为了形成第一存储堆叠体1517，在一些实施方式中，在半导体层1522上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后，可以通过栅极替换工艺形成第一存储堆叠体1527，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第一存储堆叠体1527，而无需栅极替换工艺。在一些实施方式中，在第一存储堆叠体1527和半导体层1502之间形成包括氧化硅的焊盘氧化物层。
如图15B所示，NAND存储串1524形成在半导体层1502上方，每个NAND存储串垂直延伸穿过第一存储堆叠体1527以与半导体层1504接触。在一些实施方式中，形成NAND存储串1524的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过第一存储堆叠体1527(或电介质堆叠体)并进入半导体层1502的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充该沟道孔。应当理解，制造NAND存储串1524的细节可以根据NAND存储串1524的沟道结构的类型(例如，图3A-3C中的底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C)而变化，并且因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层形成在第一半导体层上的NAND存储串的阵列上方。互连层可以包括一个或多个ILD层中的第一多个互连。如图15B所示，互连层1528形成在第一存储堆叠体1527和NAND存储串1524上方。互连层1524可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储阵列1524和/或半导体层1502进行电连接。在以下实施方式中，互连层1528包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1528中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图15B中所示的ILD层和互连可以统称为互连层1528。
在一些实施方式中，形成穿透第二半导体层的贯穿触点。如图15C所示，可以形成一个或多个贯穿触点1529，每个贯穿触点垂直延伸穿过半导体层1502。贯穿触点1529可以将互连层1528中的互连与贯穿触点1596耦合。贯穿触点1529可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1502的接触孔来形成。接触孔可以用导体材料(例如W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法1400进行到操作1406，如图14所示，其中在NAND存储串阵列上方形成第二半导体层。第二半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第二半导体层，以面对面的方式键合第二衬底和第一半导体结构1592，并且减薄第二衬底以留下第二半导体层。键合可以包括转移键合。第三衬底可以是具有单晶硅或多晶硅的硅衬底。
如图15C所示，在互连层1528和NAND存储串1524上方形成半导体层1504，例如单晶硅层或多晶硅层。半导体层1504可以附接在互连层1508上方，以在半导体层1504和互连层1528之间垂直形成键合界面1503。在一些实施方式中，为了形成半导体层1504，使用转移键合将第二硅衬底(图15C中未示出)和第一半导体结构1592以面对面方式键合(使形成在半导体层1502上的部件(例如，NAND存储串1524)面向第二硅衬底)，从而形成键合界面1503。然后可以使用任何合适的工艺减薄第二硅衬底，以留下半导体层1504附接在互连层1528上方。
参考图14，方法1400进行到操作1408，其中可以形成包括设置在第二半导体层上的多栅极DFM单元的阵列的第二半导体结构。在一些实施方式中，为了形成多栅极DFM单元的阵列，在第二半导体层上形成第二存储堆叠体。
如图15D所示，在半导体层1504上形成第二堆叠结构，例如包括交错的导电层和电介质层的第二存储堆叠体1547。为了形成第二存储堆叠体1547，在一些实施方式中，在半导体层1504上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后，可以通过栅极替换工艺形成第二存储堆叠体1547，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第二存储堆叠体1547，而无需栅极替换工艺。在一些实施方式中，在第二存储堆叠体1547和半导体层1504之间形成包括氧化硅的焊盘氧化物层。
如图15D所示，在半导体层1504上方形成多个多栅极DFM单元1544，每个单元垂直延伸穿过第二存储堆叠体1547以与半导体层1504接触。在一些实施方式中，形成多栅极DFM单元1544的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过第二存储堆叠体1547(或电介质堆叠体)的沟道孔以暴露半导体层1504，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如电介质间隔体层和半导体层的一个或多个层填充该沟道孔。
在一些实施方式中，在第三半导体层上的多栅极DFM单元的阵列上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图15D所示，互连层1548形成在第二存储堆叠体1547和多栅极DFM单元1544上方。互连层1544可以包括多个ILD层中的MEOL和/或BEOL的互连，以与多栅极DFM单元1544和/或半导体层1504进行电连接。在一些实施方式中，互连层1548包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1548中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图15D中所示的ILD层和互连可以统称为互连层1548。
在一些实施方式中，形成穿透第三半导体层的贯穿触点。如图15D所示，可以形成一个或多个贯穿触点1549，每个贯穿触点垂直延伸穿过半导体层1504。贯穿触点1549可以耦合互连层1548和1528中的互连。贯穿触点1549可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1504的接触孔来形成。接触孔可以用导体材料(例如W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法1400进行到操作1410，如图14所示，其中，可以在多栅极DFM单元的阵列上形成处理衬底，并且可以减薄第一半导体层以暴露嵌入第一半导体层中的贯穿触点。
如图15D所示，可以在第二半导体结构1594的顶部形成处理衬底1509。处理衬底1509(也称为载体晶圆)可以包括任何合适的材料，并通过任何合适的沉积工艺形成。如图15E所示，包括第一和第二半导体结构1592和1594以及处理衬底1509的键合结构可以被翻转。可以对半导体层1506执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合，直到暴露出贯穿触点1569。
方法1400进行到操作1412，如图14所示，其中在减薄的第一半导体层上形成第一外围电路。如图15E所示，包括多个晶体管1561和1563的第一外围电路1567可以形成在具有单晶硅或多晶硅的半导体层1506上。在一些实施方式中，晶体管1561可以是形成HV电路866的HV晶体管，晶体管1563可以是形成LV电路864的LV晶体管。晶体管1561和1563可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1506中形成掺杂区域，其例如充当晶体管1561和1563的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层1506中形成隔离区域(例如STI)。在一些实施方式中，例如通过在HV晶体管1561的区域中沉积比在LV晶体管1563的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1563的区域中的氧化硅膜的部分，晶体管1561的栅极电介质的厚度与晶体管1563的栅极电介质的厚度不同。应当理解，制造晶体管1561和1563的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层1568形成在减薄的第一半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图15F所示，互连层1568可以形成在晶体管1561和1563上方。互连层1566可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1561、1563以及贯穿触点1569进行电连接。在一些实施方式中，互连层1568包括在多个工艺形成的多个ILD层和其中的互连。例如，互连层1568中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图15F中所示的ILD层和互连可以统称为互连层1568。
方法1400进行到操作1414，如图14所示，其中在第一外围电路上方形成第四半导体层。第四半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第四半导体层，以面对面的方式键合第四衬底和第三半导体结构，并且减薄第四衬底以留下第四半导体结构。键合可以包括转移键合。第四衬底可以是具有单晶硅或多晶硅的硅衬底。
如图15G所示，在互连层1568和晶体管1561和1563上方形成半导体层1508，例如单晶硅层或多晶硅层。半导体层1508可以附接在互连层1568上方，以在半导体层1508和互连层1568之间垂直形成键合界面1507。在一些实施方式中，为了形成半导体层1508，使用转移键合将第四硅衬底(图15G中未示出)和包括第一、第二和第三半导体结构1592、1594、1596的键合结构以面对面的方式键合(使形成在半导体层1506上的部件(例如，晶体管1561和1563)面向第四硅衬底，从而形成键合界面1507。然后可以使用任何合适的工艺减薄另一硅衬底，以使半导体层1508附接在互连层1568上方。各种转移键合工艺的细节在上文中关于图31A-31D和图32A-32D进行了描述，并且因此，为了便于描述，不再重复。
参考图14，方法1400进行到操作1416，其中在第四半导体层上形成第二外围电路。如图15H所示，包括多个晶体管1581和1583的第二外围电路1587可以形成在具有单晶硅或多晶硅的半导体层1508上。在一些实施方式中，晶体管1581可以是形成LV电路864的LV晶体管，晶体管1583可以是形成LLV电路862的LLV晶体管。晶体管1581和1583可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1508中形成掺杂区域，其例如充当晶体管1581和1583的阱和源极/漏极区。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层1508中形成隔离区域(例如STI)。在一些实施方式中，例如通过在LV晶体管1281的区域中沉积比在LLV晶体管1583的区域中更厚的氧化硅膜，或通过回蚀刻沉积在LLV晶体管1583的区域中的氧化硅膜的部分，LV晶体管1581的栅极电介质的厚度与LLV晶体管1583的栅极电介质的厚度不同。应当理解，制造晶体管1581和1583的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层1588形成在第四半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图15H所示，互连层1588可以形成在晶体管1581和1583上方。互连层1588可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1581和1583形成电连接。在一些实施方式中，互连层1588包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1588中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图15H中所示的ILD层和互连可以统称为互连层1588。与互连层1568不同，在一些实施方式中，互连层1588中的互连包括Cu，其在导电金属材料中具有相对较低的电阻率。应当理解，尽管Cu具有相对较低的热预算(与高温工艺不兼容)，但是由于在互连层1588的制造之后不再有高温工艺，使用Cu作为互连层1588中的互连的导电材料可能变得可行。
在一些实施方式中，形成穿透第四半导体层的贯穿触点。如图15H所示，可以形成一个或多个贯穿触点1589，每个贯穿触点垂直延伸穿过半导体层1508。贯穿触点1589可以耦合互连层1588和1568中的互连。贯穿触点1589可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1508的接触孔来形成。接触孔可以用导体(例如Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
方法1400进行到操作1418，如图14所示，其中可以形成一个或多个焊盘引出互连层。在一些实施方式中，可以在第二外围电路上方形成焊盘引出互连层。在一些其他实施方式中，可以在处理衬底下方形成焊盘引出互连层。在一些其他实施方式中，可以在第二外围电路上方形成第一焊盘引出互连层，并且可以在处理衬底下方形成第二焊盘引出互连层。
在图15H中所示的一些实施方式中，在半导体层1508上的互连层1588和晶体管1581和1583上方形成焊盘引出互连层1518。焊盘引出互连层1518可以包括形成在一个或多个ILD层中的互连，例如接触焊盘1519。接触焊盘1519可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
在图中未示出的一些其他实施方式中，为了在处理衬底上形成焊盘引出互连层，使用包括但不限于晶圆研磨、干法蚀刻、湿法蚀刻、CMP、任何其他合适的工艺或其任何组合的工艺将处理衬底1509减薄成为具有单晶硅或多晶硅的减薄半导体层。在减薄之后，例如，通过湿法/干法蚀刻，然后沉积作为间隔体的电介质材料和作为导体的导电材料，可以形成垂直延伸穿过减薄的处理衬底1509的贯穿触点(未示出)。应当理解，在一些示例中，接触焊盘可以在减薄之前形成在处理衬底1509中，并且在减薄之后从处理衬底1509的背面(发生减薄的地方)暴露。然后，在减薄的处理衬底上形成焊盘引出互连层。在图中未示出的一些其他实施方式中，可以在互连层1588上形成具有接触焊盘的第一焊盘引出互连层，并且可以在减薄的处理衬底1509上形成具有接触焊盘的第二焊盘引出互连层。
图16示出了根据本公开的一些其他方面的具有四个堆叠的半导体结构的另一示例性3D存储装置1600的横截面侧视图的示意图。3D存储装置1600可以是图1B中的3D存储装置100B的示例。3D存储装置1600包括在垂直方向(例如图16中的z方向)上的不同平面中彼此堆叠的四个半导体结构。在一些实施方式中，包括第一存储单元阵列的第一半导体结构1692可以键合在包括第二存储单元阵列的第二半导体结构1694和包括第二外围电路的第四半导体结构1698之间，并且包括第二存储单元阵列的第二半导体结构1694可以键合在包括第一存储单元阵列的第一半导体结构1692和包括第一外围电路的第三半导体结构1696之间。
也就是说，如图16所示，包括第一外围电路(例如，HV和LV电路)的第三半导体结构1696可以形成在3D存储装置1600的一侧上，并且包括第二外围电路(例如，LV和LLV电路)的第四半导体结构1698可以形成在3D存储装置1600的另一侧上。包括第一存储单元阵列(例如，3D NAND闪存单元阵列)的第一半导体结构1692和包括第二存储单元阵列(例如，3D DFM单元阵列)的第二半导体结构1694可以夹在第三半导体结构1696和第四半导体结构1698之间。在一些实施方式中，第一半导体结构1692和第四半导体结构1698可以以面对面的方式键合，第一半导体结构1692和第二半导体结构1694可以以背对背的方式键合，而第二半导体结构1694和第三半导体结构1696可以以面对面的方式键合。
在图16所示的一些实施方式中，在3D存储装置1600的一侧上的包括第二外围电路的第四半导体结构1698可以包括第一焊盘引出互连层1618，并且在3D存储装置1600的另一侧上的包括第一外围电路的第三半导体结构1696可以包括第二焊盘引出互连层1614，使得3D存储装置1600可以从3D存储装置1600的两侧焊盘引出。在图中未示出的一些其他实施方式中，可以省略第一焊盘引出互连层1618和第二焊盘引出互连层1614中的一个，使得3D存储装置可以从3D存储装置的单一一侧焊盘引出。
如图16所示，第一半导体结构1692可以包括具有半导体材料的半导体层1602。在一些实施方式中，半导体层1602是具有单晶硅或多晶硅的硅衬底。第一半导体结构1692可以包括第一存储单元阵列，例如在半导体层1602的一侧上的NAND存储串1624的阵列。NAND存储串1624的源极可以与半导体层1602接触。在一些实施方式中，NAND存储串1624垂直设置在键合界面1607和半导体层1602之间。根据一些实施方式，每个NAND存储串1624垂直延伸穿过多个对，每对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如存储堆叠体1627。
存储堆叠体1627可以是图3A-3C中的存储堆叠体304的示例，并且存储堆叠体1627中的导电层和电介质层可以分别是存储堆叠体304中的栅极导电层306和电介质层308的示例。根据一些实施方式，存储堆叠体1627中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储堆叠体1627的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层1602中。
在一些实施方式中，每个NAND存储串1624是“电荷捕获”类型的NAND存储串，包括本文公开的任何合适的沟道结构，例如以上参考图3A-3C详细描述的底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C。应当理解，NAND存储串1624不限于“电荷捕获”类型的NAND存储串，并且在其他示例中可以是“浮栅”类型的NAND存储串。
如图16所示，第一半导体结构1692还可以包括位于半导体层1602的另一侧上的键合层1625。键合层1625可以包括导电键合触点和电隔离所述键合触点的电介质，例如，其可以用于下文详细描述的混合键合。导电键合触点可以是MEOL/BEOL互连和/或接触焊盘，包括任何合适的导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
如图16所示，第一半导体结构1692还可以包括在NAND存储串1624上并与NAND存储串1624接触的互连层1628，以将电信号传输到NAND存储串1624以及从NAND存储串1624传输电信号。互连层1628可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1628中的互连还包括局部互连，例如位线触点和字线触点。互连层1628还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层1628中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1628中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层1628还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图16所示，第一半导体结构1692还可以包括一个或多个垂直延伸穿过半导体层1602的贯穿触点1629。在一些实施方式中，贯穿触点1629将互连层1628中的互连耦合到键合层1625的键合触点，以在半导体层1602的相对两侧上的部件之间形成电连接。贯穿触点1628可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1629包括W。在一些实施方式中，贯穿触点1629包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1602电分离。取决于半导体层1602的厚度，贯穿触点1629可以是具有亚微米级(例如在10nm和1μm之间)的深度的ILV。
第二半导体结构1694可以在键合界面1605处以背对背的方式键合在第一半导体结构1692上。注意，第二半导体结构1694在图16中被翻转。因此，在下文对第二半导体结构1694的描述中，诸如“上”、“上方”和“下方”等的一些空间术语可能是颠倒的。
第二半导体结构1694可以包括具有半导体材料的半导体层1604。在一些实施方式中，半导体层1604是单晶硅或多晶硅的层。键合层1645形成在半导体层1604的一侧上。键合层1645可以包括导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。导电键合触点可以是MEOL/BEOL互连和/或接触焊盘，其包括任何合适的导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。根据一些实施方式，键合界面1605分别垂直位于键合层1625和1645之间并与键合层1625和1645接触。也就是说，键合层1625和1645可以设置在键合界面1605的相对两侧上，并且键合层1625的键合触点可以在键合界面1605处与键合层1645的键合触点接触。结果，跨越键合界面1605的多个键合触点可以在相邻的半导体结构1692和1694之间形成直接的短距离(例如，微米级)电连接。实际上，键合界面1605可以是具有一定厚度的层，其包括第一半导体结构1692的键合层1625的底表面和第二半导体结构1694的键合层1645的顶表面。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面1605和键合层1625、1645之间。因此，可以理解，在一些示例中，键合界面1606可以包括(多个)电介质层的表面。
如图16所示，第二半导体结构1694可以包括第二存储单元阵列，例如半导体层1604上的多栅极DFM单元1644的阵列。在一些实施方式中，每个多栅极DFM单元1644可以指代上文结合图6A和图6B描述的DFM存储单元600A/600B，并且多栅极DFM单元的阵列可以指代上文结合图7描述的DFM存储阵列700。多栅极DFM单元1644的源极可以与半导体层1604接触。在一些实施方式中，多栅极DFM单元1644垂直设置在半导体层1604和键合界面1603之间。根据一些实施方式，每个多栅极DFM单元1644垂直延伸穿过存储堆叠体1647，存储堆叠体1647包括多个对，每对包括导电层和电介质层。根据一些实施方式，交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极。导电层的栅电极可以作为字线或板线横向延伸，终止于存储堆叠体1647的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层1604中。
如图16所示，第二半导体结构1694还可以包括处于多栅极DFM单元1644上方并与多栅极DFM单元1644接触的互连层1648，以向多栅极DFM单元1644传输电信号，以及从多栅极DFM单元1644传输电信号。互连层1644可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1648中的互连还包括局部互连，例如位线连接、字线连接、板线连接和/或源极线连接。互连层1648还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层1648中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1648中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层1648还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图16所示，第二半导体结构1694还可以包括一个或多个垂直延伸穿过半导体层1604的贯穿触点1649，贯穿触点1649将互连层1648中的互连耦合到键合层1645中的键合触点，以跨越半导体层1604在形成在半导体层1604的相对两侧上的部件之间形成电连接。贯穿触点1649可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1649包括W。在一些实施方式中，贯穿触点1649包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1604电分离。取决于半导体层1604的厚度，贯穿触点1649可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
如图16所示，第三半导体结构1396包括从硅衬底减薄的单晶硅或多晶硅的半导体层1606。第三半导体结构1696可以包括位于半导体层1606上方并与半导体层1606接触的装置层1667。在一些实施方式中，装置层1667包括第一外围电路1661和第二外围电路1663。第一外围电路1661可以包括HV电路866，例如驱动电路，并且第二外围电路1663可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第一外围电路1661包括与半导体层1606接触的多个HV晶体管，并且第二外围电路1663包括与半导体层1606接触的多个LV晶体管。在一些实施方式中，每个HV晶体管或LV晶体管包括栅极电介质，并且由于施加到HV晶体管的电压高于施加到LV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LV晶体管(例如，在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区域(例如，HV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层1606上或中。
在一些实施方式中，第三半导体结构1696还包括在装置层1667上方的互连层1668，以向外围电路1661和1663传输电信号，以及从外围电路1661和1663传输电信号。如图16所示，互连层1668可以垂直位于键合界面1603和装置层1667(包括外围电路1661和1663的HV晶体管和LV晶体管)之间。互连层1668可以包括多个互连，例如MEOL互连和BEOL互连。互连层1668中的互连可以耦合到装置层1667中的外围电路1661和1663的HV晶体管和LV晶体管。互连层1668还可以包括一个或多个ILD层，其中可以形成横向线和过孔。也就是说，互连层1668可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1667中的装置通过互连层1668中的互连彼此耦合。例如，外围电路1661可以通过互连层1688耦合到外围电路1663。互连层1668中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层1668中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层1668中的互连包括W，其在导电金属材料中具有相对较高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
互连层1668还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于下文详细描述的混合键合。如图16所示，第三半导体结构1696可以在键合界面1603处以面对面的方式键合到第二半导体结构1694。也就是说，第三半导体结构1696的互连层1668的键合层可以键合到第二半导体结构1694的互连层1648的键合层。互连层1648的键合层中的键合触点可以在键合界面1603处与互连层1668的键合层中的键合触点接触。因此，跨越键合界面1603的多个键合触点可以在相邻的半导体结构1692和1694之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面1603和互连层1648、1668的键合层之间。因此，可以理解，在一些示例中，键合界面1603可以包括(多个)电介质层的表面。
如图16所示，第三半导体结构1396还可以包括一个或多个垂直延伸穿过半导体层1606的贯穿触点1669。在一些实施方式中，贯穿触点1669将互连层1668中的互连耦合到接触焊盘1615。贯穿触点1669可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1669包括W。在一些实施方式中，贯穿触点1669包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1606电分离。取决于半导体层1606的厚度，贯穿触点1669可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。如图16所示，第三半导体结构1696还可以包括在半导体层1606上的焊盘引出互连层1614。焊盘引出互连层1614可以包括一个或多个ILD层中的互连，例如接触焊盘1615。在一些实施方式中，焊盘引出互连层1614中的互连可以在3D存储装置1600和外部装置之间传输电信号，例如，用于焊盘引出的目的。
第四半导体结构1698可以在键合界面1607处以面对面的方式键合在第一半导体结构1692的顶部。注意，第四半导体结构1698在图16中被翻转。因此，在第四半导体结构1698的描述中，诸如“上”、“上方”和“下方”等的一些空间术语可能是颠倒的。
第四半导体结构1698可以包括具有半导体材料(例如单晶硅或多晶硅)的半导体层1608。第四半导体结构1698可以包括位于半导体层1608上方并与半导体层1608接触的装置层1687。在一些实施方式中，装置层1687包括第三外围电路1681和第四外围电路1683。第三外围电路1681可以包括LLV电路862，例如I/O电路，并且第四外围电路1683可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第三外围电路1681包括多个LLV晶体管，并且第四外围电路1683也包括多个LV晶体管。在一些实施方式中，每个LLV和LV晶体管包括栅极电介质，并且由于施加到LLV晶体管的电压低于施加到LV晶体管的电压，LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度小于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。LLV晶体管和LV晶体管的沟槽隔离(例如，STI)和掺杂区域(例如，阱、源极和漏极)也可以形成在半导体层1608上或中。
此外，施加到第三和第四半导体结构1696和1698中的不同HV晶体管、LV晶体管和LLV晶体管的不同电压可能导致第二和第三半导体结构1696和1698之间的装置尺寸的差异。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度。在一些实施方式中，由于操作电压相同，第四半导体结构1698中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度与第三半导体结构1696中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，其中形成HV晶体管(例如，在HV电路866中)的半导体层1606的厚度大于其中形成LLV晶体管(例如，在LLV电路862中)的半导体层1608的厚度。
如图16所示，第四半导体结构1698还可以包括在装置层1687上方的互连层1688，以将电信号传输到外围电路1681和1683，以及从外围电路1681和1683传输电信号。如图16所示，装置层1687(包括外围电路1681和1683的HV晶体管和LV晶体管)可以垂直地位于键合界面1607和互连层1688之间。互连层1688可以包括耦合到装置层1687中的外围电路1681的HV晶体管和外围电路1683的LV晶体管的多个互连。互连层1688还可以包括一个或多个ILD层，其中可以形成互连。也就是说，互连层1688可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1687中的装置通过互连层1688中的互连彼此耦合。例如，外围电路1681可以通过互连层168耦合到外围电路1683。互连层1688中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层1688中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
互连层1688还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于下文详细描述的混合键合。如图16所示，第四半导体结构1698可以在键合界面1607处以面对面的方式键合到第一半导体结构1692。也就是说，第四半导体结构1698的互连层1688的键合层可以键合到第一半导体结构1692的互连层1628的键合层。互连层1688的键合层中的键合触点可以在键合界面1607处与互连层1628的键合层中的键合触点接触。因此，跨越键合界面1607的多个键合触点可以在相邻半导体结构1698和1692之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面1607和互连层1688、1628的键合层之间。因此，可以理解，在一些示例中，键合界面1607可以包括(多个)电介质层的表面。
如图16所示，第四半导体结构1698还可以包括一个或多个垂直延伸穿过半导体层1608的贯穿触点1689。在一些实施方式中，贯穿触点1689将互连层1688中的互连耦合到焊盘引出互连层1618中的接触焊盘1619。贯穿触点1689可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1689包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1608电分离。取决于半导体层1608的厚度，贯穿触点1689可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。如图16所示，第四半导体结构1698还可以包括半导体层1608上的焊盘引出互连层1618。焊盘引出互连层1618可以包括一个或多个ILD层中的互连，例如接触焊盘1619。在一些实施方式中，焊盘引出互连层1618中的互连可以在3D存储装置1600和外部装置之间传输电信号，例如，用于焊盘引出目的。
因此，第三和第四半导体结构1696和1698中的外围电路1661、1663、1681和1683可以通过各种互连结构(包括互连层1688、1668、1648和1628、键合层1625和1645中的键合触点以及贯穿触点1649和1629)耦合到第一半导体结构1692中的NAND存储串1624和第二半导体结构1694中的多栅极DFM单元1644，此外，3D存储装置1600中的外围电路1681、1683、1661和1663以及NAND存储串1624和多栅极DFM单元1644可以通过焊盘引出互连层1614和/或焊盘引出互连层1618进一步耦合到外部装置。
图17示出了根据本公开的一些方面的用于形成图16中所示的3D存储装置1600的方法1700的流程图。图18A-18J示出了根据本公开的一些方面的在如图17所示的方法1700的制造工艺的某些阶段处的3D存储装置1600。应当理解，方法1700中所示的操作不是穷尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图17所示不同的顺序执行。例如，操作1702、1704、1706和1708可以并行执行，并且操作1710和1712可以并行执行。
参考图17，方法1700开始于操作1702，其中可以形成包括设置在第一半导体层上的NAND存储串的阵列的第一半导体结构。第一半导体层可以是具有单晶硅或多晶硅的硅衬底。在一些实施方式中，为了形成NAND存储串的阵列，在第一半导体层上形成第一存储堆叠体。
如图18A所示，第一半导体层1802可以是具有单晶硅或多晶硅的半导体层。在半导体层1802上形成第一堆叠结构，例如包括交错的导电层和电介质层的第一存储堆叠体1827。为了形成第一存储堆叠体1827，在一些实施方式中，在半导体层1802上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后，可以通过栅极替换工艺形成第一存储堆叠体1827，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第一存储堆叠体1827，而无需栅极替换工艺。在一些实施方式中，在第一存储堆叠体1827和半导体层1802之间形成包括氧化硅的焊盘氧化物层。
如图18A所示，NAND存储串1824形成在半导体层1802上方，其中每个存储串垂直延伸穿过第一存储堆叠体1827以与半导体层1802接触。在一些实施方式中，形成NAND存储串1824的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过第一存储堆叠体1827(或电介质堆叠体)并进入半导体层1802的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充该沟道孔。应当理解，制造NAND存储串1824的细节可以根据NAND存储串1824的沟道结构的类型(例如，图3A-3C中的底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层形成在第一半导体层上的NAND存储串的阵列上方。互连层可以包括一个或多个ILD层中的第一多个互连。如图18A所示，互连层1828形成在第一存储堆叠体1827和NAND存储串1824上方。互连层1828可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储串1824和/或半导体层1802进行电连接。在一些实施方式中，互连层1828包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1828中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层1828还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图18A中所示的ILD层、键合层、互连和键合触点可以统称为互连层1828。
在一些实施方式中，形成延伸到第一半导体层的上部部分中的贯穿触点。如图18A中所示，可以形成一个或多个贯穿触点1829，每个贯穿触点垂直延伸到半导体层1802的上部部分中。贯穿触点1829可以与互连层1828中的互连连接。贯穿触点1829可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)在半导体层1802的上部部分中图案化出接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法1700进行到操作1704，如图17所示，其中可以形成包括设置在第二半导体层上的多栅极DFM单元的阵列的第二半导体结构。在一些实施方式中，为了形成多栅极DFM单元的阵列，在第二半导体层上形成第二存储堆叠体。
如图18B所示，第二半导体层1804可以是具有单晶硅或多晶硅的半导体层。在半导体层1804上形成第二堆叠结构，例如包括交错的导电层和电介质层的第二存储堆叠体1847。为了形成第二存储堆叠体1847，在一些实施方式中，在半导体层1804上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后，可以通过栅极替换工艺形成第二存储堆叠体1847，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第二存储堆叠体1847，而无需栅极替换工艺。在一些实施方式中，在第二存储堆叠体1847和半导体层1804之间形成包括氧化硅的焊盘氧化物层。
如图18B所示，在半导体层1804上方形成多个多栅极DFM单元1844，每个多栅极DFM单元1844垂直延伸穿过第二存储堆叠体1847以与半导体层1806接触。在一些实施方式中，形成多栅极DFM单元1844的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过第二存储堆叠体1847(或电介质堆叠体)的沟道孔以暴露半导体层1804，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如电介质间隔体层和半导体层的一个或多个层填充沟道孔。
在一些实施方式中，在第三半导体层上的多栅极DFM单元的阵列上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图18B所示，互连层1848形成在第二存储堆叠体1847和多栅极DFM单元1844上方。互连层1848可以包括多个ILD层中的MEOL和/或BEOL的互连，以与多栅极DFM单元1844和/或半导体层1804进行电连接。在一些实施方式中，互连层1848包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1848中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层1848还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图18B中所示的ILD层、键合层、互连和键合触点可以统称为互连层1848。
在一些实施方式中，形成穿透第二半导体层的贯穿触点。如图18B所示，可以形成一个或多个贯穿触点1849，每个贯穿触点垂直延伸到半导体层1804的上部部分中。贯穿触点1849可以与互连层1848中的互连连接。贯穿触点1849可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)在半导体层1804的上部部分中图案化出接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法1700进行到操作1706，如图17所示，其中在第三半导体层上形成第一外围电路。如图18C所示，包括多个晶体管1861和1863的第一外围电路1867可以形成在具有单晶硅或多晶硅的半导体层1806上。在一些实施方式中，晶体管1861可以是形成HV电路866的HV晶体管，并且晶体管1863可以是形成LV电路864的LV晶体管。晶体管1861和1863可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1806中形成掺杂区域，其例如充当晶体管1861和1863的阱和源极/漏极区极。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层1806中形成隔离区域(例如，STI)。在一些实施方式中，例如，例如通过在HV晶体管1861的区域中沉积比在LV晶体管1863的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管1863的区域中的氧化硅膜的部分，晶体管1861的栅极电介质的厚度与晶体管1863的栅极电介质的厚度不同。应当理解，制造晶体管1861和1863的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层1868形成在第三半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图18C所示，互连层1868可以形成在晶体管1861和1863上方。互连层1868可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1861、1863形成电连接。在一些实施方式中，互连层1868包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1868中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层1868还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图18C中所示的ILD层、键合层、互连和键合触点可以统称为互连层1868。
方法1700进行到操作1708，如图17所示，其中在第四半导体层上形成第二外围电路。如图18D所示，包括多个晶体管1881和1883的第二外围电路1887可以形成在具有单晶硅或多晶硅的半导体层1808上。在一些实施方式中，晶体管1881可以是形成LV电路864的LV晶体管，并且晶体管1883可以是形成LLV电路862的LLV晶体管。晶体管1881和1883可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层1808中形成掺杂区域，其例如用作晶体管1881和1883的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层1808中形成隔离区域(例如，STI)。在一些实施方式中，例如通过在LV晶体管1881的区域中沉积比在LLV晶体管1883的区域中更厚的氧化硅膜，或通过回蚀刻沉积在LLV晶体管1883的区域中的氧化硅膜的部分，LV晶体管1881的栅极电介质的厚度与LLV晶体管1883的栅极电介质的厚度不同。应当理解，制造晶体管1881和1883的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层1888形成在第四半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图18D所示，互连层1888可以形成在晶体管1881和1883上方。互连层1888可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管1881、1883形成电连接。在一些实施方式中，互连层1888包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层1888中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层1888还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图18D中所示的ILD层、键合层、互连和键合触点可以统称为互连层1888。
方法1700进行到操作1710，如图17所示，其中第一半导体结构和第四半导体结构以面对面的方式键合。键合可以包括混合键合。
如图18E所示，包括半导体层1802和形成在其上的部件(例如，存储堆叠体1827和穿过其形成的NAND存储串1824)的第一半导体结构1892可以上下翻转。第一半导体结构1892的互连层1828中的面朝下的键合层与第四半导体结构1898的互连层1888中的面朝上的键合层键合，即，以面对面的方式键合，从而形成键合界面1807。互连层1828的键合层中的键合触点在键合界面1807处与互连层1888的键合层中的键合触点接触。在一些实施方式中，在键合之前，对键合表面施加处理工艺，例如，等离子体处理、湿法处理和/或热处理。
作为键合(例如，混合键合)的结果，键合界面1807的相对两侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层1828的键合层中的键合触点和互连层1888的键合层中的键合触点彼此对准并接触，使得存储堆叠体1827和穿过其形成的NAND存储串1824可以通过跨越键合界面1807键合的键合触点耦合到晶体管1881和1883。
方法1700进行到操作1712，如图17所示，其中第二半导体结构和第三半导体结构以面对面的方式键合。键合可以包括混合键合。
如图18F所示，包括半导体层1804及其上形成的部件(例如，存储堆叠体1847和穿过其形成的多栅极DFM单元1844)的第二半导体结构1894可以上下翻转。第二半导体结构1894的互连层1848中的面朝下的键合层与第三半导体结构1896的互连层1868中的面朝上的键合层键合，即，以面对面的方式键合，从而形成键合界面1803。互连层1848的键合层中的键合触点在键合界面1803处与互连层1868的键合层中的键合触点接触。在一些实施方式中，在键合之前，对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。
作为键合(例如，混合键合)的结果，键合界面1803的相对两侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层1848的键合层中的键合触点和互连层1868的键合层中的键合触点彼此对准并接触，使得存储堆叠体1847和穿过其形成的多栅极DFM单元1844可以通过跨越键合界面1803键合的键合触点耦合到晶体管1861和1863。
方法1700进行到操作1714，如图17所示，其中可以分别在第一半导体结构和第二半导体结构的背面上形成键合层。
如图18G所示，可以对第一半导体结构1892的半导体层1802执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合，直到暴露出贯穿触点1829。键合层1825可以形成在半导体层1802上。键合层1825可以包括导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。导电键合触点可以是MEOL/BEOL互连和/或接触焊盘，包括任何合适的导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层1825的键合触点可以与嵌入半导体层1802中的贯穿触点1829接触。
如图18H所示，可以对第二半导体结构1894的半导体层1804执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合，直到暴露出贯穿触点1849。键合层1845可以形成在半导体层1804上。键合层1845可以包括导电键合触点和电隔离所述键合触点的电介质，其可以例如用于下文详细描述的混合键合。导电键合触点可以是MEOL/BEOL互连和/或接触焊盘，包括任何合适的导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。键合层1845的键合触点可以与嵌入半导体层1804中的贯穿触点1849接触。
方法1700进行到操作1716，如图17所示，其中包括第一和第四半导体结构的键合结构以面对面的方式键合到包括第二和第三半导体结构的键合结构。键合可以包括混合键合。
如图18I所示，包括第一半导体结构1892和第四半导体结构1898的键合结构可以上下翻转。面朝下的键合层1825与面朝上的键合层1845键合，即，以面对面的方式键合，从而形成键合界面1805。键合层1825中的键合触点在键合界面1805处与键合层1845中的键合触点接触。在一些实施方式中，在键合之前对键合表面1825和1845施加处理工艺，例如，等离子处理、湿法处理和/或热处理。作为键合(例如，混合键合)的结果，键合界面1805的相对两侧上的键合触点可以相互混合。在键合之后，键合层1825中的键合触点与键合层1845中的键合触点对准并彼此接触。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面1605和键合层1625、1645之间。因此，可以理解，在一些示例中，键合界面1605可以包括(多个)电介质层的表面。
方法1700进行到操作1718，如图17所示，其中可以形成一个或多个焊盘引出互连层。在一些实施方式中，可以在第四半导体结构上方形成焊盘引出互连层。在一些其他实施方式中，可以在第三半导体结构下方形成焊盘引出互连层。在一些其他实施方式中，可以在第四半导体结构上方形成第一焊盘引出互连层，并且可以在第三半导体结构下方形成第二焊盘引出互连层。
如图18J所示，在一些实施方式中，可以对第四半导体结构1898的半导体层1808执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合。可以形成一个或多个贯穿触点1889，每个贯穿触点垂直延伸穿过半导体层1808。贯穿触点1889可以耦合互连层1888中的互连。贯穿触点1889可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1808的接触孔来形成。接触孔可以用导体(例如，Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。第一焊盘引出互连层1818形成在半导体层1808上。焊盘引出互连层1818可以包括形成在一个或多个ILD层中并与贯穿触点1889接触的互连，例如接触焊盘1819。接触焊盘1819可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图18J所示，在一些实施方式中，可以对第三半导体结构1896的半导体层1806执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合。可以形成一个或多个贯穿触点1869，每个贯穿触点1869垂直延伸穿过半导体层1806。贯穿触点1869可以耦合互连层1868中的互连。贯穿触点1869可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层1806的接触孔来形成。接触孔可以用导体(例如，Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。在半导体层1806上形成第二焊盘引出互连层1814。焊盘引出互连层1814可以包括形成在一个或多个ILD层中并与贯穿触点1869接触的互连，例如接触焊盘1815。接触焊盘1815可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
图19示出了根据本公开的一些其他方面的另一示例性3D存储装置1900的横截面侧视图的示意图。3D存储装置1900可以是图1F中的3D存储装置100F的示例。3D存储装置1900包括在垂直方向(例如图19中的z方向上)的不同平面中彼此堆叠的四个半导体结构。
如图19所示，包括第一存储单元阵列(例如，3D NAND闪存单元阵列)的第一半导体结构1992可以形成在3D存储装置1900的一侧上，并且包括第二存储单元阵列的第二半导体结构1994(例如，3D DFM单元阵列)可以形成在3D存储装置1900另一侧上。包括第一外围电路(例如HV和LV电路)的第三半导体结构1996和包括第二外围电路(例如LV和LLV电路)的第一半导体结构1998以背对背的方式形成在同一衬底的相对两侧上，并夹在第一半导体结构1992和第二半导体结构1994之间。在一些实施方式中，第一半导体结构1992和第三半导体结构1996可以以面对面方式键合，第二半导体结构1994和第四半导体结构1998可以以面对面的方式键合。
在一些实施方式中，如图19所示，第三半导体结构1996可以包括在半导体层1906的一侧上形成的装置层1967。注意，第三半导体结构1996在图19中被翻转。因此，在关于第四半导体结构1698的描述中，诸如“上”、“上方”、“下方”等的一些空间术语可以是颠倒的。
在一些实施方式中，半导体层1906可以包括任何合适的半导体材料，例如单晶硅或多晶硅。在一些实施方式中，装置层1967包括第一外围电路1961和第二外围电路1963。第一外围电路261可以包括HV电路866，例如驱动电路，并且第二外围线路1963可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第一外围电路1961包括与半导体层1906接触的多个HV晶体管，并且第二外围电路1963包括与半导体层1906接触的多个LV晶体管。在一些实施方式中，每个HV晶体管或LV晶体管包括栅极电介质，并且由于施加到HV晶体管的电压高于施加到LV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LV晶体管(例如，在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区域(例如，HV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层1906上或中。
在一些实施方式中，第三半导体结构1996还包括在装置层1967上方的互连层1968，以将电信号传输到外围电路1961和1963，以及从外围电路1961和1963传输电信号。如图19所示，互连层1968可以垂直地位于键合界面1903和装置层1967(包括外围电路1961和1963的HV晶体管和LV晶体管)之间。互连层1968可以包括多个互连，例如MEOL互连和BEOL互连。互连层1968中的互连可以耦合到装置层1967中的外围电路1961和1963的HV晶体管和LV晶体管。互连层1968还可以包括一个或多个ILD层，其中可以形成横向线和过孔。也就是说，互连层1968可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1967中的装置通过互连层1968中的互连彼此耦合。例如，外围电路1961可以通过互连层1968耦合到外围电路1963。互连层1968的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层1968中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层1968中的互连包括W，其在导电金属材料中具有相对较高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。互连层1968还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图19所示，第四半导体结构1998可以形成在半导体结构1906的另一侧上。第四半导体层1998可以包括位于半导体层1906上方并与半导体层1906接触的装置层1987。在一些实施方式中，装置层1987包括第三外围电路1981和第四外围电路1983。第三外围电路1981可以包括LLV电路862，例如I/O电路，并且第四外围电路1983可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第三外围电路1981包括多个LLV晶体管，并且第四外围电路1983也包括多个LV晶体管。在一些实施方式中，每个LLV和LV晶体管包括栅极电介质，并且由于施加到LLV晶体管的电压低于施加到LV晶体管的电压，LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度小于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。LLV晶体管和LV晶体管的沟槽隔离(例如，STI)和掺杂区域(例如，阱、源极和漏极)也可以形成在半导体层1906上或中。
此外，施加到第三和第四半导体结构1996和1998中的不同HV晶体管、LV晶体管和LLV晶体管的不同电压可能导致第二和第三半导体结构1996和1998之间的装置尺寸的差异。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度。在一些实施方式中，由于操作电压相同，第四半导体结构1998中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度与第三半导体结构1996中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度相同。
如图19所示，第四半导体结构1998还可以包括在装置层1987上方的互连层1988，以将电信号传输到外围电路1981和1983，以及从外围电路1981和1983传输电信号。如图19所示，装置层1987(包括外围电路1981和1983的HV晶体管和LV晶体管)可以垂直地位于键合界面1907和互连层1988之间。互连层1988可以包括耦合到装置层1987中的外围电路1981的HV晶体管以及外围电路1983的LV晶体管的多个互连。互连层1988还可以包括一个或多个ILD层，其中可以形成互连。也就是说，互连层1988可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层1987中的装置通过互连层1988中的互连彼此耦合。例如，外围电路1981可以通过互连层1988耦合到外围电路1983。互连层1988的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层1688中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层1988还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图19所示，可以形成垂直延伸穿过半导体层1906的一个或多个贯穿触点1969。在一些实施方式中，贯穿触点1969将互连层1988中的互连耦合到互连层1968中的互连，以在形成在半导体层1906的相对两侧上的外围电路1981、1983与1961、1963之间形成电连接。贯穿触点1969可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点1969包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1906电分离。取决于半导体层1906的厚度，贯穿触点1969可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
在图19所示的一些实施方式中，在3D存储装置1900的一侧上的包括第一存储单元阵列的第一半导体结构1992可以包括第一焊盘引出互连层1914，并且在3D存储装置1900的另一侧上的包括第二存储单元列的第二半导体结构1994可以包括第二焊盘引出互连层1918，使得3D存储装置1900可以从3D存储装置900的两侧焊盘引出。在图中未示出的一些其他实施方式中，可以省略第一焊盘引出互连层1914和第二焊盘引出互连层1918中的一个，使得3D存储装置可以从3D存储装置的单一一侧焊盘引出。
如图19所示，第一半导体结构1992可以包括具有半导体材料的半导体层1902。在一些实施方式中，半导体层1902是具有单晶硅或多晶硅的硅衬底。第一半导体结构1992可以包括第一存储单元阵列，例如在半导体层1902的一侧上的NAND存储串1924的阵列。NAND存储串1924的源极可以与半导体层1901接触。在一些实施方式中，NAND存储串1924垂直地设置在键合界面1907和半导体层1902之间。根据一些实施方式，每个NAND存储串1924垂直延伸穿过多个对，每对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如存储堆叠体1927。
存储堆叠体1927可以是图3A–3C中的存储堆叠体304的示例，并且存储堆叠体1927中的导电层和电介质层可以分别是存储堆叠体304中的栅极导电层306和电介质层308的示例。根据一些实施方式，存储堆叠体1927中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储堆叠体1927的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层1902中。
在一些实施方式中，每个NAND存储串1924是“电荷捕获”类型的NAND存储串，包括本文中公开的任何合适的沟道结构，例如底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C，如上文关于图3A–3C详细描述的。应当理解，NAND存储串1924不限于“电荷捕获”类型的NAND存储串，并且在其他示例中可以是“浮栅”类型的NAND存储串。
如图19所示，第一半导体结构1992还可以包括位于NAND存储串1924上并与NAND存储串1924接触的互连层1928，以将电信号传输到NAND存储串1924和从NAND存储串1924传输电信号。互连层1928可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1928中的互连还包括局部互连，例如位线触点和字线触点。互连层1928还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层1928中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1928中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层1928还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图19所示，第一半导体结构1992还可以包括垂直延伸穿过半导体层1902的一个或多个贯穿触点1929。在一些实施方式中，贯穿触点1929将互连层1928中的互连耦合到接触焊盘1915。贯穿触点1929可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一些实施方式中，贯穿触点1929包括W。在一些实施方式中，贯穿触点1929包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1902电分离。取决于半导体层1902的厚度，贯穿触点1929可以是具有亚微米级(例如在10nm和1μm之间)的深度的ILV。如图19所示，第一半导体结构1992还可以包括半导体层1902上的焊盘引出互连层1914。焊盘引出互连层1914可以包括一个或多个ILD层中的互连，例如接触焊盘1915。在一些实施方式中，焊盘引出互连层1914中的互连可以在3D存储装置1900和外部装置之间传输电信号，例如，用于焊盘引出目的。
如图19所示，第一半导体结构1992可以在键合界面1903处以面对面的方式键合到第三半导体结构1996。也就是说，第一半导体结构11992的互连层1928的键合层可以键合到第三半导体结构1996的互连层1968的键合层。互连层1928的键合层中的键合触点可以在键合界面1903处与互连层1948的键合层中的键合触点接触。因此，跨越键合界面1903的多个键合触点可以在相邻的半导体结构1992和1996之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面1903和互连层1928、1968的键合层之间。因此，可以理解，在一些示例中，键合界面1903可以包括(多个)电介质层的表面。
如图19所示，第二半导体结构1994可以在键合界面1907处以面对面的方式键合在第四半导体结构1998上。注意，第二半导体结构1994在图19中被翻转。因此，在下面对第二半导体结构1994的描述中，诸如“上”、“上方”、“下方”等的一些空间术语可以是颠倒的。
第二半导体结构1994可以包括具有半导体材料的半导体层1904。在一些实施方式中，半导体层1904是单晶硅或多晶硅的层。如图19所示，第二半导体结构1994可以包括第二存储单元阵列，例如半导体层1904上的多栅极DFM单元1944的阵列。在一些实施方式中，每个多栅极DFM单元1944可以指代上面结合图6A和图6B描述的DFM存储单元600A/600B，并且多栅极DFM单元的阵列可以指代上文结合图7描述的DFM存储阵列700。多栅极DFM单元1944的源极可以与半导体层1904接触。在一些实施方式中，多栅极DFM单元1944垂直地设置在半导体层1904和键合界面1907之间。根据一些实施方式，每个多栅极DFM单元1944垂直延伸穿过存储堆叠体1947，存储堆叠体1947包括多个对，每对包括导电层和电介质层。根据一些实施方式，交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极。导电层的栅电极可以作为字线或板线横向延伸，终止于存储堆叠体1947的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层1904中。
如图19所示，第二半导体结构1994还可以包括位于多栅极DFM单元1944上方并与多栅极DFM单元1944接触的互连层1948，以将电信号传输到多栅极DFM单元1944和从多栅极DFM单元1944传输电信号。互连层1948可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层1948中的互连还包括局部互连，例如位线连接、字线连接、板线连接和/或源极线连接。互连层1948还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层1948中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1948中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层1948还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图19所示，第二半导体结构1994还可以包括垂直延伸穿过半导体层1904的一个或多个贯穿触点1949。在一些实施方式中，贯穿触点1949将互连层1948中的互连耦合到接触焊盘1919。贯穿触点1949可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一些实施方式中，贯穿触点1949包括W。在一些实施方式中，贯穿触点1949包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层1904电分离。取决于半导体层1904的厚度，贯穿触点1949可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。如图19所示，第二半导体结构1994还可以包括半导体层1904上的焊盘引出互连层1918。焊盘引出互连层1918可以包括一个或多个ILD层中的互连，例如，接触焊盘1919。在一些实施方式中，焊盘引出互连层1918中的互连可以在3D存储装置1900和外部装置之间传输电信号，例如，用于焊盘引出目的。
如图19所示，第二半导体结构1994可以在键合界面1907处以面对面的方式键合到第四半导体结构1998。也就是说，第二半导体结构1994的互连层1948的键合层可以键合到第四半导体结构1998的互连层1988的键合层。互连层1948的键合层中的键合触点可以在键合界面1907处与互连层1988的键合层中的键合触点接触。因此，跨越键合界面1907的多个键合触点可以在相邻的半导体结构1994和1998之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面1907和互连层1948、1988的键合层之间。因此，可以理解，在一些示例中，键合界面1907可以包括(多个)电介质层的表面。
结果，第三和第四半导体结构1996和1998中的外围电路1961、1963、1981和1983可以通过各种互连结构(包括互连层1988、1968、1948和1968和贯穿触点1969)耦合到第一半导体结构1992中的NAND存储串1924和第二半导体结构1994中的多栅极DFM单元1944。此外，外围电路1981、1983、1961和1963以及3D存储装置1900中的NAND存储串1924和多栅极DFM单元1944可以通过焊盘引出互连层1914和/或焊盘引出互连层1918进一步耦合到外部装置。
图20示出了根据本公开的一些方面的用于形成图19所示的3D存储装置1900的方法2000的流程图。图21A-21F示出了根据本公开的一些方面的在如图20所示的方法2000的制造工艺的某些阶段处的3D存储装置1900。应当理解，方法2000中所示的操作不是穷尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图20所示不同的顺序执行。
参考图20，方法2000开始于操作2002，其中可以形成包括设置在第一半导体层上的NAND存储串的阵列的第一半导体结构。第一半导体层可以是具有单晶硅或多晶硅的硅衬底。在一些实施方式中，为了形成NAND存储串的阵列，在第一半导体层上形成第一存储堆叠体。
如图21A所示，第一半导体层2102可以是具有单晶硅或多晶硅的半导体层。在半导体层2102上形成第一堆叠结构，例如包括交错的导电层和电介质层的第一存储堆叠体2127。为了形成第一存储堆叠体2117，在一些实施方式中，在半导体层2102上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。然后，可以通过栅极替换工艺形成第一存储堆叠体2127，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第一存储堆叠体2127，而无需栅极替换工艺。在一些实施方式中，在第一存储堆叠体2127和半导体层2102之间形成包括氧化硅的焊盘氧化物层。
如图21A中所示，NAND存储串2124形成在半导体层2102上方，其中每个NAND存储串垂直延伸穿过第一存储堆叠体2127以与半导体层2101接触。在一些实施方式中，形成NAND存储串2124的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过第一存储堆叠体2127(或电介质堆叠体)并进入半导体层2102的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充该沟道孔。应当理解，制造NAND存储串2124的细节可以根据NAND存储串2124的沟道结构的类型(例如，图3A-3C中的底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层形成在第一半导体层上的NAND存储串的阵列上方。互连层可以包括一个或多个ILD层中的第一多个互连。如图21A所示，互连层2128形成在第一存储堆叠体2127和NAND存储串2124上方。互连层2128可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储阵列2124和/或半导体层2102进行电连接。在一些实施方式中，互连层2128包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2128中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2128还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图21A中所示的ILD层、键合层、互连和键合触点可以统称为互连层2128。
在一些实施方式中，形成延伸到第一半导体层的上部部分中的贯穿触点。如图21A所示，可以形成垂直延伸到半导体层2102的上部部分中的一个或多个贯穿触点2129。贯穿触点2129可以连接到互连层2128中的互连。贯穿触点2129可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)在半导体层2102的上部部分中图案化出接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2000进行到操作2004，如图20所示，其中可以形成包括设置在第二半导体层上的多栅极DFM单元的阵列的第二半导体结构。在一些实施方式中，为了形成多栅极DFM单元的阵列，在第二半导体层上形成第二存储堆叠体。
如图21B所示，第二半导体层2104可以是具有单晶硅或多晶硅的半导体层。在半导体层2104上形成第二堆叠结构，例如包括交错的导电层和电介质层的第二存储堆叠体2147。为了形成第二存储堆叠体2147，在一些实施方式中，在半导体层2104上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过包括但不限于CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺形成。然后，可以通过栅极替换工艺形成第二存储堆叠体2147，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第二存储堆叠体2147，而无需栅极替换工艺。在一些实施方式中，在第二存储堆叠体2147和半导体层2104之间形成包括氧化硅的焊盘氧化物层。
如图21B所示，在半导体层2104上方形成多个多栅极DFM单元2144，每个多栅极DFM单元2144垂直延伸穿过第二存储堆叠体2147以与半导体层2104接触。在一些实施方式中，形成多栅极DFM单元2144的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过第二存储堆叠体2147(或电介质堆叠体)的沟道孔以暴露半导体层2104，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如电介质间隔体层和半导体层的一个或多个层填充沟道孔。
在一些实施方式中，在第三半导体层上的多栅极DFM单元的阵列上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图21B所示，互连层2148形成在第二存储堆叠体2147和多栅极DFM单元2144上方。互连层2148可以包括多个ILD层中的MEOL和/或BEOL的互连，以与多栅极DFM单元2144和/或半导体层2104进行电连接。在一些实施方式中，互连层2148包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2148中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2148还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图21B中所示的ILD层、键合层、互连和键合触点可以统称为互连层2148。
在一些实施方式中，形成穿透第二半导体层的贯穿触点。如图21B所示，可以形成一个或多个贯穿触点2149，每个贯穿触点垂直延伸到半导体层2104的上部部分中。贯穿触点2149可以连接到互连层2148中的互连。贯穿触点2149可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)在半导体层2104的上部部分中图案化出接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2000进行到操作2006，如图20所示，其中在第三半导体层的第一侧上形成第一外围电路。注意，第三半导体结构2196在图21C中是颠倒的。因此，在下面对第二半导体结构1994的描述中，诸如“上”、“上方”、“下方”等的一些空间术语可能与图21C相反。
如图21C所示，包括多个晶体管2161和2163的第一外围电路2167可以形成在具有单晶硅或多晶硅的半导体层2106上。在一些实施方式中，晶体管2161可以是形成HV电路866的HV晶体管，并且晶体管2163可以是形成LV电路864的LV晶体管。晶体管2161和2163可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层2106中形成掺杂区域，其例如用作晶体管2161和2163的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层2106中形成隔离区域(例如，STI)。在一些实施方式中，例如，例如通过在HV晶体管2161的区域中沉积比在LV晶体管2163的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2163的区域中的氧化硅膜的部分，晶体管2161的栅极电介质的厚度与晶体管2163的栅极电介质的厚度不同。应当理解，制造晶体管2161和2163的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层2168形成在第三半导体层上的第一外围电路上方。互连层可以包括一个或多个ILD层中的多个互连。如图21C所示，互连层2168可以形成在晶体管2161和2163上方。互连层2166可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管2161和2163形成电连接。在一些实施方式中，互连层2168包括在多个工艺中形成的多个ILD层何其中的互连。例如，互连层2168中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2168还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图21C中所示的ILD层、键合层、互连和键合触点可以统称为互连层2168。
在一些实施方式中，形成穿透第三半导体层的贯穿触点。如图21C中所示，可以形成垂直延伸穿过半导体层2106的一个或多个贯穿触点2169。贯穿触点2169可以与互连层2168中的互连连接。贯穿触点2169可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)在半导体层2106的上部部分中图案化出接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2000进行到操作2008，如图20所示，其中在第三半导体层的另一侧上形成第二外围电路。如图21D所示，包括多个晶体管2181和2183的第二外围电路2187可以形成在半导体层2106的与第三半导体结构2196相对的另一侧上。在一些实施方式中，晶体管2181可以是形成LV电路864的LV晶体管，并且晶体管2183可以是形成LLV电路862的LLV晶体管。晶体管2181和2183可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层2106中形成掺杂区域，其例如用作晶体管2181和2183的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层2106中形成隔离区域(例如，STI)。在一些实施方式中，例如通过在LV晶体管2181的区域中沉积比在LLV晶体管2183的区域中更厚的氧化硅膜，或通过回蚀刻沉积在LLV晶体管2183的区域中的氧化硅膜的部分，LV晶体管2181的栅极电介质的厚度与LLV晶体管2183的栅极电介质的厚度不同。应当理解，制造晶体管2181和2183的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层2188形成在第三半导体层上的第二外围电路上方。互连层可以包括一个或多个ILD层中的多个互连。如图21D所示，互连层2188可以形成在晶体管2181和2183上方。互连层2188可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管2181和2183形成电连接。在一些实施方式中，互连层2188包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2188中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2188还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图21D中所示的ILD层、键合层、互连和键合触点可以统称为互连层2188。
方法2000进行到操作2010，如图20所示，其中第一半导体结构和第二半导体结构分别以面对面的方式键合到第三和第四半导体结构的组合的两侧。键合可以包括混合键合。
如图21E所示，包括半导体层2102和形成在其上的部件(例如，存储堆叠体2127和穿过其形成的NAND存储串2124)的第一半导体结构2192可以键合到第三半导体结构2196的侧面。第一半导体结构2192的互连层2128中的面朝上的键合层与第三半导体结构2196的互连层2168中的面朝下的键合层键合，即，以面对面的方式键合，从而形成键合界面2103。互连层2128的键合层中的键合触点在键合界面2103处与互连层2168的键合层中的键合触点接触。在一些实施方式中，在键合之前，对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。作为键合(例如，混合键合)的结果，键合界面2103的相对两侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层2128的键合层中的键合触点和互连层2168的键合层中的键合触点彼此对准并接触，使得存储堆叠体2127和穿过其形成的NAND存储串2124可以通过跨越键合界面2103键合的键合触点而耦合到外围电路。
如图21E所示，包括半导体层2104和形成在其上的部件(例如，存储堆叠体2147和穿过其形成的多栅极DFM单元2144)的第二半导体结构2194可以上下翻转，并键合到第四半导体结构2198的侧面。第二半导体结构2194的互连层2148中的面朝下的键合层与第四半导体结构2198的互连层2188中的面朝上的键合层键合，即，以面对面的方式键合，从而形成键合界面2107。互连层2148的键合层中的键合触点在键合界面2107处与互连层2188的键合层中的键合触点接触。在一些实施方式中，在键合之前，对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。作为键合(例如，混合键合)的结果，键合界面2107的相对两侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层2148的键合层中的键合触点和互连层2188的键合层中的键合触点彼此对准并接触，使得存储堆叠体2147和穿过其形成的多栅极DFM单元2144可以通过跨越键合界面2107键合的键合触点而耦合到外围电路。
方法2000进行到操作2012，如图20所示，其中可以形成一个或多个焊盘引出互连层。在一些实施方式中，可以在第二半导体结构上方形成焊盘引出互连层。在一些其他实施方式中，可以在第一半导体结构下方形成焊盘引出互连层。在一些其他实施方式中，可以在第二半导体结构上方形成第一焊盘引出互连层，并且可以在第一半导体结构下方形成第二焊盘引出互连层。
如图21F所示，在一些实施方式中，可以对第二半导体结构2194的半导体层2104执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合，直到暴露出贯穿触点2149。在半导体层2104上形成第一焊盘引出互连层2118。焊盘引出互连层2118可以包括形成在一个或多个ILD层中并与贯穿触点2149接触的互连，例如接触焊盘2119。接触焊盘2119可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图21F所示，在一些实施方式中，可以对第一半导体结构2192的半导体层2102执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合，直到暴露出贯穿触点2129。在半导体层2102的下方形成第二焊盘引出互连层2114。焊盘引出互连层2114可以包括形成在一个或多个ILD层中并与贯穿触点2129接触的互连，例如接触焊盘2115。接触焊盘2115可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物、或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
图22示出了根据本公开的一些其他方面的具有四个堆叠的半导体结构的另一示例性3D存储装置2200的截面侧视图的示意图。3D存储装置2200可以是图1E中的3D存储装置100E的示例。3D存储装置2200包括在垂直方向(例如，图22中的z方向)上的不同平面中彼此堆叠的四个半导体结构。在一些实施方式中，包括第一存储单元阵列的第一半导体结构2292可以形成在衬底的一侧上，并且包括第二存储单元阵列的第二半导体结构2294可以形成在衬底的另一侧上。第一半导体结构2292和第二半导体结构2294的组合可以键合在包括第一外围电路的第三半导体结构1696和包括第二外围电路的第四半导体结构1698之间。
即，如图22所示，包括第一外围电路(例如，HV和LV电路)的第三半导体结构2296可以形成在3D存储装置2200的一侧上，并且包括第二外围电路(如，LV和LLV电路)的第四半导体结构2298可以形成在3D存储装置2200的另一侧上。包括第一存储单元阵列(例如，3DNAND闪存单元阵列)的第一半导体结构2292和包括第二存储单元阵列(例如，3D DFM单元阵列)的第二半导体结构2294可以夹在第三半导体结构2296和第四半导体结构2298之间。在一些实施方式中，第一半导体结构2292和第四半导体结构2298可以以面对面方式键合，第二半导体结构2294和第三半导体结构2296可以以面对面的方式键合。
在图22所示的一些实施方式中，在3D存储装置2200的一侧上的包括第二外围电路的第四半导体结构2298可以包括第一焊盘引出互连层2218，并且在3D存储装置2200的另一侧上的包括第一外围电路的第三半导体结构2296可以包括第二焊盘引出互连层2214，使得3D存储装置2200可以从3D存储装置2200的两侧焊盘引出。在图中未示出的一些其他实施方式中，可以省略第一焊盘引出互连层2218和第二焊盘引出互连层2214中的一个，使得3D存储装置可以从3D存储装置的单一一侧焊盘引出。
如图22所示，第一半导体结构2292可以形成在衬底2299的第一侧上。衬底2299可以包括通过电介质间隔体层2201彼此隔离的第一半导体层2202和第二半导体层2204。在一些实施方式中，第一半导体层2202和第二半导体层2204可以具有任何合适的相同或不同的半导体材料。在一些实施方式中，第一半导体层2202和第二半导体层2204可以包括单晶硅或多晶硅。在一些实施方式中，电介质间隔体层2201可以包括任何合适的电介质材料，例如氧化硅。
第一半导体结构2292可以包括第一存储单元阵列，例如在半导体层2202上的衬底2299的一侧上的NAND存储串2224的阵列。NAND存储串2224的源极可以与半导体层2202接触。在一些实施方式中，NAND存储串2224垂直地设置在键合界面2207和半导体层2202之间。根据一些实施方式，每个NAND存储串2224垂直延伸穿过多个对，每对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如存储堆叠体2227。
存储堆叠体2227可以是图3A–3C中的存储堆叠体304的示例，并且存储堆叠体2227中的导电层和电介质层可以分别是存储堆叠体304中的栅极导电层306和电介质层308的示例。根据一些实施方式，存储堆叠体2227中的交错导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储堆叠体2227的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层2202中。
在一些实施方式中，每个NAND存储串2224是“电荷捕获”类型的NAND存储串，包括本文中公开的任何合适的沟道结构，例如底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C，如上文关于图3A–3C详细描述的。应当理解，NAND存储串2224不限于“电荷捕获”类型的NAND存储串，并且在其他示例中可以是“浮栅”类型的NAND存储串。
如图22所示，第一半导体结构2292还可以包括位于NAND存储串2224上并与NAND存储串2224接触的互连层2228，以将电信号传输到NAND存储串2224和从NAND存储串2224传输电信号。互连层2228可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2228中的互连还包括局部互连，例如位线触点和字线触点。互连层2228还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层2228中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2228中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层2228还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图22所示，第二半导体结构2294可以形成在衬底2299的第二侧上。第二半导体结构2294可以包括第二存储单元阵列，例如衬底2299的半导体层2204上的多栅极DFM单元2244的阵列。多栅极DFM单元2244的阵列可以通过电介质间隔体层2201与NAND存储串2224的阵列分离。
在一些实施方式中，每个多栅极DFM单元2244可以指代上文结合图6A和图6B描述的DFM存储单元600A/600B，并且多栅极DFM单元的阵列可以指代上文结合图7描述的DFM存储阵列700。多栅极DFM单元2244的源极可以与半导体层2204接触。在一些实施方式中，多栅极DFM单元2244垂直设置在半导体层2202和键合界面2203之间。根据一些实施方式，每个多栅极DFM单元2244垂直延伸穿过存储堆叠体2247，存储堆叠体2247包括多个对，每对包括导电层和电介质层。根据一些实施方式，交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极。导电层的栅电极可以作为字线或板线横向延伸，终止于存储堆叠体2247的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层2204中。
如图22所示，第二半导体结构2294还可以包括位于多栅极DFM单元2244上并与多栅极DFM单元2244接触的互连层2248，以将电信号传输到多栅极DFM单元2244和从多栅极DFM单元2244传输电信号。互连层2248可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2248中的互连还包括局部互连，例如位线连接、字线连接、板线连接和/或源极线连接。互连层2248还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层2248中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2248中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层2248还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图22所示，形成垂直延伸穿过包括半导体层2202、2204和电介质间隔体层2201的衬底2299的一个或多个贯穿触点2229。在一些实施方式中，贯穿触点2229将互连层2228中的互连耦合到互连层2248中的互连，以在形成在衬底2299的相对两侧上的部件之间跨越衬底2299形成电连接。贯穿触点2229可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2229包括W。在一些实施方式中，贯穿触点2229包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2202和2204电分离。取决于衬底2299的厚度，贯穿触点2229可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
如图22所示，第三半导体结构2296包括从硅衬底减薄的单晶硅或多晶硅的半导体层2206。第三半导体结构2296可以包括位于半导体层2206上方并与半导体层2206接触的装置层2267。在一些实施方式中，装置层2267包括第一外围电路2261和第二外围电路2263。第一外围电路2261可以包括HV电路866，例如驱动电路，并且第二外围电路2263可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第一外围电路2261包括与半导体层2206接触的多个HV晶体管，并且第二外围电路2263包括与半导体层2206接触的多个LV晶体管。在一些实施方式中，每个HV晶体管或LV晶体管包括栅极电介质，并且由于施加到HV晶体管的电压高于施加到LV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LV晶体管(例如，在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区域(例如，HV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层2206上或中。
在一些实施方式中，第三半导体结构2296还包括在装置层2267上方的互连层2268，以向外围电路2261和2263传输电信号，和从外围电路2261和2263传输电信号。如图22所示，互连层2268可以垂直地位于键合界面2203和装置层2267(包括外围电路2261和2263的HV晶体管和LV晶体管)之间。互连层2268可以包括多个互连，例如MEOL互连和BEOL互连。互连层2268中的互连可以耦合到装置层2267中的外围电路2261和2263的HV晶体管和LV晶体管。互连层2266还可以包括一个或多个ILD层，其中可以形成横向线和过孔。也就是说，互连层2268可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层2267中的装置通过互连层2268中的互连彼此耦合。例如，外围电路2261可以通过互连层2288耦合到外围电路2263。互连层2268中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层2268中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层2268中的互连包括W，其在导电金属材料中具有相对较高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
互连层2268还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。如图22所示，第三半导体结构2296可以在键合界面2203处以面对面的方式键合到第二半导体结构2294。也就是说，第三半导体结构2296的互连层2268的键合层可以键合到第二半导体结构2294的互连层2248的键合层。互连层2248的键合层中的键合触点可以在键合界面2203处与互连层2268的键合层中的键合触点接触。因此，跨越键合界面2203的多个键合触点可以在相邻的半导体结构2296和2294之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面2203和互连层2248、2268的键合层之间。因此，可以理解，在一些示例中，键合界面2203可以包括(多个)电介质层的表面。
如图22所示，第三半导体结构2296还可以包括垂直延伸穿过半导体层2206的一个或多个贯穿触点2269。在一些实施方式中，贯穿触点2269将互连层2268中的互连耦合到接触焊盘2215。贯穿触点2269可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2269包括W。在一些实施方式中，贯穿触点2269包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2206电分离。取决于半导体层2206的厚度，贯穿触点2269可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。如图22所示，第三半导体结构2296还可以包括半导体层2206上的焊盘引出互连层2214。焊盘引出互连层2214可以包括一个或多个ILD层中的互连，例如，接触焊盘2215。在一些实施方式中，焊盘引出互连层2215中的互连可以在3D存储装置2200和外部装置之间传输电信号，例如，用于焊盘引出目的。
如图22所示，第四半导体结构2298可以在键合界面2207处以面对面的方式键合在第一半导体结构2292的顶部上。注意，第四半导体结构2298在图22中被翻转。因此，在下面对第四半导体结构2298的描述中，诸如“上”、“上方”、“下方”等的一些空间术语可以是颠倒的。
第四半导体结构2298可以包括具有半导体材料(例如单晶硅或多晶硅)的半导体层2208。第四半导体结构2298可以包括位于半导体层2208上方并与半导体层2208接触的装置层2287。在一些实施方式中，装置层2287包括第三外围电路2281和第四外围电路2283。第三外围电路2281可以包括LLV电路862，例如I/O电路，并且第四外围电路2283可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第三外围电路2281包括多个LLV晶体管，并且第四外围电路2283也包括多个LV晶体管。在一些实施方式中，每个LLV和LV晶体管包括栅极电介质，并且由于施加到LLV晶体管的电压低于施加到LV晶体管的电压，LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度小于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。LLV晶体管和LV晶体管的沟槽隔离(例如，STI)和掺杂区域(例如，阱、源极和漏极)也可以形成在半导体层2208上或中。
此外，施加到第三和第四半导体结构2296和2298中的不同HV晶体管、LV晶体管和LLV晶体管的不同电压可以导致第三和第四半导体结构2296和2298之间的装置尺寸的差异。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度。在一些实施方式中，由于操作电压相同，第四半导体结构2298中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度与第三半导体结构2296中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，其中形成HV晶体管(例如，在HV电路866中)的半导体层2206的厚度大于其中形成LLV晶体管(例如，在LLV电路862中)的半导体层2208的厚度。
如图22所示，第四半导体结构2298还可以包括在装置层2287上方的互连层2288，以将电信号传输到外围电路2281和2283，以及从外围电路2281和2283传输电信号。如图22所示，装置层2287(包括外围电路2281和2283的HV晶体管和LV晶体管)可以垂直地位于键合界面2207和互连层2288之间。互连层2288可以包括耦合到装置层2287中的外围电路2281的HV晶体管和外围电路2283的LV晶体管的多个互连。互连层2288还可以包括一个或多个ILD层，其中可以形成互连。也就是说，互连层2288可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层2287中的装置通过互连层2288中的互连彼此耦合。例如，外围电路2281可以通过互连层2288耦合到外围电路2283。互连层2288中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层2288中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在一些实施方式中，互连层2268中的互连包括W，其在导电金属材料中具有相对较高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
互连层2288还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。如图22所示，第四半导体结构2298可以在键合界面2207处以面对面的方式键合到第一半导体结构2292。也就是说，第四半导体结构2298的互连层2288的键合层可以键合到第一半导体结构2292的互连层2228的键合层。互连层2288的键合层中的键合触点可以在键合界面2207处与互连层2228的键合层中的键合触点接触。因此，跨越键合界面2207的多个键合触点可以在相邻的半导体结构2298和2292之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面2207和互连层2288、2228的键合层之间。因此，可以理解，在一些示例中，键合界面2207可以包括(多个)电介质层的表面。
如图22所示，第四半导体结构2298还可以包括垂直延伸穿过半导体层2208的一个或多个贯穿触点2289。在一些实施方式中，贯穿触点2289将互连层2288中的互连耦合到焊盘引出互连层2218中的接触焊盘2219。贯穿触点2289可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2289包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2208电分离。取决于半导体层2208的厚度，贯穿触点2289可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。如图22所示，第四半导体结构2298还可以包括半导体层2208上的焊盘引出互连层2218。焊盘引出互连层2218可以包括一个或多个ILD层中的互连，例如接触焊盘2219。在一些实施方式中，焊盘引出互连层2218中的互连可以在3D存储装置2200和外部装置之间传输电信号，例如，用于焊盘引出目的。
结果，第三和第四半导体结构2296和2298中的外围电路2261、2263、2281和2283可以通过各种互连结构(包括互连层2288、2268、2248和2228和贯穿触点2229)耦合到第一半导体结构2292中的NAND存储串2224和第二半导体结构2294中的多栅极DFM单元2244。此外，3D存储装置2200中的外围电路2281、2283、2261和2263以及NAND存储串2224和多栅极DFM单元2244可以通过焊盘引出互连层2214和/或焊盘引出互连层2218进一步耦合到外部装置。
图23示出了根据本公开的一些方面的用于形成图22所示的3D存储装置2200的方法2300的流程图。图24A-24H示出了根据本公开的一些方面的在如图23所示的方法2300的制造工艺的某些阶段处的3D存储装置2200。应当理解，方法2300中所示的操作不是穷尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图23所示不同的顺序执行。
参考图23，方法2300开始于操作2302，其中可以形成包括第一外围电路的第三半导体结构。如图24A所示，第三半导体结构2496可以包括形成在具有单晶硅或多晶硅的第三半导体层2406上的第一外围电路2467。第一外围电路包括多个晶体管2461和2463。在一些实施方式中，晶体管2461可以是形成HV电路866的HV晶体管，并且晶体管2463可以是形成LV电路864的LV晶体管。晶体管2461和2463可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层2406中形成掺杂区域，其例如用作晶体管2461和2463的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层2406中形成隔离区域(例如STI)。在一些实施方式中，例如通过在HV晶体管2461的区域中沉积比在LV晶体管2463的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2463的区域中的氧化硅膜的部分，晶体管2461的栅极电介质的厚度与晶体管2463的栅极电介质的厚度不同。应当理解，制造晶体管2461和2463的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层2468形成在第三半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图24A所示，互连层2468可以形成在晶体管2461和2463上方。互连层2468可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管2461、2463形成电连接。在一些实施方式中，互连层2468包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2468中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2468还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图24A中所示的ILD层、键合层、互连和键合触点可以统称为互连层2468。
方法2300进行到操作2304，如图23所示，其中可以形成包括第二外围电路的第四半导体结构。如图24B所示，第四半导体结构2498可以包括形成在具有单晶硅或多晶硅的第四半导体层2408上的第二外围电路2487。如图24B所示，第二外围电路可以包括多个晶体管2481和2483。在一些实施方式中，晶体管2481可以是形成LV电路864的LV晶体管，并且晶体管2483可以是形成LLV电路862的LLV晶体管。晶体管2481和2483可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层2408中形成掺杂区域，例如，其用作晶体管2481和2483的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层2408中形成隔离区域(例如STI)。在一些实施方式中，例如通过在LV晶体管2481的区域中沉积比在LLV晶体管2483的区域中更厚的氧化硅膜，或通过回蚀刻沉积在LLV晶体管2483的区域中的氧化硅膜的部分，LV晶体管2481的栅极电介质的厚度与LLV晶体管2483的栅极电介质的厚度不同。应当理解，制造晶体管2481和2483的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层2488形成在第四半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图24B所示，互连层2488可以形成在晶体管2481和2483上方。互连层2488可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管2481、2483形成电连接。在一些实施方式中，互连层2488包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2488中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2488还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图24B中所示的ILD层、键合层、互连和键合触点可以统称为互连层2488。
方法2300进行到操作2306，如图23所示，其中可以在衬底的第一侧上形成包括NAND存储串的阵列的第一半导体结构。衬底可以包括由电介质间隔体层分隔的两个半导体层。在一些实施方式中，为了形成NAND存储串的阵列，在衬底的第一半导体层上形成第一存储堆叠体。
如图24C所示，衬底2499可以包括通过电介质间隔体层2401彼此隔离的第一半导体层2402和第二半导体层2404。在一些实施方式中，第一半导体层2402和第二半导体层2404可以具有任何适当的相同或不同半导体材料。在一些实施方式中，第一半导体层2402和第二半导体层2404可以包括单晶硅或多晶硅。在一些实施方式中，电介质间隔体层2401可以包括任何合适的电介质材料，例如氧化硅。在一些实施方式中，第一半导体层2402、第二半导体层2404和电介质间隔体层2401可以通过任何合适的薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。
如图24C所示，在第一半导体层2402上形成第一堆叠结构，例如包括交错的导电层和电介质层的第一存储堆叠体2427。为了形成第一存储堆叠体2427，在一些实施方式中，在第一半导体层2402上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未显示)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。然后，可以通过栅极替换工艺形成第一存储堆叠体2427，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第一存储堆叠体2427，而无需栅极替换工艺。在一些实施方式中，在第一存储堆叠体2427和半导体层2402之间形成包括氧化硅的焊盘氧化物层。
如图24C所示，NAND存储串2424形成在半导体层2402上方，每个NAND存储串垂直延伸穿过第一存储堆叠体2427以与半导体层2402接触。在一些实施方式中，形成NAND存储串2424的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过第一存储堆叠体2427(或电介质堆叠体)并进入半导体层2402的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应理解，制造NAND存储串2424的细节可以根据NAND存储串2424的沟道结构的类型(例如，图3A-3C中的底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C)而变化，因此，为便于描述，不作详细示出。
在一些实施方式中，互连层形成在第一半导体层上的NAND存储串的阵列上方。互连层可以包括一个或多个ILD层中的第一多个互连。如图24C所示，互连层2428形成在第一存储堆叠体2427和NAND存储串2424上方。互连层2428可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储串2424和/或半导体层2402进行电连接。在一些实施方式中，互连层2428包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2428中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2428还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图24C中所示的ILD层、键合层、互连和键合触点可以统称为互连层2428。
方法2300进行到操作2308，如图23所示，其中第一半导体结构和第四半导体结构以面对面的方式键合。键合可以包括混合键合。
如图24D所示，包括半导体层2408和形成在其上的部件(例如，穿过其形成的第二外围电路)的第四半导体结构2498可以被翻转。第四半导体结构2498的互连层2488中的面向下的键合层与第一半导体结构2492的互连层2428中的面向上的键合层键合，即，以面对面的方式键合，从而形成键合界面2407。互连层2428的键合层中的键合触点在键合界面2407处与互连层2488的键合层中的键合触点接触。在一些实施方式中，在键合之前，对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。
作为键合(例如，混合键合)的结果，键合界面2407的相对两侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层2428的键合层中的键合触点和互连层2488的键合层中的键合触点彼此对准并接触，使得存储堆叠体2427和穿过其形成的NAND存储串2424可以通过跨越键合界面1807键合的键合触点耦合到晶体管2481和2483。
方法2300进行到操作2310，如图23所示，其中，可以形成垂直穿透衬底的一个或多个贯穿触点。如图24E所示，包括第一半导体结构2492和第四半导体结构2498的键合结构可以被翻转，使得衬底2499面向上。在一些实施方式中，可以形成一个或多个贯穿触点2229，每个贯穿触点2229垂直延伸穿过衬底2499。贯穿触点2229可以均穿透半导体层2402和2404以及电介质间隔体层2401，并与互连层1828中的互连连接。贯穿触点2229可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)在半导体层2499中图案化出接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2300进行到操作2312，如图23所示，其中可以在衬底的第二侧上形成包括多栅极DFM单元的阵列的第二半导体结构。在一些实施方式中，为了形成多栅极DFM单元的阵列，在衬底的第二半导体层上形成第二存储堆叠体。
如图24F所示，在半导体层2404上形成第二堆叠结构，例如包括交错的导电层和电介质层的第二存储堆叠体2447。为了形成第二存储堆叠体2447，在一些实施方式中，在半导体层2404上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。然后，可以通过栅极替换工艺形成第二存储堆叠体2447，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第二存储堆叠体2447，而无需栅极替换工艺。在一些实施方式中，在第二存储堆叠体2447和半导体层2404之间形成包括氧化硅的焊盘氧化物层。
如图24F所示，在半导体层2404上方形成多个多栅极DFM单元2444，每个多栅极DFM单元垂直延伸穿过第二存储堆叠体2447以与半导体层2404接触。在一些实施方式中，形成多栅极DFM单元2444的制造工艺包括形成穿过第二存储堆叠体2447(或电介质堆叠体)的沟道孔，以使用干法蚀刻和/或湿法蚀刻(例如DRIE)暴露半导体层2404，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如电介质间隔体层和半导体层的一个或多个层填充沟道孔。
在一些实施方式中，在第三半导体层上的多栅极DFM单元的阵列上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图24F所示，互连层2448形成在第二存储堆叠体2447和多栅极DFM单元2444上方。互连层2444可以包括多个ILD层中的MEOL和/或BEOL的互连，以与多栅极DFM单元2444、贯穿触点2229和/或半导体层2404电连接。在一些实施方式中，互连层2448包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2448中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2448还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图24F中所示的ILD层、键合层、互连和键合触点可以统称为互连层2448。
方法2300进行到操作2314，如图23所示，其中第三半导体结构可以以面对面的方式键合到第二半导体结构。键合可以包括混合键合。
如图24G所示，包括半导体层2406和形成在其上的部件(例如，穿过其形成的第一外围电路)的第三半导体结构2496可以被翻转。第三半导体结构2496的互连层2468中的面向下的键合层与第二半导体结构2492的互连层2448中的面向上的键合层键合，即，以面对面的方式键合，从而形成键合界面2403。互连层2448的键合层中的键合触点在键合界面2403处与互连层2468的键合层中的键合触点接触。在一些实施方式中，在键合之前，对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。
作为键合(例如，混合键合)的结果，键合界面2403的相对两侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层2448的键合层中的键合触点和互连层2468的键合层中的键合触点彼此对准并接触，使得存储堆叠体2447和穿过其形成的多栅极DFM单元2444可以通过跨越键合界面2403键合的键合触点耦合到晶体管2461和2463。
方法2300进行到操作2316，如图23所示，其中可以形成一个或多个焊盘引出互连层。在一些实施方式中，可以在第四半导体结构上形成焊盘引出互连层。在一些其他实施方式中，可以在第三半导体结构上形成焊盘引出互连层。在一些其他实施方式中，可以在第四半导体结构上形成第一焊盘引出互连层，并且可以在第三半导体结构上形成第二焊盘引出互连层。
如图24H所示，在一些实施方式中，可以对第四半导体结构2498的半导体层2408执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合。可以形成一个或多个贯穿触点2489，每个贯穿触点2489垂直延伸穿过半导体层2408。贯穿触点2489可以耦合互连层2488中的互连。贯穿触点2489可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层2408的接触孔来形成。接触孔可以用导体(例如，Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。在半导体层2408上形成第一焊盘引出互连层2418。焊盘引出互连层2418可以包括形成在一个或多个ILD层中并与贯穿触点2489接触的互连，例如接触焊盘2419。接触焊盘2419可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图24H所示，在一些实施方式中，可以对第三半导体结构2496的半导体层2406执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合。可以形成一个或多个贯穿触点2469，每个贯穿触点2469垂直延伸穿过半导体层2406。贯穿触点2469可以耦合互连层2468中的互连。贯穿触点2469可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层2406的接触孔来形成。接触孔可以用导体(例如，Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。在半导体层2406上形成第二焊盘引出互连层2414。焊盘引出互连层2414可以包括形成在一个或多个ILD层中并与贯穿触点2469接触的互连，例如接触焊盘2415。接触焊盘2415可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
图25示出了根据本公开的一些方面的具有四个堆叠的半导体结构的示例性3D存储装置2500的截面侧视图的示意图。3D存储装置2500可以是图1C中的3D存储装置100C的示例。3D存储装置2500是包括在垂直方向(例如图25中的z方向)上的不同平面中彼此堆叠的四个半导体结构的键合芯片。
如图25所示，包括第一存储单元阵列(例如，3D NAND闪存单元阵列)的第一半导体结构2592可以形成在3D存储装置2500的一侧上，并且包括第二存储单元阵列的第二半导体结构2594(例如，3D DFM单元阵列)可以形成在3D存储装置2500的另一侧上。包括第一外围电路(例如，HV和LV电路)的第三半导体结构2596和包括第二外围电路(例如，LV和LLV电路)的第四半导体结构2598被夹在第一半导体结构2592和第二半导体结构2594之间。在一些实施方式中，第一半导体结构2592和第三半导体结构2596可以以面对背的方式键合，第二半导体结构2594和第四半导体结构2598可以以面对背的方式键合，而第三半导体结构2596和第四半导体结构2598可以以面对面的方式键合。
如图25所示，第一半导体结构2592可以包括具有半导体材料的半导体层2502。在一些实施方式中，半导体层2502是具有单晶硅或多晶硅的硅衬底。第一半导体结构2592可以包括第一存储单元阵列，例如半导体层2502上的NAND存储串2533的阵列。NAND存储串2533的源极可以与半导体层2502接触。在一些实施方式中，NAND存储串2533垂直设置在键合界面2503和半导体层2504之间。根据一些实施方式，每个NAND存储串2533垂直延伸穿过多个对，每对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如存储堆叠体2527。存储堆叠体2527可以是图3A–3C中的存储堆叠体304的示例，并且存储堆叠体2527中的导电层和电介质层可以分别是存储堆叠体304中的栅极导电层306和电介质层308的示例。根据一些实施方式，存储堆叠体2528中的交错导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储堆叠体2527的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层2502中。
在一些实施方式中，每个NAND存储串2533是“电荷捕获”类型的NAND存储串，包括本文公开的任何合适的沟道结构，例如底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C，如上文关于图3A–3C详细描述的。应当理解，NAND存储串2533不限于“电荷捕获”类型的NAND存储串，并且在其他示例中可以是“浮栅”类型的NAND存储串。
如图25所示，第一半导体结构2592还可以包括位于NAND存储串2533上方并与NAND存储串2533接触的互连层2528，以将电信号传输到NAND存储串2533和从NAND存储串2532传输电信号。互连层2528可以包括多个互连(本文中也称为“触点”)，包括横向线和过孔。如本文所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2528中的互连还包括局部互连，例如位线触点和字线触点。互连层2528还可以包括一个或多个ILD，其中可以形成横向线和过孔。互连层2528中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2528中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施方式中，互连层2528中的互连包括W，其在导电金属材料中具有相对较高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
如图25所示，第一半导体结构2592还可以包括垂直延伸穿过半导体层2502的一个或多个贯穿触点2529。在一些实施方式中，贯穿触点2529将互连层2528中的互连耦合到接触焊盘2515。贯穿触点2529可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2529包括W。在一些实施方式中，贯穿触点2529包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2502电分离。取决于半导体层2502的厚度，贯穿触点2529可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
如图25所示，第二和第四半导体结构2594和2598被翻转。因此，在关于第二和第四半导体结构2594和2598的描述中，诸如“上”、“上方”、“下方”等一些空间术语可以是颠倒的。第二半导体结构2594可以包括具有半导体材料(例如单晶硅或多晶硅)的半导体层2504。第二半导体结构2594可以包括第二存储单元阵列，例如半导体层2504上的多栅极DFM单元2544的阵列。在一些实施方式中，每个多栅极DFM单元2544可以指代上面结合图6A和图6B描述的DFM存储单元600A/600B，并且多栅极DFM单元的阵列可以指代上面结合图7描述的DFM存储阵列700。多栅极DFM单元2544的源极可以与半导体层2504接触。在一些实施方式中，多栅极DFM单元2544垂直设置在键合界面2507和半导体层2504之间。根据一些实施方式，每个多栅极DFM单元2544垂直延伸穿过存储堆叠体2547，存储堆叠体2547包括多个对，每对包括导电层和电介质层。根据一些实施方式，交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极。导电层的栅电极可以作为字线或板线横向延伸，终止于存储堆叠体2547的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层2504中。
如图25所示，第二半导体结构2594还可以包括位于多栅极DFM单元2544上方并与之接触的互连层2548，以将电信号传输到多栅极DFM单元2544和从多栅极DFM单元2544传输电信号。互连层2548可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2548中的互连还包括局部互连，例如位线连接、字线连接、板线连接和/或源极线连接。互连层2548还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层2548中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2548中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图25所示，第二半导体结构2594还可以包括垂直延伸穿过半导体层2504的一个或多个贯穿触点2549。在一些实施方式中，贯穿触点2549将互连层2548中的互连耦合到接触焊盘2519。贯穿触点2549可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。在一些实施方式中，贯穿触点2549包括W。在一些实施方式中，贯穿触点2549包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2504电分离。取决于半导体层2504的厚度，贯穿触点2549可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
第三半导体结构2596可以在键合界面2503处以背对面的方式键合在第一半导体结构2592的顶部上。第三半导体层2596可以包括具有半导体材料的半导体层2506。在一些实施方式中，半导体层2506是从硅衬底或SOI衬底转移并通过转移键合附接到第一半导体结构2592的顶表面的单晶硅或多晶硅层。在一些实施方式中，作为转移键合的结果，键合界面2503垂直地设置在互连层2528和半导体层2506之间，转移键合将半导体层2506从另一衬底转移并将半导体层2506键合到第一半导体结构2592上，如下文详细描述的。在一些实施方式中，键合界面2503是互连层2528和半导体层2506相遇并键合的地方。实际上，键合界面2503可以是具有一定厚度的层，其包括第一半导体结构2592的互连层2528的顶表面和第三半导体结构2596的半导体层2506的底表面。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面2503和半导体层2506之间和/或键合界面2503和互连层2528之间，以便于半导体层2506到互连层2528上的转移键合。因此，可以理解，在一些示例中，键合界面2503可以包括(多个)电介质层的表面。
如图25所示，第三半导体结构2596还可以包括位于半导体层2506上方并与半导体层2507接触的装置层2567。在一些实施方式中，装置层2567包括第一外围电路2561和第二外围电路2563。第一外围电路2561可以包括HV电路866，例如驱动电路，并且第二外围电路2563可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第一外围电路2561包括与半导体层2506接触的多个HV晶体管，并且第二外围电路2563包括与半导体层2506接触的多个LV晶体管。在一些实施方式中，每个HV晶体管或LV晶体管包括栅极电介质，并且由于施加到HV晶体管的电压高于施加到LV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LV晶体管(例如，在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区域(例如，HV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层2506上或中。
在一些实施方式中，第三半导体结构2596还包括在装置层2567上方的互连层2568，以向外围电路2561和2563传输电信号，以及从外围电路2561和2563传输电信号。如图25所示，互连层2568可以垂直地位于键合界面2505和装置层2567(包括外围电路2561和2563的HV晶体管和LV晶体管)之间。互连层2568可以包括多个互连，例如MEOL互连和BEOL互连。互连层2568中的互连可以耦合到装置层2567中的外围电路2561和2563的HV晶体管和LV晶体管。互连层2568还可以包括一个或多个ILD层，其中可以形成横向线和过孔。也就是说，互连层2568可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层2567中的装置通过互连层2568中的互连彼此耦合。例如，外围电路2561可以通过互连层2568耦合到外围电路2563。互连层2568中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层2568中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。互连层2568还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。
如图25所示，第三半导体结构2596还可以包括垂直延伸穿过半导体层2506的一个或多个贯穿触点2569。在一些实施方式中，贯穿触点2569将互连层2568中的互连耦合到互连层2528中的互连，以在第三半导体结构2596和第一半导体结构2592之间跨越键合界面2503形成电连接。贯穿触点2569可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2569包括W。在一些实施方式中，贯穿触点2569包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2506电分离。取决于半导体层2506的厚度，贯穿触点2569可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
第四半导体结构2598可以在键合界面2507处以背对面的方式键合在第二半导体结构2596的顶部上。第四半导体层2598可以包括具有半导体材料的半导体层2508。在一些实施方式中，半导体层2508是从硅衬底或SOI衬底转移并通过转移键合附接到第二半导体结构2594的顶表面的单晶硅或多晶硅的层。在一些实施方式中，作为转移键合的结果，键合界面2507垂直地设置在互连层2548和半导体层2508之间，转移键合将半导体层2508从另一衬底转移并将半导体层2508键合到第二半导体结构2594上，如下文详细描述的。在一些实施方式中，键合界面2507是互连层2548和半导体层2508相遇并键合的地方。实际上，键合界面2507可以是具有一定厚度的层，其包括第二半导体结构2594的互连层2548的顶表面和第四半导体结构2598的半导体层2508的底表面。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面2507和半导体层2508之间和/或键合界面2507和互连层2548之间，以便于半导体层2508到互连层2548上的转移键合。因此，可以理解，在一些示例中，键合界面2507可以包括(多个)电介质层的表面。
第四半导体结构2598可以包括位于半导体层2508上方并与半导体层2508接触的装置层2587。在一些实施方式中，装置层2587包括第三外围电路2581和第四外围电路2583。第三外围电路2581可以包括LLV电路862，例如I/O电路，并且第四外围电路2583可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第三外围电路2581包括多个LLV晶体管，并且第四外围电路2583也包括多个LV晶体管。在一些实施方式中，每个LLV和LV晶体管包括栅极电介质，并且由于施加到LLV晶体管的电压低于施加到LV晶体管的电压，LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度小于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。LLV晶体管和LV晶体管的沟槽隔离(例如，STI)和掺杂区域(例如，阱、源极和漏极)也可以形成在半导体层2508上或中。
此外，施加到第三和第四半导体结构2596和2598中的不同HV晶体管、LV晶体管和LLV晶体管的不同电压可能导致第二和第三半导体结构2596和2598之间的装置尺寸的差异。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度。在一些实施方式中，由于操作电压相同，第四半导体结构2598中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度与第三半导体结构2596中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，其中形成HV晶体管(例如，在HV电路866中)的半导体层2506的厚度大于其中形成LLV晶体管(例如，在LLV电路862中)的半导体层2508的厚度。
如图25所示，第四半导体结构2598还可以包括在装置层2587上方的互连层2588，页将电信号传输到外围电路2581和2583，以及从外围电路2581和2583传输电信号。如图25所示，装置层2587(包括外围电路2581和2583的HV晶体管和LV晶体管)可以垂直地位于键合界面2507和互连层2588之间。互连层2588可以包括耦合到装置层2587中的外围电路2581的HV晶体管和外围电路2583的LV晶体管的多个互连。互连层2588还可以包括一个或多个ILD层，其中可以形成互连。也就是说，互连层2588可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层2587中的装置通过互连层2588中的互连彼此耦合。例如，外围电路2581可以通过互连层2588耦合到外围电路2583。互连层2588中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层2588中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
互连层2588还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。如图25所示，第三半导体结构2596可以在键合界面2505处以面对面的方式键合到第四半导体结构2598。也就是说，第三半导体结构2596的互连层2568的键合层可以键合到第四半导体结构2598的互连层2588的键合层。互连层2568的键合层中的键合触点可以在键合界面2505处与互连层2588的键合层中的键合触点接触。因此，跨越键合界面2505的多个键合触点可以在相邻的半导体结构2596和2598之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，(多个)电介质层(例如，氧化硅层)垂直地形成在键合界面2505和互连层2568、2588的键合层之间。因此，可以理解，在一些示例中，键合界面2505可以包括(多个)电介质层的表面。
如图25所示，第四半导体结构2598还可以包括垂直延伸穿过半导体层2508的一个或多个贯穿触点2589。在一些实施方式中，贯穿触点2589将互连层2588中的互连耦合到互连层2568中的互连，以在第二和第四半导体结构2594和2596之间跨越键合界面2507形成电连接。贯穿触点2589可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2589包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2508电分离。取决于半导体层2508的厚度，贯穿触点2589可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
此外，如图25所示，3D存储装置2500还可以包括一个或多个焊盘引出互连层，其用于焊盘引出目的，即，使用其上可以焊接键合线的接触焊盘与外部装置互连。在图25所示的一些实施方式中，第一半导体结构2592可以在3D存储装置2500的一侧上包括第一焊盘引出互连层2514，并且第二半导体结构2594可以在3D存储装置2500的另一侧上包括第二焊盘引出互连层2518。第一焊盘引出互连层2514可以形成在半导体层2502上方并与半导体层2502接触。第一焊盘引出互连层2514可以包括在一个或多个ILD层中并且与穿透半导体层2502的贯穿触点2529电连接的互连，例如接触焊盘2515。第二焊盘引出互连层2518可以形成在半导体层2504上方并与半导体层2504接触。第二焊盘引出互连层2518可以包括在一个或多个ILD层中并且与穿透半导体层2504的贯穿触点2549电连接的互连，例如，接触焊盘2519。在一些实施方式中，焊盘引出互连层2514和2519中的互连可以在3D存储装置2500和外部装置之间传输电信号，例如，用于焊盘引出目的。在图25中未示出的一些实施方式中，可以省略焊盘引出互连层2514和2519中的一个。
结果，第三和第四半导体结构2596和2598中的外围电路2561、2563、2581和2583可以通过各种互连结构(包括互连层2588、2568、2548和2528以及贯穿触点2589和2569)耦合到第一半导体结构2592中的NAND存储串2533和第二半导体结构2594中的多栅极DFM单元2544。此外，3D存储装置2500中的外围电路2581、2583、2561和2563以及NAND存储串2533和多栅极DFM单元2544可以通过焊盘引出互连层2514、2519和贯穿触点2529、2549进一步耦合到外部装置。
图26示出了根据本公开的一些方面的用于形成图25所示的3D存储装置2500的方法2600的流程图。图27A-27H示出了根据本公开的一些方面的在如图26所示的方法2600的制造工艺的某些阶段的3D存储装置2500。应当理解，方法2600中所示的操作不是穷尽的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图26所示不同的顺序执行。
参考图26，方法2600开始于操作2602，其中可以形成包括设置在第一半导体层上的NAND存储串的阵列的第一半导体结构。第一半导体层可以是具有单晶硅或多晶硅的硅衬底。在一些实施方式中，为了形成NAND存储串的阵列，在第一半导体层上形成第一存储堆叠体。
如图27A所示，在半导体层2702(例如，硅衬底)上形成第一堆叠结构，例如包括交错的导电层和电介质层的第一存储堆叠体2727。为了形成第一存储堆叠体2727，在一些实施方式中，在半导体层2702上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。然后，可以通过栅极替换工艺形成第一存储堆叠体2727，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第一存储堆叠体2727，而无需栅极替换工艺。在一些实施方式中，在第一存储堆叠体2727和半导体层2702之间形成包括氧化硅的焊盘氧化物层。
如图27A所示，NAND存储串2733形成在半导体层2702上方，每个NAND存储串垂直延伸穿过第一存储堆叠体2727以与半导体层2702接触。在一些实施方式中，形成NAND存储串2733的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过第一存储堆叠体2727(或电介质堆叠体)并进入半导体层2702的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应当理解，制造NAND存储串2733的细节可以根据NAND存储串2733的沟道结构的类型(例如，图3A-3C中的底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层形成在第一半导体层上的NAND存储串的阵列上方。互连层可以包括一个或多个ILD层中的第一多个互连。如图27A所示，互连层2728形成在第一存储堆叠体2727和NAND存储串2733上方。互连层2728可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储串2733和/或半导体层2702进行电连接。在一些实施方式中，互连层2728包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2728中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图27A中所示的ILD层和互连可以统称为互连层2728。
参考图26，方法2600进行到操作2604，其中可以形成包括设置在第二半导体层上的多栅极DFM单元的阵列的第二半导体结构。在一些实施方式中，为了形成多栅极DFM单元的阵列，在第二半导体层上形成第二存储堆叠体。
如图27B所示，在半导体层2704(例如，硅衬底)上形成第二堆叠结构，例如包括交错的导电层和电介质层的第二存储堆叠体2747。为了形成第二存储堆叠体2727，在一些实施方式中，在半导体层2704上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示出)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。然后，可以通过栅极替换工艺形成第二存储堆叠体2747，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第二存储堆叠体2747，而无需栅极替换工艺。在一些实施方式中，在第二存储堆叠体2747和半导体层2704之间形成包括氧化硅的焊盘氧化物层。
如图27B所示，在半导体层2704上方形成多个多栅极DFM单元2744，其中每个多栅极DFM单元垂直延伸穿过第二存储堆叠体2747以与半导体层2704接触。在一些实施方式中，形成多栅极DFM单元2744的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过第二存储堆叠体2747(或电介质堆叠体)的沟道孔以暴露半导体层2704，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如电介质间隔体层和半导体层的一个或多个层填充沟道孔。
在一些实施方式中，在第二半导体层上的多栅极DFM单元上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图27B所示，互连层2748形成在第二存储堆叠体2747和多栅极DFM单元2744上方。互连层2748可以包括多个ILD层中的MEOL和/或BEOL的互连，以与多栅极DFM单元2744和/或半导体层2704进行电连接。在一些实施方式中，互连层2748包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2748中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图27B中所示的ILD层和互连可以统称为互连层2748。
方法2600进行到操作2606，如图26所示，其中在NAND存储串的阵列上方形成第三半导体层。第三半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第三半导体层，以面对面的方式键合第三衬底和第一半导体结构2792，并且减薄第三衬底以留下第三半导体结构。键合可以包括转移键合。第三衬底可以是具有单晶硅或多晶硅的硅衬底。
如图27C所示，在互连层2728和NAND存储串2733上方形成半导体层2706，例如单晶硅层或多晶硅层。半导体层2706可以附接在互连层2728上方，以在半导体层2706和互连层2728之间垂直地形成键合界面2703。在一些实施方式中，为了形成半导体层2706，使用转移键合将第三硅衬底(图27C中未示出)和第一半导体结构2792以面对面的方式键合(使形成在半导体层2702上的部件(例如NAND存储串2733)面向第三硅衬底)，从而形成键合界面2703。然后可以使用任何合适的工艺来减薄第三硅衬底，以使半导体层2706附接在互连层2728上方。各种转移键合工艺的细节在上文中关于图31A-31D和图32A-32D进行了描述，并且因此，为了便于描述，不再重复。
方法2600进行到操作2608，如图26所示，其中在多栅极DFM单元的阵列上方形成第四半导体层。第四半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第四半导体层，以面对面的方式键合第四衬底和第二半导体结构2794，并且减薄第四衬底以留下第四半导体层。键合可以包括转移键合。第四衬底可以是具有单晶硅或多晶硅的硅衬底。
如图27D所示，在互连层2748和多栅极DFM单元2744上方形成半导体层2708，例如单晶硅层或多晶硅层。半导体层2708可以附接在互连层2748上方，以在半导体层2708和互连层2748之间垂直地形成键合界面2707。在一些实施方式中，为了形成半导体层2708，使用转移键合将第四硅衬底(图27D中未示出)和第二半导体结构2794以面对面的方式键合(使形成在半导体层2704上的部件(例如多栅极DFM单元2744)面向第四硅衬底)，从而形成键合界面2707。然后可以使用任何合适的工艺来减薄第四硅衬底，以使半导体层2708附接在互连层2748上方。各种转移键合工艺的细节在上文中关于图31A-31D和图32A-32D进行了描述，并且因此，为了便于描述，不再重复。
参考图26，方法2600进行到操作2610，其中在第三半导体层上形成第一外围电路。如图27E所示，包括多个晶体管2761和2763的第一外围电路2767可以形成在具有单晶硅或多晶硅的半导体层2706上。在一些实施方式中，晶体管2761可以是形成HV电路866的HV晶体管，并且晶体管2763可以是形成LV电路864的LV晶体管。晶体管2761和2763可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层2706中形成掺杂区域，其例如用作晶体管2761和2763的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层2706中形成隔离区域(例如，STI)。在一些实施方式中，例如，通过在HV晶体管2761的区域中沉积比在LV晶体管2763的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管2763的区域中的氧化硅膜的部分，晶体管2761的栅极电介质的厚度与晶体管2763的栅极电介质的厚度不同。可以理解的是，制造晶体管2761和2763的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，并且因此为了便于描述而不再详述。
在一些实施方式中，互连层2768形成在第三半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图27E所示，互连层2768可以形成在晶体管2761和2763上方。互连层2768可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管2761、2763形成电连接。在一些实施方式中，互连层2768包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2768中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2768还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图27E中所示的ILD层、键合层、互连和键合触点可以统称为互连层2768。
在一些实施方式中，形成穿透第三半导体层的贯穿触点。如图27E中所示，可以形成一个或多个贯穿触点2769，每个贯穿触点垂直延伸穿过半导体层2706。贯穿触点2769可以耦合互连层2768和2728中的互连。贯穿触点2769可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层2706的接触孔来形成。接触孔可以用导体(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2600进行到操作2612，如图26所示，其中在第四半导体层上形成第二外围电路。如图27F所示，包括多个晶体管2781和2783的第二外围电路2787可以形成在具有单晶硅或多晶硅的半导体层2708上。在一些实施方式中，晶体管2781可以是形成LV电路864的LV晶体管，并且晶体管2783可以是形成LLV电路862的LLV晶体管。晶体管2781和2783可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层2708中形成掺杂区域，其例如用作晶体管2781和2783的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层2708中形成隔离区域(例如，STI)。在一些实施方式中，例如，通过在LV晶体管2781的区域中沉积比在LLV晶体管2783的区域中更厚的氧化硅膜，或通过回蚀刻沉积在LLV晶体管2783的区域中的氧化硅膜的部分，LV晶体管2781的栅极电介质的厚度与LLV晶体管2783的栅极电介质的厚度不同。可以理解的是，制造晶体管2781和2783的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，并且因此为了便于描述而不再详述。
在一些实施方式中，互连层2788形成在半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图27F所示，互连层2788可以形成在晶体管2781和2783上方。互连层2788可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管2781和2783形成电连接。在一些实施方式中，互连层2788包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层2788中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。在一些实施方式中，互连层2788还可以包括键合层，该键合层包括多个导电键合触点和电隔离所述键合触点的电介质，其可以例如用于如下详细描述的混合键合。图27F中所示的ILD层、键合层、互连和键合触点可以统称为互连层2768。
在一些实施方式中，形成穿透第三半导体层的贯穿触点。如图27F所示，可以形成一个或多个贯穿触点2789，每个贯穿触点垂直延伸穿过半导体层2708。贯穿触点2789可以耦合互连层2788和2748中的互连。贯穿触点2789可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层2708的接触孔来形成。接触孔可以用导体(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2600进行到操作2614，如图26所示，其中包括第二和第四半导体结构的所形成的结构可以以面对面的方式键合到包括第一和第三半导体结构的所形成的结构。键合可以包括混合键合。
如图27G所示，包括第二和第四半导体结构2794和2798的所形成的结构可以被翻转，并且键合到包括第一和第三半导体结构2792和2796的所形成的结构。也就是说，第四半导体结构2798的互连层2788中的面向下的键合层与第三半导体结构2796的互连层2768中的面向上的键合层键合，即，以面对面的方式键合，从而形成键合界面2705。互连层2788的键合层中的键合触点在键合界面2705处与互连层2768的键合层中的键合触点接触。在一些实施方式中，在键合之前，对键合表面施加处理工艺，例如等离子体处理、湿法处理和/或热处理。
作为键合(例如，混合键合)的结果，键合界面2705的相对两侧上的键合触点可以相互混合。根据一些实施方式，在键合之后，互连层2788的键合层中的键合触点和互连层2768的键合层中的键合触点彼此对准并接触，使得形成在第二和第四半导体结构2794和2798中的装置(例如，多栅极DFM单元2744、晶体管2781和2783)和形成在第一和第三半导体结构2792和2796中的装置(例如，NAND存储器串2733、晶体管2761和2763)可以通过跨越键合界面2705键合的键合触点而耦合。
方法2600进行到操作2616，如图26所示，其中可以形成一个或多个焊盘引出互连层。在一些实施方式中，可以在第二半导体结构上方形成焊盘引出互连层。在一些其他实施方式中，可以在第一半导体结构下方形成焊盘引出互连层。在一些其他实施方式中，可以在第二半导体结构上方形成第一焊盘引出互连层，并且可以在第一半导体结构下方形成第二焊盘引出互连层。
如图27H所示，在一些实施方式中，可以对第二半导体结构2794的半导体层2704执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合。可以形成一个或多个贯穿触点2749，每个贯穿触点垂直延伸穿过半导体层2704。贯穿触点2749可以耦合互连层2748中的互连。贯穿触点2749可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层2704的接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。在半导体层2704上形成第一焊盘引出互连层2718。焊盘引出互连层2718可以包括形成在一个或多个ILD层中并与贯穿触点2749接触的互连，例如接触焊盘2719。接触焊盘2719可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图27H所示，在一些实施方式中，可以对第一半导体结构2792的半导体层2702执行减薄工艺，例如晶圆研磨、干法蚀刻、湿法蚀刻、CMP和/或其任何组合。可以形成一个或多个贯穿触点2729，每个贯穿触点2729垂直延伸穿过半导体层2702。贯穿触点2729可以耦合互连层2728中的互连。贯穿触点2729可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层2702的接触孔来形成。接触孔可以用导体材料(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。在半导体层2702上形成第二焊盘引出互连层2714。焊盘引出互连层2714可以包括形成在一个或多个ILD层中并与贯穿触点2729接触的互连，例如接触焊盘2715。接触焊盘2715可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
图28示出了根据本公开的一些方面的具有四个堆叠的半导体结构的示例性3D存储装置2800的横截面侧视图的示意图。3D存储装置2800可以是图1B中的3D存储装置100B的示例。3D存储装置2800是包括在垂直方向(例如图28中的z方向)上的不同平面中彼此堆叠的四个半导体结构的键合芯片。
如图28所示，包括第一存储单元阵列(例如，3D NAND闪存单元阵列)的第一半导体结构2892和包括第二存储单元阵列(例如，3D DFM单元阵列)的第二半导体结构2894可以夹在包括第一外围电路(例如，HV和LV电路)的第三半导体结构2896和包括第二外围电路(例如，LV和LLV电路)的第四半导体结构2898之间。也就是说，第三半导体结构2896可以位于3D存储装置2800的一侧上，并且第四半导体结构2898可以位于3D存储装置2800的另一侧上。在一些实施方式中，第一半导体结构2892和第三半导体结构2896可以以面对背的方式键合，第二半导体结构2894和第四半导体结构2898可以以面对背的方式键合，而第一半导体结构2892和第二半导体结构2894可以以背对背的方式键合。
如图28所示，第一半导体结构2892可以包括具有半导体材料的半导体层2802。在一些实施方式中，半导体层2802是具有单晶硅或多晶硅的硅衬底。第一半导体结构2892可以包括第一存储单元阵列，例如半导体层2802上的NAND存储串2833的阵列。NAND存储串2833的源极可以与半导体层2802接触。在一些实施方式中，NAND存储串2833垂直设置在键合界面2803和半导体层2802之间。根据一些实施方式，每个NAND存储串2833垂直延伸穿过多个对，每对包括导电层和电介质层。堆叠和交错的导电层和电介质层在本文中也称为堆叠结构，例如，存储堆叠体2827。存储堆叠体2827可以是图3A-3C中的存储堆叠体304的示例，并且存储堆叠体2827中的导电层和电介质层可以分别是存储堆叠体304中的栅极导电层306和电介质层308的示例。根据一些实施方式，存储堆叠体2827中的交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极(栅极线)。导电层的栅电极可以作为字线横向延伸，终止于存储堆叠体2827的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层2802中。
在一些实施方式中，每个NAND存储串2833是“电荷捕获”类型的NAND存储串，包括本文公开的任何合适的沟道结构，例如底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C，如上文关于图3A-3C详细描述的。应当理解，NAND存储串2833不限于“电荷捕获”类型的NAND存储串，并且在其他示例中可以是“浮栅”类型的NAND存储串。
如图28所示，第一半导体结构2892还可以包括位于NAND存储串2833上方并与NAND存储串2833接触的互连层2828，以将电信号传输到NAND存储串2833和从NAND存储串2833传输电信号。互连层2828可以包括多个互连(本文中也称为“触点”)，其包括横向线和过孔。如本文所使用的，术语“互连”可以广泛地包括任何合适类型的互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2828中的互连还包括局部互连，例如位线触点和字线触点。互连层2828还可以包括一个或多个ILD，其中可以形成横向线和过孔。互连层2828中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层2828中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低介电常数(低k)电介质或其任何组合。在一些实施方式中，互连层2828中的互连包括W，其在导电金属材料中具有相对较高的热预算(与高温工艺兼容)和良好的质量(较少的缺陷，例如空隙)。
如图28所示，第一半导体结构2892还可以包括一个或多个垂直延伸穿过半导体层2802的贯穿触点2829。在一些实施方式中，贯穿触点2829将互连层2828中的互连耦合到第二半导体结构2894的贯穿触点2849。贯穿触点2829可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2829包括W。在一些实施方式中，贯穿触点2829包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2802电分离。取决于半导体层2802的厚度，贯穿触点2829可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
如图28所示，第二和第四半导体结构2894和2898被翻转。因此，在关于第二和第四半导体结构2894和2898的描述中，诸如“上”、“上方”、“下方”等的一些空间术语可能是颠倒的。第二半导体结构2894可以包括具有半导体材料(例如单晶硅或多晶硅)的半导体层2804。第二半导体结构2894可以包括第二存储单元阵列，例如半导体层2504上的多栅极DFM单元2844的阵列。在一些实施方式中，每个多栅极DFM单元2844可以指代上面结合图6A和图6B描述的DFM存储单元600A/600B，并且多栅极DFM单元的阵列可以指代上面结合图7描述的DFM存储阵列700。多栅极DFM单元2844的源极可以与半导体层2804接触。在一些实施方式中，多栅极DFM单元2844垂直设置在键合界面2807和半导体层2804之间。根据一些实施方式，每个多栅极DFM单元2844垂直延伸穿过存储堆叠体2847，存储堆叠体2587包括多个对，每对包括导电层和电介质层。根据一些实施方式，交错的导电层和电介质层在垂直方向上交替。每个导电层可以包括由粘合层和栅极电介质层包围的栅电极。导电层的栅电极可以作为字线或板线横向延伸，终止于存储堆叠体2847的一个或多个阶梯结构。应当理解，在一些示例中，沟槽隔离和掺杂区域(未示出)也可以形成在半导体层2804中。
如图28所示，第二半导体结构2894还可以包括位于多栅极DFM单元2844上方并与多栅极DFM单元2844接触的互连层2848，以向多栅极DFM单元2844传输电信号，并从多栅极DFM单元2844传输电信号。互连层2848可以包括多个互连，例如MEOL互连和BEOL互连。在一些实施方式中，互连层2848中的互连还包括局部互连，例如位线连接、字线连接、板线连接和/或源极线连接。互连层2848还可以包括一个或多个层间电介质(ILD)层，其中可以形成横向线和过孔。互连层2848中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。互连层1048中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图28所示，第二半导体结构2894还可以包括垂直延伸穿过半导体层2804的一个或多个贯穿触点2849。在一些实施方式中，贯穿触点2849将互连层2848中的互连耦合到第一半导体结构2892的贯穿触点2829。贯穿触点2829可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2849包括W。在一些实施方式中，贯穿触点2849包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2804电分离。取决于半导体层2804的厚度，贯穿触点2849可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
如图28所示，键合层2824可以位于第一半导体结构2892和第二半导体结构2894之间。键合层2824可以包括多个导电键合触点和电隔离所述键合触点的电介质，其可以用于混合键合。第一半导体结构2892可以在键合界面2805处以背对背的方式键合到第二半导体结构2894。附接在第一半导体结构2802的第一半导体层2802上的第一键合子层可以键合到附接在第二半导体层2894的第二半导体层2804上的第二键合子层。第一键合子层中的键合触点和/或贯穿触点可以在键合界面2805处与第二键合子层的键合触点或贯穿触点接触。结果，跨越键合界面2805的多个键合触点和/或贯穿触点可以在相邻的半导体结构2892和2894之间形成直接的短距离(例如，微米级)电连接。在一些实施方式中，形成(多个)电介质层(例如，氧化硅层)以隔离键合触点和/或贯穿触点2829、2849。因此，可以理解，在一些示例中，键合界面2805可以包括(多个)电介质层的表面。
第三半导体结构2896可以在键合界面2803处以背对面的方式键合在第一半导体结构2892的顶部上。第三半导体结构2896可以包括具有半导体材料的半导体层2806。在一些实施方式中，半导体层2806是从硅衬底或SOI衬底转移并通过转移键合附接到第一半导体结构2892的顶表面的单晶硅或多晶硅层。在一些实施方式中，作为转移键合的结果，键合界面2803垂直地设置在互连层2828和半导体层2806之间，转移键合将半导体层2806从另一衬底转移并将半导体层28006键合到第一半导体结构2892上，如下文详细描述的。在一些实施方式中，键合界面2803是互连层2828和半导体层2806相遇并键合的地方。实际上，键合界面2803可以是具有一定厚度的层，其包括第一半导体结构2892的互连层2828的顶表面和第三半导体结构2896的半导体层2806的底表面。在一些实施方式中，在键合界面2803和半导体层2806之间和/或在键合界面2803和互连层2828之间垂直地形成(多个)电介质层(例如，氧化硅层)，以便于半导体层2806到互连层2828上的转移键合。因此，可以理解的是，在一些示例中键合界面2803可以包括(多个)电介质层的表面。
如图28所示，第三半导体结构2896还可以包括位于半导体层2806上方并与半导体层2806接触的装置层2867。在一些实施方式中，装置层2867包括第一外围电路2861和第二外围电路2863。第一外围电路2861可以包括HV电路866，例如驱动电路，并且第二外围电路2863可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第一外围电路2861包括与半导体层2806接触的多个HV晶体管，并且第二外围电路2863包括与半导体层2806接触的多个LV晶体管。在一些实施方式中，每个HV晶体管或LV晶体管包括栅极电介质，并且由于施加到HV晶体管的电压高于施加到LV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LV晶体管(例如，在LV电路864中)的栅极电介质的厚度。沟槽隔离(例如，STI)和掺杂区域(例如，HV晶体管和LV晶体管的阱、源极和漏极)也可以形成在半导体层2806上或中。
在一些实施方式中，第三半导体结构2896还包括在装置层2867上方的互连层2868，以向外围电路2861和2863传输电信号，以及从外围电路2861和2863传输电信号。如图28所示，互连层2868可以垂直地位于键合界面2805和装置层2867(包括外围电路2861和2863的HV晶体管和LV晶体管)之间。互连层2868可以包括多个互连，例如MEOL互连和BEOL互连。互连层2868中的互连可以耦合到装置层2867中的外围电路2861和2863的HV晶体管和LV晶体管。互连层2868还可以包括一个或多个ILD层，其中可以形成横向线和过孔。也就是说，互连层2868可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层2867中的装置通过互连层2868中的互连彼此耦合。例如，外围电路2861可以通过互连层2868耦合到外围电路2863。互连层2866中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层2868中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图28所示，第三半导体结构2896还可以包括垂直延伸穿过半导体层2806的一个或多个贯穿触点2869。在一些实施方式中，贯穿触点2869将互连层2868中的互连耦合到互连层2828中的互连，以在第三半导体结构2896和第一半导体结构2892之间跨越键合界面2803形成电连接。贯穿触点2869可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2869包括W。在一些实施方式中，贯穿触点2869包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2806电分离。取决于半导体层2806的厚度，贯穿触点2869可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
第四半导体结构2898可以在键合界面2807处以背对面的方式键合在第二半导体结构2896的顶部上。第四半导体结构2898可以包括具有半导体材料的半导体层2808。在一些实施方式中，半导体层2808是从硅衬底或SOI衬底转移并通过转移键合附接到第二半导体结构2894的顶表面的单晶硅或多晶硅的层。在一些实施方式中，作为转移键合的结果，键合界面2807垂直设置在互连层2848和半导体层2808之间，转移键合将半导体层2808从另一衬底转移并将半导体层2508键合到第二半导体结构2894上，如下文详细描述的。在一些实施方式中，键合界面2807是互连层2848和半导体层2808相遇并键合的地方。实际上，键合界面2807可以是具有一定厚度的层，其包括第二半导体结构2894的互连层2848的顶表面和第四半导体结构2898的半导体层2808的底表面。在一些实施方式中，在键合界面2807和半导体层2808之间和/或在键合界面2807和互连层2848之间垂直地形成(多个)电介质层(例如，氧化硅层)，以便于半导体层2808到互连层2848上的转移键合。因此，可以理解的是，在一些示例中，键合界面2807可以包括(多个)电介质层的表面。
第四半导体结构2898可以包括位于半导体层2808上方并与半导体层2808接触的装置层2887。在一些实施方式中，装置层2887包括第三外围电路2881和第四外围电路2883。第三外围电路2881可以包括LLV电路862，例如I/O电路，并且第四外围电路2883可以包括LV电路864，例如页缓冲器电路和逻辑电路。在一些实施方式中，第三外围电路2881包括多个LLV晶体管，并且第四外围电路2883也包括多个LV晶体管。在一些实施方式中，每个LLV和LV晶体管包括栅极电介质，并且由于施加到LLV晶体管的电压低于施加到LV晶体管的电压，LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度小于LV晶体管(例如在LV电路864中)的栅极电介质的厚度。LLV晶体管和LV晶体管的沟槽隔离(例如，STI)和掺杂区域(例如，阱、源极和漏极)也可以形成在半导体层2808上或中。
此外，施加到第三和第四半导体结构2896和2898中的不同HV晶体管、LV晶体管和LLV晶体管的不同电压可能导致第二和第三半导体结构2896和2898之间的装置尺寸的差异。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，HV晶体管(例如，在HV电路866中)的栅极电介质的厚度大于LLV晶体管(例如，在LLV电路862中)的栅极电介质的厚度。在一些实施方式中，由于操作电压相同，第四半导体结构2898中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度与第三半导体结构2896中的LV晶体管(例如，LV电路864中)的栅极电介质的厚度相同。在一些实施方式中，由于施加到HV晶体管的电压高于施加到LLV晶体管的电压，其中形成HV晶体管(例如，在HV电路866中)的半导体层2806的厚度大于其中形成LLV晶体管(例如，在LLV电路862中)的半导体层2808的厚度。
如图28所示，第四半导体结构2898还可以包括在装置层2887上方的互连层2888，以将电信号传输到外围电路2881和2883，以及从外围电路2881和2883传输电信号。如图28所示，装置层2887(包括外围电路2881和2883的HV晶体管和LV晶体管)可以垂直地位于键合界面2807和互连层2888之间。互连层2888可以包括与装置层2887中的外围电路2881的HV晶体管和外围电路2883的LV晶体管耦合的多个互连。互连层2888还可以包括一个或多个ILD层，其中可以形成互连。也就是说，互连层2888可以包括多个ILD层中的横向线和过孔。在一些实施方式中，装置层2887中的装置通过互连层2888中的互连彼此耦合。例如，外围电路2881可以通过互连层2888耦合到外围电路2883。互连层2888中的互连可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物、或其任何组合。互连层2888中的ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。
如图28所示，第四半导体结构2898还可以包括垂直延伸穿过半导体层2808的一个或多个贯穿触点2889。在一些实施方式中，贯穿触点2889将互连层2888中的互连耦合到互连层2868中的互连，以在第二和第四半导体结构2894和2896之间跨越键合界面2807形成电连接。贯穿触点2889可以包括导电材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。在一些实施方式中，贯穿触点2889包括由电介质间隔体(例如，具有氧化硅)包围的过孔，以将过孔与半导体层2808电分离。取决于半导体层2808的厚度，贯穿触点2889可以是具有亚微米级(例如，在10nm和1μm之间)的深度的ILV，或者具有微米级或数十微米级(例如，在1μm和100μm之间)的深度的TSV。
此外，如图28所示，3D存储装置2800还可以包括一个或多个焊盘引出互连层，其用于焊盘引出目的，即，使用其上可以焊接键合线的接触焊盘与外部装置互连。在图28所示的一些实施方式中，第三半导体结构2896可以在3D存储装置2800的一侧上包括第一焊盘引出互连层2814，并且第四半导体结构2898可以在3D存储装置2800的另一侧上包括第二焊盘引出互连层2818。第一焊盘引出互连层2814可以形成在互连层2868上方并与互连层2868接触。第一焊盘引出互连层2814可以包括在一个或多个ILD层中并且与互连层2868中的互连电连接的互连，例如接触焊盘2815。第二焊盘引出互连层2818可以形成在互连层2888上方并与互连层2888接触。第二焊盘引出互连层2818可以包括在一个或多个ILD层中并且与互连层2888中的互连电连接的互连，例如接触焊盘2819。在一些实施方式中，焊盘引出互连层2814和2819中的互连可以在3D存储装置2800和外部装置之间传输电信号，例如，用于焊盘引出目的。在图28中未示出的一些实施方式中，可以省略焊盘引出互连层2814和2819中的一个。
结果，第三和第四半导体结构2896和2898中的外围电路2861、2863、2881和2883可以通过各种互连结构(包括互连层2888、2868、2848和2828以及贯穿触点2889、2869、2849和2829)耦合到第一半导体结构2892中的NAND存储串2833和第二半导体结构2894中的多栅极DFM单元2844。此外，3D存储装置2800中的外围电路2881、2883、2861和2863以及NAND存储串2833和多栅极DFM单元2844可以通过焊盘引出互连层2814、2819进一步耦合到外部装置。
图29示出了根据本公开的一些方面的用于形成图29中所示的3D存储装置2900的方法2900的流程图。图30A-30H示出了根据本公开的一些方面的在如图29所示的方法2900的制造工艺的某些阶段处的3D存储装置2800。应当理解，方法2900中所示的操作不是穷尽的，并且可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图29所示不同的顺序执行。
参考图29，方法2900开始于操作2902，其中可以形成包括设置在第一半导体层上的NAND存储串的阵列的第一半导体结构。第一半导体层可以是具有单晶硅或多晶硅的硅衬底。在一些实施方式中，为了形成NAND存储串的阵列，在第一半导体层上形成第一存储堆叠体。
如图30A所示，在半导体层3002(例如，硅衬底)上形成第一堆叠结构，例如包括交错的导电层和电介质层的第一存储堆叠体3027。为了形成第一存储堆叠体3027，在一些实施方式中，在半导体层3002上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。然后，可以通过栅极替换工艺形成第一存储堆叠体3027，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第一存储堆叠体3027，而无需栅极替换工艺。在一些实施方式中，在第一存储堆叠体3027和半导体层3002之间形成包括氧化硅的焊盘氧化物层。
如图30A所示，NAND存储串3033形成在半导体层3002上方，每个NAND存储串垂直延伸穿过第一存储堆叠体3027以与半导体层3002接触。在一些实施方式中，形成NAND存储串3033的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如深度反应离子蚀刻(DRIE))形成穿过第一存储堆叠体3027(或电介质堆叠体)并进入半导体层3002的沟道孔，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如存储膜(例如，隧穿层、存储层和阻挡层)和半导体层的多个层填充沟道孔。应当理解，制造NAND存储串3033的细节可以根据NAND存储串3033的沟道结构的类型(例如，图3A-3C中的底部插塞沟道结构312A、侧壁插塞沟道结构312B或底部开放沟道结构312C)而变化，因此，为了便于描述，不进行详细描述。
在一些实施方式中，互连层形成在第一半导体层上的NAND存储串的阵列上方。互连层可以包括一个或多个ILD层中的第一多个互连。如图30A所示，互连层3028形成在第一存储堆叠体3027和NAND存储串3033上方。互连层3028可以包括多个ILD层中的MEOL和/或BEOL的互连，以与NAND存储串3033和/或半导体层3002进行电连接。在一些实施方式中，互连层3028包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层3028中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图30A中所示的ILD层和互连可以统称为互连层3028。
参考图29，方法2900进行到操作2904，其中可以形成包括设置在第二半导体层上的多栅极DFM单元的阵列的第二半导体结构。在一些实施方式中，为了形成多栅极DFM单元的阵列，在第二半导体层上形成第二存储堆叠体。
如图30B所示，在半导体层3004(例如，硅衬底)上形成第二堆叠结构，例如包括交错的导电层和电介质层的第二存储堆叠体3047。为了形成第二存储堆叠体3047，在一些实施方式中，在半导体层3004上形成包括交错的牺牲层(未示出)和电介质层的电介质堆叠体(未示)。在一些实施方式中，每个牺牲层包括氮化硅层，并且每个电介质层包括氧化硅层。交错的牺牲层和电介质层可以通过一种或多种薄膜沉积工艺形成，包括但不限于CVD、PVD、ALD或其任何组合。然后，可以通过栅极替换工艺形成第二存储堆叠体3047，例如，使用相对于电介质层有选择性的对牺牲层进行湿法/干法蚀刻并且用导电层填充所得的凹陷，从而用导电层替换牺牲层。在一些实施方式中，每个导电层包括金属层，例如W层。应当理解，在一些示例中，可以通过交替地沉积导电层(例如，掺杂多晶硅层)和电介质层(例如，氧化硅层)来形成第二存储堆叠体3047，而无需栅极替换工艺。在一些实施方式中，在第二存储堆叠体3047和半导体层3004之间形成包括氧化硅的焊盘氧化物层。
如图30B所示，在半导体层3004上方形成多个多栅极DFM单元3044，每个多栅极DFM单元垂直延伸穿过第二存储堆叠体3047以与半导体层3004接触。在一些实施方式中，形成多栅极DFM单元3044的制造工艺包括使用干法蚀刻和/或湿法蚀刻(例如DRIE)形成穿过第二存储堆叠体3047(或电介质堆叠体)的沟道孔以暴露半导体层3004，随后使用诸如ALD、CVD、PVD或其任何组合的薄膜沉积工艺用诸如电介质间隔体层和半导体层的一个或多个层填充沟道孔。
在一些实施方式中，在第二半导体层上的多栅极DFM单元上方形成互连层。互连层可以包括一个或多个ILD层中的第一多个互连。如图30B所示，互连层3048形成在第二存储堆叠体3047和多栅极DFM单元3044上方。互连层3048可以包括多个ILD层中的MEOL和/或BEOL的互连，以与多栅极DFM单元3044和/或半导体层3004进行电连接。在一些实施方式中，互连层3048包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层3048中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图30B中所示的ILD层和互连可以统称为互连层3048。
方法2900进行到操作2906，如图29所示，其中在NAND存储串的阵列上方形成第三半导体层。第三半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第三半导体层，以面对面的方式键合第三衬底和第一半导体结构3092，并且减薄第三衬底以留下第三半导体层。键合可以包括转移键合。第三衬底可以是具有单晶硅或多晶硅的硅衬底。
如图30C所示，在互连层3028和NAND存储串3033上方形成半导体层3006，例如单晶硅层或多晶硅层。半导体层3006可以附接在互连层3038上方，以在半导体层3006和互连层3028之间垂直地形成键合界面3003。在一些实施方式中，为了形成半导体层3006，使用转移键合将第三硅衬底(图30C中未示出)和第一半导体结构3092以面对面的方式键合(使形成在半导体层3002上的部件(例如NAND存储串3033)面向第三硅衬底)，从而形成键合界面3003。然后可以使用任何合适的工艺来减薄第三硅衬底，以使半导体层3006附接在互连层3028上方。各种转移键合工艺的细节在上文中关于图31A-31D和图32A-32D进行了描述，并且因此，为了便于描述，不再重复。
方法2900进行到操作2908，如图29所示，其中在多栅极DFM单元的阵列上方形成第四半导体层。第四半导体层可以包括单晶硅或多晶硅。在一些实施方式中，为了形成第四半导体层，以面对面的方式键合第四衬底和第二半导体结构3094，并且减薄第四衬底以留下第四半导体层。键合可以包括转移键合。第四衬底可以是具有单晶硅或多晶硅的硅衬底。
如图30D所示，在互连层3048和多栅极DFM单元3044上方形成半导体层3008，例如单晶硅层或多晶硅层。半导体层3008可以附接在互连层3048上方，以在半导体层3008和互连层3048之间垂直地形成键合界面3007。在一些实施方式中，为了形成半导体层3008，使用转移键合将第四硅衬底(图30D中未示出)和第二半导体结构3094以面对面的方式键合(使形成在半导体层3004上的部件(例如，多栅极DFM单元3044)面向第四硅衬底)，从而形成键合界面3007。然后可以使用任何合适的工艺来减薄第四硅衬底，以留下半导体层3008附接在互连层3048上方。各种转移键合工艺的细节在上文中关于图31A-31D和图32A-32D进行了描述，并且因此，为了便于描述，不再重复。
参考图29，方法2900进行到操作2910，其中在第三半导体层上形成第一外围电路。如图30E所示，包括多个晶体管3061和3063的第一外围电路3067可以形成在具有单晶硅或多晶硅的半导体层3006上。在一些实施方式中，晶体管3061可以是形成HV电路866的HV晶体管，并且晶体管3063可以是形成LV电路864的LV晶体管。晶体管3061和3063可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层3006中形成掺杂区域，其例如用作晶体管3061和3063的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层3006中形成隔离区域(例如，STI)。在一些实施方式中，例如，通过在HV晶体管3061的区域中沉积比在LV晶体管3063的区域中更厚的氧化硅膜，或通过回蚀刻沉积在晶体管3063的区域中的氧化硅膜的部分，晶体管3061的栅极电介质的厚度与晶体管3063的栅极电介质的厚度不同。可以理解的是，制造晶体管3061和3063的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，并且因此为了便于描述而不再详述。
在一些实施方式中，互连层3068形成在第三半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图30E所示，互连层3068可以形成在晶体管3061和3063上方。互连层3068可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管3061、3063形成电连接。在一些实施方式中，互连层3068包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层3068中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图30E中所示的ILD层、互连和键合触点可以统称为互连层3068。
在一些实施方式中，形成穿透第三半导体层的贯穿触点。如图30E所示，可以形成一个或多个贯穿触点3069，每个贯穿触点垂直延伸穿过半导体层3006。贯穿触点3069可以耦合互连层3068和3028中的互连。贯穿触点3069可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层3006的接触孔来形成。接触孔可以用导体(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2900进行到操作2912，如图29所示，其中在第四半导体层上形成第二外围电路。如图30F所示，包括多个晶体管3081和3083的第二外围电路3087可以形成在具有单晶硅或多晶硅的半导体层3008上。在一些实施方式中，晶体管3081可以是形成LV电路864的LV晶体管，并且晶体管3083可以是形成LLV电路862的LLV晶体管。晶体管3081和3083可以通过多种工艺形成，包括但不限于光刻、干法/湿法蚀刻、薄膜沉积、热生长、注入、CMP和任何其他合适的工艺。在一些实施方式中，通过离子注入和/或热扩散在半导体层3008中形成掺杂区域，其例如用作晶体管3081和3083的阱和源极/漏极区域。在一些实施方式中，还通过湿法/干法蚀刻和薄膜沉积在半导体层3008中形成隔离区域(例如，STI)。在一些实施方式中，LV晶体管3081的栅极电介质的厚度与LLV晶体管3083的栅极电介质厚度不同，例如，通过在LV晶体管3081的区域中沉积比在LLV晶体管3083的区域中更厚的氧化硅膜，或通过回蚀刻沉积在LLV晶体管3083的区域中的氧化硅膜的部分，LV晶体管3081的栅极电介质的厚度与LLV晶体管3083的栅极电介质的厚度不同。可以理解的是，制造晶体管3081和3083的细节可以根据晶体管的类型(例如，图9A、图9B、图9C和图9D中的平面晶体管910或3D晶体管920)而变化，并且因此为了便于描述而不再详述。
在一些实施方式中，互连层3088形成在半导体层上的晶体管上方。互连层可以包括一个或多个ILD层中的多个互连。如图30F所示，互连层3088可以形成在晶体管3081和3083上方。互连层3088可以包括多个ILD层中的MEOL和/或BEOL的互连，以与晶体管3081、3083形成电连接。在一些实施方式中，互连层3088包括在多个工艺中形成的多个ILD层和其中的互连。例如，互连层3088中的互连可以包括通过一种或多种薄膜沉积工艺沉积的导电材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD、电镀、化学镀或其任何组合。形成互连的制造工艺还可以包括光刻、CMP、湿法/干法蚀刻或任何其他合适的工艺。ILD层可以包括通过一种或多种薄膜沉积工艺沉积的电介质材料，所述薄膜沉积工艺包括但不限于CVD、PVD、ALD或其任何组合。图30F中所示的ILD层、互连和键合触点可以统称为互连层3068。
在一些实施方式中，形成穿透第三半导体层的贯穿触点。如图30F所示，可以形成一个或多个贯穿触点3089，每个贯穿触点垂直延伸穿过半导体层3008。贯穿触点3089可以耦合互连层3088和3048中的互连。贯穿触点3089可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层3008的接触孔来形成。接触孔可以用导体(例如，W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体材料之前沉积间隔体(例如，氧化硅层)。
方法2900进行到操作2914，如图29所示，其中包括第二和第四半导体结构的所形成的结构可以以背对背的方式键合到包括第一和第三半导体结构的所形成的结构。键合可以包括混合键合。
如图30G所示，可以在第一半导体层3002的背面上形成电介质键合层3022，并且可以在第二半导体层3004的背面上形成另一电介质键合层3042。可以形成一个或多个贯穿触点3029，每个贯穿触点垂直延伸穿过半导体层3002和电介质键合层3022，以耦合互连层3028中的互连，并且可以形成一个或多个贯穿触点3049，每个贯穿触点垂直延伸穿过半导体层3002和电介质键合层3022，以耦合互连层3048中的互连。贯穿触点3029和3049可以通过首先使用图案化工艺(例如，光刻和干法/湿法蚀刻工艺)图案化出穿过半导体层3002、3004和电介质键合层3022、3042的接触孔来形成。接触孔可以用导体(例如W或Cu)填充。在一些实施方式中，填充接触孔包括在沉积导体之前沉积间隔体(例如，氧化硅层)。
然后，包括第二和第四半导体结构3094和3098的所形成的结构可以被翻转，并以背对背的方式键合到包括第一和第三半导体结构3092和3096的所形成的结构。也就是说，第一半导体层3002上的面朝下的电介质键合层3022与第二半导体层3006上的面朝上的电介质键合层3042键合，从而形成键合界面3005。贯穿触点3029在键合界面3005处与贯穿触点3049接触。在一些实施方式中，在键合之前对键合表面施加处理工艺，例如，等离子体处理、湿法处理和/或热处理。根据一些实施方式，作为键合(例如，混合键合)的结果，在键合界面3005的相对两侧上的贯穿触点3029和3049彼此对准并接触，使得形成在第二和第四半导体结构3094和3098中的装置(例如，多栅极DFM单元3044、晶体管3081和3083)和形成在第一和第三半导体结构3092和3096中的装置(例如，NAND存储串3033、晶体管3061和3063)可以通过跨越键合界面3005键合的键合触点而耦合。
方法2900进行到操作2916，如图29所示，其中可以形成一个或多个焊盘引出互连层。在一些实施方式中，可以在第二半导体结构上方形成焊盘引出互连层。在一些其他实施方式中，可以在第一半导体结构下方形成焊盘引出互连层。在一些其他实施方式中，可以在第二半导体结构上方形成第一焊盘引出互连层，并且可以在第一半导体结构下方形成第二焊盘引出互连层。
如图30H所示，第一焊盘引出互连层3014形成在第三半导体结构3096的互连层3068上，并且第二焊盘引出互连层3018形成在第四半导体结构3098的互连层3088上。第一焊盘引出互连层3014可以包括形成在一个或多个ILD层中并且与互连层3068中的互连接触的互连，例如接触焊盘3015。第二焊盘引出互连层3018可以包括形成在一个或多个ILD层中并与互连层3098中的互连接触的互连，例如接触焊盘3019。接触焊盘3015和3019可以包括导电材料，包括但不限于W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。ILD层可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅、低k电介质或其任何组合。在图30H中未示出的一些实施方式中，可以省略第一焊盘引出互连层3014和第二焊盘引出互连层3018中的一个。
图33A和图33B以俯视图示出了根据本公开的各个方面的示例性3D存储器管芯3300A和3300B的示意图。应注意，3D存储装置的存储器管芯可以包括一个或多个存储平面，例如图33A和图33B中所示的四个存储平面3310。可以在每个存储平面3310处进行相同的和并发的操作。每个存储平面可以包括一个或多个核心区域3301和一个或多个阶梯区域3303。核心区域3301可以包括上述的3D NAND单元阵列或3D DFM阵列，并且阶梯区域3303可以包括3D NAND单元阵列或3DDFM阵列的存储堆叠体的阶梯结构。在如图33A所示的一些实施方式中，存储器管芯3300A的每个存储平面3310可以包括一个核心区域3301，以及在字线方向(例如，图33A中的x方向)上位于核心区域3301的两侧处的至少两个阶梯区域3303。在如图33B所示的一些其他实施方式中，存储器管芯3300B的每个存储平面3310可以包括在字线方向(例如，图33B中的x方向)上夹在两个核心区域3301之间的一个阶梯区域3303。
图34示出了根据本公开的一些方面的具有存储装置的系统3400的框图。系统3400可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或其中具有存储的任何其他合适的电子装置。如图34所示，系统3400可以包括主机3408和具有一个或多个存储装置3404和存储器控制器3406的存储器系统3402。主机3408可以是电子装置的处理器，例如中央处理单元(CPU)，或者是片上系统(SoC)，例如应用处理器(AP)。主机3408可以被配置为向存储装置3404发送数据或从存储装置3404接收数据。
存储装置3404可以是本文公开的任何存储装置，例如3D存储装置100A-100H。在一些实施方式中，每个存储装置3404包括存储单元阵列和存储单元阵列的外围电路，它们在不同的平面中彼此堆叠，如上文详细描述的。
根据一些实施方式，存储器控制器3406耦合到存储装置3404和主机3408，并且被配置为控制存储装置3404。存储器控制器3406可以管理存储在存储装置3404中的数据并与主机3408通信。在一些实施方式中，存储器控制器3406被设计用于在低占空比环境中操作，所述低占空比环境例如是安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于电子装置(例如个人计算机、数码相机、移动电话等)中的其他介质。在一些实施方式中，存储器控制器3406被设计用于在高占空比环境中操作，所述高占空比环境例如是用作诸如智能手机、平板电脑、膝上型计算机等的移动装置的数据存储装置的SSD或嵌入式多媒体卡(eMMC)、以及企业存储阵列。存储器控制器3406可以被配置为控制存储装置3404的操作，例如读取、擦除和编程操作。在一些实施方式中，存储器控制器3406被配置为通过第一外围电路和第二外围电路来控制存储单元的阵列。存储器控制器3406还可以被配置为管理关于被存储或将被存储在存储装置3404中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、磨损均衡等。在一些实施方式中，存储器控制器3406还被配置为处理关于从存储装置3404读取或写入到存储装置3404的数据的纠错码(ECC)。存储器控制器3406也可以执行任何其他合适的功能，例如，格式化存储装置3404。存储器控制器3406可以根据特定的通信协议与外部装置(例如，主机3408)进行通信。例如，存储器控制器3406可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器3406和一个或多个存储装置3404可以集成到各种类型的存储装置中，例如，可以包括在同一封装中，例如通用闪存(UFS)封装或eMMC封装。也就是说，存储器系统3402可以被实现并封装到不同类型的终端电子产品中。在如图35A所示的一个示例中，存储器控制器3406和单个存储装置3404可以集成到存储卡3502中。存储卡3502可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡3502还可以包括将存储卡3502与主机(例如，图34中的主机3408)耦合的存储卡连接器3504。在如图35B所示的另一示例中，存储器控制器3406和多个存储装置3404可以集成到SSD 3506中。SSD 3506还可以包括将SSD 3506与主机(例如，图34中的主机3408)耦合的SSD连接器3508。在一些实施方式中，SSD 3506的存储容量和/或操作速度大于存储卡3502的存储容量和/或操作速度。
可以容易地针对各种应用来修改和/或改编具体实施方式的上述描述。因此，基于本文所呈现的教导和指导，这种改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应受到任何上述示例性实施方式的限制，而应仅根据以下权利要求及其等同物来定义。
Claims (32)
1.一种三维(3D)存储装置，包括：
第一半导体结构，包括第一类型存储单元的阵列；
第二半导体结构，包括不同于所述第一类型存储单元的第二类型存储单元的阵列；
第三半导体结构，包括第一外围电路；以及
第四半导体结构，包括第二外围电路；
其中，所述第一半导体结构、所述第二半导体结构、所述第三半导体结构和所述第四半导体结构彼此堆叠。
2.根据权利要求1所述的3D存储装置，其中：
所述第一半导体结构还包括第一半导体层；并且
所述第一类型存储单元的阵列包括形成在所述第一半导体层上的NAND存储串的阵列。
3.根据权利要求2所述的3D存储装置，其中：
所述第二半导体结构还包括第二半导体层；并且
所述第二类型存储单元的阵列包括形成在所述第二半导体层上的多栅极动态闪存(DFM)单元的阵列。
4.根据权利要求3所述的3D存储装置，其中：
所述第三半导体结构还包括第三半导体层；并且
所述第一外围电路包括在所述第三半导体层上的具有第一操作电压的多个第一类型晶体管。
5.根据权利要求4所述的3D存储装置，其中：
所述第四半导体结构还包括第四半导体层；并且
所述第二外围电路包括在所述第四半导体层上的具有第三操作电压的多个第三类型晶体管，其中，所述第三操作电压低于所述第一操作电压。
6.根据权利要求5所述的3D存储装置，其中：
所述第一外围电路或所述第二外围电路包括具有低于所述第一操作电压且高于所述第三操作电压的第二操作电压的多个第二类型晶体管；并且
所述第三半导体层和所述第四半导体层具有不同的厚度。
7.根据权利要求6所述的3D存储装置，其中：
所述第一半导体结构还包括第一互连层，所述第一互连层包括耦合到所述NAND存储串的阵列的第一互连；
所述第二半导体结构还包括第二互连层，所述第二互连层包括耦合到所述多栅极DFM单元的阵列的第二互连；
所述第三半导体结构还包括第三互连层，所述第三互连层包括耦合到所述第一外围电路的第三互连；并且
所述第四半导体结构还包括第四互连层，所述第四互连层包括耦合到所述第二外围电路的第四互连。
8.根据权利要求7所述的3D存储装置，其中：
所述第二半导体结构的所述第二半导体层与所述第一半导体结构的所述第一互连层相邻地堆叠；
所述第三半导体结构的所述第三半导体层与所述第二半导体结构的所述第二互连层相邻地堆叠；并且
所述第四半导体结构的所述第四半导体层与所述第三半导体结构的所述第三互连层相邻地堆叠。
9.根据权利要求8所述的3D存储装置，其中：
所述第二半导体结构还包括穿透所述第二半导体层以耦合所述第一互连和所述第二互连的第一贯穿触点；
所述第三半导体结构还包括穿透所述第三半导体层以耦合所述第二互连和所述第三互连的第二贯穿触点；并且
所述第四半导体结构还包括穿透所述第四半导体层以耦合所述第三互连和所述第四互连的第三贯穿触点。
10.根据权利要求9所述的3D存储装置，其中：
所述第一互连、所述第二互连和所述第三互连以及所述第一贯穿触点和所述第二贯穿触点包括第一导电材料；并且
所述第四互连和所述第三贯穿触点包括不同于所述第一导电材料的第二导电材料。
11.根据权利要求10所述的3D存储装置，其中：
所述第四半导体结构还包括焊盘引出互连层，所述焊盘引出互连层包括与所述第四互连电连接的接触焊盘。
12.一种系统，包括：
存储装置，被配置为存储数据，并且所述存储装置包括：
第一半导体结构，包括第一类型存储单元的阵列；
第二半导体结构，包括不同于所述第一类型存储单元的第二类型存储单元的阵列；
第三半导体结构，包括第一外围电路；以及
第四半导体结构，包括第二外围电路；
其中，所述第一半导体结构、所述第二半导体结构、所述第三半导体结构和所述第四半导体结构彼此堆叠；以及
存储器控制器，耦合到所述存储装置，并且被配置为通过所述第一外围电路和所述第二外围电路来控制所述第一类型存储单元的阵列和所述第二类型存储单元的阵列。
13.根据权利要求12所述的系统，其中：
所述第一半导体结构还包括第一半导体层；并且
所述第一类型存储单元的阵列包括形成在所述第一半导体层上的NAND存储串的阵列。
14.根据权利要求13所述的系统，其中：
所述第二半导体结构还包括第二半导体层；并且
所述第二类型存储单元的阵列包括形成在所述第二半导体层上的多栅极动态闪存(DFM)单元的阵列。
15.根据权利要求14所述的系统，其中：
所述第三半导体结构还包括第三半导体层；并且
所述第一外围电路包括在所述第三半导体层上的具有第一操作电压的多个第一类型晶体管。
16.根据权利要求15所述的系统，其中：
所述第四半导体结构还包括第四半导体层；并且
所述第二外围电路包括在所述第四半导体层上的具有第三操作电压的多个第三类型晶体管，其中，所述第三操作电压低于所述第一操作电压。
17.根据权利要求16所述的系统，其中：
所述第一外围电路或所述第二外围电路包括具有低于所述第一操作电压且高于所述第三操作电压的第二操作电压的多个第二类型晶体管；以及
所述第三半导体层和所述第四半导体层具有不同的厚度。
18.根据权利要求17所述的系统，其中：
所述第一半导体结构还包括第一互连层，所述第一互连层包括耦合到所述NAND存储串的阵列的第一互连；
所述第二半导体结构还包括第二互连层，所述第二互连层包括耦合到所述多栅极DFM单元的阵列的第二互连；
所述第三半导体结构还包括第三互连层，所述第三互连层包括耦合到所述第一外围电路的第三互连；并且
所述第四半导体结构还包括第四互连层，所述第四互连层包括耦合到所述第二外围电路的第四互连。
19.根据权利要求18所述的系统，其中：
所述第二半导体结构的所述第二半导体层与所述第一半导体结构的所述第一互连层相邻地堆叠；
所述第三半导体结构的所述第三半导体层与所述第二半导体结构的所述第二互连层相邻地堆叠；并且
所述第四半导体结构的所述第四半导体层与所述第三半导体结构的所述第三互连层相邻地堆叠。
20.根据权利要求19所述的系统，其中：
所述第二半导体结构还包括穿透所述第二半导体层以耦合所述第一互连和所述第二互连的第一贯穿触点；
所述第三半导体结构还包括穿透所述第三半导体层以耦合所述第二互连和所述第三互连的第二贯穿触点；并且
所述第四半导体结构还包括穿透所述第四半导体层以耦合所述第三互连和所述第四互连的第三贯穿触点。
21.根据权利要求20所述的系统，其中：
所述第一互连、所述第二互连和所述第三互连以及所述第一贯穿触点和所述第二贯穿触点包括第一导电材料；并且
所述第四互连和所述第三贯穿触点包括不同于所述第一导电材料的第二导电材料。
22.根据权利要求21所述的系统，其中：
所述第四半导体结构还包括焊盘引出互连层，所述焊盘引出互连层包括与所述第四互连电连接的接触焊盘。
23.一种形成三维(3D)存储装置的方法，包括：
形成包括第一类型存储单元的阵列的第一半导体结构；
在所述第一半导体结构的顶部上形成包括不同于所述第一类型存储单元的第二类型存储单元的阵列的第二半导体结构；
在所述第二半导体结构的顶部上形成包括第一外围电路的第三半导体结构；以及
在所述第三半导体结构的顶部上形成包括第二外围电路的第四半导体结构。
24.根据权利要求23所述的方法，其中，形成所述第一半导体结构包括：
在第一半导体层上形成NAND存储串的阵列；以及
形成包括耦合到所述NAND存储串的阵列的第一互连的第一互连层。
25.根据权利要求24所述的方法，其中，形成所述第二半导体结构包括：
使用转移键合在所述第一互连层上形成第二半导体层；
形成穿透所述第二半导体层以耦合所述第一互连的第一贯穿触点；
在所述第二半导体层上形成多栅极动态闪存(DFM)单元的阵列；以及
形成包括耦合到所述多栅极DFM单元的阵列和所述第一贯穿触点的第二互连的第二互连层。
26.根据权利要求25所述的方法，其中，形成所述第三半导体结构包括：
使用转移键合在所述第二互连层上形成第三半导体层；
形成穿透所述第三半导体层以耦合所述第二互连的第二贯穿触点；
在第三半导体层上形成包括具有第一操作电压的多个第一类型晶体管的第一电路；以及
形成包括耦合到所述第一电路和所述第二贯穿触点的第三互连的第三互连层。
27.根据权利要求26所述的方法，其中，形成所述第四半导体结构包括：
使用转移键合在所述第三互连层上形成第四半导体层；
形成穿透所述第四半导体层以耦合所述第三互连的第三贯穿触点；
在第四半导体层上形成包括具有第三操作电压的多个第三晶体管的第三电路，其中，所述第三操作电压低于所述第一操作电压；以及
形成包括耦合到所述第三电路和所述第三贯穿触点的第四互连的第四互连层。
28.根据权利要求26所述的方法，其中，形成所述第三半导体结构还包括：
在所述第三半导体层上形成包括具有第二操作电压的多个第二类型晶体管的第二电路；
其中，所述第二操作电压低于所述第一操作电压，并且所述第三互连层包括耦合到所述第二电路的另一第三互连。
29.根据权利要求27所述的方法，其中，形成所述第四半导体结构还包括：
在所述第三半导体层上形成包括具有第二操作电压的多个第二类型晶体管的第二电路；
其中，所述第二操作电压低于所述第一操作电压并且高于所述第三操作电压，并且所述第四互连层包括耦合到所述第二电路的另一第四互连。
30.根据权利要求27所述的方法，其中：
所述第三半导体层和所述第四半导体层被形成为具有不同的厚度。
31.根据权利要求27所述的方法，其中：
所述第一互连、所述第二互连和所述第三互连以及所述第一贯穿触点和所述第二贯穿触点是通过使用第一导电材料形成的；并且
所述第四互连和所述第三贯穿触点是通过使用不同于所述第一导电材料的第二导电材料形成的。
32.根据权利要求27所述的方法，其中，形成所述第四半导体结构还包括：
在所述第四互连层上形成焊盘引出互连层，所述焊盘引出互连层包括与所述第四互连电连接的接触焊盘。
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN118251000A true CN118251000A (zh) | 2024-06-25 |
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