JP7367055B2 - Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイス - Google Patents

Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイス Download PDF

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Description

ダイナミックランダムアクセスメモリ（ＲＡＭ）は、キャパシタとアレイトランジスタとを有するメモリセル内にデータの各ビットを記憶するランダムアクセスメモリの一種であり、キャパシタとアレイトランジスタは両方とも典型的には金属酸化膜半導体（ＭＯＳ）技術に基づく。キャパシタは、充電状態または放電状態のいずれかに設定することができる。これらの２つの状態は、従来０および１と呼ばれているビットの２つの値を表すためにとられる。ＤＲＡＭは、周辺回路を形成するために周辺トランジスタも含む。周辺回路およびアレイトランジスタは、データ入力／出力（Ｉ／Ｏ）ならびにメモリセル動作（例えば、書き込みまたは読み取り）を処理する。
ＤＲＡＭ技術がより高密度およびより大容量に、例えば、１０ｎｍノードに向かうにつれて、キャパシタの数は劇的に増加し、キャパシタのサイズは劇的に減少する。キャパシタの数およびサイズの変化は、より長いプロセス時間と、より複雑なプロセスフローとをもたらす可能性がある。
本概念は、ＤＲＡＭメモリデバイス、例えば、Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイスの形成に関する。Ｘｔａｃｋｉｎｇアーキテクチャでは、ＤＲＡＭメモリデバイスのキャパシタは、アレイウェハ上で処理され、ＤＲＡＭメモリデバイスの周辺トランジスタおよびアレイトランジスタは、所望のＩ／Ｏ速度および機能を可能にする論理技術ノードを使用して別の周辺ウェハ上で処理される。アレイウェハおよび周辺ウェハの処理が完了すると、２つのウェハは、１つのプロセスステップにおいてウェハ間の界面を横切って形成される金属ビア（垂直相互接続アクセス）を介して電気的に接続される。Ｘｔａｃｋｉｎｇ技術を使用することによって、より高い記憶密度、より単純なプロセスフロー、およびより短いサイクル時間を達成することができる。
本開示の一態様によれば、アレイトランジスタが中に形成された第１のウェハと、キャパシタ構造が中に形成された第２のウェハとを含むことができる半導体デバイスが提供される。半導体デバイスは、第１のウェハと第２のウェハとの間に形成された、複数の接合構造を含む接合界面も含む。接合構造は、メモリセルを形成するためにアレイトランジスタをキャパシタ構造に結合するように構成される。
いくつかの実施形態において、第１のウェハは、第１の基板を有することができ、第２のウェハは、第２の基板を有することができる。第１の基板は、第１の面と、反対側の第２の面とを有する。第２の基板は、第１の面と、反対側の第２の面とを有する。アレイトランジスタは、第１の基板の第１の面内に配置することができる。
加えて、半導体デバイスは、アレイトランジスタ上に形成され、第１の基板の第１の面上に配置された第１の誘電体スタックと、第１の誘電体スタック内に形成され、第１の誘電体スタックを通って延在する複数の第１のコンタクト構造とを含むことができ、第１のコンタクト構造の第１の端子コンタクトは、アレイトランジスタの第１のドープ領域に結合される。半導体デバイスは、キャパシタ構造が第２の誘電体スタック内に配置されるように、第２の基板の第１の面上に形成された第２の誘電体スタックも含むことができ、複数の第２のコンタクト構造が、第２の誘電体スタック内に形成され、第２の誘電体スタックを通ってさらに延在する。半導体デバイスは、第２の基板の第２の面上に形成された第３の誘電体スタックと、第３の誘電体スタック内に形成されたシリコン貫通コンタクト（ＴＳＣ（ｔｈｒｏｕｇｈ ｓｉｌｉｃｏｎ ｃｏｎｔａｃｔ））とを含むことができる。ＴＳＣは、第２のコンタクト構造の第２の端子コンタクトに接続するように、第２の基板の第２の面から第２の基板を通って延在することができる。
アレイトランジスタは、ゲート構造と、第２のドープ領域とをさらに含むことができる。ゲート構造は、第１のコンタクト構造のワードライン構造に結合することができ、第２のドープ領域は、第１のコンタクト構造のビットライン構造に結合することができる。
キャパシタ構造は、カップ状の底板を有することができる。底板は、第２の誘電体スタック内に形成することができる。底板は、第２の基板の第１の面から離れる方へさらに延在し、第２のコンタクト構造の底板コンタクトに結合される。キャパシタ構造は、底板内に配置され、第２のコンタクト構造の上板コンタクトに結合された細長い上板を有することもできる。底板と上板との間に、高Ｋ層がさらに配置される。
いくつかの実施形態において、底板コンタクトおよび第１の端子コンタクトは、一緒に接合することができ、ビットライン構造および第２の端子コンタクトは、一緒に接合することができる。
半導体デバイスは、第１の基板の第１の面内に形成された周辺トランジスタをさらに含むことができる。周辺トランジスタは、第１のコンタクト構造のゲートコンタクトに接続されたゲート構造と、第１のコンタクト構造のソースコンタクトに接続されたソース領域と、第１のコンタクト構造のドレインコンタクトに接続されたドレイン領域とを有することができる。ゲートコンタクト、ソースコンタクト、およびドレインコンタクトの各々は、それぞれの第２のコンタクト構造に接合することができる。
別の実施形態において、半導体デバイスは、第２の基板の第１の面内に形成された周辺トランジスタを有することができる。したがって、周辺トランジスタは、第２のコンタクト構造のゲートコンタクトに接続されたゲート構造と、第２のコンタクト構造のソースコンタクトに接続されたソース領域と、第２のコンタクト構造のドレインコンタクトに接続されたドレイン領域とを有する。ゲートコンタクト、ソースコンタクト、およびドレインコンタクトの各々は、それぞれの第１のコンタクト構造に接合される。
本開示の別の態様によれば、半導体デバイスを製造するための方法が提供される。開示された方法において、第１の基板の第１の面上のアレイトランジスタを形成することができる。第１の誘電体スタックが、アレイトランジスタ上に形成され、第１の基板の第１の面上に配置され、複数の第１のコンタクト構造が、第１の誘電体スタック内に形成され、アレイトランジスタは、第１のコンタクト構造の少なくとも１つに結合される。加えて、キャパシタ構造を、第２の基板の第１の面上にさらに形成することができる。第２の誘電体スタックが、第２の基板の第１の面上に形成され、複数の第２のコンタクト構造が、第２の誘電体スタック内に形成され、キャパシタ構造は、第２のコンタクト構造の少なくとも１つに結合され、キャパシタ構造は、第２の誘電体スタック内に配置される。第１の基板および第２の基板は、その後、キャパシタ構造がアレイトランジスタに結合され、第１の基板の第１の面と第２の基板の第１の面とが互いに向かい合うように、複数の接合構造を介して互いに接合することができる。
方法は、第１の基板の第１の面内に周辺トランジスタを形成するステップを含むこともできる。周辺トランジスタは、第１のコンタクト構造のゲートコンタクトに接続されたゲート構造と、第１のコンタクト構造のソースコンタクトに接続されたソース領域と、第１のコンタクト構造のドレインコンタクトに接続されたドレイン領域とを含むことができ、ゲートコンタクト、ソースコンタクト、およびドレインコンタクトの各々は、それぞれの第２のコンタクト構造に接合される。
いくつかの実施形態において、アレイトランジスタを形成するステップは、ゲート構造と、第１のドープ領域と、第２のドープ領域とを形成するステップを含むことができる。ゲート構造は、第１のコンタクト構造のワードライン構造に結合することができ、第１のドープ領域は、第１のコンタクト構造の第１の端子コンタクトに結合することができ、第２のドープ領域は、第１のコンタクト構造のビットライン構造に結合することができる。
いくつかの実施形態において、第２の基板の一部は、第２の基板の第１の面とは反対側の第２の面から除去することができる。続いて、第３の誘電体スタックを、第２の基板の第２の面上に形成することができる。シリコン貫通コンタクト（ＴＳＣ）を、第３の誘電体スタック内に形成することができる。ＴＳＣは、第２の基板の第２の面から延在し、第２のコンタクト構造の第２の端子コンタクトに接続するように第２の基板を通ってさらに延在することができる。
キャパシタ構造を形成するために、カップ状の底板を形成することができる。底板は、第２の誘電体スタック内に配置され、第２のコンタクト構造の底板コンタクトに接続するように第２の基板の第１の面から離れる方へ延在することができる。さらに、細長い上板を形成することができる。上板は、底板内に配置され、第２のコンタクト構造の上板コンタクトに結合することができる。底板と上板との間に、高Ｋ層を配置することができる。
いくつかの実施形態において、第１の基板と第２の基板とを接合するステップは、キャパシタ構造がアレイトランジスタの第１のドープ領域に結合されるように、底板コンタクトと第１の端子コンタクトとを一緒に接合するステップと、ＴＳＣがアレイトランジスタの第２のドープ領域に結合されるように、ビットライン構造と第２の端子コンタクトとを一緒に接合するステップとを含むことができる。
開示された方法において、第２の基板の第１の面内に、周辺トランジスタも形成することができる。周辺トランジスタは、第２のコンタクト構造のゲートコンタクトに結合されたゲート構造と、第２のコンタクト構造のソースコンタクトに接続されたソース領域と、第２のコンタクト構造のドレインコンタクトに接続されたドレイン領域とを有することができる。ゲートコンタクト、ソースコンタクト、およびドレインコンタクトの各々は、それぞれの第１のコンタクト構造にさらに接合される。
本開示のさらに別の態様によれば、半導体デバイスが提供される。半導体デバイスは、第１の基板の第１の面上に形成された第１のアレイ領域と第１の周辺領域とを有することができる。第１のアレイ領域は、第１の基板の第１の面内に形成された少なくとも１つのアレイトランジスタを有し、第１の周辺領域は、第１の基板の第１の面内に形成された少なくとも１つの周辺トランジスタを有する。半導体デバイスは、第２の基板の第１の面上に形成された第２のアレイ領域と第２の周辺領域とを有することができる。第２のアレイ領域は、第２の基板の第１の面上に形成された少なくとも１つのキャパシタ構造を有し、少なくとも１つのキャパシタ構造は、少なくとも１つのアレイトランジスタの第１のドープ領域に結合することができる。第１の基板の第１の面と第２の基板の第１の面とは、互いに向かい合う。半導体デバイスは、第１のアレイ領域を第２のアレイ領域に接合し、第１の周辺領域を第２の周辺領域に接合するように構成された複数の接合構造を有することもできる。
半導体デバイスは、第１の基板の第１の面上の少なくとも１つのアレイトランジスタ上に形成された第１の誘電体スタックと、第１の誘電体スタック内に形成され、第１の誘電体スタックを通って延在する複数の第１のコンタクト構造とを有することができ、第１のコンタクト構造の第１の端子コンタクトが、少なくとも１つのアレイトランジスタの第１のドープ領域に結合される。半導体デバイスは、少なくとも１つのキャパシタ構造が第２の誘電体スタック内に配置されるように第２の基板の第１の面上に形成された第２の誘電体スタックと、第２の誘電体スタック内に形成され、第２の誘電体スタックを通って延在する複数の第２のコンタクト構造とを有することもできる。半導体デバイスは、第２の基板の第２の面上に形成された第３の誘電体スタックと、第３の誘電体スタック内に形成された少なくとも１つのシリコン貫通コンタクト（ＴＳＣ）とをさらに有することができる。第２の基板の第２の面は、第２の基板の第１の面の反対側である。ＴＳＣは、第２のコンタクト構造の第２の端子コンタクトに接続するように、第２の基板の第２の面から第２の基板を通って延在することができる。
いくつかの実施形態において、少なくとも１つのアレイトランジスタは、第１のコンタクト構造のワードライン構造に結合されたゲート構造と、第１のコンタクト構造のビットライン構造に結合された第２のドープ領域とをさらに含むことができる。いくつかの実施形態において、少なくとも１つのキャパシタ構造は、カップ状底板と、細長い上板と、高Ｋ層とをさらに含むことができる。底板は、第２の誘電体スタック内に形成され、第２の基板の第１の面から離れる方へ延在し、第２のコンタクト構造の底板コンタクトに結合される。細長い上板は、底板内に配置され、第２のコンタクト構造の上板コンタクトに結合される。高Ｋ層は、底板と上板との間に配置される。底板コンタクトおよび第１の端子コンタクトは、一緒に接合され、ビットライン構造および第２の端子コンタクトは、一緒に接合される。
本開示の態様は、添付の図とともに読まれたときに以下の詳細な説明から最もよく理解される。業界における標準的な慣行に従い、様々な特徴が縮尺通りに描かれていないことに留意されたい。実際には、様々な特徴の寸法は、議論を明確にするために増加または減少される場合がある。
本開示の例示的な実施形態による、フラット構成において形成されたＤＲＡＭメモリデバイスの概略図である。 本開示の例示的な実施形態による、スタック構成において形成されたＤＲＡＭメモリデバイスの概略図である。 本開示の例示的な実施形態による、トレンチ構成において形成されたＤＲＡＭメモリデバイスの概略図である。 本開示の例示的な実施形態による、ＤＲＡＭメモリデバイスを製造するためのプロセスフローの図である。 本開示の例示的な実施形態による、ＤＲＡＭメモリデバイスの断面図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスの断面図である。 本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイスの断面図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイス内のメモリセルの概略図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを作製するための第１のプロセスフローの概略図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを作製するための第２のプロセスフローの概略図である。 本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイス内のメモリセルの概略図である。 本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイスを作製するための第１のプロセスフローの概略図である。 本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイスを作製するための第２のプロセスフローの概略図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第１の様々な中間ステップの断面図であり、本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第２の中間ステップの断面図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第１の様々な中間ステップの断面図であり、本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第２の中間ステップの断面図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第１の様々な中間ステップの断面図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第１の様々な中間ステップの断面図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第２の中間ステップの断面図である。 本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイスを製造する第２の中間ステップの断面図である。 本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイスを製造する中間ステップの断面図である。 本開示の例示的な実施形態による、例示的なＤＲＡＭメモリデバイスを製造するためのプロセスのフローチャートである。
以下の開示は、提供された主題の異なる特徴を実装するための多くの異なる実施形態または例を提供する。本開示を簡略化するために、構成要素および配置の特定の例について以下に説明する。もちろん、これらは、単なる例であり、限定することを意図していない。例えば、以下の説明における第２の特徴の上の第１の特徴の形成は、第１および第２の特徴が直接接触し得る特徴である実施形態を含み得、また、第１および第２の特徴が直接接触しない場合があるように、第１の特徴と第２の特徴との間に追加の特徴が形成され得る実施形態も含み得る。加えて、本開示は、様々な例において参照番号および／または文字を繰り返す場合がある。この繰り返しは、単純化および明確化の目的のためのものであり、それ自体が、議論されている様々な実施形態および／または構成の間の関係を指示するものではない。
さらに、「の下に」、「より下に」、「下部の」、「より上に」、「上部の」などの空間的に相対的な用語は、本明細書では、図に示されているように、ある要素または特徴の別の要素または特徴との関係を説明するために、説明を容易にするために使用される場合がある。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することを意図している。装置は、他の状態に方向付けられ得（９０度または他の向きに回転され得）、本明細書で使用される空間的に相対的な記述語も、同様にそれに応じて解釈され得る。
ＤＲＡＭメモリデバイスは、アレイ領域と、周辺領域とを含むことができる。アレイ領域は、複数のＤＲＡＭメモリセルを含むことができる。ＤＲＡＭメモリセルの各々は、両方とも典型的には金属酸化膜半導体（ＭＯＳ）技術に基づくキャパシタおよびアレイトランジスタから形成することができる。キャパシタは、充電または放電することができる。これらの２つの状態は、従来０および１と呼ばれている、ビットの２つの値を表すためにとられる。キャパシタは、製造方法に応じて、フラット構成、スタック構成、またはトレンチ構成において形成することができる。キャパシタは、第１のドープ領域を介して充電または放電されるように、アレイトランジスタの第１のドープ領域（例えば、ドレイン領域）に結合することができる。ワードラインは、アレイトランジスタをオンまたはオフにするために、アレイトランジスタのゲートに結合することができる。ビットラインは、アレイトランジスタの第２のドープ領域（例えば、ソース領域）に結合し、キャパシタを充電または放電するための経路として機能することができる。
周辺領域は、ＤＲＡＭメモリセルの書き込みまたは読み取りなど、ＤＲＡＭメモリセルを動作させるように構成された周辺回路を形成するために、複数の周辺トランジスタを含むことができる。周辺回路は、行デコーダ、列デコーダ、入力／出力コントローラ、マルチプレクサ、センス増幅器などを含むことができる。行デコーダは、ＤＲＡＭメモリセルのワードラインに結合され、アレイトランジスタのゲートをオンまたはオフにするように構成される。列デコーダは、ＤＲＡＭメモリセルのビットラインに結合され、ＤＲＡＭメモリセルの読み取りまたは書き込みを行うように構成される。入力／出力コントローラは、入力信号と出力信号とを制御するように構成される。マルチプレクサは、いくつかの入力信号の中から入力信号を選択し、選択された入力信号を単一の出力ラインに転送するように構成される。センス増幅器は、ＤＲＡＭメモリセル内に記憶されたデータビット（０または１）を表すビットラインからの低電力信号を感知し、小さい電圧スイングを認識可能な論理レベルに増幅するように構成されるので、データは、ＤＲＡＭメモリデバイスの外部のロジックによって適切に解釈することができる。
図１Ａは、フラット構成において形成されたＤＲＡＭメモリセルの概略図であり、キャパシタは、基板（図示せず）の上面上に形成され、上面に沿って延在する。図１Ｂは、スタック構成において形成されたＤＲＡＭメモリデバイスの概略図であり、キャパシタは、基板（図示せず）上に配置された誘電体スタック内に形成される。図１Ｃは、トレンチ構成において形成されたＤＲＡＭメモリデバイスの概略図であり、キャパシタは、基板（図示せず）内に配置される。図１ＡにおけるＤＲＡＭメモリセルと比較すると、図１Ｂ～図１ＣにおけるＤＲＡＭメモリセルは、ＤＲＡＭメモリセルのサイズを縮小し、ＤＲＡＭメモリデバイスの記憶密度を高めることができる。
図２は、ＤＲＡＭメモリデバイスを製造するためのプロセスフローである。図２に示すように、アレイトランジスタ、周辺トランジスタ、およびキャパシタは、同じウェハにおいて順次に処理される。ＤＲＡＭ技術がより高い密度および大容量に向かうにつれて、ＤＲＡＭメモリデバイスは、より長いプロセス時間と、より複雑なプロセスフロートを必要とする。
図３は、スタック構成において形成されたＤＲＡＭメモリデバイス１００（デバイス１００とも呼ばれる）の断面図であり、キャパシタ、アレイトランジスタ、および周辺トランジスタは、同じウェハ内に形成される。単純化および明確化のために、アレイトランジスタ１０４、周辺トランジスタ１０６、およびキャパシタ１０８が図３に示されている。図３に示すように、アレイトランジスタ１０４、周辺トランジスタ１０６、およびキャパシタ１０８は、同じウェハ１０２内に形成される。ウェハ１０２は、基板１１０を有することができる。基板１１０は、Ｓｉ基板などの半導体基板であり得る。アレイトランジスタ１０４および周辺トランジスタ１０６は、基板１１０内に配置される。誘電体スタック１０１は、基板１１０上に形成される。誘電体スタック１０１は、１つまたは複数の誘電体層を含むことができる。図３の例示的な実施形態において、誘電体スタック１０１は、４つの層間誘電体（ＩＬＤ（ｉｎｔｅｒ ｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ））層１１２～１１８を含むことができる。キャパシタ１０８は、誘電体スタック１０１内に形成される。
いくつかの実施形態において、ＩＬＤ層１１２～１１８は、ボロホスホシリケートガラス（ＢＰＳＧ）、ドープされていないシリケートガラス（ＵＳＧ）、ホスホシリケートガラス（ＰＳＧ）、テトラエチルオルトシリケート（ＴＥＯＳ）、ＳｉＨ４酸化物、ＳｉＯ２、スピンオン誘電体（ＳＯＤ）、または他の適切な誘電体のうちの１つを含むことができる。ＩＬＤ層１１２～１１８は、１０ｎｍから１０μｍの範囲における厚さを有することができる。
アレイトランジスタ１０４は、コンタクト構造１２４を介してキャパシタ１０８に結合された第１のドープ領域（例えば、ドレイン領域）１２０を有することができる。アレイトランジスタ１０４は、第１の接続チャネルを介してビットラインに結合された第２のドープ領域（例えば、ソース領域）１２２を有することができる。第１の接続チャネルは、コンタクト構造１２６、ビア１２８、および第１の金属（Ｍ１）層１３０から形成することができる。アレイトランジスタ１０４は、第２の接続チャネルを介してワードラインに結合されたゲート１３２を有することができる。第２の接続チャネルは、コンタクト１３４、ビア１３６、およびＭ１層１３８から形成することができる。
本開示において、ＤＲＡＭメモリデバイスは、Ｘｔａｃｋｉｎｇアーキテクチャに基づいて形成される。Ｘｔａｃｋｉｎｇアーキテクチャでは、第１の実施形態において、ＤＲＡＭメモリデバイスのキャパシタは、アレイウェハ上で処理され、ＤＲＡＭメモリデバイスの周辺トランジスタおよびアレイトランジスタは、論理技術ノードを使用して別の周辺ウェハ上で処理される。代替実施形態において、ＤＲＡＭメモリデバイスのキャパシタおよび周辺トランジスタは、周辺ウェハ上で処理することができ、アレイトランジスタは、アレイウェハ上で処理することができる。
図４Ａは、第１の例示的なＤＲＡＭメモリデバイス２００Ａ（デバイス２００Ａとも呼ばれる）の断面図であり、図４Ｂは、第２の例示的なＤＲＡＭメモリデバイス２００Ｂ（デバイス２００Ｂとも呼ばれる）の断面図である。デバイス２００Ａおよび２００Ｂは、Ｘｔａｃｋｉｎｇアーキテクチャに基づいて形成される。図４Ａに示すように、デバイス２００Ａは、第１のウェハ１内に形成された第１のアレイ領域３および第１の周辺領域４と、第２のウェハ２内に形成された第２のアレイ領域５および第２の周辺領域６とを有することができる。第１のウェハ１は、第１の基板１０を有することができ、第２のウェハ２は、第２の基板６０を有することができる。第１の基板１０は、第１の面１０ａと、反対側の第２の面１０ｂとを有することができる。第２の基板６０は、第１の面６０ａと、反対側の第２の面６０ｂとを有することができる。
第１のアレイ領域３および第１の周辺領域４は、第１の基板１０の第１の面１０ａ上に形成される。第１のアレイ領域３は、複数のアレイトランジスタを有することができ、第１の周辺領域４は、複数の周辺トランジスタを有することができる。単純化および明確化のために、アレイトランジスタ１４および周辺トランジスタ１６を図４Ａに示す。アレイトランジスタ１４および周辺トランジスタ１６は、第１の基板１０の第１の面１０ａ内に形成することができ、シャロートレンチアイソレーション（ＳＴＩ（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ））３４によって互いに離間させることができる。
アレイトランジスタ１４は、第１の基板１０内に形成された、第１のドープ領域（例えば、ドレイン領域）２４と、第２のドープ領域（例えば、ソース領域）２６とを有することができる。アレイトランジスタ１４は、第１の基板１０の第１の面１０ａ上に配置されたゲート構造１８と、第１の基板１０内に配置され、アレイトランジスタ１４のボディとして機能するｐ型ドープウェル（ＰＷ）２０とを有することができる。ゲート誘電体層２２は、ゲート構造１８とＰＷ２０との間に配置される。誘電体スペーサ２１は、ゲート構造１８およびゲート誘電体層２２の側壁に沿って配置することができる。
周辺トランジスタ１６は、回路設計に応じて、ｎ型トランジスタまたはｐ型トランジスタとすることができる。周辺トランジスタ１６は、第１の基板１０内に配置された、第１のソース／ドレイン（Ｓ／Ｄ）領域３６と、第２のＳ／Ｄ領域３８とを有することができる。周辺トランジスタ１６は、第１の基板１０上に配置されたゲート構造４０と、第１の基板１０内に配置され、周辺トランジスタ１６のボディとして機能するドープウェル領域４４とを有することができる。ゲート誘電体層４２は、ゲート構造４０とドープウェル領域４４との間に配置される。ドープウェル領域４４は、周辺トランジスタ１６構造に応じて、ｎ型ドーパントまたはｐ型ドーパントを有することができる。誘電体スペーサ４１は、ゲート構造４０およびゲート誘電体層４２の側壁に沿って配置することができる。
デバイス２００Ａにおいて、第１の誘電体スタック７は、アレイトランジスタ１４上に形成され、第１の基板１０の第１の面１０ａ上に配置される。第１の誘電体スタック７は、複数のＩＬＤ層を含むことができる。例えば、３つのＩＬＤ層２８、３０、および３２を図４Ａに示す。複数の第１のコンタクト構造が、第１の誘電体スタック７内に形成され、第１の誘電体スタック７を通って延在することができる。図４Ａの例示的な実施形態において、６つの第１のコンタクト構造１１ａ～１１ｆが含まれる。第１のコンタクト構造１１ａ～１１ｆの各々は、コンタクト４６と、ビア４８と、Ｍ１層５０とを含むことができる。第１のコンタクト構造１１ａ～１１ｆは、アレイトランジスタ１４の第１のドープ領域２４に結合された第１の端子コンタクト１１ａを含むことができる。第１のコンタクト構造１１ａ～１１ｆは、アレイトランジスタ１４のゲート構造１８に結合されたワードライン構造１１ｂを含むこともできる。第１のコンタクト構造１１ａ～１１ｆは、アレイトランジスタ１４の第２のドープ領域２６に結合されたビットライン構造１１ｃをさらに含むことができる。第１のコンタクト構造１１ｄ、１１ｅ、および１１ｆは、それぞれ、周辺トランジスタ１６の第１のＳ／Ｄ領域３６、ゲート構造４０、第２のＳ／Ｄ領域３８にさらに結合することができる。したがって、第１のコンタクト構造１１ｄは、第１のＳ／Ｄコンタクトとして機能し、第１のコンタクト構造１１ｆは、第２のＳ／Ｄコンタクトとして機能し、第１のコンタクト構造１１ｅは、周辺トランジスタ１６のゲートコンタクトとして機能する。
いくつかの実施形態において、ＩＬＤ層２８、３０、および３２は、ＢＰＳＧ、ＵＳＧ、ＰＳＧ、ＴＥＯＳ、ＳｉＨ４酸化物、ＳｉＯ２、ＳＯＤ、または他の適切な誘電体材料を含むことができる。ＩＬＤ層２８、３０、および３２は、１０ｎｍから１０μｍの範囲における厚さを有することができる。ＩＬＤ層２８、３０、およびゲート３２を形成するために、ＣＶＤプロセス、ＰＶＤプロセス、原子層堆積（ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ））プロセス、拡散プロセス、スパッタプロセス、またはそれらの組合せなどの任意の適切な製造プロセスを適用することができる。
依然として図４Ａを参照すると、第２のアレイ領域５および第２の周辺領域６は、第２の基板６０の第１の面６０ａ上に形成される。第２のアレイ領域５は、第２の基板６０の第１の面６０ａ上に形成された複数のキャパシタ構造を有することができる。単純化および明確化のために、キャパシタ構造６１を図４Ａに示す。さらに、キャパシタ構造６１などのキャパシタ構造が第２の誘電体スタック８内に配置されるように、第２の誘電体スタック８を第２の基板６０の第１の面６０ａ上に形成することができる。第２の誘電体スタック８は、複数のＩＬＤ層を有することができる。例えば、図４Ａでは３つのＩＬＤ層６５、６６、および６７が含まれる。キャパシタ構造６１は、第２の誘電体スタック８内に配置され、第２の基板６０の第１の面６０ａから離れる方へさらに延在するカップ状底板６２を有することができる。キャパシタ構造６１は、底板６２内に配置された細長い上板６３を有することができる。高Ｋ層６４は、底板６２と上板６３との間に配置される。いくつかの実施形態において、底板６２、上板６３、および高Ｋ層６４の上面は、同一平面とすることができる。
いくつかの実施形態において、ＩＬＤ層６５～６７は、ＢＰＳＧ、ＵＳＧ、ＰＳＧ、ＴＥＯＳ、ＳｉＨ４酸化物、ＳｉＯ２、ＳＯＤ、または他の適切な誘電体材料を含むことができる。ＩＬＤ層６５～６７は、１０ｎｍから１０μｍの範囲における厚さを有することができる。ＩＬＤ層６５～６７を形成するために、ＣＶＤプロセス、ＰＶＤプロセス、ＡＬＤプロセス、拡散プロセス、スパッタプロセス、またはそれらの組合せなどの任意の適切な製造プロセスを適用することができる。
第２の基板６０の第１の面６０ａの上に、複数の第２のコンタクト構造が、第２の誘電体スタック８内に配置され、第２の誘電体スタック８を通って延在する。例えば、５つの第２のコンタクト構造６８ａ～６８ｅを図４Ａに示す。第２のコンタクト構造の各々は、互いに接続されたビア６９およびＭ１層７０を有することができる。第２のコンタクト構造６８ａ～６８ｅは、底板６２に結合された１つまたは複数の底板コンタクト６８ｃ～６８ｄを含むことができる。第２のコンタクト構造６８ａ～６８ｅは、上板６３に結合された上板コンタクト６８ｅを含むことができる。いくつかの実施形態において、上板コンタクト６８ｅには、０．５ボルトなどの定電圧を供給することができる。底板コンタクト６８ｃ～６８ｄは、底板６２に接続することができる。底板コンタクト６８ｃ～６８ｄは、キャパシタ構造６１がアレイトランジスタ１４の第１のドープ領域２４に結合されるように、第１のコンタクト構造１１ａ～１１ｆの第１の端子コンタクト１１ａにさらに結合することができる。
デバイス２００Ａは、第２の基板６０の第２の面６０ｂ上に形成された第３の誘電体スタック９を有することができる。第３の誘電体スタック９は、複数のＩＬＤ層を含むことができる。例えば、図４Ａには２つのＩＬＤ層７１および７２を示す。いくつかの実施形態において、ＩＬＤ層７１および７２は、ＳｉＮ、ＴＥＯＳ、ＳｉＨ４酸化物、ＳｉＯ２、または他の適切な誘電体材料を含むことができる。さらに、複数のシリコン貫通コンタクト（ＴＳＣ）を第３の誘電体スタック９内に形成することができる。ＴＳＣは、第２のコンタクト構造に接続するように、第２の基板６０の第２の面６０ｂから第２の基板６０を通ってさらに延在することができる。デバイス２００Ａは、接合パッドとして機能し、ＴＳＣ上に配置された複数のボトムトップメタル（ＢＴＭ（ｂｏｔｔｏｍ ｔｏｐ ｍｅｔａｌ））を有することもできる。図４Ａの例示的な実施形態において、ＴＳＣ７３およびＢＴＭ７４を示し、ここで、ＢＴＭ７４は、ＴＳＣ７３上に配置され、接合パッドとして機能することができる。ＴＳＣは、第２のコンタクト構造に接続することができる。例えば、ＴＳＣ７３は、第２のコンタクト構造６８ｂに接続することができる。いくつかの実施形態において、バリア層７５を、ＴＳＣ７３と、第３の誘電体スタック９と、第２の基板６０との間に配置することができる。
デバイス２００Ａにおいて、複数の接合構造（図示せず）を含む接合界面７６が、第１のウェハ１と第２のウェハ２との間に形成される。接合構造（図示せず）は、Ｍ１層５０および／またはＭ１層７０上に配置することができる。接合構造は、Ｃｕ、Ｎｉ、ＳｎＡｇ、または他の適切な接合材料を含むことができる。接合構造は、Ｍ１層５０をＭ１層７０に接合することによって、第１のウェハ１と第２のウェハ２とを一緒に接合するように構成される。したがって、第１のコンタクト構造１１ａ～１１ｆは、第２のコンタクト構造６８ａ～６８ｅに結合され、第１のアレイ領域３は、第２のアレイ領域５に結合され、第１の周辺領域４は、第２の周辺領域６に結合される。加えて、第１の基板１０の第１の面１０ａと第２の基板６０の第１の面６０ａとは、互いに向かい合う。
第１のウェハ１と第２のウェハ２との間の結合を図４Ａにおいて示すことができる。第１の例において、第１のコンタクト構造のビットライン構造１１ｃは、第２のコンタクト構造（または第２の端子コンタクト）６８ｂに接合される。したがって、ＴＳＣ７３は、ビットライン構造１１Ｃと第２のコンタクト構造６８ｂとを介して、アレイトランジスタ１４の第２のドープ領域２６に結合することができる。したがって、ＢＴＭ７４、ＴＳＣ７３、ビットライン構造１１Ｃ、および第２のコンタクト構造６８Ｂから形成された接続チャネルを介して、アレイトランジスタ１４の第２のドープ領域２６に動作電圧を印加することができる。第２の例において、キャパシタ構造６１がアレイトランジスタ１４の第１のドープ領域（例えば、ドレイン領域）に結合されるように、底板コンタクト６８ｃ～６８ｄを第１の端子コンタクト１１ａに接合することができる。
いくつかの実施形態において、第１の基板１０および第２の基板６０は、Ｓｉ基板などの半導体基板とすることができる。第１の基板１０および第２の基板６０は、ゲルマニウム（Ｇｅ）、炭化ケイ素（ＳｉＣ）、シリコンゲルマニウム（ＳｉＧｅ）、またはダイヤモンドなどの他の半導体も含み得る。ゲート誘電体層２２および４２は、ＳｉＯ、ＨｆＯ、高Ｋ誘電体材料、または他の適切な誘電体材料から作製することができる。ゲート構造１８および４０は、ポリＳｉ、Ｗ、ＷＮ、Ｔｉ、ＴｉＮ、ＴａＮ、ＡｌＴｉＣ、ＡｌＴｉＯ、ＡｌＴｉＮ、または他の適切な材料から作製することができる。コンタクト４６および６９は、Ｗ、Ｒｕ、Ｃｏ、または他の適切な導電性材料から作製することができる。ビア４８、Ｍ１層５０、およびＭ１層７０は、Ｃｕ、Ａｌ、Ｒｕ、Ｃｏ、Ｗ、または他の適切な導電性材料から作製することができる。第１の誘電体スタック７、第２の誘電体スタック８、および第３の誘電体スタック９は、ＳｉＯ、ＴＥＯＳ、ＵＳＧ、ＰＳＧ、ＢＰＳＧ、ＳｉＮ、ＳｉＣＮ、または他の適切な誘電体材料を含むことができる。底板６２および上板６３は、Ｔｉ、ＴｉＮ、ポリＳｉ、または他の適切な導電性材料を含むことができる。高Ｋ層６４は、ＨｆＯ、ＡｌＯ、ＺｒＯ、または他の適切な高Ｋ誘電体材料を含むことができる。ＴＳＣ７３およびＢＴＭ７４は、Ｃｕ、Ａｌ、Ｗ、または他の適切な導電性材料から作製することができる。バリア層７５は、ＴＥＯＳ、ＳｉＯ、または他の適切な誘電体材料から作製することができる。
図４Ｂは、第２の例示的なＤＲＡＭメモリデバイス２００Ｂの断面図である。デバイス２００Ｂは、デバイス２００Ａと同様の構造を有する。例えば、デバイス２００Ｂは、第１のウェハ３０２と、第２のウェハ３０４とを有する。第１のウェハ３０２は、第１の基板２１０の第１の面２１０ａ上に形成された第１のアレイ領域２０２と第１の周辺領域２０４とを有する。第２のウェハ３０４は、第２の基板２１２の第１の面２１２ａ上に形成された第２のアレイ領域２０６と第２の周辺領域２０８とを有する。例示的なアレイトランジスタ２１４が、第１の基板２１０内に形成され、第１のアレイ領域２０２内に配置される。例示的なキャパシタ構造２１６が、第２のアレイ領域２０６内に配置される。しかしながら、デバイス２００Ａと比較すると、例示的な周辺トランジスタ２１８などの周辺トランジスタが、第２の基板２１２内に形成され、第２の周辺領域２０８内に配置される。
第１のウェハ３０２は、複数の第１のコンタクト構造２２０ａ～２２０ｆを有することができる。第２のウェハ３０４は、複数の第２のコンタクト構造２２２ａ～２２２ｇを有することができる。複数の接合構造（図示せず）を含む接合界面３０３を、第１のウェハ３０２と第２のウェハ３０４との間に形成することができる。接合構造（図示せず）は、Ｍ１層２３２および／またはＭ１層２３４上に配置することができる。第１のアレイ領域２０２および第２のアレイ領域２０６が互いに結合され、第１の周辺領域２０４および第２の周辺領域２０８が互いに結合されるように、第１のコンタクト構造２２０ａ～２２０ｆおよび第２のコンタクト構造２２２ａ～２２２ｇを、接合構造を介して互いに接合することができる。例えば、第１の周辺領域２０４内の第１のコンタクト構造２２０ｄ～２２０ｆは、第２のコンタクト構造２２２ｅ～２２２ｇに接合される。第２のコンタクト構造２２２ｅ～２２２ｇは、周辺トランジスタ２１８にさらに接続される。したがって、第１の周辺領域２０４内の第１のコンタクト構造２２０ｄ～２２０ｆは、第２の周辺領域２０８内の周辺トランジスタ２１８に結合される。デバイス２００Ａと同様に、ＴＳＣ２２６は、第２のコンタクト構造２２２ｄに接続するように、第２の基板２１２を通って延在する。ＴＳＣ２２６はさらに、第２のコンタクト構造２２２ｄおよび第１のコンタクト構造２２２ｃから形成された接続チャネルを介してアレイトランジスタ２１４に結合される。
デバイス２００Ａまたは２００Ｂにおけるキャパシタ構造は、スタック構成において形成されることに留意されたい。しかしながら、キャパシタ構造は、フラット構成またはトレンチ構成において形成することもできる。
図５Ａは、第１の例示的なＤＲＡＭメモリデバイス２００Ａ内のメモリセルの概略図である。図５Ａに示すように、アレイトランジスタ（図５Ａではトランジスタとも呼ばれる）は、第１のウェハ（例えば、ウェハＡ）内で処理され、キャパシタは、第２のウェハ（例えば、ウェハＢ）内で処理される。アレイトランジスタのドレイン領域をビットラインに結合することができ、アレイトランジスタのソース領域をキャパシタに結合することができる。アレイトランジスタのゲートは、ワードラインに結合される。
図５Ｂは、第１の例示的なＤＲＡＭメモリデバイス２００Ａを作製するための第１のプロセスフローの概略図である。図５Ｂに示すように、周辺トランジスタを含むデバイス２００Ａの周辺（または周辺領域）は、第１のウェハ５０２内のアレイトランジスタとともに処理することができる。一方、デバイス２００Ａのキャパシタは、第２のウェハ５０４内で処理することができる。Ｘｔａｃｋｉｎｇアーキテクチャを有する接合されたウェハ５０６内にＤＲＡＭメモリデバイス２００Ａを形成するために、第１のウェハ５０２および第２のウェハ５０４を一緒に接合することができる。
図５Ｃは、本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイス２００Ａを作製するための第２のプロセスフローの概略図である。ステップＳ５０８において、周辺トランジスタ（例えば、周辺トランジスタ１６）およびアレイトランジスタ（例えば、アレイトランジスタ１４）は、第１のウェハ（例えば、第１のウェハ１）内に形成することができる。次いで、ステップＳ５１０において、コンタクト（例えば、コンタクト４６）を形成するために第１のウェハを送ることができる。次いで、ステップＳ５１２において、第１のウェハをバックエンドオブライン（ＢＥＯＬ（ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ））プロセスを受けるために送ることができ、そこで、コンタクト上にビア（例えば、ビア４８）および金属層（例えば、Ｍ１層５０）を形成することができる。一方、ステップＳ５１４において、第２のウェハ（例えば、第２のウェハ２）内にキャパシタ（例えば、キャパシタ構造６１）を形成することができる。次いで、ステップＳ５１６において、コンタクト（例えば、ビア６９）を形成するために第２のウェハを送ることができる。続いて、ステップＳ５１８において、金属層（例えば、Ｍ１層７０）を形成するためにＢＥＯＬプロセスを受けるために第２のウェハを送ることができる。ステップＳ５２０において、第１のウェハおよび第２のウェハを一緒に接合することができる。ステップＳ５２２において、パッシベーション層（例えば、第３の誘電体スタック９）および接合パッド（例えば、ＴＳＣ７３およびＢＴＭ７４）を形成することができる。
図６Ａは、第２の例示的なＤＲＡＭメモリデバイス２００Ｂ内のメモリセルの概略図である。図６Ａに示すように、アレイトランジスタ（図６Ａではトランジスタとも呼ばれる）は、第１のウェハ（例えば、ウェハＡ）内で処理され、キャパシタは、第２のウェハ（例えば、ウェハＢ）内で処理される。アレイトランジスタのドレイン領域がビットラインに結合され、アレイトランジスタのソース領域がキャパシタに結合される。アレイトランジスタのゲートがワードラインに結合される。
図６Ｂは、第２の例示的なＤＲＡＭメモリデバイス２００Ｂを作製するための第１のプロセスフローの概略図である。図６Ｂに示すように、周辺トランジスタを含むデバイス２００Ｂの周辺（または周辺領域）は、第１のウェハ６０４内でキャパシタとともに処理することができる。一方、デバイス２００Ｂのトランジスタ（またはアレイトランジスタ）は、第２のウェハ６０２内で処理することができる。Ｘｔａｃｋｉｎｇアーキテクチャを有する接合されたウェハ６０６内でＤＲＡＭメモリデバイス２００Ｂを形成するために、第１のウェハ６０４および第２のウェハ６０２を一緒に接合することができる。
図６Ｃは、第２の例示的なＤＲＡＭメモリデバイス２００Ｂ（またはデバイス２００Ｂ）を作製するための第２のプロセスフローの概略図である。ステップＳ６０８において、アレイトランジスタ（例えば、アレイトランジスタ２１４）を、第２のウェハ（例えば、第１のウェハ３０２）内に形成することができる。次いで、ステップＳ６１０において、コンタクト（例えば、コンタクト２２８）を形成するために第１のウェハを送ることができる。次いで、ステップ６１２において、第１のウェハを、バックエンドオブライン（ＢＥＯＬ）プロセスを受けるために送ることができ、そこで、ビア（例えば、ビア２３０）および金属層（例えば、Ｍ１層２３２）をコンタクト上に形成することができる。一方、ステップＳ６１４において、キャパシタ（例えば、キャパシタ構造２１６）および周辺トランジスタ（例えば、２１８）を第２のウェハ（例えば、第２のウェハ３０４）内に形成することができる。次いで、ステップＳ６１６において、第２のウェハを、コンタクト（例えば、コンタクト２３８、ビア２３６）を形成するために送ることができる。続いて、ステップＳ６１８において、第２のウェハを、金属層（例えば、Ｍ１層２３４）を形成するためにＢＥＯＬプロセスを受けるために送ることができる。ステップＳ６２０において、第１のウェハおよび第２のウェハを一緒に接合することができる。ステップＳ６２２において、パッシベーション層（例えば、第３の誘電体スタック２４０）および接合パッド（例えば、ＴＳＣ２２６およびＢＴＭ２２４）を形成することができる。
図７～図１０は、本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイス２００Ａを製造する第１の様々な中間ステップの断面図である。図７に示すように、第１のアレイ領域３および第１の周辺領域４が第１のウェハ１内に形成される。第１のアレイ領域３は、複数のアレイトランジスタと、複数の周辺トランジスタとを含むことができる。単純化および明確化のために、アレイトランジスタ１４および周辺トランジスタ１６を図７に示す。第１のウェハ１は、第１の面１０ａと反対側の第２の面１０ｂとを含む第１の基板１０を有することができる。第１の基板１０の第１の面１０ａ上に配置されたアレイトランジスタ１４および周辺トランジスタ１６上に、第１の誘電体スタック７を形成することができる。第１の誘電体スタック７は、図７に示す３つのＩＬＤ層２８、３０、および３２などの１つまたは複数の誘電体層を含むことができる。
複数の第１のコンタクト構造１１ａ～１１ｆを、第１の誘電体スタック７内に形成し、アレイトランジスタ１４および周辺トランジスタ１６に結合することができる。例えば、第１のコンタクト構造１１ａ～１１ｆは、アレイトランジスタ１４の第１のドープ領域２４に結合された第１の端子コンタクト１１ａを含むことができる。第１のコンタクト構造１１ａ～１１ｆは、アレイトランジスタ１４のゲート構造１８に結合されたワードライン構造１１ｂを含むこともできる。第１のコンタクト構造１１ａ～１１ｆは、アレイトランジスタ１４の第２のドープ領域２６に結合されたビットライン構造１１ｃをさらに含むことができる。第１のコンタクト構造１１ｄ、１１ｅ、および１１ｆは、それぞれ、周辺トランジスタ１６の第１のＳ／Ｄ領域３６、ゲート構造４０、および第２のＳ／Ｄ領域３８にさらに結合することができる。したがって、第１のコンタクト構造１１ｄおよび１１ｆは、Ｓ／Ｄコンタクトとして機能し、第１のコンタクト構造１１ｅは、周辺トランジスタ１６のゲートコンタクトとして機能する。
上記の第１のウェハ１を製造するために、様々な半導体製造プロセスを適用することができる。半導体製造プロセスは、堆積プロセス、フォトリソグラフィプロセス、エッチングプロセス、ウェットクリーンプロセス、計測測定プロセス、リアルタイム欠陥分析、表面平坦化プロセス、注入プロセスなどを含むことができる。堆積プロセスは、化学蒸着（ＣＶＤ）プロセス、物理蒸着（ＰＶＤ）プロセス、拡散プロセス、スパッタリングプロセス、原子層堆積（ＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ））プロセス、電気めっきプロセスなどをさらに含むことができる。
例えば、アレイトランジスタ１４のｐ型ドープウェル（ＰＷ）２０、第１のドープ領域２４、および第２のドープ領域２６を形成するために、注入プロセスを適用することができる。アレイトランジスタ１４のゲート誘電体層２２、ゲート構造１８、およびスペーサ２１を形成するために、堆積プロセスを適用することができる。第１の誘電体スタック７は、堆積プロセスによって形成することができる。第１の誘電体スタック７内に第１のコンタクト構造１１ａ～１１ｆを形成するために、フォトリソグラフィプロセスとエッチングプロセスとを適用することによって、複数のコンタクト開口部（図示せず）を形成することができる。続いて、コンタクト開口部を導電性材料で満たすために、堆積プロセスを適用することができる。次いで、第１の誘電体スタック７の上面上の過剰な導電性材料を除去するために、表面平坦化プロセスを適用することができる。
図８において、第２のアレイ領域５および第２の周辺領域６が、第２のウェハ２内の第２の基板６０の第１の面６０ａ上に形成される。キャパシタ構造６１を、第２のアレイ領域５内に形成することができる。第２の基板６０は、第１の面６０ａと、反対側の第２の面６０ｂとを有することができる。第２の基板６０の第１の面６０ａ上に第２の誘電体スタック８を形成することができる。第２の誘電体スタック８は、１つまたは複数のＩＬＤ層６５～６７を含むことができる。キャパシタ構造６１を、第２の基板６０の第１の面６０ａ上に配置し、第２の誘電体スタック８内に配置することができる。キャパシタ構造６１は、第２の誘電体スタック８内に配置され、第２の基板６０の第１の面６０ａから離れる方へさらに延在するカップ状底板６２を有することができる。キャパシタ構造６１は、底板６２内に配置された細長い上板６３を有することができる。高Ｋ層６４が、底板６２と上面６３との間に配置される。いくつかの実施形態において、底板６２、上板６３、および高Ｋ層６４の上面は、同一平面とすることができる。
第２のウェハ２において、複数の第２のコンタクト構造６８ａ～６８ｅを第２の誘電体スタック８内に形成することができる。第２のコンタクト構造６８ａ～６８ｅは、底板６２に結合された１つまたは複数の底板コンタクト６８ｃ～６８ｄを含むことができる。第２のコンタクト構造６８ａ～６８ｅは、上板６３に結合された上板コンタクト６８ｅを含むこともできる。
第２のウェハ２を形成するために、第２の基板６０の第１の面６０ａ上に第２の誘電体スタック８を形成するために、堆積プロセスを適用することができる。底板開口部（図示せず）を形成するために、フォトリソグラフィプロセスとエッチングプロセスとを含むパターン化プロセスを適用することができる。続いて、底板６２を形成するために、堆積プロセスによって導電性材料を堆積することができる。高Ｋ層６４は、底板６２上に堆積プロセスによって形成することができる。上板開口部（図示せず）を形成するために、パターン化プロセスを再び適用することができ、上板６３を形成するために、上板開口部を導電性材料で満たすために、堆積プロセスを再び適用することができる。さらに、コンタクト開口部（図示せず）を形成するために、パターン化プロセスを適用することができる。次いで、第２のコンタクト構造６８ａ～６８ｅを形成するために、導電性材料をコンタクト開口部内に堆積することができる。
図９において、第１のウェハ１と第２のウェハ２とを接合するために、接合プロセスを適用することができる。第１のウェハ１を第２のウェハに接合するために、第１のウェハ１内のＭ１層５０および／または第２のウェハ２内のＭ１層７０上に、ピラーなどの複数の接合構造（図示せず）を形成することができる。接合構造は、Ｃｕ、Ｎｉ、およびＳｎＡｇを含むことができる。さらに、Ｍ１層５０は、接合プロセスを適用することによって、接合構造を介してＭ１層７０に接合することができる。接合プロセスは、第１のウェハ１内のＭ１層５０と第２のウェハ２内のＭ１層７０との間に接続部を形成するために接合構造を溶融することができるように、２２０℃を超える温度で動作させることができる。第１のウェハ１および第２のウェハ２が一緒に接合されると、第１のウェハ１内の第１のアレイ領域３は、第２のウェハ２内の第２のアレイ領域５に結合することもできる。第１のウェハ１内の第１の周辺領域４は、第１のコンタクト構造と第２のコンタクト構造とを介して、第２のウェハ２内の第２の周辺領域６に結合することができる。例えば、第２のコンタクト構造６８ａは、第１のコンタクト構造１１ｄに結合することができ、周辺トランジスタ１６の第１のＳ／Ｄ領域３６にさらに結合することができる。第２のコンタクト構造６８ｂは、第１のコンタクト構造（またはビットライン構造）１１ｃに接続され、アレイトランジスタ１４の第２のドープ領域２６にさらに結合される。
図１０において、第２の基板６０の一部は、第２の基板６０の厚さを減少させるために、第２の基板６０の第２の面６０ｂから除去することができる。第３の誘電体スタック９を、第２の基板６０の第２の面６０ｂ上に形成することができる。第３の誘電体スタック９は、１つまたは複数のＩＬＤ層７１～７２を含むことができる。第３の誘電体スタック９内にコンタクト開口部（図示せず）を形成するために、フォトリソグラフィプロセスとエッチングプロセスとの組合せを適用することができる。コンタクト開口部は、第２のコンタクト構造を露出させるために、第２の基板６０を通ってさらに延在させることができる。例えば、第２のコンタクト構造６８ｂは、図１０においては露出させることができる。バリア層７５を形成するために、ＣＶＤプロセスなどの堆積プロセスを適用することができ、ＴＳＣ７３を形成するために、電気めっきプロセスを適用することができる。ＢＴＭ７４を形成するために、ＰＶＤプロセスをさらに適用することができる。ＴＳＣ７３およびＢＴＭ７４が形成されると、図４Ａ内のＤＲＡＭメモリデバイス２００Ａと同様の構成を有するＤＲＡＭメモリデバイス２００Ａを形成することができる。
図７、図８、図１１、および図１２は、本開示の例示的な実施形態による、第１の例示的なＤＲＡＭメモリデバイス２００Ａを製造する第２の中間ステップの断面図である。上記のように、図７において、第１のアレイ領域３および第１の周辺領域４は、第１のウェハ１内に形成される。図８において、第２のアレイ領域５および第２の周辺領域６は、第２のウェハ２内に形成される。次いで、製造プロセスは、図１１に示すステップに進む。図１１において、第２の基板６０の一部は、第２の基板６０の厚さを減少させるために、第２の基板６０の第２の面６０ｂから除去することができる。第３の誘電体スタック９を、第２の基板６０の第２の面６０ｂ上に形成することができる。第３の誘電体スタック９は、ＩＬＤ層７１～７２などの１つまたは複数のＩＬＤ層を含むことができる。第３の誘電体スタック９内にコンタクト開口部（図示せず）を形成するために、フォトリソグラフィプロセスとエッチングプロセスとの組合せを適用することができる。コンタクト開口部は、第２のコンタクト構造を露出させるために、第２の基板６０を通ってさらに延在させることができる。例えば、第２のコンタクト構造６８ｂは、図１１においては露出させることができる。ＴＳＣ７３を形成するために、電気めっきプロセスなどの堆積プロセスを適用することができる。ＢＴＭ７４を形成するために、ＰＶＤプロセスをさらに適用することができる。
図１２において、第１のウェハ１および第２のウェハ２は、接合プロセスによって互いに接合することができる。接合プロセスは、図９で述べた接合プロセスと同様とすることができ、ここで、複数の接合構造（図示せず）をＭ１層５０および／またはＭ１層７０上に形成することができ、Ｍ１層５０およびＭ１層７０を、接合構造を溶融する熱処理によって互いにさらに接続することができる。接合プロセスが完了すると、第１のウェハ１と第２のウェハ２との間に接合界面７６を形成することができ、図４Ａに示すＤＲＡＭメモリデバイス２００Ａと同様の構成を有するＤＲＡＭメモリデバイス２００Ａを形成することができる。
図１３～図１５は、本開示の例示的な実施形態による、第２の例示的なＤＲＡＭメモリデバイス２００Ｂを製造する中間ステップの断面図である。図１３に示すように、第１のアレイ領域２０２および第１の周辺領域２０４を、第１のウェハ３０２内に形成することができる。第１のアレイ領域２０２は、複数のアレイトランジスタを含むことができる。単純化および明確化のために、アレイトランジスタ２１４を第１のアレイ領域２０２内に示す。第１のウェハ３０２は、第１の基板２１０と、第１の基板２１０の第１の面２１０ａ上に形成された第１の誘電体スタック２４８とを有することができる。複数の第１のコンタクト構造２２０ａ～２２０ｆを、第１の誘電体スタック２４８内に形成し、第１のアレイ領域２０２および第１の周辺領域２０４内に配置することができる。第１のコンタクト構造２２０ａ～２２０ｆのうちの少なくとも１つが、アレイトランジスタ２１４に結合される。例えば、第１のコンタクト構造２２０ａ～２２０ｆは、アレイトランジスタ２１４の第１のドープ領域２４２に結合された第１の端子コンタクト２２０ａを含むことができる。第１のコンタクト構造２２０ａ～２２０ｆは、アレイトランジスタ２１４のゲート構造２４６に結合されたワードライン構造２２０ｂを含むこともできる。第１のコンタクト構造２２０ａ～２２０ｆは、アレイトランジスタ２１４の第２のドープ領域２４４に結合されたビットライン構造２２０ｃをさらに含むことができる。
図１４において、第２のアレイ領域２０６および第２の周辺領域２０８を、第２のウェハ３０４内に形成することができる。第２のウェハ３０４は、第１の面２１２ａと反対側の第２の面２１２ｂとを有する第２の基板２１２を有することができる。第２の誘電体スタック２５０を、第２の基板２１２の第１の面２１２ａ上に形成することができる。複数のキャパシタ構造を、第２のアレイ領域２０６内に形成し、第２の誘電体スタック２５０内に配置することができる。複数の周辺トランジスタを、第２の周辺領域２０８内に形成し、第２の基板２１２の第１の面２１２ａにさらに延在させることができる。単純化および明確化のために、キャパシタ構造２１６と周辺トランジスタ２１８とを図１４に示す。さらに、複数の第２のコンタクト構造２２２ａ～２２２ｇは、第２の基板２１２の第１の面２１２ａから離れる方へ延在し、第２の誘電体スタック２５０内に配置することができる。
第２のコンタクト構造２２２ａ～２２２ｇは、キャパシタ構造２１６および周辺トランジスタ２１８に結合することができる。例えば、第２のコンタクト構造２２２ａ～２２２ｇは、キャパシタ構造２１６の底板２５２に結合された１つまたは複数の底板コンタクト２２２ａおよび２２２ｃを含むことができる。第２のコンタクト構造２２２ａ～２２２ｇは、キャパシタ構造２１６の上板２５４に結合された上板コンタクト２２２ｂを含むこともできる。第２のコンタクト構造２２２ａ～２２２ｇは、周辺トランジスタ２１８の第１のＳ／Ｄ領域２５６に結合された第１のＳ／Ｄコンタクト２２２ｅと、ゲート構造２５８に結合されたゲートコンタクト２２２ｆと、第２のＳ／Ｄ領域２６０に結合された第２のＳ／Ｄコンタクト２２２ｇとをさらに含むことができる。
図１５において、第１のアレイ領域２０２および第２のアレイ領域２０６を互いに結合することができ、第１の周辺領域２０４および第２の周辺領域２０８を互いに結合することができるように、第１のウェハ３０２および第２のウェハ３０４を、接合界面３０３に沿って一緒に接合することができる。さらに、第２の基板２１２の一部は、第２の基板２１２の第２の面２１２ｂから除去することができる。第３の誘電体スタック２４０を、第２の基板２１２の第２の面２１２ｂ上に形成することができる。ＴＳＣ２２６を、第３の誘電体スタック２４０内に形成し、第２のコンタクト構造２２２ｄに接続するように第２の基板２１２を通ってさらに延在させることができる。次いで、ＢＴＭ２２４が、ＴＳＣ２２６上に形成される。ＴＳＣ２２６およびＢＴＭ２２４が完成すると、図４Ｂに示すデバイス２００Ｂと同様の構成を有するＤＲＡＭメモリデバイス２００Ｂが形成される。
図１６は、いくつかの実施形態による、ＤＲＡＭメモリデバイスを製造するためのプロセス１６００のフローチャートである。プロセス１６００は、ステップＳ１６０４において開始し、そこで、アレイトランジスタが第１の基板の第１の面内に形成される。次いで、プロセス１６００は、ステップＳ１６０４に進み、そこで、第１の誘電体スタックが、第１の基板の第１の面上のアレイトランジスタ上に形成され、複数の第１のコンタクト構造が、第１の誘電体スタック内に形成される。アレイトランジスタは、第１のコンタクト構造のうちの少なくとも１つに結合される。いくつかの実施形態において、ステップＳ１６０４およびＳ１６０６は、図７または図１３を参照して示したように実行することができる。図７において、周辺トランジスタを、第１の基板の第１の面内に形成することもできる。
次いで、プロセス１６００は、ステップＳ１６０８に進み、そこで、第２の誘電体スタックを、第２の基板の第１の面上に形成することができる。ステップＳ１６１０において、キャパシタ構造を、第２の基板の第１の面上に形成することができ、続いて、複数の第２のコンタクト構造を、第２の誘電体スタック内に形成することができ、ここで、キャパシタ構造は、第２のコンタクト構造のうちの少なくとも１つに結合され、キャパシタ構造は、第２の誘電体スタック内に配置される。いくつかの実施形態において、ステップＳ１６０８およびＳ１６１０は、図８または図１４を参照して示したように実行することができる。図１４において、周辺トランジスタを、第２の基板の第１の面内に形成することもできる。
次いで、プロセス１６００は、ステップＳ１６１２に進み、そこで、キャパシタ構造がアレイトランジスタに結合され、第１の基板の第１の面と第２の基板の第１の面とが互いに向かい合うように、第１の基板および第２の基板が、複数の接合構造を介して一緒に接合される。いくつかの実施形態において、ステップＳ１６１２は、図９または図１５を参照して示したように実行することができる。
プロセス１６００の前、最中、および後に追加のステップを提供することができ、本明細書で説明したステップのうちのいくつかを、プロセス１６００の追加の実施形態のために、置き換え、排除、異なる順序で実行、または並行して実行することができることに留意すべきである。一例において、ステップＳ１６０４およびＳ１６０６が第１の基板において処理される場合、ステップＳ１６０８およびＳ１６１０を、並行して第２の基板において処理することができる。別の例において、第１の基板および第２の基板が一緒に接合されると、第２の基板の一部を、第２の基板の第２の面から除去することができる。第３の誘電体スタックを、第２の基板の第２の面上に形成することができ、複数のＴＳＣを、第３の誘電体スタック内に形成することができる。ＴＳＣは、第２のコンタクト構造に接続するために、第２の基板を通ってさらに延在させることができる。
プロセス１６００の後続のプロセスステップにおいて、様々な追加の相互接続構造（例えば、導電線および／またはビアを有する金属化層）が、ＤＲＡＭメモリデバイス上に形成され得る。そのような相互接続構造は、機能的回路を形成するために、ＤＲＡＭメモリデバイスを他のコンタクト構造および／またはアクティブデバイスと電気的に接続する。パッシベーション層、入力／出力構造などの追加のデバイス機能も形成され得る。
本明細書で説明した様々な実施形態は、関連するＤＲＡＭメモリデバイスに勝るいくつかの利点を提供する。例えば、関連するＤＲＡＭメモリデバイスにおいて、メモリセルおよび周辺トランジスタが同じウェハ内で処理され、これは、より長いプロセス時間とより複雑なプロセスフローとを必要とする。開示したＤＲＡＭメモリデバイスは、Ｘｔａｃｋｉｎｇアーキテクチャに基づいて製造される。Ｘｔａｃｋｉｎｇアーキテクチャでは、ＤＲＡＭメモリデバイスのキャパシタが、アレイウェハ上で処理され、ＤＲＡＭメモリデバイスの周辺トランジスタおよびアレイトランジスタが、所望のＩ／Ｏ速度および機能を可能にする論理技術ノードを使用して、別個の周辺ウェハ上で処理される。アレイウェハの処理および周辺ウェハの処理が完了すると、２つのウェハは、１つのプロセスステップにおいてウェハ全体にわたって同時に形成される接合構造を介して電気的に接続される。革新的なＸｔａｃｋｉｎｇ技術を使用することによって、より高い記憶密度、より単純なプロセスフロー、およびより短いサイクル時間を達成することができる。
上記は、当業者が本開示の態様をよりよく理解し得るように、いくつかの実施形態の特徴を概説している。当業者は、本明細書で紹介した実施形態の同じ目的を実行するためおよび／または同じ利点を達成するために、他のプロセスおよび構造を設計または修正するための基礎として本開示を容易に使用し得ることを理解すべきである。当業者は、そのような同等の構成が本開示の要旨および範囲から逸脱しないこと、ならびに本開示の要旨および範囲から逸脱することなく、本明細書において様々な変更、置換、および改変を行い得ることも理解すべきである。
１ 第１のウェハ
２ 第２のウェハ
３ 第１のアレイ領域
４ 第１の周辺領域
５ 第２のアレイ領域
６ 第２の周辺領域
７ 第１の誘電体スタック
８ 第２の誘電体スタック
９ 第３の誘電体スタック
１０ 第１の基板
１０ａ 第１の面
１０ｂ 第２の面
１１ａ～１１ｆ 第１のコンタクト構造
１４ アレイトランジスタ
１６ 周辺トランジスタ
１８ ゲート構造
２０ ｐ型ドープウェル（ＰＷ）、ＰＷ
２１ 誘電体スペーサ
２２ ゲート誘電体層
２４ 第１のドープ領域
２６ 第２のドープ領域
２８ ＩＬＤ層
３０ ＩＬＤ層
３２ ＩＬＤ層
３４ シャロートレンチアイソレーション（ＳＴＩ）
３６ 第１のソース／ドレイン（Ｓ／Ｄ）領域、第１のＳ／Ｄ領域
３８ 第２のＳ／Ｄ領域
４０ ゲート構造
４１ 誘電体スペーサ
４２ ゲート誘電体層
４４ ドープウェル領域
４６ コンタクト
４８ ビア
５０ Ｍ１層
６０ 第２の基板
６０ａ 第１の面
６０ｂ 第２の面
６１ キャパシタ構造
６２ カップ状底板、底板
６３ 細長い上板、上板
６４ 高Ｋ層
６５ ＩＬＤ層
６６ ＩＬＤ層
６７ ＩＬＤ層
６８ａ コンタクト構造、第２のコンタクト構造
６８ｂ コンタクト構造、第２のコンタクト構造
６８ｃ コンタクト構造、第２のコンタクト構造、底板コンタクト
６８ｄ コンタクト構造、第２のコンタクト構造、底板コンタクト
６８ｅ コンタクト構造、第２のコンタクト構造、上板コンタクト
６９ ビア、コンタクト
７０ Ｍ１層
７１ ＩＬＤ層
７２ ＩＬＤ層
７３ ＴＳＣ
７４ ＢＴＭ
７５ バリア層
７６ 接合界面
１００ ＤＲＡＭメモリデバイス、デバイス
１０１ 誘電体スタック
１０２ ウェハ
１０４ アレイトランジスタ
１０６ 周辺トランジスタ
１０８ キャパシタ
１１０ 基板
１１２～１１８ 層間誘電体層（ＩＬＤ）層、ＩＬＤ層
１２０ 第１のドープ領域
１２２ 第２のドープ領域
１２４ コンタクト構造
１２６ コンタクト構造
１２８ ビア
１３０ 第１の金属（Ｍ１）層
１３２ ゲート
１３４ コンタクト
１３６ ビア
１３８ Ｍ１層
２００Ａ ＤＲＡＭメモリデバイス、デバイス
２００Ｂ ＤＲＡＭメモリデバイス、デバイス
２０２ 第１のアレイ領域
２０４ 第１の周辺領域
２０６ 第２のアレイ領域
２０８ 第２の周辺領域
２１０ 第１の基板
２１０ａ 第１の面
２１２ 第２の基板
２１２ａ 第１の面
２１２ｂ 第２の面
２１４ アレイトランジスタ
２１６ キャパシタ構造
２１８ 周辺トランジスタ
２２０ａ 第１のコンタクト構造、第１の端子コンタクト
２２０ｂ 第１のコンタクト構造、ワードライン構造
２２０ｃ 第１のコンタクト構造、ビットライン構造
２２０ｄ～２２０ｆ 第１のコンタクト構造
２２２ａ 第２のコンタクト構造、底板コンタクト
２２２ｂ 第２のコンタクト構造、上板コンタクト
２２２ｃ 第２のコンタクト構造、底板コンタクト
２２２ｄ 第２のコンタクト構造
２２２ｅ 第２のコンタクト構造、第１のＳ／Ｄコンタクト
２２２ｆ 第２のコンタクト構造、ゲートコンタクト
２２２ｇ 第２のコンタクト構造、第２のＳ／Ｄコンタクト
２２４ ＢＴＭ
２２６ ＴＳＣ
２２８ コンタクト
２３０ ビア
２３２ Ｍ１層
２３４ Ｍ１層
２３６ ビア
２３８ コンタクト
２４０ 第３の誘電体スタック
２４２ 第１のドープ領域
２４４ 第２のドープ領域
２４６ ゲート構造
２４８ 第１の誘電体スタック
２５０ 第２の誘電体スタック
２５２ 底板
２５４ 上板
２５６ 第１のＳ／Ｄ領域
２５８ ゲート構造
２６０ 第２のＳ／Ｄ領域
３０２ 第１のウェハ
３０３ 接合界面
３０４ 第２のウェハ
５０２ 第１のウェハ
５０４ 第２のウェハ
５０６ 接合されたウェハ
６０２ 第２のウェハ
６０４ 第１のウェハ
６０６ 接合されたウェハ

Claims (14)

  1. アレイトランジスタ及び周辺トランジスタが中に形成された第１のウェハと、
    キャパシタ構造が中に形成された第２のウェハと、
    前記第１のウェハと前記第２のウェハとの間に形成された接合界面であって、前記第１のウェハの第１の面と前記第２のウェハの第１の面とが互いに向かい合い、前記接合界面が、メモリセルを形成するために前記アレイトランジスタを前記キャパシタ構造に結合するように構成された、接合界面と
    を備え、
    前記第１のウェハが第１の基板を備え、前記第２のウェハが第２の基板を備え、前記第１の基板が第１の面と反対側の第２の面とを有し、前記第２の基板が第１の面と反対側の第２の面とを有し、前記アレイトランジスタ及び前記周辺トランジスタが前記第１の基板の前記第１の面内に配置され、
    前記第１の基板の前記第１の面上の前記アレイトランジスタ上に形成された第１の誘電体スタックと、
    前記第１の誘電体スタック内に形成され、前記第１の誘電体スタックを通って延在する複数の第１のコンタクト構造であって、前記第１のコンタクト構造の第１の端子コンタクトが前記アレイトランジスタの第１のドープ領域に結合された、複数の第１のコンタクト構造と、
    をさらに備え、
    前記アレイトランジスタが、
    前記第１のコンタクト構造の前記第１の端子コンタクトに結合された第１のドープ領域と、
    前記第１のコンタクト構造のワードライン構造に結合されたゲート構造と、
    前記第１のコンタクト構造のビットライン構造に結合された第２のドープ領域と
    をさらに備える、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）。
  2. 前記キャパシタ構造が第２の誘電体スタック内に配置されるように、前記第２の基板の前記第１の面上に形成された前記第２の誘電体スタックと、
    前記第２の誘電体スタック内に形成され、前記第２の誘電体スタックを通って延在する複数の第２のコンタクト構造と、
    前記第２の基板の前記第２の面上に形成された第３の誘電体スタックと、
    前記第３の誘電体スタック内に形成され、前記第２のコンタクト構造の第２の端子コンタクトに接続するように、前記第２の基板の前記第２の面から前記第２の基板を通って延在するシリコン貫通コンタクト（ＴＳＣ）と
    をさらに備え、
    前記第２の基板がシリコン基板である、請求項１に記載のＤＲＡＭ。
  3. 前記キャパシタ構造が、
    前記第２の基板の前記第１の面から離れる方へ延在するように前記第２の誘電体スタック内に形成され、前記第２のコンタクト構造の底板コンタクトに結合されたカップ状の底板と、
    前記底板内に配置され、前記第２のコンタクト構造の上板コンタクトに結合された細長い上板と、
    前記底板と前記上板との間に配置された高Ｋ層と
    をさらに備える、請求項２に記載のＤＲＡＭ。
  4. 前記底板コンタクトおよび前記第１の端子コンタクトが一緒に接合され、前記ビットライン構造および前記第２の端子コンタクトが一緒に接合された、請求項３に記載のＤＲＡＭ。
  5. 前記周辺トランジスタが、
    前記第１のコンタクト構造のゲートコンタクトに接続されたゲート構造と、
    前記第１のコンタクト構造のソースコンタクトに接続されたソース領域と、
    前記第１のコンタクト構造のドレインコンタクトに接続されたドレイン領域と
    をさらに備え、
    前記ゲートコンタクト、前記ソースコンタクト、および前記ドレインコンタクトの各々が、それぞれの第２のコンタクト構造に接合された、請求項４に記載のＤＲＡＭ。
  6. ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を製造するための方法であって、
    第１の基板の第１の面内にアレイトランジスタを形成するステップと、
    前記第１の基板の前記第１の面上の前記アレイトランジスタ上に第１の誘電体スタックを形成し、前記第１の誘電体スタック内に複数の第１のコンタクト構造を形成するステップであって、前記アレイトランジスタが前記第１のコンタクト構造のうちの少なくとも１つに結合される、ステップと、
    前記第１の基板の前記第１の面内に周辺トランジスタを形成するステップと、
    第２の基板の第１の面上に第２の誘電体スタックを形成するステップと、
    前記第２の誘電体スタック内および前記第２の基板の前記第１の面上にキャパシタ構造を形成するステップと、
    前記キャパシタ構造が前記アレイトランジスタに結合され、前記第１の基板の前記第１の面と前記第２の基板の前記第１の面とが互いに向かい合うように、接合界面を介して前記第１の基板と前記第２の基板とを接合するステップと
    を含み、
    前記アレイトランジスタを形成するステップが、
    前記第１のコンタクト構造のワードライン構造に結合されたゲート構造を形成するステップと、
    前記第１のコンタクト構造の第１の端子コンタクトに結合された第１のドープ領域を形成するステップと、
    前記第１のコンタクト構造のビットライン構造に結合された第２のドープ領域を形成するステップと
    をさらに含む、方法。
  7. 前記第２の誘電体スタック内に複数の第２のコンタクト構造を形成するステップであって、前記キャパシタ構造が前記第２のコンタクト構造のうちの少なくとも１つに結合される、ステップと、
    前記第２の基板の前記第１の面とは反対側の第２の面から前記第２の基板の一部を除去するステップと、
    前記第２の基板の前記第２の面上に第３の誘電体スタックを形成するステップと、
    前記第３の誘電体スタック内にシリコン貫通コンタクト（ＴＳＣ）を形成するステップであって、前記ＴＳＣが、前記第２のコンタクト構造の第２の端子コンタクトに接続するように、前記第２の基板の前記第２の面から前記第２の基板を通って延在する、ステップと
    をさらに含み、
    前記第２の基板がシリコン基板である、請求項６に記載の方法。
  8. 前記周辺トランジスタが、
    前記第１のコンタクト構造のゲートコンタクトに接続されたゲート構造と、
    前記第１のコンタクト構造のソースコンタクトに接続されたソース領域と、
    前記第１のコンタクト構造のドレインコンタクトに接続されたドレイン領域と
    を備え、前記ゲートコンタクト、前記ソースコンタクト、および前記ドレインコンタクトの各々が、それぞれの第２のコンタクト構造に接合された、請求項７に記載の方法。
  9. 前記キャパシタ構造を形成するステップが、
    前記第２の基板の前記第１の面から離れる方へ延在するように前記第２の誘電体スタック内に配置され、前記第２のコンタクト構造の底板コンタクトに結合されたカップ状の底板を形成するステップと、
    前記底板内に配置され、前記第２のコンタクト構造の上板コンタクトに結合された細長い上板を形成するステップと、
    前記底板と前記上板との間に配置された高Ｋ層を形成するステップと
    をさらに含む、請求項８に記載の方法。
  10. 前記第１の基板と前記第２の基板とを接合するステップが、
    前記キャパシタ構造が前記アレイトランジスタの前記第１のドープ領域に結合されるように、前記底板コンタクトと前記第１の端子コンタクトとを一緒に接合するステップと、
    前記ＴＳＣが前記アレイトランジスタの前記第２のドープ領域に結合されるように、前記ビットライン構造と前記第２の端子コンタクトとを一緒に接合するステップと
    をさらに含む、請求項９に記載の方法。
  11. 第１の基板の第１の面上に形成された第１のアレイ領域および第１の周辺領域であって、前記第１のアレイ領域が、前記第１の基板の前記第１の面上に形成された少なくとも１つのアレイトランジスタを有し、前記第１の周辺領域が、前記第１の基板の前記第１の面内に形成された少なくとも１つの周辺トランジスタを有する、第１のアレイ領域および第１の周辺領域と、
    第２の基板の第１の面上に形成された第２のアレイ領域および第２の周辺領域であって、前記第２のアレイ領域が、前記第２の基板の前記第１の面上に形成された少なくとも１つのキャパシタ構造を有し、前記少なくとも１つのキャパシタ構造が、前記少なくとも１つのアレイトランジスタの第１のドープ領域に結合され、前記第１の基板の前記第１の面と前記第２の基板の前記第１の面とが互いに向かい合う、第２のアレイ領域および第２の周辺領域と、
    前記第１のアレイ領域が前記第２のアレイ領域に結合され、前記第１の周辺領域が前記第２の周辺領域に結合されるように、前記第１の基板を前記第２の基板に接合するように構成された接合界面と
    を備えるダイナミックランダムアクセスメモリ（ＤＲＡＭ）。
  12. 前記第１の基板の前記第１の面上の前記少なくとも１つのアレイトランジスタ上に形成された第１の誘電体スタックと、
    前記第１の誘電体スタック内に形成され、前記第１の誘電体スタックを通って延在する複数の第１のコンタクト構造と、
    前記少なくとも１つのキャパシタ構造が前記第２の誘電体スタック内に配置されるように、前記第２の基板の前記第１の面上に形成された第２の誘電体スタックと、
    前記第２の誘電体スタック内に形成され、前記第２の誘電体スタックを通って延在する複数の第２のコンタクト構造と、
    前記第２の基板の前記第１の面と反対側の前記第２の基板の第２の面上に形成された第３の誘電体スタックと、
    前記第３の誘電体スタック内に形成され、前記第２のコンタクト構造の第２の端子コンタクトに接続するように、前記第２の基板の前記第２の面から前記第２の基板を通って延在する少なくとも１つのシリコン貫通コンタクト（ＴＳＣ）と
    をさらに備え、
    前記第２の基板がシリコン基板である、請求項１１に記載のＤＲＡＭ。
  13. 前記少なくとも１つのアレイトランジスタが、
    前記第１のコンタクト構造の第１の端子コンタクトに結合された第１のドープ領域と、
    前記第１のコンタクト構造のワードライン構造に結合されたゲート構造と、
    前記第１のコンタクト構造のビットライン構造に結合された第２のドープ領域と
    をさらに備える、請求項１２に記載のＤＲＡＭ。
  14. 前記少なくとも１つのキャパシタ構造が、
    前記第２の基板の前記第１の面から離れる方へ延在するように前記第２の誘電体スタック内に形成され、前記第２のコンタクト構造の底板コンタクトに結合されたカップ状の底板と、
    前記底板内に配置され、前記第２のコンタクト構造の上板コンタクトに結合された細長い上板と、
    前記底板と前記上板との間に配置された高Ｋ層と
    をさらに備え、
    前記底板コンタクトと前記第１の端子コンタクトとが一緒に接合され、
    前記ビットライン構造と前記第２の端子コンタクトとが一緒に接合された、
    請求項１３に記載のＤＲＡＭ。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7367055B2 (ja) * 2020-02-20 2023-10-23 長江存儲科技有限責任公司 Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイス
US20210375873A1 (en) * 2020-06-01 2021-12-02 Intel Corporation Monolithic memory stack
US11688681B2 (en) * 2020-08-24 2023-06-27 Ap Memory Technology Corporation DRAM chiplet structure and method for manufacturing the same
CN112180231B (zh) * 2020-09-01 2021-09-14 长江存储科技有限责任公司 一种晶圆的失效分析方法
CN113053900B (zh) * 2021-03-22 2023-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
CN115812345A (zh) * 2021-06-30 2023-03-17 长江存储科技有限责任公司 三维存储器装置及其形成方法
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11810838B2 (en) 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
WO2023272614A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
TW202306089A (zh) * 2021-07-21 2023-02-01 聯華電子股份有限公司 半導體結構
US20230067220A1 (en) * 2021-08-30 2023-03-02 Micron Technology, Inc. Microelectronic devices comprising capacitor structures, and related electronic systems and methods
US11751383B2 (en) * 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11791273B2 (en) 2021-10-13 2023-10-17 Micron Technology, Inc. Microelectronic devices including contact structures, and related memory devices, electronic systems, and methods
US20230327671A1 (en) * 2022-04-11 2023-10-12 Ememory Technology Inc. Voltage level shifter and operation method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090090950A1 (en) 2007-10-05 2009-04-09 Micron Technology, Inc. Semiconductor devices
US20100112753A1 (en) 2003-06-24 2010-05-06 Sang-Yun Lee Semiconductor memory device
US20110049594A1 (en) 2009-09-01 2011-03-03 International Business Machines Corporation Silicon-on-insulator substrate with built-in substrate junction
JP2016157832A (ja) 2015-02-25 2016-09-01 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
CN109155301A (zh) 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法
US20190244892A1 (en) 2017-09-15 2019-08-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having a plurality of nand strings
CN110192269A (zh) 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0555513A (ja) * 1991-08-28 1993-03-05 Nec Corp 半導体メモリ
JPH08186235A (ja) 1994-12-16 1996-07-16 Texas Instr Inc <Ti> 半導体装置の製造方法
JPH08227980A (ja) 1995-02-21 1996-09-03 Toshiba Corp 半導体装置及びその製造方法
KR100356773B1 (ko) * 2000-02-11 2002-10-18 삼성전자 주식회사 플래쉬 메모리 장치 및 그 형성 방법
US6429070B1 (en) * 2000-08-30 2002-08-06 Micron Technology, Inc. DRAM cell constructions, and methods of forming DRAM cells
DE10128193C1 (de) * 2001-06-11 2003-01-30 Infineon Technologies Ag Ein-Transistor-Speicherzellenanordnung und Verfahren zu deren Herstellung
US6858491B1 (en) * 2001-06-26 2005-02-22 Kabushiki Kaisha Toshiba Method of manufacturing the semiconductor device having a capacitor formed in SOI substrate
JP4187084B2 (ja) * 2001-07-31 2008-11-26 株式会社ルネサステクノロジ 半導体メモリ
TW200428538A (en) * 2002-11-20 2004-12-16 Reveo Inc Method of fabricating vertical integrated circuits
US7132751B2 (en) * 2004-06-22 2006-11-07 Intel Corporation Memory cell using silicon carbide
DE102004043857B3 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes
US7034408B1 (en) * 2004-12-07 2006-04-25 Infineon Technologies, Ag Memory device and method of manufacturing a memory device
KR100902581B1 (ko) 2007-10-16 2009-06-11 주식회사 동부하이텍 반도체 소자의 스택 커패시터 및 그의 형성방법
TW201007930A (en) * 2008-08-07 2010-02-16 Nanya Technology Corp Dynamic random access memory structure, array thereof, and method of making the same
TWI530986B (zh) * 2010-09-03 2016-04-21 應用材料股份有限公司 ３ｄ堆疊式集成電路之微影製程方法及系統
US8637912B1 (en) * 2012-07-09 2014-01-28 SK Hynix Inc. Vertical gate device with reduced word line resistivity
KR20150064330A (ko) * 2013-12-03 2015-06-11 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102128465B1 (ko) 2014-01-03 2020-07-09 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자
US9263461B2 (en) 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
KR102118159B1 (ko) 2014-05-20 2020-06-03 삼성전자주식회사 반도체 소자 및 그 제조 방법
US9299767B1 (en) 2014-09-26 2016-03-29 Intel Corporation Source-channel interaction in 3D circuit
KR20180007811A (ko) 2016-07-14 2018-01-24 삼성전자주식회사 수직형 메모리 장치
US9997467B2 (en) * 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
JP6832764B2 (ja) 2017-03-22 2021-02-24 キオクシア株式会社 半導体記憶装置及びその製造方法
US10446606B2 (en) * 2017-07-19 2019-10-15 International Business Machines Corporation Back-side memory element with local memory select transistor
CN107863351B (zh) * 2017-11-21 2019-03-19 长江存储科技有限责任公司 一种高堆叠层数3d nand闪存的制作方法及3d nand闪存
JP2019165135A (ja) 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
KR102297701B1 (ko) * 2018-03-22 2021-09-06 샌디스크 테크놀로지스 엘엘씨 관통-기판 비아 구조들을 갖는 본딩된 칩 어셈블리를 포함하는 3차원 메모리 디바이스 및 그 제조 방법
CN109411473A (zh) * 2018-11-05 2019-03-01 长江存储科技有限责任公司 一种dram存储芯片及其制造方法
CN109983577B (zh) 2019-02-21 2021-12-07 长江存储科技有限责任公司 用于三维存储器的具有多重划分的阶梯结构
CN111727503B (zh) * 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
KR20210119509A (ko) * 2019-04-30 2021-10-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 임베디드 동적 랜덤 액세스 메모리를 구비한 3차원 메모리 장치
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
CN110494979B (zh) * 2019-06-27 2021-01-29 长江存储科技有限责任公司 新型3d nand存储器件及形成其的方法
KR20220002440A (ko) * 2019-10-14 2022-01-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 nand를 위한 비트 라인 드라이버들의 격리를 위한 구조 및 방법
JP7367055B2 (ja) * 2020-02-20 2023-10-23 長江存儲科技有限責任公司 Ｘｔａｃｋｉｎｇアーキテクチャを有するＤＲＡＭメモリデバイス

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100112753A1 (en) 2003-06-24 2010-05-06 Sang-Yun Lee Semiconductor memory device
US20090090950A1 (en) 2007-10-05 2009-04-09 Micron Technology, Inc. Semiconductor devices
US20110049594A1 (en) 2009-09-01 2011-03-03 International Business Machines Corporation Silicon-on-insulator substrate with built-in substrate junction
JP2016157832A (ja) 2015-02-25 2016-09-01 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
US20190244892A1 (en) 2017-09-15 2019-08-08 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having a plurality of nand strings
CN109155301A (zh) 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法
CN110192269A (zh) 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成

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