KR20210119509A - 임베디드 동적 랜덤 액세스 메모리를 구비한 3차원 메모리 장치 - Google Patents

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KR20210119509A
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layer
array
memory device
forming
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준 리우
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05657—Cobalt [Co] as principal constituent
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05684—Tungsten [W] as principal constituent
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
    • H01L2224/80379—Material
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
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    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
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Abstract

임베디드 동적 랜덤 액세스 메모리(DRAM)를 구비한 3D 메모리 장치 및 3D 메모리 장치를 형성하는 방법의 실시예가 개시된다. 일례에서, 3D 메모리 장치는 주변 회로, 임베디드 DRAM 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조물을 포함한다. 3D 메모리 장치는 또한 3D NAND 메모리 스트링 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조물을 더 포함한다. 3D 메모리 장치는 제1 본딩 층과 제2 본딩 층 사이의 본딩 계면을 더 포함한다. 제1 본딩 컨택은 본딩 계면에서 제2 본딩 컨택과 접촉한다.

Description

임베디드 동적 랜덤 액세스 메모리를 구비한 3차원 메모리 장치
본 개시의 실시예들은 3차원(3D) 메모리 장치 및 그 제조 방법에 관한 것이다.
평면 메모리 셀은 프로세스 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 프로세스를 개선함으로써 더 작은 크기로 스케일링된다. 그러나, 메모리 셀의 피처 크기가 하한에 가까워짐에 따라 평면 프로세스 및 제조 기술이 어려워지고 비용이 많이 들게 된다. 결과적으로, 평면 메모리 셀의 메모리 밀도가 상한에 가까워진다.
3D 메모리 아키텍처는 평면 메모리 셀의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로 들어오고 나가는 신호를 제어하기 위한 주변 장치를 포함한다.
임베디드 동적 랜덤 액세스 메모리(DRAM)를 구비한 3D 메모리 장치 및 그 제조 방법이 본 명세서에 개시된다.
일례에서, 3D 메모리 장치는 주변 회로, 임베디드 DRAM 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조물을 포함한다. 3D 메모리 장치는 또한 3D NAND 메모리 스트링 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조물을 더 포함한다. 3D 메모리 장치는 제1 본딩 층과 제2 본딩 층 사이의 본딩 계면을 더 포함한다. 제1 본딩 컨택은 본딩 계면에서 제2 본딩 컨택과 접촉한다.
다른 예에서, 3D 메모리 장치를 형성하는 방법이 개시된다. 제1 반도체 구조물이 형성된다. 제1 반도체 구조물은 주변 회로, 임베디드 DRAM 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함한다. 제2 반도체 구조물이 형성된다. 제2 반도체 구조물은 3D NAND 메모리 스트링의 어레이 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함한다. 제1 반도체 구조물 및 제2 반도체 구조물이 대면(face-to-face) 방식으로 본딩되어, 제1 본딩 컨택은 본딩 계면에서 제2 본딩 컨택과 접촉한다.
또 다른 예에서, 3D 메모리 장치를 동작하는 방법이 개시된다. 3D 메모리 장치는 동일 칩 내에 입력/출력 회로, 임베디드 DRAM 셀의 어레이, 및 3D NAND 메모리 스트링의 어레이를 포함한다. 입력/출력 회로를 통해 임베디드 DRAM 셀의 어레이로 데이터가 전송된다. 데이터는 임베디드 DRAM 셀의 어레이에 버퍼링된다. 데이터는 임베디드 DRAM 셀의 어레이로부터 3D NAND 메모리 스트링의 어레이에 저장된다.
본 명세서에 포함되며 그 일부를 이루는 첨부 도면은, 상세한 설명과 함께 본 개시의 실시예를 예시하며, 또한 본 개시의 원리를 설명하고, 당업자로 하여금 본 개시를 실시하고 사용할 수 있게 하는 역할을 한다.
도 1a는 일부 실시예에 따른, 임베디드 DRAM을 갖는 예시적인 3D 메모리 장치의 단면의 개략도를 도시한다.
도 1b는 일부 실시예에 따른, 임베디드 DRAM을 갖는 다른 예시적인 3D 메모리 장치의 단면의 개략도를 도시한다.
도 2는 일부 실시예에 따른, 주변 회로 및 임베디드 DRAM을 갖는 예시적인 반도체 구조물의 개략도를 도시한다.
도 3은 일부 실시예에 따른, 임베디드 DRAM을 갖는 예시적인 3D 메모리 장치의 단면을 도시한다.
도 4는 일부 실시예에 따른, 임베디드 DRAM을 갖는 또 다른 예시적인 3D 메모리 장치의 단면을 도시한다.
도 5a 내지 도 5c는 일부 실시예에 따른, 주변 회로 및 임베디드 DRAM을 갖는 예시적인 반도체 구조물을 형성하기 위한 제조 프로세스를 도시한다.
도 6a 및 도 6b는 일부 실시예에 따른, 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조물을 형성하기 위한 제조 프로세스를 도시한다.
도 7a 및 도 7b는 일부 실시예에 따른, 임베디드 DRAM을 구비한 예시적인 3D 메모리 장치를 형성하기 위한 제조 프로세스를 도시한다.
도 8은 일부 실시예에 따른, 임베디드 DRAM을 구비한 예시적인 3D 메모리 장치의 예시적인 동작을 도시한다.
도 9는 일부 실시예에 따른, 임베디드 DRAM을 구비한 3D 메모리 장치를 형성하기 위한 예시적인 방법의 흐름도이다.
도 10은 일부 실시예에 따른, 임베디드 DRAM을 구비한 3D 메모리 장치를 동작시키기 위한 예시적인 방법의 흐름도이다.
본 개시의 실시예들은 첨부 도면을 참조하여 설명할 것이다.
특정 구성 및 배열이 논의되지만, 이것은 단지 예시를 위한 것임을 이해해야 한다. 당업자는 본 개시의 사상 및 범위를 벗어나지 않고 다른 구성 및 배열이 사용될 수 있음을 인식할 것이다. 본 개시가 또한 다양한 다른 응용들에서 이용될 수 있다는 것은 당업자에게 명백할 것이다.
명세서에서 "일 실시예", "실시예", "예시적 실시예", "일부 실시예" 등의 언급은 설명된 실시형태가 특정한 피처, 구조, 또는 특징을 포함할 수 있지만, 모든 실시예가 반드시 특정한 피처, 구조, 또는 특징을 포함해야 하는 것은 아님을 나타낸다는 점에 유의한다. 또한, 이러한 문구는 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정한 특징, 구조 또는 특성이 실시예와 관련되어 설명될 경우, 그러한 특징, 구조 또는 특성을 다른 실시예들과 관련하여 달성하는 것은 명시적으로 설명하는지 여부에 관계없이 당업자의 지식 수준 내일 것이다.
일반적으로, 용어는 적어도 부분적으로 문맥에서의 용도로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상(one or more)"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 피처, 구조, 또는 특징을 단수형의 의미로 설명하기 위해 사용될 수 있거나, 피처들, 구조들 또는 특징들의 조합을 복수형의 의미로 설명하기 위해 사용될 수 있다. 유사하게, 단수형 용어도, 적어도 부분적으로 문맥에 따라, 단수형의 용법을 전달하거나 복수형의 용법을 전달하는 것으로 이해될 수 있다. 또한, "~에 기초하여(based on)"와 같은 용어는 반드시 배타적인 요인들을 전달하려는 것은 아닌 것으로 이해될 수 있으며, 대신, 적어도 부분적으로 문맥에 따라, 반드시 명시적으로 설명되지는 않은 추가적인 요인들이 존재하는 것도 허용할 수 있다.
본 개시물의 "상", 및 "위"의 의미는, "상"이 무엇인가의 "바로 위"를 위미할 뿐만 아니라 중간 피처 또는 층을 사이에 둔 무엇인가의 "상"의 의미도 포함하도록, 또한, "위"가 무엇인가의 "위"의 의미를 의미할 뿐만 아니라 중간 피처 또는 층을 사이에 두지 않은 무엇인가의 "위"의 의미(즉, 무엇인가의 바로 위)를 또한 포함할 수 있도록 가장 넓게 해석되어야 한다는 점을 충분히 이해해야 한다.
또한, "아래", "하", "하측", "위", "상부" 등과 같이 공간적으로 상대적인 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 쉽게 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 사용되는 장치의 여러 방향들 또는 도면에 도시된 방향에 더하여 동작을 포함하기 위한 것이다. 장치는 달리 배향(90도 또는 다른 방위들로 회전)될 수도 있으며 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 그에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용되는 "기판(substrate)"이라는 용어는 후속 재료층들이 위에 추가되는 재료를 의미한다. 기판 자체는 패터닝될 수 있다. 기판의 상부에 추가되는 재료들은 패터닝될 수도 있고 또는 패터닝되지 않고 유지될 수도 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 또는, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성 재료로 제조될 수도 있다.
본 명세서에서 사용되는 "층(layer)"이라는 용어는 두께가 있는 영역을 포함하는 재료 부분을 의미한다. 층은 하부 또는 상부 구조 전체의 위로 연장될 수도 있고, 또는 하부 또는 상부 구조의 범위보다 적은 범위를 가질 수도 있다. 또한, 층은 연속 구조의 두께보다 적은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은 연속 구조의 상부면과 저면 또는 그 사이의 임의의 수평면 쌍 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 경사면을 따라 연장될 수 있다. 기판은 층일 수 있으며, 그 안에 하나 이상의 층을 포함할 수 있고/있거나 그 위에, 또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 도체 및 컨택 층(상호접속 라인 및/또는 비아 컨택이 형성됨)과 하나 이상의 유전체층을 포함할 수 있다.
본 명세서에서 사용되는 "명목상의(nominal)/명목상으로(nominally)"라는 용어는 제품 또는 프로세스의 설계 단계 동안 설정되는 컴포넌트 또는 프로세스 동작에 대한 원하는 또는 목표하는 특성 또는 파라미터의 값과 함께, 원하는 값보다 높거나 낮은 값들의 범위를 의미한다. 값들의 범위는 제조 프로세스에서의 약간의 편차 또는 공차에 기인할 수 있다. 본 명세서에서 사용되는 "약"이라는 용어는 대상 반도체 장치와 연관되는 특정 기술 노드에 따라 달라질 수 있는 정해진 수량의 값을 나타낸다. 특정 기술 노드에 기초하면, 용어 "약"은, 예를 들어, 해당 값의 10% 내지 30% 내에서 달라지는 주어진 수량의 값(예컨대, 해당 값의 ±10%, ±20%, 또는 ±30%)을 나타낼 수 있다.
본 명세서에서 사용되는 용어 "3D 메모리 장치(3D memory device)"는, 메모리 셀 트랜지스터 스트링(본 명세서에서는 NAND 메모리 스트링과 같이 "메모리 스트링(memory string)"이라고 함)이 횡방향으로 배향된 기판 상에 수직하게 배향되어, 메모리 스트링이 기판에 대하여 수직 방향으로 연장되도록 되어 있는 반도체 장치를 의미한다. 본 명세서에서 사용되는 "수직인/수직으로"라는 용어는 명목상으로 기판의 횡방향 표면에 대하여 수직인 것을 의미한다.
종래의 3D 메모리 장치에서, 동일 평면 상의 메모리 어레이 장치의 외부에 형성되는 주변 회로는 장치 칩의 큰 면적을 차지할 수 있어 어레이 효율이 저하되고, 다이 크기가 커지며, 비용이 높아진다. 또한, 메모리 어레이 장치 처리와 연관된 열 예산(thermal budget)이 주변 회로 성능 요건을 제한하여, 3D 메모리 장치의 높은 입력/출력(I/O) 속도를 달성하기 어렵게 만든다. 또한, 3D NAND 메모리 장치의 경우, NAND 메모리 셀 프로그램, 지우기 및 읽기 속도가 DRAM 및 SRAM(static RAM)과 같은 다른 유형의 메모리 장치에 비해 기본적으로 느리다.
본 개시에 따른 다양한 실시예는 개선된 I/O 속도, 처리량 및 메모리 밀도를 갖는 온칩 임베디드 DRAM을 갖는 3D 메모리 장치를 제공한다. 일부 실시예에서, 3D NAND 메모리의 주변 회로(예컨대, 제어 및 감지 회로)는 고속 어드밴스드 로직 장치 처리를 사용하여 별도의 기판에 형성된다. 임베디드 DRAM 셀은 주변 회로와 동일한 기판 상에 형성되어 빈 웨이퍼 공간을 활용하고 3D NAND 메모리의 고속 메모리 버퍼 역할을 할 수 있다. 3D NAND 메모리는 다른 기판 상에 형성될 수 있고, 주변 회로와 임베디드 DRAM 셀이 형성되어 있는 기판에 접합될 수 있다. 결과적으로 메모리 어레이 효율이 증가하고 다이 크기 및 비트 비용이 감소하여, 메모리 장치 성능이 크게 향상된다. 3D 메모리 장치의 I/O 속도 및 처리량은 DRAM 및 주변 논리 장치의 속도 및 처리량과 일치할 수 있다. 고속 휘발성 메모리(예컨대, DRAM)와 고 밀도/용량 비휘발성 메모리(예컨대, 3D NAND 메모리)를 하나의 칩에 통합함으로써, 고속 비휘발성 데이터 저장이 달성될 수 있다. 예를 들어, 본 명세서에 개시된 임베디드 DRAM을 구비한 3D 메모리 장치는 고속 비휘발성 데이터 저장 능력으로 인해 모바일 장치 또는 컴퓨터에서 인스턴트 온(instant-on) 기능을 가능하게 할 수 있다.
도 1a는 일부 실시예에 따른, 임베디드 DRAM을 구비한 예시적인 3D 메모리 장치(100)의 단면의 개략도를 도시한다. 3D 메모리 장치(100)는 논모놀리식(non-monolithic) 3D 메모리 장치의 예를 나타낸다. "논모놀리식(non-monolithic)"이라는 용어는, 3D 메모리 장치(100)의 구성요소(예컨대, 주변 회로/임베디드 DRAM 및 3D NAND 메모리)가 서로 다른 기판에 별도로 형성된 다음 결합되어 3D 메모리 장치를 형성할 수 있음을 의미한다. 3D 메모리 장치(100)는 주변 회로 및 임베디드 DRAM 셀의 어레이를 포함하는 제1 반도체 구조물(102)을 포함할 수 있다. 주변 회로와 임베디드 DRAM 셀 어레이 모두는 고속을 달성하기 위해 어드밴스드 로직 프로세스(예컨대, 90nm, 80nm, 65nm, 55nm, 45nm, 40nm, 32nm, 28nm, 22nm, 20nm, 16nm, 14nm, 10nm, 7nm, 5nm, 3nm 등의 기술 노드)로 구현될 수 있다. 일부 실시예에서, 제1 반도체 구조물의 주변 회로 및 임베디드 DRAM 셀 어레이는 CMOS(Complementary Metal-Oxide-Semiconductor) 기술을 사용하고 있다.
일부 실시예에서, 주변 회로는 3D 메모리 장치(100)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로를 포함한다. 예를 들어, 주변 회로는 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 레퍼런스, 또는 회로의 임의의 능동 또는 수동 소자(예컨대, 트랜지스터, 다이오드, 저항기 또는 커패시터) 중 하나 이상을 포함할 수 있다. 임베디드 DRAM은 논리 회로(예컨대, 주변 회로)의 동일한 다이에 집적된 DRAM으로, 더 넓은 버스와 더 높은 동작 속도를 허용한다. 임베디드 DRAM은, 모든 유형의 DRAM과 마찬가지로, 메모리 셀을 주기적으로 새로 고칠 필요가 있다. 임베디드 DRAM을 리프레시하기 위한 메모리 컨트롤러는 주변 회로의 일부로서 내장될 수 있다. 일부 실시예에서, 각각의 임베디드 DRAM 셀은 음전하 또는 양전하로서 데이터 비트를 저장하기 위한 커패시터 뿐만 아니라 그에 대한 액세스를 제어하는 하나 이상의 트랜지스터를 포함한다. 일례로, 각 임베디드 DRAM 셀은 하나의 트랜지스터, 하나의 커패시터(1T1C) 셀이다.
3D 메모리 장치(100)는 또한 3D NAND 메모리 스트링의 어레이를 포함하는 제2 반도체 구조물(104)을 포함할 수 있다. 즉, 제2 반도체 구조물(104)는 메모리 셀이 NAND 메모리 스트링의 어레이 형태로 제공되는 NAND 플래시 메모리 장치일 수 있다. 일부 실시예에서, NAND 기술(예컨대, 메모리 스택의 레벨/티어의 수)에 따라, 3D NAND 메모리 스트링은 일반적으로 32 내지 256개의 NAND 메모리 셀로 구성된다. 3D NAND 메모리 스트링은 페이지들로 구성될 수 있으며, 이들 페이지는 각 3D NAND 메모리 스트링이 비트 라인(BL)이라고 하는 별도의 라인에 접속되는 블록으로 구성된다. 3D NAND 메모리 스트링에서 동일한 위치에 있는 모든 셀은 워드 라인(WL)에 의해 제어 게이트를 통해 연결될 수 있다. 일부 실시예에서, 평면(plane)은 동일한 비트 라인을 통해 연결되는 특정 수의 블록을 포함한다. 제2 반도체 구조물(104)은 하나 이상의 평면을 포함할 수 있고, 모든 읽기/쓰기/소거 동작을 수행하는 데 필요한 주변 회로는 제1 반도체 구조물(102)에 포함될 수 있다.
도 1a에 도시된 바와 같이, 3D 메모리 장치(100)는 제1 반도체 구조물(102)과 제2 반도체 구조물(104) 사이에 수직으로 본딩 계면(106)을 더 포함한다. 상세히 후술하는 바와 같이, 제1 및 제2 반도체 구조물(102 및 104)은 개별적으로(일부 실시예에서는 병렬로) 제조될 수 있어, 제1 및 제2 반도체 구조물(102 및 104) 중 하나를 제조하는 것에 대한 열 예산이 제1 및 제2 반도체 구조물(102 및 104) 중 다른 하나를 제조하는 프로세스를 제한하지 않는다. 또한, 본딩 계면(106)을 통해 다수의 상호접속부(예컨대, 하이브리드 본딩을 통한 본딩 컨택)가 형성되어, 회로 보드 상에서의 장거리 칩-투-칩 데이터 버스와 달리, 제1 반도체 구조물(102)과 제2 반도체 구조물(104) 사이에 직접적인 짧은 전기 접속을 만들 수 있고, 이것에 의해, 칩 인터페이스 지연을 제거하고 전력 소비를 줄이면서 고속 I/O 처리를 달성할 수 있다. 제2 반도체 구조물(104)의 3D NAND 메모리 스트링의 어레이와 제1 반도체 구조물(102)의 임베디드 DRAM 셀의 어레이 사이의 데이터 전송은 본딩 계면(106)를 가로질러 인터커넥트(예컨대, 하이브리드 본딩을 통한 본딩 컨택)를 통해 수행될 수 있다. 제1 및 제2 반도체 구조물(102, 104)을 수직으로 통합함으로써, 칩 크기가 축소될 수 있고, 메모리 셀 밀도가 높아질 수 있다.
적층된 제1 및 제2 반도체 구조물(102, 104)의 상대적인 위치는 제한되지 않는 것으로 이해된다. 도 1b는 일부 실시예에 따른, 임베디드 DRAM을 구비한 다른 예시적인 3D 메모리 장치(101)의 단면의 개략도를 도시한다. 3D NAND 메모리 스트링의 어레이를 포함하는 제2 반도체 구조물(104)가 주변 회로 및 임베디드 DRAM 셀의 어레이를 포함하는 제1 반도체 구조물(102) 위에 있는 도 1a의 3D 메모리 장치(100)와 달리, 도 1b의 3D 메모리 장치(100)에서는, 주변 회로 및 임베디드 DRAM 셀의 어레이를 포함하는 제1 반도체 구조물(102)이 3D NAND 메모리 스트링의 어레이를 포함하는 제2 반도체 구조물(104) 위에 있다. 그렇지만, 본딩 계면(106)은 3D 메모리 장치(101)에서 제1 및 제2 반도체 구조물(102, 104) 사이에 수직으로 형성되며, 제1 및 제2 반도체 구조물(102, 104)은 일부 실시예에 따라 본딩(예컨대, 하이브리드 본딩)을 통해 수직으로 결합된다. 제2 반도체 구조물(104)의 3D NAND 메모리 스트링의 어레이와 제1 반도체 구조물(102)의 임베디드 DRAM 셀의 어레이 사이의 데이터 전송은 본딩 계면(106)를 가로질러 인터커넥트(예컨대, 하이브리드 본딩을 통한 본딩 컨택)를 통해 수행될 수 있다.
도 2는 일부 실시예에 따른, 주변 회로 및 임베디드 DRAM을 갖는 예시적인 반도체 구조물(200)의 개략적인 평면도를 도시한다. 반도체 구조물(200)은 제1 반도체 구조물(102)의 일 예일 수 있다. 반도체 구조물(200)은, 워드 라인 드라이버(202), 페이지 버퍼(204), 및 임의의 다른 적절한 회로를 포함하는 3D NAND 메모리를 제어 및 감지하기 위한 주변 회로를 포함할 수 있다. 반도체 구조물(200)는 주변 회로와 동일한 다이 상에 주변 회로와 동일한 논리 프로세스를 사용하여 제조된 임베디드 DRAM(206)을 더 포함할 수 있다. 도 2는 주변 회로(예컨대, 워드 라인 드라이버(202), 페이지 버퍼(204)) 및 임베디드 DRAM(206)의 예시적인 레이아웃을 도시하며, 여기서 주변 회로(예컨대, 워드 라인 드라이버(202), 페이지 버퍼(204)) 및 임베디드 DRAM(206)은 동일 평면 상의 상이한 영역에 형성된다. 예를 들면, 임베디드 DRAM(206)은 주변 회로(예컨대, 워드 라인 드라이버(202), 페이지 버퍼(204))의 외부에 형성될 수 있다. 반도체 구조물(200)의 레이아웃은 도 2의 예시적인 레이아웃으로 제한되지 않는 것으로 이해된다. 일부 실시예에서, 주변 회로(예컨대, 워드 라인 드라이버(202), 페이지 버퍼(204))와 임베디드 DRAM(206)(예컨대, 임베디드 DRAM 셀의 어레이)은 하나가 다른 하나 위에 적층되는데, 즉, 상이한 평면에 위치한다. 예를 들어, 임베디드 DRAM(206)(예컨대, 임베디드 DRAM 셀의 어레이)이 주변 회로(예컨대, 워드 라인 드라이버(202), 페이지 버퍼(204)) 위 또는 아래에 형성되어, 칩 크기를 더욱 감소시킬 수 있다.
도 3은 일부 실시예에 따른, 임베디드 DRAM을 구비한 예시적인 3D 메모리 장치(300)의 단면을 도시한다. 도 1a와 관련하여 전술한 3D 메모리 장치(100)의 일례로서, 3D 메모리 장치(300)는 제1 반도체 구조물(302)과 제1 반도체 구조물(302) 위에 적층된 제2 반도체 구조물(304)을 포함하는 논모놀리식 3D 메모리 장치이다. 제1 및 제2 반도체 구조물(302, 304)은 그 사이의 본딩 계면(306)에서 접합된다. 도 3에 도시된 바와 같이, 제1 반도체 구조물(302)은 실리콘(예컨대, 단결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 절연체 상의 실리콘(SOI) 또는 기타 적절한 재료를 포함할 수 있는 기판(308)을 포함할 수 있다.
3D 메모리 장치(300)의 제1 반도체 구조물(302)은 기판(308) 위에 장치 층(310)을 포함할 수 있다. 3D 메모리 장치(300)의 구성요소들의 공간적 관계를 추가로 도시하기 위해 x 및 y 축이 도 3에 추가되었음에 유의한다. 기판(308)은 x-방향(횡방향 또는 폭 방향)으로 횡방향으로 연장되는 2개의 횡방향 표면(예컨대, 상부 표면 및 하부 표면)을 포함한다. 본 명세서에 사용된 바와 같이, 하나의 구성요소(예컨대, 층 또는 장치)가 반도체 장치(예컨대, 3D 메모리 장치(300))의 다른 구성요소(예컨대, 층 또는 장치) "상에", "위에" 또는 "아래에" 있는지 여부는, 기판이 y-방향에서 반도체 장치의 가장 낮은 평면에 위치할 때 y-방향(수직 방향 또는 두께 방향)에서 반도체 장치의 기판(예컨대, 기판(308))을 기준으로 하여 결정된다. 공간적 관계를 설명하는 개념은 본 개시 전체에 걸쳐 동일하게 적용된다.
일부 실시예에서, 장치 층(310)은 기판(308) 상의 주변 회로(312) 및 기판(308) 상의 및 주변 회로(312) 외부의 임베디드 DRAM 셀(314)의 어레이를 포함한다. 일부 실시예에서, 주변 회로(312)는, 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준을 포함하지만 이에 제한되지 않는 3D 메모리 장치(300)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 형성하는 복수의 주변 트랜지스터(316)를 포함한다. 주변 트랜지스터(316)는 기판(308) "상"에 형성될 수 있으며, 여기서 주변 트랜지스터(316)의 전체 또는 일부가 기판(308) 내에(예컨대, 기판(308)의 상부 표면 아래) 및/또는 기판(308) 바로 위에 형성된다. 격리 영역(얕은 트렌치 분리(STI)) 및 도핑된 영역(예컨대, 주변 트랜지스터(316)의 소스 영역 및 드레인 영역)이 또한 기판(308) 내에 형성될 수 있다.
일부 실시예에서, 각각의 임베디드 DRAM 셀(314)은 DRAM 선택 트랜지스터(318) 및 커패시터(320)를 포함한다. 임베디드 DRAM 셀(314)은 하나의 트랜지스터와 하나의 커패시터로 구성된 1T1C 셀일 수 있다. 임베디드 DRAM 셀(314)은 2T1C 셀, 3T1C 셀 등과 같은 임의의 적절한 구성일 수 있는 것으로 이해된다. 일부 실시예에서, DRAM 선택 트랜지스터(318)가 기판(308) "상"에 형성되며, 여기서 DRAM 선택 트랜지스터(318)의 전체 또는 일부가 기판(308) 내(예컨대, 기판(308)의 상부 표면 아래) 및/또는 기판(308) 바로 위에 형성된다. 격리 영역(얕은 트렌치 분리(STI)) 및 도핑된 영역(예컨대, DRAM 선택 트랜지스터(318)의 소스 영역 및 드레인 영역)이 또한 기판(308) 내에 형성될 수 있다. 도 3에 도시된 바와 같이, DRAM 선택 트랜지스터(318) 및 주변 트랜지스터(316)는 동일 평면, 예컨대 기판(308) 상의 상이한 영역에 형성될 수 있다. 즉, DRAM 선택 트랜지스터(318)는 주변 회로(312)가 기판(308) 상에 형성되는 영역 외부에 형성될 수 있다. 일부 실시예에서, 커패시터(320)는 DRAM 선택 트랜지스터(318) 위에 형성된다. 각 커패시터(320)는 2개의 전극을 포함하고, 그 중 하나는 일부 실시예에 따라 각각의 DRAM 선택 트랜지스터(318)의 하나의 노드에 전기 접속된다. 일부 실시예에 따르면, 각 DRAM 선택 트랜지스터(318)의 다른 노드는 임베디드 DRAM의 비트 라인(319)에 전기 접속된다. 각 커패시터(320)의 다른 전극은 공통 플레이트(321), 예컨대, 공통 접지에 전기 접속될 수 있다. 임베디드 DRAM 셀(314)의 구조물 및 구성은 도 3의 예에 제한되지 않고 임의의 적절한 구조물 및 구성을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 커패시터(320)는 평면 커패시터, 스택 커패시터, 멀티핀(multi-fin) 커패시터, 실린더 커패시터, 트렌치 커패시터, 또는 기판-평면 커패시터일 수 있다.
일부 실시예에서, 3D 메모리 장치(300)의 제1 반도체 구조물(302)은 주변 회로(312) 및 임베디드 DRAM 셀(314)의 어레이에 대해 전기 신호를 주고 받기 위해 장치 층(310) 위에 상호접속 층(322)을 더 포함한다. 상호접속 층(322)은 횡방향 상호접속 라인 및 수직 상호접속 액세스(비아) 컨택을 포함하는 복수의 상호접속부(본 명세서에서 "컨택"이라고도 함)를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, "상호접속"이란 용어는 MEOL(middle-end-of-line) 상호접속 및 BEOL(back-end-of-line) 상호접속과 같은 임의의 적절한 유형의 상호접속을 광범위하게 포함할 수 있다. 상호접속 층(322)은 상호접속 라인 및 비아 컨택이 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층(또한 "금속간 유전체(IMD) 층"으로도 알려짐)을 더 포함할 수 있다. 즉, 상호접속 층(322)은 다수의 ILD 층에서 상호접속 라인 및 비아 컨택을 포함할 수 있다. 상호접속 층(322)의 상호접속 라인 및 비아 컨택은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 상호접속 층(322)의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저 유전율(low-k) 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
도 3에 도시된 바와 같이, 3D 메모리 장치(300)의 제1 반도체 구조물(302)은 상호접속 층(322) 및 (주변 회로(312) 및 임베디드 DRAM 셀(314)의 어레이를 포함하는) 장치 층(310) 위 본딩 계면(306)에 본딩 층(324)을 더 포함할 수 있다. 본딩 층(324)은 복수의 본딩 컨택(326) 및 본딩 컨택들(326)을 전기적으로 격리시키는 유전체를 포함할 수 있다. 본딩 컨택(326)은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 본딩 층(324)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 컨택(326) 및 본딩 층(324)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다.
유사하게, 도 3에 도시된 바와 같이, 3D 메모리 장치(300)의 제2 반도체 구조물(304)은 또한 제1 반도체 구조물(302)의 본딩 층(324) 위 본딩 계면(306)에 본딩 층(328)을 포함할 수 있다. 본딩 층(328)은 복수의 본딩 컨택(330) 및 본딩 컨택들(330)을 전기적으로 격리시키는 유전체를 포함할 수 있다. 본딩 컨택(330)은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 본딩 층(328)의 나머지 영역은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체로 형성될 수 있다. 본딩 컨택(330) 및 본딩 층(328)의 주변 유전체는 하이브리드 본딩에 사용될 수 있다.
전술한 바와 같이, 제2 반도체 구조물(304)은 본딩 계면(306)에서 대면 방식으로 제1 반도체 구조물(302)의 상부에 본딩될 수 있다. 일부 실시예에서, 본딩 계면(306)는, 예컨대, 솔더 또는 접착제와 같은 중간 층을 사용하지 않고 표면들 사이에 결합을 형성하는 직접 본딩 기술이며 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 얻을 수 있는 하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 함)의 결과로서 본딩 층들(324 및 328) 사이에 배치된다. 일부 실시예에서, 본딩 계면(306)은 본딩 층들(324, 328)이 만나 본딩되는 장소이다. 실제로, 본딩 계면(306)은 제1 반도체 구조물(302)의 본딩 층(324)의 상부 표면 및 제2 반도체 구조물(304)의 본딩 층(328)의 하부 표면을 포함하는 특정 두께를 갖는 층일 수 있다.
일부 실시예에서, 3D 메모리 장치(300)의 제2 반도체 구조물(304)은 전기 신호를 전달하기 위해 본딩 층(328) 위에 상호접속 층(332)을 더 포함한다. 상호접속 층(332)은 MEOL 상호접속 및 BEOL 상호접속과 같은 복수의 상호접속을 포함할 수 있다. 상호접속 층(332)은 상호접속 라인 및 비아 컨택이 형성될 수 있는 하나 이상의 ILD 층을 더 포함할 수 있다. 상호접속 층(332)의 상호접속 라인 및 비아 컨택은 W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도성 재료를 포함할 수 있다. 상호접속 층332의 ILD 층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 3D 메모리 장치(300)의 제2 반도체 구조물(304)은 메모리 셀이 상호접속 층(332) 및 본딩 층(328) 위에 3D NAND 메모리 스트링(338)의 어레이 형태로 제공되는 NAND 플래시 메모리 장치를 포함한다. 일부 실시예에 따르면, 3D NAND 메모리 스트링(338)은, 각각이 전도체 층(334) 및 유전체 층(336)을 포함하는 복수의 쌍을 통해 수직으로 연장된다. 적층되고 인터리빙된 전도체 층(334) 및 유전체 층(336)은 또한 본 명세서에서 메모리 스택(333)으로 지칭된다. 일부 실시예에 따르면, 메모리 스택(333) 내의 인터리빙된 전도체 층(334) 및 유전체 층(336)은 수직 방향으로 교번한다. 즉, 메모리 스택(333)의 최상부 또는 최하부에 있는 것을 제외하면, 각각의 전도체 층(334)은 양쪽이 2개의 유전체 층(336)과 인접할 수 있고, 각각의 유전체 층(336)은 양측이 2개의 전도체 층(334)과 인접할 수 있다. 전도체 층들(334)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 마찬가지로, 유전체 층들(336)은 각각 동일한 두께 또는 상이한 두께를 가질 수 있다. 전도체 층(334)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료를 포함할 수 있다. 유전체 층(336)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다.
일부 실시예에서, 각각의 3D NAND 메모리 스트링(338)은 반도체 채널(342) 및 메모리 필름(340)을 포함하는 "전하 트랩" 유형의 NAND 메모리 스트링이다. 일부 실시예에서, 반도체 채널(342)은 비정질 실리콘, 폴리실리콘 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예에서, 메모리 필름(340)은 터널링 층, 저장 층("전하 트랩/저장 층"으로도 알려짐), 및 차단 층을 포함하는 복합 유전체 층이다. 각각의 3D NAND 메모리 스트링(338)은 실린더 형상(예컨대, 기둥 형상)을 가질 수 있다. 일부 실시예에 따르면, 반도체 채널(342), 터널링 층, 저장 층 및 메모리 필름(340)의 차단 층은 기둥의 중심으로부터 외부면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 고 유전율(high-k) 유전체, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층을 포함할 수 있다. 다른 예에서, 차단 층은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 또는 탄탈륨 산화물(Ta2O5) 층 등과 같은 고유전율 유전체 층을 포함할 수 있다.
일부 실시예에서, 3D NAND 메모리 스트링(338)은 복수의 제어 게이트(각각 워드 라인의 일부임)를 더 포함한다. 메모리 스택(333)의 각 전도체 층(334)은 3D NAND 메모리 스트링(338)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 일부 실시예에서, 각각의 3D NAND 메모리 스트링(338)은 수직 방향의 각각의 단부에 2개의 플러그(344, 346)를 포함한다. 플러그(344)는 반도체 층(348)으로부터 에피택셜 성장된 단결정 실리콘과 같은 반도체 재료를 포함할 수 있다. 플러그(344)는 3D NAND 메모리 스트링(338)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 플러그(344)는 3D NAND 메모리 스트링(338)의 상단에서 반도체 채널(342)과 접촉할 수 있다. 본 명세서에서 사용되는 바와 같이, 구성요소(예컨대, 3D NAND 메모리 스트링(338))의 "상단"은 기판(308)으로부터 y 방향으로 더 멀리 떨어져 있는 단부이고, 구성요소(예컨대, 3D NAND 메모리 스트링(338))의 "하단"은, 기판(308)이 3D 메모리 장치(300)의 가장 낮은 평면에 위치할 때, y 방향으로 기판(308)에 더 가까운 단부이다. 또 다른 플러그(346)는 반도체 재료(예컨대, 폴리실리콘) 또는 전도체 재료(예컨대, 금속)를 포함할 수 있다. 일부 실시예에서, 플러그(346)는 티타늄/티타늄 질화물(배리어 층으로서 Ti/TiN) 및 텅스텐(전도체로서)으로 채워진 개구를 포함한다. 3D 메모리 장치(300)의 제조 동안 3D NAND 메모리 스트링(338)의 상단을 덮음으로써, 플러그(346)는 실리콘 산화물 및 실리콘 질화물과 같은 3D NAND 메모리 스트링(338)에 채워진 유전체의 에칭을 방지하기 위한 에칭 정지 층으로 기능할 수 있다. 일부 실시예에서, 플러그(346)는 3D NAND 메모리 스트링(338)의 드레인으로서 기능한다.
일부 실시예에서, 제1 반도체 구조물(302)은 메모리 스택(333) 및 3D NAND 메모리 스트링(338) 위에 배치된 반도체 층(348)을 더 포함한다. 반도체 층(348)은 메모리 스택(333) 및 3D NAND 메모리 스트링(338)이 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(348)은 플러그(344)가 에피택셜 성장될 수 있는 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(348)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(348)은 또한 격리 영역 및 도핑된 영역(예컨대, 3D NAND 메모리 스트링(338)에 대한 어레이 공통 소스로서 기능함, 도시하지 않음)을 포함할 수 있다. 격리 영역(도시하지 않음)은 도핑된 영역을 전기적으로 격리하기 위해 반도체 층(348) 두께의 전체 또는 일부를 가로질러 연장될 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(333)과 반도체 층(348) 사이에 배치된다.
3D NAND 메모리 스트링(338)은 "전하 트랩" 유형의 3D NAND 메모리 스트링으로 제한되지 않고 다른 실시예에서 "플로팅 게이트" 유형의 3D NAND 메모리 스트링일 수 있다는 것이 이해된다. 반도체 층(348)은 "플로팅 게이트" 유형의 3D NAND 메모리 스트링의 소스 플레이트로서 폴리실리콘을 포함할 수 있다.
도 3에 도시된 바와 같이, 3D 메모리 장치(300)의 제2 반도체 구조물(304)은 반도체 층(348) 위에 패드-아웃 상호접속 층(350)을 더 포함할 수 있다. 패드-아웃 상호접속 층(350)은 하나 이상의 ILD 층에 상호접속부, 예컨대 컨택 패드(352)를 포함한다. 패드-아웃 상호접속 층(350) 및 상호접속 층(332)은 반도체 층(348)의 반대쪽에 형성될 수 있다. 일부 실시예에서, 패드-아웃 상호접속 층(350)의 상호접속부는, 예컨대, 패드-아웃을 위해, 3D 메모리 장치(300)와 외부 회로 사이에서 전기 신호를 전달할 수 있다.
일부 실시예에서, 제2 반도체 구조물(304)은 패드-아웃 상호접속 층(350)과 상호접속 층(332, 322)을 전기 접속하기 위해 반도체 층(348)을 통해 연장되는 하나 이상의 컨택(354)을 더 포함한다. 그 결과, 임베디드 DRAM 셀(314)의 어레이가, 상호 접속 층(322, 332)뿐만 아니라 본딩 컨택(326, 330)을 통해 3D NAND 메모리 스트링(338)의 어레이에 전기 접속될 수 있다. 또한, 주변 회로(312), 임베디드 DRAM 셀(314)의 어레이, 및 3D NAND 메모리 스트링(338)의 어레이가 컨택(354) 및 패드-아웃 상호접속 층(350)을 통해 외부 회로에 전기 접속될 수 있다.
도 4는 일부 실시예에 따른, 임베디드 DRAM을 갖는 또 다른 예시적인 3D 메모리 장치(400)의 단면을 도시한다. 도 3의 전술한 3D 메모리 장치(300)와 유사하게, 3D 메모리 장치(400)는 3D NAND 메모리 스트링을 포함하는 제1 반도체 구조물(402) 및 주변 회로 및 임베디드 DRAM 셀을 포함하는 제2 반도체 구조물(404)이 개별적으로 형성되고 본딩 계면(406)에서 대면 방식으로 본딩되는 논모놀리식 3D 메모리 장치의 한 예를 나타낸다. 주변 회로 및 임베디드 DRAM 셀을 포함하는 제1 반도체 구조물(302)이 3D NAND 메모리 스트링을 포함하는 제2 반도체 구조물(304) 아래에 있는 도 3의 전술한 3D 메모리 장치(300)와 달리, 도 4의 3D 메모리 장치(400)는, 3D NAND 메모리 스트링을 포함하는 제1 반도체 구조물(402) 위에 배치된, 주변 회로 및 임베디드 DRAM 셀을 포함하는 제2 반도체 구조물(404)을 포함한다. 두 3D 메모리 장치(300, 400)에서 유사한 구조물(예컨대, 재료, 제조 프로세스, 기능 등)의 세부사항은 아래에서 반복되지 않을 수 있는 것으로 이해된다.
3D 메모리 장치(400)의 제1 반도체 구조물(402)은 기판(408) 및 기판(408) 위의 인터리빙된 전도체 층(412) 및 유전체 층(414)을 포함하는 메모리 스택(410)을 포함할 수 있다. 일부 실시예에서, 3D NAND 메모리 스트링(416)의 어레이는 각각 기판(408) 위 메모리 스택(410) 내의 인터리빙된 전도체 층(412) 및 유전체 층(414)을 통해 수직으로 연장된다. 각 3D NAND 메모리 스트링(416)은 반도체 채널(420) 및 메모리 필름(418)을 포함할 수 있다. 각각의 3D NAND 메모리 스트링(416)은 그 하단과 상단에 2개의 플러그(422, 424)를 제각기 더 포함한다. 3D NAND 메모리 스트링(416)은 "전하 트랩" 유형의 3D NAND 메모리 스트링 또는 "플로팅 게이트" 유형의 3D NAND 메모리 스트링일 수 있다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(410)과 기판(408) 사이에 배치된다.
일부 실시예에서, 3D 메모리 장치(400)의 제1 반도체 구조물(402)은 또한 3D NAND 메모리 스트링(416)으로 또는 이로부터 전기 신호를 전달하기 위해 메모리 스택(410) 및 3D NAND 메모리 스트링(416) 위에 상호접속 층(426)을 포함한다. 상호접속 층(426)은 상호접속 라인 및 비아 컨택을 포함하는 복수의 상호접속부를 포함할 수 있다. 일부 실시예에서, 상호접속 층(426)의 상호접속부는 또한 비트 라인 컨택 및 워드 라인 컨택과 같은 로컬 상호접속부를 포함한다. 일부 실시예에서, 3D 메모리 장치(400)의 제1 반도체 구조물(402)은 또한 상호접속 층(426) 및 메모리 스택(410) 위의 본딩 계면(406)에 본딩 층(428)을 더 포함한다. 본딩 층(428)은 복수의 본딩 컨택(430) 및 본딩 컨택들(430)을 전기적으로 격리시키는 유전체를 포함할 수 있다.
도 4에 도시된 바와 같이, 3D 메모리 장치(400)의 제2 반도체 구조물(404)은 본딩 층(428) 위 본딩 계면(406)에 또 다른 본딩 층(432)을 포함한다. 본딩 층(432)은 복수의 본딩 컨택(434) 및 본딩 컨택들(434)을 전기적으로 격리시키는 유전체를 포함할 수 있다. 일부 실시예에서, 3D 메모리 장치(400)의 제2 반도체 구조물(404)은 전기 신호를 전달하기 위해 본딩 층(432) 위에 상호접속 층(436)을 더 포함한다. 상호접속 층(436)은 상호접속 라인 및 비아 컨택을 포함하는 복수의 상호접속부를 포함할 수 있다.
3D 메모리 장치(400)의 제2 반도체 구조물(404)은 상호접속 층(436) 및 본딩 층(432) 위에 장치 층(438)을 더 포함할 수 있다. 일부 실시예에서, 장치 층(438)은 상호접속 층(436) 및 본딩 층(432) 위의 주변 회로(442)와, 상호접속 층(436) 및 본딩 층(432) 위 및 주변 회로(442) 외부의 임베디드 DRAM 셀(444)의 어레이를 포함한다. 일부 실시예에서, 주변 회로(442)는, 페이지 버퍼, 디코더(예컨대, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준을 포함하지만 이에 제한되지 않는 3D 메모리 장치(400)의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그 및/또는 혼합 신호 주변 회로를 형성하는 복수의 주변 트랜지스터(446)를 포함한다. 주변 트랜지스터(446)는 반도체 층(440) "상"에 형성될 수 있으며, 여기서 주변 트랜지스터(446)의 전체 또는 일부는 반도체 층(440) 내에 및/또는 반도체 층(440) 바로 위에 형성된다. 격리 영역(얕은 트렌치 분리(STI)) 및 도핑된 영역(예컨대, 주변 트랜지스터(446)의 소스 영역 및 드레인 영역)이 또한 반도체 층(440) 내에 형성될 수 있다.
일부 실시예에서, 각각의 임베디드 DRAM 셀(444)은 DRAM 선택 트랜지스터(448) 및 커패시터(450)를 포함한다. 임베디드 DRAM 셀(444)은 하나의 트랜지스터와 하나의 커패시터로 구성된 1T1C 셀일 수 있다. 임베디드 DRAM 셀(444)은 2T1C 셀, 3T1C 셀 등과 같은 임의의 적절한 구성일 수 있는 것으로 이해된다. 일부 실시예에서, DRAM 선택 트랜지스터(448)는 반도체 층(440) "상"에 형성되며, 여기서 DRAM 선택 트랜지스터(448)의 전체 또는 일부가 반도체 층(440) 내 및/또는 반도체 층(440) 바로 위에 형성된다. 격리 영역(예컨대, 얕은 트렌치 분리(STI)) 및 도핑된 영역(예컨대, DRAM 선택 트랜지스터(448)의 소스 영역 및 드레인 영역)이 또한 반도체 층(440) 내에 형성될 수 있다. 도 4에 도시된 바와 같이, DRAM 선택 트랜지스터(448) 및 주변 트랜지스터(446)는 동일 평면, 예컨대 반도체 기판(440) 상의 상이한 영역에 형성될 수 있다. 즉, DRAM 선택 트랜지스터(448)는 주변 회로(442)가 반도체 층(440) 상에 형성되는 영역 외부에 형성될 수 있다. 일부 실시예에서, 커패시터(450)는 DRAM 선택 트랜지스터(448) 아래에 배치된다. 일부 실시예에 따르면, 각 커패시터(450)는 2개의 전극을 포함하고, 그 중 하나는 제각기의 DRAM 선택 트랜지스터(448)의 하나의 노드에 전기 접속된다. 일부 실시예에 따르면, 각 DRAM 선택 트랜지스터(448)의 다른 노드는 임베디드 DRAM의 비트 라인(449)에 전기 접속된다. 각 커패시터(450)의 다른 전극은 공통 플레이트(451), 예컨대, 공통 접지에 전기 접속될 수 있다. 임베디드 DRAM 셀(444)의 구조물 및 구성은 도 4의 예에 제한되지 않고 임의의 적절한 구조물 및 구성을 포함할 수 있는 것으로 이해된다. 예를 들어, 커패시터(450)는 평면 커패시터, 스택 커패시터, 멀티핀(multi-fin) 커패시터, 실린더 커패시터, 트렌치 커패시터, 또는 기판-평면 커패시터일 수 있다.
일부 실시예에서, 제2 반도체 구조물(404)은 장치 층(438) 위에 배치된 반도체 층(440)을 더 포함한다. 반도체 층(440)은 주변 트랜지스터(446) 및 DRAM 선택 트랜지스터(448)가 형성되는 박형 기판일 수 있다. 일부 실시예에서, 반도체 층(440)은 단결정 실리콘을 포함한다. 일부 실시예에서, 반도체 층(440)은 폴리실리콘, 비정질 실리콘, SiGe, GaAs, Ge, 또는 임의의 다른 적절한 재료를 포함할 수 있다. 반도체 층(440)은 또한 격리 영역 및 도핑 영역을 포함할 수 있다.
도 4에 도시된 바와 같이, 3D 메모리 장치(400)의 제2 반도체 구조물(404)은 반도체 층(440) 위에 패드-아웃 상호접속 층(452)을 더 포함할 수 있다. 패드-아웃 상호접속 층(452)은 하나 이상의 ILD 층에 상호접속부, 예컨대 컨택 패드(454)를 포함한다. 일부 실시예에서, 패드-아웃 상호접속 층(452) 내의 상호접속부는, 예컨대, 패드-아웃을 위해, 3D 메모리 장치(400)와 외부 회로 사이에서 전기 신호를 전달할 수 있다. 일부 실시예에서, 제2 반도체 구조물(404)은 패드-아웃 상호접속 층(452)과 상호접속 층(436, 426)을 전기 접속하기 위해 반도체 층(440)을 통해 연장되는 하나 이상의 컨택(456)을 더 포함한다. 그 결과, 임베디드 DRAM 셀(444)의 어레이가, 상호 접속 층(426, 436)뿐만 아니라 본딩 컨택(430, 434)을 통해 3D NAND 메모리 스트링(416)의 어레이에 전기 접속될 수 있다. 또한, 주변 회로(442), 임베디드 DRAM 셀(444)의 어레이, 및 3D NAND 메모리 스트링(416)의 어레이가 컨택(456) 및 패드-아웃 상호접속 층(452)을 통해 외부 회로에 전기 접속될 수 있다.
도 5a 내지 도 5c는 일부 실시예에 따른, 주변 회로 및 임베디드 DRAM을 갖는 예시적인 반도체 구조물을 형성하기 위한 제조 프로세스를 도시한다. 도 6a 및 도 6b는 일부 실시예에 따른, 3D NAND 메모리 스트링을 갖는 예시적인 반도체 구조물을 형성하기 위한 제조 프로세스를 도시한다. 도 7a 및 도 7b는 일부 실시예에 따른, 임베디드 DRAM을 구비한 예시적인 3D 메모리 장치를 형성하기 위한 제조 프로세스를 도시한다. 도 9는 일부 실시예에 따른, 임베디드 DRAM을 구비한 3D 메모리 장치를 형성하기 위한 예시적인 방법(900)의 흐름도이다. 도 5 내지 7 및 9에 도시된 3D 메모리 장치의 예는 도 3에 도시된 3D 메모리 장치(300) 및 도 4에 도시된 3D 메모리 장치(400)를 포함한다. 도 5 내지 7 및 9를 함께 설명할 것이다. 방법(900)에 도시된 동작들은 총망라한 것이 아니며, 도시된 동작들 중 임의의 동작 이전, 이후 또는 그 사이에 다른 동작이 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행되거나 도 9에 도시된 것과 다른 순서로 수행될 수도 있다.
도 5a 내지 5c에 도시된 바와 같이, 주변 회로, 임베디드 DRAM 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조물이 형성된다. 도 6a 및 6b에 도시된 바와 같이, 3D NAND 메모리 스트링의 어레이 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조물이 형성된다. 도 7a 및 7b에 도시된 바와 같이, 제1 반도체 구조물 및 제2 반도체 구조물이 대면(face-to-face) 방식으로 본딩되어, 제1 본딩 컨택이 본딩 계면에서 제2 본딩 컨택과 접촉한다.
도 9를 참조하면, 방법(900)은 주변 회로 및 임베디드 DRAM 셀의 어레이가 제1 기판 상에 형성되는 동작(902)에서 시작한다. 제1 기판은 실리콘 기판일 수 있다. 일부 실시예에서, 주변 회로 및 임베디드 DRAM 셀의 어레이를 형성하기 위해, 복수의 트랜지스터가 제1 기판 상에 형성되고, 복수의 커패시터가 트랜지스터의 일부와 접촉하여 그 위에 형성된다.
도 5a에 도시된 바와 같이, 복수의 트랜지스터(예컨대, 주변 트랜지스터(504) 및 DRAM 선택 트랜지스터(506))가 실리콘 기판(502) 상에 형성된다. 트랜지스터(504 및 506)는, 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, 화학 기계적 연마(CMP) 및 기타 적절한 프로세스를 포함하지만 이에 제한되지 않는 복수의 프로세스에 의해 형성된다. 일부 실시예에서, 도핑된 영역은, 예를 들어 트랜지스터(504 및 506)의 소스 영역 및/또는 드레인 영역으로서 기능하는 이온 주입 및/또는 열 확산에 의해 실리콘 기판(502)에 형성된다. 일부 실시예에서, 격리 영역(예컨대, STI)이 또한 습식/건식 에칭 및 박막 증착에 의해 실리콘 기판(502)에 형성된다.
도 5b에 도시된 바와 같이, 복수의 커패시터(508)가 DRAM 선택 트랜지스터(506) 위에 형성되어 DRAM 선택 트랜지스터(506)와 접촉한다. 각 커패시터(508)는 제각기의 DRAM 선택 트랜지스터(506)와 정렬되도록 포토리소그래피에 의해 패터닝되어, 예를 들어, 커패시터(508)의 하나의 전극을 제각기의 DRAM 선택 트랜지스터(506)의 하나의 노드와 전기적으로 접속함으로써, 1T1C 메모리 셀을 형성할 수 있다. 일부 실시예에서, DRAM 선택 트랜지스터(506) 및 커패시터(508)를 접속하기 위해 비트 라인(507) 및 공통 플레이트(509)가 또한 형성된다. 커패시터(508)는, 포토리소그래피, 건식/습식 에칭, 박막 증착, 열 성장, 주입, CMP 및 기타 적절한 프로세스를 포함하지만 이에 제한되지 않는 복수의 프로세스에 의해 형성될 수 있다. 주변 회로(주변 트랜지스터(504)를 가짐) 및 임베디드 DRAM 셀의 어레이(각각 DRAM 선택 트랜지스터(506) 및 커패시터(508)를 가짐)를 포함하는 장치 층(510)이 형성된다.
방법(900)은, 도 9에 도시된 바와 같이, 주변 회로 및 임베디드 DRAM 셀 어레이 위에 제1 상호접속 층이 형성되는 동작(904)으로 진행한다. 제1 상호접속 층은 하나 이상의 ILD 층에 제1 복수의 상호접속부를 포함할 수 있다. 도 5c에 도시된 바와 같이, 상호접속 층(512)은 주변 회로(주변 트랜지스터(504)를 가짐) 및 임베디드 DRAM 셀의 어레이(각각 DRAM 선택 트랜지스터(506) 및 커패시터(508)를 가짐)를 포함하는 장치 층(510) 위에 형성될 수 있다. 상호접속 층(512)은 복수의 ILD 층 내에 장치 층(510)과 전기 접속하기 위한 MEOL 및/또는 BEOL의 상호접속부를 포함할 수 있다. 일부 실시예에서, 상호접속 층(512)은 다수의 프로세스에서 형성된 다수의 ILD 층 및 그 내부에 형성된 상호접속부를 포함한다. 예를 들어, 상호접속 층(512) 내의 상호접속부는, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 상호접속부를 형성하기 위한 제조 프로세스는 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 프로세스를 포함할 수 있다. ILD 층은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 유전체 재료를 포함할 수 있다. 도 5c에 도시된 ILD 층 및 상호접속부는 일괄하여 상호접속 층(512)으로 지칭될 수 있다.
방법(900)은, 도 9에 도시된 바와 같이, 제1 상호접속층 위에 제1 본딩 층이 형성되는 동작(906)으로 진행한다. 제1 본딩 층은 복수의 제1 본딩 컨택을 포함할 수 있다. 도 5c에 도시된 바와 같이, 본딩 층(514)은 상호접속 층(512) 위에 형성된다. 본딩 층(514)은 유전체로 둘러싸인 복수의 본딩 컨택(516)을 포함할 수 있다. 일부 실시예에서, 유전체 층은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호접속 층(512)의 상부 표면 상에 증착된다. 그 다음에, 패터닝 프로세스(예컨대, 포토리소그래피 및 유전체 층 내의 유전체 재료의 건식/습식 에칭)를 사용하여 유전체 층을 통해 컨택 홀을 먼저 패터닝함으로써 유전체 층을 통해 그리고 상호접속층(512)의 상호접속부와 접촉하도록 본딩 컨택(516)이 형성될 수 있다. 컨택 홀은 도체(예컨대, 구리)로 채워질 수 있다. 일부 실시예에서, 컨택 홀을 채우는 것은 전도체를 증착하기 전에 배리어 층, 접착 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(900)은, 도 9에 도시된 바와 같이, 메모리 스택이 제2 기판 위에 형성되는 동작(908)으로 진행한다. 제2 기판은 실리콘 기판일 수 있다. 도 6a에 도시된 바와 같이, 인터리빙된 희생 층(도시하지 않음) 및 유전체 층(608)이 실리콘 기판(602) 위에 형성된다. 인터리빙된 희생 층 및 유전체 층(608)은 유전체 스택(도시하지 않음)을 형성할 수 있다. 일부 실시예에서, 각각의 희생 층은 실리콘 질화물 층을 포함하고, 각각의 유전체 층(608)은 실리콘 산화물 층을 포함한다. 인터리빙된 희생 층 및 유전체 층(608)은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 메모리 스택(604)은 게이트 교체 프로세스, 예컨대 유전체 층(608)에 대해 선택적인 희생층의 습식/건식 에칭을 사용하여 희생층을 도체층(606)으로 대체하고 결과의 리세스를 도체층(606)으로 채우는 것에 의해 형성될 수 있다. 그 결과, 메모리 스택(604)은 인터리빙된 전도체 층(606) 및 유전체 층(608)을 포함할 수 있다. 일부 실시예에서, 각각의 전도체 층(606)은 텅스텐 층과 같은 금속 층을 포함한다. 메모리 스택(604)은 다른 실시예에서 게이트 교체 프로세스 없이 전도체 층(예컨대, 도핑된 폴리실리콘 층) 및 유전체 층(예컨대, 실리콘 산화물 층)을 교대로 증착함으로써 형성될 수 있는 것으로 이해된다. 일부 실시예에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택(604)과 기판(602) 사이에 형성된다.
방법(900)은, 도 9에 도시된 바와 같이, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이가 형성되는 동작(910)으로 진행한다. 도 6a에 도시된 바와 같이, 3D NAND 메모리 스트링(610)은 실리콘 기판(602) 위에 형성되며, 이들 각각은 메모리 스택(604)의 인터리빙된 전도체 층(606) 및 유전체 층(608)을 통해 수직으로 연장된다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 프로세스는 DRIE(Deep Reactive-ion Etching)와 같은 건식 에칭 및/또는 습식 에칭을 사용하여 메모리 스택(604)을 통해 실리콘 기판(602)으로 채널 홀을 형성한 후, 채널 홀의 하부에서 실리콘 기판(602)으로부터 플러그(612)를 에피택셜 성정시키는 것을 포함한다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 프로세스는 또한, ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 증착 프로세스를 사용하여, 후속적으로 채널 홀을 메모리 필름(614)(예컨대, 터널링 층, 저장 층 및 차단 층) 및 반도체 층(616)과 같은 복수의 층으로 채우는 것을 포함한다. 일부 실시예에서, 3D NAND 메모리 스트링(610)을 형성하기 위한 제조 프로세스는, 3D NAND 메모리 스트링(610)의 상단에 리세스를 에칭함으로써 채널 홀의 상부에 또 다른 플러그(618)를 형성하고, 이어서 ALD, CVD, PVD 또는 이들의 임의의 조합과 같은 박막 증착 프로세스를 사용하여 리세스를 반도체 재료로 채우는 것을 더 포함한다.
방법(900)은, 도 9에 도시된 바와 같이, 제2 상호접속 층이 3D NAND 메모리 스트링의 어레이 위에 형성되는 동작(912)으로 진행한다. 제2 상호접속 층은 하나 이상의 ILD 층 내에 제2 복수의 상호접속부를 포함할 수 있다. 도 6b에 도시된 바와 같이, 상호접속 층(620)은 메모리 스택(604) 및 3D NAND 메모리 스트링(610)의 어레이 위에 형성될 수 있다. 상호접속 층(620)은 복수의 ILD 층 내에 3D NAND 스트링(610)과 전기 접속하기 위한 MEOL 및/또는 BEOL의 상호접속부를 포함할 수 있다. 일부 실시예에서, 상호접속 층(620)은 다수의 프로세스에서 형성된 다수의 ILD 층 및 그 내부에 형성된 상호접속부를 포함한다. 예를 들어, 상호접속 층(620) 내의 상호접속부는, CVD, PVD, ALD, 전기도금, 무전해 도금, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 전도성 재료를 포함할 수 있다. 상호접속부를 형성하기 위한 제조 프로세스는 또한 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 프로세스를 포함할 수 있다. ILD 층은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 증착된 유전체 재료를 포함할 수 있다. 도 6b에 도시된 ILD 층 및 상호접속부는 일괄하여 상호접속 층(620)으로 지칭될 수 있다.
방법(900)은, 도 9에 도시된 바와 같이, 제2 상호접속층 위에 제2 본딩 층이 형성되는 동작(914)으로 진행한다. 제2 본딩 층은 복수의 제2 본딩 컨택을 포함할 수 있다. 도 6b에 도시된 바와 같이, 본딩 층(622)은 상호접속 층(620) 위에 형성된다. 본딩 층(622)은 유전체로 둘러싸인 복수의 본딩 컨택(624)을 포함할 수 있다. 일부 실시예에서, 유전체 층은, CVD, PVD, ALD, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 증착 프로세스에 의해 상호접속 층(620)의 상부 표면 상에 증착된다. 그 다음에, 패터닝 프로세스(예컨대, 포토리소그래피 및 유전체 층 내의 유전체 재료의 건식/습식 에칭)를 사용하여 유전체 층을 통해 컨택 홀을 먼저 패터닝함으로써 유전체 층을 통해 그리고 상호접속층(620)의 상호접속부와 접촉하도록 본딩 컨택(624)이 형성될 수 있다. 컨택 홀은 도체(예컨대, 구리)로 채워질 수 있다. 일부 실시예에서, 컨택 홀을 채우는 것은 전도체를 증착하기 전에 배리어 층, 접착 층, 및/또는 시드 층을 증착하는 것을 포함한다.
방법(900)은, 도 9에 도시된 바와 같이, 제1 기판 및 제2 기판은 제1 본딩 컨택이 본딩 계면에서 제2 본딩 컨택과 접촉하도록 대면 방식으로 본딩되는 작업(916)으로 진행한다. 본딩은 하이브리드 본딩일 수 있다. 일부 실시예에서, 본딩 후에 주변 회로 및 임베디드 DRAM 셀이 형성되는 제1 기판(예컨대, 제1 반도체 구조물)이 3D NAND 메모리 스트링이 형성되는 제2 기판(예컨대, 제2 반도체 구조물) 위에 배치된다. 일부 실시예에서, 본딩 후에 3D NAND 메모리 스트링이 형성되는 제2 기판(예컨대, 제2 반도체 구조물)이 주변 회로 및 임베디드 DRAM 셀이 형성되는 제1 기판(예컨대, 제1 반도체 구조물) 위에 배치된다.
도 7a에 도시된 바와 같이, 실리콘 기판(602) 및 그 위에 형성된 구성요소(예컨대, 3D NAND 메모리 스트링(610))가 거꾸로 뒤집힌다. 아래를 향하는 본딩 층(622)은 위를 향하는 본딩 층(514)과, 즉 대면 방식으로 본딩되어 본딩 계면(702)를 형성한다(도 7b에 도시됨). 일부 실시예에서, 처리 프로세스, 예컨대 플라즈마 처리, 습식 처리, 및/또는 열처리가 본딩 전에 본딩 표면에 적용된다. 도 7a에는 도시되지 않았지만, 실리콘 기판(502) 및 그 위에 형성된 구성요소(예컨대, 장치 층(510))는 거꾸로 뒤집힐 수 있고, 아래로 향하는 본딩 층(514)이 위를 향하는 본딩 층(622)과 대면 방식으로 본딩되어 본딩 계면(702)을 형성할 수 있다. 본딩 후에, 본딩 층(622)의 본딩 컨택(624)과 본딩 층(514)의 본딩 컨택(516)이 정렬되고 서로 접촉하여, 장치 층(510)(예컨대, 주변 회로 및 그 내부의 임베디드 DRAM 셀)이 3D NAND 메모리 스트링(610)에 전기 접속될 수 있다. 본딩된 장치에서, 3D NAND 메모리 스트링(610)은 장치 층(510)(예컨대, 주변 회로 및 내부에 임베디드 DRAM 셀) 위 또는 아래에 있을 수 있는 것으로 이해된다. 그럼에도 불구하고, 본딩 계면(702)은 도 7b에 도시된 바와 같이 본딩 후에 3D NAND 메모리 스트링(610)과 장치 층(510)(예컨대, 주변 회로 및 임베디드 DRAM 셀) 사이에 형성될 수 있다.
방법(900)은, 도 9에 도시된 바와 같이, 반도체 층을 형성하기 위해 제1 기판 또는 제2 기판이 박형화되는 동작(918)으로 진행한다. 일부 실시예에서, 본딩 후에 제2 반도체 구조물의 제2 기판 위에 있는 제1 반도체 구조물의 제1 기판이 박형화되어 반도체 층을 형성한다. 일부 실시예에서, 본딩 후에 제1 반도체 구조물의 제1 기판 위에 있는 제2 반도체 구조물의 제2 기판이 박형화되어 반도체 층을 형성한다.
도 7b에 도시된 바와 같이, 본딩된 3D 메모리 장치의 상부에 있는 기판(예컨대, 도 7a에 도시된 실리콘 기판(402))이 박형화되어, 박형화된 상부 기판이 반도체 층(704), 예컨대 단결정 실리콘층 역할을 할 수 있다. 박형화된 기판의 두께는 약 200nm 내지 약 5㎛, 예컨대 200nm 내지 5㎛, 또는 약 150nm 내지 약 50㎛, 예컨대 150nm 내지 50㎛일 수 있다. 실리콘 기판(402)은 웨이퍼 그라인딩, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 프로세스, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 프로세스에 의해 박형화될 수 있다. 실리콘 기판(502)이 본딩된 3D 메모리 장치의 상부에 있는 기판인 경우, 다른 반도체 층은 실리콘 기판(502)을 박형화함으로써 형성될 수 있는 것으로 이해된다.
방법(900)은, 도 9에 도시된 바와 같이, 반도체 층 위에 패드-아웃 상호접속층이 형성되는 동작(920)으로 진행한다. 도 7b에 도시된 바와 같이, 패드-아웃 상호접속층(706)은 반도체 층(704)(박형 상부 기판) 위에 형성된다. 패드-아웃 상호접속 층(705)은 하나 이상의 ILD 층에 형성된 패드 컨택(708)과 같은 상호접속부를 포함한다. 패드 컨택(708)은, W, Co, Cu, Al, 도핑된 실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 전도체 재료를 포함할 수 있다. ILD 층은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체, 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 유전체 재료를 포함할 수 있다. 일부 실시예에서, 본딩 및 박형화 후에, 예를 들어 습식/건식 에칭에 이어 전도성 재료를 증착함으로써 반도체 층(704)을 통해 수직으로 연장되는 컨택(710)이 형성된다. 컨택(710)은 패드-아웃 상호접속 층(706)의 상호접속부와 접촉할 수 있다.
도 8은 일부 실시예에 따른, 임베디드 DRAM(806)을 구비한 예시적인 3D 메모리 장치(800)의 예시적인 동작을 도시한다. 도 10은 일부 실시예에 따른, 임베디드 DRAM을 구비한 3D 메모리 장치를 동작시키기 위한 예시적인 방법(1000)의 흐름도이다. 도 8에 도시된 3D 메모리 장치(800)의 예는 도 3에 도시된 3D 메모리 장치(300) 및 도 4에 도시된 3D 메모리 장치(400)를 포함한다. 도 8 및 10을 함께 설명할 것이다. 방법(1000)에 도시된 동작들은 총망라한 것이 아니며, 도시된 동작들 중 임의의 동작 이전, 이후 또는 그 사이에 다른 동작이 수행될 수 있는 것으로 이해된다. 또한, 일부 동작은 동시에 수행되거나 도 10에 도시된 것과 다른 순서로 수행될 수도 있다. 도 8에 도시된 바와 같이, 3D 메모리 장치(800)는 내장된 입력/출력 회로(804)(예컨대, 주변 회로의 일부), 임베디드 DRAM 셀의 어레이를 갖는 DRAM(806), 및 3D NAND 메모리 스트링의 어레이를 갖는 3D NAND 메모리(808)를 포함한다. 입력/출력 회로(804), 임베디드 DRAM(806), 및 3D NAND 메모리(808)는 상술한 바와 같이 동일한 칩에 형성될 수 있다.
도 10을 참조하면, 방법(1000)은 데이터가 입력/출력 회로를 통해 임베디드 DRAM 셀의 어레이로 전송되는 동작(1002)에서 시작한다. 도 8에 도시된 바와 같이, 호스트(802)에 의해 생성된 임의의 적절한 유형의 데이터는 입력/출력 회로(804)를 통해 3D 메모리 장치(800)의 임베디드 DRAM(806)으로 전송된다. 호스트(802)는 데이터를 생성하는 임의의 적절한 장치, 예컨대 하나 이상의 프로세서일 수 있다. 일부 실시예에서, 호스트(802)는 중앙 처리 장치(CPU), 그래픽 프로세서(예컨대, GPU(graphics processing unit)), 애플리케이션 프로세서(AP), 일반 프로세서(예컨대, APU(accelerated processing unit), GPGPU(general-purpose computing on GPU)), 또는 기타 적절한 프로세서를 포함한다. 입력/출력 회로(804)는 주변 회로의 일부로서 고속, 고처리량 입력/출력 회로일 수 있다. 호스트(802) 및 3D 메모리 장치(800)는 임의의 적절한 장치, 예컨대 가상 현실(VR)/증강 현실(AR) 장치(예컨대, VR 헤드셋 등), 핸드헬드 장치(예컨대, 덤 또는 스마트 폰, 태블릿 등), 웨어러블 장치(예컨대, 안경, 손목시계 등), 자동차 제어 스테이션, 게임 콘솔, 텔레비전 세트, 랩톱 컴퓨터, 데스크톱 컴퓨터, 넷북 컴퓨터, 미디어 센터, 셋톱 박스, 글로벌 포지셔닝 시스템(GPS), 프린터 또는 기타 적절한 장치의 일부일 수 있다.
방법(1000)은, 도 10에 도시된 바와 같이, 데이터가 임베디드 DRAM 셀의 어레이에 버퍼링되는 동작(1004)으로 진행한다. 도 8에 도시된 바와 같이, 임베디드 DRAM(806)은 입력/출력 회로(804)를 통해 호스트(802)로부터 전송된 데이터를 버퍼링하기 위한 3D 메모리 장치(800)의 통합된 고속 온칩 버퍼로서 작동할 수 있다.
방법(1000)은, 도 10에 도시된 바와 같이, 데이터가 임베디드 DRAM 셀의 어레이로부터 3D NAND 메모리 스트링의 어레이에 저장되는 동작(1006)으로 진행한다. 도 8에 도시된 바와 같이, 3D NAND 메모리(808), 임베디드 DRAM(806)에 버퍼링된 데이터는 3D NAND 메모리(808)에 저장될 수 있다. 일부 실시예에서, 데이터는 임베디드 DRAM(806)에 버퍼링되고 3D NAND 메모리(808)에 병렬로 저장된다.
방법(1000)은, 도 10에 도시된 바와 같이, 데이터가 복수의 본딩 컨택을 통해 3D NAND 메모리 스트링의 어레이와 임베디드 DRAM 셀의 어레이 사이에서 전송되는 동작(1008)으로 진행한다. 일부 실시예에서, 전송은 3D 메모리 장치의 파워 온 또는 파워 오프에 응답하여 트리거된다. 도 8에 도시된 바와 같이, 데이터는 위에서 상세히 설명한 바와 같이 다수의 본딩 컨택에 의한 직접적인 전기 접속을 통해 임베디드 DRAM(806)과 3D NAND 메모리(808) 사이에서 전송될 수 있으며, 이는 종래의 온보드 칩 간 데이터 버스에 비해 짧은 거리, 더 높은 처리량 및 더 낮은 전력 소비를 갖는다. 호스트(802)의 인스턴트 온 기능은 임베디드 DRAM(806)과 3D NAND 메모리(808) 사이에서 전송된 데이터에 의해 활성화될 수 있다. 일부 실시예에서, 호스트(802) 및/또는 3D 메모리 장치(800)의 파워 오프에 응답하여, 사용자 데이터 및/또는 임베디드 DRAM(806)에 버퍼링된 운영 체제 데이터의 스냅샷은 파워 오프 후에도 유지될 수 있는 3D NAND 메모리(808)로 즉시 전송된다. 호스트(802) 및/또는 3D 메모리 장치(800)의 파워 온에 응답하여, 3D NAND 메모리(808)에 저장된 사용자 데이터 및/또는 운영 체제 데이터의 스냅샷은 파워 오프 전에 호스트(802)의 마지막 상태를 복원하기 위해 임베디드 DRAM(806)으로 즉시 다시 전송될 수 있다.
본 개시의 한 양태에 따르면, 3D 메모리 장치는 주변 회로, 임베디드 DRAM 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조물을 포함한다. 3D 메모리 장치는 또한 3D NAND 메모리 스트링 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조물을 더 포함한다. 3D 메모리 장치는 제1 본딩 층과 제2 본딩 층 사이의 본딩 계면을 더 포함한다. 제1 본딩 컨택은 본딩 계면에서 제2 본딩 컨택과 접촉한다.
일부 실시예에서, 제1 반도체 구조물은, 기판과, 기판 상의 주변 회로와, 주변 회로 외부의 기판 상의 임베디드 DRAM 셀의 어레이와, 주변 회로 및 임베디드 DRAM 셀의 어레이 위의 제1 본딩 층을 포함한다.
일부 실시예에서, 제2 반도체 구조물은, 제1 본딩 층 위의 제2 본딩 층과, 제2 본딩 층 위의 메모리 스택과, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이와, 3D NAND 메모리 스트링의 어레이 위에서 이 3D NAND 메모리 스트링의 어레이와 접촉하는 반도체 층을 포함한다. 일부 실시예에서, 3D 메모리 장치는 반도체 층 위에 패드-아웃(pad-out) 상호접속 층을 더 포함한다.
일부 실시예에서, 반도체 층은 폴리실리콘을 포함한다. 일부 실시예에서, 반도체 층은 단결정 실리콘을 포함한다.
일부 실시예에서, 제2 반도체 구조물은, 기판과, 기판 위의 메모리 스택과, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링의 어레이와, 메모리 스택 및 3D NAND 메모리 스트링의 어레이 위의 제2 본딩 층을 포함한다.
일부 실시예에서, 제1 반도체 구조물은, 제2 본딩 층 위의 제1 본딩 층과, 제1 본딩 층 위의 주변 회로와, 주변 회로 외부의 제1 본딩 층 위의 임베디드 DRAM 셀의 어레이와, 주변 회로 및 임베디드 DRAM 셀의 어레이 위에서 이들과 접촉하는 반도체 층을 포함한다. 일부 실시예에서, 3D 메모리 장치는 반도체 층 위에 패드-아웃(pad-out) 상호접속 층을 더 포함한다.
일부 실시예에서, 주변 회로와 임베디드 DRAM 셀의 어레이는 하나가 다른 하나 위에 적층된다.
일부 실시예에서, 각각의 임베디드 DRAM 셀은 트랜지스터 및 커패시터를 포함한다.
일부 실시예에서, 제1 반도체 구조물은 제1 본딩 층과 임베디드 DRAM 셀 사이에 수직으로 제1 상호접속 층을 포함하고, 제2 반도체 구조물은 제2 본딩 층과 3D NAND 메모리 스트링의 어레이 사이에 수직으로 제2 상호접속 층을 포함한다.
일부 실시예에서, 임베디드 DRAM 셀의 어레이는 제1 및 제2 상호접속 층 및 제1 및 제2 본딩 컨택을 통해 3D NAND 메모리 스트링의 어레이에 전기 접속된다.
본 개시의 다른 양태에 따르면, 3D 메모리 장치를 형성하는 방법이 개시된다. 제1 반도체 구조물이 형성된다. 제1 반도체 구조물은 주변 회로, 임베디드 DRAM 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함한다. 제2 반도체 구조물이 형성된다. 제2 반도체 구조물은 3D NAND 메모리 스트링의 어레이 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함한다. 제1 반도체 구조물 및 제2 반도체 구조물이 대면(face-to-face) 방식으로 본딩되어, 제1 본딩 컨택은 본딩 계면에서 제2 본딩 컨택과 접촉한다.
일부 실시예에서, 제1 반도체 구조물을 형성하기 위해, 제1 기판 상에 주변 회로 및 임베디드 DRAM 셀의 어레이가 형성되고, 주변 회로 및 임베디드 DRAM 셀의 어레이 위에 제1 상호접속 층이 형성되며, 제1 상호접속 층 위에 제1 본딩 층이 형성된다.
일부 실시예에서, 주변 회로 및 임베디드 DRAM 셀의 어레이를 형성하기 위해, 복수의 트랜지스터가 제1 기판 상에 형성되고, 복수의 커패시터가 트랜지스터의 일부 위에 형성되어 그 일부와 접촉한다.
일부 실시예에서, 제2 반도체 구조물을 형성하기 위해, 제2 기판 위에 메모리 스택이 형성되고, 메모리 스택을 통해 수직으로 연장되는 상기 3D NAND 메모리 스트링의 어레이가 형성되며, 3D NAND 메모리 스트링의 어레이 위에 제2 상호접속 층이 형성되고, 제2 상호접속 층 위에 제2 본딩 층이 형성된다.
일부 실시예에서, 제2 반도체 구조물은 본딩 후에 제1 반도체 구조물 위에 존재한다. 일부 실시예에서, 본딩 후에 상기 제2 기판이 박형화되어 반도체 층을 형성하고, 반도체 층 위에 패드-아웃(pad-out) 상호접속 층이 형성된다.
일부 실시예에서는, 본딩 후에 제1 반도체 구조물이 제2 반도체 구조물 위에 존재한다. 일부 실시예에서, 본딩 후에 제1 기판이 박형화되어 반도체 층을 형성하고, 반도체 층 위에 패드-아웃(pad-out) 상호접속 층이 형성된다.
일부 실시예에서, 본딩은 하이브리드 본딩을 포함한다.
본 개시의 다른 양태에 따르면, 3D 메모리 장치를 동작시키는 방법이 개시된다. 3D 메모리 장치는 동일 칩 내에 입력/출력 회로, 임베디드 DRAM 셀의 어레이, 및 3D NAND 메모리 스트링의 어레이를 포함한다. 입력/출력 회로를 통해 임베디드 DRAM 셀의 어레이로 데이터가 전송된다. 데이터는 임베디드 DRAM 셀의 어레이에 버퍼링된다. 데이터는 임베디드 DRAM 셀의 어레이로부터 3D NAND 메모리 스트링의 어레이에 저장된다.
일부 실시예에서, 복수의 본딩 컨택을 통해 3D NAND 메모리 스트링의 어레이와 임베디드 DRAM 셀의 어레이 사이에서 데이터가 전송된다.
일부 실시예에서, 전송은 3D 메모리 장치의 파워 온 또는 파워 오프에 응답하여 트리거된다.
특정 실시예들에 대한 전술한 설명은, 다른 사람들이 본 기술분야의 지식을 적용함으로써, 본 개시의 일반적인 개념으로부터 벗어나지 않고, 과도한 실험 없이 다양한 용례에 대하여 이러한 특정 실시예들을 손쉽게 수정 및/또는 적응할 수 있는 본 개시의 일반적인 특성을 보여줄 것이다. 따라서, 이러한 적응 및 수정은 본 명세서에서 제시되는 교시 및 지침에 기초하여, 개시된 실시예들의 등가물의 의미 및 범위 내에 두고자 한다. 본 명세서에서의 어법 또는 용어는 설명을 위한 것이지 제한을 위한 것이 아니므로, 본 명세서의 용어 또는 표현은 교시 및 지침의 관점에서 당업자에 의해 해석되어야 한다는 점을 이해해야 한다.
본 개시의 실시예들은 명시된 기능들 및 그 관계들의 구현을 예시하는 기능적 구축 블록들을 참고하여 위에서 설명하였다. 이러한 기능적 구축 블록들의 경계는 설명의 편의상 본 명세서에서는 임의로 정의되었다. 명시된 기능들과 그 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 단락 및 요약서 단락은 발명자(들)에 의해 고려된 바와 같이 본 개시의 전부가 아닌 하나 이상의 예시적인 실시예를 제시할 수 있으며, 따라서, 본 개시 및 첨부된 청구항들을 어떤 식으로든 제한하려는 것이 아니다.
본 개시의 범위 및 한계는 전술한 예시적인 실시예들 중 어느 것에 의해서도 제한되지 않아야 하고, 하기의 청구항들 및 그 균등물에 따라서만 정의되어야 한다.

Claims (25)

  1. 3차원(3D) 메모리 장치로서,
    주변 회로, 임베디드(embedded) DRAM(dynamic random-access memory) 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함하는, 제1 반도체 구조물과,
    3D NAND 메모리 스트링의 어레이 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함하는, 제2 반도체 구조물과,
    상기 제1 본딩 층과 상기 제2 본딩 층 사이의 본딩 계면 - 상기 제1 본딩 컨택은 상기 본딩 계면에서 상기 제2 본딩 컨택과 접촉함 - 을 포함하는,
    3D 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 반도체 구조물은,
    기판과,
    상기 기판 상의 상기 주변 회로와,
    상기 주변 회로 외부의 상기 기판 상의 상기 임베디드 DRAM 셀의 어레이와,
    상기 주변 회로 및 상기 임베디드 DRAM 셀의 어레이 위의 상기 제1 본딩 층을 포함하는,
    3D 메모리 장치.
  3. 제2항에 있어서,
    상기 제2 반도체 구조물은,
    상기 제1 본딩 층 위의 상기 제2 본딩 층과,
    상기 제2 본딩 층 위의 메모리 스택과,
    상기 메모리 스택을 통해 수직으로 연장되는 상기 3D NAND 메모리 스트링의 어레이와,
    상기 3D NAND 메모리 스트링의 어레이 위에서 상기 3D NAND 메모리 스트링의 어레이와 접촉하는 반도체 층을 포함하는,
    3D 메모리 장치.
  4. 제3항에 있어서,
    상기 반도체 층 위에 패드-아웃(pad-out) 상호접속 층을 더 포함하는,
    3D 메모리 장치.
  5. 제3항 또는 제4항에 있어서,
    상기 반도체 층은 폴리실리콘을 포함하는,
    3D 메모리 장치.
  6. 제3항 또는 제4항에 있어서,
    상기 반도체 층은 단결정 실리콘을 포함하는,
    3D 메모리 장치.
  7. 제1항에 있어서,
    상기 제2 반도체 구조물은,
    기판과,
    상기 기판 위의 메모리 스택과,
    상기 메모리 스택을 통해 수직으로 연장되는 상기 3D NAND 메모리 스트링의 어레이와,
    상기 메모리 스택 및 상기 3D NAND 메모리 스트링의 어레이 위의 상기 제2 본딩 층을 포함하는,
    3D 메모리 장치.
  8. 제7항에 있어서,
    상기 제1 반도체 구조물은,
    상기 제2 본딩 층 위의 상기 제1 본딩 층과,
    상기 제1 본딩 층 위의 상기 주변 회로와,
    상기 주변 회로 외부의 상기 제1 본딩 층 위의 상기 임베디드 DRAM 셀의 어레이와,
    상기 주변 회로 및 상기 임베디드 DRAM 셀의 어레이 위에서 이들과 접촉하는 반도체 층을 포함하는,
    3D 메모리 장치.
  9. 제8항에 있어서,
    상기 반도체 층 위에 패드-아웃(pad-out) 상호접속 층을 더 포함하는,
    3D 메모리 장치.
  10. 제1항에 있어서,
    상기 주변 회로와 상기 임베디드 DRAM 셀의 어레이는 적층되는,
    3D 메모리 장치.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    각각의 임베디드 DRAM 셀은 트랜지스터 및 커패시터를 포함하는,
    3D 메모리 장치.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조물은 상기 제1 본딩 층과 상기 임베디드 DRAM 셀 사이에 수직으로 제1 상호접속 층을 포함하고, 상기 제2 반도체 구조물은 상기 제2 본딩 층과 상기 3D NAND 메모리 스트링의 어레이 사이에 수직으로 제2 상호접속 층을 포함하는,
    3D 메모리 장치.
  13. 제12항에 있어서,
    상기 임베디드 DRAM 셀의 어레이는 상기 제1 및 제2 상호접속 층 및 상기 제1 및 제2 본딩 컨택을 통해 상기 3D NAND 메모리 스트링의 어레이에 전기 접속되는,
    3D 메모리 장치.
  14. 3차원(3D) 메모리 장치를 형성하는 방법으로서,
    주변 회로, 임베디드 DRAM 셀의 어레이, 및 복수의 제1 본딩 컨택을 포함하는 제1 본딩 층을 포함하는, 제1 반도체 구조물을 형성하는 단계와,
    3D NAND 메모리 스트링의 어레이 및 복수의 제2 본딩 컨택을 포함하는 제2 본딩 층을 포함하는, 제2 반도체 구조물을 형성하는 단계와,
    상기 제1 본딩 컨택이 본딩 계면에서 상기 제2 본딩 컨택과 접촉하도록, 상기 제1 반도체 구조물 및 상기 제2 반도체 구조물을 대면(face-to-face) 방식으로 본딩하는 단계를 포함하는,
    3D 메모리 장치 형성 방법.
  15. 제14항에 있어서,
    상기 제1 반도체 구조물을 형성하는 단계는,
    제1 기판 상에 상기 주변 회로 및 상기 임베디드 DRAM 셀의 어레이를 형성하는 단계와,
    상기 주변 회로 및 상기 임베디드 DRAM 셀의 어레이 위에 제1 상호접속 층을 형성하는 단계와,
    상기 제1 상호접속 층 위에 상기 제1 본딩 층을 형성하는 단계를 포함하는,
    3D 메모리 장치 형성 방법.
  16. 제15항에 있어서,
    상기 주변 회로 및 상기 임베디드 DRAM 셀의 어레이를 형성하는 단계는,
    상기 제1 기판 상에 복수의 트랜지스터들을 형성하는 단계와,
    상기 트랜지스터들 중 일부 트랜지스터 위에서 상기 일부 트랜지스터와 접촉하는 복수의 커패시터를 형성하는 단계를 포함하는,
    3D 메모리 장치 형성 방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조물을 형성하는 단계는,
    제2 기판 위에 메모리 스택을 형성하는 단계와,
    상기 메모리 스택을 통해 수직으로 연장되는 상기 3D NAND 메모리 스트링의 어레이를 형성하는 단계와,
    상기 3D NAND 메모리 스트링의 어레이 위에 제2 상호접속 층을 형성하는 단계와,
    상기 제2 상호접속 층 위에 상기 제2 본딩 층을 형성하는 단계를 포함하는,
    3D 메모리 장치 형성 방법.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 제2 반도체 구조물은 상기 본딩 후에 상기 제1 반도체 구조물 위에 있는,
    3D 메모리 장치 형성 방법.
  19. 제18항에 있어서,
    상기 본딩 후에 상기 제2 기판을 박형화하여 반도체 층을 형성하는 단계와,
    상기 반도체 층 위에 패드-아웃(pad-out) 상호접속 층을 형성하는 단계를 더 포함하는,
    3D 메모리 장치 형성 방법.
  20. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조물은 상기 본딩 후에 상기 제2 반도체 구조물 위에 있는,
    3D 메모리 장치 형성 방법.
  21. 제20항에 있어서,
    상기 본딩 후에 상기 제1 기판을 박형화하여 반도체 층을 형성하는 단계와,
    상기 반도체 층 위에 패드-아웃(pad-out) 상호접속 층을 형성하는 단계를 더 포함하는,
    3D 메모리 장치 형성 방법.
  22. 제14항 내지 제21항 중 어느 한 항에 있어서,
    상기 본딩은 하이브리드 본딩을 포함하는,
    3D 메모리 장치 형성 방법.
  23. 동일 칩 내에 입력/출력 회로, 임베디드 DRAM 셀의 어레이, 및 3D NAND 메모리 스트링의 어레이를 포함하는 3D 메모리 장치를 동작시키는 방법으로서,
    상기 입력/출력 회로를 통해 상기 임베디드 DRAM 셀의 어레이로 데이터를 전송하는 단계와,
    상기 임베디드 DRAM 셀의 어레이에 상기 데이터를 버퍼링하는 단계와,
    상기 데이터를 상기 임베디드 DRAM 셀의 어레이로부터 상기 3D NAND 메모리 스트링의 어레이에 저장하는 단계를 포함하는,
    3D 메모리 장치를 동작시키는 방법.
  24. 제23항에 있어서,
    복수의 본딩 컨택을 통해 상기 3D NAND 메모리 스트링의 어레이와 상기 임베디드 DRAM 셀의 어레이 사이에서 데이터를 전송하는 단계를 더 포함하는,
    3D 메모리 장치를 동작시키는 방법.
  25. 제23항 또는 제24항에 있어서,
    상기 전송은 상기 3D 메모리 장치의 파워 온(power on) 또는 파워 오프(power off)에 응답하여 트리거되는,
    3D 메모리 장치를 동작시키는 방법.
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Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116978778A (zh) 2016-06-28 2023-10-31 应用材料公司 用于3d nand存储器器件的基于cvd的氧化物-金属多结构
US11335405B2 (en) * 2018-12-17 2022-05-17 Samsung Electronics Co., Ltd. Nonvolatile memory device and operation method thereof
US11189635B2 (en) 2019-04-01 2021-11-30 Applied Materials, Inc. 3D-NAND mold
KR20240045345A (ko) * 2019-04-15 2024-04-05 양쯔 메모리 테크놀로지스 씨오., 엘티디. 프로세서 및 동적 랜덤 액세스 메모리를 갖는 본디드 반도체 장치 및 이를 형성하는 방법
CN111033728A (zh) 2019-04-15 2020-04-17 长江存储科技有限责任公司 具有可编程逻辑器件和动态随机存取存储器的键合半导体器件及其形成方法
CN110731012B (zh) * 2019-04-15 2021-01-29 长江存储科技有限责任公司 具有处理器和异构存储器的一体化半导体器件及其形成方法
CN111727503B (zh) 2019-04-15 2021-04-16 长江存储科技有限责任公司 具有可编程逻辑器件和异构存储器的统一半导体器件及其形成方法
JP7427022B2 (ja) 2019-04-30 2024-02-02 長江存儲科技有限責任公司 ３次元相変化メモリを伴う３次元メモリデバイス
JP7303318B2 (ja) * 2019-04-30 2023-07-04 長江存儲科技有限責任公司 接合された統合半導体チップならびにその製造および操作方法
JP7311615B2 (ja) 2019-04-30 2023-07-19 長江存儲科技有限責任公司 プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
CN110870062A (zh) 2019-04-30 2020-03-06 长江存储科技有限责任公司 具有可编程逻辑器件和nand闪存的键合半导体器件及其形成方法
CN110249427A (zh) * 2019-04-30 2019-09-17 长江存储科技有限责任公司 具有嵌入式动态随机存取存储器的三维存储器件
US11638377B2 (en) 2019-09-13 2023-04-25 Applied Materials, Inc. Self-aligned select gate cut for 3D NAND
CN112635476B (zh) * 2019-10-12 2023-08-08 长江存储科技有限责任公司 具有氢阻挡层的三维存储设备及其制造方法
WO2021068221A1 (en) 2019-10-12 2021-04-15 Yangtze Memory Technologies Co., Ltd. Semiconductor devices having interposer structure and methods thereof
CN110892521B (zh) * 2019-10-12 2021-01-29 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
CN111066146A (zh) * 2019-11-22 2020-04-24 长江存储科技有限责任公司 三维存储器件中的具有处于衬底内的导电部分的接触结构及其形成方法
WO2021097796A1 (en) 2019-11-22 2021-05-27 Yangtze Memory Technologies Co., Ltd. Contact structures having conductive portions in substrate in three-dimensional memory devices and methods for forming the same
CN111180344B (zh) * 2020-01-02 2021-12-07 长江存储科技有限责任公司 三维堆叠结构及制备方法
KR20210088810A (ko) * 2020-01-06 2021-07-15 에스케이하이닉스 주식회사 3차원 반도체 메모리 장치
JP2022528707A (ja) 2020-01-21 2022-06-15 長江存儲科技有限責任公司 ３次元メモリデバイスの相互接続構造
US11587796B2 (en) 2020-01-23 2023-02-21 Applied Materials, Inc. 3D-NAND memory cell structure
US11527545B2 (en) * 2020-02-12 2022-12-13 Tokyo Electron Limited Architecture design and process for 3D logic and 3D memory
US11282828B2 (en) 2020-02-20 2022-03-22 Tokyo Electron Limited High density architecture design for 3D logic and 3D memory circuits
CN111357108B (zh) * 2020-02-20 2021-06-08 长江存储科技有限责任公司 具有xtacking架构的dram存储器件
JP2021136269A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体装置
US11251186B2 (en) 2020-03-23 2022-02-15 Intel Corporation Compute near memory with backend memory
KR20220129620A (ko) * 2020-04-14 2022-09-23 양쯔 메모리 테크놀로지스 씨오., 엘티디. 후면 인터커넥트 구조물들을 갖는 3차원 메모리 디바이스
TWI780666B (zh) * 2020-05-07 2022-10-11 愛普科技股份有限公司 半導體結構及製造複數個半導體結構之方法
US11930637B2 (en) 2020-06-19 2024-03-12 Applied Materials, Inc. Confined charge trap layer
US11658042B2 (en) 2020-08-18 2023-05-23 Applied Materials, Inc. Methods for etching structures and smoothing sidewalls
US11527414B2 (en) 2020-08-18 2022-12-13 Applied Materials, Inc. Methods for etching structures with oxygen pulsing
US11688681B2 (en) * 2020-08-24 2023-06-27 Ap Memory Technology Corporation DRAM chiplet structure and method for manufacturing the same
JP2022041365A (ja) * 2020-09-01 2022-03-11 キオクシア株式会社 半導体記憶装置
CN117936507A (zh) * 2020-09-02 2024-04-26 长江存储科技有限责任公司 用于Xtacking架构的焊盘引出结构
KR20230014735A (ko) * 2020-12-24 2023-01-30 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 디바이스의 접촉 패드 및 그 제조 방법
EP4044232A4 (en) * 2020-12-30 2023-06-28 Changxin Memory Technologies, Inc. Memory and manufacturing method therefor
EP4071593A4 (en) 2021-02-26 2023-08-23 Beijing Vcore Technology Co.,Ltd. SEDRAM-BASED STACKED CACHE MEMORY SYSTEM, AND APPARATUS AND CONTROL METHOD THEREOF
CN112558889B (zh) * 2021-02-26 2021-05-28 北京微核芯科技有限公司 一种基于SEDRAM的堆叠式Cache系统、控制方法和Cache装置
CN113053900B (zh) * 2021-03-22 2023-01-20 长鑫存储技术有限公司 半导体结构及其制造方法
US11862628B2 (en) * 2021-05-20 2024-01-02 Micron Technology, Inc. Transistor configurations for multi-deck memory devices
US11930634B2 (en) 2021-06-30 2024-03-12 Micron Technology, Inc. Methods of forming microelectronic devices
US11842990B2 (en) 2021-06-30 2023-12-12 Micron Technology, Inc. Microelectronic devices and electronic systems
US11837594B2 (en) 2021-06-30 2023-12-05 Micron Technology, Inc. Microelectronic devices and electronic systems
US11776925B2 (en) 2021-06-30 2023-10-03 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US11810838B2 (en) * 2021-06-30 2023-11-07 Micron Technology, Inc. Microelectronic devices, and related electronic systems and methods of forming microelectronic devices
US11996377B2 (en) 2021-06-30 2024-05-28 Micron Technology, Inc. Microelectronic devices and electronic systems
CN115803882A (zh) 2021-06-30 2023-03-14 长江存储科技有限责任公司 三维存储器装置及其形成方法
WO2023272627A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2023272623A1 (en) * 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
WO2023272638A1 (en) 2021-06-30 2023-01-05 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and methods for forming the same
US11785764B2 (en) 2021-06-30 2023-10-10 Micron Technology, Inc. Methods of forming microelectronic devices
KR20230030344A (ko) 2021-08-25 2023-03-06 삼성전자주식회사 웨이퍼-투-웨이퍼 본딩을 이용하는 3차원 스토리지 장치
US11751383B2 (en) 2021-08-31 2023-09-05 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
CN113782538B (zh) * 2021-09-07 2023-12-26 长江存储科技有限责任公司 三维存储器及其制备方法
TWI775627B (zh) * 2021-09-29 2022-08-21 鴻海精密工業股份有限公司 記憶體晶片及記憶體裝置
CN114097081A (zh) * 2021-10-13 2022-02-25 长江存储科技有限责任公司 三维存储器器件及其形成方法

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5716881A (en) * 1996-03-28 1998-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process to fabricate stacked capacitor DRAM and low power thin film transistor SRAM devices on a single semiconductor chip
US7800199B2 (en) 2003-06-24 2010-09-21 Oh Choonsik Semiconductor circuit
JP2002251884A (ja) * 2001-02-21 2002-09-06 Toshiba Corp 半導体記憶装置及びそのシステム装置
US7694196B2 (en) * 2007-11-20 2010-04-06 Qimonda North America Corp. Self-diagnostic scheme for detecting errors
TWI517355B (zh) 2010-02-16 2016-01-11 凡 歐貝克 具有半導體裝置和結構之系統
JP5927017B2 (ja) * 2012-04-20 2016-05-25 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9606730B2 (en) * 2012-05-04 2017-03-28 Samsung Electronics Co., Ltd. System and method including three dimensional nonvolatile memory device and random access memory
US9208883B2 (en) * 2013-08-23 2015-12-08 Sandisk Technologies Inc. Three-dimensional NAND non-volatile memory devices with buried word line selectors
CN104576646B (zh) * 2013-10-11 2017-09-05 苏州东微半导体有限公司 一种集成电路芯片及其制造方法
TWI533303B (zh) * 2014-03-07 2016-05-11 Toshiba Kk Nonvolatile memory and memory systems
KR102192539B1 (ko) * 2014-05-21 2020-12-18 삼성전자주식회사 반도체 장치 및 이의 프로그램 방법
US10008265B2 (en) * 2014-09-06 2018-06-26 NEO Semiconductor, Inc. Method and apparatus for providing three-dimensional integrated nonvolatile memory (NVM) and dynamic random access memory (DRAM) memory device
JP6203152B2 (ja) 2014-09-12 2017-09-27 東芝メモリ株式会社 半導体記憶装置の製造方法
US20180374864A1 (en) * 2014-09-12 2018-12-27 Toshiba Memory Corporation Semiconductor memory device
US10672743B2 (en) 2016-10-07 2020-06-02 Xcelsis Corporation 3D Compute circuit with high density z-axis interconnects
EP3523825A4 (en) 2016-10-10 2020-09-09 Monolithic 3D Inc. THREE-DIMENSIONAL SEMICONDUCTOR DEVICE AND STRUCTURE
US10181455B2 (en) * 2017-01-17 2019-01-15 Apple Inc. 3D thin profile pre-stacking architecture using reconstitution method
JP2018148071A (ja) 2017-03-07 2018-09-20 東芝メモリ株式会社 記憶装置
KR20180128647A (ko) * 2017-05-24 2018-12-04 삼성전자주식회사 광학 측정 방법 및 장치, 및 이를 이용한 반도체 장치의 제조 방법
CN107658315B (zh) * 2017-08-21 2019-05-14 长江存储科技有限责任公司 半导体装置及其制备方法
EP3580782A4 (en) 2017-08-21 2020-12-02 Yangtze Memory Technologies Co., Ltd. THREE-DIMENSIONAL MEMORY COMPONENTS AND METHOD FOR SHAPING THEM
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
US20190043868A1 (en) 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with control circuitry and array in separately processed and bonded wafers
KR102309462B1 (ko) * 2018-06-28 2021-10-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 차폐층을 가진 3차원 메모리 장치 및 3차원 메모리 장치를 형성하기 위한 방법
CN109155301A (zh) 2018-08-13 2019-01-04 长江存储科技有限责任公司 具有帽盖层的键合触点及其形成方法
CN109148498B (zh) * 2018-08-14 2021-06-15 武汉新芯集成电路制造有限公司 一种高存储容量的三维键合传感器的结构及其制造方法
CN109411473A (zh) * 2018-11-05 2019-03-01 长江存储科技有限责任公司 一种dram存储芯片及其制造方法
CN109545764A (zh) * 2018-11-14 2019-03-29 长江存储科技有限责任公司 三维存储器及其制造方法
US10957705B2 (en) * 2018-12-24 2021-03-23 Sandisk Technologies Llc Three-dimensional memory devices having a multi-stack bonded structure using a logic die and multiple three-dimensional memory dies and method of making the same
KR20210083328A (ko) * 2019-02-11 2021-07-06 양쯔 메모리 테크놀로지스 씨오., 엘티디. 확산 불가능한 전도성 재료로 제조된 본딩 컨택을 갖는 본딩된 반도체 구조 및 이를 형성하기 위한 방법
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成
CN110249427A (zh) * 2019-04-30 2019-09-17 长江存储科技有限责任公司 具有嵌入式动态随机存取存储器的三维存储器件
US11270963B2 (en) * 2020-01-14 2022-03-08 Sandisk Technologies Llc Bonding pads including interfacial electromigration barrier layers and methods of making the same

Also Published As

Publication number Publication date
US20210210142A1 (en) 2021-07-08
US10984862B2 (en) 2021-04-20
JP7328344B2 (ja) 2023-08-16
US20200350014A1 (en) 2020-11-05
EP3891799A4 (en) 2022-07-27
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