CN113782538B - 三维存储器及其制备方法 - Google Patents

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Abstract

本申请提供了一种三维存储器及其制备方法。该三维存储器包括：第一半导体结构，包括：沿第一方向分布的第一外围电路和多个存储串结构；第二半导体结构，包括：第二衬底和位于第二衬底上的第二外围电路；其中，第一半导体结构和第二半导体结构键合连接，以使多个存储串结构和/或第一外围电路与第二外围电路电连接。本申请提供的三维存储器及其制备方法能够优化外围电路和多个存储串结构的布置形式，并优化外围电路和多个存储串结构的电信号传输性能。

Description

三维存储器及其制备方法
技术领域
本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法。
背景技术
在基于Xtacking架构的三维存储器(3D NAND)中，负责数据I/O及记忆单元操作的外围电路形成于同一衬底上，而存储单元阵列形成于另一衬底上。当两个半导体结构各自制备完成后，通过将两个半导体结构键合连接，以使存储单元阵列和外围电路接通。
然而，随着3D NAND技术堆叠层数的增加，在实现相同存储容量的情况下，用于形成存储单元阵列的半导体结构的尺寸随之减小。相应地，与具有存储单元阵列的半导体结构键合连接的具有外围电路的半导体结构也需要随之减小，这样会影响外围电路的布置形成，进而影响外围电路与存储单元阵列的电路接通性能。
因而，如何优化形成于不同衬底上的外围电路和存储单元阵列是本领域技术人员亟待解决的技术问题之一。
发明内容
本申请提供了一种三维存储器，该三维存储器包括：第一半导体结构，包括：沿第一方向分布的第一外围电路和多个存储串结构；第二半导体结构，包括：第二衬底；以及位于第二衬底上的第二外围电路；其中，第一半导体结构和第二半导体结构键合连接，以使多个存储串结构和/或第一外围电路与第二外围电路电连接。
在一些实施方式中，第一外围电路包括：电容器层，电容器层包括交替叠置的第一电介质层和第一导电层。
在一些实施方式中，第一外围电路还可包括：第一衬底和至少部分位于第一衬底上的多个外围器件，其中，第一衬底、多个外围器件以及电容器层沿所述第二方向依次设置。
在一些实施方式中，外围器件可包括高压MOS器件。
在一些实施方式中，第一半导体结构还包括：虚设存储串结构，贯穿至少部分交替叠置的第一电介质层和第一导电层；以及贯穿触点，贯穿虚设存储串结构，并与外围器件电连接。
在一些实施方式中，第一导电层包括远离外围器件依次设置的第一部分和第二部分，其中，第一半导体结构还包括：导电通道，与第二部分相接触。
在一些实施方式中，第一半导体结构还包括：交替叠置的第二电介质层和第二导电层，其中，存储串结构形成于交替叠置的第二电介质层和第二导电层中，并且至少部分第二电介质层与对应的第一电介质层沿第一方向平齐设置，至少部分第二导电层与对应的第一导电层沿第一方向平齐设置。
在一些实施方式中，第一半导体结构还包括：半导体层，位于多个存储串结构的远离第二半导体结构的一侧，其中，存储串结构位于半导体层和第二半导体结构之间。
在一些实施方式中，第一半导体结构还包括：第一互连层，覆盖交替叠置的第一电介质层和第一导电层以及交替叠置的第二电介质层和第二导电层，并通过贯穿触点与外围器件电连接，以及与导电通道电连接。
在一些实施方式中，位于第二外围电路中的器件的工作电压小于位于第一外围电路中的器件的工作电压。
本申请还提供了一种三维存储器的制备方法。该制备方法包括：形成第一半导体结构，包括：在基底的第一区域上形成第一外围电路；在基底的第二区域上形成多个存储串结构；形成第二半导体结构，包括：在第二衬底上形成第二外围电路；以及键合第一半导体结构和第二半导体结构，以使多个存储串结构和/或第一外围电路与第二外围电路电连接。
在一些实施方式中，在基底的第一区域上形成第一外围电路的步骤包括：在第一区域上形成包括交替叠置的第一电介质层和第一导电层的电容器层。
在一些实施方式中，在第一区域上形成包括交替叠置的第一电介质层和第一导电层的电容器层的步骤包括：在第一区域上形成交替叠置的第一电介质层和第一牺牲层；形成贯穿交替叠置的第一电介质层和第一牺牲层的栅极缝隙；经由栅极缝隙去除牺牲层，以形成牺牲间隙；以及在牺牲间隙内形成所述第一导电层，以形成电容器层。
在一些实施方式中，在第一区域上形成包括交替叠置的第一电介质层和第一导电层的电容器层的步骤之前，该方法还包括：形成至少部分位于第一区域上的多个外围器件，其中，多个外围器件位于基底和电容器层之间。
在一些实施方式中，外围器件包括高压MOS器件。
在一些实施方式中，形成至少部分位于所述第一区域上的多个外围器件的步骤之后，该方法还包括：形成贯穿至少部分交替叠置的第一电介质层和第一导电层的虚设存储串结构；以及形成贯穿虚设存储串结构并与外围器件电连接的贯穿触点。
在一些实施方式中，第一导电层包括远离外围器件依次设置的第一部分和第二部分，其中，在形成贯穿虚设存储串结构并与外围器件电连接的贯穿触点的同时，：形成与第一导电层相接触的导电通道。
在一些实施方式中，在形成第一电介质层和第一导电层同时，在第二区域形成交替叠置的第二电介质层和第二导电层，其中，存储串结构形成于交替叠置的第二电介质层和第二导电层中。
在一些实施方式中，形成贯穿虚设存储串结构并与外围器件电连接的贯穿触点的步骤之后，该方法还包括：形成第一互连层，以覆盖交替叠置的第一电介质层和第一导电层，其中，第一互连层通过贯穿触点与外围器件电连接，并与导电通道电连接。
在一些实施方式中，位于第二外围电路中的器件的工作电压小于位于第一外围电路中的器件的工作电压。
在一些实施方式中，键合第一半导体结构和第二半导体结构的步骤之后，该方法包括：去除基底的第二区域的部分，以暴露存储串结构；以及形成覆盖存储串结构的半导体层。
在一些实施方式中，形成覆盖存储串结构的半导体层的的步骤之后，该方法还包括：形成覆盖半导体层和基底的第一区域对应的部分的后段制程互连层。
本申请提供的三维存储器及其制备方法，通过将外围电路中的一部分与多个存储串结构布置于同一半导体结构中，从而优化外围电路和多个存储串结构的布置形式，进而优化外围电路和多个存储串结构的电信号传输性能。此外，通过利用用于形成存储串结构的交替叠置的电介质层和导电层而形成电容器层，能够为外围电路提供高容量的电容器件，并简化电容器件的制造成本。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显：
图1是根据本申请实施方式的三维存储器的结构框图；
图2是根据本申请实施方式的三维存储器的剖面示意图；
图3是根据本申请实施方式的三维存储器的制备方法的流程图；以及
图4A至图4I是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图。
具体实施方式
为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。
本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。
本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。
除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。
如在本文中所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底并且顶侧相对远离衬底。层能够在整个下层结构或上层结构上延伸，或者能够具有小于下层结构或上层结构的范围。此外，层能够是均匀或不均匀连续结构的区域，其厚度小于连续结构的厚度。例如，层能够位于连续结构的顶表面和底表面处或者其之间的任何一组水平平面之间。层能够水平、垂直和/或沿着锥形表面延伸。衬底能够是层，能够在其中包括一个或多个层，和/或能够在其上、其之上和/或在其之下具有一个或多个层。层能够包含多个层。
图1是根据本申请实施方式的三维存储器10的结构框图。如图1所示，三维存储器10包括：第一半导体结构100和第二半导体结构200。第一半导体结构100包括沿第一方向D1分布的：第一外围电路120和多个存储串结构130。多个存储串结构130可组成存储串结构阵列，每个存储串结构可具有形成于其内部的多个存储单元形成电路通路的沟道层。存储单元的字线可在垂直于第一方向D1的第二方向D2上堆叠形成。
在一些实施方式中，第一半导体结构100还可包括位于多个存储串结构130对应的区域且远离第二半导体结构200的第一衬底(未示出)。每个存储串结构可沿第二方向D2延伸至第一衬底中，并且在存储串结构靠近第一衬底的部分设置外延层以及与该外延层相接触的沟道层，使多个存储单元与第一衬底形成电路通路。
在一些实施方式中，第一半导体结构100还可包括位于多个存储串结构130对应的区域且远离第二半导体结构200的半导体层(未示出)。该半导体层可与每个存储串结构暴露的沟道层相接触，使多个存储单元与半导体层形成电路通路。
第二半导体结构200可包括：第二衬底210和形成于第二衬底210上的第二外围电路220。第一外围电路120和第二外围电路220可包括多个数字、模拟和/或数模混合的电路模块，以支持多个存储串结构130实现各种功能。示例性地，电路模块可包括页缓冲器、地址解码器以及读取放大器。第一外围电路120和/或第二外围电路220中的各个电路模块可包括诸如晶体管、二极管、电阻器、电容器等有源和/或无源半导体器件组成。
第一半导体结构100和第二半导体结构200可通过直接键合和/或混合键合的方式在第二方向D2使二者面对面键合连接，从而使第一外围电路120和第二外围电路220电连接，或者使多个存储串结构130通过与第二外围电路220电连接后再与第一外围电路120电连接。
图2是根据本申请实施方式的三维存储器10的剖面示意图。如图2所示，第一半导体结构100中的第一衬底110可包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)、玻璃、III-V族化合物半导体以及任何其它适合的材料。
第一外围电路120可包括位于第一衬底110的第一区域A1上的第一器件层140。第一器件层140中的外围器件141的全部或部分形成于第一衬底110中和/或形成于第一衬底110上，并且第一器件层140中外围器件141可为金属氧化物半导体场效应晶体管(MOSFET)。
在一些实施方式中，外围器件141可为P型MOSFET和/或N型MOSFET，并形成在具有N型掺杂和/或P型掺杂的阱142中。具体地，外围器件141的阱142可包括针对N型MOSFET的P型掺杂阱和针对P型MOSFET的N型掺杂阱，并且分别被称为P阱和N阱。阱142的掺杂剂分布和浓度影响外围器件141的器件特性。对于具有低阈值电压(Vth)的MOSFET器件，阱142以较低浓度来进行掺杂处理，以形成低压P阱或者低压N阱。对于具有高阈值电压的MOSFET器件，阱142以较高浓度来进行掺杂处理，以形成高压P阱或高压N阱。可选地，为实现与第一衬底110的完全电隔离，对于具有高阈值电压的N型MOSFET，可在高压P阱下方形成深N阱。在本申请的实施方式中，由于高压器件的制备工艺与多个存储串结构的制备工艺兼容性较好，可在第一器件层140布置多个高压器件(例如高压P型MOSFET或者高压N型MOSFET)，以简化在同一第一衬底110上形成多个存储串结构和第一器件层140的工艺过程。
在一些实施方式中，可采用诸如磷(P)、砷(As)、锑(Sb)或者其任意组合的N型掺杂剂在第一衬底110中来形成N阱。可采用例如硼(B)等P型掺杂剂在第一衬底110中形成P阱。此外，可通过离子注入和激活退火等工艺来实现掺杂剂的掺入，或者通过在器件有源区(AA)的外延层制备期间通过原位掺杂来实现。
在一些实施方式中，P型MOSFET和/或N型MOSFET还可包括由栅极电介质和栅极导体而形成的栅极堆叠体143。栅极电介质的材料可包括氧化硅、氮化硅、氮氧化硅或者诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁以及氧化镧等高k电介质材料。此外，形成栅极电介质的工艺方法可包括化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、热氧化/氮化或者其任意组合。栅极导体的材料可包括诸如钨(W)、钴(Co)、镍(Ni)、铜(Gu)或铝(Al)等金属材料。可选地，栅极导体还可由诸如氮化钛(TiN)、氮化钽(TaN)等其它导电材料制备。作为一种选择，栅极导体的材料还可包括多晶半导体，诸如多晶硅、多晶锗、多晶锗硅以及任何其它适合的材料。可选地，多晶半导体可与任何适合类型的掺杂剂结合，诸如硼、磷、砷等。形成栅极导体的工艺方法可包括任何适合的薄膜沉积方法，诸如溅镀、热蒸发、电子束蒸发、ALD、PVD或者其任意组合。
在一些实施方式中，外围器件141还包括位于栅极堆叠体143的两侧且位于阱142中的源极/漏极144。源极/漏极144掺入有高浓度掺杂剂。对于N型MOSFET，源极/漏极144的掺杂剂可包括诸如磷、砷、锑或者其任意组合的N型掺杂剂。对于P型MOSFET，源极/漏极144的掺杂剂可包括例如硼等P型掺杂剂。此外，可通过离子注入和激活退火等工艺来实现掺杂剂的掺入，或者通过在器件有源区的外延层制备期间通过原位掺杂来实现。外围器件141的源极/漏极144可与第一衬底110的材料相同。可选地，外围器件141的源极/漏极144的材料可与第一衬底110的材料不同，以提高外围器件141的电学性能。
在一些实施方式中，外围器件141的有源区可被浅沟槽隔离(STI)145围绕，以实现多个外围器件141之间的电隔离。浅沟槽隔离145可通过光刻和蚀刻工艺对第一衬底110进行图案化、填充绝缘材料并且抛光绝缘材料来形成。用于浅沟槽隔离145的绝缘材料可包括氧化硅、氮化硅、氮氧化硅、低温氧化物(LTO)、高温氧化物(HTO)或者其任意组合。并且可采用诸如CVD、PVD、ALD、溅镀、热氧化/氮化或者其任意组合的工艺来填充该绝缘材料。
应当理解的是，外围器件141并不限于MOSFET，其它外围器件(例如BJT、二极管、电阻器、电感器等)的结构可在制备MOSFET的工艺过程中通过不同的掩模设计和布局来同时地形成。
第一外围电路120还可包括位于第一器件层140上的电容器层150。电容器层150可包括沿垂直于第一衬底110的方向上交替叠置的第一电介质层151和第一导电层152，从而使第一电介质层151布置于相邻的第一导电层152(例如第一导电层152a和152b)之间。第一电介质层151可由诸如氧化硅、氮化硅、氮氧化硅或者其任何组合的电介质材料制备。第一导电层152可由诸如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或者其任意组合的导电材料制备。并且可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺形成第一电介质层151和第一导电层152。
在一些实施方式中，两个相邻的第一导电层152(例如152a和152b)中的远离第一衬底110的第一导电层152b以及两个相邻的第一导电层152之间的第一电介质层151部分覆盖靠近第一衬底110的第一导电层152a，从而使靠近第一衬底110的第一导电层152a的边缘区域暴露，以便第一导电通道153与暴露的边缘区域接触电连接。并且可通过对交替叠置的多个第一电介质层151和第一导电层152执行多次“修整-刻蚀(trim-etch)”循环工艺而形成位于边缘区域的第一阶梯结构。由于多个存储串结构与电容器层150具有相似的叠层结构，故可在形成多个存储串结构的工艺过程中同时形成电容器层150，以便简化电容器层150的制备工艺。其中，关于存储串结构的具体结构将下文中详细地描述。
在一些实施方式中，多个第一导电通道153可包括但不限于沿垂直于第一衬底110方向上延伸的圆柱体、圆锥体、长方体的导电结构。并且第一导电通道153的一端可与电容器层150的第一阶梯结构中暴露的第一导电层152相接触，另一端可与位于电容器层150远离第一衬底110一侧的第一互连层170相接触。其中，第一互连层170的结构将在下文中详细地描述。第一导电通道153的材料可包括诸如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或其任意组合的导电材料，并可通过光刻和蚀刻工艺以及填充导电材料来形成第一导电通道153。
在一些实施方式中，多个第一导电通道153可布置于电容器层150中第一阶梯结构的与第一衬底110平行的第一导电层151上。具体地，多个第一导电通道153的布置形式包括但不限于：在第一阶梯结构的左侧部分中奇数编号的第一导电层152布置第一组第一导电通道153，在第一阶梯结构的右侧部分中偶数编号的第一导电层152布置第二组第一导电通道153，并使第一组第一导电通道153和第二组第一导电通道153的另一端分别电连接至第一互连结构170。电容器层150通过与第一导电通道153之间的不同布置形成可等效于不同电路结构的多个电容器件，并可实现为多个存储串结构提供高容量的电容器件。
在一些实施方式中，在第一导电通道153的多种布置形式中，第一导电通道153可与远离第一器件层140的第一导电层152中的第二部分接触连接。第一导电层152可包括远离第一器件层140依次设置的第一部分和第二部分，并且第一部分可至少包括一个第一导电层。第一导电层152中的第一部分可作为电容器层150中的电容器件与第一器件层140中外围器件141之间的屏蔽层，以避免电容器件与外围器件141形成寄生电容，从而使电容器件和外围器件141相互影响。
在一些实施方式中，多个虚设存储串结构161可贯穿至少部分交替叠置的第一电介质层151和第一导电层152，并可为沿垂直于第一衬底110的方向上延伸的诸如圆柱体、圆锥体、长方体等中空绝缘结构。虚设存储串结构161的材料可包括氧化硅、氮化硅、氮氧化硅或者其任意组合，并可通过光刻和蚀刻工艺以及薄膜沉积工艺来形成虚设存储串结构161。一方面，虚设存储串结构161可用于提供机械支撑。另一方面，虚设存储串结构161为贯穿触点162提供容置空间，因而虚设存储串结构161的一端至少部分对准第一器件层140中的外围器件141的有源区(例如源极/漏极)以及栅极(例如栅极堆叠体)，从而使位于虚设存储串结构161内部的贯穿触点162与外围器件141的有源区和栅极相接触。
在一些实施方式中，贯穿触点162贯穿虚设存储串结构161布置，并至少部分位于虚设存储串结构161内，因而贯穿触点162的关键尺寸应小于虚设存储串结构161的关键尺寸。贯穿触点162的材料可包括诸如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或者任意组合的导电材料，并可通过光刻和蚀刻工艺以及填充导电材料而形成。贯穿触点162的与第一器件层140相接触的另一端可与第一互连层170相接触，从而使第一器件层140中的外围器件141与第一互连层电连接。通过利用虚设存储串结构实现第一器件层中的外围器件与第一互连层电连接，能够简化制备工艺，减少贯穿触点所需的制造面积。
在一些实施方式中，多个第一栅极缝隙结构163贯穿交替叠置的第一电介质层151和第一导电层152布置，可用于兼容“栅极代替”工艺而形成第一导电层152。在一些实际应用中，具体地，电容器层150可通过先形成交替叠置的两个刻蚀选择比不同的电介质层，然后利用第一栅极缝隙将两个电介质中的一个置换为第一导电层152，另一个作为第一电介质层151而形成。第一栅极缝隙结构163的材料可包括诸如氧化硅、氮化硅、氮氧化硅或者其任意组合的电介质材料，并可通过光刻和蚀刻工艺以及填充电介质材料而形成。
第一半导体结构100中可包括位于第一衬底110的第二区域A2的一侧的沿垂直于第一衬底110方向上交替叠置的第二电介质层132和第二导电层133。第二电介质层132和第二导电层133可与电容器层150中的第一电介质层151和第一导电层152同步形成，因而第一电介质层151和第二电介质层132可采用相同的电介质材料制备，第一导电层152和第二导电层133可采用相同的导电材料制备。同样地，第二电介质层132和第二导电层133的制备方法可包括诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺。第二电介质层132和第二导电层133的堆叠层数可为8层、32层、64层、128层等，第二电介质层132和第二导电层133的堆叠层数越多，存储单元的集成度越高。第二导电层133可作为存储串结构131中的存储单元的字线。
在一些实施方式中，每个存储串结构131贯穿交替叠置的第二电介质层132和第二导电层133布置，并向第一衬底110的方向延伸，进而存储串结构131可形成于第二电介质层132和第二导电层133中。存储串结构131可具有圆柱体、圆锥体、长方体的大致形状，并且可包括沿其径向方向由外向内依次设置的存储层1311和沟道层1312。在一些实施方式中，存储层1311可为隧穿层、电荷捕获层和阻挡层的复合层结构。隧穿层、电荷捕获层和阻挡层的材料可依次为氧化硅、氮化硅和氧化硅，进而形成具有ONO结构的存储层1311。沟道层1312的材料可为诸如非晶硅、多晶硅或单晶硅等半导体材料。存储串结构131可通过光刻和蚀刻工艺以及薄膜沉积工艺与虚设存储串结构161同步形成。
可以理解的是，存储串结构131中存储层1311和沟道层1312与每个第二导电层133对应的部分以及该第二导电层133共同形成存储单元。第二导电层可对应于存储单元的控制端。存储串结构131中的多个存储单元在垂直于第一衬底110的方向上串联排列，并共享沟道层1312。
在一些实施方式中，存储串结构131还可包括位于存储串结构131的远离第一衬底110的端部的沟道插塞134。沟道插塞134可采用与沟道层1312相同的半导体材料制备并与沟道层1312相接触。沟道插塞134可起到存储串结构131的漏极的作用。
在一些实施方式中，位于交替叠置的第二电介质层132和第二导电层133的边缘区域的第二阶梯结构可具有与第一阶梯结构相似的结构和形成方法。其中，第二阶梯结构平行于第一衬底110的第二导电层132的暴露区域可用于在垂直方向上形成的第二导电通道136的接触区域。由于第二导电层133作为存储串结构131中的存储单元的字线，可通过第二导电层133控制存储单元实现存储、读取数据的功能。
在一些实施方式中，第一半导体结构100还可包括位于多个存储串结构远离第二半导体结构200一侧的半导体层135，并且至少部分存储串结构131位于半导体层135和第二半导体结构200之间。举例而言，半导体层135可包括具有均匀掺杂浓度的N型掺杂剂的半导体材料，例如单晶硅、多晶硅、非晶硅等。N型掺杂剂可包括诸如磷、砷、锑或者其任意组合，并且可采用离子注入和激活退火等工艺来实现掺杂剂的掺入。存储串结构131的沟道层1312可延伸至半导体层135中，并使沟道层1312延伸至半导体层135中的部分被半导体层135的N型高掺杂浓度区域包围。N型半导体层135能够用于实现针对三维存储器10执行GIDL擦除操作。应当理解的是，半导体层135还可包括具有均匀掺杂浓度的P型掺杂剂的半导体材料，使沟道层1312延伸至半导体层135的部分被半导体层135的P型高掺杂浓度区域包围。P型半导体层135能够用于实现针对三维存储器10的P阱批量擦除操作。换言之。半导体层可使采用上文中描述的多个存储串结构和外围电路布置形成的三维存储器，兼容GIDL和/或P阱批量擦除操作。
在一些实施方式中，半导体层135靠近多个存储串结构的表面与第一器件层140的远离第一衬底110的上表面平齐。示例性地，可采用机械化学剖光(CMP)使两者的上表面平齐。由于交替叠置的第一电介质层151和第一导电层152与交替叠置的第二电介质层132和第二导电层133可同步形成，在半导体层135靠近多个存储串结构的表面与第一器件层140的远离第一衬底110的上表面平齐的情况下，可避免在形成交替叠置的第一电介质层151和第一导电层152与交替叠置的第二电介质层132和第二导电层133在半导体层135和第一器件层140的交界处出现折弯，从而影响后续形成的相关器件的性能。换言之，可使第二电介质层132与对应的第一电介质层151沿第一方向平齐，第二导电层133与对应的第一导电层152沿第一方向平齐。可以理解的是，交替叠置的第一电介质层151和第一导电层152与交替叠置的第二电介质层132和第二导电层133可采用分步工艺形成，并且本申请对第二电介质层132与对应的第一电介质层151沿第一方向平齐，第二导电层133与对应的第一导电层152沿第一方向平齐不做具体地限定。
在一些实施方式中，多个第二栅极缝隙结构137贯穿交替叠置的第二电介质层132和第二导电层133并延伸至半导体层135布置。第二栅极缝隙结构137与第一栅极缝隙结构163的结构和制备工艺相似，用于兼容“栅极代替”工艺而形成第二导电层133。此外，第二栅极缝隙结构137还可用于将多个存储串结构划分为多个存储块(block)以提高三维存储器10执行擦除操作的效率。另一方面，在第二栅极缝隙结构137的材料包括诸如钨、钴、铜、铝、多晶硅、掺杂硅、硅化物或者任意组合的导电材料的情况下，第二栅极缝隙结构137可作为多个存储串结构的共源极，并可与第一互连层170电连接。
在一些实施方式中，三维存储器10中的第一半导体结构100还可包括第一互连层170，以传递通往和来自第二外围电路220的电信号。第一互连层170位于交替叠置的第一/第二电介质151/132和第一/第二导电层152/133的远离第一衬底110的一侧，并可包括多个与第一衬底110平行方向横向延伸的互连结构171和多个沿第一衬底110的垂直方向延伸的接触通孔172。第一互连层170可进一步地包括一个或多个层间电介质(ILD)层，互连结构171和接触通孔172可形成于所述层间电介质层中。换言之，第一互连层170可包括处于多个层间电介质层中的互连结构171和接触通孔172。其中，互连结构171和接触通孔172的材料可包括钨、钴、铜、铝、硅化物或者其任意组合的导电材料。层间电介质层的材料可包括氧化硅、氮化硅、氮氧化硅、低k电介质或者其任意组合的电介质材料。应理解的是，第一互连层170中的互连结构171和/或接触通孔172可通过第二导电通道136与第二电层133电连接，通过第一导电通道153与第一导电层152电连接，以及通过贯穿触点162与第一器件层140中的外围器件141电连接。
三维存储器10中的第二半导体结构200可包括位于第二衬底210上的第二外围电路220，其与第一半导体结构100中的第一外围电路120共同作为完整的外围电路。其中，第二外围电路220中的外围器件的全部或部分形成于第二衬底210中和/或形成于第二衬底210上，并且第二外围电路220中的外围器件可包括诸如MOSFET、BJT、二极管、电阻器、电容器以及电感器等任何适合的半导体器件。由于上文中示例性地描述了外围器件的结构和制备方法，本申请在此不再赘述。
在一些实施方式中，第一外围电路120中的外围器件可包括高压MOS器件，第二外围电路220中的外围器件可包括低压MOS器件和/或超低压MOS器件。换言之，位于第二外围电路220中的器件的工作电压可小于位于第一外围电路120中的器件的工作电压。应当理解的是，由于第一外围电路120中的外围器件与多个存储串结构在同一衬底上形成，并且高压MOS器件对衬底厚度的需求较大，能够与存储串结构对衬底厚度的需求匹配性较好。此外，高压MOS器件能够耐高温，也与存储串结构需要在高温条件下的制备工艺兼容性较好。通过合理地分配第一外围电路和第二外围电路中器件的类型，能够优化外围器件与存储串结构的制备工艺。
在一些实施方式中，三维存储器10中的第二半导体结构200还可包括第二互连层230，以传递通往和来自多个存储串结构和/或第一外围电路120的电信号。由于第二互连层230中的结构和制备方法与第一互连层170相似，并且上文中详细地描述了第一互连层170的结构和制备方法，本申请在此不再赘述。应理解的是，第二互连层230中的互连结构和/或接触通孔可与第二外围电路220中的外围器件电连接。
在一些实施方式中，第一半导体结构100中的第一互连层170可具有暴露多个第一键合触点181的第一键合面182，第二半导体结构200中的第二互连层230可具有暴露多个第二键合触点183的第二键合面184。其中，多个第一键合触点181之间可具有使第一键合触点181电隔离的电介质，相似地，多个第二键合触点183之间可具有使第二键合触点183电隔离的电介质。第一/第二键合触点181/183的材料可包括诸如钨、钴、铜、铝、硅化物或者其任意组合的导电材料。第一/第二键合触点181/183之间的用于电隔离的电介质的材料可包括诸如氧化硅、氮化硅、氮氧化硅、低k电介质或者其任意组合的电介质材料。第一/第二键合触点181/183和周围电介质可用于实现混合键合连接，即第一/第二键合触点181/183和周围电介质在第一/第二键合面182/184处相接触，从而使第一键合触点181和对应的第二键合触点183电连接。应当理解的是，第一半导体结构100和第二半导体结构200键合连接后，第一键合界面182和第二键合界面183重合。
本申请提供的三维存储器通过将外围电路中的一部分与多个存储串结构布置于同一半导体结构中，从而优化外围电路和多个存储串结构的布置形式，进而优化外围电路和存储串结构的电信号传输性能，此外，通过利用用于形成存储串结构的交替叠置的电介质层和导电层而形成电容器层，能够为外围电路提供高容量的电容器件，并简化电容器件的制造成本。
本申请还提供了一种三维存储器的制备方法1000。图3是根据本申请实施方式的三维存储器的制备方法1000的流程图。图4A至图4I是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。应理解的是，方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图3所示的顺序执行的。下面结合图4A至图4I进一步描述上述的步骤S100至步骤S300。
在步骤S100形成第一半导体结构中，其包括：步骤S110在基底的第一区域上形成第一外围电路以及步骤S120在基底的第二区域上形成多个存储串结构。
在步骤S100中，如图4A所示，基底110可包括硅(例如单晶硅、多晶硅)、硅锗、锗、绝缘体上硅、绝缘体上锗、砷化镓、氮化镓、碳化硅、玻璃、III-V化合物半导体或者其任意组合。
在一些实施方式中，可在基底110的第一区域A1上形成第一器件层140，并在基底110的第二区域A2上形成半导体层135。在形成第一器件层140的步骤中，以形成P型和/或N型MOSFET作为示例详细地描述其工艺过程。可采用离子注入和激活退火等工艺将诸如磷、砷、锑或者其任意组合的N型掺杂剂掺入来形成位于基底110中的N阱142，和/或将例如硼等P型掺杂剂掺入来形成位于基底110中的P阱142。进一步地，可采用诸如CVD、PVD、ALD、溅镀、热氧化/氮化或者其任意组合在N阱和/或P阱142的区域内形成栅极堆叠体143。栅极堆叠体143可包括栅极电介质和栅极导体，栅极电介质的材料可包括氧化硅、氮化硅、氮氧化硅以及诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧等高k电介质材料。栅极导体的材料可包括诸如钨、钴、镍、铜、铝等金属材料以及诸如多晶硅、多晶锗、多晶锗硅、氮化钛、氮化钽等任何其它适合的导电材料。可选地，形成半导体层135的步骤可省略，并在后续工艺中去除基底110的第二区域A2对应的部分，并在该部分形成半导体层135。
进一步地，还可采用光刻和蚀刻工艺对基底110进行图案化、填充绝缘材料并抛光绝缘材料，在基底110上形成围绕外围器件141的有源区的浅沟槽隔离145。浅沟槽隔离145的材料可包括氧化硅、氮化硅、氮氧化硅、低温氧化物、高温氧化物及其任意组合的电介质材料。
应当理解的是，外围器件141并不限于MOSFET。其它外围器件(例如二极管、电阻器、电感器、BJT等)的结构可在制备MOSFET的工艺过程中通过不同的掩模设计和布局来同时地形成。
在一些实施方式中，在基底110上形成第一器件层140的工艺过程中，三维存储器的制备方法1000还可包括：在第二区域A2上形成半导体层135。在该步骤中，可采用诸如CVD、PVD、ALD、溅镀及其任意组合的薄膜沉积工艺和/或外延生长工艺在基底110的第二区域A2上形成半导体层135。半导体层135可与基底110具有相同或者不同的半导体材料，例如单晶硅、多晶硅、非晶硅等。并可用于在后续工艺过程中形成多个存储串结构执行GIDL和/或P阱擦除操作的辅助的主体偏置。
在一些实施方式中，可采用例如CMP工艺使半导体层135的远离基底110的上表面与第一器件层140的远离基底110的上表面平齐，可避免后续工艺过程中形成的交替叠置的电介质层和导电层在半导体层135和第一器件层140的交界处出现折弯，从而影响后续形成的相关器件的制备工艺和性能。应当理解的是，在基底110的第一区域A1上形成多个外围器件141后可采用诸如PVD、CVD、ALD及其任何组合的薄膜沉积工艺在外围器件141上覆盖电介质材料，并且可采用CMP工艺使半导体层135和第一器件层140的上表面平齐。
在一些实施方式中，在形成第一器件层140和半导体层135的步骤之后，方法1000还包括在第一器件层140和半导体层135的远离基底110的一侧形成交替介质的电介质层151/132和牺牲层191的步骤，以在后续工艺过程中形成与第一区域A1对应的用于形成电容器层的第一电介质层151和第一导电层152，以及与基底110的第二区域A2对应的用于形成存储串结构的第二电介质层132和第二导电层。其中，电介质层151/132和牺牲层191可具有不同的刻蚀选择比，牺牲层191可在后续的工艺过程中被去除并被导电材料代替，从而形成导电层。示例性地，电介质层151/132的材料可包括氧化硅，牺牲层191的材料可包括氮化硅。应理解的是，虽然本申请采用牺牲层随后被填充导电材料替代以形成导电层的实现方式，但本申请中形成导电层的实现方式不限于此，还可采用例如直接交替叠置电介质层和导电层的方式来实现。
在一些实施方式中，如图4B所示，可通过向交替叠置的多个电介质层151/132和多个牺牲层191执行多次“修整-刻蚀”循环工艺而使交替叠置的电介质层151/132和牺牲层191在与第一区域A1对应的边缘区域形成第一阶梯结构，以及在与第二区域A2对应的边缘区域形成第二阶梯结构。
在一些实施方式中，可采用例如干法或者湿法刻蚀工艺以及诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在与第二区域A2对应的交替叠置的电介质层132和牺牲层191内形成多个存储串结构131。具体地，可采用例如干法或者湿法刻蚀工艺形成在与第二区域A2对应交替叠置的电介质层132和牺牲层191内形成延伸至半导体层135的开孔。进一步地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在该开孔内依次形成包括阻挡层、电荷捕获层和隧穿层的存储层1311以及沟道层1312。示例性地，存储层1311内的隧穿层、电荷捕获和阻挡层的材料可依次包括氧化硅、氮化硅和氧化硅。沟道层1312的材料可包括诸如非晶硅、多晶硅或单晶硅及其任意组合的半导体材料。可选地，在该步骤中，在未预先形成半导体层135的情况下，可使存储串结构131延伸至基底110的第二区域A2对应的部分中。
在一些实施方式中，可采用例如干法或者湿法刻蚀工艺以及诸如CVD、PVD、ALD或其任意组合的薄膜沉积工艺在与第一区域A1对应的交替叠置的电介质层151和牺牲层191内形成多个虚设存储串结构161。一方面，虚设存储串结构161可用于提供机械支撑作用，虚设存储串结构161可不具有存储功能，故可在形成的开口内填充电介质材料来形成虚设存储串结构161。另一方面，虚设存储串结构161可为后续工艺过程中形成的贯穿触点提供容置空间，故虚设存储串结构161的向第一器件层140延伸的一端至少部分对准第一器件层140中的外围器件141的有源区(例如源极/漏极)和栅极(例如栅极堆叠体)，从而能够使位于虚设存储串结构161内部的贯穿触点与外围器件141的有源区和栅极相接触。
在一些实施方式中，方法1000可包括利用栅极缝隙结构将牺牲层191置换为第一导电层152的步骤，并且该步骤可兼容形成电容器层150的步骤。具体地，可采用例如干法或者湿法刻蚀工艺形成在与第一区域A1对应交替叠置的电介质层151和牺牲层191内向基底110延伸的第一栅极缝隙，第一栅极缝隙可在基底110的x方向上延伸。进一步地，可利用形成的第一栅极缝隙作为刻蚀剂的通道，采用例如湿法腐蚀工艺去除第一区域A1对应的全部牺牲层191，以形成多个牺牲间隙。进一步地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在牺牲间隙内形成第一导电层152。第一导电层152可选用诸如钨、钴、铜、铝、掺杂晶体硅、硅化物或者其任意组合的导电材料制备。经上述工艺处理后，可形成与第一区域A1对应的包括交替叠置的第一电介质层151和第一导电层152的电容器层150，两个相邻的第一导电层152可作为电容器件的两极。可选地，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在第一栅极缝隙内填充电介质材料，以形成第一栅极缝隙结构163。
在一些实施方式中，可采用相似的工艺过程利用第二栅极缝隙结构137将第二区域A2对应的牺牲层191置换为第二导电层133，本申请在此不再赘述。第二导电层133可作为存储串结构131的字线。可选地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第二栅极缝隙内先形成隔离层再填充诸如钨、钴、铜、铝、掺杂晶体硅或者硅化物以及其任意组合的导电材料，以形成第二栅极缝隙结构137并将其作为多个存储串结构的共源极。其中，隔离层的材料可包括氧化硅、氮化硅、氮氧化硅或其任何组合的电介质材料。
应理解的是，在经过形成第一阶梯结构和第二结构的步骤之后，交替叠置的电介质层151/132和牺牲层191在第一区域A1和第二区域A2的交界处对应的区域内分离，因而分别在与第一区域A1和第二区域A2对应的电介质层151/132和牺牲层191内形成多个栅极缝隙，以将牺牲层置换为导电层。
在一些实施方式中，在形成存储串结构131、虚设存储串结构161、第一/第二栅极缝隙结构163/137的步骤之后，可采用诸如CVD、PVD、ALD或者其任何组合等薄膜沉积工艺，在基底110的形成有上述结构的一侧形成绝缘覆盖层。绝缘覆盖层的材料可包括氧化硅、氮化硅、氮氧化硅或者其任意组合。
在一些实施方式中，方法1000可包括形成多个第一导电通道、多个第二导电通道的步骤。以形成第一导电通道作为示例对其形成工艺进行详细地说明。如图4C所示，可采用例如干法或者湿法刻蚀工艺在与第一区域A1对应绝缘覆盖层内形成延伸至第一阶梯结构的暴露的第一导电层152的开口。进一步地，可采用诸如ALD、CVD、PVD或者其任何组合的薄膜沉积工艺用导电材料填充该开口，以形成第一导电通道153。由于形成第二导电通道136的工艺步骤与形成第一导电通道153的工艺步骤相似，本申请在此不再赘述。值得注意的是，多个第一导电通道153可与部分第一阶梯结构的第一导电层152相接触，从而可根据第一导电通道153的布置形式使电容器层150等效为不同电路结构的电容器件。并且在第一导电通道153的多种布置形式中，第一导电通道153可与远离第一器件层140的第一导电层152中的第二部分接触连接。第一导电层152可包括远离第一器件层140依次设置的第一部分和第二部分，并且第一部分可至少包括一个第一导电层。第一导电层152中的第一部分可作为电容器层150中的电容器件与第一器件层140中外围器件141之间的屏蔽层，以避免电容器件与外围器件141形成寄生电容，从而使电容器件和外围器件141相互影响。
在一些实施方式中，方法1000可包括形成多个贯穿触点162的步骤。可采用例如干法或者湿法刻蚀工艺以及薄膜沉积工艺，形成贯穿虚设存储串结构161的贯穿触点162。贯穿触点162可选用诸如钨、钴、铜、铝、掺杂晶体硅或者硅化物以及其任意组合的导电材料制备。
在一些实施方式中，步骤S100中还包括形成第一互连层170的步骤。如图4D所示，第一互连层170包括多个平行于基底110方向横向延伸的互连结构171和多个垂直于基底110方向延伸的接触通孔172。在该步骤中，可采用诸如CVD、PVD、ALD、溅镀、旋涂或者其任意组合的薄膜沉积工艺先形成电介质填充层。其中，电介质填充层的材料可包括诸如氧化硅、氮化硅、氮氧化硅或者低k电介质等任何适合的材料。进一步地，形成与贯穿电介质填充层并暴露至少部分存储串结构131、第一/第二导电通道153/136、贯穿触点162的多个沿垂直于基底110方向延伸的第一开口。进一步地，可采用CVD、PVD、ALD或者其任意组合的薄膜沉积工艺将诸如钨、钴、铜、铝、钛、氮化钛、钽、氮化钽、掺杂硅、硅化物或者其任意组合的导电材料填充第一开口，以形成接触通孔172。进一步地，可采用相同的工艺过程先形成电介质填充层，然后形成贯穿电介质填充层并暴露至少部分接触通孔172的横向延伸的第二开口，接下来将导电材料填充至第二开口，以形成互连结构171。进一步地，可重复上述工艺过程依次形成处于不同水平面高度的接触通孔层和互连结构层，直至将与第一互连层170接触电连接的第一外围电路120和/或多个存储串结构形成预设的功能电路连接关系。经上述工艺处理后的电介质填充层可形成处于不同水平面高度的离散的层结构，进而可被称为层间电介质层。换言之，第一互连层170可包括处于多个层间电介质层中的互连结构171和接触通孔172。
应理解的是，第一互连层170中的互连结构171和/或接触通孔172可通过第一导电通道153与第一导电层152电连接，通过第二导电通道136与第二导电层133电连接，以及通过贯穿触点162与第一器件层140中的外围器件141电连接。
在步骤S200形成第二半导体结构中，其包括：步骤S210在第二衬底上形成第二外围电路。在该步骤中，如图4E所示，第二外围电路220中的外围器件的全部或部分形成于第二衬底210中和/或形成于第二衬底210上，并且第二外围电路中的外围器件可包括诸如MOSFET、BJT、二极管、电阻器、电容器以及电感器等任何适合的半导体器件。由于上文中示例性地描述了外围器件的结构和制备方法，本申请在此不再赘述。
在一些实施方式中，如图4F所示，步骤S200还包括形成第二互连层230的步骤。由于第二互连层230中的结构和制备方法与第一互连层170相似，并且上文中详细地描述了第一互连层170的结构和制备方法，本申请在此不再赘述。应理解的是，第二互连层230中的互连结构和/或接触通孔可与第二外围电路220中的外围器件电连接。
在步骤S300键合第一半导体结构和第二半导体结构中，如图4G所示，可采用键合连接的方式将第一半导体结构100和第二半导体结构200电连接，以使第一外围电路120和/或多个存储串结构与第二外围电路220电连接。
在一些实施方式中，经上述工艺处理后，第一互连层170中互连结构171和/或接触通孔172可暴露于第一互连层170的远离基底110的表面，并且可作为第一半导体结构100的第一键合触点181。同时，多个第一键合触点181之间可具有使其电隔离的电介质。相似地，第二互连层230中互连结构和/或接触通孔可暴露于第二互连层230的远离第二衬底210的表面，并且可作为第二半导体结构200的第二键合触点183。同时，多个第二键合触点183之间可具有使其电隔离的电介质。进一步地，可通过使第一键合触点181和第二键合触点183对准，使第一半导体结构100被定位在第二半导体结构200上，从而使第一键合触点181和第二键合触点183对准的位置处被电连接，进而使第一半导体结构100和第二半导结构200电连接。
第一外围电路120和第二外围电路220可共同作为多个存储串结构的外围电路，支持多个存储串结构实现各种功能。外电电路可包括多个数字、模拟和/或数模混合的部分电路模块。其中，电路模块可例如包括页缓冲器、地址解码器以及读取放大器等。
本申请提供的三维存储器的制备方法通过将外围电路中的一部分与多个存储串结构布置于同一衬底上，从而优化外围电路和多个存储串结构的布置形式，进而优化外围电路和多个存储串结构的电信号传输性能。此外，通过利用用于形成多个存储串结构的交替叠置的电介质层和导电层而形成电容器层，能够为外围电路提供高容量的电容器件，并简化电容器件的制造成本。
在一些实施方式中，三维存储器的制备方法1000还包括下文中所述的步骤。如图4H所示，可采用例如干法/湿法刻蚀工艺或者机械化学剖光工艺对基底110的未形成存储串结构131和/或第一外围电路120的一侧进行减薄处理。进一步地，可采用相同的工艺方法去除基底110的第二区域的部分，以暴露半导体层135。进一步地，如图4I所示，可采用例如干法/湿法刻蚀工艺在半导体层135的与存储串结构131对应的部分形成开口，以暴露存储串结构131延伸至半导体层135的部分。进一步地，可采用例如干法/湿法刻蚀工艺去除存储串结构131延伸至半导体层135的部分中的存储层1311，以暴露沟道层1312。进一步地，可采用诸如CVD、PVD、ALD、溅镀、旋涂或者其任意组合的薄膜沉积工艺填充该开口，并采用诸如离子注入和激光退火工艺形成填充位置对应的高浓度掺杂区域，从而使沟道层1312暴露于半导体层135的部分被半导体层135的高浓度掺杂区域包围。可选地，在该步骤中，在未预先形成半导体层的情况下，可采用例如干法/湿法刻蚀工艺去除基底的第二区域对应的部分，以暴露存储串结构延伸至基底的第二区域对应的部分中的存储串结构。进一步地，可采用相同的工艺方法去除存储串结构延伸至基底的第二区域对应的部分中存储层，以暴露沟道层。进一步地，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺形成覆盖存储串结构的半导体层。
应当理解的是，经上述工艺处理后，基底110的第二区域A2对应的部分被去除，并保留基底110的第一区域A1对应的部分，并在下文中将该部分称为“第一衬底110”。
在一些实施方式中，如图4I所示，在形成后段制程互连层的步骤中，可采用采用诸如CVD、PVD、ALD、溅镀、旋涂或者其任意组合的薄膜沉积工艺形成第一绝缘层193，以覆盖半导体层135和第一衬底110。第一绝缘层193的材料可包括氧化硅、氮化硅、氮氧化硅、低k电介质或者其任意组合的电介质材料。可选地，可采用例如干法或者湿法刻蚀工艺以及诸如CVD、PVD、ALD或其任意组合的薄膜沉积工艺形成依次贯穿第一绝缘层193、半导体层135的贯穿触点192。其中，贯穿触点192的材料可包括钨、钴、铜、铝、硅化物或者其任意组合的导电材料，用于与位于第二半导体结构200中的第二外围电路220形成电连接通道。在形成贯穿触点192的工艺过程中，可采用相同的工艺方法在第一绝缘层193中形成与至少部分第一器件层140和多个存储串结构131电连接的多个贯穿触点(未示出)。
进一步地，在第一绝缘层193的远离第一衬底110或者半导体层135的一侧形成重布线层194。具体地，可采用如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在第一绝缘层193的远离第一衬底110或者半导体层135的一侧形成第二绝缘层。第二绝缘层的材料可与第一绝缘层193的材料相同。进一步地，可采用光刻和刻蚀工艺以及薄膜沉积工艺形成与至少部分贯穿触点(例如贯穿触点192)电连接的焊盘。焊盘的材料可包括钨、钴、铜、铝、硅化物或者其任意组合的导电材料，用于将第一外围电路120、第二外围电路220和/或多个存储串结构引出。经上述工艺处理后，第一绝缘层193和重布线层194可被称为后段制程互连层195。
以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (18)

1.一种三维存储器，其特征在于，包括：
第一半导体结构，包括：沿第一方向分布的第一外围电路和多个存储串结构；
第二半导体结构，包括：第二衬底和位于所述第二衬底上的第二外围电路；
其中，所述第一半导体结构和所述第二半导体结构沿与所述第一方向垂直的第二方向键合连接，以使所述多个存储串结构和/或所述第一外围电路与所述第二外围电路电连接；
所述第一外围电路包括电容器层，所述电容器层包括交替叠置的第一电介质层和第一导电层；
所述第一半导体结构还包括：交替叠置的第二电介质层和第二导电层，其中，所述存储串结构形成于所述交替叠置的第二电介质层和第二导电层中，并且至少部分所述第二电介质层与对应的所述第一电介质层沿所述第一方向平齐设置，至少部分所述第二导电层与对应的所述第一导电层沿所述第一方向平齐设置。
2.根据权利要求1所述的三维存储器，其特征在于，所述第一外围电路还包括：第一衬底和至少部分位于所述第一衬底上的多个外围器件，其中，所述第一衬底、所述多个外围器件以及所述电容器层沿所述第二方向依次设置。
3.根据权利要求2所述的三维存储器，其特征在于，所述外围器件包括高压MOS器件。
4.根据权利要求2所述的三维存储器，其特征在于，所述第一半导体结构还包括：
虚设存储串结构，贯穿至少部分所述交替叠置的第一电介质层和第一导电层；以及
贯穿触点，贯穿所述虚设存储串结构，并与所述外围器件电连接。
5.根据权利要求4所述的三维存储器，其特征在于，所述第一导电层包括远离所述外围器件依次设置的第一部分和第二部分，其中，所述第一半导体结构还包括：导电通道，与所述第二部分相接触。
6.根据权利要求1所述的三维存储器，其特征在于，所述第一半导体结构还包括半导体层，位于所述多个存储串结构的远离所述第二半导体结构的一侧，其中，所述存储串结构位于所述半导体层和所述第二半导体结构之间。
7.根据权利要求5所述的三维存储器，其特征在于，所述第一半导体结构还包括：
第一互连层，覆盖所述交替叠置的第一电介质和第一导电层以及所述交替叠置的第二电介质和第二导电层，并通过所述贯穿触点与所述外围器件电连接，以及与所述导电通道电连接。
8.根据权利要求3所述的三维存储器，其特征在于，位于所述第二外围电路中的器件的工作电压小于位于所述第一外围电路中的器件的工作电压。
9.一种三维存储器的制备方法，其特征在于，包括：
形成第一半导体结构，包括：
在基底的第一区域上形成第一外围电路；
在所述基底的第二区域上形成多个存储串结构；
形成第二半导体结构，包括：
在第二衬底上形成第二外围电路；以及
键合所述第一半导体结构和所述第二半导体结构，以使所述存储串结构和/或所述第一外围电路与所述第二外围电路电连接；
其中，在基底的第一区域上形成第一外围电路的步骤包括：
在所述第一区域上形成包括交替叠置的第一电介质层和第一导电层的电容器层；
其中，在形成所述第一电介质层和所述第一导电层的同时，在所述第二区域形成交替叠置的第二电介质层和第二导电层，其中，所述多个存储串结构形成于所述交替叠置的第二电介质层和第二导电层中。
10.根据权利要求9所述的制备方法，其特征在于，在所述第一区域上形成包括交替叠置的第一电介质层和第一导电层的电容器层的步骤包括：
在所述第一区域上形成交替叠置的所述第一电介质层和第一牺牲层；
形成贯穿所述交替叠置的第一电介质层和第一牺牲层的栅极缝隙；
经由所述栅极缝隙去除所述牺牲层，以形成牺牲间隙；以及
在所述牺牲间隙内形成所述第一导电层，以形成电容器层。
11.根据权利要求9所述的制备方法，其特征在于，在所述第一区域上形成包括交替叠置的第一电介质层和第一导电层的电容器层的步骤之前，所述方法还包括：
形成至少部分位于所述第一区域上的多个外围器件，其中，所述多个外围器件位于所述基底和所述电容器层之间。
12.根据权利要求11所述的制备方法，其特征在于，所述外围器件包括高压MOS器件。
13.根据权利要求11所述的制备方法，其特征在于，形成至少部分位于所述第一区域上的多个外围器件的步骤之后，所述方法还包括：
形成贯穿至少部分所述交替叠置的第一电介质层和第一导电层的虚设存储串结构；以及
形成贯穿所述虚设存储串结构并与所述外围器件电连接的贯穿触点。
14.根据权利要求13所述的制备方法，其特征在于，所述第一导电层包括远离所述外围器件依次设置的第一部分和第二部分，其中，
在形成贯穿所述虚设存储串结构并与所述外围器件电连接的贯穿触点的同时，形成与所述第二部分相接触的导电通道。
15.根据权利要求14所述的制备方法，其特征在于，形成贯穿所述虚设存储串结构并与所述外围器件电连接的贯穿触点的步骤之后，所述方法还包括：
形成第一互连层，以覆盖所述交替叠置的第一电介质层和第一导电层，其中，所述第一互连层通过所述贯穿触点与所述外围器件电连接，并与所述导电通道电连接。
16.根据权利要求12所述的制备方法，其特征在于，位于所述第二外围电路中的器件的工作电压小于位于所述第一外围电路中的器件的工作电压。
17.根据权利要求9所述的制备方法，其特征在于，键合所述第一半导体结构和所述第二半导体结构的步骤之后，所述方法包括：
去除所述基底的第二区域对应的部分，以暴露所述存储串结构；以及
形成覆盖所述存储串结构的半导体层。
18.根据权利要求17所述的制备方法，其特征在于，形成覆盖所述存储串结构的半导体层的步骤之后，所述方法还包括：
形成覆盖所述半导体层和所述基底的第一区域对应的部分的后段制程互连层。
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