CN110892274A - 用于三维存储器的单元电流测量 - Google Patents

用于三维存储器的单元电流测量 Download PDF

Info

Publication number
CN110892274A
CN110892274A CN201980002470.2A CN201980002470A CN110892274A CN 110892274 A CN110892274 A CN 110892274A CN 201980002470 A CN201980002470 A CN 201980002470A CN 110892274 A CN110892274 A CN 110892274A
Authority
CN
China
Prior art keywords
memory
applying
pad
source line
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201980002470.2A
Other languages
English (en)
Other versions
CN110892274B (zh
Inventor
吴振勇
金允哲
梅文龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze Memory Technologies Co Ltd
Original Assignee
Yangtze Memory Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze Memory Technologies Co Ltd filed Critical Yangtze Memory Technologies Co Ltd
Publication of CN110892274A publication Critical patent/CN110892274A/zh
Application granted granted Critical
Publication of CN110892274B publication Critical patent/CN110892274B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0092—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring current only
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2896—Testing of IC packages; Test features related to IC packages
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0401—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals in embedded memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1204—Bit line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5004—Voltage
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/50—Marginal testing, e.g. race, voltage or current testing
    • G11C2029/5006—Current

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Non-Volatile Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

一种用于测量三维存储器的存储单元电流的方法包括将第一测试电压施加到3D存储器件的外围电路的源极线焊盘，其中所述源极线焊盘电连接至3D存储器件的3D存储阵列的公共源极线，并且形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接。所述方法还包括将第二测试电压施加至3D存储阵列的位线焊盘，其中所述位线焊盘和3D存储阵列形成在第二衬底的相对侧上。在一些实施例中，所述方法包括将第二测试电压施加至电源焊盘，其中电源焊盘电连接至外围电路的页缓冲器。

Description

用于三维存储器的单元电流测量
技术领域
本公开总体上涉及半导体技术领域，更具体而言涉及用于形成三维(3D)存储器的方法。
背景技术
随着存储器件缩小到更小的管芯尺寸以降低制造成本并且提高存储密度，平面存储单元的缩放因加工技术限制和可靠性问题而面临挑战。三维(3D)存储架构能够解决平面存储单元中的密度和性能限制。
在3D存储器中，存储单元可以被编程或擦除，以进行数据存储。有时多个状态可以被存储到一个存储单元中。因此，在编程或擦除之后有必要对存储单元的器件参数进行验证。一般而言，可以从流经存储单元的电流中提取存储单元的状态和器件参数。因此，需要一种能够容易地实施并且提供精确的数据的存储单元电流测量方法。
发明内容
本公开中描述了一种三维(3D)存储器件和用于电流测量的方法的实施例。
本公开的一个方面提供了一种用于测量三维(3D)存储器件中的存储单元的电流的方法。所述方法包括将第一测试电压施加到3D存储器件的外围电路的源极线焊盘，其中，所述源极线焊盘电连接至3D存储器件的3D存储阵列的公共源极线，并且形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接。所述方法还包括将第二测试电压施加至3D存储阵列的位线焊盘，其中，所述位线焊盘和3D存储阵列形成在所述第二衬底的相对侧上，并且所述位线焊盘使用贯穿阵列接触与所述存储单元的位线电连接。所述方法还包括将操作电压施加至所述存储单元的字线，其中，所述字线电连接至所述存储单元的控制栅。所述方法还包括将通过电压(pass voltage)施加至未被选择的存储单元的字线，并且测量流经所述位线焊盘或源极线焊盘的电流。
在一些实施例中，施加第二测试电压包括施加处于0V至10V之间的电压。
在一些实施例中，施加第一测试电压包括施加0V的电压。
在一些实施例中，施加操作电压包括施加处于0.5V至5V之间的电压。
在一些实施例中，施加通过电压包括施加处于0V至10V之间但不限于此的电压。
在一些实施例中，所述方法还包括通过所述外围电路的第一晶体管使公共源极线与内部地断开电连接，以及通过所述外围电路的第二晶体管使公共源极线与所述源极线焊盘电连接。
在一些实施例中，所述方法还包括在对应于所述存储单元的存储器串的下部选择栅和顶部选择栅上施加开关电压。在一些实施例中，施加所述开关电压包括施加处于0.5V至5V之间但不限于此的电压。
在一些实施例中，所述方法还包括使公共源极线和所述存储单元的存储器串的源极端子通过掺杂源极线区和阵列公共源极电连接。
在一些实施例中，穿过所述第二衬底的贯穿阵列接触被配置为在所述位线焊盘和所述位线之间形成电接触。
在一些实施例中，所述方法还包括通过键合界面处的一个或多个互连VIA使所述源极线焊盘与所述3D存储阵列的公共源极线电连接。
本公开的另一方面提供了一种测量三维(3D)存储器件中的存储单元的电流的方法。所述方法包括将第一测试电压施加到3D存储器件的外围电路的源极线焊盘，其中，所述源极线焊盘电连接至3D存储器件的3D存储阵列的公共源极线，并且形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接。所述方法还包括将第二测试电压施加至电源焊盘，其中，所述电源焊盘电连接至外围电路的页缓冲器，所述页缓冲器被配置成为所述存储单元提供暂时存储。所述方法还包括将操作电压施加至所述存储单元的字线，其中，所述字线电连接至所述存储单元的控制栅。所述方法还包括将通过电压施加至未被选择的存储单元的字线，并且检测流经所述电源焊盘或源极线焊盘的电流。
在一些实施例中，所述方法还包括通过外围电路的第一晶体管使公共源极线与内部地断开电连接，以及通过外围电路的第二晶体管使公共源极线与所述源极线焊盘电连接。
在一些实施例中，所述方法还包括：向所述页缓冲器的感测锁存器的第一输出端提供第一数据信号，其中，所述第一数据信号被配置为导通外围电路的第三晶体管，从而实现电源焊盘与感测节点之间的电连接；以及使外围电路的第四晶体管截止，从而使所述感测锁存器的第二输出端与所述感测节点断开电连接。在一些实施例中，所述方法还包括通过外围电路的第五晶体管使所述感测节点与所述存储单元的位线电连接。
在一些实施例中，所述方法还包括通过外围电路的第六晶体管使所述页缓冲器与内部电源断开电连接。
本领域技术人员根据说明书、权利要求和本公开的附图能够理解本公开的其他方面。
附图说明
被并入本文并形成说明书的部分的附图例示了本公开的实施例并与说明书一起进一步用以解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储管芯的示意性俯视图。
图2示出了根据本公开的一些实施例的3D存储管芯的一个区域的示意性俯视图。
图3示出了根据本公开的一些实施例的示例性3D存储阵列结构的部分的透视图。
图4示出了根据本公开的一些实施例的外围电路的截面图。
图5示出了根据本公开的一些实施例的存储阵列的截面图。
图6示出了根据本公开的一些实施例在键合了外围电路和存储阵列之后的3D存储器件的截面图。
图7示出了根据本公开的一些实施例的处于某一工艺阶段的3D存储器件的截面图。
图8示出了根据本公开的一些实施例用于测量3D存储器件的电流的电路。
在结合附图考虑时，通过下文阐述的详细描述，本发明的特征和优点将变得更加显而易见，在附图中，始终以类似的附图标记表示对应的要素。在附图中，类似地附图标记一般指示等同的、功能上类似的以及/或者结构上类似的要素。在对应附图标记中通过最左侧位指示首次出现该要素的附图。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体配置和布置，但是应当理解所述讨论仅出于例示的目的。本领域技术人员将认识到可以使用其他配置和布置而不脱离本公开的实质和范围。对于本领域技术人员显而易见的是也可以将本公开用到各种各样的其他应用当中。
应当指出，在说明书中提到“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等表示所描述的实施例可以包括特定的特征、结构或特性，但未必每个实施例都包括该特定的特征、结构或特性。此外，这样的短语未必是指同一实施例。此外，在结合实施例描述特定的特征、结构或特性时，结合明确或未明确描述的其他实施例实现这样的特征、结构或特性处于本领域技术人员的知识范围之内。
一般而言，应当至少部分地根据使用语境来理解术语。例如，至少部分地根据语境，文中采用的术语“一个或多个”可以用于从单数的意义上描述任何特征、结构或特性，或者可以用于从复数的意义上描述特征、结构或特性的组合。类似地，至少部分地取决于语境，还可以将术语“一”、“一个”或“该”理解为传达单数用法或者传达复数用法。此外，还是至少部分地取决于语境，可以将术语“基于”理解为未必意在传达排他的一组因素，相反可以允许存在其他的未必明确表述的因素。
应当容易地理解，应当按照最宽的方式解释本公开中的“在……上”、“在……上方”和“在……之上”，使得“在……上”不仅意味着直接位于某物上，还包括在某物上且其间具有中间特征或层的含义，“在……上方”或者“在……之上”不仅意味着在某物上方或之上的含义，还包括在某物上方或之上且其间没有中间特征或层的含义(即，直接位于某物上)。
此外，文中为了便于说明可以采用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。所述设备可以具有其他取向(旋转90度或者位于其他取向上)，并照样相应地解释文中采用的空间相对描述词。
如本文所使用的，术语“衬底”是指在上面添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的地方，因此半导体器件形成于衬底的顶侧，除非另行指明。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。能够对衬底本身图案化。添加到衬底的顶部上的材料可以被图案化或者可以保持未被图案化。此外，衬底可以包括很宽范围的一系列半导体材料，例如，硅、锗、砷化镓、磷化铟等。或者，衬底可以由诸如玻璃、塑料或者蓝宝石晶圆的非导电材料形成。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对接近衬底并且顶侧相对远离衬底。层可以在整个下层或上层结构上方延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于连续结构的顶表面和底表面之间的任何一对水平平面之间或在顶表面和底表面处。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，衬底可以在其中包括一层或多层，和/或衬底可以在其上、上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和接触层(其中形成有接触部、互连线和/或垂直互连接入(VIA))以及一个或多个电介质层。
在本公开中，为了便于描述，采用“层级”指代沿垂直方向基本上具有相同高度的元件。例如，字线和下层栅极电介质层可以被称为“层级”，字线和下层绝缘层一起可以被称为“层级”，基本上具有相同高度的字线可以被称为“字线层级”，依此类推。
如本文所使用的，术语“标称/标称上”是指在产品或工艺的设计阶段期间设定的部件或工艺步骤的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起的。如本文所使用的，术语“大约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“大约”可以表示给定量的值，该给定量的值例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
在本公开中，术语“水平的/水平地/横向的/横向地”是指在标称上平行于衬底的横向表面，术语“垂直的”或者“垂直地”是指在标称上垂直于衬底的所述横向表面。
如本文所使用的，术语“3D存储器”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中称为“存储器串”，例如NAND存储器串)的三维(3D)半导体器件，使得存储器串相对于衬底在垂直方向上延伸。
根据本公开的各种实施例提供了用于3D存储器件的电流测量的电路和方法。在3D存储器件中，可以使用现有的电路或者使用借助于现有制作工艺制成的结构测量存储单元电流。可以在不依赖于被设计为仅用于测量目的的电路的情况下降低制造成本。
图1示出了根据本公开的一些实施例的示例性三维(3D)存储器件100的俯视图。3D存储器件100可以是存储芯片(封装)、存储管芯或者存储管芯的任何部分，并且可以包括一个或多个存储平面101，所述存储平面101中的每者可以包括多个存储块103。在每一存储平面101处可以发生相同的并发操作。可以具有数兆字节(MB)大小的存储块103是执行擦除操作的最小尺寸。如图1所示，示例性3D存储器件100包括四个存储平面101，并且每一存储平面101包括六个存储块103。每一存储块103可以包括多个存储单元，其中，可以通过诸如位线和字线的互连对每一存储单元进行寻址。位线和字线可以是垂直布设的(例如，分别按照行和列)，从而形成金属线的阵列。在图1中，字线和位线的方向被标示为“BL”和“WL”。在本公开中，存储块103又被称为“存储阵列”或“阵列”。存储阵列是存储器件中执行存储功能的核心区。
3D存储器件100还包括外围区105，即围绕存储平面101的区域。外围区105含有很多数字、模拟和/或混合信号电路以支持存储阵列的功能，例如，页缓冲器、行解码器和列解码器以及感测放大器。外围电路使用有源和/或无源半导体器件，例如，晶体管、二极管、电容器、电阻器等，这对于本领域技术人员而言将是显而易见的。
要指出的是，图1所示的3D存储器件100中的存储平面101的布置和每一存储平面101中的存储块103的布置仅被用作示例，其不限制本公开的范围。
参考图2，其示出了根据本公开的一些实施例的图1中的区域108的放大俯视图。3D存储器件100的区域108可以包括阶梯区210以及沟道结构区211。沟道结构区211可以包括存储器串212的阵列，每一存储器串包括多个堆叠的存储单元。阶梯区210可以包括阶梯结构和形成于所述阶梯结构上的接触结构214的阵列。在一些实施例中，跨越沟道结构区211和阶梯区210沿WL方向延伸的多个缝隙结构216能够将存储块划分成多个存储指218。至少一些缝隙结构216可以充当用于沟道结构区211中的存储器串212的阵列的公共源极接触(例如，阵列公共源极)。顶部选择栅切口220可以被设置到(例如)每一存储指218的中央，从而将存储指218的顶部选择栅(TSG)划分成两个部分，并且从而可以将存储指划分成两个存储片224，其中，存储片224中的共享同一字线的存储单元形成可编程(读/写)存储页。尽管可以在存储块级上执行对3D NAND存储器的擦除操作，但是也可以在存储页级上执行读操作和写操作。存储页可以具有数千字节(KB)的大小。在一些实施例中，区域108还包括虚设存储器串222，以便用于制造期间的工艺变化控制和/或用于额外的机械支持。
图3示出了根据本公开的一些实施例的示例性三维(3D)存储阵列结构300的部分的透视图。存储阵列结构300包括衬底330、衬底330之上的绝缘膜331、绝缘膜331之上的一个层级的下部选择栅(LSG)332以及多个层级的控制栅333(又被称为“字线(WL)”)，所述多个层级的控制栅堆叠在LSG 332的顶部上，从而形成交替的导电层和电介质层构成的膜堆叠体335。在图3中为了清楚起见没有示出与各个层级的控制栅相邻的电介质层。
每一层级的控制栅通过贯穿膜堆叠体335的缝隙结构216-1和216-2分开。存储阵列结构300还包括处于控制栅333的堆叠体之上的一个层级的顶部选择栅(TSG)334。TSG334、控制栅333和LSG 332构成的堆叠体又被称为“栅电极”。存储阵列结构300还包括存储器串212以及处于衬底330的位于相邻LSG 332之间的部分内的掺杂源极线区344。每一存储器串212包括延伸穿过绝缘膜331以及交替的导电层和电介质层的膜堆叠体335的沟道孔336。存储器串212还包括沟道孔336的侧壁上的存储膜337、存储膜337之上的沟道层338以及被沟道层338包围的芯填充膜339。存储单元340可以形成于控制栅333和存储器串212的相交处。存储阵列结构300还包括处于TSG 334之上的与存储器串212连接的多条位线(BL)341。存储阵列结构300还包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为具有阶梯形状，从而允许实现对每一层级的栅电极的电连接。
在图3中，出于例示的目的，将三个层级的控制栅333-1、333-2和333-3与一个层级的TSG 334和一个层级的LSG 332一起示出。在这一示例中，每一存储器串212可以包括分别对应于控制栅333-1、333-2和333-3的三个存储单元340-1、340-2和340-3。在一些实施例中，控制栅的数量和存储单元的数量可以超过三个，以提高存储容量。存储阵列结构300还可以包括其他结构，例如，TSG切口、公共源极接触(即，阵列公共源极)和虚设存储器串。为了简单起见，在图3中未示出这些结构。
为了实现更高的存储密度，3D存储器的垂直WL堆叠体的数量或者每一存储器串的存储单元的数量已经被极大地提高，例如，从24个堆叠WL层(即，24L)提高到了128个层或更多。为了进一步降低3D存储器的尺寸，可以将存储阵列堆叠到外围电路的顶部上或反之。例如，将外围电路制作到第一晶圆上，并且可以将存储阵列制作到第二晶圆上。之后，可以通过将第一晶圆和第二晶圆键合到一起而通过各种互连将存储阵列和外围电路连接起来。这样，不仅可以提高3D存储密度，还可以使外围电路和存储阵列之间的通信实现更高带宽和更低功耗，因为通过衬底(晶圆)键合能够缩短互连长度。在发明名称为“Embedded PadStructures of Three-Dimensional Memory Devices and Fabrication MethodsThereof”(专利号16/163,274，2018年10月17日提交)的共同待审专利申请中可以找到用于形成3D存储器件(其中，外围电路通过晶圆键合与存储阵列连接)的详细结构和方法，通过引用将该文献全文并入本文。
图4示出了根据本公开的一些实施例的3D存储器件的示例性外围电路400的截面。外围电路400可以包括第一衬底430。在一些实施例中，第一衬底430包括处于顶侧和底侧(又被分别称为第一侧430-1和第二侧430-2，或者正面和背面)上的表面。
外围电路400可以包括位于第一衬底430的第一侧430-1上的一个或多个外围器件450(例如，450-1和450-2)。外围器件450可以包括任何适当的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、二极管、电阻器、电容器、电感器等。在半导体器件当中，p型和/或n型MOSFET(即CMOS)被广泛地实施于逻辑电路设计，并且在本公开中被用作外围器件450的示例。在这一示例中，外围电路400又被称为CMOS晶圆400。
外围器件450可以是p沟道MOSFET(例如，450-1)或者n沟道MOSFET(例如，450-2)，并且可以包括但不限于被浅沟槽隔离(STI)452包围的有源器件区、形成于有源器件区内的具有n型掺杂或p型掺杂的阱454(例如，n阱454-1、p阱454-2、深n阱454-3等)、包括栅极电介质，栅极导体和/或栅极硬掩模的栅极堆叠体451。外围器件450还可以包括位于栅极堆叠体的每一侧上的源极/漏极453(例如，453-1、453-2等)。在一些实施例中，外围器件450可以是具有轻度掺杂的漏极453-3的高电压MOSFET(例如，450-3)。外围器件450的结构和制作方法是本领域的技术人员已知的，并且被全文并入本文。
在一些实施例中，外围电路400可以包括位于第一侧430-1上的外围互连层455(或者第一互连层)和绝缘层460(处于外围器件450以上)，从而在不同外围器件450和外部器件(例如，电源、另一芯片、I/O器件等)之间提供电连接。外围互连层455可以包括一个或多个互连结构，例如，一个或多个垂直接触结构456以及一个或多个横向导线458(例如，458-1、458-2等)。接触结构456和导线458可以宽泛地包括任何适当类型的互连，例如中道工序(MOL)互连和后道工序(BEOL)互连。在一些实施例中，外围电路400还包括一个或多个衬底接触462，其中，衬底接触462提供与第一衬底430的电连接。
在一些实施例中，可以采用多个外围器件450形成任何用于外围电路400的操作的数字、模拟和/或混合信号电路。外围电路400可以执行(例如)对存储阵列的行/列解码、定时和控制以及数据读取、写入和擦除等。
图5示出了根据本公开的一些实施例的3D存储阵列500的截面。3D存储阵列500可以是3D NAND存储阵列，并且可以包括第二衬底530(具有第一表面530-1和第二表面530-2)以及形成于第二衬底530的第一表面530-1上的存储单元340和阵列互连层555(或第二互连层)。阵列互连层555可以与外围互连层455类似。例如，阵列互连层555的互连结构(例如，接触结构556和导线558)和绝缘层560分别与外围互连层455的互连结构(例如，接触结构456和导线458)和绝缘层460类似。
在一些实施例中，3D存储阵列500可以是3D NAND闪速存储器的存储阵列，其中，存储单元340可以是作为存储器串212垂直堆叠的。存储器串212穿过包括多个导体层564和电介质层566的交替的导体/电介质堆叠体568延伸。
在一些实施例中，所述阵列器件还包括位于阶梯区域中的多个字线接触结构214(又称为字线接触)。每一字线接触结构214可以与交替的导体/电介质堆叠体568中的对应导体层564形成电接触，从而对存储单元340进行单独控制。
如图5中所示，3D存储阵列500还包括形成于存储器串212的顶部上的位线接触570，以提供对存储器串212的沟道层的单独访问。与字线接触结构214和位线接触570连接的导线分别形成3D存储阵列500的字线(WL)和位线(BL)(例如，图3中所示的WL 333和BL341)。典型地，字线(WL)和位线(BL)相互垂直布设(例如，分别按行和列)，从而形成了存储器的“阵列”。
在一些实施例中，3D存储阵列500包括第二衬底530的衬底接触562。衬底接触562可以提供与3D存储阵列500的第二衬底530的电连接。
图6示出了根据本公开的一些实施例的3D存储器件600的截面。3D存储器件600包括制作于第一衬底430上的外围电路400以及制作于第二衬底530上的3D存储阵列500。在这一示例中，3D存储阵列500被倒装并且借助于直接键合或者混合键合与外围电路400连结起来。在键合界面674处，外围电路400和3D存储阵列500通过多个互连VIA 472/572电连接。这样，外围互连层455的任何导线458或接触结构456可以与阵列互连层555的任何导线558或接触结构556电连接。换言之，可以使外围电路400和3D存储阵列500电连接。
通过键合，3D存储器件600可以按照与在同一衬底上形成外围电路和存储阵列的3D存储器类似的方式发挥作用。通过对3D存储阵列500和外围电路400进行置顶叠置，能够提高3D存储器件600的密度。同时，由于能够通过堆叠设计降低外围电路400和3D存储阵列500之间的互连距离，因而能够提高3D存储器件600的带宽。
图7示出了根据本公开的一些实施例的3D存储器件700的截面图。3D存储器件700包括贯穿阵列接触(TAC)770和形成于图6中的3D存储器件600的第二衬底530的第二侧530-2上的输入/输出(I/O)焊盘772。在一些实施例中，在形成TAC 770和I/O焊盘772之前，第二衬底530可以被向下减薄。要指出的是，TAC 770和I/O焊盘772的结构和数量不限于图7所示的示例。
在一些实施例中，TAC 770可以与阵列互连层555的任何接触结构556或者任何导线558电连接，并由此从第二衬底530的第二侧530-2形成与3D存储阵列500的任何字线或位线的电连接。在一些实施例中，TAC 770还可以通过互连VIA 472或572中的一者或多者与外围互连层455的任何接触结构456或任何导线458电连接。这样，可以从第二衬底530的第二侧530-2形成I/O焊盘772、TAC 770与外围电路400的任何外围器件450之间的电连接。在一些实施例中，TAC 770和I/O焊盘772还可以与衬底接触462或562电连接。
对于3D存储器件而言，存储单元电流的精确测量对于优化的存储器设计和操作是很重要的，例如，估计存储单元感测时间、噪声水平和存储单元器件性能。以前通过使用电流镜电路间接测量存储单元电流。然而，在电路设计中，通过间接方法精确地测量存储单元电流可能存在困难。在存储器产品芯片内插入具有大面积的电流镜电路还可能导致存储器存储容量的面积惩罚以及存储器制造成本的提高。还可以通过具有被设计为绕过页缓冲器电路的连接的外部I/O焊盘直接测量存储单元电流。因此，需要一种在不增加仅针对这一测量目的设计的额外电路并由此避免面积或性能惩罚的情况下精确地测量三维(3D)存储器的存储单元电流的方法。
图8示出了根据本公开的一些实施例被配置为提供单元电流测量的3D存储器件800的示意性电路图。3D存储器件800包括在键合层676和键合界面674处与CMOS晶圆(例如，外围电路400)键合的存储阵列晶圆(例如，3D存储阵列500)。如前文所述，3D存储阵列500包括多个存储器串212，每一存储器串212具有多个堆叠的存储单元340。存储器串212还包括处于每一端的至少一个场效应晶体管(例如，MOSFET)。例如，最接近第二衬底530的场效应晶体管可以通过下部选择栅(LSG)332进行控制，并且被相应地称为下部选择晶体管332-T。处于离第二衬底530较远的另一端的场效应晶体管可以通过顶部选择栅(TSG)334进行控制，并且被称为顶部选择晶体管334-T。所堆叠的存储单元340可以通过控制栅333进行控制，其中，控制栅333连接至3D存储器件800的字线(图8未示出)。顶部选择晶体管334-T的漏极可以连接至位线341，位线341可以由一条或多条导线558和/或导电结构556(如图7所示)构成。下部选择晶体管332-T的源极可以连接至第二衬底530中的阱(例如，掺杂源极线区344)，多个阵列公共源极(ACS)880可以从所述阱形成与ACS网格882的电连接。ACS网格882可以被整个存储块内的存储器串212共享，因而又被称为公共源极线。ACS 880可以由具有额外导电芯的缝隙结构216(图2和图3中所示)构成，或者可以由图7所示的衬底接触562构成。要指出的是，字线、位线、ACS和ACS网格的形成和配置不限于上文描述的配置，并且还可以包括其他互连结构。
在一些实施例中，3D存储器件800还包括多个贯穿阵列接触(例如，TAC 770)，从而使位线341与位线(BL)焊盘872-1连接。位线焊盘872-1可以与图7中的I/O焊盘772相似。在一些实施例中，每条位线341可以电连接至一个BL焊盘872-1。在一些实施例中，TAC 770可以通过接触线558和接触结构556中的一者或多者与位线341连接。在一些实施例中，TAC770还可以在键合界面674处与互连VIA 572中的一者或多者连接。在一些实施例中，3D存储阵列500的互连VIA 572还可以连接至外围电路400的互连VIA 472。在一些实施例中，位线341、字线(控制栅333)、TSG 334、LSG 332、ACS网格882以及3D存储阵列500上的其他结构可以通过外围电路400和3D存储阵列500的互连VIA 472/572、接触结构556/456中的一者或多者和/或接触线558/458中的一者或多者与外围电路400的任何电路连接。
在NAND闪速存储器中，可以在存储页中执行读操作和写操作，其中，存储页包括共享同一字线的存储单元。图8示出了示例性存储页886。在读操作和写操作期间，同一存储页886中的存储单元340可以被同时访问，并且单元数据可以被传送至页缓冲器，以供暂时存储。在一些实施例中，一个页缓冲器可以连接至一条位线。在一些实施例中，可以在两条相邻位线之间共享一个页缓冲器。可以采用列解码器(未示出)对页缓冲器中的单元数据进行解码。
根据本公开的一些实施例，图8示出了3D存储器件800的页缓冲器888的简化示意性电路图。在这一示例中，页缓冲器888形成于CMOS晶圆400上，并且可以通过互连VIA 472/572跨越键合界面674连接至位线341。在一些实施例中，页缓冲器888包括感测锁存器878和连接在感测节点884处的感测晶体管(未示出)。页缓冲器888还包括电源焊盘872-2(又称为Vdd焊盘)，从而提供用于页缓冲器888的电源的电连接。页缓冲器还包括多个晶体管，例如，n沟道MOSFET 850-N3至850-N6以及p沟道MOSFET 850-P1至850-P3。
在一些实施例中，感测锁存器878包括两个n沟道MOSFET 878-N1和878-N2以及两个p沟道MOSFET 878-P1和878-P2，从而形成两个反相器对，并且具有处于节点D和D处的第一输出端和第二输出端。每一反相器对包括p沟道MOSFET和n沟道MOSFET(例如，878-P1和878-N1)。两个p沟道MOSFET 878-P1和878-P2的源极端子连接至节点890-1处的内部电源，两个n-MOSFET 878-N1和878-N2的源极端子连接至内部地892-1。两个反相器的第一输出端和第二输出端被标记为节点D和D，从而含有相反(或者互补)的数据信号。例如，当节点D处于高电势时，节点D可以处于低电势，或反之。为了形成感测锁存器，一对反相器的输出端可以连接至另一对的晶体管的栅极。例如，节点D处的第二输出端与n沟道MOSFET878-N1和p沟道MOSFET 878-P1的栅极连接，而节点D处的第一输出端则与n沟道MOSFET 878-N2和p沟道MOSFET 878-P2的栅极连接。
在一些实施例中，晶体管850-P1的源极连接至Vdd焊盘872-2，漏极连接至与晶体管850-P2和850-P3(又分别被称为外围电路的相应第六晶体管和第三晶体管)共享的节点883。晶体管850-P2的另一端子(源极)连接至节点890-2处的内部电源。在一些实施例中，节点890-1和890-2处的内部电源可以具有相同电压(例如，被称为Vdd)。晶体管850-P3的漏极端子在节点885处与晶体管850-N4和850-N5的源极/漏极端子连接，节点885处于与感测节点884相等的电势上，因而又被称为感测节点。晶体管850-P3的栅极连接至节点D，即感测锁存器878的输出端之一。感测锁存器878的位于节点D处的另一输出端连接至晶体管850-N6的栅极，而晶体管850-N6的漏极端子则与晶体管850-N5(又被称为外围电路的第四晶体管)的源极共享。晶体管850-N6的源极连接至内部地892-3。又被称为外围电路的第五晶体管的两个n沟道MOSFET 850-N3和850-N4的源极/漏极端子串联连接，从而控制页缓冲器和对应位线341之间的通信。
在一些实施例中，3D存储器件800还包括源极线(SL)焊盘872-3和外围电路400中的两个晶体管(例如，n沟道MOSFET 850-N1和850-N2)，其中，n沟道MOSFET 850-N1(又被称为外围电路的第一晶体管)和n沟道MOSFET 850-N2(又被称为外围电路的第二晶体管)的源极端子分别连接至内部地892-2和SL焊盘872-3。在一些实施例中，内部地892-1、892-2和892-3被电连接为保持相同电势。n沟道MOSFET 850-N1和850-N2的漏极端子在节点887处连接，其中，节点887可以通过互连VIA 472/572连接至3D存储阵列500的ACS网格882。在一些实施例中，SL焊盘872-3可以用于连接至源极线驱动器电路(图8中未示出)。在这一示例中，可以通过晶体管850-N1和850-N2的导通或截止将ACS网格882连接至内部地892-2或者连接至源极线驱动器电路。
在一些实施例中，通过使用TAC 770、互连VIA 572/472和/或接触结构556/456和/或导线558/458，Vdd焊盘872-2和SL焊盘872-3可以被形成到第二衬底530的第二表面530-2上。在一些实施例中，Vdd焊盘872-2和SL焊盘872-3可以借助于穿过第一衬底430的贯穿阵列接触形成于第一衬底430的第二表面430上(如图7中所示)，这与用于形成BL焊盘872-1和TAC 770的方法类似。
在一些实施例中，可以通过测量流经存储单元的电流对编程或擦除后的存储单元进行验证。根据本公开，3D存储器件800的存储单元电流可以使用三种方法来测量。
在第一种方法中，根据本公开的一些实施例，可以通过对SL焊盘872-3施加第一测试电压(例如，外部地)并且在BL焊盘872-1上扫描第二测试电压(例如，从0V到10V)而直接测量存储单元电流。可以通过很多种方式，例如，通过添加额外开关晶体管执行对SL焊盘872-3的从源极线驱动器电路(未示出)到外部地的切换，这是本领域技术人员已知的。
在一些实施例中，可以在晶体管850-N2的栅极上施加偏压(例如，处于1V到5V之间)，从而使其导通，使得存储单元电流能够在BL焊盘872-1和SL焊盘872-3之间流动。所述方法还包括在晶体管850-N1的栅极上施加另一偏压(例如，0V)，从而使其截止，由此能够使存储单元电流与内部地892-2断开连接。通过使晶体管850-N1截止，能够在存储单元电流的测量期间避免来自外围电路400的噪声。
在第一种方法中，在字线333当中，可以对目标存储单元340的选定字线施加操作电压(例如，0.5V到5V)，并且对未被选择的字线施加通过电压(Vpass)，所述通过电压高到足以导通同一存储器串212上的其他存储单元，例如高于所述存储单元的任何阈值电压，例如，处于0V到10V之间。还可以对TSG 334和LSG 332施加开关电压(例如，处于0.5V到5V之间)，所述开关电压高到足以导通下部选择晶体管334-T和顶部选择晶体管332-T。在这一示例中，电流从BL焊盘872-1通过TAC 770、对应的BL 341、对应的存储器串212、ACS 880、ACS网格882、节点887、晶体管850-N2流至SL焊盘872-3(或者反向流动，具体取决于Vdd焊盘和SL焊盘上的施加电压)。所述电流还可以流经一个或多个接触结构456/556和/或接触线458/558。在一些实施例中，这里所描述的电流通路的寄生电阻比目标存储单元340的固有电阻小得多，因而可以被忽略。在一些实施例中，可以通过曲线拟合提取所述电流通路的寄生电阻。这样，能够获得目标存储单元的器件参数，并且能够验证编程状态。
在一些实施例中，可以通过添加复用器和解码器电路测量多个存储单元的电流，这是本领域技术人员已知的。
在第二种方法和第三种方法中，根据本公开的一些实施例，可以通过Vdd焊盘872-2和SL焊盘872-3间接测量存储单元电流。在这种方法当中，可以通过计算目标存储单元导通之前和之后的测量电流差来获得存储单元电流。
在一些实施例中，可以对Vdd焊盘872-2施加第二测试电压(例如，从0V到10V)。在这一示例中，可以使SL焊盘872-3与源极线驱动器断开连接，并且使SL焊盘872-3连接至外部地。在一些实施例中，SL焊盘872-3可以连接至不同于Vdd焊盘872-2的另一具有第一测试电压(例如，从0V到10V)的外部电源。在一些实施例中，可以测量Vdd焊盘872-2处的电流。在一些实施例中，可以测量SL焊盘872-3处的电流。
与第一种方法一样，可以使晶体管850-N1截止，从而使ACS网格与内部地892-2断开连接，并且可以使晶体管850-N2导通，从而在ACS网格和SL焊盘872-3之间形成电通路。
在一些实施例中，可以使晶体管850-P1导通，从而将Vdd焊盘872-2连接至节点883。可以使晶体管850-P2截止，从而使页缓冲器888的其他器件和电路与节点890-2处的内部电源断开连接。在一些实施例中，数据线(未示出)可以连接至感测锁存器878在节点D和节点D处的输出端中的每者。在这一示例中，可以对节点D供应从低到高电压的数据信号，同时可以对其互补节点D供应从高到低电压的数据信号。例如，可以使节点D从3V切换至0V，并且可以使节点D从0V切换至3V。这样，p沟道MOSFET 850-P3可以在栅极处接收到0V之后被导通。在一些实施例中，两个晶体管850-N4和850-N3可以被导通，从而允许建立从节点885跨越键合界面674(通过互连VIA 472/572)抵达位线341的导电通路。在一些实施例中，晶体管850-N5可以被截止，从而使得没有电流可以流经感测锁存器878。
结果，能够建立从Vdd焊盘872-2通过晶体管850-P1、节点883、晶体管850-P3、节点885、晶体管850-N4/850-N3、互连VIA 472/572、对应位线341、对应存储器串212、ACS 880、ACS网格882、互连VIA 572/472、节点887到SL焊盘872-3的电流通路。电流还可以沿相反方向流动，具体取决于Vdd焊盘872-2和SL焊盘872-3上的施加电压。
在第二种方法和第三种方法中，可以按照与第一种方法中类似的方式对目标存储单元和对应字线加以选择。然而，唯独在第二种和第三种方法中，测量电流流经额外的晶体管和电流通路。因此，为了精确地确定通过目标存储单元的电流，可以对从Vdd焊盘872-2流到SL焊盘872-3的电流测量两次，即，在目标存储单元被导通的情况下和目标存储单元未被导通的情况下。这两次测量之间的差异能够去除通过意在截止的非理想晶体管的可能寄生(或泄漏)电路通路。
总之，本公开描述了用于测量三维存储器的存储单元电流的方法的各种实施例。本文公开的直接和间接测量方法可以是在晶圆级上执行的，其利用了现有的电路和/或结构，而不需要额外的设计或工艺步骤。因此，能够通过在线测试验证存储单元的编程和擦除。可以在进行划片和封装之前在晶圆级上筛选存储管芯的成品率。这样，能够减小制造成本。
本公开的一个方面提供了一种用于测量三维(3D)存储器件中的存储单元的电流的方法。所述方法包括将第一测试电压施加到3D存储器件的外围电路的源极线焊盘，其中，所述源极线焊盘电连接至3D存储器件的3D存储阵列的公共源极线，并且形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接。所述方法还包括将第二测试电压施加至3D存储阵列的位线焊盘，其中，所述位线焊盘和3D存储阵列形成在第二衬底的相对侧上，并且所述位线焊盘使用贯穿阵列接触与所述存储单元的位线电连接。所述方法还包括将操作电压施加至所述存储单元的字线，其中，所述字线电连接至所述存储单元的控制栅。所述方法还包括将通过电压施加至未被选择的存储单元的字线，并且测量流经所述位线焊盘或源极线焊盘的电流。
本公开的另一方面提供了一种测量三维(3D)存储器件中的存储单元的电流的方法。所述方法包括将第一测试电压施加到3D存储器件的外围电路的源极线焊盘，其中，所述源极线焊盘电连接至3D存储器件的3D存储阵列的公共源极线，并且形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接。所述方法还包括将第二测试电压施加至电源焊盘，其中，所述电源焊盘电连接至外围电路的页缓冲器，所述页缓冲器被配置成为所述存储单元提供暂时存储。所述方法还包括将操作电压施加至所述存储单元的字线，其中，所述字线电连接至所述存储单元的控制栅。所述方法还包括将通过电压施加至未被选择的存储单元的字线，并且检测流经所述电源焊盘或源极线焊盘的电流。
对特定实施例的上述说明将完全展现本公开的一般性质，使得他人在不需要过度实验和不脱离本公开一般概念的情况下，能够通过运用本领域技术范围内的知识容易地对此类特定实施例的各种应用进行修改和/或调整。因此，根据本文呈现的教导和指导，此类调整和修改旨在处于本文所公开实施例的等同物的含义和范围之内。应当理解，本文中的措辞或术语是出于说明的目的，而不是为了进行限制，所以本说明书的术语或措辞将由技术人员按照所述教导和指导进行解释。
上文已经借助于功能构建块描述了本公开的实施例，功能构建块例示了指定功能及其关系的实施方式。在本文中出于方便描述的目的任意定义了这些功能构建块的边界。可以定义替代边界，只要适当执行其指定功能和关系即可。
发明内容和摘要部分可以阐述发明人构思的本公开的一个或多个，但未必所有示范性实施例，因此，并非意在通过任何方式限制本公开和所附权利要求。
本公开的广度和范围不应受任何上述示例性实施例的限制，且应当仅根据以下权利要求书及其等同物进行限定。

Claims (20)

1.一种测量三维(3D)存储器件中的存储单元的电流的方法，包括：
将第一测试电压施加至所述3D存储器件的外围电路的源极线焊盘，其中
所述源极线焊盘电连接至所述3D存储器件的3D存储阵列的公共源极线；并且
形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接；
将第二测试电压施加至所述3D存储阵列的位线焊盘，其中所述位线焊盘和所述3D存储阵列形成在所述第二衬底的相对侧上，并且所述位线焊盘使用贯穿阵列接触与所述存储单元的位线电连接；
将操作电压施加至所述存储单元的字线，其中所述字线电连接至所述存储单元的控制栅；
将通过电压施加至未被选择的存储单元的字线；以及
测量流经所述位线焊盘或所述源极线焊盘的电流。
2.根据权利要求1所述的方法，其中施加所述第二测试电压包括施加处于0V至10V之间的电压。
3.根据权利要求1所述的方法，其中施加所述第一测试电压包括施加0V的电压。
4.根据权利要求1所述的方法，其中施加所述操作电压包括施加处于0.5V至5V之间的电压。
5.根据权利要求1所述的方法，其中施加所述通过电压包括施加处于0V至10V之间的电压。
6.根据权利要求1所述的方法，还包括：
通过所述外围电路的第一晶体管使所述公共源极线与内部地断开电连接；以及
通过所述外围电路的第二晶体管使所述公共源极线与所述源极线焊盘电连接。
7.根据权利要求1所述的方法，还包括：
在对应于所述存储单元的存储器串的下部选择栅和顶部选择栅上施加开关电压。
8.根据权利要求7所述的方法，其中施加所述开关电压包括施加处于0.5V至5V之间的电压。
9.根据权利要求1所述的方法，还包括：
通过掺杂源极线区和阵列公共源极使所述公共源极线和所述存储单元的存储器串的源极端子电连接。
10.根据权利要求1所述的方法，其中穿过所述第二衬底的所述贯穿阵列接触被配置成在所述位线焊盘和所述位线之间形成电接触。
11.根据权利要求1所述的方法，还包括：
通过键合界面处的一个或多个互连VIA使所述源极线焊盘与所述3D存储阵列的所述公共源极线电连接。
12.一种测量三维(3D)存储器件中的存储单元的电流的方法，包括：
将第一测试电压施加至所述3D存储器件的外围电路的源极线焊盘，其中
所述源极线焊盘电连接至所述3D存储器件的3D存储阵列的公共源极线；并且
形成于第一衬底上的所述外围电路和形成于第二衬底上的所述3D存储阵列通过直接键合来电连接；
将第二测试电压施加至电源焊盘，其中所述电源焊盘电连接至所述外围电路的页缓冲器，所述页缓冲器被配置成为所述存储单元提供暂时存储；
将操作电压施加至所述存储单元的字线，其中所述字线电连接至所述存储单元的控制栅；
将通过电压施加至未被选择的存储单元的字线；以及
检测流经所述电源焊盘或所述源极线焊盘的电流。
13.根据权利要求12所述的方法，其中施加所述第一测试电压包括施加处于0V至10V之间的电压。
14.根据权利要求12所述的方法，其中施加所述第二测试电压包括施加处于0V至10V之间的电压。
15.根据权利要求12所述的方法，其中施加所述操作电压包括施加处于0.5V至5V之间的电压。
16.根据权利要求12所述的方法，其中施加所述通过测试电压包括施加处于0V至10V之间的电压。
17.根据权利要求12所述的方法，还包括：
通过所述外围电路的第一晶体管使所述公共源极线与内部地断开电连接；以及
通过所述外围电路的第二晶体管使所述公共源极线与所述源极线焊盘电连接。
18.根据权利要求12所述的方法，还包括：
将数据信号提供至所述页缓冲器的感测锁存器的第一输出端，其中所述数据信号被配置成导通所述外围电路的第三晶体管，以用于所述电源焊盘和感测节点之间的电连接；以及
使所述外围电路的第四晶体管截止，以使得所述感测锁存器的第二输出端与所述感测节点断开电连接。
19.根据权利要求18所述的方法，还包括：
通过所述外围电路的第五晶体管使所述感测节点与所述存储单元的位线电连接。
20.根据权利要求12所述的方法，还包括：
通过所述外围电路的第六晶体管使所述页缓冲器与内部电源断开电连接。
CN201980002470.2A 2019-10-14 2019-10-14 用于三维存储器的单元电流测量 Active CN110892274B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2019/110955 WO2021072577A1 (en) 2019-10-14 2019-10-14 Cell current measurement for three-dimensional memory

Publications (2)

Publication Number Publication Date
CN110892274A true CN110892274A (zh) 2020-03-17
CN110892274B CN110892274B (zh) 2021-01-29

Family

ID=69753518

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980002470.2A Active CN110892274B (zh) 2019-10-14 2019-10-14 用于三维存储器的单元电流测量

Country Status (5)

Country Link
JP (1) JP7177291B2 (zh)
KR (1) KR102646663B1 (zh)
CN (1) CN110892274B (zh)
TW (1) TWI713043B (zh)
WO (1) WO2021072577A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112689874A (zh) * 2020-12-16 2021-04-20 长江存储科技有限责任公司 具有位线选择晶体管的页缓冲器电路
CN113205854A (zh) * 2021-04-28 2021-08-03 西安紫光国芯半导体有限公司 测试电路、方法及其三维芯片
CN113782538A (zh) * 2021-09-07 2021-12-10 长江存储科技有限责任公司 三维存储器及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101681678A (zh) * 2007-06-15 2010-03-24 美光科技公司 包含数字滤波器和存储器的△σ读出放大器
CN106469729A (zh) * 2015-08-19 2017-03-01 三星电子株式会社 非易失性存储装置和包括其的非易失性存储系统
US20170117035A1 (en) * 2015-10-22 2017-04-27 Sandisk Technologies Llc Three dimensional non-volatile memory with current sensing programming status
CN110088899A (zh) * 2017-03-08 2019-08-02 长江存储科技有限责任公司 用于测试三维存储器设备的结构和方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3001564B1 (ja) * 1999-01-26 2000-01-24 広島日本電気株式会社 半導体メモリテスト回路
KR100381955B1 (ko) * 2001-01-03 2003-04-26 삼성전자주식회사 기입 드라이버를 이용한 셀 전류 측정 스킴을 갖는 플래시메모리 장치
JP4358056B2 (ja) * 2004-07-28 2009-11-04 東芝メモリシステムズ株式会社 半導体メモリ
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100880316B1 (ko) 2007-07-25 2009-01-28 주식회사 하이닉스반도체 메모리 소자 및 그 독출 방법
JP2013065638A (ja) * 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
JP2014035776A (ja) * 2012-08-08 2014-02-24 Toshiba Corp 不揮発性半導体記憶装置及びその電圧トリミング方法
US9472284B2 (en) * 2012-11-19 2016-10-18 Silicon Storage Technology, Inc. Three-dimensional flash memory system
US9001584B2 (en) * 2013-02-28 2015-04-07 Micron Technology, Inc. Sub-block decoding in 3D memory
US9142324B2 (en) 2013-09-03 2015-09-22 Sandisk Technologies Inc. Bad block reconfiguration in nonvolatile memory
US9082500B1 (en) * 2014-01-10 2015-07-14 Ememory Technology Inc. Non-volatile memory
US9830998B2 (en) 2015-05-19 2017-11-28 Sandisk Technologies Llc Stress patterns to detect shorts in three dimensional non-volatile memory
US9343156B1 (en) * 2015-06-25 2016-05-17 Sandisk Technologies Inc. Balancing programming speeds of memory cells in a 3D stacked memory
US9691473B2 (en) * 2015-09-22 2017-06-27 Sandisk Technologies Llc Adaptive operation of 3D memory
KR102384654B1 (ko) * 2016-05-17 2022-04-11 실리콘 스토리지 테크놀로지 인크 개별 메모리 셀 판독, 프로그래밍, 및 소거를 갖는 3-게이트 플래시 메모리 셀들의 어레이
KR102508522B1 (ko) 2017-11-09 2023-03-10 삼성전자주식회사 3차원 반도체 메모리 소자 및 이의 전기적 불량 판별 방법
KR102561009B1 (ko) * 2018-01-29 2023-07-28 에스케이하이닉스 주식회사 3차원 구조의 반도체 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101681678A (zh) * 2007-06-15 2010-03-24 美光科技公司 包含数字滤波器和存储器的△σ读出放大器
CN106469729A (zh) * 2015-08-19 2017-03-01 三星电子株式会社 非易失性存储装置和包括其的非易失性存储系统
US20170117035A1 (en) * 2015-10-22 2017-04-27 Sandisk Technologies Llc Three dimensional non-volatile memory with current sensing programming status
CN110088899A (zh) * 2017-03-08 2019-08-02 长江存储科技有限责任公司 用于测试三维存储器设备的结构和方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112689874A (zh) * 2020-12-16 2021-04-20 长江存储科技有限责任公司 具有位线选择晶体管的页缓冲器电路
WO2022126418A1 (en) * 2020-12-16 2022-06-23 Yangtze Memory Technologies Co., Ltd. Page buffer circuit with bit line select transistor
US11581045B2 (en) 2020-12-16 2023-02-14 Yangtze Memory Technologies Co., Ltd. Page buffer circuit with bit line select transistor
CN113205854A (zh) * 2021-04-28 2021-08-03 西安紫光国芯半导体有限公司 测试电路、方法及其三维芯片
CN113205854B (zh) * 2021-04-28 2023-09-19 西安紫光国芯半导体有限公司 测试电路、方法及其三维芯片
CN113782538A (zh) * 2021-09-07 2021-12-10 长江存储科技有限责任公司 三维存储器及其制备方法
CN113782538B (zh) * 2021-09-07 2023-12-26 长江存储科技有限责任公司 三维存储器及其制备方法

Also Published As

Publication number Publication date
CN110892274B (zh) 2021-01-29
TW202115737A (zh) 2021-04-16
JP2022534758A (ja) 2022-08-03
WO2021072577A1 (en) 2021-04-22
KR20220005036A (ko) 2022-01-12
JP7177291B2 (ja) 2022-11-22
TWI713043B (zh) 2020-12-11
KR102646663B1 (ko) 2024-03-13

Similar Documents

Publication Publication Date Title
TWI445137B (zh) 單次性可編程記憶體、電子系統、電性熔絲記憶體、可編程電阻式記憶體及其方法
CN110892274B (zh) 用于三维存储器的单元电流测量
CN113223578B (zh) 用于读取三维闪存的方法
US8305790B2 (en) Electrical anti-fuse and related applications
JP6645940B2 (ja) 不揮発性半導体記憶装置
TWI587448B (zh) 積體電路裝置及其製造方法
US10325651B2 (en) 3D semiconductor device with stacked memory
CN112154507B (zh) 3d nand闪速存储器的擦除方法
US10032522B2 (en) Three-transistor OTP memory cell
WO1998019343A1 (en) Memory redundancy circuit using single polysilicon floating gate transistors as redundancy elements
TW202349677A (zh) 記憶體裝置及其操作方法
CN108766499B (zh) E-fuse存储阵列、e-fuse以及e-fuse操作方法
US11990475B2 (en) Semiconductor device
US20230307362A1 (en) Semiconductor device
TWI843366B (zh) 半導體器件、記憶體器件及半導體器件的形成方法
US20230420007A1 (en) Memory device
WO2023130203A1 (en) Semiconductor devices, memory devices, and methods for forming the same
KR20110022962A (ko) 반도체 소자 및 그 제조 방법
TW202337101A (zh) 半導體裝置及半導體裝置之製造方法
TW202109883A (zh) 半導體裝置及半導體裝置之製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant