CN113205854A - 测试电路、方法及其三维芯片 - Google Patents

Abstract

本发明公开一种测试电路、方法及其三维芯片，所述一种测试电路，用于对三维芯片进行测试，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路包括：第一测试模块以及第二测试模块，所述第一测试模块及所述第二测试模块根据第一控制信号及第二控制信号对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列分别进行测试。本发明可针对三维芯片的存储阵列、逻辑电路以及键合工艺分别进行测试及良率统计。

Description

测试电路、方法及其三维芯片

技术领域

本发明涉及存储器测试技术领域，具体涉及一种测试电路、方法及其三维芯片。

背景技术

传统DRAM(Dynamic Random-Access Memory，动态随机存取内存)生产制造，是在一张晶圆中实现的，即DRAM的存储阵列和逻辑电路在同一家制造厂一次性完成，工艺控制在同一水平，后期制造问题定位容易实现，良率统计以及良率提升也较为简单。

为了缩小芯片面积，提升芯片工作的速度，解决存储器和处理器之间性能差异越来越大带来的“存储墙”问题，以SEDRAM(Stack embedded DRAM，异质集成嵌入式动态随机存取内存)结构的三维芯片DRAM存储器应运而生。请参阅图1，SEDRAM 300是逻辑电路晶圆301和存储阵列晶圆302通过键合工艺实现的存储器，即DRAM的存储阵列在一张晶圆实现，逻辑电路在另一张晶圆实现，通过键合工艺将两张晶圆贴合在一起。

相较于传统DRAM生产过程，SEDRAM存储阵列和逻辑电路通过两次生产工艺实现，同时键合工艺也对DRAM的良率有影响，因此针对SEDRAM，需要在芯片设计以及测试的过程中，解决存储阵列、逻辑电路以及键合工艺的分别测试和良率统计问题。

发明内容

本发明的目的是提供一种测试电路及方法，可针对三维芯片的存储阵列、逻辑电路以及键合工艺分别进行测试及良率统计。

本发明实施例提供了以下方案：

第一方面，本发明实施例提供一种测试电路，用于对三维芯片进行测试，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路包括：

第一测试模块，与所述写控制模块、所述读控制模块、所述第一键合通路及所述第二键合通路相连，用于接收第一控制信号，并根据所述第一控制信号控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；

第二测试模块，与所述存储阵列、所述第一键合通路、及所述第二键合通路相连，用于接收第二控制信号，所述第一测试模块及所述第二测试模块根据所述第一控制信号及所述第二控制信号控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。

在一种可能的实施例中，所述第一测试模块包括第一反相器及与所述第一反相器相连的第一电路选通单元，所述第一反相器用于接收所述第一控制信号，并输出对应的第一反相信号至所述第一电路选通单元，通过所述第一电路选通单元控制所述写控制模块与所述第一键合通路的连接断开，所述读控制模块与所述第二键合通路的连接断开、且所述写控制模块与所述读控制模块直接相连。

在一种可能的实施例中，所述第一电路选通单元包括第一开关、第二开关及第三开关，所述第一开关的第一端连接至所述写控制模块、第二端连接经所述第一键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第二开关的第一端连接至所述读控制模块，第二端经所述第二键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第三开关的第一端连接至所述写控制模块、第二端连接至所述读控制模块、第三端连接至第一反相器的输入端。

在一种可能的实施例中，所述第二测试模块包括第二反相器及与所述第二反相器相连的第二电路选通单元，所述第二反相器用于接收所述第二控制信号，并输出对应的第二反相信号至所述第二电路选通单元，通过所述和第一电路选通单元及所述第二电路选通单元控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。

在一种可能的实施例中，所述第二电路选通单元包括第四开关、第五开关及第六开关，所述第四开关的第一端连接至所述存储阵列、第二端经所述第一键合通道连接至所述第一开关的第二端、第三端连接至所述第二反相器的输出端；所述第五开关的第一端连接至所述存储阵列，第二端经所述第二键合通路连接至所述第二开关的第二端、第三端连接至所述第二反相器的输出端，所述第六开关的第一端连接至所述第四开关的第二端、第二端连接至所述第五开关的第二端、第三端连接至第二反相器的输入端。

第二方面，本发明实施例提供一种测试方法，用于对三维芯片进行测试，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述方法包括：

控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；

控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及

控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。

在一种可能的实施例中，所述控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试，包括：

控制所述写控制模块与所述第一键合通路的连接断开；

控制所述读控制模块与所述第二键合通路的连接断开；以及

控制所述写控制模块与所述读控制模块相连。

可选地，所述控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试，包括：

控制所述写控制模块与所述第一键合通路相连；

控制所述读控制模块与所述第二键合通路相连；

控制所述写控制模块与所述读控制模块的连接断开；以及

控制所述第一键合通路与所述第二键合通路相连。

在一种可能的实施例中，所述对控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试，包括：

控制所述写控制模块经所述第一键合通路相连；

控制所述读控制模块与所述第二键合通路相连；

控制所述写控制模块与所述读控制模块的连接断开；

控制所述第一键合通路、所述第二键合通路分别与所述存储阵列相连；以及

控制所述第一键合通路与所述第二键合通路的连接断开。

第三方面，本发明实施例提供一种三维芯片，其特征在于，所述三维芯片包括逻辑电路、存储阵列、连接所述逻辑电路、所述存储阵列的第一键合通路与第二键合通路及上述测试电路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路用于对所述逻辑电路、所述存储阵列、所述第一键合通路及所述第二键合通路进行测试。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明实施例提供的测试电路、方法及其三维芯片通过第一测试模块及第二测试模块，可现实对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列分别测试，并根据测试结果准确定位不良芯片及对应的制造工艺，从而，有利于快速提高三维芯片的整体良率。

附图说明

为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是SEDRAM的结构示意图。

图2是本发明实施例提供的一种三维芯片的电路图。

图3是本发明实施例提供的一种测试方法的流程图。

图4是图3所示的测试方法的一个具体应用场景的示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，基于本发明实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明实施例保护的范围。

请参阅图2，图2为本发明实施例提供的一种三维芯片200，在实施例中，三维芯片200为SEDRAM结构的存储器，包括逻辑电路201、存储阵列202、连接所述逻辑电路201与所述存储阵列202的键合通路，所述键合通路至少包括第一键合通路203与第二键合通路204及测试电路100，所述逻辑电路201与所述存储阵列202分别设置在三维芯片200的不同芯片内，所述逻辑电路201包括写控制模块201a及读控制模块201b，所述测试电路100用于对所述逻辑电路201、所述存储阵列202、所述第一键合通路203及所述第二键合通路204进行测试。

所述测试电路100包括第一测试模块10及第二测试模块20。所述第一测试模块10与所述写控制模块201a、所述读控制模块201b、所述第一键合通路203及所述第二键合通路204相连，用于接收第一控制信号，并根据所述第一控制信号控制所述写控制模块201a与所述读控制模块201b直接相连，以对所述逻辑电路201进行测试，此时，测试电路100工作于第一测试模式。所述第二测试模块20与所述存储阵列202及所述第一键合通路205与所述第二键合206通路相连，用于接收第二控制信号，所述第一测试模块10及所述第二测试模块20根据所述第一控制信号及所述第二控制信号控制所述写控制模块201a经所述第一键合通路203、所述第二键合通路204与所述读控制模块201a相连，以对所述逻辑电路201、所述第一键合通路203、所述第二键合通路204进行测试，此时，测试电路100工作于第二测试模式。所述第一测试模块10及所述第二测试模块20还根据所述第一控制信号及所述第二控制信号控制所述存储阵列202经所述第一键合通路203与所述写控制模块201a相连，且经所述第二键合通路204与所述读控制模块201b相连，以对所述逻辑电路201、所述第一键合通路203、所述第二键合通路204及所述存储阵列202进行测试，此时，测试电路100工作于第三测试模式，第三测试模式也为DRAM存储器200正常工作的模式。

在本实施例中，所述第一测试模块10包括第一反相器11及与所述第一反相器11相连的第一电路选通单元12，所述第一反相器11用于接收所述第一控制信号，并输出对应的第一反相信号至所述第一电路选通单元12，通过所述第一电路选通单元12控制所述写控制模块201a与所述第一键合通路203的连接断开，所述读控制模块201b与所述第二键合通路204的连接断开、且所述写控制模块201a与所述读控制模块201b直接相连。

所述第一电路选通单元12可实现方式包括三极管、mos管、三态门任意一项，在一个实施例中，所述第一电路选通单元12包括第一开关S1、第二开关S2及第三开关S3，所述第一开关S1的第一端连接至所述写控制模块201a、第二端连接经所述第一键合通路203连接至所述第二测试模块20，第三端连接至所述第一反相器11的输出端，所述第二开关S2的第一端连接至所述读控制模块201b，第二端经所述第二键合通路204连接至所述第二测试模块20，第三端连接至所述第一反相器11的输出端，所述第三开关S3的第一端连接至所述写控制模块201a、第二端连接至所述读控制模块201b、第三端连接至第一反相器的输入端。

所述第二测试模块20包括第二反相器21及与所述第二反相器21相连的第二电路选通单元22，所述第二反相器21用于接收所述第二控制信号，并输出对应的第二反相信号至所述第二电路选通单元22，通过所述和第一电路选通单元12及所述第二电路选通单元22控制所述写控制模块201a经所述第一键合通路203、所述第二键合通路304与所述读控制模块201b相连，以对所述逻辑电路201、所述第一键合通路203、所述第二键合通路204进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列202经所述第一键合通路203与所述写控制模块201a相连，且经所述第二键合通路204与所述读控制模块201b相连，以对所述逻辑电路201、所述第一键合通路203、所述第二键合通路204及所述存储阵列202进行测试。

具体地，所述第二电路选通单元22包括第四开关S4、第五开关S5及第六开关S6，所述第四开关S4的第一端连接至所述存储阵列202、第二端经所述第一键合通道203连接至所述第一开关S1的第二端、第三端连接至所述第二反相器21的输出端；所述第五开关S5的第一端连接至所述存储阵列202，第二端经所述第二键合通路204连接至所述第二开关S2的第二端、第三端连接至所述第二反相器21的输出端，所述第六开关S6的第一端连接至所述第四开关S4的第二端、第二端连接至所述第五开关的第二端、第三端连接至第二反相器21的输入端。

在一个实施例中，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5及第六开关S6为高电平触发，即输入为高电平时，第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5及第六开关S6闭合。

当测试电路100工作于第一测试模式时，当第一测试模块10开启，测试机台向第一反相器11输入第一控制信号，此时，第一控制信号为高电平，经过第一反相器11，产生第一反相信号，此时，第一反相信号为低电平，对应地，第一开关S1、第二开关S2断开，第一键合通路203及第二键合通路204与存储阵列断开，第三开关S3闭合，写控制模块201a与读控制模块201b相连直接，测试机台通过写控制模块201的数据输入端写入写数据，写数据经过数据总线，实现数据的写入过程，写数据直接经读控制模块201b传送至放大器，再到达数据输出端，输出对应的读数据，实现数据的读出过程。因此，当第一测试模式开启的时候，数据的写入和读出均在逻辑电路201上实现，通过数据输出端输出的读数据即可判断逻辑电路201工作是否正常，从而，实现对逻辑电路201的测试。

当测试电路100工作于第二测试模式时，测试机台向第一反相器11及第二反相器21输入第一控制信号及第二控制信号，第一测试模块10关闭，第二测试模块20开启，对应地，第一控制信号为低电平，第二控制信号为高电平，此时，第一开关S1及第二开关S2闭合，第三开关S3断开，第四开关S4及第五开关S5断开，第六开关S6闭合，也就是说，存储阵列202被断开，第一键合通路203与所述第二键合通路204直接相连。测试机台通过写控制模块201的数据输入端数据写入写数据时，写数据输入依次经过数据总线、第一键合通路203及第二键合通路204，传送至读控制模块201b的放大器，再到达数据输出端，输出对应的读数据。因此，当测试电路100工作于第二测试模式时，第一测试模块10关闭，第二测试模块20开启，数据的写入和读出由逻辑电路201和键合通路(第一键合通路203及第二键合通路204)实现，从而，可以实现测试逻辑电路201和键合通路的目的。

当测试电路100工作于第三测试模式时，SEDRAM正常工作，测试机台向第一反相器11及第二反相器21输入第一控制信号及第二控制信号，第一测试模块10及第二测试模块20均开启，对应地，第一控制信号为低电平，第二控制信号为底电平，此时，第一开关S1及第二开关S2闭合，第三开关S3断开，第四开关S4及第五开关S5闭合，第六开关S6断开。测试机台通过写控制模块201的数据输入端数据写入写数据时，写数据输入依次经过数据总线、第一键合通路203及第二键合通路204，传送至存储阵列202，进行数据读出时，读数据从存储阵列202经第一键合通路203及第二键合通路204传送至读控制模块201b的放大器，再到达数据输出端，输出对应的读数据。因此，当测试电路100工作于第三测试模式时，第一测试模块10及第二测试模块20均开启，数据的写入和读出由逻辑电路201、键合通路(第一键合通路203及第二键合通路204)及存储阵列202实现，从而，可以实现测试逻辑电路201、键合通路及存储阵列202的目的。

可以理解，第一测试模块10、第二测试模块20可分别与集成于逻辑电路201、存储阵列202，或者独立于逻辑电路201、存储阵列202设置。

基于与前述实施例中同样的发明构思，本发明实施例还提供一种测试方法，用于对三维芯片200进行测试，所述三维芯片200包括逻辑电路201、存储阵列202及连接所述逻辑电路201及所述存储阵列202的第一键合通路203与第二键合通路204，所述逻辑电路201包括写控制模块201a及读控制模块202b，所述方法包括以下步骤：

步骤S1，控制所述写控制模块201a与所述读控制模块201b直接相连，以对所述逻辑电路201进行测试。

具体地，控制所述写控制模块201a与所述第一键合通路203的连接断开；控制所述读控制模块201b与所述第二键合通路203的连接断开；以及控制所述写控制模块201a与所述读控制模块201b相连。

步骤S2，控制所述写控制模块201a经所述第一键合通路203、所述第二键合通路204与所述读控制模块201b相连，以对所述逻辑电路201、所述第一键合通路203、所述第二键合通路204进行测试。

具体地，控制所述写控制模块201a与所述第一键合通路203相连；控制所述读控制模块201b与所述第二键合通路204相连；控制所述写控制模块201a与所述读控制模块201b的连接断开；以及控制所述第一键合通路203与所述第二键合通路204相连。

步骤S3，控制所述存储阵列201经所述第一键合通路203与所述写控制模块相连201a，且经所述第二键合通路204与所述读控制模块201a相连，以对所述逻辑电路201、所述第一键合通路203、所述第二键合通路204及所述存储阵列202进行测试。

具体地，控制所述写控制模块201a与所述第一键合通路203相连；控制所述读控制模块201b与所述第二键合通路204相连；控制所述写控制模块201a与所述读控制模块201b的连接断开；控制所述第一键合通路203、所述第二键合通路204分别与所述存储阵列202相连；以及控制所述第一键合通路203与所述第二键合通路204的连接断开。

请一并参阅图4，在一个具体的应用场景中，在步骤S1中，执行测试项1，包括测试模式1使能(即第一测试模式)，SEDRAM读写测试，根据测试结果对逻辑失效芯片进行统计，进而根据统计结果得到逻辑晶圆的良率，在步骤S2中，执行测试项2，包括测试模式1非使能，测试模式2使能(即第二测试模式)，SEDRAM读写测试，根据测试结果对逻辑以及键合失效芯片进行统计，进而根据统计结果得到逻辑晶圆以及键合工艺的良率，结合步骤S1中逻辑晶圆的良率得到键合良率，在步骤S3中，执行测试项3，包括测试模式1,2非使能(即第三测试模式)，SEDRAM读写测试，根据测试结果对逻辑、键合及存储阵列失效芯片进行统计，进而根据统计结果得到逻辑晶圆、键合工艺及存储阵列晶圆的良率，结合步骤S2逻辑晶圆以及键合工艺的良率得到存储阵列晶圆良率。

本发明与现有技术相比，具有如下的优点和有益效果：

本发明实施例提供的测试电路、方法及其三维芯片通过第一测试模块及第二测试模块，可现实对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列分别测试，并根据测试结果准确定位不良芯片及对应的工艺，从而，有利于快速提高三维芯片的整体良率。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包括这些改动和变型在内。

Claims (10)

1.一种测试电路，用于对三维芯片进行测试，其特征在于，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路包括：

第一测试模块，与所述写控制模块、所述读控制模块、所述第一键合通路及所述第二键合通路相连，用于接收第一控制信号，并根据所述第一控制信号控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；

第二测试模块，与所述存储阵列、所述第一键合通路、及所述第二键合通路相连，用于接收第二控制信号，所述第一测试模块及所述第二测试模块根据所述第一控制信号及所述第二控制信号控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。

2.根据权利要求1所述的测试电路，其特征在于，所述第一测试模块包括第一反相器及与所述第一反相器相连的第一电路选通单元，所述第一反相器用于接收所述第一控制信号，并输出对应的第一反相信号至所述第一电路选通单元，通过所述第一电路选通单元控制所述写控制模块与所述第一键合通路的连接断开，所述读控制模块与所述第二键合通路的连接断开、且所述写控制模块与所述读控制模块直接相连。

3.根据权利要求2所述的测试电路，其特征在于，所述第一电路选通单元包括第一开关、第二开关及第三开关，所述第一开关的第一端连接至所述写控制模块、第二端连接经所述第一键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第二开关的第一端连接至所述读控制模块，第二端经所述第二键合通路连接至所述第二测试模块，第三端连接至所述第一反相器的输出端，所述第三开关的第一端连接至所述写控制模块、第二端连接至所述读控制模块、第三端连接至第一反相器的输入端。

4.根据权利要求3所述的测试电路，其特征在于，所述第二测试模块包括第二反相器及与所述第二反相器相连的第二电路选通单元，所述第二反相器用于接收所述第二控制信号，并输出对应的第二反相信号至所述第二电路选通单元，通过所述第一电路选通单元及所述第二电路选通单元控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及根据所述第一控制信号及所述第二控制信号控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。

5.根据权利要求4所述的测试电路，其特征在于，所述第二电路选通单元包括第四开关、第五开关及第六开关，所述第四开关的第一端连接至所述存储阵列、第二端经所述第一键合通道连接至所述第一开关的第二端、第三端连接至所述第二反相器的输出端；所述第五开关的第一端连接至所述存储阵列，第二端经所述第二键合通路连接至所述第二开关的第二端、第三端连接至所述第二反相器的输出端，所述第六开关的第一端连接至所述第四开关的第二端、第二端连接至所述第五开关的第二端、第三端连接至第二反相器的输入端。

6.一种测试方法，用于对三维芯片进行测试，所述三维芯片包括逻辑电路、存储阵列及连接所述逻辑电路及所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路，所述逻辑电路包括写控制模块及读控制模块，其特征在于，所述方法包括：

控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试；

控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试；以及

控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试。

7.根据权利要求6所述的测试方法，其特征在于，所述控制所述写控制模块与所述读控制模块直接相连，以对所述逻辑电路进行测试，包括：

控制所述写控制模块与所述第一键合通路的连接断开；

控制所述读控制模块与所述第二键合通路的连接断开；以及

控制所述写控制模块与所述读控制模块相连。

8.根据权利要求6所述的测试方法，其特征在于，所述控制所述写控制模块经所述第一键合通路、所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路进行测试，包括：

控制所述写控制模块与所述第一键合通路相连；

控制所述读控制模块与所述第二键合通路相连；

控制所述写控制模块与所述读控制模块的连接断开；以及

控制所述第一键合通路与所述第二键合通路相连。

9.根据权利要求6所述的测试方法，其特征在于，所述控制所述存储阵列经所述第一键合通路与所述写控制模块相连，且经所述第二键合通路与所述读控制模块相连，以对所述逻辑电路、所述第一键合通路、所述第二键合通路及所述存储阵列进行测试，包括：

控制所述写控制模块经所述第一键合通路相连；

控制所述读控制模块与所述第二键合通路相连；

控制所述写控制模块与所述读控制模块的连接断开；

控制所述第一键合通路、所述第二键合通路分别与所述存储阵列相连；以及

控制所述第一键合通路与所述第二键合通路的连接断开。

10.一种三维芯片，其特征在于，所述三维芯片包括逻辑电路、存储阵列、连接所述逻辑电路、所述存储阵列的键合通路，所述键合通路至少包括第一键合通路与第二键合通路及测试电路，所述逻辑电路包括写控制模块及读控制模块，所述测试电路用于对所述逻辑电路、所述存储阵列、所述第一键合通路及所述第二键合通路进行测试，所述测试电路为权利要求1至5中任意一项所述的电路。

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