CN110088899A - 用于测试三维存储器设备的结构和方法 - Google Patents

用于测试三维存储器设备的结构和方法 Download PDF

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Abstract

公开了用于测试三维(3D)存储器设备的结构和方法。3D存储器设备(100)包括存储器阵列结构(102)、外围设备结构(104)、与存储器阵列结构(102)的正面和外围设备结构(104)的正面相接触的互连层(106)、以及位于存储器阵列结构(102)的背面并且与存储器阵列结构(102)重叠的导电衬垫。存储器阵列结构(102)包括存储器阵列堆叠(109)、垂直延伸穿过至少一部分存储器阵列堆叠(109)的贯穿阵列接触(TAC)(110)、以及存储器阵列接触(112)。外围设备结构(104)包括测试电路(126)。互连层(106)包括互连结构(116、124)。导电衬垫(108)、TAC(110)、互连结构(116、124)、以及测试电路(126)与存储器阵列接触(112)中的至少一者是电连接的。

Description

用于测试三维存储器设备的结构和方法
相关申请的交叉引用
本申请要求享受于2017年3月8日提交的中国专利申请第201710134368.0号的优先权，以引用方式将上述申请的全部内容并入本文。
技术领域
本公开内容的实施例涉及三维(3D)存储器设备以及其测试方法。
背景技术
透过工艺技术、电路设计、编程算法及制造方法的改进，平面存储器单元能被微缩到更小的尺寸。然而，随着存储器单元的特征尺寸接近下限，平面工艺及制造技术变得具有挑战性并且成本高昂。结果，平面存储器单元的存储器密度接近上限。
3D存储器架构可以解决平面存储器单元的密度限制。3D存储器架构包括存储器阵列及外围设备，其中外围设备用于控制往来存储器阵列的信号。
发明内容
本案实施例公开了三维(3D)存储器设备的结构及用于测试3D存储器设备的方法。
根据本公开内容的一些实施例，存储器设备包括存储器阵列结构、存储器阵列结构的正面的第一介电质层、第一介电质层中的多个第一接触、存储器阵列结构的背面的多个导电衬垫、互补金属氧化物半导体(CMOS)结构、在所述CMOS结构的正面包括多个金属图案的金属层、所述金属层上的第二介电质层，以及第二介电质层中的多个第二接触。所述存储器阵列结构包括存储器阵列堆叠、垂直延伸通过至少部分的所述存储器阵列堆叠的贯穿阵列接触(TAC)，以及一个或多个存储器阵列接触。所述第一介电质层及所述第二介电质层面对面地连接，使得所述存储器阵列结构在CMOS结构之上，并且形成由至少所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、所述金属层中的多个金属图案，以及所述一个或多个存储器阵列接触中的至少一个所构成的一个或多个电连接。
在一些实施例中，多个第一接触中的至少一个第一接触及多个第二接触中的至少一个第二接触形成接触信号路径。所述一个或多个存储器阵列接触可以包括字线接触及位线接触中的至少一个。所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、所述金属层中的多个金属图案以及所述字线可以电连接，以形成所述一个或多个电连接中的第一电连接，用以测试多个接触信号路径。所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、所述金属层中的多个金属图案，以及所述位线接触可以电连接，以形成所述一个或多个电连接中的第二电连接，以测试多个接触信号路径。在一些实施例中，所述多个接触信号路径串联连接。在一些实施例中，所述多个接触信号路径中的至少一部分并联连接。例如，多个接触信号路径中的一半可以并联连接。
在一些实施例中，所述CMOS结构包括电连接到所述金属层的测试电路。所述测试电路可以包括存储器阵列结构测试电路及接触信号路径测试电路中的至少一个。所述存储器阵列结构测试电路可以包括存储器面测试电路、存储器块测试电路、位线测试电路及字线测试电路中的至少一个。
在一些实施例中，所述存储器阵列结构还包括第三接触(例如，贯穿硅通孔(TSV))。所述多个导电衬垫中的至少一个可以通过所述第三接触电连接到所述TAC。
根据本公开内容的一些实施例，公开了一种形成存储器设备的方法。首先形成包括存储器阵列堆叠及一个或多个存储器阵列接触的存储器阵列结构。再形成垂直延伸通过至少部分的所述存储器阵列结构的所述存储器阵列堆叠的贯穿阵列接触(TAC)。在所述存储器阵列结构的正面形成第一介电质层。在所述第一介电质层中形成多个第一接触件。在所述存储器阵列结构的背面形成多个导电衬垫。形成互补金属氧化物半导体(CMOS)结构。在所述CMOS结构的正面形成包括多个金属图案的金属层。在所述金属层上形成第二介电质层。在所述第二介电质层中形成多个第二接触件。面对面地连接所述第一介电质层及所述第二介电质层，使得所述存储器阵列结构在所述CMOS结构之上，并且形成由至少所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、所述金属层中的多个金属图案，以及所述一个或多个存储器阵列接触中的至少一个所构成的一个或多个电连接。
在一些实施例中，在所述CMOS结构的正面形成所述金属层之前，形成测试电路。所述金属层可以电连接到所述测试电路。
在一些实施例中，在所述存储器阵列结构的背面形成所述多个导电衬垫之前，于所述存储器阵列结构的背面形成第三接触(例如，TSV)。所述多个导电衬垫中的至少一个可以通过所述第三接触电连接到所述TAC。所述多个导电衬垫中的所述至少一个可以形成在第三接触上方。
根据本公开内容的一些实施例，公开了一种用于测试存储器设备的方法。所述存储器设备包括存储器阵列结构、在所述存储器阵列结构的正面的第一介电质层、在所述第一介电质层中的多个第一接触、在所述存储器阵列结构的背面的多个导电衬垫、互补金属氧化物半导体(CMOS)结构、在所述CMOS结构的正面包括多个金属图案的金属层、在所述金属层上的第二介电质层，以及在所述第二介电质层中的多个第二接触。所述存储器阵列结构包括存储器阵列堆叠、垂直延伸穿过至少部分所述存储器阵列堆叠的贯穿阵列接触(TAC)，以及一个或多个存储器阵列接触。接收用于测试存储器设备中的测试结构的输入信号。所述输入信号通过第一探针及第一电连接传输到所述测试结构，所述第一电连接包括所述多个导电衬垫中的一个、所述多个TAC中的一个、所述多个第一接触中的一个、所述多个第二接触中的一个、所述金属层中的多个金属图案中的一个，以及所述一个或多个存储器阵列接触中的至少一个。通过第二探针及第二电连接从所述测试结构接收输出信号，所述第二电连接包括所述多个导电衬垫中的一个、所述多个TAC中的一个、所述多个第一接触中的一个、所述多个第二接触中的一个、所述金属层中的多个金属图案中的一个，以及所述一个或多个存储器阵列接触中的至少一个。基于所述输入信号、所述输出信号及所述测试结构来确定所述存储器设备中的所述测试结构的特性。
在一些实施例中，所述测试结构包括接触信号路径及所述存储器阵列结构的结构中的至少一个，所述接触信号路径包括所述多个第一接触中的至少一个及所述多个第二接触中的至少一个。
附图说明
附图并入本文并构成说明书的一部分，其例示出了本公开内容的实施例，并且与详细说明一起进一步用于解释本公开内容的原理，以使相关领域技术人员能够制作及使用本公开内容。
图1是依据本公开内容的一些实施例所示出的示例性3D存储器设备的横截面示意图。
图2是依据本公开内容的一些实施例所示出的示例性3D存储器设备的俯视图。
图3是依据本公开内容的一些实施例所示出的一组接触信号路径的示例性测试结构示意图。
图4是依据本公开内容的一些实施例所示出的一组接触信号路径的另一测试结构示意图。
图5是依据本公开内容的一些实施例所示出的用于形成3D存储器设备的示例性方法的流程图。
图6是依据本公开内容的一些实施例所示出的用于测试3D存储器设备的示例性方法的流程图。
图7A-7J是依据本公开内容的一些实施例所示出的用于形成3D存储器设备的示例性制造方法。
以下将参照附图描述本公开内容的各实施例。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本公开的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本公开还可以用于各种其他应用中。
值得注意的是，在说明书中对提及「一个实施例」、「一实施例」、「示范性实施例」、「一些实施例」等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语「一个或多个」可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，至少可部分取决于上、下文。类似地，术语诸如「一」、「一个」或「该」也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上、下文。此外，术语“基于”可以被理解为不一定旨在传达排他性的一组因素，并且可以相反地允许存在未必明确描述的附加因素，并且至少部分取决于上、下文。
应该容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含义应该以最宽泛的方式来解释，使得「在...上面」不仅意味着「直接在某物上」，而且还包括在某物上且两者之间具有中间特征或中间层，并且「在...之上」或「在...上方」不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如「在...下面」、「在...之下」、「较低」、「在...之上」、「较高」等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，如图式中所表示的。除了图式中描绘的方向之外，这些空间相对术语旨在涵盖使用或操作中的装置的不同方位或方向。该装置可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所用，术语「衬底」是指在其上添加后续材料层的材料。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语「层」是指一材料部分，其一区域具有一厚度。一层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，层可以为均匀或不均匀连续结构的区域，其厚度可小于该连续结构的厚度。例如，层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面之间的任何一对水平平面之间。层可以水平地、垂直地和/或沿着渐缩表面延伸。衬底可以是层，其可以包括一层或多层，和/或可以在其上面和/或下面具有一层或多层。一层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接点、互联机和/或通孔)以及一个或多个介电质层。
本文所使用的术语「标称(nominal)」是指在产品或制程的设计时间期间设定的组件或制程操作的特性或参数的期望值或目标值，以及高于和/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语「约/大约」表示可能会随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语「约/大约」可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
如本文所使用的术语“3D存储器设备”是指在横向取向的衬底上具有垂直取向的存储器单元晶体管串(在本文中称为“存储器串”，诸如NAND串)的半导体组件，使得存储器串相对于基板在垂直方向上延伸。如本文所用，术语“垂直”意指标称垂直于衬底的横向表面。
在一些3D存储器设备中，外围设备及存储器阵列组件可以彼此堆叠。然而，到目前为止，在封装3D存储器设备之前，仍无有效的方法利用探针卡来测试3D存储器设备的内部结构的性能。
根据本公开内容的各实施例提供了3D存储器设备，具有用于测试3D存储器设备的结构。本文公开的3D存储器设备可以包括具有互连结构的互连层，该互连结构位于堆叠的外围设备结构(例如，CMOS芯片)及存储器阵列结构(例如，存储器阵列芯片)的正面之间，并且接触存储器阵列结构的贯穿阵列接触(TAC)。本文公开的3D存储器设备可进一步包括位于存储器阵列结构的背面用于探针卡的导电衬垫，使得3D存储器设备的不同结构的各种特性以及形成3D存储器的混合键合混合键合过程的质量，可以透过具有真实组件密度的探针卡进行测试。因此，本文公开的3D存储器设备可以实现通过外围设备结构及存储器阵列结构的混合键合形成的3D存储器设备的特性的可测试性及一致性，由此减少整个制程开发时间并提升制造良率。
图1是依据本公开内容的一些实施例所示出的示例性3D存储器设备100的横截面示意图。如图1所示，3D存储器设备100可以包括存储器阵列结构102及外围设备结构104(例如，CMOS结构)，它们面对面地放置，正面朝向彼此。本文中所使用的术语，结构(例如，存储器阵列结构102或外围设备结构104)的“正面”，指的是形成组件的结构的一侧(例如，存储器阵列结构102中的存储器单元或外围设备结构104中的周边晶体管)。相反的，本文中所使用的术语“背面”指的是相对于正面的结构(例如，存储器阵列结构102或外围设备结构104)的一侧。
如图1所示，3D存储器设备100可以在垂直方向上(例如，如图1所示的y方向或厚度方向)包括存储器阵列结构102及外围设备结构104之间的互连层106。互连层106可以与存储器阵列结构102的正面及外围设备结构104的正面接触。3D存储器设备100还可以包括位于存储器阵列结构102背面且电连接到存储器阵列结构102、互连层106及外围设备结构104的多个导电衬垫108(例如，焊衬垫或着陆垫)。在一些实施例中，导电衬垫108被设置在3D存储器设备100的顶面上，即，位于存储器阵列结构102及外围设备结构104之上。
在一些实施例中，存储器阵列结构102包括存储器阵列区域中的存储器阵列堆叠109。存储器阵列堆叠109可以形成在衬底(未示出)的正面上，并且可以包括交替导体/介电质堆叠及延伸穿过交替导体/介电质堆叠的NAND串阵列。上述交替导体/介电质堆叠可以包括交替的导体层(例如，金属层或多晶硅层)及介电质层(例如，氧化硅层或氮化硅层)。各NAND串可以包括多个垂直堆叠的存储器单元，其中各存储器单元均由围绕NAND串的交替导体/介电质堆叠的相应导体层(充当控制栅极)控制。交替导体/介电质堆叠中的导体层可以在存储器阵列区域外部的横向方向(例如，如图1所示的x方向或宽度方向)上延伸，从而形成存储器阵列结构102的字线。各NAND串还可以在一端包括漏极(例如，在存储器阵列结构102的正面)。各NAND串的漏极可以电连接到存储器阵列结构102的多个位线中的相应一个。在一些实施例中，各NAND串还包括多个选择栅极(例如，源极选择栅极及漏极选择栅极)。该段落中描述的一些结构为本领域技术人员所能理解，故未在图1中示出。
存储器阵列结构102可以包括一个或多个TAC 110，每个TAC 110均垂直地延伸穿过存储器阵列结构102(例如，存储器阵列堆叠109)的至少一部分。在一些实施例中，TAC110可以垂直延伸穿过存储器阵列结构102的整个厚度，即在存储器阵列结构102的正面及背面的两个标称平行的表面之间。例如，TAC 110可以穿过交替导体/介电质堆叠的整个厚度以及存储器阵列结构102的衬底的整个厚度。在一些实施例中，TAC 110可以垂直延伸至交替导体/介电质堆叠的部分厚度以及存储器阵列结构102的衬底的部分厚度。在一个例示中，TAC 110可以穿过交替导体/介电质堆叠的整个厚度以及存储器阵列结构102的衬底的部分厚度。在另一个例示中，TAC 110可以穿过交替导体/介电质堆叠的部分厚度而不会到达衬底。各TAC 110可以包括填充有导体材料的垂直开口，所述导体材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂硅、硅化物或其任何组合。
存储器阵列结构102可以进一步包括一个或多个存储器阵列接触112。存储器阵列接触112可以位于存储器阵列区域内和/或位于存储器阵列区域外，例如存储器阵列结构102的阶梯区域内。存储器阵列接触112可以包括字线接触、位线接触与栅极选择接触。字线接触件可以在阶梯区域中并且电连接到字线，使得各字线接触可以单独寻址相应的字线。位线接触可以通过位线电连接到NAND串，使得每个位线接触可以单独寻址相应的NAND串。栅极选择接触可以电连接到选择栅极。存储器阵列接触112可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。该段落中描述的一些结构为本领域技术人员所能理解，故未在图1中示出。
如图1所示，互连层106可以包括在存储器阵列结构102的正面的第一介电质层114、在外围设备结构104的正面的金属层118，以及在金属层118上的第二介电质层122。如下面进一步描述的，互连层106可以包括第一介电质层114中的多个第一接触件116、第二介电质层122中的多个第二接触件124，以及金属层118中的多个金属图案120。在一些实施例中，互连层106还包括第一介电质层114及第二介电质层122之间的接合界面129。例如，第一介电质层114及第二介电质层122可通过混合键合面对面地连接。混合键合(也被称为“金属/介电质混合键合”)可以是直接接合技术(例如，在不使用中间层，诸如焊料或黏合剂的情况下在表面之间形成接合)，其同时得到金属-金属接合及介电质-介电质接合效果。通过混合键合，可以在第一介电质层114的介电材料及第二介电质层122的介电材料之间形成化学键，并且在第一接触116的导体材料(例如，Cu)与第二接触124的导体材料(例如，Cu)之间可以发生物理相互扩散。
第一介电质层114及第二介电质层122的介电材料可以包括但不限于氧化硅、氮化硅、氮氧化硅、低k介电质或其任何组合。第一接触116及第二接触124可各自包括填充有导体材料的垂直开口(例如，通孔或沟槽)，导体材料包括但不限于W、Co、Cu、Al、硅化物或其任何组合。本文所使用的术语“接触”，可以广泛地包括任何适当类型的互连，诸如中段制程(MEOL)互连及后段制程(BEOL)互连，包括垂直互连通道(例如，通孔)及横向线路(例如互联机路)。
在一些实施例中，金属层118中的金属图案120是基于TAC 110和/或第一接触116及第二接触124的布局来图案化，使得互连层106中可以形成合适的互连结构，以提供用于测试3D存储器设备100中的结构的电连接。金属图案120可以包括但不限于W、Co、Cu、Al、金属硅化物或其任何组合。在金属层118中可以形成介电材料，例如氧化硅、氮化硅、氮氧化硅、低k介电质或其任何组合，以电性隔离金属图案120。可以理解的是，互连层106中的金属层的数量不限于图1中所示范例，而可以是任何合适的数量，以便在存储器阵列结构102及外围设备结构104之间形成合适的电连接。
在一些实施例中，互连层106中的互连结构包括在接合界面129的两侧上的第一接触116及第二接触124。换句话说，互连结构可以穿过接合界面129，其包括电连接的一个或多个第一接触116、第二接触件124及金属层118中的金属图案120。
在一些实施例中，导电衬垫108位于存储器阵列结构102的背面的一个或多个BEOL互连层(未示出)之中或之上。导电衬垫108可通过BEOL互连层中的互连电连接到TAC 110。在一些实施例中，为了减少导电衬垫108引起的应力，导电衬垫108与存储器阵列堆叠109之间在垂直方向上的距离至少约为3μm，诸如至少3μm。举例来说，存储器阵列结构102的衬底与导电衬垫108下方的BEOL互连层的组合厚度可为至少3μm。在一些实施例中，导电衬垫108与存储器阵列堆叠109之间的垂直距离在3μm与10μm之间(例如，3μm、4μm、5μm、6μm、7μm、8μm、9μm、10μm，在由任何上述值定义的下限的任何范围内或任何两个上述值所定义的任何范围内)。导电衬垫108可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。
在3D存储器设备100中可以形成多个电连接以用于测试3D存储器设备100中的结构(以下称为“测试结构”)。在一些实施例中，至少一个导电衬垫108、至少一个TAC 110、至少一个第一接触116、至少一个第二接触124、金属层118中的至少一个金属图案120，以及至少一个存储器阵列接触112(例如，位线接触和/或字线接触)是电连接在一起的，以形成用于测试测试结构的电连接(以下也称为“信号路径”)。
应能理解的是，可能不需要测试存储器阵列结构102中的所有重复结构(例如，NAND串的阵列，各NAND串具有多个存储器单元、多个存储器指、块及面，或者多个位线及字线)。在一些实施例中，可以测试重复结构的一个或多个样本结构以大体反映重复结构的特性。因此，在一些实施例中，仅使用部分的导电衬垫108、TAC 110、存储器阵列接触112以及互连层106中的互连结构，来形成用于测试样本测试结构的电连接。
在一些实施例中，外围设备结构104包括衬底上的外围设备(未示出)。外围设备可以包括用于促进3D存储器设备100的操作的任何合适的数字、模拟和/或混合信号周边电路。例如，外围设备可以包括一个或多个页面缓冲器、译码器(例如，行译码器及列译码器)、驱动器、电荷泵，电流或电压参考，或电路中的任何主动或被动组件(例如，晶体管、二极管、电阻或电容)。在一些实施例中，外围设备是以CMOS技术形成，并且外围设备结构104可以被称为“CMOS结构”或“CMOS芯片”。
如图1所示，外围设备结构104可以包括在外围设备结构104的正面的一个或多个测试电路126，其电连接到金属层118的金属图案120。在一些实施例中，测试电路126电连接到导电衬垫108、TAC 110、存储器阵列接触112以及互连层106中的互连结构。也就是说，测试电路126可以是用于测试3D存储器设备100的测试结构的电连接的一部分。测试电路126可以包括一个或多个外围设备和/或用于测试的专用测试组件。在一些实施例中，测试电路126包括用于测试存储器阵列结构102中的测试结构的存储器阵列结构测试电路以及用于测试互连层106中的互连结构的接触信号路径测试电路。存储器阵列结构测试电路可以包括存储器面测试电路、存储器块测试电路、位线测试电路及字线测试电路。在一些实施例中，测试电路126包括用于测试外围设备结构104中的结构的外围设备结构测试电路，诸如页面缓冲器、译码器等。
图1另示出了用于测试3D存储器设备100的示例性探针卡130。探针卡130可以是电子测试系统(未示出，例如控制器)及“被测组件”(DUT)(例如3D存储器设备100)之间的接口。探针卡130可以包括具有开口(未示出)的印刷电路板(PCB)132，测试时，3D存储器设备100可以插入开口并对接。探针卡130还可以包括多个终端引脚134，配置于提供电子测试系统及PCB 132之间的电连接。探针卡130还可以包括多个探针136，当3D存储器设备100在测试期间对接于探针卡130中时，探针136是与导电衬垫108接触。在一些实施例中，探针136的数量与导电衬垫108的数量相同。在一些实施例中，导电衬垫108的布局与探针卡130的探针136的布置相匹配，在测试时使得每个导电衬垫108可以与相应的探针136接触。在一些实施例中，探针卡130还包括移动结构(未示出)，该移动结构被配置成能够沿垂直方向和/或横向方向移动探针卡130，以将探针136与导电衬垫108对准。
在一些实施例中，当3D存储器设备100对接于探针卡130时，由电子测试系统提供输入测试信号(例如，电压信号或电流信号)至探测卡130以测试3D存储器设备100的测试结构。输入信号可通过第一探针136由3D存储器设备100在第一导电衬垫108处接收。然后，输入信号可通过第一电连接被传输到测试结构，如上详细描述。输出信号(例如，另一电压信号或另一电流信号)可以通过第二电连接从测试结构在第二导电衬垫108处接收，如上详细描述。然后，探针卡130可以通过与第二导电衬垫108接触的第二探针136将输出信号传输到电子测试系统。基于输入信号、输出信号及测试结构，电子测试系统可以确定测试结构的一个或多个特性(例如，电阻或电容)和/或混合键合的质量。
图2是依据本公开内容的一些实施例所示出的示例性3D存储器设备200的俯视图。在一些实施例中，3D存储器设备200与图1中描绘的3D存储器设备100相同。3D存储器设备200可以包括面对面混合键合的外围设备结构202(例如，CMOS芯片)及存储器阵列结构204(例如，包括图2所示的四个存储器面)。
如图2所示，3D存储器设备200可以包括3D存储器设备200的顶面上的多个导电衬垫206，例如在存储器阵列结构204的背面。各导电衬垫206可以与存储器阵列结构204重叠。在图2的例子中，各导电衬垫206可以完全重叠存储器阵列结构204，即在俯视图中位于存储器阵列结构204的边界内。应理解的是，在一些实施例中，一个或多个导电衬垫206部分地与存储器阵列结构204重叠，即部分地在存储器阵列结构204的边界之外。尽管如此，通过重叠导电衬垫206及存储器阵列结构204，可以减小3D存储器设备200的晶粒尺寸。在一些实施例中，各导电衬垫206在顶视图中标称相同，例如在顶视图中具有标称相同的尺寸及标称相同的形状。在一些实施例中，相邻导电衬垫206的间距也标称相同。俯视图中的导电衬垫206的布局可以被设计为与用于测试3D存储器设备200的探针卡的探针的配置匹配。
在一些实施例中，3D存储器设备200还包括各种存储器阵列接触，包括字线接触208及位线接触210。在一些实施例中，为了确保均一的接合并且减少接合界面处的凹陷，可将虚设接触212加到存储器阵列结构204。存储器阵列结构204及外围设备结构202中的虚设接触都可以物理接合，但不能形成电连接。可以理解的是，由于存储器阵列结构204的倒装接合，无法在顶视图中看到存储器阵列接触及虚设接触，因此在图2中以虚线表示。
图3及图4为依据本公开内容的一些实施例所示出的一组接触信号路径的示例性测试结构示意图。除了存储器阵列结构及外围设备结构中的结构之外，测试结构还可以包括存储器阵列结构及外围设备结构之间的互连层中的互连结构。互连结构的特性(例如，电阻和/或电容)可以反映出为了形成3D存储器设备(例如3D存储器设备100及200)所进行的混合键合的质量。在一些实施例中，互连层中的互连结构可以包括用于存储器阵列结构的第一接触(例如，图1中的第一接触116)及用于外围设备结构的第二接触(例如图1中的第二接触124)，第一接触与第二接触通过接合界面彼此接触。以下，将由至少一个第一接触及至少一个第二接触形成的电连接称为“接触信号路径”。接触信号路径的特性(例如，电阻和/或电容)可以反映出混合键合的质量，例如接触对准的准确性及接合表面处的间隙的存在。
当测试接触信号路径的不同特性(例如，电阻或电容)时，互连结构的配置可以不同。而且，由于有时一个接触信号路径的电容或电阻可能相对较小，因此仅测量一个接触信号路径的电容或电阻会导致较大的偏差，从而导致不准确的测试结果。
因此，在一些实施例中，本公开内容提供了一种用于改善测试接触信号路径的准确度的方法。该方法包括提供互连结构以测试多个接触信号路径、获得该多个接触信号路径的测试值，以及平均该多个接触信号路径的测试值。平均值可以被认为是一接触信号路径的测试结果。例如，当一组接触信号路径包括n个接触信号路径并且整组接触信号路径的电阻是R时，一接触信号路径的电阻因此是R/n，其中n是正整数。
当测试接触信号路径的电阻或电容时，互连结构的配置可能不同。在一些实施例中，为了测试接触信号路径的电阻，形成接触信号路径的第一接触及第二接触串联连接。换句话说，接触信号路径的互连结构可以具有蛇形结构，例如，如图3所示。图3例示出串联连接的四个接触信号路径302、304、306及308。接触信号路径之间的连接可以由接触之上和/或之下的金属层中的金属图案(在图3中标为粗实线)形成，如图1中的金属层118中的金属图案120。应该理解，尽管在图3中未示出，如图1所示，该组接触信号路径302、304、306及308可串联电连接至导电衬垫、TAC、金属图案及存储器阵列接触以形成用于测试的完整电连接。在一些实施例中，当测量一组接触信号路径302、304、306及308的电阻时，探针卡的两个探针可以分别接触对应于接触信号路径302及接触信号路径308的两个导电衬垫(在图3中标记为箭头)。
在一些实施例中，提供了一种用于测试接触信号路径的电容的方法。接触信号路径的互连结构可以具有梳状结构(例如，如图4所示)，使得各半的接触信号路径并联连接。例如，奇数编号的接触信号路径可以并联连接，而偶数编号的接触信号路径并联连接。根据互连结构中每个接触信号路径的位置，接触信号路径从互连结构的一端顺序地编号到互连结构的另一端。具体地，假设互连结构包括n个接触信号路径，则将n个接触信号路径顺序编号为第一接触信号路径、第二接触信号路径，直到第n个接触信号路径。
图4示出了梳状配置中的四个接触信号路径402、404、406及408。第一接触信号路径402及第三接触信号路径406可以并联连接，且第二接触信号路径404及第四接触信号路径408可以并联连接。接触信号路径402及406之间的连接以及接触信号路径404及408之间的连接可以由接触上方和/或下方的金属层中的金属图案(在图4中标为粗实线)构成，如图1中的金属层118中的金属图案120。当测量一组接触信号路径402、404、406及408的电容时，探针卡的两个探针可以分别接触对应于接触信号路径402及接触信号路径408的两个导电衬垫(标记为图4中的箭头)。
图5是依据本公开内容的一些实施例所示出的用于形成3D存储器设备的示例性方法500的流程图。第7A-7J图是依据本公开内容的一些实施例所示出的用于形成3D存储器设备的示例性制造方法。图5及第7A-7J图的3D存储器设备的例子是图1及图2中描绘的3D存储器设备100及200。应当理解，方法500中所示的步骤并非全面详尽，在任何所示步骤前、后或之间，也可以执行其他步骤。
如图5所示，方法500从步骤502开始，其中形成存储器阵列结构。如第7A图所示，存储器阵列堆叠109可以形成在衬底702的正面上。在存储器阵列结构102的正面可以形成存储器阵列接触112(例如，字线接触、位线接触及选择栅极接触)。为了便于说明，存储器阵列结构102在第7A-7J图中被颠倒示出，使得存储器阵列结构102的背面在正面之上。然而，应该理解的是，在制造过程中，存储器阵列结构102可以翻转使得衬底702的背面在制造过程变成存储器阵列结构102的底面。在一些实施例中，存储器阵列堆叠109由多道制造工艺形成，包括但不限于介电质层的薄膜沉积、通道孔及狭缝的蚀刻、存储器膜在信道孔中的薄膜沉积，以与栅极及字线置换。关于存储器阵列接触112，可以利用干/湿蚀刻制程对通过介电质层的垂直开口进行图案化及蚀刻，然后沉积导体材料及对多出的导体材料进行化学机械研磨(CMP)。
方法500继续到步骤504，如图5所示，其中形成一个或多个TAC，各TAC垂直延伸通过存储器阵列堆叠。如第7B图所示，TAC 110形成在存储器阵列结构102中，其中各TAC 110垂直延伸穿过存储器阵列堆叠109的整个厚度。在一些实施例中，形成TAC 110的制造方法包括利用干/湿蚀刻法形成穿过存储器阵列堆叠109的垂直开口，接着用导体材料及用于隔离目的的其他材料(例如介电材料)填充开口。TAC 110可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。TAC 110的开口可以使用原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)、电镀、任何其他合适的方法或其任何组合来填充。
方法500继续进行到步骤506，如图5所示，其中在存储器阵列结构的正面形成第一介电质层。如第7C图所示，第一介电质层114形成在存储器阵列结构102的正面。第一介电质层114可以利用一个或多个薄膜沉积方法形成，例如ALD、CVD、PVD或其任何组合。第一介电质层114可以包括介电材料，包括但不限于氧化硅、氮化硅、低k介电质或其任何组合。
方法500继续进行到步骤508，如图5所示，其中在第一介电质层中形成多个第一接触。如第7D图所示，第一接触116形成在第一介电质层114中。至少一些第一接触116可以与TAC 110接触以形成与TAC 110的电连接。至少一些第一接触116可以与存储器阵列接触112接触，形成与存储器阵列接触112的电连接。在一些实施例中，形成第一接触116的制造方法包括利用干/湿蚀刻法形成穿过第一介电质层114的垂直开口，随后用导体材料填充开口。第一接触116可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第一接触116的开口可以使用ALD、CVD、PVD、电镀、任何其它合适的方法或其任何组合来填充。
方法500继续进行到步骤510，如图5所示，其中从存储器阵列结构的背面形成贯穿硅接触(例如，贯穿硅通孔(TSV))。如第7E图所示，可以从存储器阵列结构102的背面(例如，衬底702的背面)穿过衬底702形成贯穿硅通孔(TSV)704。各TSV 704可以与相应的TAC 110接触以形成TSV 704及TAC 110之间的电连接。在一些实施例中，在形成TSV 704之前，使用例如研磨、湿蚀刻、干蚀刻、CMP或其任何组合，先将衬底702从其背面薄化。TSV 704可以通过具有全厚度的衬底或薄化的衬底来形成。在一些实施例中，形成TSV的制造方法包括利用干/湿蚀刻法形成穿过衬底702的垂直开口(不管衬底702是否已被薄化)，随后用导体材料填充开口。TSV 704可以包括导体材料及用于隔离目的的其他材料(例如，介电材料)。导体材料可以包括但不限于W、Co、Cu、Al、硅化物或其任何组合。TSV 704的开口可以使用ALD、CVD、PVD、电镀、任何其它合适的方法或其任何组合来填充。
在一些实施例中，TAC 110垂直延伸穿过存储器阵列堆叠109的整个厚度的一部分。也就是说，TAC 110不能到达衬底702，并且TSV 704可以进一步垂直延伸到存储器阵列堆叠109中以接触存储器阵列堆叠109中的TAC 110。在一些实施例中，TAC 110不仅垂直延伸穿过存储器阵列堆叠109的整个厚度，而且还延伸到衬底702中。因此，TSV 704可以接触衬底702中的TAC 110。在一些实施例中，TAC 110垂直延伸穿过存储器阵列堆叠109的整个厚度以及衬底702的整个厚度。因此，可以省略TSV 704。
方法500继续进行到步骤512，如图5所示，其中在存储器阵列结构的背面形成多个导电衬垫。如第7F图所示，可以在存储器阵列结构102的背面以及TSV 704上方形成导电衬垫128。导电衬垫128可以电连接到TSV 704、TAC 110、第一接触116及存储器阵列接触112。在一些实施例中，一个或多个BEOL互连层形成在衬底702的背面上，且导电衬垫128形成在BEOL互连层上。在一些实施例中，导电衬垫128是BOEL互连层的一部分。在一些实施例中，形成导电衬垫128的制造方法包括形成一个或多个介电质层以及利用干/湿蚀刻法形成穿过介电质层的垂直开口，随后用导体材料填充开口。导电衬垫128可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。导电衬垫128的开口可以使用ALD、CVD、PVD、电镀、任何其他合适的方法或其任何组合来填充。
方法500继续进行到步骤514，如图5所示，其中形成外围设备结构(例如，CMOS结构)。应该理解的是，执行步骤502-512及执行步骤514-520的顺序不受限制。在一些实施例中，步骤502-512及步骤514-520可以并行。如第7A图所示，测试电路126形成在外围设备结构104的正面。测试电路126可以包括晶体管及由标准CMOS制程形成的晶体管的局部互连。一个或多个外围设备(未示出)也可以通过标准CMOS制程在外围设备结构104中形成。
方法500继续进行到步骤516，如图5所示，其中在外围设备结构的正面形成金属层。如第7G图所示，包括金属图案120的金属层118形成在外围设备结构104的正面。在一些实施例中，金属图案120可与测试电路126和/或外围设备结构104中的外围设备接触。在一些实施例中，形成金属层118的制造方法包括形成介电质层并且利用光学微影对介电质层中的金属图案120的开口(例如，通孔及沟槽)进行图案化。使用ALD、CVD、PVD、电镀、任何其他合适的方法或其任何组合，开口可以用包括但不限于W、Co、Cu、Al、硅化物或其任何组合的导体材料填充。
方法500继续进行到步骤518，如图5所示，其中在金属层上形成第二介电质层。如第7I图所示，第二介电质层122形成在金属层118上。第二介电质层122可以利用一种或多种薄膜沉积法形成，例如ALD、CVD、PVD或其任何组合。第二介电质层122可以包括介电材料，包括但不限于，氧化硅、氮化硅、低k介电质或其任何组合。
方法500继续进行到步骤520，如图5所示，其中在第二介电质层中形成多个第二接触。如第7I图所示，第二接触124形成在第二介电质层122中。至少一些第二接触124可以与金属图案120接触以形成与金属图案120及测试电路126的电连接。在一些实施例中，形成第二接触124的制造方法包括利用干/湿蚀刻法形成穿过第二介电质层122的垂直开口，接着用导体材料填充开口。第二接触124可以包括导体材料，包括但不限于W、Co、Cu、Al、硅化物或其任何组合。第二接触124的开口可以使用ALD、CVD、PVD、电镀、任何其他合适的方法或其任何组合来填充。
方法500继续进行到步骤522，如图5所示，其中第一介电质层及第二介电质层面对面地连接，使得存储器阵列结构在外围设备结构之上。第一及第二介电质层的结合可以通过混合键合进行。第一接触可以在接合界面与第二接触相接触。如第7J图所示，存储器阵列结构102可被翻转，使得第一介电质层114及第二介电质层122面对面放置。在混合键合之后，存储器阵列结构102在外围设备结构104上方。如此，第一接触116及第二接触124可以在接合界面129处彼此接触。至少部分的导电衬垫128、TSV 704、TAC 110、存储器阵列接触112、第一接触116、第二接触124、金属图案120及测试电路126可以形成用于测试3D存储器设备的测试结构的电连接。
图6是依据本公开内容的一些实施例所示出的用于测试3D存储器设备的示例性方法600的流程图。图6的3D存储器设备的例子是图1及图2中描绘的3D存储器设备100及200。应当理解，方法600中所示的步骤并非全面详尽，在任何所示步骤前、后或之间，也可以执行其他步骤。
如图6所示，方法600从步骤602开始，其中接收用于测试3D存储器设备中的测试结构的输入测试信号。在一些实施例中，测试结构包括存储器阵列结构中电连接到至少一个存储器阵列接触(例如，字线接触、位线接触或选择栅极接触)的任何结构。例如，测试结构可以包括一个或多个NAND串、一个或多个存储器指、一个或多个存储器块、一个或多个存储器面、一个或多个位线、一个或多个字线以及一个或多个栅极选择线。在一些实施例中，测试结构包括其中形成接合界面的互连层中的任何互连结构。测试结构可以包括一个或多个接触信号路径，各接触信号路径包括用于存储器阵列结构的第一接触及用于外围设备结构的第二接触。在一些实施例中，测试结构包括外围设备结构中的任何外围设备，其与外围设备结构中的部分测试电路电连接。
输入测试信号可以由连接到探针卡的电子测试系统根据测试结构和/或要测试的特性产生。输入测试信号可以是直流电压信号、交流电压信号或电流信号。输入测试信号可以通过与第一导电衬垫接触的相应探针施加到3D存储器设备的第一导电衬垫。第一导电衬垫可以根据测试结构来确定。至少部分的第一导电衬垫可以位于3D存储器设备的顶面上。
方法600继续进行到步骤604，如图6所示，其中输入测试信号通过第一导电衬垫及第一电连接传输到测试结构。第一电连接可以包括第一TAC(及在一些实施例中的第一TSV)以及第一互连结构(例如，包括用于存储器阵列结构的一个或多个第一接触、用于外围设备结构的一个或多个第二接触，及一个或多个金属图案)。在一些实施例中，第一电连接还可以包括存储器阵列接触(例如，位线接触或字线接触)和/或测试电路。
方法600继续进行到步骤606，如图6所示，其中来自测试结构的输出测试信号被探针卡的另一个探针通过第二导电衬垫及第二电连接接收。第二电连接可以包括第二TAC(及在一些实施例中的第二TSV)以及第二互连结构(例如，包括用于存储器阵列结构的一个或多个第一接触、用于外围设备结构的一个或多个第二接触，及一个或多个金属图案)。在一些实施例中，第二电连接还可以包括存储器阵列接触(例如，位线接触或字线接触)和/或测试电路。
输出测试信号可以是直流电压信号、交流电压信号或电流信号。输出测试信号可以被传输到3D存储器设备的第二导电衬垫并且由接触第二导电衬垫的相应探针获取。第二导电衬垫可以根据测试结构来确定。至少部分的第二导电衬垫可以在3D存储器设备的顶面上。
方法600继续进行到步骤608，如图6所示，其中根据输入测试信号、输出测试信号及测试结构来确定测试结构的特性。该特性可以包括测试结构的电阻或电容，并且其值可以由电子测试系统计算。
在一些实施例中，可以同时测试相同测试结构的各种特性和/或各种测试结构的相同特性，以提高测试效率。一旦3D存储器设备对接到探针卡中，多个探针可以接触3D存储器设备的多个导电衬垫以同时执行并行测试。
此外，由于存储器阵列结构可以包括重复结构(例如，NAND串阵列，各NAND串具有多个存储器单元、多个存储器指、块及面，或多个位线及字线)。通过设计金属层中的金属图案布局，重复结构的一个或多个样本结构可以被探针卡并行地测试。例如，探针卡可以用于测试不同存储器块、同一存储器块中的不同位线和/或字线，以及不同位置中与字线对应的位线。
根据本公开内容的各种实施例提供了具有用于测试3D存储器设备的结构的3D存储器设备。本文公开的3D存储器设备可以包括具有互连结构的互连层，该互连结构在堆叠的外围设备结构(例如，CMOS芯片)及存储器阵列结构(例如，存储器阵列芯片)的正面之间并且接触存储器阵列结构的TAC。本文所揭示的3D存储器设备可进一步包括位于用于探针卡的存储器阵列结构的背面的导电衬垫，使得3D存储器设备的不同结构的各种特性以及形成3D存储器的混合键合过程的质量，可以利用具有真实组件密度的探针卡进行测试。因此，本文公开的3D存储器设备可以实现通过外围设备结构及存储器阵列结构的混合键合形成的3D存储器设备的特性的可测试性及一致性，由此减少整个制程开发时间并提升制造良率。
在一些实施例中，存储器设备包括存储器阵列结构、在存储器阵列结构的正面的第一介电质层、在第一介电质层中的多个第一接触、在存储器阵列的背面的多个导电衬垫结构、CMOS结构、在CMOS结构的正面包括多个金属图案的金属层、在金属层上的第二介电质层以及在第二介电质层中的多个第二接触。存储器阵列结构包括存储器阵列堆叠、垂直延伸穿过至少部分存储器阵列堆叠的TAC以及一个或多个存储器阵列接触。第一介电质层及第二介电质层面对面地连接，使得存储器阵列结构在CMOS结构之上，并且由至少多个导电衬垫、TAC、多个第一接触、多个第二接触、金属层中的多个金属图案以及一个或多个存储器阵列接触形成一个或多个电连接。
在一些实施例中，3D存储器设备包括存储器阵列结构、外围设备结构以及与存储器阵列结构的正面及外围设备结构的正面接触的互连层，以及位于存储器阵列结构的背面并与存储器阵列结构重叠的导电衬垫。存储器阵列结构包括存储器阵列堆叠、垂直延伸穿过至少部分存储器阵列堆叠的TAC以及存储器阵列接触。外围设备结构包括测试电路。互连层包括互连结构。导电衬垫、TAC、互连结构，以及测试电路及存储器阵列接触中的至少一个是电连接在一起。
在一些实施例中，公开了一种形成存储器设备的方法。先形成包括存储器阵列堆叠及一个或多个存储器阵列接触的存储器阵列结构。再形成垂直延伸通过至少部分存储器阵列结构的存储器阵列堆叠的TAC。在存储器阵列结构的正面形成第一介电质层。在第一介电质层中形成多个第一接触件。在存储器阵列结构的背面形成多个导电衬垫。形成CMOS结构。在CMOS结构的正面形成包括多个金属图案的金属层。在金属层上形成第二介电质层。在第二介电质层中形成多个第二接触。第一介电质层及第二介电质层面对面地连接，使得存储器阵列结构在CMOS结构之上，并且由至少多个导电衬垫、TAC、多个第一接触、多个第二接触、金属层中的多个金属图案以及一个或多个存储器阵列接触形成一个或多个电连接。
在一些实施例中，公开了一种用于测试存储器设备的方法。该存储器设备包括存储器阵列结构、在存储器阵列结构的正面的第一介电质层、在第一介电质层中的多个第一接触、在存储器阵列结构的背面的多个导电衬垫、CMOS结构、在CMOS结构的正面包括多个金属图案的金属层、在金属层上的第二介电质层以及在第二介电质层中的多个第二接触。存储器阵列结构包括存储器阵列堆叠、垂直延伸穿过至少部分存储器阵列堆叠的TAC，以及一个或多个存储器阵列接触。接收用于测试存储器设备中的测试结构的输入信号。输入信号通过第一探针以及第一电连接传输到测试结构，所述第一电连接包括多个导电衬垫中的一个、多个TAC中的一个、多个第一接触中的一个、多个第二接触中的一个、金属层中的多个金属图案中的一个、以及一个或多个存储器阵列接触中的至少一个存储器阵列接触。通过第二探针及第二电连接从测试结构接收输出信号，该第二电连接包括多个导电衬垫中的一个、多个TAC中的一个、多个第一接触中的一个、多个第二接触中的一个、金属层中的多个金属图案中的一个、以及一个或多个存储器阵列接触中的至少一个存储器阵列接触。基于输入信号、输出信号及测试结构来确定存储器设备中的测试结构的特性。
在一些实施例中，公开了一种用于测试3D存储器设备的方法。通过探针卡的第一探针将输入信号施加到存储器设备的第一导电衬垫。第一导电衬垫的至少一部分位于存储器设备的顶面上。通过至少第一导电衬垫、存储器设备的第一TAC、穿过存储器设备的接合界面的第一互连结构，以及存储器设备的存储器阵列接触及测试电路中的至少一个，输入信号被传输到存储器设备的测试结构。通过穿过接合界面的至少一个第二互连结构、存储器设备的第二TAC，以及存储器阵列接触及测试电路中的至少一个，从测试结构接收输出信号。通过探针卡的第二探针从存储器设备的第二导电衬垫接收输出信号。第二导电衬垫的至少一部分位于存储器设备的顶面上。根据输入信号及输出信号确定测试结构的特性。
以上对具体实施例的描述将充分揭示本公开内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整和/或修改于各种应用，而无需过度实验与背离本公开内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本公开的实施例的均等意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。
本公开内容的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中被任意的定义，在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本公开的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本公开内容及所附权利要求范围。
本公开的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求及其等同物来限定。

Claims (31)

1.一种存储器设备，包括：
存储器阵列结构，包括：
存储器阵列堆叠；
贯穿阵列接触(TAC)，其垂直延伸穿过所述存储器阵列堆叠的至少一部分；以及
一个或多个存储器阵列接触；
第一介电质层，位于所述存储器阵列结构的正面；
多个第一接触，位于所述第一介电质层中；
多个导电衬垫，位于所述存储器阵列结构的背面；
互补金属氧化物半导体(CMOS)结构；
金属层，位于所述CMOS结构的正面，所述金属层包括多个金属图案；
第二介电质层，位于所述金属层上；以及
多个第二接触，位于所述第二介电质层中；
其中，所述第一介电质层和所述第二介电质层是面对面地连接的，使得所述存储器阵列结构在所述CMOS结构上方，并且至少通过所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、在所述金属层中的所述多个金属图案、以及所述一个或多个存储器阵列接触中的至少一个存储器阵列接触来形成一个或多个电连接。
2.根据权利要求1所述的存储器设备，其中，所述多个第一接触中的至少一个第一接触和所述多个第二接触中的至少一个第二接触形成接触信号路径。
3.根据权利要求2所述的存储器设备，其中，所述一个或多个存储器阵列接触包括字线接触和位线接触中的至少一者。
4.根据权利要求3所述的存储器设备，其中，所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、在所述金属层中的所述多个金属图案、以及所述字线是电连接的，以形成所述一个或多个电连接中的第一电连接，以测试多个接触信号路径。
5.根据权利要求3所述的存储器设备，其中，所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、在所述金属层中的所述多个金属图案、以及所述位线是电连接的，以形成所述一个或多个电连接中的第二电连接，以测试多个接触信号路径。
6.根据权利要求4或5所述的存储器设备，其中，所述多个接触信号路径是串联地连接的。
7.根据权利要求4或5所述的存储器设备，其中，所述多个接触信号路径中的至少一些接触信号路径是并联地连接的。
8.根据权利要求7所述的存储器设备，其中，所述多个接触信号路径的至少一半是并联地连接的。
9.根据权利要求1至8中的任何一个权利要求所述的存储器设备，其中，所述CMOS结构包括：电连接到所述金属层的测试电路。
10.根据权利要求9所述的存储器设备，其中，所述测试电路包括存储器阵列结构测试电路和接触信号路径测试电路中的至少一者。
11.根据权利要求10所述的存储器设备，其中，所述存储器阵列结构测试电路包括以下各项中的至少一项：存储器面测试电路、存储器块测试电路、位线测试电路、以及字线测试电路。
12.根据权利要求1至11中的任何一个权利要求所述的存储器设备，其中，所述存储器阵列结构还包括第三接触，其中，所述多个导电衬垫中的至少一个导电衬垫是通过所述第三接触电连接到所述TAC的。
13.一种用于形成存储器设备的方法，包括：
形成存储器阵列结构，所述存储器阵列结构包括存储器阵列堆叠和一个或多个存储器阵列接触；
形成贯穿阵列接触(TAC)，所述TAC垂直延伸穿过所述存储器阵列结构中的所述存储器阵列堆叠的至少一部分；
在所述存储器阵列结构的正面形成第一介电质层；
在所述第一介电质层中形成多个第一接触；
在所述存储器阵列结构的背面形成多个导电衬垫；
形成互补金属氧化物半导体(CMOS)结构；
在所述CMOS结构的正面形成金属层，所述金属层包括多个金属图案；
在所述金属层上形成第二介电质层；
在所述第二介电质层中形成多个第二接触；以及
将所述第一介电质层和所述第二介电质层面对面地连接，使得所述存储器阵列结构在所述CMOS结构上方，并且至少通过所述多个导电衬垫、所述TAC、所述多个第一接触、所述多个第二接触、在所述金属层中的所述多个金属图案、以及所述一个或多个存储器阵列接触中的至少一个存储器阵列接触来形成一个或多个电连接。
14.根据权利要求13所述的方法，还包括：在所述CMOS结构的正面形成金属层之前，形成测试电路，其中，所述金属层是电连接到所述测试电路的。
15.根据权利要求13或14所述的方法，还包括在所述存储器阵列结构的背面形成多个导电衬垫之前，从所述存储器阵列结构的背面形成第三接触，其中：
所述多个导电衬垫中的至少一个导电衬垫是通过所述第三接触电连接到所述TAC的；以及
所述多个导电衬垫中的所述至少一个导电衬垫是在所述第三接触上方形成的。
16.一种用于测试存储器设备的方法，所述存储器设备包括：
存储器阵列结构，其包括多个贯穿阵列接触(TAC)和一个或多个存储器阵列接触，每个TAC垂直延伸穿过所述存储器阵列结构的至少一部分；
第一介电质层，位于所述存储器阵列结构的正面；
多个第一接触，位于所述第一介电质层中；
多个导电衬垫，位于所述存储器阵列结构的背面；
互补金属氧化物半导体(CMOS)结构；
金属层，位于所述CMOS结构的正面，所述金属层包括多个金属图案；
第二介电质层，位于所述金属层上；以及
多个第二接触，位于所述第二介电质层中；
所述方法包括：
接收用于对所述存储器设备中的测试结构进行测试的输入信号；
将所述输入信号通过第一探针和第一电连接来发送给所述测试结构，所述第一电连接包括所述多个导电衬垫中的一个导电衬垫、所述多个TAC中的一个TAC、所述多个第一接触中的一个第一接触、所述多个第二接触中的一个第二接触、在所述金属层中的所述多个金属图案中的一个金属图案、以及所述一个或多个存储器阵列接触中的至少一个存储器阵列接触；
通过第二探针和第二电连接来从所述测试结构接收输出信号，所述第二电连接包括所述多个导电衬垫中的一个导电衬垫、所述多个TAC中的一个TAC、所述多个第一接触中的一个第一接触、所述多个第二接触中的一个第二接触、在所述金属层中的所述多个金属图案中的一个金属图案、以及所述一个或多个存储器阵列接触中的至少一个存储器阵列接触；以及
基于所述输入信号、所述输出信号和所述测试结构，来确定在所述存储器设备中的所述测试结构的特性。
17.根据权利要求16所述的方法，其中，所述测试结构包括以下各项中的至少一项：(i)接触信号路径，其包括所述多个第一接触中的至少一个第一接触和所述多个第二接触中的至少一个第二接触，以及(ii)所述存储器阵列结构中的结构。
18.一种三维(3D)存储器设备，包括：
存储器阵列结构，包括：
存储器阵列堆叠；
第一贯穿阵列接触(TAC)，其垂直延伸穿过所述存储器阵列堆叠的至少一部分；以及
存储器阵列接触；
外围设备结构，包括测试电路；
互连层，其与所述存储器阵列结构的正面和所述外围设备结构的正面相接触，所述互连层包括互连结构；以及
第一导电衬垫，其位于所述存储器阵列结构的背面，并且与所述存储器阵列结构重叠；
其中，所述第一导电衬垫、所述第一TAC、所述互连结构、以及所述测试电路和所述存储器阵列接触中的至少一者是电连接的。
19.根据权利要求18所述的存储器设备，还包括：
第二导电衬垫，其位于所述存储器阵列结构的所述背面，并且与所述存储器阵列结构重叠；以及
第二TAC，其垂直延伸穿过所述存储器阵列堆叠的至少一部分，
其中，所述第一导电衬垫和所述第二导电衬垫是通过所述第一TAC、所述第二TAC、所述互连结构、以及所述测试电路和所述存储器阵列接触中的所述至少一者来进行电连接的。
20.根据权利要求19所述的存储器设备，其中，所述第一导电衬垫和所述第二导电衬垫是通过所述第一TAC、所述第二TAC、所述互连结构和所述存储器阵列接触来进行电连接的。
21.根据权利要求19所述的存储器设备，其中，所述第一导电衬垫和所述第二导电衬垫是通过所述第一TAC、所述第二TAC、所述互连结构和所述测试电路来进行电连接的。
22.根据权利要求19所述的存储器设备，其中，所述第一导电衬垫和所述第二导电衬垫是通过所述第一TAC、所述第二TAC、所述互连结构、和所述存储器阵列接触、和所述测试电路来进行电连接的。
23.根据权利要求18至22中的任何一个权利要求所述的存储器设备，其中，在所述第一导电衬垫和所述存储器阵列堆叠之间在垂直方向上的距离至少约为3μm。
24.根据权利要求18至23中的任何一个权利要求所述的存储器设备，其中，所述互连层包括混合键合界面。
25.根据权利要求18至24中的任何一个权利要求所述的存储器设备，其中，所述第一导电衬垫和所述第二导电衬垫具有标称相同的大小和标称相同的形状。
26.根据权利要求18至25中的任何一个权利要求所述的存储器设备，其中，所述存储器阵列接触包括以下各项中的至少一项：字线接触、位线接触、和选择栅接触。
27.一种用于测试三维(3D)存储器设备的方法，包括：
通过探针卡的第一探针来将输入信号施加给所述存储器设备的第一导电衬垫，其中，所述第一导电衬垫的至少一部分位于所述存储器设备的顶面上；
至少凭借所述第一导电衬垫、所述存储器设备的第一贯穿阵列接触(TAC)、穿过所述存储器设备的键合界面的第一互连结构、以及存储器阵列接触和测试电路中的至少一者，来将所述输入信号发送给所述存储器设备的测试结构；
至少凭借穿过所述键合界面的第二互连结构、所述存储器设备的第二TAC、以及所述存储器阵列接触和所述测试电路中的所述至少一者，来从所述测试结构接收输出信号；
通过所述探针卡的第二探针来测量来自所述存储器设备的第二导电衬垫的所述输出信号，其中，所述第二导电衬垫的至少一部分位于所述存储器设备的所述顶面上；以及
基于所述输入信号和所述输出信号来确定所述测试结构的特性。
28.根据权利要求27所述的方法，其中，所述测试结构的所述特性包括互连结构的电阻。
29.根据权利要求27所述的方法，其中，所述测试结构的所述特性包括互连结构的电容。
30.根据权利要求27所述的方法，其中，所述测试结构的所述特性包括电连接到所述测试电路的外围设备的特性。
31.根据权利要求27所述的方法，其中，所述测试结构的所述特性包括电连接到所述存储器阵列接触的存储器结构的特性。
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