CN103377961A - 三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法 - Google Patents

Abstract

本发明公开一种三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法，该测试方法包括提供第一晶圆，设有存储器阵列及第一切割道区，第一切割道区交错设置以分隔存储器阵列；设置第一测试垫于第一切割道区上，且电性连接该存储器阵列中的第一接点；提供一第二晶圆，设有感应放大器装置及第二切割道区，第二切割道区交错设置以分隔感应放大器装置；设置第二测试垫于第二切割道区上，且电性连接感应放大器装置中的第二接点；通过第一及第二测试垫，分别对三维堆叠的随机存取存储器的存储器阵列与感应放大器装置进行测试。本发明可以探针直接测量的方式完成晶圆级的电性测量。

Description

三维堆叠的随机存取存储器的测试与制造方法以及晶圆的测试方法

技术领域

本发明涉及晶圆的测试与制造方法，尤其涉及三维堆叠的随机存取存储器晶圆的测试与制造方法。

背景技术

传统的随机存取存储器如图1所示。其中包括存储器阵列11，列解码器18，字驱动器20，行解码器22，数据线控制电路24，以及感测放大器26整合于一单芯片10上。存储器阵列11由存储器单元12，字线14以及位线16组成。在随机存取存储器的测试阶段，多个测试垫被安排于随机存取存储器的输入/输出端，其中测试垫P_test形成于列解码器18的输入端以及行解码器22的输入端；测试垫P_data形成于感测放大器26的输出端。测试信号被输入测试垫P_test以测试随机存取存储器的逻辑功能，并通过测试垫P_data检测感测放大器26输出，以验证随机存取存储器的功能是否正确。

然而，传统的随机存取存储器测试方式无法针对各个电路部件独立进行测试(例如，单独测试存储器阵列11的功能，或单独测试感测放大器26的功能)，使得在产品合格率上具有相当大的改善空间；而测试垫P_test与P_data更会占用单芯片10的表面积，降低随机存取存储器的表面积利用率。因此，需要一种更有效率的测试方法，让随机存取存储器中各个电路部件能独立进行测试，同时又能有效减少表面积。

发明内容

有鉴于此，本发明提出一种三维堆叠的随机存取存储器的测试方法，包括提供一第一晶圆，该第一晶圆上设有多个存储器阵列及多个第一切割道区，该等第一切割道区交错设置以分隔所述多个存储器阵列；设置多个第一测试垫于该等第一切割道区上，且电性连接该存储器阵列中的第一接点；提供一第二晶圆，该第二晶圆上设有多个感应放大器装置及多个第二切割道区，该等第二切割道区交错设置以分隔所述多个感应放大器装置；设置多个第二测试垫于所述多个第二切割道区上，且电性连接所述多个感应放大器装置中的第二接点；以及通过所述多个第一及第二测试垫，分别对该随机存取存储器的所述多个存储器阵列与所述多个感应放大器装置进行测试。

本发明更提出一种三维堆叠的随机存取存储器的制造方法，包括于一第一晶圆上形成多个存储器阵列及多个第一切割道区，其中所述多个存储器阵列包括多个第一直通硅晶穿孔，电性连接所述多个存储器阵列中的多个第一接点，所述多个第一切割道区交错设置以分隔所述多个存储器阵列；形成多个第一测试垫于所述多个第一切割道区上，且电性连接该存储器阵列中的所述多个第一接点；于一第二晶圆上形成多个感应放大器装置及多个第二切割道区，其中所述多个感应放大器装置包括多个第二直通硅晶穿孔，电性连接所述多个感应放大器装置中的多个第二接点，且所述多个第二切割道区交错设置以分隔所述多个感应放大器装置；形成多个第二测试垫于所述多个第二切割道区上，且电性连接所述多个感应放大器装置中的所述多个第二接点；以及通过所述多个第一及第二测试垫，分别对该三维堆叠的随机存取存储器的所述多个存储器阵列与所述多个感应放大器装置进行测试；沿所述多个第一及第二切割道区切割该第一及第二晶圆，使所述多个存储器阵列成为多个第一裸片，且使所述多个感应放大器装置成为多个第二裸片；以及将所述多个第二裸片之一与至少一个所述多个第一裸片堆叠，并通过所述多个第一及/或第二直通硅晶穿孔构成部分所述多个第一接点与部分所述多个第二接点的电性连接。

本发明另提出一种晶圆测试方法，包括提供一晶圆，该晶圆上设有多个电路部分及多个切割道区，所述多个切割道区交错设置以分隔所述多个电路部分；设置多个测试垫于所述多个切割道区上，且电性连接所述多个电路部分中的预定测试点；以及通过所述多个测试垫对所述多个电路部分进行测试。

本发明提供了一种三维堆叠的随机存取存储器测试以及制造方法。本发明将测试裸片电性的测试垫设计在切割道上，当依测试的需求与目的完成测试后，在封装阶段可切除；不仅节省芯片尺寸，更可以探针直接测量的方式完成晶圆级(wafer level)电性测量。应用此设计也将有助于未来应用直通硅晶穿孔技术做为芯片堆叠封装时，根据分别的测试结果结合已知的正常裸片，使工艺更加方便与弹性。

附图说明

本发明所揭示的说明书内容可搭配以下附图阅读以使更容易理解。须注意的是附图的部分特征并未根据业界的实际产品比例所规划。事实上，这些特征的长宽比例都可以任意增减，并不影响发明的本质。本发明中相同的特征皆以相同的标号表示。

图1为传统的随机存取存储器的示意图；

图2为本发明所揭示的一实施例中，测试以及制造三维堆叠的随机存取存储器的流程图；

图3为晶圆的部分区域平面图；

图4A为本发明一实施例中，裸片100上形成电路部分以及直通硅晶穿孔V₀的平面图；

图4B为根据图4A的实施例进行步骤S2后的平面图；

图5为本发明另一实施例中，一晶圆进行步骤S2后的平面图；

图6为本发明的一实施例中，三维堆叠的随机存取存储器的示意图；

图7为本发明的另一实施例中，三维堆叠的随机存取存储器的示意图；

图8为本发明的另一实施例中，三维堆叠的随机存取存储器的示意图；

上述附图中的附图标记说明如下：

10～单芯片；

11～存储器阵列；

12～存储器单元；

14～字线；

16～位线；

18～列解码器；

20～字驱动器；

22～行解码器；

24～数据线控制电路；

26～感测放大器；

60～连接导体；

100～裸片；

200～裸片；

300～裸片；

50～随机存取存储器；

AA’～线段；

BL₁-BL_M～位线；

C₁₁-C_MN～存储器单元；

DLC～数据线控制电路；

I₁-I_M～输入端；

I_1a-I_Ma～输入端；

I_1b-I_Mb～输入端；

O₁-O_M～输入端；

P_test～测试垫；

P_data～测试垫；

P_W1-P_WN～测试垫；

P_B1-P_BM～测试垫；

S1-S5～步骤；

SA₁-SA_M～感测放大器；

SL～切割道；

V₀～直通硅晶穿孔；

V₁-V_M～直通硅晶穿孔；

V_1a-V_Ma～直通硅晶穿孔；

V_1b-V_Mb～直通硅晶穿孔；

WL₁-WL_N～字线；

WLD～字线驱动器

具体实施方式

以下将揭示本发明中三维堆叠的随机存取存储器的测试以及制造方法。图2为本发明所揭示的一实施例中，测试以及制造三维堆叠的随机存取存储器的流程图。首先进行步骤S1，提供一晶圆，晶圆的部分区域平面图如图3所示，包括多个裸片100以及多个切割道SL交错设置，以分隔出各个裸片100。

于裸片100形成电路部分以及直通硅晶穿孔(Through Silicon Via)V₀。电路部分可以是三维堆叠的随机存取存储器的部分电路结构，例如存储器阵列(memory cell array)、感应放大器装置(sense amplifier)等，包括多个输出/入端。本发明中三维堆叠的随机存取存储器为通过不同工艺批次的晶圆所制造而得的裸片堆叠而成。电路部分可以通过各种适合的半导体工艺形成，例如通过光刻、沉积、蚀刻等。直通硅晶穿孔V₀的一端与电路部分相对应的端点电性连接；直通硅晶穿孔V₀的另一端暴露于裸片100下表面，作为三维堆叠的随机存取存储器中不同电路部分之间堆叠时的电性连接。

图4A为裸片100上形成电路部分以及直通硅晶穿孔V₀的一实施例。电路部分为一存储器阵列，包括多个存储器单元(C₁₁～C_MN)，构成M*N的阵列；以及字线(WL₁～WL_N)与位线(BL₁～BL_M)交错其中。其中字线(WL₁～WL_N)用以控制相对应的存储器单元(C₁₁～C_MN)的存取，例如字线WL₁控制存储器单元C₁₁至C_M1的存取；位线(BL₁～BL_M)用于存取相对应的存储器单元(C₁₁～C_MN)中的数据，例如位线BL₁用于存取相对应的存储器单元C₁₁至C_1N的数据。多个直通硅晶穿孔V₀形成于裸片100之上，每个直通硅晶穿孔V₀的一端与对应的字线(WL₁～WL_N)或位线(BL₁～BL_M)连接，另一端暴露于裸片100下表面。

接着继续进行图2的步骤S2，于晶圆的切割道SL上形成多个测试垫，测试垫分别与电路部分的输出/入端电性连接。测试垫可以作为电路部分的测试端点，藉由给予测试信号至电路部分的输入端并于电路部分的输出端获取相对应的输出结果，可以验证电路部分的功能是否正常。图4B为根据图4A的实施例进行步骤S2后的平面图，多个测试垫(P_W1～P_WN，P_B1～P_BM)形成于切割道SL之上，其中测试垫P_W1至P_WN分别电性连接至存储器阵列的字线(WL₁～WL_N)；测试垫P_B1至P_BM分别电性连接存储器阵列的位线(BL₁～BL_M)。测试垫P_W1至P_WN以及测试垫P_B1至P_BM可以被相邻的裸片100所共用，如图4B所示。

接着于步骤S3中，通过测试垫对电路部分进行电性测试，区分出正常裸片(good die)以进行后续工艺。例如于图4B的实施例中，测试垫(P_W1～P_WN，P_B1～P_BM)可以作为电路部分的测试端点，利用信号产生器通过探针传送测试信号至测试垫P_W1至P_WN及/或测试垫P_B1至P_BM，并检测测试垫P_B1至P_BM的输出信号，可以检测裸片100中存储器阵列的读取与写入是否正常。

图5为本发明另一实施例中，一晶圆进行步骤S2后的部分平面图。晶圆包括裸片200与切割道SL。裸片200上形成有多个感测放大器装置(SA₁～SA_M)，分别包括输入端(I₁～I_M)与输出端(O₁～O_M)；多个直通硅晶穿孔V₀形成于裸片100之上，每个直通硅晶穿孔V₀的一端与对应的输入端(I₁～I_M)或输出端(O₁～O_M)连接，另一端暴露于裸片100下表面。多个测试垫(P_I1～P_IM，P_O1～P_OM)形成于切割道SL之上，其中测试垫P_I1至P_IM分别电性连接输入端(I₁～I_M)；测试垫P_O1至P_OM分别电性连接输出端(O₁～O_M)。利用信号产生器通过探针传送测试信号至测试垫P_I1至P_IM，并检测测试垫P_O1至P_OM的输出信号，可以检测感测放大器装置(SA₁～SA_M)的感测放大功能是否正常。测试垫P_I1至P_IM以及测试垫P_O1至P_OM可以被相邻的裸片200所共用，如图5所示。于其他实施例中，感测放大器装置(SA₁～SA_M)可以是动态感测放大器装置(未显示)，每个动态感测放大器装置皆具有两个输出端与一个输入端，多个测试垫形成于切割道之上并对应连接到该些输出端与输入端。

再次参照图2。接着于步骤S4中，沿着切割道SL切割晶圆，将晶圆分离形成多个裸片100。通过测试的良好裸片将会被保留并进行后续的工艺。切割道SL与位于切割道SL上的测试垫(如图4的P_W1～P_WN与P_B1～P_BM)被一并移除。

接着进行步骤S5，将裸片100与不同工艺批次的晶圆所制造而得的裸片(例如裸片200)垂直堆叠并电性连接。图6为本发明的一实施例中，三维堆叠的随机存取存储器的示意图。随机存取存储器包括裸片100与裸片200相互堆叠。其中裸片100为如图4B中的实施例经步骤S4及S5后的裸片，包括多个存储器单元(C₁₁～C_MN)，构成M*N的阵列；以及字线(WL₁～WL_N)与位线(BL₁～BL_M)交错其中。其中字线(WL₁～WL_N)用以控制相对应的存储器单元(C₁₁～C_MN)的存取，例如字线WL₁控制存储器单元C₁₁至C_M1的存取；位线(BL₁～BL_M)用于存取相对应的存储器单元(C₁₁～C_MN)中的数据，例如位线BL₁用于存取相对应的存储器单元C₁₁至C_1N的数据。裸片100上更包括相对应的直通硅晶穿孔(V₁～V_M，相当于图4的V₀)，作为位线(BL₁～BL_M)的电性连接。为求附图简明，图6仅示出部分的直通硅晶穿孔。

裸片200则为如图5中的实施例经步骤S4及S5后的裸片，包括多个感测放大器装置(SA₁～SA_M)，分别包括输入端(I₁～I_M)以及输出端(O₁～O_M)。裸片100与200之间以连接导体60电性连接直通硅晶穿孔(V₁～V_M)，使感测放大器(SA₁～SA_M)的输入端(I₁～I_M)与存储器阵列中相对应的位线(BL₁～BL_M)电性连接。例如，位线BL₁通过直通硅晶穿孔V₁电性连接至感测放大器SA₁的输入端I₁，以此类推。

于其他部分实施例中，裸片100与裸片200的堆叠顺序是可以互换的。其堆叠方式与图6的实施例雷同，差别仅在于裸片200堆叠于裸片100上方，且感测放大器(SA₁～SA_M)的输入端(I₁～I_M)通过裸片200上的直通硅晶穿孔(未显示)与位线(BL₁～BL_M)形成电性连接。于其他部分实施例中，可以将至少一个裸片100与至少一个裸片200垂直堆叠。各个裸片之间可通过裸片上相对应的直通硅晶穿孔形成电性连接。

图7为本发明的另一实施例中，三维堆叠的随机存取存储器的示意图。随机存取存储器包括裸片100与裸片200相互堆叠。其中裸片100为两个M*N存储器阵列相邻并排，分别包括多个存储器单元(C₁₁～C_MN)以及字线(WL₁～WL_N)与位线(BL₁～BL_M)交错其中。裸片100的中央处更包括相对应的直通硅晶穿孔(V_1a～V_Ma，V_1b～V_Mb)，以及分别作为两存储器阵列的位线(BL₁～BL_M)的电性连接。为求附图简明，图7仅示出部分的直通硅晶穿孔。

裸片200为多个动态感测放大器装置(SA₁～SA_M)，分别具有第一输入端(I_1a～I_Ma)，第二输入端(I_1b～I_Mb)以及输出端(O₁～O_M)。裸片100与200之间以连接导体60作为裸片100的直通硅晶穿孔(V_1a～V_Ma，V_1b～V_Mb)与裸片200的电性连接点，使感测放大器(SA₁～SA_M)的第一输入端(I_1a～I_Ma)以及第二输入端(I_1b～I_Mb)分别与两个存储器阵列中相对应的位线(BL₁～BL_M)电性连接。例如，左边存储器阵列的位线BL₁与右边存储器阵列的位线BL₁分别电性连接至感测放大器SA₁的输入端I_1a与I_1b，以此类推。连接导体60一般为金属凸块(metalbump)或焊球(solder ball)，为求简明，于附图中以虚线表示。

图8为本发明的另一实施例中，三维堆叠的随机存取存储器的示意图。三维堆叠的随机存取存储器包括裸片100，裸片200与裸片300相互堆叠。其中裸片100与裸片200的结构与连接关系与图7的实施例相同，差别在于裸片300还包括字线驱动器WLD以及数据线控制电路DLC，通过形成于裸片300上的直通硅晶穿孔V₀分别电性连接裸片100中对应的字线(WL₁～WL_N)与位线(BL₁～BL_M)。为求附图简明，图8仅示出部分的直通硅晶穿孔。于其他部分实施例中，裸片300可包括随机存取存储器中驱动电路的其他部分，例如行解码器，列解码器等。

本发明提供了一种三维堆叠的随机存取存储器测试以及制造方法。本发明将测试裸片电性的测试垫设计在切割道上，当依测试的需求与目的完成测试后，在封装阶段可切除；不仅节省芯片尺寸，更可以探针直接测量的方式完成晶圆级(wafer level)电性测量。应用此设计也将有助于未来应用直通硅晶穿孔技术做为芯片堆叠封装时，根据分别的测试结果结合已知的正常裸片，使工艺更加方便与弹性。

以上描述揭示了本发明的概念。应可理解于相关领域普通技术人员可以根据上述内容做各种修改，而并未悖离本发明的精神与范畴。所有的实例与叙述仅作为范例用，让阅读的人可以更容易理解本发明，并未限制专利保护的范围。所有在此描述的准则、情境、以及实施例，亦仅作为范例用，等同于任何结构上或功能上相同的替代物，包括现有的或尚未被发明的。

以上内容搭配对应的附图可以使更容易理解，用语如“连接”除非有特别强调，否则可表示结构间直接或通过其他中介物间接的连接，可以是固定的或可移动的。

上述内容仅为示范用，实际的专利保护范围请参考所附的权利要求。

Claims (10)

1.一种三维堆叠的随机存取存储器的测试方法，其特征在于，包括：

提供一第一晶圆，该第一晶圆上设有多个存储器阵列及多个第一切割道区，所述多个第一切割道区交错设置以分隔所述多个存储器阵列；

设置多个第一测试垫于所述多个第一切割道区上，且电性连接该存储器阵列中的多个第一接点；

提供一第二晶圆，该第二晶圆上设有多个感应放大器装置及多个第二切割道区，所述多个第二切割道区交错设置以分隔所述多个感应放大器装置；

设置多个第二测试垫于所述多个第二切割道区上，且电性连接所述多个感应放大器装置中的多个第二接点；以及

通过所述多个第一及第二测试垫，分别对该三维堆叠的随机存取存储器额所述多个存储器阵列与所述多个感应放大器装置进行测试。

2.根据权利要求1所述的三维堆叠的随机存取存储器的测试方法，其特征在于，还包括提供一第三晶圆，该第三晶圆上设有多个存储器驱动电路及多个第三切割道区，所述多个第三切割道区交错设置以分隔所述多个存储器驱动电路；

设置多个第三测试垫于所述多个第三切割道区上，且电性连接所述多个存储器驱动电路中的多个第三接点；

通过所述多个第三测试垫，对该三维堆叠的随机存取存储器的所述多个存储器驱动电路进行测试。

3.根据权利要求1所述的三维堆叠的随机存取存储器的测试方法，其特征在于，所述多个第一接点为所述多个存储器阵列的位线以及字线。

4.根据权利要求1所述的三维堆叠的随机存取存储器的测试方法，其特征在于，所述多个第二接点为所述多个感应放大器装置的输入端以及输出端。

5.根据权利要求2所述的三维堆叠的随机存取存储器的测试方法，其特征在于，所述多个第三接点为所述多个存储器驱动电路的输入端以及输出端。

6.一种三维堆叠的随机存取存储器的制造方法，其特征在于，包括：

于一第一晶圆上形成多个存储器阵列及多个第一切割道区，其中所述多个存储器阵列包括多个第一直通硅晶穿孔，电性连接所述多个存储器阵列中的多个第一接点，所述多个第一切割道区交错设置以分隔所述多个存储器阵列；

形成多个第一测试垫于所述多个第一切割道区上，且电性连接该存储器阵列中的所述多个第一接点；

于一第二晶圆上形成多个感应放大器装置及多个第二切割道区，其中所述多个感应放大器装置包括多个第二直通硅晶穿孔，电性连接所述多个感应放大器装置中的多个第二接点，且所述多个第二切割道区交错设置以分隔所述多个感应放大器装置；

形成多个第二测试垫于所述多个第二切割道区上，且电性连接所述多个感应放大器装置中的所述多个第二接点；以及

通过所述多个第一及第二测试垫，分别对该三维堆叠的随机存取存储器的所述多个存储器阵列与所述多个感应放大器装置进行测试；

沿所述多个第一及第二切割道区切割该第一及第二晶圆，使所述多个存储器阵列成为多个第一裸片，且使所述多个感应放大器装置成为多个第二裸片；以及

将所述多个第二裸片之一与至少一个所述多个第一裸片堆叠，并通过所述多个第一及/或第二直通硅晶穿孔构成部分所述多个第一接点与部分所述多个第二接点的电性连接。

7.根据权利要求6所述的三维堆叠的随机存取存储器的制造方法，其特征在于，部分所述多个第一接点为所述多个存储器阵列的位线，部分所述多个第二接点为所述多个感应放大器的输入端。

8.根据权利要求6所述的三维堆叠的随机存取存储器的制造方法，其特征在于，还包括将一第三裸片与所述多个第二裸片之一以及至少一个所述多个第一裸片堆叠，其中该第三裸片为一存储器驱动电路。

9.根据权利要求8所述的三维堆叠的随机存取存储器的制造方法，其特征在于，还包括将该存储器驱动电路与所述多个感应放大器装置以及所述多个存储器阵列电性连接。

10.一种晶圆测试方法，包括：

提供一晶圆，该晶圆上设有多个电路部分及多个切割道区，所述多个切割道区交错设置以分隔所述多个电路部分；

设置多个测试垫于所述多个切割道区上，且电性连接所述多个电路部分中的预定测试点；以及

通过所述多个测试垫对所述多个电路部分进行测试。

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